KR102373693B1 - 스캔 구동부, 표시장치 및 이의 구동방법 - Google Patents

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Abstract

본 발명은 표시패널 및 스캔 구동부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 스캔 구동부는 표시패널의 일측에 위치하는 스캔신호 발생회로와 표시패널의 타측에 위치하는 발광신호 발생회로를 포함한다. 발광신호 발생회로는 외부로부터 공급된 클록신호와 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 출력한다.

Description

스캔 구동부, 표시장치 및 이의 구동방법{Scan Driver, Display Device and Driving Method of Display Device}
본 발명은 스캔 구동부, 표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치는 표시패널에 포함된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.
위와 같은 표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
스캔신호를 출력하는 스캔 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.
게이트인패널 형태의 스캔 구동부는 외부 장치로부터 클록신호 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클록신호 등을 공급받고 이를 기반으로 발광신호를 생성하는 인버터 회로로 구성된다.
그런데 종래에 제안된 게이트인패널 형태의 스캔 구동부는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현시 어려움이 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시장치 구현시 발광신호 생성을 위해 구비되었던 별도의 시프트 레지스터를 제거하여 네로우 베젤(Narrow Bezel) 구현시 어려움을 개선하고, 밀봉 마진(Encapsulation Margin)을 확보하고 소자의 신뢰성을 향상하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널 및 스캔 구동부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 스캔 구동부는 표시패널의 일측에 위치하는 스캔신호 발생회로와 표시패널의 타측에 위치하는 발광신호 발생회로를 포함한다. 발광신호 발생회로는 외부로부터 공급된 클록신호와 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 출력한다.
발광신호 발생회로는 Q노드 및 QB노드의 충방전을 제어하는 제1 내지 제3트랜지스터 및 제1커패시터를 갖는 제1회로부와, Q노드 및 QB노드의 충방전을 제어하는 제4 및 제5트랜지스터를 갖는 제2회로부와, 자신의 출력단자를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 풀업 트랜지스터, 풀다운 트랜지스터 및 제2커패시터를 갖는 제3회로부를 포함할 수 있다.
제1회로부는 제N클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제1트랜지스터와, 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 Q2노드에 제2전극이 연결된 제2트랜지스터와, 클록신호라인에 일단이 연결되고 Q2노드에 타단이 연결된 제1커패시터와, Q2노드에 게이트전극이 연결되고 제N클록신호라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제3A트랜지스터 및 Q노드에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제3B트랜지스터를 갖는 제3트랜지스터를 포함할 수 있다.
제3회로부는 Q노드에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 자신의 출력단자에 제2전극이 연결된 풀업 트랜지스터와, QB노드에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 자신의 출력단자에 제2전극이 연결된 풀다운 트랜지스터와, Q노드에 일단이 연결되고 자신의 출력단자에 타단이 연결된 제2커패시터를 포함할 수 있다.
제1회로부는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제6트랜지스터를 포함하고, 제3회로부는 게이트하이전압라인에 게이트전극이 연결되고 제4트랜지스터의 제2전극과 인접하는 Q노드의 일측에 제1전극이 연결되고 제2커패시터의 일단과 인접하는 Q노드의 타측에 제2전극이 연결된 제7트랜지스터를 포함할 수 있다.
제3회로부는 QB노드에 게이트전극이 연결되고 자신의 출력단자에 제2전극이 연결된 제1풀다운 트랜지스터, 및 QB노드에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 제1풀다운 트랜지스터의 제1전극에 제2전극이 연결된 제2풀다운 트랜지스터를 갖는 풀다운 트랜지스터와, 게이트하이전압라인에 게이트전극이 연결되고 제4트랜지스터의 제2전극과 인접하는 Q노드의 일측에 제1전극이 연결되고 제2커패시터의 일단과 인접하는 Q노드의 타측에 제2전극이 연결된 제7트랜지스터와, 자신의 출력단자에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 제1풀다운 트랜지스터의 제1전극과 제2풀다운 트랜지스터의 제2전극 사이의 노드에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
제3회로부는 QB노드에 게이트전극이 연결되고 자신의 출력단자에 제2전극이 연결된 제1풀다운 트랜지스터, 및 QB노드에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 제1풀다운 트랜지스터의 제1전극에 제2전극이 연결된 제2풀다운 트랜지스터를 갖는 풀다운 트랜지스터와, 자신의 출력단자에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 제1풀다운 트랜지스터의 제1전극과 제2풀다운 트랜지스터의 제2전극 사이의 노드에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
제2회로부는 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 리셋신호라인에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제4트랜지스터와, 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 제N클록신호라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제5트랜지스터를 포함할 수 있다.
제2회로부는 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와, 제4a트랜지스터의 제2전극에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제4b트랜지스터와, 게이트하이전압라인에 게이트전극이 연결되고 리셋신호라인에 제1전극이 연결되고 제4b트랜지스터의 게이트전극에 제2전극이 연결된 제4c트랜지스터를 포함할 수 있다.
제2회로부는 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와, 리셋신호라인에 게이트전극이 연결되고 제4a트랜지스터의 제2전극에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제4b트랜지스터를 포함할 수 있다.
제2회로부는 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와, 제4a트랜지스터의 제2전극에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제4b트랜지스터와, 게이트하이전압라인에 게이트전극이 연결되고 리셋신호라인에 제1전극이 연결되고 제4b트랜지스터의 게이트전극에 제2전극이 연결된 제4c트랜지스터를 포함할 수 있다.
제2회로부는 리셋신호라인에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와, 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 제4a트랜지스터의 제2전극에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제4b트랜지스터를 포함할 수 있다.
다른 측면에서 본 발명은 스캔신호 발생회로 및 발광신호 발생회로를 포함하는 스캔 구동부를 제공한다. 발광신호 발생회로는 외부로부터 공급된 클록신호와 상기 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 출력한다.
발광신호 발생회로는 Q노드 및 QB노드의 충방전을 제어하는 제1 내지 제3트랜지스터 및 제1커패시터를 갖는 제1회로부와, Q노드 및 QB노드의 충방전을 제어하는 제4 및 제5트랜지스터를 갖는 제2회로부와, 자신의 출력단자를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 풀업 트랜지스터, 풀다운 트랜지스터 및 제2커패시터를 갖는 제3회로부를 포함할 수 있다.
제1회로부는 제N클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제1트랜지스터와, 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 Q2노드에 제2전극이 연결된 제2트랜지스터와, 클록신호라인에 일단이 연결되고 Q2노드에 타단이 연결된 제1커패시터와, Q2노드에 게이트전극이 연결되고 제N클록신호라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제3A트랜지스터 및 Q노드에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제3B트랜지스터를 갖는 제3트랜지스터를 포함할 수 있다.
또 다른 측면에서 본 발명은 영상을 표시하는 표시패널 및 표시패널의 일측에 위치하는 스캔신호 발생회로와 표시패널의 타측에 위치하는 발광신호 발생회로를 포함하는 스캔 구동부를 포함하는 표시장치의 구동방법을 제공한다. 표시장치의 구동방법에 따르면 발광신호 발생회로는 외부로부터 공급된 클록신호와 상기 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 출력한다.
발광신호는 로직하이 구간이 짧은 첫 번째 신호가 제1스캔신호의 로직하이 구간에 중첩할 수 있다.
본 발명은 스캔 구동부의 회로의 복잡도를 낮추어 레이아웃의 한계를 극복하고 설계 마진(Margin)을 확보하여 네로우 베젤(Narrow Bezel) 구현시 어려움을 개선할 수 있는 효과가 있다. 또한, 본 발명은 스캔 구동부의 회로의 복잡도를 낮출 수 있어 밀봉 마진(Encapsulation Margin)을 확보하고 소자의 신뢰성을 향상할 수 있는 효과가 있다. 또한, 본 발명은 클록신호로 발광신호의 펄스폭(Pulse Width)을 조절할 수 있어 외측전류(lateral current)를 감소시킬 수 있고, 그 결과 초기화시간(initial time)을 충분히 조절하여 안정적인 구동을 가능하게 할 수 있는 효과가 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 종래에 제안된 스캔 구동부의 일부를 개략적으로 나타낸 블록도.
도 4는 도 3의 발광신호 발생회로의 입출력 파형을 나타낸 파형도.
도 5는 본 발명의 제1실시예에 따른 스캔 구동부의 일부를 개략적으로 나타낸 블록도.
도 6은 본 발명의 제1실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 7은 도 6의 발광신호 발생회로의 입출력 파형을 나타낸 파형도.
도 8은 본 발명의 제1실시예에 따른 스캔 구동부의 구동 시뮬레이션 파형도.
도 9는 본 발명의 제1실시예에 따른 발광신호 발생회로의 펄스폭 변조 및 출력 파형도.
도 10은 본 발명의 제1실시예의 변형예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 11은 본 발명의 제2실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 12는 본 발명의 제3실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 13은 본 발명의 제4실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 14는 본 발명의 제5실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 15는 본 발명의 제6실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 16은 본 발명의 제7실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도.
도 17은 도 2의 서브 픽셀을 구체화한 예시도.
도 18은 본 발명에 따른 스캔 구동부의 출력 파형 및 구동 트랜지스터의 노드전압을 나타낸 파형도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터 및 모바일폰 등으로 구현된다. 표시장치는 액정표시장치, 유기전계발광표시장치, 양자점표시장치, 전기영동표시장치, 플라즈마표시장치 등이 선택될 수 있으나 이에 한정되지 않는다. 이하에서는 설명의 편의를 위해 유기전계발광표시장치를 일례로 설명한다. 아울러, 이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 스캔 구동부(130, 140A, 140B)가 포함된다.
표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(100)은 적어도 하나의 필름이나 기판 그리고 그 위에 형성된 서브 픽셀들을 수분이나 산소 등의 외기로부터 보호하기 위해 밀봉된다.
표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시패널(100)은 서브 픽셀(SP)의 구성 방식에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)의 픽셀회로(PC)는 구동 트랜지스터, 스토리지 커패시터 및 유기 발광다이오드와 더불어 다양한 형태의 보상회로가 더 추가되는 형태로 구성될 수 있다.
타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140A, 140B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.
스캔 구동부(130, 140A, 140B)는 레벨 시프터회로(130) 및 신호 발생회로(140A, 140B)를 포함한다. 스캔 구동부(130, 140A, 140B)는 레벨 시프터회로(130)와 신호 발생회로(140A, 140B)를 포함한다.
레벨 시프터회로(130)는 전원 공급부로 명명되기도 한다. 따라서, 레벨 시프터회로(130)는 스캔 구동부(130, 140A, 140B)에 포함되지 않고 독립적인 구성으로 정의되기도 한다. 그러나 이하에서는 설명의 편의를 위해 레벨 시프터회로(130)가 스캔 구동부(130, 140A, 140B)에 포함되는 것을 일례로 설명한다.
레벨 시프터회로(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터회로(130)는 타이밍 제어부(110)의 제어하에 클록신호라인, 스타트신호라인, 게이트하이전압라인 및 게이트로우전압라인 등을 통해 공급되는 신호 및 전압의 레벨을 시프팅한 후 신호 발생회로(140A, 140B)에 공급한다.
신호 발생회로(140A, 140B)는 게이트인패널(Gate In Panel; 이하 GIP) 방식에 의해 표시패널(100)에 박막 트랜지스터 형태로 형성된다. 신호 발생회로(140A, 140B)는 표시패널(100)의 좌측 및 우측 비표시영역(LNA, RNA)에 구분되어 형성된다. 신호 발생회로(140A, 140B)는 레벨 시프터회로(130)로부터 출력된 신호 및 전압(CLK, ECLK, VST, EVST, RST, ERST, VGH, VGL)을 기반으로 스캔신호를 시프트하고 출력하는 스테이지들로 이루어진다. 신호 및 전압(CLK, ECLK, VST, EVST, RST, ERST, VGH, VGL)은 데이터 구동부를 경유하여 출력이 이루어지는 형태로 신호라인 및 전압라인이 구성되는 등 다양한 형태로 배치될 수 있다.
신호 발생회로(140A, 140B)는 서브 픽셀들에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 스캔신호를 출력하는 스캔신호 발생회로(140A)와 서브 픽셀들에 포함된 발광제어 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 발광신호를 출력하는 발광신호 발생회로(140B)를 포함한다. 스캔신호 발생회로(140A)와 발광신호 발생회로(140B)의 위치는 도 1과 반대로 배치될 수도 있다.
이하, 종래에 제안된 스캔 구동부의 문제점을 고찰하고 이를 개선하기 위한 실시예들에 대해 설명한다.
<종래 구조>
도 3은 종래에 제안된 스캔 구동부의 일부를 개략적으로 나타낸 블록도이고, 도 4는 도 3의 발광신호 발생회로의 입출력 파형을 나타낸 파형도이다.
도 3에 도시된 바와 같이, 종래에 제안된 스캔 구동부의 신호 발생회로(140A, 140B)는 서브 픽셀들(PXL)에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 스캔신호를 출력하는 스캔신호 발생회로(140A)와 서브 픽셀들(PXL)에 포함된 발광제어 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 발광신호를 출력하는 발광신호 발생회로(140B)를 포함한다.
스캔신호 발생회로(140A)는 클록신호 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 제1 및 제2시프트 레지스터 회로(SR[1], SR[2])를 포함한다. 발광신호 발생회로(140B)는 제3 및 제4시프트 레지스터 회로(SR[3], SR[4])로부터 전달된 출력신호와 클록신호 등을 공급받고 이를 기반으로 발광신호를 생성하는 제1인버터 회로(INV[1])를 포함한다. 스캔신호 발생회로(140A) 및 발광신호 발생회로(140B)는 매 라인에 존재하는 서브 픽셀들(PXL)을 구동하기 위해 위와 같은 구성이 다수의 스테이지 형태로 배치된다.
한 라인(Line 1)에 존재하는 서브 픽셀들(PXL)은 제1시프트 레지스터 회로(SR[1])로부터 출력된 제1스캔신호(Scan 1 Out), 제2시프트 레지스터 회로(SR[2])로부터 출력된 제2스캔신호(Scan 2 Out) 및 제1인버터 회로(INV[1])로부터 출력된 발광신호(EM Out)를 기반으로 동작한다.
발광신호 발생회로(140B)는 제3시프트 레지스터 회로(SR[3])의 풀다운 트랜지스터(Pull down)로부터 출력된 출력신호 및 제4시프트 레지스터 회로(SR[4])의 풀업 트랜지스터(Pull up)로부터 출력된 출력신호를 기반으로 발광신호(EM Out)를 출력한다.
도 3 및 도 4에 도시된 바와 같이, 발광신호 발생회로(140B)는 제4시프트 레지스터 회로(SR[4])의 풀업 트랜지스터(Pull up)로부터 출력된 출력신호(GIP4 Out)의 라이징 에지에 동기하여 자신의 출력신호에 대한 라이징 에지를 형성한다. 그리고 제3시프트 레지스터 회로(SR[3])의 풀다운 트랜지스터(Pull down)로부터 출력된 출력신호(GIP3 Out)의 라이징 에지에 동기하여 자신의 출력신호에 대한 폴링 에지를 형성한다.
위와 같은 구조에 의하여, 발광신호 발생회로(140B)는 자신으로부터 출력되는 발광신호(EM Out)에 대한 펄스폭(Pulse Width)을 가변(PWM)하기 위해 제4시프트 레지스터 회로(SR[4])의 풀업 트랜지스터(Pull up)로부터 출력된 출력신호(GIP4 Out)를 가변해야 한다.
종래에 제안된 스캔 구동부의 신호 발생회로(140A, 140B)는 한 라인(Line 1)에 존재하는 서브 픽셀들(PXL)을 구동하기 위해 4개의 시프트 레지스터 회로(Shift Register)와 1개의 인버터 회로(Inverter)를 구비한다. 특히, 발광신호 발생회로(140B)는 발광신호(EM Out)를 생성하기 위해 별도의 시프트 레지스터를 2개 더 구비해야 하는바 회로의 복잡도 및 레이아웃 한계를 증가시킨다.
그 결과, 종래에 제안된 스캔 구동부는 회로의 복잡도 및 레이아웃의 한계로 설계 마진(Margin) 확보에 어려움이 있어 네로우 베젤(Narrow Bezel)을 구현시 어려움이 있어 이의 개선이 요구된다.
<제1실시예>
도 5는 본 발명의 제1실시예에 따른 스캔 구동부의 일부를 개략적으로 나타낸 블록도이고, 도 6은 본 발명의 제1실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이며, 도 7은 도 6의 발광신호 발생회로의 입출력 파형을 나타낸 파형도이며, 도 8은 본 발명의 제1실시예에 따른 스캔 구동부의 구동 시뮬레이션 파형도이고, 도 9는 본 발명의 제1실시예에 따른 발광신호 발생회로의 펄스폭 변조 및 출력 파형도이며, 도 10은 본 발명의 제1실시예의 변형예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 제1실시예에 따른 스캔 구동부의 신호 발생회로(140A, 140B)는 서브 픽셀들(PXL)에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 스캔신호를 출력하는 스캔신호 발생회로(140A)와 서브 픽셀들(PXL)에 포함된 발광제어 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 발광신호를 출력하는 발광신호 발생회로(140B)를 포함한다.
스캔신호 발생회로(140A)는 클록신호(CLK) 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 제1 및 제2시프트 레지스터 회로(SR[1], SR[2])를 포함한다. 발광신호 발생회로(140B)는 클록신호(ECLK) 등을 공급받고 이를 기반으로 발광신호를 생성하는 제N발광 구동 회로(EMD[N])를 포함한다. 스캔신호 발생회로(140A) 및 발광신호 발생회로(140B)는 매 라인에 존재하는 서브 픽셀들(PXL)을 구동하기 위해 위와 같은 구성을 다수의 스테이지 형태로 배치한다.
한 라인(Line 1)에 존재하는 서브 픽셀들(PXL)은 제1시프트 레지스터 회로(SR[1])로부터 출력된 제1스캔신호(Scan 1 Out), 제2시프트 레지스터 회로(SR[2])로부터 출력된 제2스캔신호(Scan 2 Out) 및 제N발광 구동 회로(EMD[N])로부터 출력된 제N발광신호(EM[N] Out)를 기반으로 동작한다.
본 발명의 제1실시예에 따른 스캔 구동부의 신호 발생회로(140A, 140B)는 한 라인(Line 1)에 존재하는 서브 픽셀들(PXL)을 구동하기 위해 2개의 시프트 레지스터 회로(Shift Register)와 1개의 발광 구동 회로(EM Driver)를 구비한다. 스캔신호 발생회로(140A)는 시프트 레지스터 회로들이 종속적으로 접속된다. 그러나 발광신호 발생회로(140B)는 발광신호(EM Out)를 생성하기 위해 별도의 시프트 레지스터를 더 구비할 필요가 없는 바 종래 구조 대비 회로의 복잡도 및 레이아웃 한계를 낮출 수 있다.
그 결과, 본 발명의 제1실시예에 따른 스캔 구동부는 종래 구조 대비 회로의 복잡도를 낮추어 레이아웃의 한계를 극복하고 설계 마진(Margin)을 확보하여 네로우 베젤(Narrow Bezel) 구현시 어려움을 개선할 수 있다. 또한, 본 발명의 제1실시예에 따른 스캔 구동부는 종래 구조 대비 회로의 복잡도를 낮출 수 있어 밀봉 마진(Encapsulation Margin)을 확보하고 소자의 신뢰성을 향상할 수 있다.
이를 가능하게 하기 위해, 발광신호 발생회로(140B)는 스캔신호 발생회로(140A)의 제1시프트 레지스터 회로(SR[1])로부터 출력된 출력신호(Scan1 Out)와 클록신호(ECLK) 등을 기반으로 제N발광신호(EM[N] Out)를 생성하도록 구현된다.
이와 같이, 본 발명의 제1실시예에 따른 발광신호 발생회로(140B)는 종래 구조와 달리 반대편에 존재하는 제1시프트 레지스터 회로(SR[1])로부터 출력된 출력신호(Scan1 Out)를 이용한다. 제1시프트 레지스터 회로(SR[1])로부터 출력된 출력신호(Scan1 Out)는 표시영역(AA)을 거쳐 발광신호 발생회로(140B)에 공급된다.
한편, 제2시프트 레지스터 회로(SR[2])는 도 5와 같이 제1시프트 레지스터 회로(SR[1])와 동일 선상에 위치한다. 즉, 제2시프트 레지스터 회로(SR[2])와 제1시프트 레지스터 회로(SR[1])는 동일한 라인을 구동하는 회로이다.
앞서 설명된 신호 발생회로(140A, 140B)는 위상이 다른 클록신호를 기반으로 동작한다. 예컨대, 스캔신호 발생회로(140A)에 공급되는 클록신호(CLK)는 적어도 4 상으로 이루어지고, 발광신호 발생회로(140B)에 공급되는 클록신호(ECLK)는 적어도 2 상으로 이루어질 수 있으나 이에 한정되지 않는다.
이하, 본 발명의 제1실시예에 따른 발광신호 발생회로(140B)의 회로 구성에 대해 설명한다. 발광신호 발생회로(140B)는 제1시프트 레지스터 회로가 아닌 이보다 전에 위치하는 N-x(x는 1 이상 정수)시프트 레지스터 회로의 출력신호를 기반으로 동작할 수도 있다. 그러나 이하에서는 발광신호 발생회로(140B)가 제N시프트 레지스터 회로의 출력신호 및 클록신호 등에 대응하여 동작하는 것을 일례로 한다.
도 6에 도시된 바와 같이, 발광신호 발생회로(140B)는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터 및 제5트랜지스터(T4, T5)를 포함한다. 제4트랜지스터(T4)는 제N시프트 레지스터 회로의 출력신호에 대응하여 Q노드(Q-node)를 리셋신호의 전위로 충전/방전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다.
제4트랜지스터(T4)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 리셋신호라인(ERST)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd) 및 제2커패시터(CB)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 풀다운 트랜지스터(Tpd)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 풀다운 트랜지스터(Tpd)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다.
이하, 본 발명의 제1실시예에 따른 발광신호 발생회로(140B)의 동작에 대해 설명한다.
도 6 및 도 7에 도시된 바와 같이, 스타트신호(EVST)에 로직로우가 나타나고, 제N클록신호(ECLK1)에 로직하이가 나타나면 Q노드(Q-node)는 방전 상태를 유지하는 반면 QB노드(QB-node)는 충전 상태를 유지하게 된다. 이때, 풀업 트랜지스터(Tpu)는 턴오프된 상태이고 풀다운 트랜지스터(TPd)는 턴온된 상태이다. 그러므로 발광신호 발생회로(140B)의 출력단자(EM Out)에는 로직로우에 해당하는 게이트로우전압의 발광신호가 출력된다.(①번 구간 참조)
제N시프트 레지스터 회로의 출력단자(SRO)를 통해 로직하이에 해당하는 게이트하이전압의 스캔신호가 출력되고, 리셋신호(ERST)에 로직하이가 나타나면 Q노드(Q-node)는 일시적인 충전 상태를 유지하는 반면 QB노드(QB-node)는 일시적인 방전 상태를 유지하게 된다. 이때, 풀업 트랜지스터(Tpu)는 턴온된 상태이고 풀다운 트랜지스터(Tpd)는 턴오프된 상태이다. 그러나 이후 제N클록신호(ECLK1)에 로직하이가 나타나면 Q노드(Q-node)는 방전 상태로 전환되는 반면 QB노드(QB-node)는 충전 상태로 전환된다. 이때, 풀업 트랜지스터(Tpu)는 턴오프된 상태이고 풀다운 트랜지스터(Tpd)는 턴온된 상태이다. 그러므로 발광신호 발생회로(140B)의 출력단자(EM Out)에는 로직하이에 해당하는 게이트하이전압의 발광신호가 일시적으로 출력된다.(②번 구간 참조)
제N시프트 레지스터 회로의 출력단자(SRO)를 통해 로직로우에 해당하는 게이트로우전압의 스캔신호가 출력되고, 제N클록신호(ECLK1)에 로직하이가 나타나면 Q노드(Q-node)는 방전 상태를 유지하는 반면 QB노드(QB-node)는 충전 상태를 유지하게 된다. 이때, 풀업 트랜지스터(Tpu)는 턴오프된 상태이고 풀다운 트랜지스터(Tpd)는 턴온된 상태이다. 그러므로 발광신호 발생회로(140B)의 출력단자(EM Out)에는 로직로우에 해당하는 게이트로우전압의 발광신호가 출력된다.(③번 구간 참조)
스타트신호(EVST)에 로직하이가 나타나고, 제N클록신호(ECLK1)에 로직하이가 나타나면 Q노드(Q-node)는 충전 상태로 전환되는 반면 QB노드(QB-node)는 방전 상태로 전환된다. 이후 스타트신호(EVST)는 로직하이를 지속적으로 유지하고 제N시프트 레지스터 회로의 출력단자(SRO)를 통해 출력되는 스캔신호는 로직로우에 해당하는 게이트로우전압을 지속적으로 유지한다. 이때, 풀업 트랜지스터(Tpu)는 턴온된 상태이고 풀다운 트랜지스터(Tpd)는 턴오프된 상태이다. 그러므로 발광신호 발생회로(140B)의 출력단자(EM Out)에는 로직하이에 해당하는 게이트하이전압의 발광신호가 지속적으로 출력된다.(④번 구간 참조)
제N클록신호(ECLK1)와 함께 보이고 있는 제N+1클록신호(ECLK2)는 다음단에 존재하는 발광신호 발생회로에 공급되는 클록신호이다. 도 7에서 제N클록신호(ECLK1)와 제N+1클록신호(ECLK2)를 보여주는 이유는 발광신호 발생회로가 2 상의 클록신호를 기반으로 동작하는 것을 일례로 하였기 때문이다.
도 8의 시뮬레이션 결과를 통해 알 수 있듯이, 본 발명의 제1실시예에 따른 발광신호 발생회로는 스타트신호(EVST), 제1클록신호(ECLK1), 제2클록신호(ECLK2) 및 리셋신호(ERST)에 대응하여 라인마다 순차적으로 출력되는 발광신호(EM_OUT1 ~ EM_OUT4)를 출력할 수 있다.
도 9의 (a)와 (b)를 비교해 보면 알 수 있듯이, 클록신호 중 하나인 스타트신호(EVST)의 펄스폭을 조절하는 것만으로도 발광신호 발생회로로부터 출력되는 발광신호(EM Out)의 펄스폭을 조절할 수 있다. 앞서 설명된 동작 특성의 예를 통해 알 수 있듯이, 본 발명의 제1실시예에 따른 발광신호 발생회로는 스타트신호(EVST)의 로직 상태에 따라 QB노드가 로직하이 또는 로직로우로 유지하게 됨에 따라 발광신호 발생회로로부터 출력되는 발광신호(EM Out)의 펄스폭이 조절된다.
도 10에 도시된 바와 같이, 본 발명의 제1실시예의 변형예에 따른 발광신호 발생회로는 제1회로부(EMDa)에 제6트랜지스터(T6)가 더 포함되고, 제3회로부(EMDc)에 제7트랜지스터(T7)가 더 포함된다.
제6트랜지스터(T6)는 스타트신호에 대응하여 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 안정적인 출력이 유지되도록 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다. 제7트랜지스터(T7)는 게이트하이전압에 대응하여 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 안정적인 출력이 유지되도록 Q노드(Q-node)를 일측 Q노드(Q-node)와 타측 Q노드(Q-node)로 분리(물리적 분리)하는 역할을 한다.
제6트랜지스터(T6)는 스타트신호라인(EVST)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제7트랜지스터(T7)는 게이트하이전압라인(VGH)에 게이트전극이 연결되고 제4트랜지스터(T4)의 제2전극과 인접하는 Q노드(Q-node)의 일측에 제1전극이 연결되고 제2커패시터(CB)의 일단과 인접하는 Q노드(Q-node)의 타측에 제2전극이 연결된다.
본 발명의 제1실시예의 변형예에 따른 발광신호 발생회로는 제3회로부(EMDc)에 제7트랜지스터(T7)가 더 포함되는 것을 제외하고 제1실시예와 동일하므로, 이의 구성, 접속관계 및 구동 방식은 제1실시예의 설명을 참조한다.
한편, 본 발명의 제1실시예에 따른 발광신호 발생회로는 회로의 구성 및 접속 관계가 일부 상이하지만 다양한 회로를 기반으로 동일한 동작 특성을 갖도록 구현될 수 있다. 이하에서는, 이와 관련된 다른 실시예를 설명하되 기본적인 동작 특성은 제1실시예와 동일하므로 이에 대한 구체적인 설명은 생략하고, 다른 실시예의 회로 구성 및 접속 관계에 대해 구체적으로 설명한다.
<제2실시예>
도 11은 본 발명의 제2실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 11에 도시된 바와 같이, 발광신호 발생회로는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터 및 제5트랜지스터(T4, T5)를 포함한다. 제4트랜지스터(T4)는 제N시프트 레지스터 회로의 출력신호에 대응하여 Q노드(Q-node)를 리셋신호의 전위로 충전/방전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다.
제4트랜지스터(T4)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 리셋신호라인(ERST)에 제1전극이 연결되고 제7트랜지스터(T7)의 제1전극에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 제1풀다운 트랜지스터(Tpda), 제2풀다운 트랜지스터(Tpdb), 제2커패시터(CB), 제7트랜지스터(T7) 및 제8트랜지스터(T8)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제1 및 제2풀다운 트랜지스터(Tpda, Tpdb)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다. 제7트랜지스터(T7)는 게이트하이전압에 대응하여 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 안정적인 출력이 유지되도록 Q노드(Q-node)를 일측 Q노드(Q-node)와 타측 Q노드(Q-node)로 분리(물리적 분리)하는 역할을 한다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)의 전위에 대응하여 풀다운 트랜지스터들(Tpda, Tpdb)의 전극들이 접속된 노드를 안정화한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpda)는 QB노드(QB-node)에 게이트전극이 연결되고 제2풀다운 트랜지스터(Tpdb)의 제2전극에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpdb)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다. 제7트랜지스터(T7)는 게이트하이전압라인(VGH)에 게이트전극이 연결되고 제4트랜지스터(T4)의 제2전극과 인접하는 일측 Q노드(Q-node)에 제1전극이 연결되고 제2커패시터(CB)의 일단과 인접하는 타측 Q노드(Q-node)에 제2전극이 연결된다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극과 제2풀다운 트랜지스터(Tpdb)의 제2전극 사이의 노드에 제2전극이 연결된다.
<제3실시예>
도 12는 본 발명의 제3실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 12에 도시된 바와 같이, 발광신호 발생회로는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터(T4), 제5트랜지스터(T5) 및 제3커패시터(CQB)를 포함한다. 제4트랜지스터(T4)는 제N시프트 레지스터 회로의 출력신호에 대응하여 Q노드(Q-node)를 리셋신호의 전위로 충전/방전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3커패시터(CQB)는 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 발광신호가 안정적으로 출력될 수 있도록 QB노드(QB-node)의 전위를 로직하이/로직로우로 유지하는 역할을 한다.
제4트랜지스터(T4)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 리셋신호라인(ERST)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3커패시터(CQB)는 QB노드(QB-node)에 일단이 연결되고 게이트로우전압라인(VGL)에 타단이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 제1풀다운 트랜지스터(Tpda), 제2풀다운 트랜지스터(Tpdb), 제2커패시터(CB), 및 제8트랜지스터(T8)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제1 및 제2풀다운 트랜지스터(Tpda, Tpdb)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)의 전위에 대응하여 풀다운 트랜지스터들(Tpda, Tpdb)의 전극들이 접속된 노드를 안정화한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpda)는 QB노드(QB-node)에 게이트전극이 연결되고 제2풀다운 트랜지스터(Tpdb)의 제2전극에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpdb)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극과 제2풀다운 트랜지스터(Tpdb)의 제2전극 사이의 노드에 제2전극이 연결된다.
<제4실시예>
도 13은 본 발명의 제4실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 13에 도시된 바와 같이, 발광신호 발생회로는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터들(T4a ~ T4c), 제5트랜지스터(T5) 및 제3커패시터(CQB)를 포함한다. 제4트랜지스터들(T4a ~ T4c)은 제N시프트 레지스터 회로의 출력신호 및 게이트하이전압에 대응하여 Q노드(Q-node)를 게이트하이전압으로 충전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3커패시터(CQB)는 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 발광신호가 안정적으로 출력될 수 있도록 QB노드(QB-node)의 전위를 로직하이/로직로우로 유지하는 역할을 한다.
제4a트랜지스터(T4a)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제4b트랜지스터(T4b)의 제1전극에 제2전극이 연결된다. 제4b트랜지스터(T4b)는 제4c트랜지스터(T4c)의 제2전극에 게이트전극이 연결되고 제4a트랜지스터(T4a)의 제2전극에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제4c트랜지스터(T4c)는 게이트하이전압라인(VGH)에 게이트전극이 연결되고 리셋신호라인(ERST)에 제1전극이 연결되고 제4b트랜지스터(T4b)의 게이트전극에 제2전극이 연결된다. 제5트랜지스터(T5)는 제4c트랜지스터(T4c)의 제2전극(또는 제4b트랜지스터의 게이트전극)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3커패시터(CQB)는 QB노드(QB-node)에 일단이 연결되고 게이트로우전압라인(VGL)에 타단이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 제1풀다운 트랜지스터(Tpda), 제2풀다운 트랜지스터(Tpdb), 제2커패시터(CB), 및 제8트랜지스터(T8)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제1 및 제2풀다운 트랜지스터(Tpda, Tpdb)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)의 전위에 대응하여 풀다운 트랜지스터들(Tpda, Tpdb)의 전극들이 접속된 노드를 안정화한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpda)는 QB노드(QB-node)에 게이트전극이 연결되고 제2풀다운 트랜지스터(Tpdb)의 제2전극에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpdb)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극과 제2풀다운 트랜지스터(Tpdb)의 제2전극 사이의 노드에 제2전극이 연결된다.
<제5실시예>
도 14는 본 발명의 제5실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 14에 도시된 바와 같이, 발광신호 발생회로는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터들(T4a, T4b), 제5트랜지스터(T5) 및 제3커패시터(CQB)를 포함한다. 제4트랜지스터들(T4a, T4b)은 제N시프트 레지스터 회로의 출력신호 및 리셋신호에 대응하여 Q노드(Q-node)를 게이트하이전압으로 충전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3커패시터(CQB)는 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 발광신호가 안정적으로 출력될 수 있도록 QB노드(QB-node)의 전위를 로직하이/로직로우로 유지하는 역할을 한다.
제4a트랜지스터(T4a)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제4b트랜지스터(T4b)의 제1전극에 제2전극이 연결된다. 제4b트랜지스터(T4b)는 리셋신호라인(ERST)에 게이트전극이 연결되고 제4a트랜지스터(T4a)의 제2전극에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 리셋신호라인(ERST)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3커패시터(CQB)는 QB노드(QB-node)에 일단이 연결되고 게이트로우전압라인(VGL)에 타단이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 제1풀다운 트랜지스터(Tpda), 제2풀다운 트랜지스터(Tpdb), 제2커패시터(CB), 및 제8트랜지스터(T8)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제1 및 제2풀다운 트랜지스터(Tpda, Tpdb)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)의 전위에 대응하여 풀다운 트랜지스터들(Tpda, Tpdb)의 전극들이 접속된 노드를 안정화한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpda)는 QB노드(QB-node)에 게이트전극이 연결되고 제2풀다운 트랜지스터(Tpdb)의 제2전극에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpdb)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극과 제2풀다운 트랜지스터(Tpdb)의 제2전극 사이의 노드에 제2전극이 연결된다.
<제6실시예>
도 15는 본 발명의 제6실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 15에 도시된 바와 같이, 발광신호 발생회로는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터들(T4a ~ T4c), 제5트랜지스터(T5) 및 제3커패시터(CQB)를 포함한다. 제4트랜지스터들(T4a ~ T4c)은 제N시프트 레지스터 회로의 출력신호 및 게이트하이전압에 대응하여 Q노드(Q-node)를 게이트하이전압으로 충전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3커패시터(CQB)는 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 발광신호가 안정적으로 출력될 수 있도록 QB노드(QB-node)의 전위를 로직하이/로직로우로 유지하는 역할을 한다.
제4a트랜지스터(T4a)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제4b트랜지스터(T4b)의 제1전극에 제2전극이 연결된다. 제4b트랜지스터(T4b)는 제4c트랜지스터(T4c)의 제2전극에 게이트전극이 연결되고 제4a트랜지스터(T4a)의 제2전극에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제4c트랜지스터(T4c)는 게이트하이전압라인(VGH)에 게이트전극이 연결되고 리셋신호라인(ERST)에 제1전극이 연결되고 제4b트랜지스터(T4b)의 게이트전극에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3커패시터(CQB)는 QB노드(QB-node)에 일단이 연결되고 게이트로우전압라인(VGL)에 타단이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 제1풀다운 트랜지스터(Tpda), 제2풀다운 트랜지스터(Tpdb), 제2커패시터(CB), 및 제8트랜지스터(T8)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제1 및 제2풀다운 트랜지스터(Tpda, Tpdb)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)의 전위에 대응하여 풀다운 트랜지스터들(Tpda, Tpdb)의 전극들이 접속된 노드를 안정화한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpda)는 QB노드(QB-node)에 게이트전극이 연결되고 제2풀다운 트랜지스터(Tpdb)의 제2전극에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpdb)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극과 제2풀다운 트랜지스터(Tpdb)의 제2전극 사이의 노드에 제2전극이 연결된다.
<제7실시예>
도 16은 본 발명의 제7실시예에 따른 발광신호 발생회로를 구체적으로 나타낸 회로도이다.
도 16에 도시된 바와 같이, 발광신호 발생회로는 Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제1회로부(EMDa), Q노드(Q-node) 및 QB노드(OB-node)의 충방전을 제어하는 제2회로부(EMDb) 및 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 제3회로부(EMDc)를 포함한다.
제1회로부(EMDa)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제1커패시터(CE), 제3A트랜지스터(T3a) 및 제3B트랜지스터(T3b)를 포함한다. 제1트랜지스터(T1)는 클록신호에 대응하여 Q노드(Q-node)를 스타트신호의 전위로 충전하는 역할을 한다. 스타트신호는 전단에 위치하는 발광신호 발생회로의 출력단자를 통해 출력된 신호로 대신할 수 있다. 제2트랜지스터(T2)는 스타트신호에 대응하여 제1커패시터(CE)의 타단에 게이트로우전압을 전달하는 역할을 한다. 제1커패시터(CE)의 타단은 Q2노드(Q2-node)로 정의될 수 있다. 제1커패시터(CE)는 클록신호에 의한 부트 스트랩(boot strap)을 이용(달리 설명하면, 클록신호에 동기하여)하여 제3A트랜지스터(T3a)를 턴온하는 역할을 한다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)의 전위에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3B트랜지스터(T3b)는 Q노드(Q-node)의 전위에 대응하여 QB노드(QB-node)를 게이트로우전압으로 방전하는 역할을 한다.
제1트랜지스터(T1)는 제N클록신호라인(실시예에서는 제1클록신호라인 ECLK1를 일례로 함)에 게이트전극이 연결되고 스타트신호라인(제1스테이지에 존재하는 발광신호 발생회로를 일례로 함)에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 Q2노드(Q2-node)에 제2전극이 연결된다. 제1커패시터(CE)는 클록신호라인(ECLK1)에 일단이 연결되고 Q2노드(Q2-node)에 타단이 연결된다. 제3A트랜지스터(T3a)는 Q2노드(Q2-node)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3B트랜지스터(T3b)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다.
제2회로부(EMDb)는 제4트랜지스터들(T4a, T4b), 제5트랜지스터(T5) 및 제3커패시터(CQB)를 포함한다. 제4트랜지스터들(T4a, T4b)은 제N시프트 레지스터 회로의 출력신호 및 리셋신호에 대응하여 Q노드(Q-node)를 게이트하이전압으로 충전하는 역할을 한다. 제5트랜지스터(T5)는 제N시프트 레지스터 회로의 출력신호에 대응하여 QB노드(QB-node)를 클록신호의 전위로 충전/방전하는 역할을 한다. 제3커패시터(CQB)는 발광신호 발생회로(140B)의 출력단자(EMO)를 통해 발광신호가 안정적으로 출력될 수 있도록 QB노드(QB-node)의 전위를 로직하이/로직로우로 유지하는 역할을 한다.
제4a트랜지스터(T4a)는 리셋신호라인(ERST)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제4b트랜지스터(T4b)의 제1전극에 제2전극이 연결된다. 제4b트랜지스터(T4b)는 제N시프트 레지스터 회로의 출력단자(SRO)에 게이트전극이 연결되고 제4a트랜지스터(T4a)의 제2전극에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 리셋신호라인(ERST)에 게이트전극이 연결되고 제N클록신호라인(ECLK1)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제3커패시터(CQB)는 QB노드(QB-node)에 일단이 연결되고 게이트로우전압라인(VGL)에 타단이 연결된다.
제3회로부(EMDc)는 풀업 트랜지스터(Tpu), 제1풀다운 트랜지스터(Tpda), 제2풀다운 트랜지스터(Tpdb), 제2커패시터(CB), 및 제8트랜지스터(T8)를 포함한다. 풀업 트랜지스터(Tpu)는 Q노드(Q-node)의 전위에 대응하여 게이트하이전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제1 및 제2풀다운 트랜지스터(Tpda, Tpdb)는 QB노드(QB-node)의 전위에 대응하여 게이트로우전압을 발광신호 발생회로(140B)의 출력단자(EM Out)를 통해 출력하는 역할을 한다. 제2커패시터(CB)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 부트 스트랩(boot strap)이 일어나도록 하는 역할을 한다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)의 전위에 대응하여 풀다운 트랜지스터들(Tpda, Tpdb)의 전극들이 접속된 노드를 안정화한다.
풀업 트랜지스터(Tpu)는 Q노드(Q-node)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpda)는 QB노드(QB-node)에 게이트전극이 연결되고 제2풀다운 트랜지스터(Tpdb)의 제2전극에 제1전극이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpdb)는 QB노드(QB-node)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극에 제2전극이 연결된다. 제2커패시터(CB)는 Q노드(Q-node)에 일단이 연결되고 발광신호 발생회로(140B)의 출력단자(EM Out)에 타단이 연결된다. 제8트랜지스터(T8)는 발광신호 발생회로(140B)의 출력단자(EM Out)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1풀다운 트랜지스터(Tpda)의 제1전극과 제2풀다운 트랜지스터(Tpdb)의 제2전극 사이의 노드에 제2전극이 연결된다.
앞서 설명한 스캔 구동부는 하기와 같은 회로 구성을 갖는 서브 픽셀로 구현된 표시장치에 적용할 수 있다.
도 17은 도 2의 서브 픽셀을 구체화한 예시도이고, 도 18은 본 발명에 따른 스캔 구동부의 출력 파형 및 구동 트랜지스터의 노드전압을 나타낸 파형도이다.
이하, 본 발명의 일례에 따른 서브 픽셀의 회로 구성에 대해 설명한다.
도 17에 도시된 바와 같이, 서브 픽셀은 4개의 트랜지스터, 2개의 스토리지 커패시터 및 유기 발광다이오드(OLED)로 이루어진 회로 구성을 갖는다. 4개의 트랜지스터는 스위칭 트랜지스터(SWT), 발광제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센싱 트랜지스터(SNT)를 포함한다. 2개의 트랜지스터는 제1스토리지 커패시터(CST) 및 제2스토리지 커패시터(CDT)를 포함한다.
스위칭 트랜지스터(SWT)는 참조전압 또는 데이터전압(Ref/Data)을 제1스토리지 커패시터(CST)의 일단에 전달하는 역할을 한다. 스위칭 트랜지스터(SWT)는 제1스캔라인(Scan1)에 게이트전극이 연결되고 데이터라인(DL)에 제1전극이 연결되고 제1스토리지 커패시터(CST)의 일단 및 구동 트랜지스터(DRT)의 게이트전극에 제2전극이 연결된다.
발광제어 트랜지스터(EMT)는 제1전원의 공급을 제어하여 유기 발광다이오드(OLED)의 실질적인 발광시간을 제어하는 역할을 한다. 발광제어 트랜지스터(EMT)는 발광신호라인(EM)에 게이트전극이 연결되고 제1전원라인(VDD)에 제1전극이 연결되고 구동 트랜지스터(DRT)의 제1전극에 제2전극이 연결된다.
구동 트랜지스터(DRT)는 제1스토리지 커패시터(CST)에 저장된 데이터전압에 대응하여 유기 발광다이오드(OLED)를 발광시키는 구동전류를 생성하는 역할을 한다. 구동 트랜지스터(DRT)는 제1스토리지 커패시터(CST)의 일단에 게이트전극이 연결되고 발광제어 트랜지스터(EMT)의 제2전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(SNT)는 센싱노드에 초기화전압(Vini)을 공급하여 초기함과 더불어 구동 트랜지스터(DRT) 및 유기 발광다이오드(OLED)의 특성(예: 문턱전압 및 전류 이동도 등)을 센싱하는 역할을 한다. 센싱 트랜지스터(SNT)는 제2스캔라인(Scan2)에 게이트전극이 연결되고 센싱라인(SL)에 제1전극이 연결되고 구동 트랜지스터(DRT)의 제2전극, 유기 발광다이오드(OLED)의 애노드전극 및 제1스토리지 커패시터(CST)의 일단에 접속된 센싱노드에 제2전극이 연결된다.
제1스토리지 커패시터(CST)는 저장된 데이터전압을 구동 트랜지스터(DRT)의 게이트전극에 전달하는 역할을 한다. 제1스토리지 커패시터(CST)는 구동 트랜지스터(DRT)의 게이트전극에 일단이 연결되고 센싱노드에 타단이 연결된다.
제2스토리지 커패시터(CDT)는 참조전압(Ref)이 데이터전압(Data)으로 변경될 때 구동 트랜지스터(DRT)의 게이트전극의 변화량만큼 소오스전극의 변화가 반영되도록 하여 구동전류에 의한 구동 효율을 향상하는 역할을 한다. 제2스토리지 커패시터(CDT)는 제1전원라인(VDD)에 일단이 연결되고 구동 트랜지스터(DRT)의 제2전극에 타단이 연결된다.
유기 발광다이오드(OLED)는 구동 트랜지스터(DRT)로부터 생성된 구동전류에 대응하여 빛을 발광하는 역할을 한다. 유기 발광다이오드(OLED)는 센싱노드에 애노드전극이 연결되고 제2전원라인(VSS)에 캐소드전극이 연결된다.
이하, 본 발명의 일례에 따른 서브 픽셀의 동작에 대해 설명한다.
도 17 및 도 18에 도시된 바와 같이, 발광신호(em)가 로직로우를 유지하고, 제2시프트 레지스터 회로의 출력단자(SRO[2])를 통해 게이트하이전압의 제2스캔신호(Scan 2)가 출력된다. 그러면 구동 트랜지스터(DRT)의 센싱노드(또는 소오스 노드)는 초기화전압(Vini)에 의해 초기화된다.(①번 구간 참조)
발광신호(em)가 로직로우를 유지하고, 제1시프트 레지스터 회로의 출력단자(SRO[1])를 통해 게이트하이전압의 제1스캔신호(Scan 1)가 출력되고, 발광신호(em)가 로직하이로 변경(첫 번째 발광신호)된다. 그러면 구동 트랜지스터(DRT)는 샘플링 동작(문턱전압 등의 샘플링)이 이루어진다.(②번 구간 참조)
제1시프트 레지스터 회로의 출력단자(SRO[1])를 통해 출력된 게이트하이전압의 제1스캔신호(Scan 1)가 유지되고, 발광신호(em)가 로직로우로 변경된다. 그러면 데이터라인(DL)을 통해 공급되는 참조전압(Vref)은 데이터전압(data)으로 바뀌며 제1스토리지 커패시터(CST)에 프로그래밍 된다.(③번 구간 참조)
제1시프트 레지스터 회로의 출력단자(SRO[N])를 통해 게이트로우압의 스캔신호(Scan 1)가 출력되고, 발광신호(em)가 로직하이로 변경(두 번째 발광신호)된다. 그러면 구동 트랜지스터(DRT)는 제1스토리지 커패시터(CST)에 프로그래밍 된 데이터전압에 대응하여 구동전류를 발생하고, 유기 발광다이오드(OLED)는 이에 대응하여 빛을 발광하게 된다.(④번 구간 참조)
앞서 설명한 서브 픽셀은 샘플링 동작(②)과 발광동작(④)을 진행하기 위해 적어도 2 회로 구분된 로직하이의 발광신호(em)가 필요하다. 이 발광신호(em)는 본 발명의 제1실시예에 따른 스캔 구동부의 발광신호 발생회로에 의해 생성된다.
도 18에서는 발광신호(em)는 로직하이 구간이 짧은 첫 번째 신호와 첫 번째 신호보다 로직하이 구간이 긴 두 번째 신호를 갖는 형태로 발생하는 것을 일례로 도시하였다. 그리고 제1스캔신호(Scan 1)와 제2스캔신호(Scan 2)의 로직하이 구간은 극히 일부가 중첩하고, 발광신호(em)의 첫 번째 로직하이 구간은 제1스캔신호(Scan 1)의 로직하이 구간에 중첩하는 것을 일례로 도시하였다. 그러나 도 18에 도시된 파형은 하나의 예시일 뿐, 이들의 형태는 클록신호 및 리셋신호에 따라 달라질 수 있다.
이상 본 발명은 표시장치 구현시 발광신호 생성을 위해 구비되었던 별도의 시프트 레지스터를 제거할 수 있어 종래 구조 대비 회로의 복잡도 및 레이아웃 한계를 낮출 수 있다. 그 결과, 본 발명은 스캔 구동부의 회로의 복잡도를 낮추어 레이아웃의 한계를 극복하고 설계 마진(Margin)을 확보하여 네로우 베젤(Narrow Bezel) 구현시 어려움을 개선할 수 있는 효과가 있다. 또한, 본 발명은 스캔 구동부의 회로의 복잡도를 낮출 수 있어 밀봉 마진(Encapsulation Margin)을 확보하고 소자의 신뢰성을 향상할 수 있는 효과가 있다. 또한, 본 발명은 클록신호로 발광신호의 펄스폭(Pulse Width)을 조절할 수 있어 외측전류(lateral current)를 감소시킬 수 있고, 그 결과 초기화시간(initial time)을 충분히 조절하여 안정적인 구동을 가능하게 할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140A, 140B: 스캔 구동부
T1 ~ T8: 제1 ~ 제8트랜지스터 Q-node: Q노드
QB-node: QB노드 Tpu: 풀업 트랜지스터
Tpda, Tpdb: 풀다운 트랜지스터들

Claims (17)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널의 일측에 위치하는 스캔신호 발생회로와 상기 표시패널의 타측에 위치하는 발광신호 발생회로를 포함하는 스캔 구동부를 포함하고,
    상기 타측은 스캔 라인이 진행하는 방향으로 상기 일측과 반대이고,
    상기 스캔신호 발생회로는 제1 및 제2 클록신호에 기초하여 제1 및 제2 스캔 신호를 순차적으로 생성하는 제1 및 제2 시프트 레지스터 회로를 포함하고,
    상기 제1 시프트 레지스터 회로는 상기 일측의 상기 스캔 라인에 상기 제1 스캔 신호를 출력하고,
    상기 발광신호 발생회로는
    외부로부터 공급된 클록신호와 상기 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 상기 표시 패널의 표시 영역에 출력하고, 상기 표시 영역을 통과하는 상기 스캔 라인으로부터 직접 상기 제1 스캔 신호를 수신하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서,
    상기 발광신호 발생회로는
    Q노드 및 QB노드의 충방전을 제어하는 제1 내지 제3트랜지스터 및 제1커패시터를 갖는 제1회로부와,
    상기 Q노드 및 QB노드의 충방전을 제어하는 제4 및 제5트랜지스터를 갖는 제2회로부와,
    자신의 출력단자를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 풀업 트랜지스터, 풀다운 트랜지스터 및 제2커패시터를 갖는 제3회로부를 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 제1회로부는
    제N클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 상기 제1트랜지스터와,
    상기 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 Q2노드에 제2전극이 연결된 상기 제2트랜지스터와,
    클록신호라인에 일단이 연결되고 상기 Q2노드에 타단이 연결된 상기 제1커패시터와,
    상기 Q2노드에 게이트전극이 연결되고 상기 제N클록신호라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제3A트랜지스터 및 상기 Q노드에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제3B트랜지스터를 갖는 제3트랜지스터를 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 제3회로부는
    상기 Q노드에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 상기 자신의 출력단자에 제2전극이 연결된 상기 풀업 트랜지스터와,
    상기 QB노드에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 자신의 출력단자에 제2전극이 연결된 상기 풀다운 트랜지스터와,
    상기 Q노드에 일단이 연결되고 상기 자신의 출력단자에 타단이 연결된 상기 제2커패시터를 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 제1회로부는
    상기 스타트신호라인에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제6트랜지스터를 포함하고,
    상기 제3회로부는
    상기 게이트하이전압라인에 게이트전극이 연결되고 상기 제4트랜지스터의 제2전극과 인접하는 Q노드의 일측에 제1전극이 연결되고 상기 제2커패시터의 일단과 인접하는 Q노드의 타측에 제2전극이 연결된 제7트랜지스터를 포함하는 표시장치.
  6. 제4항에 있어서,
    상기 제3회로부는
    상기 QB노드에 게이트전극이 연결되고 상기 자신의 출력단자에 제2전극이 연결된 제1풀다운 트랜지스터, 및 상기 QB노드에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 제1풀다운 트랜지스터의 제1전극에 제2전극이 연결된 제2풀다운 트랜지스터를 갖는 상기 풀다운 트랜지스터와,
    상기 게이트하이전압라인에 게이트전극이 연결되고 상기 제4트랜지스터의 제2전극과 인접하는 Q노드의 일측에 제1전극이 연결되고 상기 제2커패시터의 일단과 인접하는 Q노드의 타측에 제2전극이 연결된 제7트랜지스터와,
    상기 자신의 출력단자에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제1풀다운 트랜지스터의 제1전극과 상기 제2풀다운 트랜지스터의 제2전극 사이의 노드에 제2전극이 연결된 제8트랜지스터를 포함하는 표시장치.
  7. 제4항에 있어서,
    상기 제3회로부는
    상기 QB노드에 게이트전극이 연결되고 상기 자신의 출력단자에 제2전극이 연결된 제1풀다운 트랜지스터, 및 상기 QB노드에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 제1풀다운 트랜지스터의 제1전극에 제2전극이 연결된 제2풀다운 트랜지스터를 갖는 상기 풀다운 트랜지스터와,
    상기 자신의 출력단자에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제1풀다운 트랜지스터의 제1전극과 상기 제2풀다운 트랜지스터의 제2전극 사이의 노드에 제2전극이 연결된 제8트랜지스터를 포함하는 표시장치.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2회로부는
    상기 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 리셋신호라인에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 상기 제4트랜지스터와,
    상기 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 상기 제N클록신호라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 상기 제5트랜지스터를 포함하는 표시장치.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2회로부는
    상기 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와,
    상기 제4a트랜지스터의 제2전극에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제4b트랜지스터와,
    상기 게이트하이전압라인에 게이트전극이 연결되고 리셋신호라인에 제1전극이 연결되고 상기 제4b트랜지스터의 게이트전극에 제2전극이 연결된 제4c트랜지스터를 포함하는 표시장치.
  10. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2회로부는
    상기 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와,
    리셋신호라인에 게이트전극이 연결되고 상기 제4a트랜지스터의 제2전극에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제4b트랜지스터를 포함하는 표시장치.
  11. 삭제
  12. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2회로부는
    리셋신호라인에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결된 제4a트랜지스터와,
    상기 스캔신호 발생회로의 제N시프트 레지스터 회로의 출력단자에 게이트전극이 연결되고 상기 제4a트랜지스터의 제2전극에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제4b트랜지스터를 포함하는 표시장치.
  13. 표시 영역을 갖는 표시패널의 일측에 위치하는 스캔신호 발생회로; 및
    상기 표시패널의 타측에 위치하는 발광신호 발생회로를 포함하고,
    상기 타측은 스캔 라인이 진행하는 방향으로 상기 일측과 반대이고,
    상기 스캔신호 발생회로는 제1 및 제2 클록신호에 기초하여 제1 및 제2 스캔 신호를 순차적으로 생성하는 제1 및 제2 시프트 레지스터 회로를 포함하고,
    상기 제1 시프트 레지스터 회로는 상기 일측의 상기 스캔 라인에 상기 제1 스캔 신호를 출력하고,
    상기 발광신호 발생회로는
    외부로부터 공급된 클록신호와 상기 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 상기 표시패널의 표시 영역에 출력하고, 상기 표시 영역을 통과하는 상기 스캔 라인으로부터 직접 상기 제1 스캔 신호를 수신하는 것을 특징으로 하는 스캔 구동부.
  14. 제13항에 있어서,
    상기 발광신호 발생회로는
    Q노드 및 QB노드의 충방전을 제어하는 제1 내지 제3트랜지스터 및 제1커패시터를 갖는 제1회로부와,
    상기 Q노드 및 QB노드의 충방전을 제어하는 제4 및 제5트랜지스터를 갖는 제2회로부와,
    자신의 출력단자를 통해 로직하이 또는 로직로우의 발광신호를 출력하는 풀업 트랜지스터, 풀다운 트랜지스터 및 제2커패시터를 갖는 제3회로부를 포함하는 스캔 구동부.
  15. 제14항에 있어서,
    상기 제1회로부는
    제N클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 상기 제1트랜지스터와,
    상기 스타트신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제1전극이 연결되고 Q2노드에 제2전극이 연결된 상기 제2트랜지스터와,
    클록신호라인에 일단이 연결되고 상기 Q2노드에 타단이 연결된 상기 제1커패시터와,
    상기 Q2노드에 게이트전극이 연결되고 상기 제N클록신호라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제3A트랜지스터 및 상기 Q노드에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제3B트랜지스터를 갖는 제3트랜지스터를 포함하는 스캔 구동부.
  16. 표시 영역에 영상을 표시하는 표시패널; 및 상기 표시패널의 일측에 위치하는 스캔신호 발생회로와 상기 표시패널의 타측에 위치하는 발광신호 발생회로를 포함하는 스캔 구동부를 포함하는 표시장치의 구동방법에 있어서,
    상기 타측은 스캔 라인이 진행하는 방향으로 상기 일측과 반대이고,
    상기 스캔신호 발생회로는 제1 및 제2 클록신호에 기초하여 제1 및 제2 스캔 신호를 순차적으로 생성하는 제1 및 제2 시프트 레지스터 회로를 포함하고,
    상기 제1 시프트 레지스터 회로는 상기 일측의 상기 스캔 라인에 상기 제1 스캔 신호를 출력하고,
    상기 발광신호 발생회로는
    외부로부터 공급된 클록신호와 상기 스캔신호 발생회로에서부터 출력된 제1스캔신호에 응답하여 적어도 2 회로 구분된 로직하이의 발광신호를 상기 표시패널의 표시 영역에 출력하고, 상기 표시 영역을 통과하는 상기 스캔 라인으로부터 직접 상기 제1 스캔 신호를 수신하는 것을 특징으로 하는 표시장치의 구동방법.
  17. 제16항에 있어서,
    상기 발광신호는
    로직하이 구간이 짧은 첫 번째 신호가 상기 제1스캔신호의 로직하이 구간에 중첩하는 표시장치의 구동방법.
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