KR102040650B1 - 스캔 구동부 및 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 스타트신호, 클록신호들 및 리셋클록신호들을 출력하는 레벨 시프터; 및 클록신호들과 리셋클록신호들에 대응하여 스캔신호를 시프트하여 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제N스테이지는 Q노드의 전위에 대응하여 제N클록신호를 제N스테이지의 출력단에 출력하는 풀업 트랜지스터와, 제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 제N스테이지의 출력단에 출력하는 풀다운 트랜지스터와, 스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드를 충전시키는 제1트랜지스터와, 제N리셋클록신호에 대응하여 N-j스테이지의 출력단의 전위로 Q노드를 충전시키는 제2트랜지스터와, 제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드를 저전위전압으로 방전시키는 제3트랜지스터를 포함하되, 리셋클록신호들의 로직 하이 구간은 클록신호들의 로직 하이 구간보다 짧은 것을 특징으로 하는 스캔 구동부를 제공한다.

Description

스캔 구동부 및 이를 이용한 표시장치{Scan Driver and Display Device Using the same}
본 발명은 스캔 구동부 및 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔 신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
한편, 스캔 신호를 출력하는 스캔 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel) 형태로 표시패널에 형성되는 내장형으로 구분된다.
내장형 스캔 구동부는 아몰포스 실리콘이나 산화물 박막 트랜지스터 등으로 이루어진다. 산화물 박막 트랜지스터의 경우 아몰포스 실리콘 박막 트랜지스터 대비 전류의 이동 특성이 우수하여 회로의 크기를 축소 설계할 수 있는 장점이 있다. 그러나 산화물 박막 트랜지스터는 아몰포스 실리콘 박막 트랜지스터 대비 스트레스 바이어스에 따른 문턱전압의 회복 특성이 낮은 단점이 있다.
따라서, 산화물 박막 트랜지스터로 내장형 스캔 구동부를 구성하고 표시패널을 구동하면 아몰포스 실리콘 박막 트랜지스터 대비 한계 수명에 도달하는 시간이 짧다. 그러므로, 내장형 스캔 구동부는 회로의 신뢰성과 수명을 증가시키기 위한 방안이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 신뢰성과 수명을 증가시키고 베젤영역의 크기를 줄일 수 있는 내장형 스캔 구동부와 이를 이용한 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 스타트신호, 클록신호들 및 리셋클록신호들을 출력하는 레벨 시프터; 및 클록신호들과 리셋클록신호들에 대응하여 스캔신호를 시프트하여 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제N스테이지는 Q노드의 전위에 대응하여 제N클록신호를 제N스테이지의 출력단에 출력하는 풀업 트랜지스터와, 제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 제N스테이지의 출력단에 출력하는 풀다운 트랜지스터와, 스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드를 충전시키는 제1트랜지스터와, 제N리셋클록신호에 대응하여 N-j스테이지의 출력단의 전위로 Q노드를 충전시키는 제2트랜지스터와, 제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드를 저전위전압으로 방전시키는 제3트랜지스터를 포함하되, 리셋클록신호들의 로직 하이 구간은 클록신호들의 로직 하이 구간보다 짧은 것을 특징으로 하는 스캔 구동부를 제공한다.
리셋클록신호들은 클록신호들의 라이징 엣지에 구분되어 중첩할 수 있다.
리셋클록신호들의 라이징 엣지는 클록신호들의 라이징 엣지보다 앞설 수 있다.
클록신호들은 적어도 하나가 다른 하나와 중첩하는 관계를 갖고, 리셋클록신호들은 서로 비중첩하는 관계를 가질 수 있다.
스테이지들은 리셋신호에 대응하여 Q노드를 저전위전압으로 방전시키는 제4트랜지스터를 각각 포함할 수 있다.
풀업 트랜지스터는 Q노드에 게이트전극이 연결되고 제N클록신호를 공급하는 제N클록신호단에 제1전극이 연결되며 제N스테이지의 출력단에 제2전극이 연결되며, 풀다운 트랜지스터는 제N+i리셋클록신호를 공급하는 제N+i리셋클록신호단에 게이트전극이 연결되고 저전위전압을 공급하는 저전위전압단에 제1전극이 연결되며 제N스테이지의 출력단에 제2전극이 연결되며, 제1트랜지스터는 스타트신호를 공급하는 스타트신호단 또는 N-j스테이지의 출력단에 게이트전극과 제1전극이 공통으로 연결되고 Q노드에 제2전극이 연결되며, 제2트랜지스터는 제N리셋클록신호를 공급하는 제N리셋클록신호단에 게이트전극이 연결되고 스타트신호단 또는 N-j스테이지의 출력단에 제1전극이 연결되며 Q노드에 제2전극이 연결되며, 제3트랜지스터는 제N+k스테이지의 출력단에 게이트전극이 연결되고 저전위전압단에 제1전극이 연결되며 Q노드에 제2전극이 연결될 수 있다.
다른 측면에서 본 발명은 표시패널; 표시패널의 데이터라인들에 연결된 데이터 구동부; 및 표시패널의 스캔라인들에 연결되며 스타트신호, 클록신호들 및 리셋클록신호들을 출력하는 레벨 시프터와 클록신호들과 리셋클록신호들에 대응하여 스캔신호를 시프트하여 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하는 스캔 구동부를 포함하되, 스테이지들의 제N스테이지는 Q노드의 전위에 대응하여 제N클록신호를 제N스테이지의 출력단에 출력하는 풀업 트랜지스터와, 제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 제N스테이지의 출력단에 출력하는 풀다운 트랜지스터와, 스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드를 충전시키는 제1트랜지스터와, 제N리셋클록신호에 대응하여 N-j스테이지의 출력단의 전위로 Q노드를 충전시키는 제2트랜지스터와, 제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드를 저전위전압으로 방전시키는 제3트랜지스터를 포함하되, 리셋클록신호들의 로직 하이 구간은 클록신호들의 로직 하이 구간보다 짧은 것을 특징으로 하는 표시장치를 제공한다.
리셋클록신호들은 클록신호들의 라이징 엣지에 구분되어 중첩할 수 있다.
리셋클록신호들의 라이징 엣지는 클록신호들의 라이징 엣지보다 앞설 수 있다.
클록신호들은 적어도 하나가 다른 하나와 중첩하는 관계를 갖고, 리셋클록신호들은 서로 비중첩하는 관계를 가질 수 있다.
스테이지들은 리셋신호에 대응하여 Q노드를 저전위전압으로 방전시키는 제4트랜지스터를 각각 포함할 수 있다.
풀업 트랜지스터는 Q노드에 게이트전극이 연결되고 제N클록신호를 공급하는 제N클록신호단에 제1전극이 연결되며 제N스테이지의 출력단에 제2전극이 연결되며, 풀다운 트랜지스터는 제N+i리셋클록신호를 공급하는 제N+i리셋클록신호단에 게이트전극이 연결되고 저전위전압을 공급하는 저전위전압단에 제1전극이 연결되며 제N스테이지의 출력단에 제2전극이 연결되며, 제1트랜지스터는 스타트신호를 공급하는 스타트신호단 또는 N-j스테이지의 출력단에 게이트전극과 제1전극이 공통으로 연결되고 Q노드에 제2전극이 연결되며, 제2트랜지스터는 제N리셋클록신호를 공급하는 제N리셋클록신호단에 게이트전극이 연결되고 스타트신호단 또는 N-j스테이지의 출력단에 제1전극이 연결되며 Q노드에 제2전극이 연결되며, 제3트랜지스터는 제N+k스테이지의 출력단에 게이트전극이 연결되고 저전위전압단에 제1전극이 연결되며 Q노드에 제2전극이 연결될 수 있다.
본 발명은 포지티브 바이어스 스트레스를 최소화하여 신뢰성과 수명을 증가시키고 트랜지스터의 개수를 낮추어 베젤영역의 크기를 줄일 수 있는 내장형 스캔 구동부와 이를 이용한 표시장치를 제공하는 효과가 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 본 발명의 제1실시예에 따른 시프트 레지스터의 블록 구성도.
도 4는 도 3에 도시된 제N스테이지의 회로 구성도.
도 5는 도 4에 도시된 제N스테이지의 동작 타이밍도.
도 6은 본 발명의 제1실시예에 따른 시프트 레지스터의 시뮬레이션 파형도.
도 7은 본 발명의 제2실시예에 따른 시프트 레지스터의 블록 구성도.
도 8은 도 7에 도시된 제N스테이지의 회로 구성도.
도 9는 도 8에 도시된 제N스테이지의 동작 타이밍도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
<제1실시예>
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 스캔 구동부(130, 140)가 포함된다.
표시패널(10)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(10)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등으로 구현될 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 스캔 신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
표시패널(100)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로를 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.
스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 스캔 구동부(130, 140)는 레벨 시프터(130)와 시프트 레지스터(140)가 구분되어 형성된 게이트인패널(Gate In Panel; 이하 GIP) 방식으로 형성된다. 레벨 시프터(130)는 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터(130)는 타이밍 콘트롤러(11)로부터 0V~3.3V의 TTL(Transistor-Transistor- Logic) 레벨로 입력되는 클럭신호들(CLK)의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에 박막 트랜지스터(이하 TFT) 형태로 형성된다. 시프트 레지스터(140)는 클럭신호들(CLK) 및 스타트신호(Vst)에 대응하여 스캔 신호를 시프트하여 출력하는 스테이지들로 구성된다. 시프트 레지스터(140)에 포함된 스테이지들은 출력단들을 통해 스캔 신호들을 순차적으로 출력한다.
한편, 시프트 레지스터(140)는 박막 트랜지스터들로 이루어진다. 산화물 박막 트랜지스터는 아몰포스 실리콘 박막 트랜지스터 대비 전류의 이동 특성이 우수하여 회로의 크기를 축소 설계할 수 있는 장점이 있다. 그러나 산화물 박막 트랜지스터는 아몰포스 실리콘 박막 트랜지스터 대비 스트레스 바이어스에 따른 문턱전압의 회복 특성이 낮은 단점이 있다. 그 이유는 아몰포스 실리콘 박막 트랜지스터의 경우 시간이 지나도 문턱전압을 일정하게 유지하지만(Clamping Voltage Saturation), 산화물 박막 트랜지스터의 경우 시간이 지남에 따라 문턱전압이 포지티브(+) 방향으로 계속 시프트되기 때문이다(Clamping Voltage Not Saturation).
본 발명은 GIP 방식으로 내장된 시프트 레지스터(140)의 수명과 신뢰성을 개선하기 위해 포지티브 바이어스 스트레스(Positive Bias Stress)를 많이 받는 풀다운 트랜지스터의 이펙티브 스트레스 타임(Effective Stress Time)을 단축하는 방식을 제안한다. 이 방식에 따르면, 시프트 레지스터(140)를 산화물 박막 트랜지스터들로 구현할 경우 수명과 신뢰성을 향상시킬 수 있다. 그리고 이 방식에 따르면, 산화물 박막 트랜지스터는 물론 아몰포스 실리콘 박막 트랜지스터 등으로도 시프트 레지스터(140)를 구현할 수 있다.
이하, 수명과 신뢰성을 개선할 수 있는 GIP 방식의 시프트 레지스터에 대해 설명한다.
도 3은 본 발명의 제1실시예에 따른 시프트 레지스터의 블록 구성도이고, 도 4는 도 3에 도시된 제N스테이지의 회로 구성도이며, 도 5는 도 4에 도시된 제N스테이지의 동작 타이밍도이며, 도 6은 본 발명의 제1실시예에 따른 시프트 레지스터의 시뮬레이션 파형도이다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명의 제1실시예에 따른 시프트 레지스터에는 다수의 스테이지들(STG[n] ~ STG[n+2])이 포함된다. 다수의 스테이지들(STG[n] ~ STG[n+2])에는 4상의 클록신호들(clk1 ~ clk4), 4상의 리셋클록신호들(reset_clk1 ~ reset_clk4), 저전위전압 및 스타트신호(Vst)가 공급된다.
제N스테이지(STG[n])는 스타트신호(Vst), 제1클록신호(clk1), 제1리셋클록신호(reset_clk1), 제4리셋클록신호(reset_clk4) 및 제N+2스테이지(STG[n+2])의 출력단(Gout[n+2])으로부터 출력되는 스캔 신호(Vg_out[n+2])를 기반으로 동작한다. 제N스테이지(STG[n])는 자신의 출력단(Gout[n])을 통해 제N스캔 신호(Vg_out[n])를 출력한다.
제N+1스테이지(STG[n+1])는 제N스테이지(STG[n])의 출력단(Gout[n])으로부터 출력되는 스캔 신호(Vg_out[n]), 제2클록신호(clk2), 제2리셋클록신호(reset_clk2), 제1리셋클록신호(reset_clk1) 및 제N+3스테이지의 출력단으로부터 출력되는 스캔 신호를 기반으로 동작한다. 제N+1스테이지(STG[n+1])는 자신의 출력단(Gout[n+1])을 통해 제N+1스캔 신호(Vg_out[n+1])를 출력한다.
제N+2스테이지(STG[n+2])는 제N+1스테이지(STG[n+1])의 출력단(Gout[n+1])으로부터 출력되는 스캔 신호(Vg_out[n+1]), 제3클록신호(clk3), 제3리셋클록신호(reset_clk3), 제2리셋클록신호(reset_clk2) 및 제N+4스테이지의 출력단으로부터 출력되는 스캔 신호를 기반으로 동작한다. 제N+2스테이지(STG[n+12)는 자신의 출력단(Gout[n+2])을 통해 제N+2스캔 신호(Vg_out[n+2])를 출력한다.
다수의 스테이지들(STG[n] ~ STG[n+2])은 위와 같이 전단의 출력단으로부터 출력되는 스캔 신호를 후단이 이용하도록 접속된다. 예컨대, 제N스테이지(STG[n])의 출력단(Gout[n])으로부터 출력되는 스캔 신호(Vg_out[n])는 제N+1스테이지(STG[n+1])의 스타트신호단(VST)에 공급된다. 또한, 다수의 스테이지들(STG[n] ~ STG[n+2])은 위와 같이 자신보다 두 단 후에 위치하는 출력단으로부터 출력되는 스캔 신호를 리셋 신호로 이용하도록 접속된다. 예컨대, 제N+2스테이지(STG[n+2])의 출력단(Gout[n+2])으로부터 출력되는 스캔 신호(Vg_out[n+2])는 제N스테이지(STG[n])의 리셋단(Vnext)에 공급된다.
이하, 제N스테이지(STG[n])를 일례로 다수의 스테이지들(STG[n] ~ STG[n+2])에 대한 회로의 구성에 대해 구체적으로 설명한다.
도 4 및 도 5에 도시된 바와 같이, 제N스테이지(STG[n])에는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 커패시터(C)가 포함된다. 도시된 바와 같이, 제N스테이지(STG[n])에는 Q노드(Q)만 존재한다.
먼저, 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 커패시터(C)의 역할 및 이들 간의 접속 관계를 설명하면 다음과 같다.
풀업 트랜지스터(Tpu)는 Q노드(Q)의 전위에 대응하여 제N클록신호를 제N스테이지의 출력단(Gout[n])에 출력한다. 이하, 설명의 편의를 위해 제N클록신호를 제1클록신호(clk1)로 정의한다. 그러나 클록신호의 경우 스테이지의 위치에 따라 다른 신호(예컨대 제2클록신호, 제3클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 풀업 트랜지스터(Tpu)는 Q노드(Q)에 게이트전극이 연결되고 제1클록신호(clk1)를 공급하는 제1클록신호단(CLK[n])에 제1전극이 연결되며 제N스테이지의 출력단(Gout[n])에 제2전극이 연결된다.
풀다운 트랜지스터(Tpd)는 제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 제N스테이지의 출력단(Gout[n])에 출력한다. 이하, 설명의 편의를 위해 제N+i리셋클록신호를 제3리셋클록신호(reset_clk3)로 정의한다. 그러나 리셋클록신호의 경우 스테이지의 위치에 따라 다른 신호((예컨대 제2리셋클록신호, 제4리셋클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 풀다운 트랜지스터(Tpd)는 제3리셋클록신호(reset_clk3)를 공급하는 제N+i리셋클록신호단(Reset_CLK[n+2])에 게이트전극이 연결되고 저전위전압을 공급하는 저전위전압단(VGL)(또는 VSS)에 제1전극이 연결되며 제N스테이지의 출력단(Gout[n])에 제2전극이 연결된다.
제1트랜지스터(T1)는 스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드(Q)를 충전시킨다. 이하, 설명의 편의를 위해 제1트랜지스터(T1)는 스타트신호가 아닌 가상의 제N-j스테이지의 출력단(Gout[n-1])의 전위를 따르는 것을 일례로 한다. 그러나 제1트랜지스터(T1)의 경우 스테이지의 위치에 따라 스타트신호를 직접 받거나 전단(또는 2단 전)의 스테이지의 출력단으로부터 스타트신호에 대응되는 신호를 공급받을 수 있음을 참고한다. 제1트랜지스터(T1)는 제N-j스테이지의 출력단(Gout[n-1])에 게이트전극과 제1전극이 공통으로 연결되고 Q노드(Q)에 제2전극이 연결된다.
제2트랜지스터(T2)는 제N리셋클록신호에 대응하여 N-j스테이지의 출력단의 전위로 Q노드(Q)를 충전시킨다. 이하, 설명의 편의를 위해 제N리셋클록신호를 제1리셋클록신호(reset_clk1)로 정의한다. 그러나 리셋클록신호의 경우 스테이지의 위치에 따라 다른 신호((예컨대 제2리셋클록신호, 제3리셋클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 제2트랜지스터(T2)는 제1리셋클록신호(reset_clk1)를 공급하는 제N리셋클록신호단(Reset_CLK[n])에 게이트전극이 연결되고 N-j스테이지의 출력단(Gout[n-1])에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된다.
제3트랜지스터(T3)는 제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드(Q)를 저전위전압으로 방전시킨다. 이하, 설명의 편의를 위해 제3트랜지스터(T3)는 제N+k스테이지의 출력단(Gout[n+2])의 전위를 따르는 것을 일례로 한다. 그러나, 제3트랜지스터(T3)의 경우 스테이지의 위치에 따라 후단(또는 3단 후)의 스테이지의 출력단의 전위를 따를 수 있음을 참고한다. 제3트랜지스터(T3)는 제N+k스테이지의 출력단(Gout[n+2])에 게이트전극이 연결되고 저전위전압단(VGL)에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된다.
커패시터(C)는 제N스테이지의 출력단(Gout[n])을 부트스트랩시킨다. 커패시터(C)는 Q노드(Q)와 풀업 트랜지스터(Tpu)의 게이트전극에 일단이 연결되고 제N스테이지의 출력단(Gout[n])에 타단이 연결된다.
다음, 클록신호들 및 리셋클록신호들의 체계를 설명하면 다음과 같다.
4상의 클록신호들(clk1 ~ clk4)의 체계를 보면 제1 내지 제4클록신호들(clk1 ~ clk4)은 순차적으로 로직 하이 상태에서 로직 로우 상태로 전환되도록 형성된다. 이때, 제1클록신호(clk1)는 제2클록신호(clk2)와 중첩되는 구간을 갖고, 제2클록신호(clk2)는 제3클록신호(clk3)와 중첩되는 구간을 갖고, 제3클록신호(clk3)는 제4클록신호(clk4)와 중첩하는 구간을 갖도록 형성된다. 4상의 클록신호들(clk1 ~ clk4)은 대략 1/2의 중첩 구간을 갖도록 형성될 수 있으나 이에 한정되지 않는다.
4상의 리셋클록신호들(reset_clk1 ~ reset_clk4)의 체계를 보면 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)은 순차적으로 로직 하이 상태에서 로직 로우 상태로 전환되도록 형성된다. 이때, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)은 비중첩하는 구간을 갖도록 형성된다. 아울러, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 로직 하이 구간은 제1 내지 제4클록신호들(clk1 ~ clk4)의 로직 하이 구간보다 짧게 형성된다. 또한, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)은 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지에 각각 중첩하도록 형성된다. 이때, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 라이징 엣지는 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지보다 앞서거나 뒤서도록 형성된다. 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 라이징 엣지를 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지의 전후에 형성하는 이유는 이들 간의 커플링을 최소화함과 더불어 소비전력을 낮추기 위함이다. 여기서, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 라이징 엣지가 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지보다 앞서도록 형성되면 Q노드(Q)의 충전 시간을 충분히 확보할 수 있다.
본 발명은 QB노드가 삭제됨에 따라 클록신호들과 구분되어 별도로 생성된 리셋클록신호들을 이용하여 풀다운 트랜지스터(Tpd)를 제어함과 더불어 Q노드(Q)를 방전시킨다. 이를 위해, 클록신호들은 적어도 하나가 다른 하나와 중첩하는 관계를 갖도록 형성되고, 리셋클록신호들은 서로 비중첩하는 관계를 갖도록 형성된다.
이하, 제N스테이지의 동작 특성에 대해 설명한다.
제N스테이지는 제N-j스테이지의 출력단(Gout[n-1])의 전위, 제N+k스테이지의 출력단(Gout[n+2])의 전위 및 제1리셋클록신호(reset_clk1)에 대응하여 Q노드(Q)를 충전시키고, 제3리셋클록신호(reset_clk3)에 대응하여 Q노드(Q)를 방전시킨다. Q노드(Q)가 충전된 상태일 때에는 제1클록신호(clk1)의 로직 하이에 해당하는 스캔 신호가 출력되는 반면, Q노드(Q)가 방전된 상태일 때에는 저전위전압의 로직 로우에 해당하는 스캔 신호가 출력된다.
구체적으로 설명하면, 제N-j스테이지의 출력단(Gout[n-1])의 전위에 대응하여 제1트랜지스터(T1)는 턴온되고 Q노드(Q)는 충전된다. 그리고 제1클록신호(clk1)가 로직 로우에서 로직 하이로 전환되기 전에 공급된 제1리셋클록신호(reset_clk1)에 의해 제2트랜지스터(T2)는 턴온되고 Q노드(Q)는 충전된다.
Q노드(Q)가 충전되면 풀업 트랜지스터(Tpu)는 턴온되고 제1클록신호(clk1)는 커패시터(C)에 의해 Q노드(Q)의 전위와 부트스트랩되어 자신의 출력단(Gout[n])을 통해 로직 하이의 제N스캔 신호(Vg_out[n])를 출력하게 된다.
이후 제3리셋클록신호(reset_clk3)의 로직 하이에 대응하여 풀다운 트랜지스터(Tpd)는 턴온되고 자신의 출력단(Gout[n])을 통해 로직 로우의 제N스캔 신호(Vg_out[n])를 출력하게 된다. 이와 더불어, 제N+k스테이지의 출력단(Gout[n+2])의 전위에 대응하여 제3트랜지스터(T3)는 턴온되고 Q노드(Q)는 방전되며 자신의 출력단(Gout[n])을 통해 출력되는 로직 로우의 제N스캔 신호(Vg_out[n])를 유지하게 된다. 이후에도 제2트랜지스터(T2)는 제1리셋클록신호(reset_clk1)에 의해 턴온된다. 이 동작에 의해 Q노드(Q)는 제N-j스테이지의 출력단(Gout[n-1])의 전위에 대응하여 방전되므로 노이즈를 제거하는 효과가 있다.
제N스테이지가 위와 같은 흐름으로 동작하게 되면 도 6과 같이 Q노드(Q)는 "(Q[n])"와 같이 충전되고, 이때 자신의 출력단(Gout[n])에는 "Vg_out[n]"과 같이 로직 하이에 대응되는 스캔 신호가 출력된다. 그리고 이와 같은 양상으로 제N스테이지를 통해 "Vg_out[n]"과 같은 스캔 신호가 출력되면 이후 제N+1스테이지를 통해 "Vg_out[n+1]"과 같은 스캔 신호가 출력된다.
통상 각 스테이지의 출력단을 통해 로직 하이의 스캔 신호가 출력된 이후에는 로직 로우의 스캔 신호가 안정적으로 출력되어야 한다. 때문에 제1실시예의 시프트 레지스터가 종래 방식대로 설계된 경우, 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)의 게이트전극은 로직 로우의 스캔 신호를 유지하기 위해 지속적으로 로직 하이 상태를 유지게 된다. 그리고 이로 인하여 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)는 게이트전극에 인가된 포지티브 바이어스 스트레스로 수명이 저하될 것이다.
그러나, 본 발명은 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)의 게이트전극에 인가되는 포지티브 바이어스 스트레스를 최소화하기 위해 앞서 설명된 바와 같은 형태로 회로가 구성됨과 더불어 클록신호들과 별도의 리셋클록신호들이 공급된다. 이로 인하여, 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)은 턴온 시간의 감소에 의해 이펙티브 스트레스 타임이 단축되고 이는 결국 스캔 구동부의 수명 증가로 이어지게 된다. 또한, 본 발명은 클록신호들 및 리셋클록신호들 간의 라이징 엣지가 서로 다른 시간에 이루어진다. 이로 인하여 클록신호들 및 리셋클록신호들 간의 커플링이 최소화됨은 물론 소비전력이 낮아지게 된다. 또한, 본 발명은 시프트 레지스터가 5개의 트랜지스터와 1개의 커패시터로 구현되므로 GIP 방식으로 스캔 구동부를 내장할 때 베젤영역의 크기를 줄일 수 있다.
<제2실시예>
도 7은 본 발명의 제2실시예에 따른 시프트 레지스터의 블록 구성도이고, 도 8은 도 7에 도시된 제N스테이지의 회로 구성도이며, 도 9는 도 8에 도시된 제N스테이지의 동작 타이밍도이다.
도 7 내지 도 9에 도시된 바와 같이, 본 발명의 제2실시예에 따른 시프트 레지스터에는 다수의 스테이지들(STG[n] ~ STG[n+2])이 포함된다. 다수의 스테이지들(STG[n] ~ STG[n+2])에는 4상의 클록신호들(clk1 ~ clk4), 4상의 리셋클록신호들(reset_clk1 ~ reset_clk4), 저전위전압, 스타트신호(Vst) 및 글로벌 리셋신호(reset)가 공급된다.
제N스테이지(STG[n])는 스타트신호(Vst), 제1클록신호(clk1), 제1리셋클록신호(reset_clk1), 제4리셋클록신호(reset_clk4) 및 제N+2스테이지(STG[n+2])의 출력단(Gout[n+2])으로부터 출력되는 스캔 신호(Vg_out[n+2])를 기반으로 동작한다. 제N스테이지(STG[n])는 자신의 출력단(Gout[n])을 통해 제N스캔 신호(Vg_out[n])를 출력한다.
제N+1스테이지(STG[n+1])는 제N스테이지(STG[n])의 출력단(Gout[n])으로부터 출력되는 스캔 신호(Vg_out[n]), 제2클록신호(clk2), 제2리셋클록신호(reset_clk2), 제1리셋클록신호(reset_clk1) 및 제N+3스테이지의 출력단으로부터 출력되는 스캔 신호를 기반으로 동작한다. 제N+1스테이지(STG[n+1])는 자신의 출력단(Gout[n+1])을 통해 제N+1스캔 신호(Vg_out[n+1])를 출력한다.
제N+2스테이지(STG[n+2])는 제N+1스테이지(STG[n+1])의 출력단(Gout[n+1])으로부터 출력되는 스캔 신호(Vg_out[n+1]), 제3클록신호(clk3), 제3리셋클록신호(reset_clk3), 제2리셋클록신호(reset_clk2) 및 제N+4스테이지의 출력단으로부터 출력되는 스캔 신호를 기반으로 동작한다. 제N+2스테이지(STG[n+2])는 자신의 출력단(Gout[n+2])을 통해 제N+2스캔 신호(Vg_out[n+2])를 출력한다.
다수의 스테이지들(STG[n] ~ STG[n+2])은 위와 같이 전단의 출력단으로부터 출력되는 스캔 신호를 후단이 이용하도록 접속된다. 예컨대, 제N스테이지(STG[n])의 출력단(Gout[n])으로부터 출력되는 스캔 신호(Vg_out[n])는 제N+1스테이지(STG[n+1])의 스타트신호단(VST)에 공급된다. 또한, 다수의 스테이지들(STG[n] ~ STG[n+2])은 위와 같이 자신보다 두 단 후에 위치하는 출력단으로부터 출력되는 스캔 신호를 리셋 신호로 이용하도록 접속된다. 예컨대, 제N+2스테이지(STG[n+2])의 출력단(Gout[n+2])으로부터 출력되는 스캔 신호(Vg_out[n+2])는 제N스테이지(STG[n])의 리셋단(Vnext)에 공급된다. 또한, 다수의 스테이지들(STG[n] ~ STG[n+2])은 초기 구동시 글로벌 리셋신호(reset)에 의해 초기화된다.
이하, 제N스테이지(STG[n])를 일례로 다수의 스테이지들(STG[n] ~ STG[n+2])에 대한 회로의 구성에 대해 구체적으로 설명한다.
제N스테이지(STG[n])에는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4) 및 커패시터(C)가 포함된다. 도시된 바와 같이, 제N스테이지(STG[n])에는 Q노드(Q)만 존재한다.
먼저, 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4) 및 커패시터(C)의 역할 및 이들 간의 접속 관계를 설명하면 다음과 같다.
풀업 트랜지스터(Tpu)는 Q노드(Q)의 전위에 대응하여 제N클록신호를 제N스테이지의 출력단(Gout[n])에 출력한다. 이하, 설명의 편의를 위해 제N클록신호를 제1클록신호(clk1)로 정의한다. 그러나 클록신호의 경우 스테이지의 위치에 따라 다른 신호(예컨대 제2클록신호, 제3클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 풀업 트랜지스터(Tpu)는 Q노드(Q)에 게이트전극이 연결되고 제1클록신호(clk1)를 공급하는 제1클록신호단(CLK[n])에 제1전극이 연결되며 제N스테이지의 출력단(Gout[n])에 제2전극이 연결된다.
풀다운 트랜지스터(Tpd)는 제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 제N스테이지의 출력단(Gout[n])에 출력한다. 이하, 설명의 편의를 위해 제N+i리셋클록신호를 제3리셋클록신호(reset_clk3)로 정의한다. 그러나 리셋클록신호의 경우 스테이지의 위치에 따라 다른 신호((예컨대 제2리셋클록신호, 제4리셋클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 풀다운 트랜지스터(Tpd)는 제3리셋클록신호(reset_clk3)를 공급하는 제N+i리셋클록신호단(Reset_CLK[n+2])에 게이트전극이 연결되고 저전위전압을 공급하는 저전위전압단(VGL)(또는 VSS)에 제1전극이 연결되며 제N스테이지의 출력단(Gout[n])에 제2전극이 연결된다.
제1트랜지스터(T1)는 스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드(Q)를 충전시킨다. 이하, 설명의 편의를 위해 제1트랜지스터(T1)는 스타트신호가 아닌 가상의 제N-j스테이지의 출력단(Gout[n-1])의 전위를 따르는 것을 일례로 한다. 그러나 제1트랜지스터(T1)의 경우 스테이지의 위치에 따라 스타트신호를 직접 받거나 전단(또는 2단 전)의 스테이지의 출력단으로부터 스타트신호에 대응되는 신호를 공급받을 수 있음을 참고한다. 제1트랜지스터(T1)는 제N-j스테이지의 출력단(Gout[n-1])에 게이트전극과 제1전극이 공통으로 연결되고 Q노드(Q)에 제2전극이 연결된다.
제2트랜지스터(T2)는 제N리셋클록신호에 대응하여 N-j스테이지의 출력단의 전위로 Q노드(Q)를 충전시킨다. 이하, 설명의 편의를 위해 제N리셋클록신호를 제1리셋클록신호(reset_clk1)로 정의한다. 그러나 리셋클록신호의 경우 스테이지의 위치에 따라 다른 신호((예컨대 제2리셋클록신호, 제3리셋클록신호 등)가 선택되어 입력될 수 있음을 참고한다. 제2트랜지스터(T2)는 제1리셋클록신호(reset_clk1)를 공급하는 제N리셋클록신호단(Reset_CLK[n])에 게이트전극이 연결되고 N-j스테이지의 출력단(Gout[n-1])에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된다.
제3트랜지스터(T3)는 제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 Q노드(Q)를 저전위전압으로 방전시킨다. 이하, 설명의 편의를 위해 제3트랜지스터(T3)는 제N+k스테이지의 출력단(Gout[n+2])의 전위를 따르는 것을 일례로 한다. 그러나, 제3트랜지스터(T3)의 경우 스테이지의 위치에 따라 후단(또는 3단 후)의 스테이지의 출력단의 전위를 따를 수 있음을 참고한다. 제3트랜지스터(T3)는 제N+k스테이지의 출력단(Gout[n+2])에 게이트전극이 연결되고 저전위전압단(VGL)에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된다.
제4트랜지스터(T4)는 글로벌 리셋신호(reset)에 대응하여 Q노드(Q)를 저전위전압으로 방전시킨다. 제4트랜지스터(T4)는 모든 스테이지에 포함되며 이를 동작시키는 글로벌 리셋신호(reset)는 초기 구동시에만 일시적으로 로직 하이 상태로 공급되고 이후 로직 로우 상태를 유지하게 된다. 제4트랜지스터(T4)는 글로벌 리셋신호(reset)가 공급되는 글로벌 리셋단(Reset)에 게이트전극이 연결되고 저전위전압단(VGL)에 제1전극이 연결되며 Q노드(Q)에 제2전극이 연결된다. 참고로, 글로벌 리셋신호(reset)는 클록신호들 및 리셋클록신호들보다 앞서 발생 되며, 도 9에 도시된 파형의 위치 및 폭은 예시일뿐 이에 한정되지 않는다.
커패시터(C)는 제N스테이지의 출력단(Gout[n])을 부트스트랩시킨다. 커패시터(C)는 Q노드(Q)와 풀업 트랜지스터(Tpu)의 게이트전극에 일단이 연결되고 제N스테이지의 출력단(Gout[n])에 타단이 연결된다.
다음, 클록신호들 및 리셋클록신호들의 체계를 설명하면 다음과 같다.
4상의 클록신호들(clk1 ~ clk4)의 체계를 보면 제1 내지 제4클록신호들(clk1 ~ clk4)은 순차적으로 로직 하이 상태에서 로직 로우 상태로 전환되도록 형성된다. 이때, 제1클록신호(clk1)는 제2클록신호(clk2)와 중첩되는 구간을 갖고, 제2클록신호(clk2)는 제3클록신호(clk3)와 중첩되는 구간을 갖고, 제3클록신호(clk3)는 제4클록신호(clk4)와 중첩하는 구간을 갖도록 형성된다. 4상의 클록신호들(clk1 ~ clk4)은 대략 1/2의 중첩 구간을 갖도록 형성될 수 있으나 이에 한정되지 않는다.
4상의 리셋클록신호들(reset_clk1 ~ reset_clk4)의 체계를 보면 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)은 순차적으로 로직 하이 상태에서 로직 로우 상태로 전환되도록 형성된다. 이때, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)은 비중첩하는 구간을 갖도록 형성된다. 아울러, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 로직 하이 구간은 제1 내지 제4클록신호들(clk1 ~ clk4)의 로직 하이 구간보다 짧게 형성된다. 또한, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)은 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지에 각각 중첩하도록 형성된다. 이때, 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 라이징 엣지는 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지보다 앞서거나 뒤서도록 형성된다. 제1 내지 제4리셋클록신호들(reset_clk1 ~ reset_clk4)의 라이징 엣지를 제1 내지 제4클록신호들(clk1 ~ clk4)의 라이징 엣지의 전후에 형성하는 이유는 이들 간의 커플링을 최소화함과 더불어 소비전력을 낮추기 위함이다.
본 발명은 QB노드가 삭제됨에 따라 클록신호들과 구분되어 별도로 생성된 리셋클록신호들을 이용하여 풀다운 트랜지스터(Tpd)를 제어함과 더불어 Q노드(Q)를 방전시킨다. 이를 위해, 클록신호들은 적어도 하나가 다른 하나와 중첩하는 관계를 갖도록 형성되고, 리셋클록신호들은 서로 비중첩하는 관계를 갖도록 형성된다.
이하, 제N스테이지의 동작 특성에 대해 설명한다.
제N스테이지는 제N-j스테이지의 출력단(Gout[n-1])의 전위, 제N+k스테이지의 출력단(Gout[n+2])의 전위 및 제1리셋클록신호(reset_clk1)에 대응하여 Q노드(Q)를 충전시키고, 제3리셋클록신호(reset_clk3)에 대응하여 Q노드(Q)를 방전시킨다. Q노드(Q)가 충전된 상태일 때에는 제1클록신호(clk1)의 로직 하이에 해당하는 스캔 신호가 출력되는 반면, Q노드(Q)가 방전된 상태일 때에는 저전위전압의 로직 로우에 해당하는 스캔 신호가 출력된다.
구체적으로 설명하면, 제N-j스테이지의 출력단(Gout[n-1])의 전위에 대응하여 제1트랜지스터(T1)는 턴온되고 Q노드(Q)는 충전된다. 그리고 제1클록신호(clk1)가 로직 로우에서 로직 하이로 전환되기 전에 공급된 제1리셋클록신호(reset_clk1)에 의해 제2트랜지스터(T2)는 턴온되고 Q노드(Q)는 충전된다.
Q노드(Q)가 충전되면 풀업 트랜지스터(Tpu)는 턴온되고 제1클록신호(clk1)는 커패시터(C)에 의해 Q노드(Q)의 전위와 부트스트랩되어 자신의 출력단(Gout[n])을 통해 로직 하이의 제N스캔 신호(Vg_out[n])를 출력하게 된다.
이후 제3리셋클록신호(reset_clk3)의 로직 하이에 대응하여 풀다운 트랜지스터(Tpd)는 턴온되고 자신의 출력단(Gout[n])을 통해 로직 로우의 제N스캔 신호(Vg_out[n])를 출력하게 된다. 이와 더불어, 제N+k스테이지의 출력단(Gout[n+2])의 전위에 대응하여 제3트랜지스터(T3)는 턴온되고 Q노드(Q)는 방전되며 자신의 출력단(Gout[n])을 통해 출력되는 로직 로우의 제N스캔 신호(Vg_out[n])를 유지하게 된다.
통상 각 스테이지의 출력단을 통해 로직 하이의 스캔 신호가 출력된 이후에는 로직 로우의 스캔 신호가 안정적으로 출력되어야 한다. 때문에 제1실시예의 시프트 레지스터가 종래 방식대로 설계된 경우, 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)의 게이트전극은 로직 로우의 스캔 신호를 유지하기 위해 지속적으로 로직 하이 상태를 유지게 된다. 그리고 이로 인하여 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)는 게이트전극에 인가된 포지티브 바이어스 스트레스로 수명이 저하될 것이다.
그러나, 본 발명은 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)의 게이트전극에 인가되는 포지티브 바이어스 스트레스를 최소화하기 위해 앞서 설명된 바와 같은 형태로 회로가 구성됨과 더불어 클록신호들과 별도의 리셋클록신호들이 공급된다. 이로 인하여, 제3트랜지스터(T3)와 풀다운 트랜지스터(Tpd)은 턴온 시간의 감소에 의해 이펙티브 스트레스 타임이 단축되고 이는 결국 스캔 구동부의 수명 증가로 이어지게 된다. 또한, 본 발명은 클록신호들 및 리셋클록신호들 간의 라이징 엣지가 서로 다른 시간에 이루어진다. 이로 인하여 클록신호들 및 리셋클록신호들 간의 커플링이 최소화됨은 물론 소비전력이 낮아지게 된다. 또한, 본 발명은 시프트 레지스터가 6개의 트랜지스터와 1개의 커패시터로 구현되므로 GIP 방식으로 스캔 구동부를 내장할 때 베젤영역의 크기를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 140: 스캔 구동부
130: 레벨 시프터 140: 시프트 레지스터
Tpu: 풀업 트랜지스터 Tpd: 풀다운 트랜지스터
T1: 제1트랜지스터 T2: 제2트랜지스터
T3: 제3트랜지스터 T4: 제4트랜지스터
C: 커패시터

Claims (14)

  1. 스타트신호, 클록신호들 및 리셋클록신호들을 출력하는 레벨 시프터; 및
    상기 클록신호들과 리셋클록신호들에 대응하여 스캔신호를 시프트하여 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며,
    상기 스테이지들의 제N스테이지는
    Q노드의 전위에 대응하여 제N클록신호를 상기 제N스테이지의 출력단에 출력하기 위해, 상기 Q노드에 게이트전극이 연결되고 상기 제N클록신호를 공급하는 제N클록신호단에 제1전극이 연결되며 상기 제N스테이지의 출력단에 제2전극이 연결된 풀업 트랜지스터와,
    제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 상기 제N스테이지의 출력단에 출력하기 위해, 상기 제N+i리셋클록신호를 공급하는 제N+i리셋클록신호단에 게이트전극이 연결되고 상기 저전위전압을 공급하는 저전위전압단에 제1전극이 연결되며 상기 제N스테이지의 출력단에 제2전극이 연결된 풀다운 트랜지스터와,
    스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 상기 Q노드를 충전시키기 위해, 상기 스타트신호를 공급하는 스타트신호단 또는 상기 N-j스테이지의 출력단에 게이트전극과 제1전극이 공통으로 연결되고 상기 Q노드에 제2전극이 연결된 제1트랜지스터와,
    제N리셋클록신호에 대응하여 상기 N-j스테이지의 출력단의 전위로 상기 Q노드를 충전시키기 위해, 상기 제N리셋클록신호를 공급하는 제N리셋클록신호단에 게이트전극이 연결되고 상기 스타트신호단 또는 상기 N-j스테이지의 출력단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제2트랜지스터와,
    제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 상기 Q노드를 상기 저전위전압으로 방전시키기 위해, 상기 제N+k스테이지의 출력단에 게이트전극이 연결되고 상기 저전위전압단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제3트랜지스터와,
    리셋신호에 대응하여 상기 Q노드를 상기 저전위전압으로 방전시키기 위해, 글로벌 리셋단에 게이트전극이 연결되고 상기 저전위전압단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제4트랜지스터와,
    상기 제N스테이지의 출력단을 부트스트랩시키기 위해, 상기 Q노드와 상기 풀업 트랜지스터의 게이트전극에 일단이 연결되고 상기 제N스테이지의 출력단에 타단이 연결된 커패시터를 포함하되,
    상기 리셋클록신호들의 로직 하이 구간은 상기 클록신호들의 로직 하이 구간보다 짧고,
    상기 제4트랜지스터를 구동하기 위한 상기 리셋신호는 장치의 초기 구동시에만 일시적으로 로직 하이 상태로 공급되고 이후 로직 로우 상태를 유지하는 것을 특징으로 하는 스캔 구동부.
  2. 제1항에 있어서,
    상기 리셋클록신호들은
    상기 클록신호들의 라이징 엣지에 구분되어 중첩하는 것을 특징으로 하는 스캔 구동부.
  3. 제2항에 있어서,
    상기 리셋클록신호들의 라이징 엣지는
    상기 클록신호들의 라이징 엣지보다 앞서는 것을 특징으로 하는 스캔 구동부.
  4. 제1항에 있어서,
    상기 클록신호들은 적어도 하나가 다른 하나와 중첩하는 관계를 갖고,
    상기 리셋클록신호들은 서로 비중첩하는 관계를 갖는 것을 특징으로 하는 스캔 구동부.
  5. 삭제
  6. 삭제
  7. 표시패널;
    상기 표시패널의 데이터라인들에 연결된 데이터 구동부; 및
    상기 표시패널의 스캔라인들에 연결되며 스타트신호, 클록신호들 및 리셋클록신호들을 출력하는 레벨 시프터와 상기 클록신호들과 리셋클록신호들에 대응하여 스캔신호를 시프트하여 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하는 스캔 구동부를 포함하되,
    상기 스테이지들의 제N스테이지는
    Q노드의 전위에 대응하여 제N클록신호를 상기 제N스테이지의 출력단에 출력하기 위해, 상기 Q노드에 게이트전극이 연결되고 상기 제N클록신호를 공급하는 제N클록신호단에 제1전극이 연결되며 상기 제N스테이지의 출력단에 제2전극이 연결된 풀업 트랜지스터와,
    제N+i(i는 1 이상 정수)리셋클록신호에 대응하여 저전위전압을 상기 제N스테이지의 출력단에 출력하기 위해, 상기 제N+i리셋클록신호를 공급하는 제N+i리셋클록신호단에 게이트전극이 연결되고 상기 저전위전압을 공급하는 저전위전압단에 제1전극이 연결되며 상기 제N스테이지의 출력단에 제2전극이 연결된 풀다운 트랜지스터와,
    스타트신호 또는 N-j(j는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 상기 Q노드를 충전시키기 위해, 상기 스타트신호를 공급하는 스타트신호단 또는 상기 N-j스테이지의 출력단에 게이트전극과 제1전극이 공통으로 연결되고 상기 Q노드에 제2전극이 연결된 제1트랜지스터와,
    제N리셋클록신호에 대응하여 상기 N-j스테이지의 출력단의 전위로 상기 Q노드를 충전시키기 위해, 상기 제N리셋클록신호를 공급하는 제N리셋클록신호단에 게이트전극이 연결되고 상기 스타트신호단 또는 상기 N-j스테이지의 출력단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제2트랜지스터와,
    제N+k(k는 1 이상 정수)스테이지의 출력단의 전위에 대응하여 상기 Q노드를 상기 저전위전압으로 방전시키기 위해, 상기 제N+k스테이지의 출력단에 게이트전극이 연결되고 상기 저전위전압단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제3트랜지스터와,
    리셋신호에 대응하여 상기 Q노드를 상기 저전위전압으로 방전시키기 위해, 글로벌 리셋단에 게이트전극이 연결되고 상기 저전위전압단에 제1전극이 연결되며 상기 Q노드에 제2전극이 연결된 제4트랜지스터와,
    상기 제N스테이지의 출력단을 부트스트랩시키기 위해, 상기 Q노드와 상기 풀업 트랜지스터의 게이트전극에 일단이 연결되고 상기 제N스테이지의 출력단에 타단이 연결된 커패시터를 포함하되,
    상기 리셋클록신호들의 로직 하이 구간은 상기 클록신호들의 로직 하이 구간보다 짧고,
    상기 제4트랜지스터를 구동하기 위한 상기 리셋신호는 장치의 초기 구동시에만 일시적으로 로직 하이 상태로 공급되고 이후 로직 로우 상태를 유지하는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서,
    상기 리셋클록신호들은
    상기 클록신호들의 라이징 엣지에 구분되어 중첩하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서,
    상기 리셋클록신호들의 라이징 엣지는
    상기 클록신호들의 라이징 엣지보다 앞서는 것을 특징으로 하는 표시장치.
  10. 제7항에 있어서,
    상기 클록신호들은 적어도 하나가 다른 하나와 중첩하는 관계를 갖고,
    상기 리셋클록신호들은 서로 비중첩하는 관계를 갖는 것을 특징으로 하는 표시장치.
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 리셋신호는 상기 글로벌 리셋단을 통해 공급되고,
    상기 글로벌 리셋단은 상기 스타트신호를 공급하는 상기 스타트신호단과 분리된 스캔 구동부.
  14. 제7항에 있어서,
    상기 리셋신호는 상기 글로벌 리셋단을 통해 공급되고,
    상기 글로벌 리셋단은 상기 스타트신호를 공급하는 상기 스타트신호단과 분리된 표시장치.
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