CN113192463B - 发光控制移位寄存器、栅极驱动电路、显示装置及方法 - Google Patents

发光控制移位寄存器、栅极驱动电路、显示装置及方法 Download PDF

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Abstract

本申请实施例提供一种发光控制移位寄存器、栅极驱动电路、显示装置及方法，涉及显示技术领域。可以改善一帧图像中动态画面相应时间，提高产品寿命。发光控制移位寄存器包括输入电路、脉宽调节电路、上拉电路、下拉控制电路以及下拉电路。输入电路将第一信号输入端的信号输出。脉宽调节电路可以将输入电路输出的信号传输至上拉节点，还可以将将第二时钟信号端的信号输出至上拉节点。上拉电路将第一电压端的电压输出至信号输出端。下拉控制电路可以将第一电压端的电压输出，还可以将第二电压端的电压输出。下拉电路将信号输出端的电压下拉至第二电压端。

Description

发光控制移位寄存器、栅极驱动电路、显示装置及方法
技术领域
本公开涉及显示技术领域，尤其涉及一种发光控制移位寄存器、栅极驱动电路、显示装置及方法。
背景技术
近几年随着非晶硅薄膜晶体管(Thin Film Transistor，TFT)或氧化物TFT制备工艺的不断提高，GOA(Gate Driver On Array)技术越来越得到广泛的关注，GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。其中，GOA技术是将栅极驱动电路直接集成在阵列基板上，并向阵列基板中的像素电路提供相应的选通信号以及发光信号。另外，在像素电路被选通信号选通的情况下，数据驱动电路可以通过数据信号线向像素电路提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。
发明内容
本申请的实施例提供一种发光控制移位寄存器、栅极驱动电路、显示装置及方法，可以改善一帧图像中动态画面相应时间，提高产品寿命。
为达到上述目的，本申请的实施例采用如下技术方案：
一方面，提供一种发光控制移位寄存器。所述发光控制移位寄存器包括输入电路、脉宽调节电路、上拉电路、下拉控制电路以及下拉电路。所述输入电路与第一信号输入端、第一时钟信号端电连接；所述输入电路被配置为在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路与所述输入电路、使能信号端、第二信号输入端、第二时钟信号端以及上拉节点电连接；所述脉宽调节电路被配置为在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述脉宽调节电路还被配置为在来自所述第二信号输入端的信号的控制下，将所述第二时钟信号端的信号输出至所述上拉节点；所述上拉电路与所述上拉节点、所述第一电压端以及信号输出端电连接；所述上拉电路被配置为在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；所述下拉控制电路与所述第一时钟信号端、所述第一电压端、所述上拉节点以及第二电压端电连接；所述下拉控制电路被配置为在来自所述上拉节点、所述第一时钟信号端以及所述第一电压端的信号的控制下，将所述第一电压端的电压输出；所述下拉控制电路还被配置为在来自所述上拉节点的控制下，将所述第二电压端的电压输出；所述下拉电路与所述下拉控制电路、所述信号输出端以及所述第二电压端电连接；所述下拉电路被配置为在来自所述下拉控制电路输出信号的控制下，将所述信号输出端的电压下拉至所述第二电压端。
在一些实施例，所述发光控制移位寄存器还包括：上拉控制电路，与所述第一电压端、所述上拉节点以及上拉控制信号端电连接；所述上拉控制电路被配置为在来自所述上拉控制信号端的信号的控制下，将所述第一电压端的电压输出至所述上拉节点。
在一些实施例，所述输入电路包括：第一晶体管，第一极与所述第一信号输入端电连接，所述第一晶体管的栅极与所述第一时钟信号端电连接。
在一些实施例，所述脉宽调节电路包括：第一脉宽调节子电路，与所述输入电路、所述使能信号端以及所述上拉节点电连接；所述第一脉宽调节子电路被配置为在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；第二脉宽调节子电路，与所述第二信号输入端、所述第二时钟信号端以及上拉节点电连接；所述第二脉宽调节子电路被配置为在来自所述第二信号输入端的信号的控制下，将所述第二时钟信号端的信号输出至所述上拉节点。
在一些实施例，所述第一脉宽调节子电路包括：第二晶体管，第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述上拉节点电连接，所述第二晶体管的栅极与所述使能信号端电连接。
在一些实施例，所述第二脉宽调节子电路包括：第三晶体管，第一极与所述第二时钟信号端电连接，所述第三晶体管的第二极与所述上拉节点电连接，所述第三晶体管的栅极与所述第二信号输入端电连接。
在一些实施例，所述下拉控制电路包括：第一下拉控制子电路，与所述第一时钟信号端、所述第一电压端以及所述上拉节点电连接；所述第一下拉控制子电路被配置为在来自所述第一时钟信号端、所述第一电压端以及所述上拉节点的信号的控制下，将所述第一电压端的电压输出；第二下拉控制子电路，与所述上拉节点以及第二电压端电连接；所述第二下拉控制子电路被配置为在来自所述上拉节点的信号的控制下，将所述第二电压端的信号输出。
在一些实施例，所述第一下拉控制子电路包括：第四晶体管，第一极与所述第一时钟信号端电连接，所述第四晶体管的栅极与所述第一电压端电连接；第五晶体管，第一极与所述第一时钟信号端电连接，所述第五晶体管的栅极与所述第四晶体管的第二极电连接。
在一些实施例，所述第二下拉控制子电路包括：第六晶体管，第一极与所述第四晶体管的第二极电连接，所述第六晶体管的第二极与所述第二电压端电连接，所述第六晶体管的栅极与所述上拉节点电连接；第七晶体管，第一极与所述第五晶体管的第二极电连接，所述第七晶体管的第二极与所述第二电压端电连接，所述第七晶体管的栅极与所述上拉节点电连接。
在一些实施例，所述上拉电路包括：第八晶体管，第一极与所述第一电压端电连接，所述第八晶体管的第二极与所述信号输出端电连接，所述第八晶体管的栅极与所述上拉节点电连接；第一电容，第一极与所述上拉节点电连接，所述第一电容的第二极与所述信号输出端电连接。
在一些实施例，所述第二下拉电路包括：第九晶体管，第一极与所述第二电压端电连接，所述第九晶体管的第二极与所述信号输出端电连接，所述第九晶体管的栅极与所述第五晶体管的第二极电连接；第二电容，第一极与所述第九晶体管的栅极电连接，所述第二电容的第二极与所述第二电压端电连接。
在一些实施例，所述上拉控制电路包括：第十晶体管，第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述上拉节点电连接，所述第十晶体管的栅极与所述上拉控制信号端电连接。
另一方面，提供了一种栅极驱动电路。所述栅极驱动电路包括N个上述所述的发光控制移位寄存器，N≥2，N为整数；第一级发光控制移位寄存器的第一信号输入端与第一起始信号端电连接；除了所述第一级发光控制移位寄存器以外，上一级发光控制移位寄存器的信号输出端与下一级发光控制移位寄存器的第一信号输入端电连接。
又一方面，提供了一种显示装置。所述显示装置包括：多个阵列排布的像素电路；所述像素电路具有发光控制端以及选通信号端；第一栅极驱动电路，为上述所述的栅极驱动电路；所述第一栅极驱动电路中每个所述发光控制移位寄存器的信号输出端与位于同一行的所述像素电路的发光控制端电连接；第二栅极驱动电路，包括N个级联的选通控制移位寄存器，每个所述选通控制移位寄存器的输出端与位于同一行的所述像素电路的选通信号端电连接；N≥2，N为整数；第N级发光控制移位寄存器的第二信号输入端与第N+1级所述选通控制移位寄存器的输出端电连接。
在一些实施例中，所述显示装置还包括：中央处理器，用于获取待显示图像的动态画面数据和静态画面数据；时序控制器，用于根据所述动态画面数据和所述静态画面数据向每个所述发光控制移位寄存器提供输入信号、使能信号以及时钟控制信号。
又一方面，提供了一种用于驱动如上述任一项所述的发光控制移位寄存器的方法。一图像帧包括第一充电阶段、充电保持阶段、放电阶段、脉宽调节阶段以及第二充电阶段；在所述第一充电阶段，输入电路在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；在所述充电保持阶段，所述上拉电路在来自所述上拉节点的控制下，保持将所述第一电压端的电压输出至所述信号输出端；在所述放电阶段，所述输入电路在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述下拉控制电路在来自所述上拉节点、所述第一时钟信号端以及所述第一电压端的信号的控制下，将所述第一电压端的电压输出；所述下拉电路来自所述第一电压端的电压的控制下，将所述信号输出端的电压下拉至所述第二电压端。在所述脉宽调节阶段，所述脉宽调节电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述脉宽调节电路还在来自所述第二信号输入端的信号的控制下，将所述第二时钟信号端的信号输出至所述上拉节点；在所述第二充电阶段，输入电路在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端。
又一方面，提供了一种用于控制上述任一项显示装置的方法。其中，所述控制方法包括上述控制发光控制移位寄存器的方法。在所述脉宽调节阶段，控制每个所述发光控制移位寄存器之前，所述方法还包括：判断每一行所述像素电路接收到的显示数据为动态画面数据或静态画面数据；若当前扫描的一行所述像素电路接收到的显示数据，由所述静态画面数据转换成动态画面数据时，对所述使能信号的脉宽进行调整，使得当前帧的使能信号的非有效时长大于前一帧所述使能信号的非有效时长；在所述脉宽调节阶段，控制每个所述发光控制移位寄存器的方法包括：在所述当前帧，当前扫描的一行所述像素电路电连接的发光控制移位寄存器的脉宽调节电路，在来自所述使能信号端的使能信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；在所述第二充电阶段，控制每个所述发光控制移位寄存器的方法包括：所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；所述当前扫描的一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长，大于扫描的上一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长。
又一方面，提供了一种用于控制上述任一项显示装置的方法。其中，所述控制方法包括上述控制发光控制移位寄存器的方法。在所述脉宽调节阶段，控制每个所述发光控制移位寄存器之前，所述方法还包括：判断每一行所述像素电路接收到的显示数据为动态画面数据或静态画面数据；若当前扫描的一行所述像素电路接收到的显示数据，由所述动态画面数据转换成静态画面数据时，控制第二信号输入端输出有效的所述选通信号，并控制第二时钟信号端输出有效的所述时钟控制信号；在所述脉宽调节阶段，控制每个所述发光控制移位寄存器的方法包括：在当前帧，当前扫描的一行所述像素电路电连接的发光控制移位寄存器的脉宽调节电路，在来自所述第二信号输入端的选通信号的控制下，将所述第二时钟信号端的时钟控制信号输出至所述上拉节点；在所述第二充电阶段，控制每个所述发光控制移位寄存器的方法包括：所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；所述当前扫描的一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长，小于扫描的上一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长。
基于此，通过本申请提供的发光控制移位寄存器、栅极驱动电路、显示装置及方法，可以满足一图像帧中，显示装置显示静态画面或者动态画面时，各个亚像素所需的发光信号的非有效时长，从而提高产品的使用寿命，减小动态画面相应时间，降低动态残影的出现。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的显示装置的结构图；
图2为图1所示显示装置的具体结构图；
图3A为图2所示像素电路的具体结构图；
图3B为图3A所示像素电路的时序图；
图4为根据一些实施例的发光控制移位寄存器的电路结构图；
图5为图4所示发光控制移位寄存器的具体电路结构图；
图6为根据另一些实施例的发光控制移位寄存器的电路结构图；
图7A为图5所示发光控制移位寄存器对应的时序图；
图7B为图5所示的发光控制移位寄存器在图7A所示的时序图下的仿真效果图；
图8为图5所示发光控制移位寄存器在第一充电阶段的等效电路图；
图9为图5所示发光控制移位寄存器在充电保持阶段的等效电路图；
图10为图5所示发光控制移位寄存器在放电阶段的等效电路图；
图11为图5所示发光控制移位寄存器在脉宽调节阶段的等效电路图；
图12为动态残影与发光时间和电流强度的关系图；
图13为根据一些实施例的显示装置的显示画面图；
图14A为图5所示发光控制移位寄存器对应的时序图；
图14B为图5所示的发光控制移位寄存器在图14A所示的时序图下的仿真效果图；
图15为图5所示发光控制移位寄存器在脉宽调节阶段的等效电路图；
图16为根据另一些实施例的显示装置的显示画面图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(emplary embodiments)”、“示例(ample)”、“特定示例(specific ample)”或“一些示例(some amples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“电连接”以表明两个或两个以上部件彼此间有直接电连接，或者通过某种中间介质间接电连接。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开实施例提供了一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(Personal Digital Assistant，PDA)、车载电脑等。该显示装置可以包括框架、设置于框架内的显示面板、电路板、显示驱动集成电路(IntegratedCircuit，简称IC)以及其他电子配件等。
上述显示装置可以为有机发光二极管(Organic Light Emitting Diode，OLED)显示装置或量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)显示装置等自发光显示装置，本公开对此不做具体限定。
OLED作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域中。本公开以下实施例均是以显示装置为OLED显示装置为例进行解释说明。
如图1所示，显示装置100可以包括显示区(Active Area，AA)和位于显示区AA至少一侧的周边区BB。图1以周边区BB围绕显示区AA一圈为例进行示意，本公开不限于此。
在此基础上，如图1所示，上述显示装置100可以包括位于AA区的多个亚像素(SubPixel)P。每个亚像素P包括像素电路30以及与该像素电路30电连接的发光器件L。其中，像素电路30可以驱动发光器件L发光。在该显示装置100为OLED显示装置的情况下，上述亚像素P中的发光器件L可以为OLED。在此情况下，上述多个亚像素P中的OLED至少可以发出三基色，例如红色(Red，R)、绿色(Green，G)和蓝色(Blue，B)的光线。
为了方便说明，本公开以多个亚像素P为矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P为同一列亚像素。
如图1所示，位于同一行的亚像素P的像素电路30可以与同一条发光控制信号线(Emission，简称EM)电连接，同时位于同一行的亚像素P的像素电路30还可以与同一条选通信号线(Gate Line，简称GL)电连接。另外，位于同一列的亚像素P的像素电路30可以与同一条数据信号线(Data Line，简称DL)电连接。
继续参见图1可知，显示装置100的周边区BB可以设置有栅极驱动电路10和数据驱动电路20。其中，栅极驱动电路10可以通过上述多条选通信号线GL，向AA区阵列排布的亚像素P的像素电路30提供例如逐行扫描的选通信号Vgate。该选通信号Vgate用于对像素电路30进行选通，以使得数据驱动电路20提供的数据信号Vdata能够通过上述多条数据信号线DL输入至选通的像素电路30。
此外，上述栅极驱动电路10还可以通过多条发光控制信号线EM，向AA区内的像素电路30提供发光信号。该发光信号用于控制像素电路30向与其电连接的发光器件L输出驱动电流I，以驱动该发光器件L发光。
由上述可知，OLED器件为电流控制器件，流过该OLED器件的驱动电流I的大小可以决定OLED的发光亮度。而上述电流I的大小可以由数据信号Vdata的大小决定。因此，可以通过控制数据信号Vdata的大小控制OLED的发光亮度。
在本公开的一些实施例中，构成上述栅极驱动电路10的晶体管与像素电路30中的晶体管的各个膜层可以采用同一构图工艺制成。典型的构图工艺是指应用一次掩膜板，通过包括：在薄膜表面涂覆光刻胶、光刻胶曝光、曝光后显影、刻蚀薄膜中被光刻胶暴露出的区域以形成特定图案并去除光刻胶的工艺，形成所需的图形。
这样一来，可以在同一衬底基板上制作像素电路30时，将该栅极驱动电路10集成于上述衬底基板上，省去栅极驱动IC绑定的工艺，缓解了显示面板制备过程中对成本较高的栅极驱动IC的依赖，同时实现了窄边框、低功耗的设计。
另外，上述实施例是以沿水平方向X排列成一排的亚像素P为同一行亚像素为例进行的说明，本公开实施例不对”同一行”亚像素P的形式进行具体的限定，只需要满足的是同一行亚像素P与同一条发光控制信号线EM电连接，同时又与同一条选通信号线GL电连接即可。示例的，在另一些实施例中，亚像素P排列结构也可以是同心圆排列结构，此时，与同一条发光控制信号线EM电连接，且位于同一个曲率半径上的亚像素P称为同一行亚像素P。
在本公开的一些实施例中，可以在周边区BB的单侧设置栅极驱动电路10，从单侧逐行依次驱动各选通信号线GL，即单侧驱动。在本公开的另一些实施例中，周边区BB可以沿选通信号线GL的延伸方向上的两个侧边，分别设置栅极驱动电路10，通过两个栅极驱动电路10奇偶行交替地从两侧驱动各选通信号线GL，即交叉驱动，示例的，一侧的栅极驱动电路10驱动奇数行的选通信号线GL，另一侧的栅极驱动电路10驱动偶数行的选通信号线GL。在本公开的另一些实施例中，可以在周边区BB沿选通信号线GL的延伸方向上的两个侧边分别设置栅极驱动电路10，通过两个栅极驱动电路10同时从两侧逐行依次驱动各选通信号线GL，即双侧驱动。为了方便说明，本公开以下实施例均以双侧驱动为例进行解释说明。
在本公开的一些实施例中，为了向AA区阵列排布的亚像素P的像素电路30分别提供上述发光信号和选通信号Vgate，如图2所示，栅极驱动电路10可以包括第一栅极驱动电路11和第二栅极驱动电路12。其中，第一栅极驱动电路11可以向像素电路30提供发光信号，第二栅极驱动电路12可以向像素电路30提供选通信号Vgate。
需要说明的是，图2中仅示意出AA区一侧的栅极驱动电路10的结构组成，另一侧的栅极驱动电路10的结构组成和此类似，此处为了简化附图并未展开。
以下分别对上述第一栅极驱动电路11和第二栅极驱动电路12的具体结构进行详细的举例说明。首先对第一栅极驱动电路11的具体结构进行说明。
在本公开的一些实施例中，如图2所示，第一栅极驱动电路11可以包括N个发光控制移位寄存器(Emission Control Shift Register On Array，以下简称EOA)，N个EOA寄存器可以为E1、E2、E3、E4……E(n-1)、En。其中，每个EOA寄存器均可以向亚像素P中的像素电路30提供发光信号。
上述每个EOA寄存器可以包括第一信号输入端STU、第二信号输入端STDg1以及信号输出端Output。其中，第一级EOA寄存器E1的第一信号输入端STU可以与第一起始信号端GSTV1电连接，并接收来自第一起始信号端GSTV1的第一起始信号。除了E1以外，上一级EOA寄存器的信号输出端Output均与下一级EOA寄存器的第一信号输入端STU电连接。此外，一个EOA寄存器的信号输出端Output均电连接一条发光控制信号线EM。
此外，如图2所示，每个EOA寄存器(例如E1)还可以包括第一时钟信号端CK1、第二时钟信号端CK2、第一电压端VGH、使能信号端(图2未示出)以及第二电压端(图2未示出)。在EOA寄存器电路中，第一时钟信号端CK1可以传输第一时钟信号，第二时钟信号端CK2可以传输第二时钟信号，第一电压端VGH可以传输第一电压，第二电压端可以传输第二电压，使能信号端可以传输使能信号。
EOA寄存器可以在上述第一时钟信号、第二时钟信号以及使能信号等的共同控制下，从信号输出端Output向像素电路30输出发光信号。
需要说明的是，本公开的一些实施例中，每个EOA寄存器的使能信号端电连接一条使能信号线，并在一图像帧内，接收来自该使能信号线提供的使能信号。
在本公开的一些实施例中，如图2所示，第二栅极驱动电路12可以包括N个级联的选通控制移位寄存器(Gate Control Shift Register On Array，以下简称GOA)，例如G1、G2、G3、G4……G(n-1)、Gn。每个GOA寄存器均可以为亚像素P中的像素电路30提供选通信号Vgate。
每个GOA寄存器可以包括第一输入端STU、第二输入端STD和输出端Output。其中，第一级GOA寄存器G1的第一输入端STU与第二起始信号端GSTV2电连接，并接收来自第二起始信号端GSTV2的第二起始信号。除了G1以外，上一级GOA寄存器的输出端Output与下一级GOA寄存器的第一输入端STU电连接。
另外，最后一级GOA寄存器的第二输入端STD电连接第二起始信号端或总复位信号端，除了最后一级GOA寄存器以外，下一级GOA寄存器的输出端Output均与上一级GOA寄存器的第二输入端STD电连接。另外，下一级GOA寄存器(例如G3)的输出端Output还与上一级EOA寄存器(例如E2)的第二信号输入端STDg1电连接。此外，第二栅极驱动电路12中的一个GOA寄存器的输出端Output还与一条选通信号线GL电连接。
另外，如图2所示，每个GOA寄存器还可以包括第一电压端VGH。GOA寄存器可以在第二起始信号、时钟信号以及第一电压等的共同控制下，从信号输出端Output输出选通信号Vgate。进而将该选通信号Vgate输出至像素电路30。
需要说明的是，第二起始信号端GSTV2传输的第二起始信号与第一起始信号端GSTV1传输的第一起始信号可以不同，也可以相同。以下实施例均以第二起始信号与第一起始信号不同为例进行解释说明。
综上可知，在第一起始信号端GSTV 1向第一栅极驱动电路11提供有效信号的情况下，第一栅极驱动电路11开始进行工作，向AA区内的像素电路30提供发光信号。另外，在第二起始信号端GSTV2向第二栅极驱动电路12提供有效信号的情况下，第二栅极驱动电路12开始进行工作，向AA区内的像素电路30提供选通信号Vgate。
另外，由上述可知，每个亚像素p可以包括像素电路30和发光器件L。像素电路30可以接收数据信号线DL传输的数据信号Vdata、选通信号线GL传输的选通信号Vgate以及发光控制信号线EM传输的发光信号，并在数据信号Vdata、选通信号Vgate以及发光信号的共同作用下，驱动发光器件L发光，从而实现显示等操作。可以实现上述功能的像素电路30的电路结构例如可以为5T1C、4T2C或7T1C等。其中，T表示晶体管，C表示电容，数字表示个数，以5T1C为例表示该像素电路30中有5个晶体管T和1个电容C。
为了方便说明，本公开以下实施例均以像素电路30为如图3A(图3A所示的像素电路30为图2中的像素电路30的具体结构示意图)所示的5T1C的电路结构为例进行解释说明。其中，像素电路30中设置的数据信号端Data用于接收数据驱动电路20传输的数据信号Vdata。选通信号端Gate、第一复位端Gate1以及第二复位端Gate2可以接收选通信号Vgate，发光控制端EM用于接收EOA寄存器输出的发光信号。
需要说明的是，本公开实施例不对选通信号端Gate、第一复位端Gate1以及第二复位端Gate2与GOA寄存器的连接关系进行限定，图3A仅是以选通信号端Gate电连接G1为例进行解释说明。在一些实施例中，也可以是第一复位端Gate1连接G1或者第二复位端Gate2电连接G1。
以下结合图3B所示的时序信号，对图3A所示的像素电路30如何驱动发光器件L发光的过程进行解释说明。其中，为了方便说明，以下实施例均以构成像素电路30的各个晶体管为N型晶体管为例进行解释说明。当各个晶体管为N型晶体管时，在高电平信号的控制下，晶体管导通，低电平信号的控制下，晶体管截止。高电平信号与低电平信号是相对而言的，示例的，当高电平信号为+5V时，低电平信号可以为0V，示例的，当高电平信号为0V时，低电平信号可以为-5V。
如图3B所示，像素电路30驱动发光器件L发光的过程可以包括：复位阶段L1、补偿阶段L2、数据写入阶段L3以及发光阶段L4。
具体的，在复位阶段L1，第一复位端Gate1和第二复位端Gate2均输入高电平信号。此时，图3A中的复位晶体管M2和复位晶体管M4均导通，在复位晶体管M2导通的情况下，第二复位信号VIN2传输至驱动晶体管M3的栅极g，对驱动晶体管M3的栅极g进行初始复位。此外，在复位晶体管M4导通的情况下，第一复位信号VIN1传输至OLED器件的阳极，并对OLED器件的阳极进行初始复位。通过上述复位过程，可以消除上一帧残留的电信号对驱动晶体管M3的栅极g以及OLED器件的阳极的影响。
在补偿阶段L2，第一复位端G1持续输入高电平信号，对驱动晶体管M3的阈值电压Vth进行补偿。在数据写入阶段L3，发光控制端EM输入低电平信号，发光晶体管M5截止，选通信号端Gate输入高电平选通信号，此时数据写入晶体管M1导通，数据信号Vdata通过数据信号端Data写入驱动晶体管M1。在发光阶段L4，发光控制端EM输入高电平发光信号，此时发光控制晶体管M5导通，VDD和VSS之间形成电流通路，使得驱动晶体管M3产生的电流能够流入发光器件L，以驱动发光器件发光。
需要说明的是，本公开为了简化说明，可能会将电路端口、对应的连接线以及连接线上传输的信号采用同一标号解释说明，示例的，发光控制端、发光信号和发光控制信号线均采用”EM”标号表示，后续若出现类似的情形，不再赘述说明。
此外，在发光器件L为OLED的情况下，由于OLED是电流型发光器件，因此可以通过控制数据信号Vdata的数值大小，进而控制流过OLED的电流的大小，从而达到控制OLED发光亮度的目的。
综上可知，像素电路30可以在上述发光信号、选通信号Vgate以及数据信号Vdata的共同作用下，驱动发光器件L发光。
为了向像素电路30提供上述发光信号，在本公开的一些实施例中，如图4所示，提供了一种EOA寄存器的电路结构图。该EOA寄存器可以包括输入电路40、脉宽调节电路50、上拉电路60、下拉控制电路70以及下拉电路80。
具体的，输入电路40与第一信号输入端STU、第一时钟信号端CK1电连接。该输入电路40被配置为在来自第一时钟信号端CK1的信号的控制下，将第一信号输入端STU的信号输出。
脉宽调节电路50与输入电路40、使能信号端EN、第二信号输入端STDg1、第二时钟信号端CK2以及上拉节点Q电连接。该脉宽调节电路50被配置为在来自使能信号端EN的信号的控制下，将输入电路40输出的信号传输至上拉节点Q。脉宽调节电路50还被配置为在来自第二信号输入端STDg1的信号的控制下，将第二时钟信号端CK2的信号输出至上拉节点Q。
上拉电路60与上拉节点Q、第一电压端VGH以及信号输出端Output电连接。该上拉电路60被配置为在来自上拉节点Q的控制下，将第一电压端VGH的电压输出至信号输出端Output。
下拉控制电路70与第一时钟信号端CK1、第一电压端VGH、上拉节点Q以及第二电压端VGL电连接。该下拉控制电路70被配置为在来自上拉节点Q、第一时钟信号端CK1以及第一电压端VGH的信号的控制下，将第一电压端VGH的电压输出。下拉控制电路70还被配置为在来自上拉节点Q的控制下，将第二电压端VGL的电压输出。
下拉电路80与下拉控制电路70、信号输出端Output以及第二电压端VGL电连接。该下拉电路80被配置为在来自下拉控制电路70输出信号的控制下，将信号输出端Output的电压下拉至第二电压端VGL。
需要说明的是，第一信号输入端STU的信号可以是来自上一级EOA寄存器的信号输出端Output输出的信号。也可以是来自第一起始信号端GSTV1输出的起始信号GSTV1，此时，EOA寄存器为E1。本公开实施例以第一电压端VGH恒定输出高电平信号、第二电压端VGL恒定输出低电平信号为例进行解释说明。
由上述可知，每个EOA寄存器在输入电路40、脉宽调节电路50、上拉电路60、下拉控制电路70以及下拉电路80的共同作用下，将发光信号从信号输出端Output输出，并通过发光控制信号线EM传输给像素电路30的发光控制端EM(如图3A所示)。此时，该发光信号可以为第一电压VGH输出的高电平信号或者第二电压VGL输出的低电平信号。像素电路30在发光信号的作用下，向与像素电路30电连接的发光器件L输出驱动电流，以驱动发光器件L发光。
接下来，对上述输入电路40、脉宽调节电路50、上拉电路60、下拉控制电路70以及下拉电路80的具体结构进行详细介绍。
在本公开的一些实施例中，如图5所示，上述输入电路40可以包括第一晶体管T1。其中，第一晶体管T1的第一极与第一信号输入端STU电连接，第一晶体管T1的栅极与第一时钟信号端CK1电连接。
在本公开的一些实施例中，如图5所示，上述脉宽调节电路50可以包括第一脉宽调节子电路51和第二脉宽调节子电路52。具体的：
第一脉宽调节子电路51与输入电路40、使能信号端EN以及上拉节点Q电连接。该第一脉宽调节子电路51被配置为在来自使能信号端EN的信号的控制下，将输入电路40输出的信号传输至上拉节点Q。示例的，如图5所示，第一脉宽调节子电路51可以包括第二晶体管T2。其中，第二晶体管T2的第一极与第一晶体管T1的第二极电连接，第二晶体管T2的第二极与上拉节点Q电连接，第二晶体管T2的栅极与使能信号端EN电连接。
第二脉宽调节子电路52与第二信号输入端STDg1、第二时钟信号端CK2以及上拉节点Q电连接。该第二脉宽调节子电路52被配置为在来自第二信号输入端STDg1的信号的控制下，将第二时钟信号端CK2的信号输出至上拉节点Q。示例的，如图5所示，第二脉宽调节子电路52可以包括第三晶体管T3。该第三晶体管T3的第一极与第二时钟信号端CK2电连接，第三晶体管T3的第二极与上拉节点Q电连接，第三晶体管T3的栅极与第二信号输入端STDg1电连接。
在本公开的一些实施例中，如图5所示，下拉控制电路70可以包括第一下拉控制子电路71和第二下拉控制子电路72。具体的：
第一下拉控制子电路71与第一时钟信号端CK1、第一电压端VGH以及上拉节点Q电连接。该第一下拉控制子电路71被配置为在来自第一时钟信号端CK1、第一电压端VGH以及上拉节点Q的信号的控制下，将第一电压端VGH的电压输出。示例的，如图5所示，第一下拉控制子电路71可以包括第四晶体管T4和第五晶体管T5。其中，第四晶体管T4的第一极与第一时钟信号端CK1电连接，第四晶体管T4的栅极与第一电压端VGH电连接。第五晶体管T5的第一极与第一时钟信号端CK1电连接，第五晶体管T5的栅极与第四晶体管T4的第二极电连接。
第二下拉控制子电路72与上拉节点Q以及第二电压端VGL电连接。该第二下拉控制子电路72被配置为在来自上拉节点Q的信号的控制下，将第二电压端VGL的信号输出。示例的，如图5所示，第二下拉控制子电路72可以包括第六晶体管T6和第七晶体管T7。其中，第六晶体管T6的第一极与第四晶体管T4的第二极电连接，第六晶体管T6的第二极与第二电压端VGL电连接，第六晶体管T6的栅极与上拉节点Q电连接。第七晶体管T7的第一极与第五晶体管T5的第二极电连接，第七晶体管T7的第二极与第二电压端VGL电连接，第七晶体管T7的栅极与上拉节点Q电连接。
在本公开的一些实施例中，如图5所示，上拉电路60可以包括第八晶体管T8和第一电容C1。其中，第八晶体管T8的第一极与第一电压端VGH电连接，第八晶体管T8的第二极与信号输出端Output电连接，第八晶体管T8的栅极与上拉节点Q电连接。第一电容C1的第一极与上拉节点Q电连接，第一电容C1的第二极与信号输出端Output电连接。
在本公开的一些实施例中，如图5所示，下拉电路80可以包括第九晶体管T9和第二电容C2。其中，第九晶体管T9的第一极与第二电压端VGL电连接，第九晶体管T9的第二极与信号输出端Output电连接，第九晶体管T9的栅极与第五晶体管T5的第二极电连接。第二电容C2的第一极与第九晶体管T9的栅极电连接，第二电容C2的第二极与第二电压端VGL电连接。
在本公开的一些实施例中，为了提高降噪效果，如图6所示，EOA寄存器还可以包括上拉控制电路90。该上拉控制电路90与第一电压端VGH、上拉节点Q以及上拉控制信号端TRS电连接。该上拉控制电路90被配置为在来自上拉控制信号端TRS的信号的控制下，将第一电压端VGH的电压输出至上拉节点Q。其中，上拉控制信号端TRS可以持续输入高电平信号。
这样一来，可以利用上拉控制电路90直接控制EOA寄存器的信号输出端Output输出第一电压端VGH的高电平信号，避免了利用图5所示的EOA寄存器电路在信号输出端Output输出第一电压端VGH时，出现误输出的现象，进而提高输出结果的可靠性，提高降噪效果。
在本公开的一些实施例的，如图6所示，上拉控制电路90可以包括第十晶体管T10。其中，第十晶体管T10的第一极与第一电压端VGH电连接，第十晶体管T10的第二极与上拉节点Q电连接，第十晶体管的栅极与上拉控制信号端TRS电连接。
综上可知，通过本公开实施例提供的EOA寄存器电路，可以实现向阵列排的亚像素P中的像素电路30提供发光信号，使得像素电路30在发光信号的作用下，向与像素电路30电连接的发光器件L输出驱动电流，以驱动发光器件L发光。另外，在EOA寄存器电路包括上拉控制电路90，可以提高输出结果的可靠性，提高降噪效果。
需要说明的是，本公开实施例提供的EOA寄存器中所采用的晶体管可以为薄膜晶体管TFT、场效应晶体管(Metal Oxide Semiconductor，简称MOS)或其它特性相同的开关晶体管，本公开实施例对此不做限定。
此外，上述TFT可以采用a-Si工艺，氧化物(Oxide)半导体工艺、LTPS(LowTemperature Poly-silicon，低温多晶硅)工艺、HTPS(High Temperature Poly-Silicon，高温多晶硅)工艺制备。本发明对此不作限定。
本公开实施例对上述晶体管的类型不做限定。晶体管可以为N型晶体管，也可以为P型晶体管，可以为增强型晶体管，也可以为耗尽型晶体管。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此时，晶体管的第一极可以为晶体管的源极(source，S)和漏极(drain，D)中的一者，第二极可以为晶体管的源极S和漏极D中的另一者。由于晶体管的源极S、漏极D在结构上可以是对称的，所以其源极S、漏极D在结构上可以是没有区别的。
另外，在本发明实施例中的电容(例如图5中的第一电容C1以及第二电容C2)可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
此外，需要说明的是，上述各个晶体管还可以包括至少一个与各个晶体管分别并联的开关管。上述仅仅是对像素电路的举例说明，其它与上述像素电路功能相同的结构在此不再一一赘述，但都应当属于本公开的保护范围。
为了方便说明，以下实施例均以图5所示的EOA寄存器电路为例进行解释说明。在本公开的一些实施例中，针对图5所示的EOA寄存器电路，提供了一种如图7A所示的时序波形图。为了验证图5所示的EOA寄存器电路结合图7A所示的时序信号产生的技术效果，本发明人进行了仿真实验，实验验证结果如图7B所示，得到了EOA寄存器电路的上拉节点Q和节点W的信号波形以及信号输出端Output的输出结果，表明本公开实施例提供的如图5所示的EOA寄存器电路结合图7A所示的时序信号可以输出有效且正确的信号波形。
以下以上述各个晶体管均为N型晶体管(不考虑晶体管的阈值电压的影响)为例，并结合图7A所示的时序信号对图5所示的EOA寄存器电路中的各个晶体管，在一图像帧的不同阶段(P1～P5)的通断情况进行详细的举例说明。
具体的，第一充电阶段P1：STU＝1，CK1＝1，CK2＝0，EN＝1，STDg1＝0，Output＝1。其中，”0”表示低电平信号，”1”表示高电平信号。
在此情况下，输入电路40在来自第一时钟信号端CK1的高电平信号的控制下，将第一信号输入端STU的信号输出。脉宽调节电路50在来自使能信号端EN的信号的控制下，将输入电路40输出的信号传输至上拉节点Q。上拉电路60在来自上拉节点Q的控制下，将第一电压端VGH的电压输出至信号输出端Output。
具体的，如图8所示，第一时钟信号端CK1和使能信号端EN输出高电平信号，第一晶体管T1和第二晶体管T2导通，将第一信号输入端STU的高电平信号输出至上拉节点Q，从而对上拉节点Q进行充电，使得上拉节点Q的电位升高。
需要说明的是，在第一充电阶段P1，第一时钟信号端CK1只需要输出高电平信号，便可以将第一晶体管T1导通，将第一信号输入端STU的高电平信号输出至上拉节点Q。即使在第一充电阶段P1，第一时钟信号端CK1也会输出低电平信号，使得第一晶体管T1截止，但此时EOA寄存器电路没有放电通道，因此，上拉节点Q依然可以保持高电位。
第一电容C1对输入至上拉节点Q的高电平信号进行存储。另外，随着上拉节点Q的电位逐渐升高，第八晶体管T8导通，从而将第一电压端VGH输出的高电平信号传输至信号输出端Output。
此外，在上拉节点Q的高电平信号的控制下，第六晶体管T6和第七晶体管T7导通，因此，即使第一电压端VGH输出的高电平信号将第四晶体管T4导通，进而将第五晶体管T5导通，上述导通的第六晶体管T6和第七晶体管T7也可以将第四晶体管T4的第二极和第五晶体管T5的第二极下拉至第二电压端VGL输出的低电平信号，此时节点W输入低电平信号。在节点W低电平信号的控制下，第九晶体管T9处于截止状态。
由上述可知，在第一充电阶段P1，EOA寄存器的信号输出端Output输出的是来自第一电压端VGH的高电平信号。将该高电平信号传输至像素电路30的发光控制端EM后，像素电路30可以为处于如图3B所示的复位阶段L1或者补偿阶段L2或者发光阶段L4。
充电保持阶段P2：STU＝0，CK1＝0，CK2＝0，EN＝1，STDg1＝0，Output＝1。
在此情况下，上拉电路60在上拉节点Q的控制下，保持将第一电压端VGH的电压输出至信号输出端Output。
具体的，如图9所示，第一时钟信号端CK1输出低电平信号，第一晶体管T1截止。此时EOA寄存器电路中没有放电通道，因此，上拉节点Q依然可以保持高电位。在上拉节点Q高电位的控制下，信号输出端Output依然输出第一电压端VGH的电压，节点W仍然为低电位，第九晶体管T9同样处于截止状态。
由上述可知，在充电保持阶段P2，信号输出端Output输出的还是来自第一电压端VGH的高电平信号。将该高电平信号传输至像素电路30的发光控制端EM后，像素电路30可以为处于如图3B所示的复位阶段L1或者补偿阶段L2或者发光阶段L4。
放电阶段P3：STU＝0，CK1＝1，CK2＝0，EN＝1，STDg1＝0，Output＝0。
在此情况下，输入电路40在来自第一时钟信号端CK1的信号的控制下，将第一信号输入端STU的信号输出。脉宽调节电路50在来自使能信号端EN的信号的控制下，将输入电路40输出的信号传输至上拉节点Q。下拉控制电路70在来自上拉节点Q、第一时钟信号端CK1以及第一电压端VGH的信号的控制下，将第一电压端VGH的电压输出。下拉电路80来自第一电压端VGH的电压的控制下，将信号输出端Output的电压下拉至第二电压端VGL。
具体的，如图10所示，第一时钟信号端CK1和使能信号端EN均输出高电平信号，第一晶体管T1和第二晶体管T2导通，将第一信号输入端STU的低电平信号输出至上拉节点Q，上拉节点Q放电，使得上拉节点Q的电位降低。
需要说明的是，在放电阶段P3，第一时钟信号端CK1只需要输出高电平信号，便可以将第一晶体管T1导通，进而将第一信号输入端STU的低电平信号输出至上拉节点Q。即使在放电阶段P3，第一时钟信号端CK1也会输出低电平信号，第一晶体管T1截止，但此时EOA寄存器电路没有放电通道，因此，上拉节点Q依然可以保持低电位。
在上拉节点Q的低电平信号的控制下，第六晶体管T6、第七晶体管T7以及第八晶体管T8截止。在第一电压端VGH输出的高电平信号的控制下，将第四晶体管T4导通，进而将第五晶体管T5导通的情况下，使得第五晶体管T5的第二极输出高电平信号，进而使得节点W的电位逐渐升高，第九晶体管T9导通。在节点W的高电平信号的控制下，将信号输出端Output的电压下拉至第二电压端VGL。
由上述可知，在放电阶段P3，EOA寄存器的信号输出端Output输出来自第二电压端VGL的低电平信号，将该低电平信号传输至像素电路30的发光控制端EM后，像素电路30可以为处于如图3B所示的数据写入阶段L3。此时OLED发光器件不发光。
脉宽调节阶段P4：STU＝1，CK2＝0，EN＝0，Output＝0。
在此情况下，脉宽调节电路50在来自使能信号端EN的信号的控制下，将输入电路40输出的信号传输至上拉节点Q。
具体的，如图11所示，使能信号端EN输出低电平信号，第二晶体管T2截止，此时上拉节点Q保持上个阶段的低电平信号，同样的，在上拉节点Q低电平信号的控制下，第六晶体管T6、第七晶体管T7以及第八晶体管T8截止。节点W保持高电位，在节点W的控制下，信号输出端Output保持输出来自第二电压端VGL的低电平信号。
需要说明的是，第二时钟信号端CK2始终输入低电平信号，因此第二信号输入端STDg1无论打开与否，均对上拉节点Q以及信号输出端Output的输出信号无影响。
由上述可知，在脉宽调节阶段P4，EOA寄存器的信号输出端Output保持输出低电平信号，将该低电平信号传输至像素电路30的发光控制端EM后，像素电路30可以为处于如图3B所示的数据写入阶段L3。此时OLED发光器件不发光。
第二充电阶段P5：STU＝1，CK2＝0，EN＝1，STDg1＝0，Output＝1。
在此情况下，输入电路40在来自第一时钟信号端CK1的信号的控制下，将第一信号输入端STU的信号输出。脉宽调节电路50在来自使能信号端EN的信号的控制下，将输入电路40输出的信号传输至上拉节点Q。上拉电路60在来自上拉节点Q的控制下，将第一电压端VGH的电压输出至信号输出端Output。
在第二充电阶段P5，信号输出端Output输出的是来自第一电压端VGH的高电平信号。第二充电阶段P5的解释说明和上述第一充电阶段P1的解释说明类似，此处不加赘述。
不同的是，在第二充电阶段P5，将EOA寄存器的信号输出端Output输出的高电平信号传输至像素电路30的发光控制端EM后，像素电路30为处于如图3B所示的发光阶段L4。此时OLED发光器件发光。
需要说明的是，图7A中第二充电阶段P5的波形图仅是一个示例，本公开实施例不止于此，第二充电阶段P5的其他波形与图7A所示波形类似。另外，第一信号输入端STU输入的是上一级EOA寄存器的信号输出端Output输出的电平信号。第二信号输入端STDg1输入的是上一级GOA寄存器的信号输出端Output输出的电平信号。
另外，由于本公开实施例均以N型晶体管为例进行解释说明，对于N型晶体管而言，高电平信号导通，低电平信号截止。因此，本公开实施例中将低电平信号称为非有效信号，且输出低电平信号时长称为非有效时长，将高电平信号称为有效信号，且输出高电平信号时长称为有效时长。
通过上述时序控制过程，可以发现，在一图像帧中，EOA寄存器的信号输出端Output输出的发光信号的非有效时长大于第一信号输入端STU的非有效时长(如图7A所示)。又因为第一信号输入端STU输入的是上一级EOA寄存器的信号输出端Output输出的电平信号。由此表明，当前EOA寄存器输出的发光信号的非有效时长大于前一级EOA寄存器输出的发光信号的非有效时长。当前EOA寄存器输出的发光信号的非有效时长可以通过使能信号端EN传输的使能信号的非有效时长进行控制，具体的：使能信号的非有效时长越长，该发光信号的非有效时长越长。
又因为，如图12的(a)所示，在一帧图像中，当显示装置100显示动态画面时，若亚像素P发光时间较长，而发光亮度较小，可以发现，虽然此时亚像素P寿命长，但显示画面较为模糊。而如图12的(b)所示，当亚像素P发光时间较短，而发光亮度较大，可以发现，显示画面较为清晰，但是此时亚像素P寿命较短。因此，为了提高产品的使用寿命，且减小动态画面相应时间(Moving Picture Response Time，简称MPRT)，降低动态残影的出现，需要在一图像帧中，在显示装置100显示动态画面时，为亚像素P提供有效时长较短的发光信号(或者说为亚像素P提供非有效时长较长的发光信号)，并向亚像素P提供较大的数据信号Vdata。在显示装置100显示静态画面时，为亚像素P提供有效时长较长的发光信号(或者说为亚像素P提供非有效时长较短的发光信号)，并向亚像素P提供较小的数据信号Vdata，这样一来，既满足显示装置100较长使用寿命的要求，又可以满足显示装置100显示动态画面流畅的要求。
由上述分析可知，利用图5所示的EOA寄存器电路，并结合图7A所示的时序波形，可以实现当前EOA寄存器输出的发光信号的非有效时长大于前一级EOA寄存器输出的发光信号的非有效时长，此时，可以将当前EOA寄存器输出的发光信号作为显示动态画面所需的发光信号，而将前一个EOA寄存器输出的发光信号可以作为显示静态画面所需的发光信号。
这样一来，实现了在一图像帧中，利用本公开提供的如图5所示EOA寄存器电路以及图7A所示时序波形图，向静态画面和动态画面的亚像素P分别提供所需的发光信号的非有效时长，从而在减小MPRT，降低动态残影出现的同时，提高产品的使用寿命。
基于同一个发明构思，本公开实施例提供了一种控制显示装置100的方法。在本公开的一些实施例中，如图13所示，显示装置100还可以包括中央处理器200(CentralProcessing Unit，CPU)和时序控制器300(Time sequence controller，T-Com)。其中，中央处理器200可以获取待显示图像的动态画面数据和静态画面数据。
具体的，首先，中央处理器200接收各个解码器传输来的信息，进而获得当前帧画面的亮度、色度等显示信息。然后，中央处理器200根据设定好的算法，将获取当前帧画面的亮度、色度信息在双倍速率同步动态随机存储器(Double DataRate，简称DDR)中与上一帧画面的亮度、色度等信息进行比较。若当前帧画面的一部分的亮度、色度等与上一帧画面的亮度、色度相比没有发生变化，则表明当前帧的这部分画面数据为静态画面数据，即此时这部分画面对应的每一行像素电路30接收到的均是静态画面数据。若当前帧画面的一部分的亮度、色度等与上一帧画面的亮度、色度相比发生变化，则表明当前帧的这部分画面数据为动态画面数据，即此时这部分画面对应的每一行像素电路30接收到的均是动态画面数据。
当中央处理器200判断每一行像素电路30接收到的显示数据为动态画面数据或者静态画面数据后，与中央处理器200电连接的时序控制器300便可以根据上述静态画面数据和动态画面数据向对应的EOA寄存器提供相应的输入信号、使能信号或者时钟控制信号等。
如图13所示，显示装置100的第一栅极驱动电路11可以包括第一EOA寄存器Ex和第二EOA寄存器Ey，第二EOA寄存器Ey的第一信号输入端STU与第一EOA寄存器Ex的信号输出端Output电连接。其中，将与第二EOA寄存器Ey电连接的同一行像素电路30称为当前扫描的一行像素电路30，此时与第一EOA寄存器Ex电连接的同一行像素电路30称为上一行扫描的像素电路30。
以下，对控制显示装置100的方法进行举例说明，其中，该控制方法包括上述控制EOA寄存器的方法(如图7A的时序波形图)，在上述EOA寄存器控制方法中的脉宽调节阶段P4，控制每个EOA寄存器之前，显示装置100的控制方法还包括：
利用中央处理器200判断每一行像素电路接收到的显示数据为动态画面数据或静态画面数据。具体的判断方法上述已经论述，此处不再赘述。
若当前扫描的一行像素电路30接收到的显示数据，由静态画面数据转换成动态画面数据时，利用时序控制器300对使能信号的脉宽进行调整，使得当前帧的使能信号的非有效时长大于前一帧使能信号的非有效时长。
需要说明的是，一些实施例中，当前扫描的一行像素电路30接收到的显示数据，由静态画面数据转换成动态画面数据是指：上一行扫描的像素电路30，以及位于上一行扫描的像素电路30远离当前扫描的一行像素电路30一侧的各行像素电路30均接收静态画面数据；而当前扫描的一行像素电路30，以及位于当前扫描的一行像素电路30远离上一行扫描的像素电路30一侧的各行像素电路30均接收动态画面数据。
为了形象的理解该场景，如图13所示，上方是静止不动的天空白云，下方是相对天空白云而运动的汽车。此时，第一EOA寄存器Ex以及位于第一EOA寄存器Ex远离第二EOA寄存器Ey一侧的各个EOA寄存器所电连接的亚像素P形成的画面对应静止不动的天空白云画面，而第二EOA寄存器Ey以及位于第二EOA寄存器Ey远离第一EOA寄存器Ex一侧的各个EOA寄存器所电连接的亚像素P形成的画面对应运动的汽车。
在脉宽调节阶段P4，控制每个EOA寄存器的方法包括：在当前帧，第二EOA寄存器Ey的脉宽调节电路50，在来自使能信号端EN的使能信号的控制下，将输入电路40输出的信号传输至上拉节点Q。
然后，在第二充电阶段P5，控制每个EOA寄存器的方法包括：上拉电路60在来自上拉节点Q的控制下，将第一电压端VGH的电压输出至信号输出端Output。此时，如图13所示，第二EOA寄存器Ey的信号输出端Output输出的发光信号EMy的非有效时长Ty，大于第一EOA寄存器的信号输出端Output输出的发光信号EMx的非有效时长Tx。
由上述可知，动态画面对应的亚像素P所需要的发光信号的非有效时长大于静态画面对应的亚像素P所需要的发光信号的非有效时长。本实施例中，通过脉宽调节阶段P4，使得当前帧的使能信号的非有效时长大于前一帧使能信号的非有效时长，便可以使得第二EOA寄存器Ey输出的发光信号EMx的非有效时长Ty大于第一EOA寄存器Ex输出的发光信号EMy的非有效时长Tx。又因为第二EOA寄存器电连接显示动态画面的亚像素P，第一EOA寄存器Ex电连接显示静态画面的亚像素P。因此，通过上述方案，可以满足显示装置100在一图像帧中显示静态画面以及动态画面，且静态画面位于动态画面的上方时，各个像素电路30所需的发光信号的非有效时长，从而提高产品的使用寿命，减小动态画面相应时间MPRT，降低动态残影的出现。
需要说明的是，上述实施例对图13所示的显示画面中的像素电路30采用从上到下逐行扫描的方式进行。
在本公开的另一些实施例中，针对图5所示的EOA寄存器电路，还提供了一种如图14A所示的时序波形图。为了验证图5所示的EOA寄存器电路结合图14A所示的时序信号产生的技术效果，本发明人进行了仿真实验，实验验证结果如图14B所示，得到了EOA寄存器电路的上拉节点Q和节点W的信号波形以及信号输出端Output的输出结果，表明本公开实施例提供的如图5所示的EOA寄存器电路结合图14A所示的时序信号可以输出有效且正确的信号波形。
以下结合图14A所示的时序信号对图5所示的EOA寄存器电路中的各个晶体管，在一图像帧的不同阶段的通断情况进行详细的举例说明。
如图14A所示，一图像帧可以包括第一充电阶段P1、充电保持阶段P2、放电阶段P3、脉宽调节阶段P6以及第二充电阶段P5。其中，第一充电阶段P1、充电保持阶段P2、放电阶段P3以及第二充电阶段P5的过程与上述论述类似，此处不再赘述。
不同的是，脉宽调节阶段P6：STU＝0，CK2＝1，EN＝0，STDg1＝1，Output＝1。
在此情况下，脉宽调节电路50在来自第二信号输入端STDg1的信号的控制下，将第二时钟信号端CK2的信号输出至上拉节点Q。
具体的，如图15所示，使能信号端EN输出低电平信号，第二晶体管T2截止。在第二信号输入端STDg1输出的高电平信号的控制下，第三晶体管T3导通，将第二时钟信号端CK2输出的高电平信号传输至上拉节点Q，对上拉节点Q进行充电，使得上拉节点Q的电位升高，并对第一电容C1进行充电。在上拉节点Q的高电平信号的控制下，第八晶体管T8导通，这样一来，可以将第一电压端VGH的高电平信号输出至信号输出端Output。
需要说明的是，在脉宽调节阶段P6，第二信号输入端STDg1只需要输出高电平信号，将第三晶体管T3导通，进而将第二时钟信号端CK2输出的高电平信号传输至上拉节点Q，使得上拉节点Q的电位升高即可。即使在脉宽调节阶段P6的其他阶段，第二信号输入端STDg1和第二时钟信号端CK2为低电平信号，但此时EOA寄存器电路没有放电通道，因此，上拉节点Q依然可以保持高电位。
由上述可知，在脉宽调节阶段P6，EOA寄存器的信号输出端Output输出高电平信号，将该高电平信号传输至像素电路30的发光控制端EM后，像素电路30可以为处于如图3B所示的发光阶段L4。此时OLED发光器件发光。
可以发现，脉宽调节阶段P6和第二充电阶段P5，EOA寄存器的信号输出端Output均输出高电平信号，此时，将该高电平信号传输至像素电路30的发光控制端EM后，像素电路30处于如图3B所示的发光阶段L4。此时OLED发光器件发光。
由上述可知，在一图像帧，采用图14A的时序信号控制图5所示EOA寄存器时，EOA寄存器的信号输出端Output输出的发光信号的非有效时长小于第一信号输入端STU的非有效时长。又因为第一信号输入端STU输入的是上一级EOA寄存器的信号输出端Output输出的电平信号。由此表明，当前EOA寄存器输出的发光信号的非有效时长小于前一级EOA寄存器输出的发光信号的非有效时长。当前EOA寄存器输出的发光信号的非有效时长可以通过在脉宽调节阶段P6中给第二信号输入端STDg1和第二时钟信号端CK2高电平信号的时刻来控制，具体的，当在脉宽调节阶段P6中给第二信号输入端STDg1和第二时钟信号端CK2高电平信号的时刻越早，发光信号的非有效时长越短。
由上述可知，利用图5所示的EOA寄存器电路，并结合图14A所示的时序图，可以实现当前EOA寄存器输出的发光信号的非有效时长小于前一个EOA寄存器输出的发光信号的非有效时长，此时，可以将当前EOA寄存器输出的发光信号作为显示静态画面所需的发光信号。而前一级EOA寄存器输出的发光信号可以作为显示动态画面所需的发光信号。
这样一来，实现了在一图像帧中，利用本公开提供的如图5所示的EOA寄存器电路以及图14A所示的时序信号图，向动态画面和静态画面的亚像素P分别提供所需的发光信号的非有效时长。从而在减小MPRT，降低动态残影出现的同时，提高产品的使用寿命。
基于同一发明构思，本公开实施例的另一些实施例中，还提供了一种控制显示装置100的方法。如图16所示，显示装置100的第一栅极驱动电路11可以包括第一EOA寄存器Ex和第二EOA寄存器Ey，第二EOA寄存器Ey的第一信号输入端STU与第一EOA寄存器Ex的信号输出端Output电连接。其中，将与第二EOA寄存器Ey电连接的同一行像素电路30称为当前扫描的一行像素电路30，此时与第一EOA寄存器Ex电连接的同一行像素电路30称为上一行扫描的像素电路30。
以下，对控制显示装置100的方法进行举例说明，其中，该控制方法包括上述控制EOA寄存器的方法(如图14A的时序波形图所示)，在上述EOA寄存器控制方法中的脉宽调节阶段P4，控制每个EOA寄存器之前，显示装置的控制方法还包括：
利用中央处理器200判断每一行像素电路接收到的显示数据为动态画面数据或静态画面数据。具体的判断方法上述已经论述，此处不再赘述。
若当前扫描的一行像素电路30接收到的显示数据，由动态画面数据转换成静态画面数据时，控制第二信号输入端STDg1输出有效的选通信号，并控制第二时钟信号端CK2输出有效的时钟控制信号。
需要说明的是，由于本公开实施例中均采用N型晶体管进行解释说明，因此，上述有效的选通信号指的是此时的选通信号为高电平信号，同样的有效的时钟控制信号指的是此时的时钟控制信号为高电平信号。
另外，当前扫描的一行像素电路30接收到的显示数据，由动态画面数据转换成静态画面数据是指：上一行扫描的像素电路30，以及位于上一行扫描的像素电路30远离当前扫描的一行像素电路30一侧的各行像素电路30均接收动态画面数据；而当前扫描的一行像素电路30，以及位于当前扫描的一行像素电路30远离上一行扫描的像素电路30一侧的各行像素电路30均接收静态画面数据。
为了形象的理解该场景，如图16所示，上方是运动的飞机，下方是静止的小草。此时，第一EOA寄存器Ex以及位于第一EOA寄存器Ex远离第二EOA寄存器Ey一侧的各个EOA寄存器所电连接的亚像素P形成的画面对应运动的飞机，而第二EOA寄存器Ey以及位于第二EOA寄存器Ey远离第一EOA寄存器Ex一侧的各个EOA寄存器所电连接的亚像素P形成的画面对应静止的小草。
在脉宽调节阶段P4，控制每个EOA寄存器的方法包括：在当前帧，第二EOA寄存器Ey的脉宽调节电路50，在来自第二信号输入端STDg1的选通信号的控制下，将第二时钟信号端CK2的时钟控制信号输出至上拉节点Q。
然后，在第二充电阶段P5，控制每个发光控制移位寄存器的方法包括：上拉电路60在来自上拉节点Q的控制下，将第一电压端VGH的电压输出至信号输出端Output。此时，如图16所示，第二EOA寄存器Ey的信号输出端Output输出的发光信号EMy的非有效时长Ty，小于第一EOA寄存器Ex的信号输出端Output输出的发光信号EMx的非有效时长Tx。
由上述可知，静态画面对应的亚像素P所需要的发光信号的非有效时长小于动态画面对应的亚像素P所需要的发光信号的非有效时长。本实施例中，通过控制第二信号输入端STDg1输出有效的选通信号，并控制第二时钟信号端CK2输出有效的时钟控制信号，便可以使得第二EOA寄存器Ey输出的发光信号EMy的非有效时长Ty小于第一EOA寄存器Ex输出的发光信号EMx的非有效时长Tx。又因为第二EOA寄存器电连接显示静态画面的亚像素，第一EOA寄存器Ex电连接显示动态画面的亚像素。因此，通过上述方案，可以满足显示装置显示静态画面或者动态画面时，各个亚像素所需的发光信号的非有效时长，从而提高产品的使用寿命，减小动态画面相应时间MPRT，降低动态残影的出现。
需要说明的是，上述实施例以图13所示的显示画面中的像素电路30采用从上到下逐行扫描的方式进行。
在本公开的另一些实施例中，当显示画面的情况比较复杂时，比如”静态1-动态-静态2”或者”动态1-静态-动态2”等，可以将图7A以及图14A所示的时序波形图分别作用于图5所示的EOA寄存器电路中，从而实现一图像帧中，在任意位置变换EOA寄存器输出的发光信号的有效时长，进而满足上述复杂情况下的显示画面。
示例的，若显示画面为”静态1-动态-静态2”时，首先时序信号器300在脉宽调节阶段P4向使能信号线EN输入非有效时长增大的使能信号，并结合图7A所示的时序图，实现向动态画面提供非有效时长增大的发光信号，并配合较大的数据信号Vdata，进而满足动态画面发光亮度的同时满足动态画面的流畅度，接着，时序信号器300在脉宽调节阶段P6，向第二信号输入端STDg1和第二时钟信号端CK2同时输入高电平信号，并结合图14A所示的时序图，实现向静态画面2提供非有效时长减小的发光信号，并配合较小的数据信号Vdata，进而满足静态画面2发光亮度的同时满足亚像素P对较长使用寿命的要求。其他复杂显示画面的显示装置100的控制方法和上述过程类似，此处不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种发光控制移位寄存器，其特征在于，包括：
输入电路，与第一信号输入端、第一时钟信号端电连接；所述输入电路被配置为在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；
脉宽调节电路，与所述输入电路、使能信号端、第二信号输入端、第二时钟信号端以及上拉节点电连接；所述脉宽调节电路被配置为在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述脉宽调节电路还被配置为在来自所述第二信号输入端的信号的控制下，将所述第二时钟信号端的信号输出至所述上拉节点；
上拉电路，与所述上拉节点、第一电压端以及信号输出端电连接；所述上拉电路被配置为在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；
下拉控制电路，与所述第一时钟信号端、第一电压端、所述上拉节点以及第二电压端电连接；所述下拉控制电路被配置为在来自所述上拉节点、所述第一时钟信号端以及所述第一电压端的信号的控制下，将所述第一电压端的电压输出；所述下拉控制电路还被配置为在来自所述上拉节点的控制下，将所述第二电压端的电压输出；
下拉电路，与所述下拉控制电路、所述信号输出端以及所述第二电压端电连接；所述下拉电路被配置为在来自所述下拉控制电路输出信号的控制下，将所述信号输出端的电压下拉至所述第二电压端；其中，
所述脉宽调节电路包括：
第一脉宽调节子电路，与所述输入电路、所述使能信号端以及所述上拉节点电连接；所述第一脉宽调节子电路被配置为在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；以及，
第二脉宽调节子电路，与所述第二信号输入端、所述第二时钟信号端以及上拉节点电连接；所述第二脉宽调节子电路被配置为在来自所述第二信号输入端的信号的控制下，将所述第二时钟信号端的信号输出至所述上拉节点；
所述下拉控制电路包括：
第一下拉控制子电路，与所述第一时钟信号端、所述第一电压端以及所述上拉节点电连接；所述第一下拉控制子电路被配置为在来自所述第一时钟信号端、所述第一电压端以及所述上拉节点的信号的控制下，将所述第一电压端的电压输出；以及，
第二下拉控制子电路，与所述上拉节点以及第二电压端电连接；所述第二下拉控制子电路被配置为在来自所述上拉节点的信号的控制下，将所述第二电压端的信号输出。
2.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述发光控制移位寄存器还包括：
上拉控制电路，与所述第一电压端、所述上拉节点以及上拉控制信号端电连接；所述上拉控制电路被配置为在来自所述上拉控制信号端的信号的控制下，将所述第一电压端的电压输出至所述上拉节点。
3.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述输入电路包括：
第一晶体管，第一极与所述第一信号输入端电连接，所述第一晶体管的栅极与所述第一时钟信号端电连接。
4.根据权利要求3所述的发光控制移位寄存器，其特征在于，所述第一脉宽调节子电路包括：
第二晶体管，第一极与所述第一晶体管的第二极电连接，所述第二晶体管的第二极与所述上拉节点电连接，所述第二晶体管的栅极与所述使能信号端电连接。
5.根据权利要求1或4所述的发光控制移位寄存器，其特征在于，所述第二脉宽调节子电路包括：
第三晶体管，第一极与所述第二时钟信号端电连接，所述第三晶体管的第二极与所述上拉节点电连接，所述第三晶体管的栅极与所述第二信号输入端电连接。
6.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述第一下拉控制子电路包括：
第四晶体管，第一极与所述第一时钟信号端电连接，所述第四晶体管的栅极与所述第一电压端电连接；
第五晶体管，第一极与所述第一时钟信号端电连接，所述第五晶体管的栅极与所述第四晶体管的第二极电连接。
7.根据权利要求6所述的发光控制移位寄存器，其特征在于，所述第二下拉控制子电路包括：
第六晶体管，第一极与所述第四晶体管的第二极电连接，所述第六晶体管的第二极与所述第二电压端电连接，所述第六晶体管的栅极与所述上拉节点电连接；
第七晶体管，第一极与所述第五晶体管的第二极电连接，所述第七晶体管的第二极与所述第二电压端电连接，所述第七晶体管的栅极与所述上拉节点电连接。
8.根据权利要求1所述的发光控制移位寄存器，其特征在于，所述上拉电路包括：
第八晶体管，第一极与所述第一电压端电连接，所述第八晶体管的第二极与所述信号输出端电连接，所述第八晶体管的栅极与所述上拉节点电连接；
第一电容，第一极与所述上拉节点电连接，所述第一电容的第二极与所述信号输出端电连接。
9.根据权利要求6所述的发光控制移位寄存器，其特征在于，所述下拉电路包括：
第九晶体管，第一极与所述第二电压端电连接，所述第九晶体管的第二极与所述信号输出端电连接，所述第九晶体管的栅极与所述第五晶体管的第二极电连接；
第二电容，第一极与所述第九晶体管的栅极电连接，所述第二电容的第二极与所述第二电压端电连接。
10.根据权利要求2所述的发光控制移位寄存器，其特征在于，所述上拉控制电路包括：
第十晶体管，第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述上拉节点电连接，所述第十晶体管的栅极与所述上拉控制信号端电连接。
11.一种栅极驱动电路，其特征在于，包括N个如权利要求1-10任一项所述的发光控制移位寄存器，N≥2，N为整数；
第一级发光控制移位寄存器的第一信号输入端与第一起始信号端电连接；
除了所述第一级发光控制移位寄存器以外，上一级发光控制移位寄存器的信号输出端与下一级发光控制移位寄存器的第一信号输入端电连接。
12.一种显示装置，其特征在于，所述显示装置包括：
多个阵列排布的像素电路；所述像素电路具有发光控制端以及选通信号端；
第一栅极驱动电路，为如权利要求11所述的栅极驱动电路；所述第一栅极驱动电路中每个所述发光控制移位寄存器的信号输出端与位于同一行的所述像素电路的发光控制端电连接；
第二栅极驱动电路，包括N个级联的选通控制移位寄存器，每个所述选通控制移位寄存器的输出端与位于同一行的所述像素电路的选通信号端电连接；N≥2，N为整数；
第N级发光控制移位寄存器的第二信号输入端与第N+1级所述选通控制移位寄存器的输出端电连接。
13.根据权利要求12所述的显示装置，其特征在于，所述显示装置还包括：
中央处理器，用于获取待显示图像的动态画面数据和静态画面数据；
时序控制器，用于根据所述动态画面数据和所述静态画面数据向每个所述发光控制移位寄存器提供输入信号、使能信号以及时钟控制信号。
14.一种用于驱动如权利要求1-10任一项所述的发光控制移位寄存器的方法，其特征在于，一图像帧包括第一充电阶段、充电保持阶段、放电阶段、脉宽调节阶段以及第二充电阶段；
在所述第一充电阶段，输入电路在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路中的所述第一脉宽调节子电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；
在所述充电保持阶段，所述上拉电路在来自所述上拉节点的控制下，保持将所述第一电压端的电压输出至所述信号输出端；
在所述放电阶段，所述输入电路在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路中的所述第一脉宽调节子电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述下拉控制电路中的所述第一下拉控制子电路在来自所述上拉节点、所述第一时钟信号端以及所述第一电压端的信号的控制下，将所述第一电压端的电压输出；所述下拉电路在来自所述第一电压端的电压的控制下，将所述信号输出端的电压下拉至所述第二电压端；
在所述脉宽调节阶段，所述脉宽调节电路中的所述第一脉宽调节子电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述脉宽调节电路中的所述第二脉宽调节子电路在来自所述第二信号输入端的信号的控制下，将所述第二时钟信号端的信号输出至所述上拉节点；
在所述第二充电阶段，输入电路在来自所述第一时钟信号端的信号的控制下，将所述第一信号输入端的信号输出；所述脉宽调节电路中的所述第一脉宽调节子电路在来自所述使能信号端的信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端。
15.一种用于控制如权利要求12或13所述的显示装置的方法，所述显示装置包括多个阵列排布的像素电路，其特征在于，所述控制方法包括如权利要求14所述的控制发光控制移位寄存器的方法；
在所述脉宽调节阶段，控制每个所述发光控制移位寄存器之前，所述方法还包括：
判断每一行所述像素电路接收到的显示数据为动态画面数据或静态画面数据；
若当前扫描的一行所述像素电路接收到的显示数据，由所述静态画面数据转换成动态画面数据时，对所述使能信号的脉宽进行调整，使得当前帧的使能信号的非有效时长大于前一帧所述使能信号的非有效时长；
在所述脉宽调节阶段，控制每个所述发光控制移位寄存器的方法包括：
在所述当前帧，当前扫描的一行所述像素电路电连接的发光控制移位寄存器的脉宽调节电路中的第一脉宽调节子电路，在来自所述使能信号端的使能信号的控制下，将所述输入电路输出的信号传输至所述上拉节点；
在所述第二充电阶段，控制每个所述发光控制移位寄存器的方法包括：所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；所述当前扫描的一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长，大于扫描的上一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长。
16.一种用于控制如权利要求12或13所述的显示装置的方法，其特征在于，所述控制方法包括如权利要求14所述的控制发光控制移位寄存器的方法；在所述脉宽调节阶段，控制每个所述发光控制移位寄存器之前，所述方法还包括：
判断每一行所述像素电路接收到的显示数据为动态画面数据或静态画面数据；
若当前扫描的一行所述像素电路接收到的显示数据，由所述动态画面数据转换成静态画面数据时，控制第二信号输入端输出有效的所述选通信号，并控制第二时钟信号端输出有效的所述时钟控制信号；
在所述脉宽调节阶段，控制每个所述发光控制移位寄存器的方法包括：
在当前帧，当前扫描的一行所述像素电路电连接的发光控制移位寄存器的脉宽调节电路中的第二脉宽调节子电路，在来自所述第二信号输入端的选通信号的控制下，将所述第二时钟信号端的时钟控制信号输出至所述上拉节点；
在所述第二充电阶段，控制每个所述发光控制移位寄存器的方法包括：所述上拉电路在来自所述上拉节点的控制下，将所述第一电压端的电压输出至所述信号输出端；所述当前扫描的一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长，小于扫描的上一行所述像素电路电连接的发光控制移位寄存器的信号输出端输出信号的非有效时长。
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