KR102484502B1 - 게이트 드라이버와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 게이트 드라이버는 다수의 스테이지들을 갖는다. 상기 스테이지들 각각은, 노드 Q가 활성화되는 동안 게이트 온 전압의 에미션 신호를 노드 Na에 출력하는 트랜지스터 T6; 노드 QB가 활성화되는 동안 게이트 오프 전압의 에미션 신호를 상기 노드 Na에 출력하는 트랜지스터 T7; 위상이 서로 반대되는 클럭신호 ECLK1과 클럭신호 ECLK2, 및 노드 Q'의 전위에 따라 상기 노드 Q의 전위를 제어하는 Q 제어부; 상기 클럭신호 ECLK1, 상기 노드 Q의 전위, 및 상기 노드 Q'의 전위에 따라 상기 노드 QB의 전위를 제어하는 QB 제어부; 및 상기 클럭신호 ECLK1의 입력단과 상기 노드 Q 사이에 접속되고 제1 커패시턴스를 갖는 커패시터 CQ를 포함하고, 상기 제1 커패시턴스와 상기 노드 Q에 형성되는 기생 커패시턴스를 포함한 토탈 커패시턴스 대비 상기 제1 커패시턴스의 비율은 50% 이상으로 설정된다.

Description

게이트 드라이버와 이를 포함한 표시장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 드라이버와 이를 포함한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 이 중에서, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시장치는 OLED를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 스캔 신호에 따라 구동 TFT의 게이트-소트 간 전압을 프로그래밍하는 스위치 TFT들을 포함하며, 구동전류에 비례하는 OLED의 발광량으로 표시 계조(휘도)를 조절한다. 또한, 픽셀들 각각은 에미션 신호에 따라 온/오프 되어 OLED의 발광 타이밍을 결정하는 에미션 TFT를 더 포함할 수 있다.
유기 발광 표시장치는 스캔 신호를 생성하는 스캔 드라이버와 에미션 신호를 생성하는 에미션 드라이버를 포함한다. 스캔 드라이버와 에미션 드라이버는 게이트 드라이버를 구성한다.
스캔 드라이버는 스캔 신호를 제1 게이트라인들에 순차적으로 공급한다. 스위치 TFT들의 게이트전극들은 제1 게이트라인들을 통해 스캔 드라이버에 연결된다. 에미션 드라이버는 에미션 신호를 제2 게이트라인들에 순차적으로 공급한다. 에미션 TFT들의 게이트전극들은 제2 게이트라인들을 통해 에미션 드라이버에 연결된다.
에미션 드라이버는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 각 스테이지는 노드 Q와 노드 QB의 전위에 따라 에미션 신호를 게이트 온 전압 또는 게이트 오프 전압으로 출력한다. 게이트 온 전압의 에미션 신호는 에미션 TFT들을 턴 오프 시킬 수 있는 신호이고, 게이트 오프 전압의 에미션 신호는 에미션 TFT들을 턴 온 시킬 수 있는 신호이다. 노드 Q가 활성화 되는 동안 게이트 온 전압의 에미션 신호가 출력되고, 노드 QB가 활성화되는 동안 게이트 오프 전압의 에미션 신호가 출력된다.
픽셀들의 초기화 동작 및 발광 동작은 게이트 온 전압의 에미션 신호가 출력되는 동안 이뤄진다. 초기화 동작은 픽셀의 특정 노드를 초기화하기 위한 것이고, 발광 동작은 구동 전류에 따라 OLED를 발광시키기 위한 것이다. 이러한 픽셀들의 동작 안정성을 확보하기 위해서는 에미션 신호의 출력 전압 레벨이 안정화되어야 한다. 즉, 에미션 신호는 초기화 기간 및 발광 기간에서 게이트 온 전압으로 출력되어야 한다.
그런데, 에미션 신호의 출력 전압은 노드 Q에 연결된 기생 커패시턴스, 및 출력 노드에 연결된 출력 버퍼의 특성 변화 등에 영향을 받는다. 따라서, 노드 Q에 연결된 기생 커패시턴스가 크거나, 또는 출력 버퍼의 오프 전류 특성이 저하되면 에미션 신호의 출력 전압은 게이트 온 전압으로 유지되지 못하고 다른 전압으로 변동될 수 있다. 에미션 신호의 출력 전압이 게이트 온 전압으로 유지되지 못하는 경우 OLED에 인가되는 구동 전류값이 달라져 표시 품위가 저하될 수 있다.
따라서, 본 발명은 이러한 문제점을 해결하기 위해 안출된 것으로, 에미션 신호의 출력 전압을 안정화시켜 표시 품위를 향상시킬 수 있도록 한 게이트 드라이버와 이를 포함한 표시장치를 제공한다.
상기 목적을 해결하기 위하여, 본 발명의 실시예에 따른 게이트 드라이버는 다수의 스테이지들을 갖는다. 상기 스테이지들 각각은, 노드 Q가 활성화되는 동안 게이트 온 전압의 에미션 신호를 노드 Na에 출력하는 트랜지스터 T6; 노드 QB가 활성화되는 동안 게이트 오프 전압의 에미션 신호를 상기 노드 Na에 출력하는 트랜지스터 T7; 위상이 서로 반대되는 클럭신호 ECLK1과 클럭신호 ECLK2, 및 노드 Q'의 전위에 따라 상기 노드 Q의 전위를 제어하는 Q 제어부; 상기 클럭신호 ECLK1, 상기 노드 Q의 전위, 및 상기 노드 Q'의 전위에 따라 상기 노드 QB의 전위를 제어하는 QB 제어부; 및 상기 클럭신호 ECLK1의 입력단과 상기 노드 Q 사이에 접속되고 제1 커패시턴스를 갖는 커패시터 CQ를 포함하고, 상기 제1 커패시턴스와 상기 노드 Q에 형성되는 기생 커패시턴스를 포함한 토탈 커패시턴스 대비 상기 제1 커패시턴스의 비율은 50% 이상으로 설정된다.
본 발명은 노드 Q에 연결되는 커패시터 CQ의 커패시턴스를 노드 Q에 형성되는 토탈 커패시턴스의 50% 이상으로 설정함으로써, 부트 스트랩핑 시에 노드 Q의 전위 변화분을 증가시킬 수 있다. 부트 스트랩핑 시에 노드 Q의 전위 변화분이 증가되면, 그 만큼 제1 출력 버퍼(트랜지스터 T6)의 게이트-소스 간 전압이 커지므로 에미션 신호는 게이트 온 전압으로 안정적으로 출력될 수 있다.
본 발명은 부트 스트랩핑시에 턴 오프 되는 트랜지스터 TBv를 노드 Q에 더 연결하여, 일부 트랜지스터들의 소자 열화를 억제하고, 장치 신뢰성을 높일 수 있다.
본 발명은 제2 출력 버퍼(트랜지스터들 T7,T7a)를 듀얼 게이트로 구성하고, 게이트 온 전압의 에미션 신호가 출력되는 동안 트랜지스터들 T7,T7a 사이의 노드 Nc에 게이트 온 전압을 인가하여 제2 출력 버퍼의 누설 전류를 억제함으로써, 제2 출력 버퍼의 누설 전류로 인해 게이트 온 전압의 에미션 신호가 왜곡되는 현상을 미연에 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여주는 도면이다.
도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여주는 도면이다.
도 5는 도 1의 게이트 드라이버에 포함된 스캔 드라이버와 에미션 드라이버를 보여주는 도면이다.
도 6은 도 5의 에미션 드라이버에 포함된 게이트 쉬프트 레지스터의 구성을 보여주는 도면이다.
도 7은 도 6의 게이트 쉬프트 레지스터에 포함된 일 스테이지 구성을 보여주는 도면이다.
도 8은 토탈 커패시턴스에 대한 커패시턴스 Cq의 비율에 따른 에미션 신호의 출력 전압 변화를 보여주는 시뮬레이션 결과 파형이다.
도 9는 도 7의 스테이지 구성의 변형 예를 보여주는 도면이다.
도 10은 도 7에 도시된 스테이지의 동작 파형을 보여주는 파형도이다.
도 11a 내지 도 11f는 도 10의 구간 내지 ⑥ 구간에 각각 대응되는 스테이지의 동작 상태를 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 발명의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여준다. 도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다. 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다. 도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다. 도 5는 도 1의 게이트 드라이버에 포함된 스캔 드라이버와 에미션 드라이버를 보여준다.
도 1 및 도 2를 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150) 등을 구비한다.
표시패널(100)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15a,15b)이 교차되고, 이 교차영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성할 수 있다.
표시패널(100)의 픽셀 어레이에는 도 2와 같이 다수의 수평 픽셀 라인들(L1~L4)이 구비되며, 각 수평 픽셀 라인(L1~L4) 상에는 수평으로 이웃하며 게이트 라인들(15a,15b)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인들(L1~L4) 각각은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1라인 분량의 픽셀 집합을 의미한다. 픽셀 어레이에는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하는 제1 전원라인(17), 기준 전압(Vref)을 픽셀들(PXL)에 공급하는 제2 전원라인(16)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)에 연결될 수 있다. 게이트 라인들 각각은 도 2와 같이 스캔 신호(SCAN)가 공급되는 제1 게이트 라인(15a), 및 에미션 신호(EM)가 공급되는 제2 게이트 라인(15b)을 포함할 수 있다.
픽셀들(PXL) 각각은 다양한 컬러 구현을 위하여 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 단위 픽셀을 구성할 수 있다. 이 단위 픽셀에서 백색 픽셀은 생략될 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 픽셀들(PXL) 각각에는 데이터 라인(14), 제1 게이트 라인(15a), 제2 게이트 라인(15b), 제1 전원라인(17), 제2 전원 라인(16) 등이 연결될 수 있다.
도 3과 같이, 픽셀들(PXL) 각각은 OLED, 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하기 위한 스위치 회로(SWC), 게이트-소스 간 전압에 따라 상기 OLED에 흐르는 구동전류를 제어하는 구동 TFT(DT), 에미션 신호(EM)에 따라 온/오프 되어 OLED의 발광 타이밍을 결정하는 에미션 TFT(ET)를 포함할 수 있다. 또한, 스위치 회로(SWC)는 복수의 스위치 TFT들과 적어도 하나 이상의 커패시터 등을 포함할 수 있으며, 이러한 스위치 회로(SWC)의 구성은 제품 모델 및 스펙에 따라 다양한 변형이 가능하다. 픽셀들(PXL) 각각에 포함된 TFT들은 PMOS형 LTPS TFT로 구현될 수 있고, 이를 통해 원한는 응답 특성을 확보할 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, TFT들 중에서 적어도 하나 이상의 TFT는 오프 커런트 특성이 좋은 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들은 응답 특성이 좋은 PMOS형 LTPS TFT로 구현될 수도 있다.
픽셀들(PXL) 각각은 도 4와 같은 게이트 신호에 따라 구동될 수 있으나 이에 한정되지 않는다. 예를 들어, 도 4의 게이트 신호에 전단 스캔 신호가 더 추가될 수도 있다.
픽셀들(PXL) 각각은 도 4의 스캔 신호(SCAN) 및 에미션 신호(EM)에 따라, 초기화 동작, 프로그래밍 동작, 및 발광 동작을 수행할 수 있다. 초기화 기간(A) 동안, 스위치 회로(SWC)는 픽셀 회로 내의 특정 노드들을 기준 전압(Vref)으로 초기화하여 동작의 안전성 및 신뢰성을 확보할 수 있다. 프로그래밍 기간(B) 동안, 스위치 회로(SWC)는 데이터전압(Vdata)을 기반으로 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍할 수 있다. 프로그래밍 기간(B) 동안, 구동 TFT(DT)의 문턱전압이 샘플링 및 보상될 수 있다. 에미션 기간(C) 동안, 구동 TFT(DT)의 소스-드레인 사이에는 게이트-소스 간 전압에 대응되는 구동 전류가 흐르며, 이 구동 전류에 의해 OLED가 발광하게 된다.
에미션 TFT(ET)는 에미션 신호(EM)에 따라 초기화 기간(A) 및 에미션 기간(C) 동안 턴 온 되는 데 반해, 프로그래밍 기간(B) 동안 턴 오프 될 수 있다. 이를 위해, 에미션 신호(EM)는 초기화 기간(A) 및 에미션 기간(C) 동안 게이트 온 전압으로 유지되어야 하고, 프로그래밍 기간(B) 동안 게이트 오프 전압으로 유지되어야 한다. 에미션 신호(EM)의 출력 전압이 게이트 온 전압으로 유지되지 못하는 경우 OLED에 인가되는 구동 전류값이 달라질 수 있으므로, 본 발명에서는 에미션 신호(EM)의 출력 전압을 안정화시킬 수 있는 다양한 방안을 제시한다. 이에 대해서는 도 6 내지 도 11f를 통해 후술한다.
전술한 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 그리고, 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 전압이다. 일 예로, PMOS에서 게이트 온 전압은 도 4에서 게이트 로우 전압(VGL, VEL)이고, 게이트 오프 전압은 도 4에서 게이트 로우 전압(VGL, VEL)보다 높은 게이트 하이 전압(VGH, VEH)이다. 도 4에서 VGL과 VEL은 서로 같을 수도 있고 서로 다를 수도 있다. 그리고, VGH와 VEH는 서로 같을 수도 있고 서로 다를 수도 있다.
도 1을 참조하면, 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 영상 데이터들(DATA)을 입력 받는다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 영상 데이터들(DATA)을 감마보상전압으로 변환하여 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 스캔 신호(SCAN)에 동기하여 표시패널(100)의 데이터라인들(14)에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
도 1을 참조하면, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 표시패널(100)에 형성된 TFT를 구동시킬 수 있는 게이트 온 전압(VGL, VEL)과 게이트 오프 전압(VGH, VEH)으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 외부 스타트 신호, 클럭 신호 등을 포함할 수 있다.
도 1을 참조하면, 게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성한다. 그리고, 그 게이트 신호를 게이트라인들에 순차적으로 공급한다. 게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 게이트 드라이버(130)는 표시패널(100)에서 화면 바깥의 비 표시영역(즉, 베젤 영역(BZ))에 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.
게이트 드라이버(130)는 도 5와 같이 표시패널(100)의 마주보는 양측에 더블 뱅크(Double Bank) 방식으로 구비되어, 로드 편차에 따른 신호 왜곡을 최소화할 수 있다. 게이트 드라이버(130)는 스캔 신호(SCAN)를 생성하는 스캔 드라이버(131)와 에미션 신호(EM)를 생성하는 에미션 드라이버(132)를 포함한다.
스캔 드라이버(131)는 스캔 신호(SCAN)를 제1 게이트라인들(15a(1)~15a(n))에 라인 순차 방식으로 공급할 수 있다. 에미션 드라이버(132)는 에미션 신호(EM)를 제2 게이트라인들(15b(1)~15b(n))에 라인 순차 방식으로 공급할 수 있다. 에미션 드라이버(132)는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 에미션 드라이버(132)의 각 스테이지는 에미션 신호(EM)의 출력 레벨을 안정화시킬 수 있도록 도 6 내지 도 11f와 같이 구현될 수 있다.
도 1을 참조하면, 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템(미도시)과 연결될 수 있다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받는다. 타이밍 콘트롤러(110)는 픽셀들(PXL)의 전기적 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버(120)로 전송할 수 있다.
타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받고, 이 타이밍신호를 기반으로 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다.
도 6은 도 5의 에미션 드라이버에 포함된 게이트 쉬프트 레지스터의 구성을 보여준다.
도 6을 참조하면, 본 발명의 실시예에 따른 에미션 드라이버(132)는 다수의 스테이지들(ST1~ST4,...)로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 스테이지들(ST1~ST4,...)은 GIP 방식으로 형성된 GIP 소자들일 수 있다.
스테이지들(ST1~ST4,...)은 스타트 신호에 따라 순차적으로 동작이 활성화되어 에미션 신호(EM(1)~EM(4),...)를 출력한다. 최상단 스테이지(ST1)는 외부 스타트 신호(EVST)에 따라 동작이 활성화되고, 차상단 스테이지(ST2) 내지 최하단 스테이지는 전단 스테이지의 에미션 신호에 따라 동작이 활성화된다. 전단 스테이지의 에미션 신호는 내부 스타트 신호로서, 캐리 신호(CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 에미션 신호에 비해 위상이 앞선 에미션 신호를 생성하는 스테이지를 의미한다.
스테이지들(ST1~ST4,...)은 에미션 신호(EM(1)~EM(4),...)를 출력하기 위해, 레벨 쉬프터(150)로부터 외부 스타트 신호(EVST), 제1 클럭신호(ECLK1), 및 제2 클럭신호(ECLK2)를 입력 받는다. 외부 스타트 신호(EVST), 제1 클럭신호(ECLK1), 및 제2 클럭신호(ECLK2)는 모두 게이트 오프 전압(VEH)과 게이트 온 전압(VEL) 사이에서 스윙할 수 있다.
외부 스타트 신호(EVST)는 최상단 스테이지(ST1)에 입력되고, 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)는 모든 스테이지들(ST1~ST4,...)에 입력된다. 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)는 서로 반대 위상을 가진다. 따라서, 캐스 캐이드(Cascade) 방식으로 연결된 각 스테이지가 정상적으로 동작하기 위해, 제1 클럭신호(ECLK1)와 제2 클럭신호(ECLK2)가 입력되는 위치는 기수 번째 스테이지들과 우수 번째 스테이지들에서 서로 반대로 설정될 수 있다. 예컨대, 기수 번째 스테이지들에서 제1 클럭신호(ECLK1)가 제1 클럭단자에 입력되고 제2 클럭신호(ECLK2)가 제2 클럭단자에 입력되는 경우, 우수 번째 스테이지들에서 제1 클럭신호(ECLK1)는 제2 클럭단자에 입력되고 제2 클럭신호(ECLK2)는 제1 클럭단자에 입력될 수 있다.
스테이지들(ST1~ST4,...) 각각은 매 프레임마다 스타트단자에 인가되는 스타트 신호에 따라 노드 Q의 동작을 활성화한다. 여기서, 노드가 활성화된다는 의미는 그 노드에 게이트 온 전압(VEL) 또는 그보다 낮은 전압이 인가된다는 것을 의미한다. 그리고, 노드가 비 활성화된다는 의미는 그 노드에 게이트 오프 전압(VEH) 또는 그보다 높은 전압이 인가된다는 것을 의미한다. 한편, 후술하겠지만, 노드 Q의 전위가 부트 스트랩핑(Boot strapping) 된다는 것은 노드 Q의 전위가 게이트 온 전압(VEL)보다 더 낮아진다는 것을 의미하므로, 부트 스트랩핑 되는 동안에도 노드 Q는 활성화 상태를 유지한다.
각 스테이지들(ST1~ST4,…)은 외부의 전원 공급부로부터 게이트 오프 전압(VEH)과 게이트 온 전압(VEL)을 공급받는다. 게이트 오프 전압(VEH)은 예컨대, 20V~30V 사이에서 어느 한 값으로 설정될 수 있고, 게이트 온 전압(VEL)은 -10V~0V 사이에서 어느 한 값으로 설정될 수 있으나, 이에 한정되지 않는다.
도 7은 도 6의 게이트 쉬프트 레지스터에 포함된 최상단 스테이지(ST1)의 구성을 보여준다. 그리고, 도 8은 토탈 커패시턴스에 대한 커패시턴스 Cq의 비율에 따른 에미션 신호의 출력 전압 변화를 보여주는 시뮬레이션 결과 파형이다.
최상단 스테이지(ST1)를 제외한 나머지 기수 스테이지들은 외부 스타트 신호(EVST) 대신에 내부 스타트 신호(CRY)가 인가받는 것과, 위상이 다른 에미션 신호를 출력하는 것을 제외하고 나머지 구성은 동일하다. 또한, 우수 스테이지들은 외부 스타트 신호(EVST) 대신에 내부 스타트 신호(CRY)가 인가받는 것과, 제1 클럭신호(ECLK1) 대신에 제2 클럭신호(ECLK2)를 인가받는 것과, 제2 클럭신호(ECLK2) 대신에 제1 클럭신호(ECLK1)를 인가받는 것과, 위상이 다른 에미션 신호를 출력하는 것을 제외하고 나머지 구성은 동일하다.
도 7을 참조하면, 스테이지(ST1)는 노드 Q가 게이트 오프 전압(VEH)으로 비 활성화 되고 노드 QB가 게이트 온 전압(VEL)으로 활성화 되는 동안에 게이트 오프 전압(VEH)의 에미션 신호(EM(1))를 출력하고, 노드 Q가 게이트 온 전압(VEL) 이하로 활성화 되고 노드 QB가 게이트 오프 전압(VEH)으로 비 활성화 되는 동안에 게이트 온 전압(VEL)의 에미션 신호(EM(1))를 출력한다. 한편, 스테이지(ST1)는 노드 Q와 노드 QB가 모두 게이트 오프 전압(VEH)으로 비 활성화 되는 동안에 직전 게이트 온 전압(VEL)의 에미션 신호(EM(1))를 유지할 수 있다(도 10의 구간 ② 참조).
이를 위해, 스테이지(ST1)는 트랜지스터 T6, 트랜지스터 T7, 커패시터 CQ, Q 제어부, 및 QB 제어부를 포함할 수 있다. 스테이지(ST1)는 Q'제어부를 더 포함할 수 있다.
트랜지스터 T6는 노드 Q의 전위에 따라 동작이 제어되는 제1 출력 버퍼이다. 트랜지스터 T6는 노드 Q가 게이트 오프 전압(VEH)으로 비 활성화될 때 턴 오프 되고, 노드 Q가 게이트 온 전압(VEL) 이하의 전압으로 활성화될 때 턴 온 된다. 트랜지스터 T6는 노드 Q가 활성화되는 동안 게이트 온 전압(VEL)의 에미션 신호(EM(1))를 노드 Na에 출력한다. 트랜지스터 T6의 게이트전극은 노드 Q에 접속되고, 트랜지스터 T6의 제1 전극은 노드 Na에 접속되고, 트랜지스터 T6의 제2 전극은 게이트 온 전압(VEL)의 입력단에 접속된다.
커패시터 CQ는 클럭신호 ECLK1의 입력단과 노드 Q 사이에 접속되고 커패시턴스 Cq를 갖는다.
커패시터 CQ는 클럭신호 ECLK1의 전압 변화를 노드 Q의 전위에 반영하여 노드 Q를 부트 스트랩핑(Boot strapping) 시키는 역할을 한다. 노드 Q가 게이트 온 전압(VEL)으로 활성화된 이후에 클럭신호 ECLK2가 게이트 오프 전압(VEH)으로 입력되면 노드 Q는 스타트 신호(EVST)의 입력단과 연결이 끊어지고 플로팅(floating) 된다. 이때, 클럭신호 ECLK1가 게이트 온 전압(VEL)으로 입력되면 노드 Q의 전위가 커패시터 CQ의 커플링(coupling) 효과에 의해 게이트 온 전압(VEL)보다 더 낮은 전압으로 부트 스트랩핑 된다. 다시 말해, 노드 Q의 전위는, 게이트 온 압(VEL)의 에미션 신호(EM(1))가 출력되는 기간 내에서 게이트 온 전압(VEL)의 클럭신호 ECLK1가 입력될 때마다 부트 스트랩핑된다.
이러한 부트 스트랩핑 동작은 트랜지스터 T6의 게이트-소스 간 전압을 증가시켜 에미션 신호(EM(1))의 출력 전압을 게이트 온 전압(VEL)으로 안정화시키기 위해 수행된다. 부트 스트랩핑에 따른 노드 Q의 전위 변화분(ΔVboost)은 커패시턴스 Cq에 의해 좌우된다. 즉, 노드 Q의 전위 변화분(ΔVboost)은 노드 Q의 토탈 커패시턴스(Ctotal) 대비 커패시턴스 Cq의 비율(Cq/Ctotal)과 클럭신호 ECLK1의 전압 스윙폭(ΔVclk) 간의 곱((Cq/Ctotal)* ΔVclk)으로 정의될 수 있다. 여기서, 노드 Q의 토탈 커패시턴스(Ctotal)는 커패시턴스 Cq와 노드 Q에 형성되는 기생 커패시턴스를 포함한다.
노드 Q의 전위가 부트 스트랩 되는 동안 트랜지스터 T6의 게이트-소스 간 전압이 클수록 에미션 신호(EM(1))에 대한 출력 전압 안정화 효과는 좋아진다. 트랜지스터 T6의 게이트-소스 간 전압은 노드 Q의 전위 변화분(ΔVboost)에 비례한다. 그리고, 노드 Q의 전위 변화분(ΔVboost)은 토탈 커패시턴스(Ctotal) 대비 커패시턴스 Cq의 비율(Cq/Ctotal)에 따라 결정된다. 도 8과 같이 토탈 커패시턴스(Ctotal) 대비 커패시턴스 Cq의 비율(Cq/Ctotal)이 50% 미만으로 설정되면 노드 Q의 전위 변화분(ΔVboost)이 줄어들고 그 만큼 트랜지스터 T6의 게이트-소스 간 전압이 작아지므로 노드 Na로 출력되는 에미션 신호(EM)의 게이트 온 전압(VEL) 레벨이 흔들릴 수 있다. 반면, 토탈 커패시턴스(Ctotal) 대비 커패시턴스 Cq의 비율(Cq/Ctotal)이 50% 이상으로 설정되면, 노드 Q의 전위 변화분(ΔVboost)이 증가하고 그 만큼 트랜지스터 T6의 게이트-소스 간 전압이 커지므로 에미션 신호(EM)는 게이트 온 전압(VEL)으로 안정적으로 출력될 수 있다.
트랜지스터 T7은 노드 QB의 전위에 따라 동작이 제어되는 제2 출력 버퍼이다. 트랜지스터 T7은 노드 QB가 게이트 오프 전압(VEH)으로 비 활성화될 때 턴 오프 되고, 노드 QB가 게이트 온 전압(VEL)으로 활성화될 때 턴 온 된다. 트랜지스터 T7은 노드 QB가 활성화되는 동안 게이트 오프 전압(VEH)의 에미션 신호(EM(1))를 노드 Na에 출력한다. 트랜지스터 T7의 게이트전극은 노드 QB에 접속되고, 트랜지스터 T7의 제1 전극은 게이트 오프 전압(VEH)의 입력단에 접속되고, 트랜지스터 T7의 제2 전극은 노드 Na에 접속된다.
Q 제어부는 위상이 서로 반대되는 클럭신호 ECLK1과 클럭신호 ECLK2, 및 노드 Q'의 전위에 따라 노드 Q의 전위를 제어한다. Q 제어부는 클럭신호 ECLK2에 따라 스위칭되어 스타트 신호(EVST)를 노드 Q에 인가하는 트랜지스터 T1과, 클럭신호 ECLK1에 따라 스위칭되며 제1 전극이 노드 Q에 접속되는 트랜지스터 T2와, 노드 Q'의 전위에 따라 스위칭되어 게이트 오프 전압(VEH)을 트랜지스터 T2의 제2 전극에 인가하는 트랜지스터 T3을 포함한다.
트랜지스터 T1의 게이트전극은 클럭신호 ECLK2의 입력단에 접속되고, 제1 전극은 스타트 신호(EVST)의 입력단에 접속되며, 제2 전극은 노드 Q에 접속된다. 트랜지스터 T2의 게이트전극은 클럭신호 ECLK1의 입력단에 접속되고, 제1 전극은 노드 Q에 접속되며, 제2 전극은 트랜지스터 T3의 제1 전극에 접속된다. 트랜지스터 T3의 게이트전극은 노드 Q'에 접속되고, 제1 전극은 트랜지스터 T2의 제2 전극에 접속되며, 제2 전극은 게이트 오프 전압(VEH)의 입력단에 접속된다.
QB 제어부는 클럭신호 ECLK1, 노드 Q의 전위, 및 노드 Q'의 전위에 따라 노드 QB의 전위를 제어한다. QB 제어부는 노드 Q'의 전위에 따라 스위칭되어 클럭신호 ECLK1을 노드 Nb에 인가하는 트랜지스터 T8과, 클럭신호 ECLK1에 따라 스위칭되어 노드 Nb와 노드 QB를 연결하는 트랜지스터 T9와, 노드 Q의 전위에 따라 스위칭되어 게이트 오프 전압(VEH)을 노드 QB에 인가하는 트랜지스터 T5와, 노드 QB와 게이트 오프 전압(VEH)의 입력단 사이에 접속되는 커패시터 CQB를 포함한다.
트랜지스터 T8의 게이트전극은 노드 Q'에 접속되고, 제1 전극은 클럭신호 ECLK1의 입력단에 접속되며, 제2 전극은 노드 Nb에 접속된다. 트랜지스터 T9의 게이트전극은 클럭신호 ECLK1의 입력단에 접속되고, 제1 전극은 노드 Nb에 접속되며, 제2 전극은 노드 QB에 접속된다. 트랜지스터 T5의 게이트전극은 노드 Q에 접속되고, 제1 전극은 노드 QB에 접속되며, 제2 전극은 게이트 오프 전압(VEH)의 입력단에 접속된다. 커패시터 CQB는 노드 QB의 전위를 유지시키는 기능을 한다. 커패시터 CQB는 그의 일측 전극이 게이트 오프 전압(VEH)의 입력단에 접속되므로 노드 QB의 전위를 유지시킬 수 있다.
Q'제어부는 클럭신호 ECLK1, 클럭신호 ECLK2, 및 노드 Q의 전위에 따라 노드 Q'의 전위를 제어한다. Q'제어부는 노드 Q의 전위에 따라 스위칭되어 클럭신호 ECLK2를 노드 Q'에 인가하는 트랜지스터 T10과, 클럭신호 ECLK2에 따라 스위칭되어 게이트 온 전압을 노드 Q'에 인가하는 트랜지스터 T4와, 노드 Q'와 노드 Nb 사이에 접속된 커패시터 CQ'를 포함한다.
트랜지스터 T10의 게이트전극은 노드 Q에 접속되고, 제1 전극은 클럭신호 ECLK2의 입력단에 접속되며, 제2 전극은 노드 Q'에 접속된다. 트랜지스터 T4의 게이트전극은 클럭신호 ECLK2의 입력단에 접속되고, 제1 전극은 게이트 온 전압(VEL)의 입력단에 접속되며, 제2 전극은 노드 Q'에 접속된다. 커패시터 CQ'는 노드 Nb에 인가되는 클럭신호 ECLK1의 전압 변화를 노드 Q'에 반영한다.
도 9는 도 7의 스테이지 구성의 변형 예를 보여주는 도면이다.
도 9의 스테이지는 도 7의 스테이지에 비해 트랜지스터 TBv, 트랜지스터 T7a, 및 트랜지스터 T11을 더 포함할 수 있다.
도 9를 참조하면, 트랜지스터 TBv는 노드 Q에 일측 전극이 접속되고 게이트 온 전압(VEL)의 입력단에 게이트 전극이 접속된다. 트랜지스터 TBv는 노드 Q의 전위가 부트 스트랩핑 되는 기간 동안 턴 오프 되고, 그 외의 나머지 기간 동안에는 턴 온 상태를 유지한다. 여기서, 노드 Q의 전위는 게이트 온 전압(VEL)의 에미션 신호(EM(1))가 출력되는 기간 내에서 게이트 온 전압(VEL)의 클럭신호 ECLK1가 입력될 때마다 부트 스트랩핑된다.
트랜지스터 TBv는 노드 Q의 전위가 부트 스트랩핑 되는 기간 동안 턴 오프 됨으로써, 노드 Q의 전위 변동에 따른 트랜지스터들(T1,T2,T10)의 브레이크 다운(Break down) 현상을 억제할 수 있다.
다시 말해, 트랜지스터들 T1, T2의 일측 전극이 노드 Q에 직접 연결되면, 노드 Q의 전위가 부트 스트랩핑 될 때 트랜지스터들 T1,T2 각각의 소스-드레인 전압이 커져 트랜지스터들 T1, T2에 가해지는 부하(load)가 증가될 수 있다. 또한, 트랜지스터 T10의 게이트 전극이 노드 Q에 직접 연결되면, 노드 Q의 전위가 부트 스트랩핑 될 때 트랜지스터 T10의 게이트-소스 전압이 커져 트랜지스터 T10에 가해지는 부하(load)가 증가될 수 있다. 트랜지스터 TBv는 트랜지스터들(T1,T2,T10)에 가해지는 노드 Q의 전압 변동 영향을 억제함으로써, 트랜지스터들(T1,T2,T10)을 보호할 수 있다.
도 9를 참조하면, 트랜지스터 T7a은 트랜지스터 T7과 함께 듀얼 게이트 구조의 제2 출력 버퍼를 구성한다. 트랜지스터 T7a의 게이트 전극은 노드 QB에 접속되고, 제1 전극은 노드 Nc를 통해 트랜지스터 T7의 제2 전극에 접속되며, 제2 전극은 게이트 오프 전압(VEH)의 입력단에 접속된다. 듀얼 게이트 구조에서 제1 게이트전극과 제2 게이트전극은 동일한 전위를 가지도록 서로 연결되며, 채널 길이가 단일 게이트 구조에 비해 길어진다. 채널 길이가 길어지면 저항이 증가되므로 트랜지스터 오프시에 누설 전류가 감소되어, 동작의 안정성이 확보될 수 있다.
트랜지스터 T11은 트랜지스터들 T7,T7a로 구현되는 제2 출력 버퍼의 누설 전류를 억제하여 노드 Na에서 출력되는 게이트 온 전압(VEL)의 에미션 신호(EM(1))를 안정화 시키는 기능을 한다. 트랜지스터 T11의 게이트전극은 노드 Na에 접속되고, 제1 전극은 게이트 온 전압(VEL)의 입력단에 접속되며, 제2 전극은 트랜지스터 T7과 트랜지스터 T7a 사이의 노드 Nc에 접속된다.
도 9의 스테이지(ST1)의 노드 Na에서 출력되는 에미션 신호(EM(1))는 1 프레임 중의 대부분의 시간 동안 게이트 온 전압(VEL)을 유지한다. 만약 트랜지스터 T7 만으로 제2 출력 버퍼가 구성된 경우라면, 출력 노드(No)의 전위가 게이트 온 전압(VEL)을 유지할 때 트랜지스터 T7의 드레인-소스 전압 차이(VEH-VEL)가 크고, 이러한 상태가 장시간 지속되면 트랜지스터 T7이 열화 되기 쉽다. 열화로 인해 트랜지스터 T7에 누설 전류가 흐르면, 정상적인 에미션 신호(EM(1))가 출력될 수 없다.
이에 반해, 도 9와 같이 트랜지스터들 T7,T7a로 제2 출력 버퍼를 구성하고 노드 Nc에 트랜지스터 T11을 연결하는 경우, 노드 Na의 전위가 게이트 온 전압(VEL)을 유지하는 동안 트랜지스터 T11을 통해 노드 Nc에 게이트 온 전압(VEL)이 인가되므로, 트랜지스터 T7의 드레인-소스 전압 차이(VEL-VEL)가 이상적으로 "0"이 되고, 따라서 트랜지스터 T7의 열화가 방지된다. 설령, 노드 Na 전위가 게이트 온 전압(VEL)을 유지하는 동안 트랜지스터 T7a가 열화되더라도, 그러한 누설 전류 영향이 트랜지스터 T7에 의해 차단되어 노드 Na의 전위에 영향을 미치지 않게 된다.
도 10은 도 7에 도시된 스테이지의 동작 파형을 보여주는 파형도이다. 그리고, 도 11a 내지 도 11f는 도 10의 구간 내지 구간⑥에 각각 대응되는 스테이지의 동작 상태를 보여주는 도면들이다.
도 10 및 도 11a를 참조하면, 구간에서 외부 스타트 신호(EVST)와 클럭신호 ECLK1은 게이트 온 전압(VEL)으로 입력되고, 클럭신호 ECLK2는 게이트 오프 전압(VEH)으로 입력된다.
구간에서 게이트 온 전압(VEL)의 클럭신호 ECLK1에 의해 트랜지스터들 T2, T9가 턴 온 된다. 그리고, 게이트 오프 전압(VEH)의 클럭신호 ECLK2에 의해 트랜지스터들 T1, T4가 턴 오프 된다. 트랜지스터 T1의 턴 오프에 의해 노드 Q는 플로팅된다. 따라서, 노드 Q의 전위는 게이트 온 전압(VEL)의 클럭신호 ECLK1에 의해 부트 스트랩핑되어 게이트 온 전압(VEL)보다 낮은 부스팅 전압(VEL')이 된다.
구간에서, 노드 Q의 부스팅 전압(VEL')에 의해 트랜지스터들 T5,T10이 턴 온 된다. 트랜지스터 T5의 턴 온에 의해 노드 QB의 전위가 게이트 오프 전압(VEH)이 되고, 트랜지스터들 T5,T9의 턴 온에 의해 노드 Q'의 전위도 게이트 오프 전압(VEH)이 된다. 그리고, 노드 Q'의 게이트 오프 전압(VEH)에 의해 트랜지스터 T3이 턴 오프 된다.
구간에서, 노드 Q의 부스팅 전압(VEL')에 의해 트랜지스터 T6이 턴 온 되어 노드 Na에 게이트 온 전압(VEL)의 에미션 신호(EM(1))가 출력된다. 이때, 트랜지스터 T7은 노드 QB의 게이트 오프 전압(VEH)에 의해 턴 오프 된다.
도 10 및 도 11b를 참조하면, 구간에서 외부 스타트 신호(EVST)와 클럭신호 ECLK1은 게이트 오프 전압(VEH)으로 입력되고, 클럭신호 ECLK2는 게이트 온 전압(VEL)으로 입력된다.
구간에서 게이트 온 전압(VEL)의 클럭신호 ECLK2에 의해 트랜지스터들 T1,T4가 턴 온 된다. 이때, 트랜지스터 T1을 통해 게이트 오프 전압(VEH)의 외부 스타트 신호(EVST)가 노드 Q에 인가된다. 그리고, 트랜지스터 T4를 통해 게이트 온 전압(VEL)이 노드 Q'에 인가된다.
구간에서 게이트 오프 전압(VEH)의 클럭신호 ECLK1에 의해 트랜지스터들 T2, T9가 턴 오프 된다. 그리고, 노드 Q의 게이트 오프 전압(VEH)에 의해 트랜지스터들 T5, T10이 턴 오프 되고, 노드 Q'의 게이트 온 전압(VEL)에 의해 트랜지스터들 T3, T8이 턴 온 된다. 트랜지스터들 T5,T9의 턴 오프에 의해, 노드 QB는 플로팅되고 노드 QB의 전위는 구간에서의 게이트 오프 전압(VEH)을 유지한다.
구간에서 노드 Q의 게이트 오프 전압(VEH)에 의해 트랜지스터 T6이 턴 오프 되고, 노드 QB의 게이트 오프 전압(VEH)에 의해 트랜지스터 T7이 오프 상태를 유지한다. 따라서, 노드 Na는 플로팅되고 게이트 온 전압(VEL)의 에미션 신호(EM(1))가 노드 Na에서 유지된다.
도 10 및 도 11c를 참조하면, 구간③에서 외부 스타트 신호(EVST)와 클럭신호 ECLK2는 게이트 오프 전압(VEH)으로 입력되고, 클럭신호 ECLK1은 게이트 온 전압(VEL)으로 입력된다.
구간③에서 게이트 온 전압(VEL)의 클럭신호 ECLK1에 의해 트랜지스터들 T2, T9가 턴 온 된다. 그리고, 게이트 오프 전압(VEH)의 클럭신호 ECLK2에 의해 트랜지스터들 T1, T4가 턴 오프 된다. 트랜지스터 T4의 턴 오프에 의해 노드 Q'는 플로팅되고, 트랜지스터 T8은 온 상태를 유지한다. 이때, 트랜지스터 T8을 통해 게이트 온 전압(VEL)의 클럭신호 ECLK1가 노드 Nb에 인가되면, 커패시터 CQ'의 커플링 효과에 의해 노드 Q'의 전위가 게이트 온 전압(VEL)보다 낮은 부스팅 전압(VEL')이 된다.
구간③에서 노드 Q'의 부스팅 전압(VEL')에 의해 트랜지스터 T3이 턴 온 된다. 따라서, 트랜지스터들 T2,T3을 통해 게이트 오프 전압(VEH)이 노드 Q에 인가된다. 트랜지스터들 T5, T10은 노드 Q의 게이트 오프 전압(VEH)에 의해 턴 오프 된다. 그리고, 트랜지스터들 T8, T9를 통해 게이트 온 전압(VEL)의 클럭신호 ECLK1가 노드 QB에 인가된다.
구간③에서 노드 Q의 게이트 오프 전압(VEH)에 의해 트랜지스터 T6이 오프 상태를 유지하고, 노드 QB의 게이트 온 전압(VEL)에 의해 트랜지스터 T7이 턴 온 된다. 그리고, 트랜지스터 T7을 통해 게이트 오프 전압(VEH)의 에미션 신호(EM(1))가 노드 Na로 출력된다.
도 10 및 도 11d를 참조하면, 구간④에서 외부 스타트 신호(EVST)와 클럭신호 ECLK1은 게이트 오프 전압(VEH)으로 입력되고, 클럭신호 ECLK2는 게이트 온 전압(VEL)으로 입력된다.
구간④에서 게이트 온 전압(VEL)의 클럭신호 ECLK2에 의해 트랜지스터들 T1,T4가 턴 온 된다. 이때, 트랜지스터 T1을 통해 게이트 오프 전압(VEH)의 외부 스타트 신호(EVST)가 노드 Q에 인가된다. 그리고, 트랜지스터 T4를 통해 게이트 온 전압(VEL)이 노드 Q'에 인가된다.
구간④에서 게이트 오프 전압(VEH)의 클럭신호 ECLK1에 의해 트랜지스터들 T2, T9가 턴 오프 된다. 그리고, 노드 Q의 게이트 오프 전압(VEH)에 의해 트랜지스터들 T5, T10이 턴 오프 되고, 노드 Q'의 게이트 온 전압(VEL)에 의해 트랜지스터들 T3, T8이 턴 온 된다. 트랜지스터들 T5,T9의 턴 오프에 의해, 노드 QB는 플로팅되고 노드 QB의 전위는 구간③에서의 게이트 온 전압(VEL)을 유지한다.
구간④에서 노드 Q의 게이트 오프 전압(VEH)에 의해 트랜지스터 T6이 오프 상태를 유지하고, 노드 QB의 게이트 온 전압(VEL)에 의해 트랜지스터 T7이 온 상태를 유지한다. 따라서, 트랜지스터 T7을 통해 게이트 오프 전압(VEH)의 에미션 신호(EM(1))가 계속해서 노드 Na로 출력된다.
도 10 및 도 11e를 참조하면, 구간⑤에서 외부 스타트 신호(EVST)와 클럭신호 ECLK1은 게이트 온 전압(VEL)으로 입력되고, 클럭신호 ECLK2는 게이트 오프 전압(VEH)으로 입력된다.
구간⑤에서 게이트 온 전압(VEL)의 클럭신호 ECLK1에 의해 트랜지스터들 T2, T9가 턴 온 된다. 그리고, 게이트 오프 전압(VEH)의 클럭신호 ECLK2에 의해 트랜지스터들 T1, T4가 턴 오프 된다. 트랜지스터 T4의 턴 오프에 의해 노드 Q'는 플로팅되고, 트랜지스터 T8은 온 상태를 유지한다. 이때, 트랜지스터 T8을 통해 게이트 온 전압(VEL)의 클럭신호 ECLK1가 노드 Nb에 인가되면, 커패시터 CQ'의 커플링 효과에 의해 노드 Q'의 전위가 게이트 온 전압(VEL)보다 낮은 부스팅 전압(VEL')이 된다.
구간⑤에서 노드 Q'의 부스팅 전압(VEL')에 의해 트랜지스터 T3이 턴 온 된다. 따라서, 트랜지스터들 T2,T3을 통해 게이트 오프 전압(VEH)이 노드 Q에 인가된다. 트랜지스터들 T5, T10은 노드 Q의 게이트 오프 전압(VEH)에 의해 턴 오프 된다. 그리고, 트랜지스터들 T8, T9를 통해 게이트 온 전압(VEL)의 클럭신호 ECLK1가 노드 QB에 인가된다.
구간⑤에서 노드 Q의 게이트 오프 전압(VEH)에 의해 트랜지스터 T6이 오프 상태를 유지하고, 노드 QB의 게이트 온 전압(VEL)에 의해 트랜지스터 T7이 온 상태를 유지한다. 따라서, 트랜지스터 T7을 통해 게이트 오프 전압(VEH)의 에미션 신호(EM(1))가 계속해서 노드 Na로 출력된다.
도 10 및 도 11f를 참조하면, 구간⑥에서 외부 스타트 신호(EVST)와 클럭신호 ECLK2는 게이트 온 전압(VEL)으로 입력되고, 클럭신호 ECLK1은 게이트 오프 전압(VEH)으로 입력된다.
구간⑥에서 게이트 온 전압(VEL)의 클럭신호 ECLK2에 의해 트랜지스터들 T1,T4가 턴 온 된다. 이때, 트랜지스터 T1을 통해 게이트 온 전압(VEL)의 외부 스타트 신호(EVST)가 노드 Q에 인가된다. 그리고, 트랜지스터 T4를 통해 게이트 온 전압(VEL)이 노드 Q'에 인가된다.
구간⑥에서 게이트 오프 전압(VEH)의 클럭신호 ECLK1에 의해 트랜지스터들 T2, T9가 턴 오프 된다. 그리고, 노드 Q의 게이트 온 전압(VEL)에 의해 트랜지스터들 T5, T10이 턴 온 되고, 노드 Q'의 게이트 온 전압(VEL)에 의해 트랜지스터들 T3, T8이 턴 온 된다. 트랜지스터들 T5의 턴 온에 의해, 노드 QB에 게이트 오프 전압(VEH)이 인가된다.
구간⑥에서 노드 Q의 게이트 온 전압(VEL)에 의해 트랜지스터 T6이 턴 온 되고, 노드 QB의 게이트 오프 전압(VEH)에 의해 트랜지스터 T7이 턴 오프 된다. 따라서, 트랜지스터 T6을 통해 게이트 온 전압(VEL)의 에미션 신호(EM(1))가 노드 Na로 출력된다.
이러한 구간⑥에 이어 구간①이 후속된다. 그리고, 구간①에 이어 구간⑥이 후속된다. 이렇게 한 프레임 내의 잔여 기간 동안 구간①과 구간⑥이 다수회 교번될 수 있다.
전술한 바와 같이, 본 발명은 노드 Q에 연결되는 커패시터 CQ의 커패시턴스를 노드 Q에 형성되는 토탈 커패시턴스의 50% 이상으로 설정함으로써, 부트 스트랩핑 시에 노드 Q의 전위 변화분을 증가시킬 수 있다. 부트 스트랩핑 시에 노드 Q의 전위 변화분이 증가되면, 그 만큼 제1 출력 버퍼(트랜지스터 T6)의 게이트-소스 간 전압이 커지므로 에미션 신호는 게이트 온 전압으로 안정적으로 출력될 수 있다.
본 발명은 부트 스트랩핑시에 턴 오프 되는 트랜지스터 TBv를 노드 Q에 더 연결하여, 노드 Q에 일측 전극이 연결된 트랜지스터들의 소자 열화를 억제하고, 장치 신뢰성을 높일 수 있다.
본 발명은 제2 출력 버퍼(트랜지스터들 T7,T7a)를 듀얼 게이트로 구성하고, 게이트 온 전압의 에미션 신호가 출력되는 동안 트랜지스터들 T7,T7a 사이의 노드 Nc에 게이트 온 전압을 인가하여 제2 출력 버퍼의 누설 전류를 억제함으로써, 제2 출력 버퍼의 누설 전류로 인해 게이트 온 전압의 에미션 신호가 왜곡되는 현상을 미연에 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 게이트 드라이버
132 : 에미션 드라이버

Claims (12)

  1. 다수의 스테이지들을 갖는 게이트 드라이버에 있어서,
    상기 스테이지들 각각은,
    노드 Q가 활성화되는 동안 게이트 온 전압의 에미션 신호를 노드 Na에 출력하는 트랜지스터 T6;
    노드 QB가 활성화되는 동안 게이트 오프 전압의 에미션 신호를 상기 노드 Na에 출력하는 트랜지스터 T7;
    위상이 서로 반대되는 클럭신호 ECLK1과 클럭신호 ECLK2, 및 노드 Q'의 전위에 따라 상기 노드 Q의 전위를 제어하는 Q 제어부;
    상기 클럭신호 ECLK1, 상기 노드 Q의 전위, 및 상기 노드 Q'의 전위에 따라 상기 노드 QB의 전위를 제어하는 QB 제어부; 및
    상기 클럭신호 ECLK1의 입력단과 상기 노드 Q 사이에 접속되고 제1 커패시턴스를 갖는 커패시터 CQ를 포함하고,
    상기 제1 커패시턴스와 상기 노드 Q에 형성되는 기생 커패시턴스를 포함한 토탈 커패시턴스 대비 상기 제1 커패시턴스의 비율은 50% 이상인 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 노드 Q의 전위가 부트 스트랩핑(Boot strapping) 되는 동안, 상기 토탈 커패시턴스에 대한 상기 제1 커패시턴스의 비율이 높을수록 상기 트랜지스터 T6의 게이트-소스 간 전압이 커지는 게이트 드라이버.
  3. 제 2 항에 있어서,
    상기 노드 Q의 전위는,
    상기 게이트 온 전압의 에미션 신호가 출력되는 기간 내에서 게이트 온 전압의 상기 클럭신호 ECLK1가 입력될 때마다 부트 스트랩핑되는 게이트 드라이버.
  4. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 클럭신호 ECLK1, 상기 클럭신호 ECLK2 및 상기 노드 Q의 전위에 따라 상기 노드 Q'의 전위를 제어하는 Q' 제어부를 더 포함하는 게이트 드라이버.
  5. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 노드 Q에 일측 전극이 접속되고 게이트 온 전압의 입력단에 게이트 전극이 접속된 트랜지스터 TBv를 더 포함하고,
    상기 트랜지스터 TBv는 상기 노드 Q의 전위가 부트 스트랩핑 되는 동안 턴 오프 되는 게이트 드라이버.
  6. 제 5 항에 있어서,
    상기 노드 Q의 전위는,
    상기 게이트 온 전압의 에미션 신호가 출력되는 기간 내에서 게이트 온 전압의 상기 클럭신호 ECLK1가 입력될 때마다 부트 스트랩핑되는 게이트 드라이버.
  7. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 트랜지스터 T7의 일측 전극과 게이트 오프 전압의 입력단에 접속되고 상기 노드 QB의 전위에 따라 스위칭되는 트랜지스터 T7a; 및
    상기 트랜지스터 T7과 상기 트랜지스터 T7a 사이의 노드 Nc와 게이트 온 전압의 입력단에 접속되고 상기 노드 Na의 전위에 따라 스위칭되는 트랜지스터 T11을 더 포함하는 게이트 드라이버.
  8. 제 1 항에 있어서,
    상기 Q 제어부는,
    상기 클럭신호 ECLK2에 따라 스위칭되어 스타트 신호를 상기 노드 Q에 인가하는 트랜지스터 T1;
    상기 클럭신호 ECLK1에 따라 스위칭되며 일측 전극이 상기 노드 Q에 접속되는 트랜지스터 T2; 및
    상기 노드 Q'의 전위에 따라 스위칭되어 게이트 오프 전압을 상기 트랜지스터 T2의 타측 전극에 인가하는 트랜지스터 T3을 포함하는 게이트 드라이버.
  9. 제 4 항에 있어서,
    상기 QB 제어부는,
    상기 노드 Q'의 전위에 따라 스위칭되어 상기 클럭신호 ECLK1을 노드 Nb에 인가하는 트랜지스터 T8;
    상기 클럭신호 ECLK1에 따라 스위칭되어 상기 노드 Nb와 상기 노드 QB를 연결하는 트랜지스터 T9;
    상기 노드 Q의 전위에 따라 스위칭되어 게이트 오프 전압을 상기 노드 QB에 인가하는 트랜지스터 T5; 및
    상기 노드 QB와 상기 게이트 오프 전압의 입력단 사이에 접속되는 커패시터 CQB를 포함하는 게이트 드라이버.
  10. 제 9 항에 있어서,
    상기 Q' 제어부는,
    상기 노드 Q의 전위에 따라 스위칭되어 상기 클럭신호 ECLK2를 상기 노드 Q'에 인가하는 트랜지스터 T10;
    상기 클럭신호 ECLK2에 따라 스위칭되어 게이트 온 전압을 상기 노드 Q'에 인가하는 트랜지스터 T4; 및
    상기 노드 Q'와 상기 노드 Nb 사이에 접속된 커패시터 CQ'를 포함하는 게이트 드라이버.
  11. 픽셀들에 연결된 게이트라인들이 구비된 표시패널; 및
    상기 청구항 제1항 내지 제10항 중 어느 한 항의 상기 스테이지들을 통해 상기 에미션 신호를 생성하고, 상기 에미션 신호를 상기 게이트라인들에 공급하는 게이트 드라이버를 포함하는 전계 발광 표시장치.
  12. 제 11 항에 있어서,
    상기 픽셀들 각각은,
    OLED;
    게이트-소스 간 전압에 따라 상기 OLED에 흐르는 구동전류를 제어하는 구동 TFT; 및
    상기 에미션 신호에 따라 온/오프 되어 상기 OLED의 발광 타이밍을 결정하는 에미션 TFT를 포함하는 전계 발광 표시장치.
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