KR102367967B1 - 명령 지연 조절 회로를 포함하는 장치 및 방법 - Google Patents

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카즈타카 미야노
히로키 푸지사와
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마이크론 테크놀로지, 인크.
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Abstract

반도체 디바이스의 입력 신호 경로의 대기를 제어하기 위한 장치가 개시된다. 예시적인 장치는, 외부 클록 신호에 기초하여 기준 클록 신호 및 시스템 클록 신호를 제공하는 클록 입력 버퍼; 시스템 클록 신호와 명령 신호를 래치하고 그리고 명령 신호에 기초하여 신호를 더 제공하는 명령 해독기; 및 신호를 수신하고, 시스템 클록 신호와 신호를 래치하고 그리고 시프트 사이클 매개변수에 응답하여 클록-동기화된 판독 신호를 제공하는 클록 동기화 회로를 포함하는 명령 지연 조절 회로를 포함한다.

Description

명령 지연 조절 회로를 포함하는 장치 및 방법{METHODS AND APPARATUSES INCLUDING COMMAND DELAY ADJUSTMENT CIRCUIT}
높은 데이터 신뢰도, 메모리 액세스의 높은 속도 및 낮은 전력 소비는 반도체 메모리에서 요구되는 특징이다. 최근에, 메모리 액세스의 속도를 더 증가시키려는 노력이 있었다. 반도체 디바이스의 많은 동기식 집적 회로는 중요한 시간 요건을 충족하도록 클록 신호에 기초하여 작동을 수행한다.
펄스-신호 전송 시스템의 수행에 액세스하기 위해서, 윈도우 또는 "데이터 아이(data eye)" 패턴이 평가될 수도 있다. 데이터 신호의 각각에 대한 데이터 아이는 예를 들어, 타이밍 스큐(timing skew), 전압 및 전류 구동력과 같은, 신호에 영향을 주는 다양한 요인이 고려된 후에 각각의 신호가 유효한 실제 지속기간을 획정한다. 신호의 타이밍 스큐의 경우에, 버스의 라인의 로딩 및 이러한 라인의 물리적 길이와 같은 다양한 타이밍 에러로부터 종종 발생한다. 예를 들어, RMT(rank margining test)는 반도체 디바이스의 입력 버퍼의 수행 허용 오차를 평가하기 위해서 윈도우를 평가하도록 사용될 수도 있다. RMT에서, 기준 전압(VREF) 레벨은 수행 허용 오차로서 RMT의 마진을 테스트하도록 입력 고 전압(VIH)과 입력 저 전압(VIL) 간의 중간 지점으로부터 가변될 수도 있다. 입력 버퍼는 기준 전압이 미리 결정된 범위 내에 있는 한, 기준 전압이 시프트될지라도 어떤 에러 없이 작동되게 요구된다.
도 1은 명령 지연 조절 회로(130)를 포함한 장치(100)의 블록도이다. 장치(100)는 클록 입력 버퍼(110), 명령 입력 버퍼(111), 명령 해독기 회로(120), 명령 지연 조절 회로(130), 명령 신호와 클록 신호를 위한 신호 트리(190 및 191) 및 출력 버퍼(195)를 포함할 수도 있다.
명령 지연 조절 회로(130)는 DLL 클록 경로 및 명령 경로를 포함할 수도 있다. DLL 클록 경로는 명령 복제부(121), 및 클록 신호를 위한 지연선(141)을 포함할 수도 있다. 명령 복제부(121)는 명령 신호(CMD) 및 시스템 클록 신호(SCLK_CMD)에 응답하는 RdClk 신호를 제공할 시 명령 해독기 회로(120)의 지연을 복제한다. 명령 복제부(121)는 SCLK_DLL 신호를 지연할 수도 있고 그리고 지연된 시스템 클록 신호(SCLKD)를 지연선(141)에 제공할 수도 있다. 명령 경로는 명령 신호를 위한 지연선(140) 및 dQ-인에이블-지연(dQ-Enable-Delay: QED) 회로(160)를 포함한다. 명령 지연 조절 회로(130)는 DLL 클록 경로의 복제부(151), 위상 검출기(170) 및 클록 신호를 위한 지연선(141)과 함께 DLL 회로를 형성하는 DLL 제어 회로(180)를 더 포함한다.
명령 지연 조절 회로(130)는 dQ-인에이블-지연 회로(160)의 출력 신호의 대기 시간을 제공하는 동안 지연선(141)으로부터 DLL 클록 신호(DllClk)와 dQ-인에이블-지연 회로(160)의 출력 신호를 동기화할 수도 있다. 여기서 대기 시간은 예를 들어, 열 주소 스트로브(column address strobe: CAS) 대기 시간(CL)이고, 이는 클록 신호(CK)의 클록 주파수에 기초하여 설정될 수도 있다. CL 값은 메모리가 판독 명령을 수신할 때와 출력 버퍼(195)가 판독 명령에 응답하는 판독 데이터를 출력 버스로(예를 들어, 출력 버퍼(195) 뒤의 DQ 패드를 통해) 제공할 때 사이의 지연 시간을 설명할 수도 있다. CL 값은 클록 사이클의 수로서 나타날 수도 있다. 하나의 클록 사이클은 T로 표시될 수 있다.
그러나, 명령 복제부(121)로부터 SCLKD 신호의 지터(jitter)를 증가시키는 부작용, 및 증가된 유효 대기 전류(예를 들어, IDD3N)가 있다. 결국, SCLKD 신호의 지터는 DLL 클록 신호(DllClk)의 지터를 증가시키고, 이는 RMT의 마진의 감소를 유발한다. 따라서, 명령 복제부(121)를 추가함으로써 가능해지는 메모리 액세스의 더 높은 속도는 RMT의 마진의 감소를 유발할 수도 있고, 더 높은 전력 소비를 수반한다.
본 개시내용의 실시형태에 따른 예시적인 장치는, 제1 신호를 래치(latch)하기 위해서 제1 클록 신호에 응답하도록 구성될 수도 있는 제1 회로로서, 제2 신호를 제공하도록 구성될 수도 있는, 제1 회로; 및 제2 신호를 래치하기 위해서 제1 회로에 연결될 수도 있는 제2 회로로서, 제1 클록 신호와 실질적으로 동위상인 제1 출력 타이밍 신호에 응답하는 제2 신호에 기초하여 제3 신호를 제공하도록 구성될 수도 있는, 제2 회로를 포함할 수도 있다.
본 개시내용의 실시형태에 따른 또 다른 예시적인 장치는, 외부 클록 신호에 기초하여 기준 클록 신호 및 시스템 클록 신호를 제공하도록 구성될 수도 있는 클록 입력 버퍼; 시스템 클록 신호에 응답하는 명령 신호를 래치하도록 구성될 수도 있고 그리고 명령 신호에 기초하여 신호를 제공하도록 더 구성될 수도 있는 명령 해독기; 및 명령 지연 조절 회로를 포함할 수도 있다. 명령 지연 조절 회로는 명령 해독기로부터 신호를 수신하도록 구성될 수도 있고, 시스템 클록 신호에 응답하는 신호를 래치하도록 구성될 수도 있고 그리고 시프트 사이클 매개변수에 응답하여 클록-동기화된 판독 신호를 제공하도록 더 구성될 수도 있는, 클록 동기화 회로를 포함할 수도 있다.
본 개시내용의 실시형태에 따른 예시적인 방법은, 클록 입력 버퍼의 외부 클록 신호에 기초하여 기준 클록 신호 및 시스템 클록 신호를 제공하는 단계; 시스템 클록 신호에 응답하는 명령 신호를 래칭하는 단계; 명령 신호에 기초하여 신호를 제공하는 단계; 시스템 클록 신호에 응답하는 신호를 래칭하는 단계; 및 대기 시간 정보에 응답하는 시프트 사이클 매개변수에 응답하는 클록-동기화된 판독 신호를 제공하는 단계를 포함할 수도 있다.
도 1은 판독 작동 시 명령 지연 조절 회로를 포함한 장치의 블록도.
도 2는, 본 개시내용의 실시형태에 따른, 명령 지연 조절 회로를 포함한 장치의 블록도.
도 3은, 본 개시내용의 실시형태에 따른, 클록 동기화 회로의 블록도.
도 4a는, 본 개시내용의 실시형태에 따른, 클록 동기화 회로 내의 입력 포인터 레지스터의 셀의 도면.
도 4b는, 본 개시내용의 실시형태에 따른, 도 4a의 입력 포인터 레지스터의 셀의 신호의 타이밍도.
도 5는, 본 개시내용의 실시형태에 따른, 명령 지연 조절 회로를 포함한 장치 내의 명령 해독기 회로의 회로도.
도 6은, 본 개시내용의 실시형태에 따른, 명령 지연 조절 회로를 포함한 장치의 신호의 타이밍도.
본 개시내용의 다양한 실시형태는 첨부된 도면을 참조하여 아래에 상세히 설명될 것이다. 다음의 상세한 설명은 예시로써, 특정한 양태 및 본 발명이 실행될 수도 있는 실시형태를 도시하는 첨부된 도면을 참조한다. 이 실시형태는 당업자가 본 발명을 실행하게 하도록 충분히 상세하게 설명된다. 다른 실시형태가 활용될 수도 있고 그리고 구조적, 논리적 및 전기적 변화가 본 발명의 범위로부터 벗어나는 일 없이 행해질 수도 있다. 본 명세서에 개시된 다양한 실시형태는 일부 개시된 실시형태가 새로운 실시형태를 형성하도록 하나 이상의 다른 개시된 실시형태와 결합될 수 있기 때문에 상호 배타적일 필요가 없다.
도 2는, 본 개시내용의 실시형태에 따른, 명령 지연 조절 회로(230)를 포함한 장치(200)의 블록도이다. 장치(200)는 클록 입력 버퍼(210), 명령 입력 버퍼(211), 제1 회로(220)(본 명세서에서 명령 해독기 회로로서 또한 지칭될 수도 있음), 명령 지연 조절 회로(230), 명령 신호와 클록 신호를 위한 신호 트리(290 및 291) 및 출력 버퍼(295)를 포함할 수도 있다. 클록 입력 버퍼(210)는 둘 다 외부 클록 신호인 클록 신호(CK), 상보적 클록 신호(CKB)를 수신하고 그리고 상보적 재설정 신호(RESETB)를 더 수신한다. 클록 입력 버퍼(210)는 명령 해독기 회로(220)로부터 판독 명령에 기초하여 인에이블 신호(Rdi)를 더 수신한다. 클록 입력 버퍼(210)는 시스템 클록 신호(SCLK_CMD)와 기준 클록 신호(SCLK_DLL) 각각을, 적어도 부분적으로, 클록 신호(CK)와 상보적 클록 신호(CKB)에 제공할 수도 있다. 시스템 클록 신호(SCLK_CMD)와 기준 클록 신호(SCLK_DLL)는 서로 동기화될 수도 있거나 또는 서로 동위상일 수도 있다. 클록 입력 버퍼(210)는 적어도 부분적으로 인에이블 신호(Rdi)에 응답하여, 기준 클록 신호(SCLK_DLL)를 제공하는 것을 할 수도 있거나 못할 수도 있다. 명령 입력 버퍼(211)는 제1 신호(본 명세서에서 명령 신호(CMD)로서 또한 지칭될 수도 있음), 기준 전압(VREF) 및 상보적 신호(RESETB) 또는 클록 인에이블 신호(CKE)를 수신한다. 명령 입력 버퍼(211)는 명령 신호(CMD)를 명령 해독기 회로(220)에 제공한다. 명령 해독기 회로(220)는 시스템 클록 신호(SCLK_CMD) 및 명령 신호(CMD)를 수신한다. 명령 해독기 회로(220)는 제2 신호(본 명세서에서 명령 지연선 입력 신호(RdClk)로서 또한 지칭될 수도 있음)의 펄스를 제공하도록 시스템 클록 신호(SCLK_CMD)에 응답하여, 명령 신호(CMD)의 명령을 해독한다. 앞서 설명된 바와 같이, 명령 해독기 회로(220)는 판독 작동 동안 명령 신호에 응답하는 인에이블 신호(Rdi)를 제공할 수도 있다.
명령 지연 조절 회로(230)는 DLL 클록 경로 및 명령 경로를 포함할 수도 있다. DLL 클록 경로는 클록 신호를 위한 지연선 회로(241)를 포함할 수도 있다. 명령 경로는 제2 회로(231)(본 명세서에서 클록 동기화 회로로서 또한 지칭될 수도 있음), 명령 신호를 위한 지연선 회로(240) 및 제3 회로(260)(본 명세서에서 QED 회로로서 또한 지칭될 수도 있음)를 포함한다. 명령 지연 조절 회로(230)는 선택기 제어 신호 생성기 회로(232), DLL 클록 경로의 복제부(251), 위상 검출기(270) 및 지연 제어 회로(280)(본 명세서에서 DLL 제어 회로로서 또한 지칭될 수도 있음)를 더 포함한다. DLL 클록 경로의 복제부(251), 위상 검출기(270) 및 DLL 제어 회로(280)는 클록 신호를 위한 지연선(241)과 함께 DLL 회로를 형성한다. 클록 동기화 회로(231)는 명령 해독기 회로(220)로부터 명령 지연선 입력 신호(RdClk), 클록 입력 버퍼(210)로부터 시스템 클록 신호(SCLK_CMD), 그리고 선택기 제어 신호 생성기 회로(232)로부터 시프트 사이클 매개변수(X)(X[3:0])를 수신한다. 클록 동기화 회로(231)는 명령 해독기 회로(220)의 명령 해독 및 래칭(latching)에 기인한 시간 차(tDec)를 받아들이도록 제공된다. 클록 동기화 회로(231)는 명령 지연선 입력 신호(RdClk)의 상승 에지와 시스템 클록 신호(SCLK_CMD)의 상승 에지를 동기화하고, 그리고 제3 신호(본 명세서에서 클록-동기화된 판독 신호(RdClk_shift)로서 또한 지칭될 수도 있음)를 제공한다. 선택기 제어 신호 생성기 회로(232)는 시프트 사이클 매개변수(X)(X[3:0])를 클록 동기화 회로(231)와 QED 회로(260)에 제공할 수도 있다. 시프트 사이클 매개변수(X)는 시간 차(tDec)를 받아들이기 위해 시프트될 클록 사이클의 수(예를 들어, 이 실시형태에서 최대 3개의 클록 사이클)를 나타낸다. 일부 실시형태에서, 시프트 사이클 매개변수(X)는 3개보다 많은 클록 사이클을 나타낼 수도 있다. 선택기 제어 신호 생성기 회로(232)는 DLL 제어 회로(280)로부터 나중에 상세히 설명될 수도 있는 N 값 및 주파수 의존값일 수도 있는 미리 결정된 CL 값을 수신하고, 그리고 감산기를 사용하여 연장 기간("CL-N")을 X에 할당함으로써 시프트 사이클 매개변수(X)(X[3:0])를 DLL 재설정 시퀀스 또는 DLL 업데이트 시퀀스에 제공한다.
지연선(240 및 241)은 조절 가능한 지연 회로를 포함한다. 지연선(240)은 DLL 제어 회로(280)로부터 탭 신호(dTap[x:0]) 및 클록-동기화된 판독 신호(RdClk-shift)를 수신하고 그리고 제4 신호(본 명세서에서 지연된 판독 신호(RdDll)로서 또한 지칭될 수도 있음)를 제공한다. DLL 제어 회로(280)는, 기준 클록 신호(SCLK_DLL)와 피드백 클록 신호(SCLK_DLL_fb)가 서로 동위상인 동기 조건을 달성하기 위한 클록 사이클의 수일 수도 있는, 기준 클록 신호(SCLK_DLL)와 피드백 클록 신호(SCLK_DLL_fb) 사이의 타이밍 관계를 나타내는 N 값을 또한 제공한다. N 값은 동기 조건에 도달한 후에 선택기 제어 신호 생성기 회로(232) 및 QED 회로(260)에 제공될 수도 있다. QED 회로(260)는 지연선(240)으로부터 지연된 판독 신호(RdDll)와 지연선(241)으로부터 DLL 클록 신호(DllClk)를 동기화한다. QED 회로(260)는 N 값과 CL 값뿐만 아니라 시프트 사이클 매개변수(X)를 사용하여 지연된 판독 신호(RdDll)의 대기 시간을 조절한다. QED 회로(260)는 제5 신호(본 명세서에서 판독 활성화 신호로서 또한 지칭될 수도 있음)를 제공한다.
위상 검출기(270)는 모델 지연을 통한 피드백 클록 신호(SCLK_DLL_fb)와 기준 신호(SCLK_DLL) 간의 위상차를 검출하고 그리고 검출된 위상차를 DLL 제어 회로(280)에 제공한다. 기준 신호(SCLK_DLL)와 피드백 클록 신호(SCLK_DLL_fb) 간의 위상차에 기초하여, DLL 제어 회로(280)는 피드백 클록 신호(SCLK_DLL_fb)의 상승 에지와 기준 클록 신호(SCLK_DLL)의 상승 에지가 동기화되도록 지연선(240 및 241)의 지연을 조절할 수도 있다. DLL 제어 회로(280)는 지연선(240 및 241)을 실질적으로 동일한 지연을 갖도록 제어한다. 지연선(241)으로부터 DLL 클록 신호(DllClk)와 QED 회로(260)의 지연된 판독 신호(RdDll) 간의 래치 마진(latch margin)을 제공하기 위해서, 기준 클록 신호(SCLK_DLL)의 상승 에지와 클록-동기화된 판독 신호(RdClk_shift)의 상승 에지가 지연선(240) 전에 동기화되도록 제어된다. 클록 동기화 회로(231)를 포함함으로써, 2개의 지연선(240 및 241)은 동일한 지연을 갖도록 동일한 탭 신호(dTap[x:0])를 사용할 수 있다. 따라서, 기준 클록 신호(SCLK_DLL)의 상승 에지 타이밍과 클록-동기화된 판독 신호(RdClk_shift)의 상승 에지는 데이터 전송을 위한 명령 경로에 클록 동기화 회로(231)를 추가함으로써 동기화될 수 있다.
도 3은, 본 개시내용의 실시형태에 따른, 클록 동기화 회로의 블록도이다. 예를 들어, 클록 동기화 회로(30)는 도 2의 명령 경로의 클록 동기화 회로(231)일 수도 있다. 클록 동기화 회로(30)는 명령 지연선 입력 신호(RdClk), 시스템 클록 신호(SCLK_CMD) 및 시프트 사이클 매개변수(X)(X[3:0])를 수신하는 선입 선출(first-in-first-out: FIFO) 회로이다. 클록 동기화 회로(30)는 계수기 회로(310), 복수의 해독기 회로(320 및 321), 복수의 셀을 포함한 입력 포인터 레지스터(330) 및 복수의 셀을 포함한 출력 포인터 레지스터(331)를 포함한다. 복수의 해독기(320 및 321)는 4-비트 해독기일 수도 있다. FIFO 클록 신호는 계수기 회로(310)를 사용함으로써 생성될 수도 있다. 일부 실시형태에서, 계수기 회로(310)는 그레이 코드 계수기일 수도 있지만, 다른 실시형태에서, 다른 유형의 계수기가 계수기 회로(310)로서 사용될 수도 있다. 이 실시형태에서, 계수기 회로(310)는 2비트 계수기 회로일 수도 있고 그리고 입력 포인터 레지스터(330)와 출력 포인터 레지스터(331) 간에 공유될 수도 있다. 클록 동기화 회로(30)는 계수기 회로(310)의 출력 신호에 응답하여 지연된 계수기 신호를 해독기 회로(320)에 제공하는 지연 회로(340)를 계수기 회로(310)의 출력 노드에 또한 포함할 수도 있다. 지연 회로(340)는 "tDec + tSU"의 합과 같은, 시스템 클록 신호(SCLK_CMD)와 명령 지연선 입력 신호(RdClk) 간의 대기 시간을 보상할 수도 있고 여기서 tSU는 명령 지연선 입력 신호(RdClk)의 설정 시간이고 그리고 tDec는 명령 해독기 회로(220)의 명령 해독 및 래칭에 기인한 시간 지연이다. 지연 회로(340)는 DLL 클록 경로가 아닌 명령 경로에 있고, 따라서 지연 회로(340)는 기준 클록 신호(SCLK_DLL)의 지터를 증가시키지 않고, 이는 RMT의 마진을 개선할 수도 있다.
입력 포인터 레지스터(330)의 각각의 셀은 나중에 더 상세히 설명될 바와 같이, 더 낮은 전력 소비를 위해 2개의 래치(latch)를 포함할 수도 있다. 입력 포인터 레지스터(330)의 셀은 다른 실시형태에서 플립-플롭(flip-flop)일 수도 있다. 예를 들어, 입력 포인터 레지스터(330)의 셀([0] 내지 [3])의 각각은 해독기 회로(320)로부터 대응하는 포인터 입력 신호(PI)(<0> 내지 <3>)뿐만 아니라 명령 지연선 입력 신호(RdClk)를 수신한다. 예를 들어, 입력 포인터 레지스터(330)의 셀([0] 내지 [3])의 각각은 대응하는 포인터 입력 신호(PI)(<0> 내지 <3>)의 활성화에 응답하여 명령 지연선 입력 신호(RdClk)를 수신할 수도 있다. 입력 포인터 레지스터(330)의 셀([0] 내지 [3])은 출력 신호, 예컨대, 포인터 신호(RdClk_Out)(<0> 내지 <3>)를 선택기(350)에 제공한다. 선택기(350)는 선택기 제어 신호로서 시프트 사이클 매개변수(X)(X[3:0])를 수신하고 그리고 시프트 사이클 매개변수(X)(X[3:0])에 응답하여 경로를 선택한다. 출력 포인터 레지스터(331)의 셀은 플립-플롭일 수도 있다. 해독기 회로(321)는 계수기 회로(310)로부터 출력 신호 및 시스템 클록 신호(SCLK_CMD)를 수신하고 그리고 복수의 대응하는 포인터 출력 신호(PO)(<0> 내지 <3>)를 출력 포인터 레지스터(331)의 셀([0] 내지 [3])에 제공한다. 출력 포인터 레지스터(331)의 셀([0] 내지 [3])은 시프트 사이클 매개변수(X) 및 포인터 출력 신호(PO)(<0> 내지 <3>)에 응답하여 입력 포인터 레지스터(330)의 하나의 셀을 출력 포인터 레지스터(331)의 대응하는 셀에 선택적으로 연결함으로써 선택기(350)로부터 신호를 수신한다. 출력 포인터 레지스터(331)는 선택기(350)로부터 신호 및 OR 회로(360)를 통한 포인터 출력 신호(PO)(<0> 내지 <3>)에 응답하는 클록-동기화된 판독 신호(RdClk_shift)를 제공한다. 예를 들어, 출력 포인터 레지스터(331)의 셀([0] 내지 [3])의 각각은 대응하는 포인터 출력 신호(PO)(<0> 내지 <3>)의 활성화에 응답하여 클록-동기화된 판독 신호(RdClk_shift)를 제공할 수도 있다. 클록-동기화된 판독 신호(RdClk_shift)는 지연선, 예를 들어, 도 2의 지연선(240)에 제공될 수도 있다. 클록-동기화된 판독 신호(RdClk_shift)는 SCLK_CMD 신호와 동기화될 수도 있다.
도 4a는, 본 개시내용의 실시형태에 따른, 클록 동기화 회로 내의 입력 포인터 레지스터의 셀의 도면이다. 셀[0](530a), 셀[1](530b), 셀[2](530c) 및 셀[3](530d)은 도 3의 클록 동기화 회로(30) 내의 입력 포인터 레지스터(330)의 셀([0] 내지 [3])일 수도 있다. 셀(530a, 530b, 530c 및 530d)은 명령 지연선 입력 신호(RdClk)를 수신할 수도 있고 그리고 포인터 입력 신호(PI<0> 내지 PI<3>)에 각각 응답하는 포인터 신호(RdClk_Out)(<0> 내지 <3>)를 더 제공할 수도 있다. 셀(530a, 530b, 530c 및 530d)의 각각은 2개의 래치를 포함한다. 예를 들어, 셀[0](530a)은 AND 게이트(51a) 및 래치(52a 및 52b)를 포함한다. 래치(52a)는 2개의 NAND 게이트(521 및 522)를 포함할 수도 있고 그리고 래치(52b)는 2개의 NAND 게이트(523 및 524)를 포함할 수도 있다. 유사하게, 셀[1](530b)은 AND 게이트(51b) 및 래치(52c 및 52d)를 포함한다. 래치(52c)는 2개의 NAND 게이트(525 및 526)를 포함할 수도 있고 그리고 래치(52d)는 2개의 NAND 게이트(527 및 528)를 포함할 수도 있다.
도 4b는, 본 개시내용의 실시형태에 따른, 도 4a의 입력 포인터 레지스터의 셀의 신호의 타이밍도이다. 포인터 입력 신호(PI<0> 내지 PI<3>)는 명령 지연선 입력 신호(RdClk)의 펄스 폭(1T)을 가진 펄스 신호이고, 여기서 T는 하나의 클록 사이클이다. 포인터 입력 신호(PI<0> 내지 PI<3>)는 교대로, PI<0>, PI<1>, PI<2>, PI<3>의 순서로 활성화되고, 그리고 해독기 회로, 예컨대, 도 3의 해독기 회로(320)에 의해 제공된다.
예를 들어, 셀[0](530a)은 포인터 입력 신호(PI<0>)를 수신한다. 래치(52a)의 NAND 게이트(522)는 신호(EnF1<0>), NAND 게이트(521)의 출력 신호가 비활성인(예를 들어, 논리 저레벨임) 동안, 시간(T1) 및 시간(T3) 각각에서 포인터 입력 신호(PI<0>)의 상승 에지와 하강 에지에 응답하는 하강 에지와 상승 에지를 가진 신호(En1<0>)를 제공한다. NAND 게이트(521)는 시간(T3)에서 신호(En1<0>)의 상승 에지에 응답하는 하강 에지와 시간(T4)에서 명령 지연선 입력 신호(RdClk)의 하강 에지에 응답하는 상승 에지를 가진 신호(EnF1<0>)를 제공한다.
신호(En2<0>) 및 포인터 입력 신호(PI<0>)는 래치(52b)의 NAND 게이트(524)에 제공된다. 래치(52b)의 NAND 게이트(524)는 신호(En2<0>)의 논리 저레벨, NAND 게이트(523)의 출력 신호에 응답하여, 시간(T3)까지 그리고 시간(T3)으로부터 포인터 입력 신호(PI<0>)의 논리 저레벨에 더 응답하여, 활성인(예를 들어, 논리 고레벨임) 신호(EnF2<0>)를 제공한다. 래치(52b)의 NAND 게이트(523)는 신호(EnF2<0>)가 활성인(예를 들어, 논리 고레벨 "하이"임) 동안, 시간(T3) 및 시간(T4) 각각에서 신호(EnF1<0>)의 하강 에지와 상승 에지에 응답하는 상승 에지와 하강 에지를 가진 신호(En2<0>)를 제공한다. AND 게이트(51a)는 포인터 입력 신호(PI<0>) 및 신호(En2<0>)를 수신하고 그리고 비활성인(예를 들어, 논리 저레벨 "로우"임) 포인터 신호(RdClk_Out<0>)를 제공한다.
동시에, 셀[1](530b)은 포인터 입력 신호(PI<1>)를 수신한다. 래치(52c)의 NAND 게이트(526)는 시간(T4)에서 명령 지연선 입력 신호(RdClk)의 하강 에지에 응답하는 하강 에지를 갖고 그리고 시간(T5)에서 포인터 입력 신호(PI<1>)의 하강 에지에 응답하는 상승 에지를 가진 신호(En1<1>)를 제공한다. NAND 게이트(525)는 신호(En1<1>)가 시간(T4)까지 활성인(예를 들어, 논리 고레벨임) 동안, 시간(T2) 및 시간(T4) 각각에서 명령 지연선 입력 신호(RdClk)의 상승 에지와 하강 에지에 응답하는 하강 에지와 상승 에지를 가진 신호(EnF1<1>)를 제공한다. 신호(En2<1>) 및 포인터 입력 신호(PI<1>)는 래치(52d)의 NAND 게이트(528)에 제공된다. 래치(52d)의 NAND 게이트(528)는 시간(T3) 및 시간(T5) 각각에서 포인터 입력 신호(PI<1>)의 상승 에지와 하강 에지에 응답하는 하강 에지와 상승 에지를 가진 신호(EnF2<1>)를 제공한다. 래치(52d)의 NAND 게이트(527)는 신호(EnF1<1>)의 하강 에지에 응답하는 상승 에지를 갖고 그리고 신호(EnF2<1>)의 상승 에지에 응답하는 하강 에지를 가진 신호(En2<1>)를 제공한다. AND 게이트(51b)는 포인터 입력 신호(PI<1>) 및 신호(En2<1>)를 수신하고 그리고 시간(T3)에서 상승 에지 그리고 시간(T5)에서 하강 에지를 가진 포인터 신호(RdClk_Out<1>)를 제공한다.
따라서, 명령 지연선 입력 신호(RdClk)는 도 4b의 실시예에서 포인터 입력 신호(PI<1>)에 의해 캡처될 수도 있다. 위에서 설명된 바와 같이, 래치(52a) 및 래치(52c)는 포인터 입력 신호(PI<0> 및 PI<1>)의 상승 에지에 의해 명령 지연선 입력 신호(RdClk)를 캡처하고, 그리고 래치(52b) 및 래치(52d)는 펄스 폭(1T)을 제공한다.
도 5는, 본 개시내용의 실시형태에 따른, 명령 지연 조절 회로를 포함한 장치 내의 명령 해독기 회로의 회로도이다. 명령 해독기 회로(70)는 명령 해독 전 및 후에 시스템 클록 신호(SCLK_CMD)에 기초하여 클록 신호(GCLK)와 명령 신호(CMD)의 명령을 래치할 수도 있다. 명령 해독기 회로(70)에서, 명령 신호(CMD)는 지연(d1)을 가진 버퍼 게이트(73)에 제공된다. 시스템 클록 신호(SCLK_CMD)는 버퍼 게이트(73)의 지연(d1)과 대략 같은 지연(d2)을 제공하도록 지연부(71)에 제공되고, 그리고 지연부(71)는 클록 신호(GCLK)를 제공한다. 플립-플롭(74)은 클록 신호(GCLK)와 버퍼 게이트(73)로부터 지연된 명령 신호를 래치한다. 플립-플롭(74)으로부터 출력 신호는 해독기 회로(75)에 제공된다. 해독기 회로(75)는 플립-플롭(74)으로부터 출력 신호에 기초하여 명령을 해독할 수도 있고 그리고 출력 신호에 응답하는, 신호, 예를 들어, 판독 신호를 제공한다. 플립-플롭(76)은 클록 신호(GCLK')와 해독기 회로(75)로부터 신호를 래치하고 그리고 내부 판독 신호(Rd)를 제공한다. 지연(d3)을 가진 지연부(72)는 클록 신호(GCLK)를 수신하고 그리고 클록 신호(GCLK')를 제공한다. 지연부(72)의 지연(d3)은 플립-플롭(74), 해독기 회로(75) 및 플립-플롭(76)을 통해 유발된 지연과 같을 수도 있다. 플립-플롭(77)은 클록 신호(GCLK')와 내부 판독 신호(Rd)를 래치하고 그리고 인에이블 신호(Rdi)를 클록 입력 버퍼(210)에 제공한다. 지연(d4)을 가진 버퍼 게이트(78)는 내부 판독 신호(Rd)를 수신하고 그리고 명령 지연선 입력 신호(RdClk)를 도 2의 명령 지연 조절 회로(230)의 클록 동기화 회로(231)에 제공한다. 따라서, 대략 지연(d1, d3 및 d4)의 합인 시간 차(tDec)가 명령 지연선 입력 신호(RdClk)에 제공된다. 클록 동기화 회로(231)는 명령 지연선 입력 신호(RdClk)에 제공된 시간 차를 받아들이도록 구성된다.
도 6은, 본 개시내용의 실시형태에 따른, 명령 지연 조절 회로를 포함한 장치의 신호의 타이밍도이다. DLL이 재설정 또는 업데이트된 후에, 클록 신호(CK)는 도 2의 장치(200)의 클록 입력 버퍼(210)에 제공된다. 클록 신호(CK)는 T0, T1, T2, T3, T4, T5, T6, T7, T8, T9, .... T16, T17 등에서 상승 에지를 포함한 클록 펄스 신호이다. 클록 입력 버퍼(210)는 클록 신호(CK)에 응답하여 클록 입력 버퍼(210)에서 지연(tIB)을 가진 시스템 클록 신호(SCLK_CMD)를 제공한다. 판독 명령이 T0에서 발행될 때, 명령 입력 버퍼(211)는 명령 신호(CMD)의 판독 명령을 수신하고 그리고 명령 신호(CMD)를 명령 해독기 회로(220)에 제공한다. 시스템 클록 신호(SCLK_CMD)는 T0에서 클록 신호(CK)의 상승 에지에 응답하는 지연(tIB)을 가진 상승 에지를 갖는다. 클록 신호(GCLK)의 상승 에지는 도 5에서, 버퍼 게이트(73)에서의 지연(d1)과 같은, 지연부(71)에 기인한, 시스템 클록 신호(SCLK_CMD)의 상승 에지로부터의 지연(d2)을 갖는다. 인에이블 신호(Rdi)는 클록 신호(GCLK)의 상승 에지로부터의 지연(d3)을 가진 상승 에지를 갖는다. 명령 지연선 입력 신호(RdClk)는 버퍼 게이트(78)로부터 유발된 인에이블 신호(Rdi)로부터의 지연(d4)을 갖는다. 따라서, 명령 지연선 입력 신호(RdClk)는 "tDec(=d2+d3+d4)"의 지연을 갖는다. 인에이블 신호(Rdi)는 판독 작동 후에 버스트 엔드 신호(burst end signal)(미도시)에 의해 재설정될 수도 있다. 클록 동기화 회로(30)에서, 지연 회로(340)는 "tDec+ tSU"의 지연을 시스템 클록 신호(SCLK_CMD)로부터 포인터 입력 신호(PI<3:0>)로 제공한다. 도 6의 타이밍도에서, T0에서 시스템 클록 신호(SCLK_CMD)의 상승 에지로부터 "tDec+ tSU"의 지연을 갖는다. 따라서, 포인터 입력 신호(PI<0>)는 명령 지연선 입력 신호(RdClk)의 설정 시간인 명령 지연선 입력 신호(RdClk)로부터의 지연(tSU)을 갖는다.
예를 들어, 도 6의 타이밍도에서, 시프트 사이클 매개변수(X)는 이 실시예에서 3개이고, 이는 RdClk_shift 신호가 시스템 클록 신호(SCLK_CMD)의 대응하는 펄스로부터 3개의 사이클 지연을 갖는다는 것을 의미한다. 포인터 출력 신호(PO<3>)는 포인터 입력 신호(PI<0>)의 활성화 바로 후에 활성화된다. 포인터 출력 신호(PO<2>-PO<0>)는 비활성 상태(예를 들어, 논리 저레벨임)를 유지할 수도 있다. 따라서, RdClk_shift 신호는 포인터 출력 신호(PO<3>)에 응답하여 활성화된다. 피드백 클록 신호(SCLK_DLL_fb)는 클록 입력 버퍼(210)에서의 지연(tIB), 트리(290)에서의 지연(tTREE)과 DllClk로부터 출력 버퍼(295)에서의 지연(tOB)의 합을 갖는다. N 값은 이 실시예에서 5개이고, 이는 피드백 클록 신호(SCLK_DLL_fb) 신호가 시스템 클록 신호(SCLK_CMD)의 대응하는 펄스로부터 5개의 사이클 지연을 갖는다는 것을 의미한다. 예를 들어, 지연된 판독 신호(RdDll)는 지연(tDL)을 가진 지연선(240) 뒤의 QED 회로(260)의 DLL 클록 신호(DllClk)의 하강 에지와 래치된다. QED 회로(260)의 지연된 판독 신호(RdDll)와 DLL 클록 신호(DllClk) 간의 래치 마진 "tlat"를 보장하기 위해서, 기준 클록 신호(SCLK_DLL)의 상승 에지와 클록-동기화된 판독 신호(RdClk_shift)의 상승 에지는 앞서 설명된 바와 같이 클록 동기화 회로(231)에 의해 동기화될 수 있다. QED 회로(260) 는 지연된 판독 신호(RdDll)를 총 (CL-N-X) 사이클만큼 시프트함으로써 DLL 클록 신호(DllClk)와 지연된 판독 신호(RdDll)를 동기화한다. 따라서, DQ 신호의 출력 데이터는 DLL 클록 신호(DllClk)로부터 총 "tTree+tOB+(CL-N-X)*T"인 지연을 갖는다.
당업자는 본 명세서에 개시된 실시형태와 연관되어 설명된, 다양한 예시적인 논리 블록, 구성, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 프로세서에 의해 실행된 컴퓨터 소프트웨어 또는 둘 다의 조합으로서 구현될 수도 있다는 것을 또한 이해할 것이다. 다양한 예시적인 컴포넌트, 블록, 구성, 모듈, 회로 및 단계는 일반적으로 그 기능에 관하여 위에서 설명된다. 숙련자는 각각의 특정한 적용을 위해 가변되는 방식으로 설명된 기능을 구현할 수도 있지만, 이러한 구현 결정은 본 개시내용의 범위를 벗어나게 되는 것으로 해석되어서는 안 된다.
개시된 실시형태의 이전의 설명은 당업자가 개시된 실시형태를 만들거나 또는 사용하게 하도록 제공된다. 이 실시형태에 대한 다양한 변경이 당업자에게 손쉽게 분명해질 것이고 그리고 본 명세서에 규정된 원리는 본 개시내용의 범위로부터 벗어나는 일 없이 다른 실시형태에 적용될 수도 있다. 따라서, 본 개시내용은 본 명세서에 나타낸 실시형태로 제한되는 것으로 의도되지 않지만 다음의 청구항에 의해 규정된 바와 같은 원리와 새로운 특징과 일치하는 가능한 가장 넓은 범위를 부여한다.

Claims (37)

  1. 장치로서,
    제1 신호를 래치(latch)하기 위해 제1 클록 신호에 응답하도록 구성되는 제1 회로로서, 제2 신호를 제공하도록 구성되는, 상기 제1 회로;
    상기 제2 신호를 래치하기 위해 상기 제1 회로에 연결된 제2 회로로서, 상기 제1 클록 신호와 실질적으로 동위상인 제1 출력 타이밍 신호에 응답하여, 상기 제2 신호에 기초하여 제3 신호를 제공하도록 구성되는, 상기 제2 회로; 및
    인에이블 신호에 응답하여 상기 제1 클록 신호를 생성하도록 구성되는 클록 입력 버퍼 회로를 포함하고,
    상기 제1 회로는 상기 클록 입력 버퍼 회로에 연결되고 그리고 상기 인에이블 신호를 상기 클록 입력 버퍼에 제공하도록 더 구성되는, 장치.
  2. 제1항에 있어서, 상기 제1 회로는 상기 제2 신호를 제공하기 위해 상기 제1 신호를 해독하도록 구성되는, 장치.
  3. 제2항에 있어서, 상기 제1 회로는 명령 해독기 회로이고 그리고 상기 제1 신호는 명령 신호를 포함하는, 장치.
  4. 제1항에 있어서,
    상기 제1 클록 신호와 실질적으로 동위상인 제2 클록 신호를 수신하도록 구성되고 그리고 조절 가능한 제1 지연만큼 상기 제2 클록 신호를 지연시킴으로써 제3 클록 신호를 제공하도록 더 구성되는 제1 지연 회로;
    상기 제2 회로에 연결되고 그리고 조절 가능한 제2 지연만큼 상기 제3 신호를 지연시킴으로써 제4 신호를 제공하도록 구성되는 제2 지연 회로; 및
    상기 제1 회로의 상기 제1 지연과 상기 제2 지연 회로의 상기 제2 지연을 서로 실질적으로 같게 조절하도록 구성되는 지연 제어 회로를 더 포함하는, 장치.
  5. 제4항에 있어서,
    상기 제2 지연 회로에 연결되고 그리고 상기 제3 클록 신호 및 대기 시간 정보에 응답하여 상기 제4 신호를 지연시킴으로써 제5 신호를 제공하도록 구성되는 제3 회로; 및
    상기 제3 회로에 연결되고 그리고 상기 제5 신호에 응답하여 활성화되도록 구성되고 그리고 상기 제3 클록 신호에 응답하여 작동되도록 더 구성되는 출력 버퍼를 더 포함하는, 장치.
  6. 제1항에 있어서, 상기 제2 회로는 상기 제1 클록 신호로부터 동위상으로 지연되는 제1 입력 신호에 응답하여 상기 제2 신호를 래치하도록 더 구성되는, 장치.
  7. 제6항에 있어서,
    상기 제2 회로는,
    상기 제1 클록 신호를 수신하도록 구성되고 그리고 상기 제1 클록 신호에 응답하여 복수의 타이밍 제어 신호를 제공하도록 더 구성되는 계수기 회로;
    상기 계수기 회로에 연결되고 그리고 상기 타이밍 제어 신호들을 지연시킴으로써 복수의 제2 입력 타이밍 신호를 제공하도록 구성되는 제3 지연 회로;
    상기 제3 지연 회로에 연결되고 그리고 상기 제2 입력 타이밍 신호들을 해독함으로써 제1 입력 타이밍 신호를 제공하도록 구성되는 제1 해독기; 및
    상기 계수기 회로에 연결되고 그리고 상기 타이밍 제어 신호들을 해독함으로써 상기 제1 출력 타이밍 신호를 제공하도록 구성되는 제2 해독기를 더 포함하는, 장치.
  8. 제7항에 있어서, 상기 제3 지연 회로는 실질적으로 일정한 제1 지연을 나타내도록 구성되는, 장치.
  9. 제7항에 있어서,
    상기 제1 해독기는 상기 제2 입력 타이밍 신호들을 해독함으로써 제3 입력 타이밍 신호를 제공하도록 더 구성되고,
    상기 제2 해독기는 상기 타이밍 제어 신호들을 해독함으로써 제2 출력 타이밍 신호를 제공하도록 더 구성되고, 그리고
    상기 제2 회로는,
    상기 제1 회로에 공동으로 연결되고 그리고 상기 제1 입력 타이밍 신호와 상기 제2 입력 타이밍 신호 각각에 응답하여 상기 제2 신호를 래치하도록 구성되는 제1 및 제2 입력 래치 회로(input latch circuit);
    상기 제1 및 제2 입력 래치 회로에 연결되고 그리고 상기 제1 출력 타이밍 신호와 상기 제2 출력 타이밍 신호 각각에 응답하여 상기 제3 신호를 출력하도록 구성되는 제1 및 제2 출력 래치 회로(output latch circuit); 및
    상기 제1 및 제2 입력 래치 회로에 각각 연결된 제1 및 제2 입력 노드와 상기 제1 및 제2 출력 래치 회로에 각각 연결된 제1 및 제2 출력 노드를 포함하는 선택기 회로로서, 선택기 제어 신호에 응답하여 상기 제1 및 제2 입력 래치 회로를 상기 제1 및 제2 출력 래치 회로에 연결하도록 구성되는, 상기 선택기 회로를 더 포함하는, 장치.
  10. 제9항에 있어서,
    상기 제2 회로에 연결되고 그리고 대기 시간 정보에 응답하여 상기 선택기 제어 신호를 제공하도록 구성되는 제3 회로를 더 포함하는, 장치.
  11. 방법으로서,
    시스템 클록 신호를 제공하는 단계;
    상기 시스템 클록 신호에 응답하여 명령 신호들을 래칭(latching)하는 단계;
    상기 명령 신호들에 기초하여 신호를 제공하는 단계;
    상기 시스템 클록 신호에 응답하여 상기 신호를 래칭하는 단계; 및
    대기 시간 정보에 응답하여 클록-동기화된 판독 신호를 제공하는 단계를 포함하고,
    상기 클록-동기화된 판독 신호를 제공하도록 사용되는 상기 대기 시간 정보는 상기 시스템 클록 신호와 상기 클록-동기화된 판독 신호 간의 대기 시간이고, 상기 클록-동기화된 판독 신호는 상기 시스템 클록 신호에 응답하여 상기 신호를 래칭하는 것 및 상기 명령 신호들에 모두 기초하여 제공되는, 방법.
  12. 제11항에 있어서, 상기 시스템 클록 신호는 외부 클록 신호에 기초하는, 방법.
  13. 제11항에 있어서, 상기 클록-동기화된 판독 신호는 상기 대기 시간 정보에 응답하여 시프트 사이클 매개변수에 응답하는, 방법.
  14. 제11항에 있어서, 상기 시스템 클록 신호에 응답하여 명령 신호들을 래칭하는 단계는,
    상기 시스템 클록 신호에 응답하는 제1 클록 신호에 응답하여 상기 명령 신호들을 래칭하는 단계;
    상기 명령 신호들의 판독 명령 또는 작성 명령에 응답하여 출력 신호로서 판독 신호 또는 작성 신호를 제공하는 단계;
    상기 제1 클록 신호에 응답하는 제2 클록 신호에 응답하여 상기 판독 신호 또는 상기 작성 신호를 래칭하는 단계;
    상기 래칭된 판독 신호 또는 상기 래칭된 작성 신호를 내부 신호로서 제공하는 단계;
    상기 제2 클록 신호에 응답하여 상기 내부 신호를 래칭하는 단계; 및
    상기 래칭된 내부 신호에 응답하여 인에이블 신호를 제공하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 시스템 클록 신호를 제공하는 단계는,
    상기 인에이블 신호에 응답하여 기준 클록 신호를 제공하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 시스템 클록 신호를 제공하는 단계는,
    외부 클록 신호에 기초하여 상기 기준 클록 신호 및 상기 시스템 클록 신호를 제공하는 단계를 포함하는, 방법.
  17. 제11항에 있어서, 상기 시스템 클록 신호에 응답하여 상기 신호를 래칭하는 단계는,
    상기 시스템 클록 신호를 수신하는 단계;
    상기 시스템 클록 신호에 응답하여 복수의 제1 타이밍 제어 신호를 제공하는 단계;
    상기 시스템 클록 신호로부터 미리 결정된 지연을 가진 복수의 제2 타이밍 제어 신호를 제공하는 단계; 및
    상기 복수의 제2 타이밍 제어 신호를 해독함으로써 포인터 입력 신호들을 제공하는 단계를 포함하고,
    상기 대기 시간 정보에 응답하여 상기 클록-동기화된 판독 신호를 제공하는 단계는,
    상기 시스템 클록 신호 및 상기 복수의 제1 타이밍 제어 신호를 수신하는 단계; 및
    상기 시스템 클록 신호에 응답하여 상기 복수의 제1 타이밍 제어 신호를 해독함으로써 포인터 출력 신호들을 제공하는 단계를 포함하는, 방법.
  18. 장치로서,
    제1 및 제2 클록 신호를 제공하도록 구성된 클록 버퍼;
    상기 제1 클록 신호를 수신하도록 구성된 제1 지연 라인;
    상기 제2 클록 신호 및 명령 신호를 수신하도록 구성된 명령 해독기로서, 상기 제2 클록 신호에 적어도 부분적으로 응답하여 상기 명령 신호에 대한 해독 동작을 수행하도록 더 구성되는, 상기 명령 해독기;
    상기 제2 클록 신호 및 상기 명령 해독기의 출력을 수신하도록 구성된 동기화 회로로서, 상기 제2 클록 신호에 적어도 부분적으로 응답하여 상기 명령 해독기의 상기 출력에 대해 동기화 동작을 수행하도록 더 구성되는, 상기 동기화 회로; 및
    상기 동기화 회로의 출력을 수신하도록 구성된 제2 지연 라인을 포함하는, 장치.
  19. 제18항에 있어서, 상기 명령 해독기는 상기 클록 버퍼가 상기 제1 클록 신호를 제공하도록 하는 인에이블 신호를 제공하도록 더 구성되는, 장치.
  20. 제19항에 있어서, 상기 명령 해독기는 판독 명령인 상기 명령 신호에 적어도 부분적으로 응답하여 상기 인에이블 신호를 제공하도록 구성되는, 장치.
  21. 제18항에 있어서, 상기 동기화 회로는 상기 명령 해독기의 상기 출력을 상기 제2 클록 신호와 동기화하도록 구성되는, 장치.
  22. 제21항에 있어서, 상기 명령 해독기의 상기 출력은, 상기 명령 해독기의 상기 출력의 상승 에지가 상기 제2 클록 신호의 상승 에지와 동기화되도록, 상기 제2 클록 신호와 동기화되는, 장치.
  23. 제18항에 있어서, 상기 제1 및 제2 클록 신호는 서로 실질적으로 동위상인, 장치.
  24. 제18항에 있어서, 상기 제1 및 제2 지연 라인의 출력들을 수신하도록 구성된 dQ-인에이블-지연(dQ-Enable-Delay, QED) 회로를 더 포함하는, 장치.
  25. 제24항에 있어서,
    상기 제1 지연 라인의 상기 출력을 수신하도록 구성된 복제 클록 경로;
    상기 제1 클록 신호 및 상기 복제 클록 경로의 출력을 수신하도록 구성된 위상 검출기; 및
    상기 위상 검출기의 출력에 적어도 부분적으로 응답하여 상기 제1 및 제2 지연 라인을 제어하도록 구성되는 제어 회로를 더 포함하는, 장치.
  26. 제25항에 있어서, 상기 명령 해독기에 상기 명령 신호를 제공하도록 구성된 명령 버퍼를 더 포함하는, 장치.
  27. 장치로서,
    클록 신호를 제공하도록 구성된 클록 버퍼;
    상기 클록 신호 및 명령 신호를 수신하도록 구성된 명령 해독기로서, 해독된 명령 신호를 제공하기 위해 상기 클록 신호에 적어도 부분적으로 응답하여 상기 명령 신호를 해독하도록 더 구성되며, 상기 해독된 명령 신호는 상기 클록 신호와 비동기화되는, 상기 명령 해독기; 및
    상기 클록 신호 및 상기 해독된 명령 신호를 수신하도록 구성된 동기화 회로로서, 동기화된 명령 신호를 제공하기 위해 상기 해독된 명령 신호를 상기 클록 신호에 동기화하도록 더 구성되는, 상기 동기화 회로를 포함하는, 장치.
  28. 제27항에 있어서, 상기 동기화 회로는, 상기 동기화된 명령 신호의 상승 에지가 상기 클록 신호의 상승 에지와 동기화되도록, 상기 해독된 명령 신호를 상기 클록 신호와 동기화하도록 구성되는, 장치.
  29. 제28항에 있어서, 상기 클록 버퍼는 인에이블 신호에 적어도 부분적으로 응답하여 추가 클록 신호를 제공하도록 더 구성되는, 장치.
  30. 제29항에 있어서, 상기 명령 해독기는 상기 해독된 명령 신호를 제공하기 전에 상기 클록 버퍼에 상기 인에이블 신호를 제공하도록 더 구성되는, 장치.
  31. 제29항에 있어서, 상기 동기화된 명령 신호의 상기 상승 에지가 상기 추가 클록 신호의 상승 에지와 동기화되도록, 상기 클록 신호와 상기 추가 클록 신호는 서로 실질적으로 동위상인, 장치.
  32. 방법으로서,
    서로 실질적으로 동위상인 제1 및 제2 클록 신호를 제공하는 단계;
    해독된 명령 신호를 제공하기 위해 상기 제2 클록 신호에 적어도 부분적으로 응답하여 명령 신호를 해독하는 단계로서, 상기 해독된 명령 신호는 상기 제2 클록 신호와 비동기적인, 상기 명령 신호를 해독하는 단계; 및
    동기화된 명령 신호를 제공하기 위해 상기 해독된 명령 신호를 상기 제2 클록 신호에 동기화하는 단계로서, 상기 동기화는 상기 명령 신호가 상기 제1 클록 신호와 동기화되도록 하는, 상기 해독된 명령 신호를 상기 제2 클록 신호에 동기화하는 단계를 포함하는, 방법.
  33. 제32항에 있어서, 상기 제1 및 제2 클록 신호를 제공하는 단계는,
    인에이블 신호에 적어도 부분적으로 응답하여 상기 제1 클록 신호를 제공하는 단계; 및
    상기 인에이블 신호에 관계없이 상기 제2 클록 신호를 제공하는 단계를 포함하는, 방법.
  34. 제33항에 있어서,
    상기 해독된 명령 신호가 제공되기 전에 상기 인에이블 신호를 제공하는 단계를 더 포함하는, 방법.
  35. 제32항에 있어서, 상기 동기화된 명령 신호는, 상기 동기화된 명령 신호의 상승 에지가 상기 제1 및 제2 클록 신호 각각의 상승 에지와 동기화되도록, 상기 제1 및 제2 클록 신호 각각과 동기화되는, 방법.
  36. 제32항에 있어서,
    상기 제1 클록 신호 및 상기 동기화된 명령 신호 각각을 지연시키는 단계를 더 포함하는, 방법.
  37. 제36항에 있어서, 상기 제1 클록 신호 및 상기 동기화된 명령 신호는 서로 실질적으로 동일한 양만큼 지연되는, 방법.
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