TWI388123B - 相位偵測器，相位比較器及時脈同步裝置 - Google Patents

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Description

相位偵測器，相位比較器及時脈同步裝置
本發明係關於一種偵測一比較時脈之一相位相對於一參考時脈之一相位之一偏移的相位偵測器、偵測相位延遲及相位超前之相位比較器及同步兩個時脈之相位的時脈同步裝置。
本發明包含於2008年2月28日向日本專利局同時申請之日本專利申請案JP 2008-047157與JP 2008-047158相關的標的，其全部內容係以引用的方式併入本文內。
在一時脈同步系統中由一鎖相迴路(以下稱為"PLL")與一延遲鎖定迴路(以下稱為"DLL")所表示的一時脈產生器係用於保持在外部資料(一外部時脈)與一內部時脈之間同步所必不可少的一元件電路。使用時脈產生器來準確調整在外部時脈與內部時脈之間的一相位關係在構造一穩定的時脈同步系統時極為重要。
圖8係在顯示為時脈產生器之一範例的一數位系統中的一DLL之一組態的一方塊圖。該DLL包括一相位比較器1，其比較在一外部時脈CLKEXT 與一內部時脈CLKINT 之間的一相位差；一遞增/遞減計數器(以下稱為"計數器")2，其依據來自相位比較器1之輸出信號UP與DN來控制延遲時間；及一延遲線3與一時脈驅動器4，其執行延遲時間之調整。
圖9係組態一延遲線之一延遲單元之一範例的一電路圖。該延遲單元包括反相器INV1、INV2及INV3、開關SW1及SW2，及電容器C1及C2。在此延遲線內，將電容器C1及C2連接至該延遲線及與其斷開係依據來自圖8中所示之計數器2的一輸出信號n位元之一位準來加以切換，由此實現一延遲數量之調整。
圖10係該數位DLL之一時序圖。參考此時序圖來解釋相位調整的一操作原理。當內部時脈CLKINT 係從外部時脈CLKEXT 延遲(圖10中所顯示之一週期1)時，信號DN係處於一"H"位準，圖8中所示之計數器2遞減計數，用於延遲調整之電容器(圖9中所示之電容器C1及C2)係與該延遲線相繼地斷開，且在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變窄。
相反，當內部時脈CLKINT 追趕外部時脈CLKEXT (圖10中所顯示之一週期2)時，信號UP係處於"H"位準，圖8中所示之計數器2遞增計數，用於延遲調整之電容器(圖9中所示之電容器C1及C2)係相繼地連接至該延遲線，且在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變窄。
使用以上所解釋的組態與該等操作，顯然使在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變得更靠近零。使相位差更靠近零之準確度實質上取決於相位比較器1之準確度。換言之，為了設計一高度準確的時脈產生器，必需設計可高度準確偵測在外部時脈CLKEXT 與內部時脈CLKINT 之間相位差的相位比較器1。
圖11係用於解釋一過去相位比較器的一圖式。圖12係用於解釋該過去相位比較器之輸入及輸出波形的一圖式。如圖11中所示，在該過去相位比較器中，使用一D型正反器(以下稱為"DFF")。內部時脈CLKINT 係作為一資料信號D來連接而外部時脈CLKEXT 係作為一時脈信號CK來連接。信號UP係連接至一正相位輸出Q而信號DN係連接至一負相位輸出Qb。
如圖12中所示，當內部時脈CLKINT 係從外部時脈CLKEXT 延遲時，信號DN係處於"H"位準。當內部時脈CLKINT 從外部時脈CLKEXT 超前時，信號UP係處於"H"位準。因此，可看到實現該相位比較器之一功能。在此組態下，該DFF之一死區之變窄引起相位差偵測準確度的一增加。因此，可藉由使用高速響應並具有一較窄死區的一動態DFF來改良相位偵測準確度。
圖13係該動態DFF之一範例之一電路圖。此電路係一真實信號相位時脈(以下稱為"TSPC")DFF。該動態DFF係僅使用一正相位時脈來致動以實現高速與一較窄死區。
該DFF包括一第一鎖存器電路L1，其包括一第一p通道電晶體P1、一第二p通道電晶體P2及一第一n通道電晶體N1；一第二鎖存器電路L2，其包括一第三p通道電晶體P3、一第二n通道電晶體N2及一第三n通道電晶體N3；一第三鎖存器電路L3，其包括一第四p通道電晶體P4、一第四n通道電晶體N4及一第五n通道電晶體N5；及一反相器4。
一資料信號D係連接至第一p通道電晶體P1與第一n通道電晶體N1之閘極。一時脈信號CK係連接至第二p通道電晶體P2、第三p通道電晶體P3、第三n通道電晶體N3及第四n通道電晶體N4之閘極。
第一鎖存器電路L1之一輸出信號NC係連接至第二n通道電晶體N2之一閘極。第二鎖存器電路L2之一輸出信號X係連接至第四p通道電晶體P4與第五n通道電晶體N5之閘極。
圖14係在捕獲該DFF之資料信號D之一"L"位準時的一時序圖。當資料信號D與時脈信號CK變成"L"位準時，一內部節點NC變成"H"位準。響應此點，第二n通道電晶體N3係接通且一內部節點A亦變成"H"位準。
當時脈信號CK變成"H"位準時，內部節點NC變成一浮動狀態。由於第三n通道電晶體N2在此時序接通，故內部節點A變成"L"位準。在浮動狀態下的內部節點NC之位準受到由於第二n通道電晶體N2之一閘極電容所引起之耦合影響而下降。因此，第二n通道電晶體N2之互導gm下降，一內部節點X之一信號變化減慢，且一延遲在時脈信號CK之上升時序與一"L"輸出之間發生。
在直至內部節點NC響應資料信號D之上升而變成"L"位準且第二n通道電晶體N2截止為止的時間與從時脈信號CK之上升起直至內部節點X變成"L"位準為止之間的一差異係視為資料保持時間之一邊限。因此，該資料保持時間之邊限係由於內部節點NC響應時脈信號CK上升而下降至一中間位準而被破壞。換言之，高速與較窄死區之效能由於存在一內部之浮動節點而被破壞。
作為TSPC-DFF之改良之一範例，在過去，揭示一種用於連接用於下拉的一n通道電晶體至內部節點NC並使用藉由延遲時脈信號CK所獲得的一信號來控制其一閘極位準的技術(參見JP-A-2005-318479)。
如圖11中所示，當僅藉由一DFF來實現相位比較器時，若該DFF之死區寬度減少至短於可由圖9中所示之延遲單元控制的延遲時間，則該DFF重複遞增計數與遞減計數且不鎖定一相位。因此，難以過多地變窄DFF之死區寬度。從此一視點看，還使用圖15中所示之一相位比較器。在此相位比較器中，其中UP(或DOWN)為"H"的一週期對應於一相位差。當UP與DOWN兩者均上升時，一正反器重設且UP與DOWN兩者均下降(參見圖16)。
然而，甚至使用JP-A-2005-318479中所揭示之技術，內部節點NC終究在其中延遲時脈信號CK之時間期間處於浮動狀態下。因此，仍未解決破壞高速與較窄死區之效能的問題。
在JP-A-2005-318479中所揭示之正反器電路中，儘管將一延遲時脈輸入至第六個n通道電晶體N6，但仍將一正常時脈(一未延遲時脈)輸入至第二p通道電晶體P2。因此，在該時脈從"L"位準變成"H"位準之後直至該延遲時脈從"L"位準變成"H"位準為止，一節點N1仍保持浮動。
還可想像亦將該延遲時脈輸入至第二p通道電晶體P2。然而，在此情況下，節點N1之預充電時間在該正常時脈從"H"位準變成"L"位準時減少。因此，可能在一更高頻率下致動節點N1時，預充電變得不足以致引起故障。
此相位比較器廣泛用於一類比型DLL中。當將該相位比較器應用於數位DLL時，還必需變窄作為捕獲一UP(或DOWN)脈衝之一下一級電路的一計數器之一死區。當UP與DOWN兩者均上升時，該正反器重設且UP與DOWN兩者均下降。然而，實際上，由於直至該正反器重設為止有限的時間係必需，故存在其中兩個輸出瞬間上升的一週期。因此，作為下一級電路的計數器會引起故障。
因此，期望提供一種正反器電路，其具有一較窄死區，可高速操作，且適用於一可穩定操作的相位比較器。
還期望作為用於一時脈同步系統內的一相位比較器，提供一種相位比較器，其可在同步時脈時確定地鎖定一相位而不影響在一下一級處的一計數器。
依據本發明之一具體實施例，提供一種正反器電路，其包括：一第一鎖存器電路，其接收一資料信號與一上升延遲時脈信號之輸入，該上升延遲時脈信號係藉由僅延遲一時脈信號之上升來獲得，在其中該資料信號下降的一狀態下依據該上升延遲時脈信號之下降來升高一第一節點之一信號，並依據該上升延遲時脈信號之上升來降低該第一節點之該信號；一第二鎖存器電路，其接收該第一節點之該信號與該時脈信號之輸入並在該時脈信號在其中該第一節點之該信號上升的一狀態下下降時的時序來降低一第二節點之一信號；一第三鎖存器電路，其接收該第二節點之該信號與該時脈信號之輸入並產生一輸出信號用於在其中該時脈信號上升的一狀態下維持該資料信號；及一下拉電路，其使用該上升延遲時脈信號來下拉該第一節點之該信號。
依據該具體實施例，由於該下拉電路係提供於該第一節點內，故可抑制該第一節點之一浮動週期之發生。另外，由於用於僅延遲上升之一信號係給出至該下拉電路與該第一鎖存器電路，故不延遲該下降且可抑制該第一節點之預充電時間之一損失。
該正反器電路係其中一計時反相器電路係連接至該第二節點的一正反器電路。此使得可防止該第二節點之浮動。
該第一鎖存器電路包括串聯連接的一第一p通道電晶體、一第二p通道電晶體及一第一n通道電晶體。該資料信號係輸入至該第一p通道電晶體與該第一n通道電晶體之閘極。該上升延遲時脈信號係輸入至該第二p通道電晶體之一閘極。
該第二鎖存器電路包括串聯連接的一第三p通道電晶體、一第二n通道電晶體及一第三n通道電晶體。該時脈信號係輸入至該第三p通道電晶體與該第三n通道電晶體之閘極。該第一節點之該信號係輸入至該第二n通道電晶體之一閘極。
該第三鎖存器電路包括串聯連接的一第四p通道電晶體、一第四n通道電晶體及一第五n通道電晶體。該第二節點之該信號係輸入至該第四p通道電晶體與該第五n通道電晶體之閘極。該時脈信號係輸入至該第四n通道電晶體之一閘極。
該下拉電路包括一第六n通道電晶體。該上升延遲時脈信號係輸入至該第六n通道電晶體之一閘極。該第一節點係連接至該第六n通道電晶體之一源極。
該計時反相器電路包括串聯連接的一第五p通道電晶體、一第六p通道電晶體、一第七n通道電晶體及一第八n通道電晶體。該第一節點信號係輸入至該第五p通道電晶體之一閘極。該第二節點之該信號係經由一反相器來輸入至該第六p通道電晶體與該第七n通道電晶體之閘極。該時脈信號係輸入至該第八n通道電晶體之一閘極。
依據本發明之另一具體實施例，提供一種相位偵測器，其包括：一第一相位比較單元，其偵測一比較時脈之一相位相對於一參考時脈之一相位的一偏移；一第二相位比較單元，其關於參考時脈與該比較時脈之一者在延遲或超前一預定時間的一狀態下偵測兩個時脈之相位的一偏移；及一AND單元，其作為該相移偵測之一結果輸出該第一相位比較單元之一輸出與該第二相位比較單元之一輸出的一AND。
依據該具體實施例，在該第二相位比較單元內的相位之一偏移之一偵測結果係在相對於在該第一相位比較單元內的該等相位之偏移之一偵測結果延遲或超前該預定時間之狀態下的一偵測結果。因此，來自該AND單元的一輸出在該等相位之偏移從延遲變成超前或從超前變成延遲時的一級處變成一"L"位準。可固定該相移之偵測結果。
依據另一具體實施例，提供一種相位比較器，其包括：一延遲相位偵測單元，其偵測一比較時脈之一相位相對於一參考時脈之一相位的一延遲；及一超前相位偵測單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的超前。該延遲相位偵測單元包括：一第一相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的延遲；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一預定時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的一延遲；及一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之一輸出與該第二相位比較單元之一輸出的一AND。該超前相位偵測單元包括：一第三相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；一第四相位比較單元，其關於該參考時脈與該比較時脈之一者來在延遲或超前該預定時間的一狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；及一第二AND單元，其作為該相位超前偵測之一桔果輸出該第三相位比較單元之一輸出與該第四相位比較單元之一輸出的一AND。
依據該具體實施例，當該延遲相位偵測單元與該超前相位偵測單元偵測一相位之延遲或超前時，在該延遲相位偵測單元中，在該第二相位比較單元內的一相位之延遲之一偵測結果係在相對於在該第一相位比較單元內的該相位之延遲之一偵測結果延遲或超前該預定時間之狀態下的一偵測結果。在該超前相位偵測單元中，在該第四相位比較單元內的一相位之超前之一偵測結果係在相對於在該第三相位比較單元內的該相位之超前之一偵測結果延遲或超前該預定時間之狀態下的一偵測結果。因此，來自該第一AND單元的一輸出或來自該第二AND單元的一輸出在該等相位之偏移從延遲變成超前或從超前變成延遲時的一級處變成"L"位準。可固定該相移之偵測結果。
依據本發明之另一具體實施例，提供一種相位比較器，其包括：一第一相位比較單元，其偵測該比較時脈之一相位相對於一參考時脈之一相位的一偏移並在相位延遲與相位超前時以相反相位來輸出信號；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一預定時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的延遲；一第三相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該預定時間之狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位之超前；一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之相位延遲之一輸出與該第二相位比較單元之一輸出的一AND；及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第一相位比較單元之相位超前之一輸出與該第三相位比較單元之一輸出的一AND。
依據該具體實施例，當該相位比較器偵測一相位之延遲或超前時，在該第二相位比較單元內的一相位之延遲之一偵測結果係在相對於在該第一相位比較單元內的該相位之延遲之一偵測結果延遲或超前該預定時間之狀態下的一偵測結果。在該第三相位比較單元內的一相位之超前之一偵測結果係在相對於在該第一相位比較單元中的該相位之超前之一偵測結果延遲或超前該預定時間之狀態下的一偵測結果。因此，來自該第一AND單元的一輸出或來自該第二AND單元的一輸出在該等相位之偏移從延遲變成超前或從超前變成延遲時的一級處變成"L"位準。可固定相移之偵測結果。
依據本發明之另一具體實施例，提供一種時脈同步裝置，其同步一參考時脈之一相位與一比較時脈之一相位，該時脈同步裝置包括：一相位比較器，其偵測該比較時脈之該相位相對於該參考時脈之該相位之延遲及超前；一遞增/遞減計數器，其基於來自該相位比較器的一偵測結果來輸出一計數值；及一延遲線，其基於輸出自該遞增/遞減計數器之計數值來調整複數個延遲元件之一介入數量並調整該比較時脈之延遲元件之一延遲數量。該相位比較器包括一延遲相位偵測單元，其包括：一第一相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的延遲；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一最小延遲時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的一延遲；及一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之一輸出與該第二相位比較單元之一輸出的一AND；及一超前相位偵測單元，其包括：一第三相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；一第四相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該最小延遲時間的狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第三相位比較單元之一輸出與該第四相位比較單元之一輸出的一AND。
依據該具體實施例，當該時脈同步裝置同步該參考時脈與該比較時脈時，在該延遲相位偵測單元中，在該第二相位比較單元內的一相位之延遲之一偵測結果係在相對於在該第一相位比較單元中的該相位之延遲之一偵測結果延遲或超前該最小延遲時間之狀態下的一偵測結果。在該超前相位偵測單元中，在該第四相位比較單元中的一相位之超前之一偵測結果係在相對於在該第三相位比較單元中的該相位之超前之一偵測結果延遲或超前該最小延遲時間之狀態下的一偵測結果。因此，來自該第一AND單元的一輸出或來自該第二AND單元的一輸出在該等相位之偏移從延遲變成超前或從超前變成延遲時的一級處變成"L"位準。該相移可在該等延遲元件之最小延遲時間內固定在一狀態下。
依據本發明之另一具體實施例，提供一種時脈同步裝置，其同步一參考時脈之一相位與一比較時脈之一相位，該時脈同步裝置包括：一相位比較器，其偵測該比較時脈之該相位相對於該參考時脈之該相位之延遲及超前；一遞增/遞減計數器，其基於來自該相位比較器的一偵測結果來輸出一計數值；及一延遲線，其基於輸出自該遞增/遞減計數器之計數值來調整複數個延遲元件之一介入數量並調整該比較時脈之延遲元件之一延遲數量。該相位比較器包括：一第一相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的一偏移並在相位延遲與相位超前時以相反相位來輸出信號；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一最小延遲時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的延遲；一第三相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該最小延遲時間之狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位之超前；一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之相位延遲之一輸出與該第二相位比較單元之一輸出的一AND；及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第一相位比較單元之相位超前之一輸出與該第三相位比較單元之一輸出的一AND。
依據該具體實施例，當該時脈同步裝置同步該參考時脈與該比較時脈時，在該第二相位比較單元中的一相位之延遲之一偵測結果係在相對於在該第一相位比較單元中的該相位之延遲之一偵測結果延遲或超前該最小延遲時間之狀態下的一偵測結果。在該第三相位比較單元內的一相位之超前之一偵測結果係在相對於在該第一相位比較單元中的該相位之超前之一偵測結果延遲或超前該最小延遲時間之狀態下的一偵測結果。因此，來自該第一AND單元的一輸出或來自該第二AND單元的一輸出在該等相位之偏移從延遲變成超前或從超前變成延遲時在一級處變成"L"位準。該相移可在該等延遲元件之最小延遲時間內固定在一狀態下。
依據該等具體實施例，在該正反器電路內，一死區係較窄且一高速操作係可行。可組態一可穩定操作的相位比較器。
依據該等具體實施例，可作為用於該時脈同步系統的該相位比較器來提供一種相位比較器，其可在同步時脈時確定地鎖定一相位而不影響在下一級處的一計數器。
下面參考附圖來解釋本發明之一具體實施例。
正反器電路
在依據此具體實施例之一相位偵測器與一相位比較器中，可偵測一相位之延遲及超前，抑制其中交替重複延遲及超前的一共振操作，並確定地鎖定該相位。因此，可應用一正反器電路，其可高速操作並具有一較窄死區。下面解釋適用於依據此具體實施例之相位偵測器與相位比較器的一正反器電路。
依據此具體實施例之正反器電路係應用作為(例如)在圖8中所示之一數位系統之一DLL中的一相位比較器1。該DLL包括相位比較器1，其比較在一外部時脈CLKEXT 與一內部時脈CLKINT 之間的一相位差；一計數器22，其使用來自相位比較器1之輸出信號UP與DN來控制延遲時間；及延遲線3與時脈驅動器4，其執行延遲時間之調整。
該延遲線包括一延遲單元，其包括反相器INV1、INV2及INV3、開關SW1及SW2，及電容器C1及C2，如圖9中所示。調整一延遲數量係藉由依據來自圖8中所示之計數器2之一輸出信號n位元之一位準切換電容器C1及C2連接至該延遲線及與其斷開來加以實現。
在該DLL中，當內部時脈CLKINT 係從外部時脈CLKEXT 延遲時，信號DN係處於一"H"位準，計數器2遞減計數，用於延遲調整之電容器(圖9中所示之電容器C1及C2)係相繼地與該延遲線斷開，且在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變窄。
反之，當內部時脈CLKINT 追趕外部時脈CLKEXT 時，信號UP係處於"H"位準，計數器2遞增計數，用於延遲調整之電容器(圖9中所示之電容器C1及C2)係相繼地連接至該延遲線，且在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變窄。
如圖11中所示，當用於該DLL之相位比較器係由一DFF組態時，內部時脈CLKINT 係連接至一資料輸入單元(一資料信號D)而外部時脈CLKEXT 係連接至一時脈輸入單元。信號UP係連接至一正相位輸出Q而信號DN係連接至一負相位輸出Qb。依據此具體實施例之正反器電路係用於此一DLL之相位比較器中並具有下面所解釋的一組態。
圖4係用於解釋適用於依據此具體實施例之相位偵測器與相位比較器之正反器電路的一電路圖。此正反器電路主要為一TSPC型DFF。依據此具體實施例之正反器電路包括：一第一鎖存器電路L1，其接收一資料信號D與一上升延遲時脈信號CKd之輸入，該上升延遲時脈信號係藉由僅延遲一時脈信號CK之上升來獲得，在其中該資料信號D下降的一狀態下依據該上升延遲時脈信號CKd之下降來升高作為一第一節點之一內部節點NC的一信號，以及依據該上升延遲時脈信號CKd之上升來降低內部節點NC之信號；一第二鎖存器電路L2，其接收內部節點NC之該信號與時脈信號CK之輸入並在時脈信號CK在其中內部節點NC之該信號上升的一狀態下下降時的時序來降低作為一第二節點的一內部節點X之一信號；一第三鎖存器電路L3，其接收內部節點X之該信號與時脈信號CK之輸入並產生一輸出信號Q用於在其中時脈信號CK上升的一狀態下維持資料信號D；及一下拉電路PD，其使用上升延遲時脈信號CKd來下拉內部節點NC之該信號。
上升延遲時脈信號CKd係由一上升延遲電路DC來產生。圖5係一上升延遲電路之一範例的一電路圖。在一輸入級處，一p通道電晶體P7之互導gm係設定得較大且一n通道電晶體N9之互導gm係設定得較小。在下一級處，互導係相反地設定。依此方式，在一輸入信號(一時脈信號)之一上升邊緣處的傳播延遲係設定得較大且該輸入信號之一下降邊緣之傳播延遲係設定得較小。
在依據此具體實施例之正反器電路中，在第一鎖存器電路L1中，一第一p通道電晶體P1、一第二p通道電晶體P2及一第一n通道電晶體N1係串聯連接。資料信號D係輸入至第一p通道電晶體P1與第一n通道電晶體N1之閘極。該上升延遲時脈信號CKd係輸入至第二p通道電晶體P2之一閘極。
在第二鎖存器電路L2中，一第三p通道電晶體P3、一第二n通道電晶體N2及一第三n通道電晶體N3係串聯連接。時脈信號CK係輸入至第三p通道電晶體P3與第三n通道電晶體N3之閘極。內部節點NC之信號係輸入至第二n通道電晶體N2之一閘極。
在第三鎖存器電路L3中，一第四p通道電晶體P4、一第四n通道電晶體N4及一第五n通道電晶體N5係串聯連接。內部節點X之信號係輸入至第四p通道電晶體P4與第五n通道電晶體N5之閘極。時脈信號CK係輸入至第四n通道電晶體N4之一閘極。
下拉電路PD包括一第六n通道電晶體N6。上升延遲時脈信號CKd係輸入至第六n通道電晶體N6之一閘極。內部節點NC係連接至第六n通道電晶體N6之一源極。
由於下拉電路PD係連接至內部節點NC，故可防止內部節點NC在一操作期間浮動。換言之，係藉由添加用於下拉的第六n通道電晶體N6至內部節點NC並使用上升延遲時脈信號CKd來控制第六n通道電晶體N6之一閘極電位與形成鎖存器電路L1之第二p通道電晶體P2之一閘極電位來防止內部節點NC在一操作週期期間變成一浮動位準。
在此具體實施例中，一計時反相器電路CINV係連接至內部節點X。時脈信號CK與內部節點NC之信號係輸入至計時反相器電路CINV。內部節點X之浮動係在時脈信號CK之上升時藉由內部節點NC之信號來加以防止。
明確而言，在計時反相器電路CINV中，一第五p通道電晶體P5、一第六p通道電晶體P6、一第七n通道電晶體N7及一第八n通道電晶體N8係串聯連接。內部節點NC之信號係輸入至第五p通道電晶體P5之一閘極。內部節點X之信號係經由反相器INV3來輸入至第六p通道電晶體P6與第七n通道電晶體N7之閘極。時脈信號CK係輸入至第八n通道電晶體N8之一閘極。
計時反相器電路CINV使用內部節點NC而不是時脈信號CK來執行第五p通道電晶體P5之一閘極電位之控制，由此防止內部節點NC在一操作週期期間浮動而不干擾內部節點X之一信號變化。
以上所說明的特定電路組態僅為一範例。該正反器電路不限於該電路，只要該正反器電路執行相同的操作即可。
解釋該正反器電路之一操作原理。圖6係用於解釋該正反器電路之一操作原理的一時序圖。首先，當資料信號D與時脈信號CK變成一"L"位準時，上升延遲時脈信號CKd還透過上升延遲電路DC來變成"L"位準。內部節點NC變成一"H"位準。此刻，由於在下降時的傳播延遲係藉由上升延遲電路DC來儘可能地抑制，故可抑制內部節點NC之預充電時間之一損失。
響應內部節點NC之"H"位準，第二n通道電晶體N2係接通且一內部節點A也變成"H"位準。
隨後，當時脈信號CK變成"H"位準時，內部節點A變成"L"位準且內部節點X也變成"L"位準。此刻，內部節點NC係藉由受上升延遲時脈信號CKd控制的第六n通道電晶體N6來下拉並固定至"H"位準(不浮動)。隨後，高速執行內部節點X之一變化。
在經過時間t3之後，上升延遲時脈信號CKd變成"H"位準而第六n通道電晶體N6係截止。延遲時間t3係設定至內部節點X變化且反相器INV3響應所必需的時間。
同時，第五p通道電晶體P5係接通。因此，內部節點X維持該狀態。
如上所解釋，在依據此具體實施例之正反器電路中，不存在在一操作週期期間浮動的一節點。因此，可執行一穩定操作而不破壞諸如高速與較窄死區的TSPC-DFF之特性。
相位偵測器
圖1係用於解釋依據此具體實施例之相位偵測器之一電路圖。此相位偵測器K1包括一第一相位比較單元K1a，其偵測一比較時脈之一相位相對於一參考時脈之一相位的一偏移；一第二相位比較單元K1b，其關於該參考時脈與該比較時脈之一者在延遲一預定時間之一狀態下偵測兩個時脈之相位之一偏移；及一AND單元AND1，其作為該相移偵測之一結果來輸出第一相位比較單元k1a之一輸出與第二相位比較單元k1b之一輸出的一AND。
在圖1中所示之相位偵測器K1中，內部時脈CLKINT 與外部時脈CLKEXT 之一者係用作該參考時脈而另一者係用作該比較時脈。明確而言，作為TSPCDFF 1與TSPCDFF 2(作為稍後所解釋之正反器電路)之一時脈信號CK的一時脈輸入係該參考時脈而作為一資料信號D的一時脈輸入係該比較時脈。
第一相位比較單元K1a包括一TSPCDFF 1作為一TSPC型DFF。另外，類似於圖8中所示之延遲單元，第一相位比較單元K1a包括緩衝器BUF1及BUF2與延遲單元1及2。緩衝器BUF1與延遲單元1係連接至用於輸入該比較時脈的TSPCDFF 1之一資料信號D的一線。緩衝器BUF2與延遲單元2係連接至用於輸入該參考時脈的TSPCDFF 2之時脈信號CK的一線。
第二相位比較單元K1b包括一TSPCDFF 2作為一TSPC型DFF。另外，類似於圖8中所示之延遲單元，第二相位比較單元K1b包括緩衝器BUF3與BUF4與延遲單元3及4。緩衝器BUF3與延遲單元3係連接至用於輸入該比較時脈的TSPCDFF 2之資料信號D的一線。緩衝器BUF4與延遲單元4係連接至用於輸入該參考時脈的TSPCDFF 2之時脈信號CK的一線。
如上所解釋，第一相位比較單元K1a與第二相位比較單元K1b具有相同的組態。然而，第一相位比較單元K1a與第二相位比較單元K1b係不同，因為第一相位比較單元K1a之兩個延遲單元1及2係延遲關閉，第二相位比較單元K1b之延遲單元3係延遲開啟且延遲單元4係延遲關閉。
因此，第一相位比較單元K1a可在目前時刻獲得一結果作為該參考時脈與該比較時脈之相位之一偏移的一偵測結果。第二相位比較單元K1b可在延遲相當於一延遲單元之一延遲時間(一最小延遲時間)之狀態下獲得一結果作為該等相位之偏移的一偵測結果。該些偵測結果係輸入至AND單元AND1。
因此，當第一相位比較單元K1a與第二相位比較單元K1b兩者偵測該參考時脈與該比較時脈之該等相位之延遲或超前時，指示偵測到該等相位之延遲或超前的一"H"位準信號係從AND單元AND1輸出。當第一相位比較單元K1a與第二相位比較單元K1b未偵測到該等相位之延遲或超前時，指示未偵測到該等相位之延遲或超前的一"L"位準信號係從AND單元AND1輸出。
在該第一相位比較單元K1a內的該等相位之偏移之偵測結果係在目前時刻的一結果。在第二相位比較單元K1b內的該等相位之偏移之偵測結果係延遲相當於一延遲單元的延遲時間(最小延遲時間)之狀態的一結果。因此，即使該參考時脈與該比較時脈之該等相位之一延遲及超前關係反轉，第一相位比較單元K1a與第二相位比較單元K1b之偵測結果不會彼此立即一致。第二相位比較單元K1b之偵測結果係延遲相當於一延遲單元的時間。
因此、在該參考時脈與該比較時脈之該等相位之偏移從延遲變成超前或從超前變成延遲時的一級處，來自AND單元AND1的一輸出係在相當於一延遲單元的延遲時間內固定至"L"位準。因此，例如，可抑制其中該參考時脈之相位與該比較時脈之相位交替重複延遲及超前的一共振現象。
在圖1中所示之相位偵測器K1之組態範例中，在第二相位比較單元K1b內的該等相位之偏移之偵測係相對於在第一相位比較單元K1b內的該等相位之偏移之偵測來延遲相當於一延遲單元的時間。然而，可在第二相位比較單元K1b內的該等相位之偏移之偵測係相對於在第一相位比較單元K1a內的該等相位之偏移之偵測超前相當於一延遲單元的時間時獲得相同的效果。
在此情況下，設定第一相位比較單元K1a之延遲單元1及2兩者至延遲開啟，設定第二相位比較單元K1b之延遲單元3至延遲關閉，並設定延遲單元4至延遲開啟係足夠。
相位比較器
圖1中所示之相位偵測器可藉由應用該相位偵測器至偵測該參考時脈與該比較時脈之相位延遲的一延遲相位偵測單元與偵測相位超前的一超前相位偵測單元來用作一相位比較器。
圖2係用於解釋運用依據此具體實施例之相位偵測器之一相位比較器之一組態範例(1)的一電路圖。此相位比較器使得可藉由使用具有高速與較窄死區的依據此具體實施例之正反器電路(TSPC型DFF)並添加用於同時監控在一目前狀態下的一相位關係與在一計數器超前或延遲1位元之一狀態下的一相位關係的構件來確定地找到一鎖定點。
該相位比較器包括一延遲相位偵測單元K1與一超前相位偵測單元K2。在相位偵測單元K1與K2中，外部時脈CLKEXT 與內部時脈CLKINT 係連接至相反的連接目的地。
延遲相位偵測器單元K1包括一目前相位關係比較單元K11、一遞減計數一後相位關係比較單元K12及AND單元AND1。超前相位偵測器單元K2包括一目前相位關係比較單元K21、一遞增計數一後相位關係比較單元K22及AND單元AND2。
目前相位關係比較單元K11包括TSPCDFF 1作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，目前相位關係比較單元K11包括緩衝器BUF1及BUF2與延遲單元1及2。
在目前相位關係比較單元K11中，內部時脈CLKINT 係經由緩衝器BUF1從延遲單元1輸入至TSPCDFF 1之資料信號D。外部時脈CLKEXT 係經由緩衝器BUF2從延遲單元2輸入至TSPCDFF 1之一時脈信號。TSPCDFF 1之資料輸出Q係連接至AND單元AND1之一輸入。
遞減計數一後相位關係比較單元K12還包括TSPCDFF 2作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，遞減計數一後相位關係比較單元K12包括緩衝器BUF3與BUF4與延遲單元3及4。
遞減計數一後相位關係比較單元K12具有一電路組態，其與目前相位關係比較單元K11者基本上相同。在遞減計數一後相位關係單元K12中，內部時脈CLKINT 係經由緩衝器BUF3從延遲單元3來輸入至TSPCDFF 2之一資料信號D，外部時脈CLKEXT 係經由緩衝器BUF4從延遲單元4輸入至TSPCDFF 2之一時脈信號，而TSPCDFF 2之資料輸出Q係連接至AND單元AND1之一輸入。然而，遞減計數一後相位關係比較單元K12係不同於目前相位關係比較單元K11，因為在一連接至TSPCDFF 2之資料信號D之線內的延遲單元3係在延遲開啟狀態下。
目前相位關係比較單元K21包括TSPCDFF 1作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，目前相位關係比較單元K21包括緩衝器BUF5及BUF6與延遲單元5及6。
在目前相位關係比較單元K21中，外部時脈CLKEXT 係經由緩衝器BUF5從延遲單元5輸入至TSPCDFF 1之資料信號D。內部時脈CLKINT 係經由緩衝器BUF6從延遲單元6輸入至TSPCDFF 1之時脈信號。TSPCDFF 1之資料輸出Q係連接至AND單元AND2之一輸入。
遞增計數一後相位關係比較單元K22還包括TSPCDFF 2作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，遞增計數一後相位關係比較單元K22包括緩衝器BUF7及BUF8與延遲單元7及8。
遞增計數一後相位關係比較單元K22具有一電路組態，其與目前相位關係比較單元K21者基本上相同。外部時脈CLKEXT 係經由緩衝器BUF7從延遲單元7輸入至TSPCDFF 2之資料信號D。內部時脈CLKINT 係經由緩衝器BUF8從延遲單元8輸入至TSPCDFF 2之時脈信號。TSPCDFF 2之資料輸出Q係連接至AND單元AND2之一輸入。然而，遞增計數一後相位關係比較單元K22係不同於目前相位關係比較單元K21，因為在一連接至TSPCDFF 2之一資料輸入側之線內的延遲單元7係在延遲開啟狀態下。
該延遲開啟狀態指示一狀態，其中圖8中所示之信號n位元係處於"H"位準且該等電容器係連接至該延遲線。在延遲相位偵測單元K1中，遞減計數一後相位關係比較單元K12在相對於目前相位關係比較單元K11延遲該最小單元的一狀態下執行相位比較，可以該最小單元在該延遲線內調整內部時脈CLKINT 。在超前相位偵測單元K2中，遞增計數一後相位關係比較單元K22在相對於目前相位關係比較單元K11延遲一最小單元的一狀態下執行相位比較，可以該最小單元在該延遲線內調整外部時脈CLKEXT 。
因此，在目前狀態下的相位關係與在其中該計數器延遲1位元之狀態下的相位關係係同時監控。當一相位係在其中該計數器延遲1位元之狀態下逆反時，即當遞減計數一後相位關係比較單元k12之一輸出變成"L"位準時，遞減計數信號DN可由AND單元AND1變成"L"位準以停止一計數器操作。當遞增計數一後相位關係比較單元K22之一輸出變成"L"位準時，遞增計數信號UP可由AND單元AND2來變成"L"位準以停止計數器操作。
因此，在延遲相位之情況下，可在該最小單元延遲時間內使用一相移來確定地鎖定一相位，該延遲時間可在該延遲線內加以調整。
另一方面，在超前相位偵測單元K2中，遞增計數一後相位關係比較單元K22在相對於目前相位關係比較單元K21延遲一最小單元的一狀態下執行相位比較，可以最小單元在該延遲線內調整外部時脈CLKEXT 。
因此，在目前狀態下的相位關係與在其中該計數器超前1位元之狀態下的相位關係係同時監控。當一相位係在其中該計數器從目前狀態超前1位元的狀態下逆反時，即當遞增計數一後相位關係比較單元K22之一輸出變成"L"位準時，遞增計數信號UP可由AND單元AND2來變成"L"位準以停止一計數器操作。
因此，在超前相位之情況下，如在延遲相位之情況下，可使用在該最小單元延遲時間內的一相移來確定地鎖定一相位，該延遲時間可在該延遲線內加以調整。
圖3係運用依據此具體實施例之相位偵測器之相位比較器之一組態範例(2)的一電路圖。類似於圖13中所示之相位比較器，此相位比較器包括複數個相位比較單元，其包括DFF、緩衝器及延遲單元。另外，該相位比較器包括一目前相位關係比較單元K110、一遞減計數一後相位關係比較單元K120及一遞增計數一後相位關係比較單元K220。換言之，在圖2中所示之相位比較器中延遲相位偵測單元K1之目前相位關係比較單元K11與超前相位偵測單元K2之目前相位關係比較單元K21係組合成一目前相位關係比較單元K110。
圖3中所示之相位比較器係不同於圖2中所示之相位比較器，因為在一時脈輸入線上的一延遲單元14係在遞增計數一後相位關係比較單元K220中設定在一延遲開啟狀態下且遞增計數一信號UP係藉由使用目前相位關係比較單元K110之一TSPCDFF 3之一反相輸出Qb與遞增計數一後相位關係比較單元K220之一輸出Q由AND單元AND4來產生。
明確而言，目前相位關係比較單元K110包括TSPCDFF 3作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，目前相位關係比較單元K110包括緩衝器BUF9及BUF10與延遲單元9及10。
在目前相位關係比較單元K110中，內部時脈CLKINT 係經由緩衝器BUF9從延遲單元9輸入至TSPCDFF 3之一資料信號D。外部時脈CLKEXT 係經由緩衝器BUF10從延遲單元10輸入至TSPCDFF 3之一時脈信號。TSPCDFF 3之資料輸出Q係連接至AND單元AND3之一輸入。TSPCDFF 3之反相輸出Qb係連接至AND單元AND4之一輸入。
遞減計數一後相位關係比較單元K120還包括一TSPCDFF 4作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，遞減計數一後相位關係比較單元K120包括緩衝器BUF11及BUF12與延遲單元11及12。
遞減計數一後相位關係比較單元K120具有一電路組態，其與目前相位關係比較單元K110者基本上相同。在遞減計數一後相位關係比較單元K120中，內部時脈CLKINT 係經由緩衝器BUF11從延遲單元11輸入至TSPCDFF 4之一資料信號D，外部時脈CLKEXT 係經由緩衝器BUF12從延遲單元12輸入至TSPCDFF 4之一時脈信號，且TSPCDFF 4之一資料輸出Q係連接至AND單元AND3之一輸入。然而，遞減計數一後相位關係比較單元K120係不同於目前相位關係比較單元K110，因為在一連接至TSPCDFF 4之資料信號D之線內的延遲單元11係在延遲開啟狀態下。
遞增計數一後相位關係比較單元K220還包括TSPCDFF 2作為TSPC型DFF，其係依據此具體實施例之正反器電路。另外，類似於圖8中所示之延遲單元，遞增計數一後相位關係比較單元K220包括緩衝器BUF13及BUF14與延遲單元13及14。
遞增計數一後相位關係比較單元K220具有一電路組態，其與目前相位關係比較單元K110者基本上相同。內部時脈CLKINT 係經由緩衝器BUF13從延遲單元13輸入至TSPCDFF 5之一資料信號D。外部時脈CLKEXT 係經由緩衝器BUF14從延遲單元14輸入至TSPCDFF 5之一時脈信號。TSPCDFF 4之資料輸出Q係連接至AND單元AND4之一輸入。然而，遞增計數一後相位關係比較單元K220係不同於目前相位關係比較單元K110，因為在一連接至TSPCDFF 5之一時脈輸入側之線內的延遲單元14係在延遲開啟狀態下。
該延遲開啟狀態指示一狀態，其中圖8中所示之信號n位元係處於"H"位準且該等電容器係連接至該延遲線。遞減計數一後相位關係比較單元K120在相對於目前相位關係比較單元K110延遲一最小單元的一狀態下執行相位比較，可以該最小單元在該延遲線內調整內部時脈CLKINT 。遞增計數一後相位關係比較單元K220在相對於目前相位關係比較單元K110延遲一最小單元的一狀態下執行相位比較，可以該最小單元在該延遲線內調整外部時脈CLKEXT 。
因此，在目前狀態下的相位關係與在其中該計數器延遲1位元之狀態下的相位關係係同時監控。當一相位係在其中該計數器延遲1位元之狀態下逆反時，即當遞減計數一後相位關係比較單元K120之一輸出變成"L"位準時，遞減計數信號DN可由AND單元AND3來變成"L"位準以停止一計數器操作。當遞增計數一後相位關係比較單元K220之一輸出變成"L"位準時，遞增計數信號UP可由AND單元AND4來變成"L"位準以停止計數器操作。
藉由採用類似於圖3中所示之相位比較器之組態的一組態，可將一電路大小降低至三分之二，同時仍維持與圖2中所示之相位比較器之效果相同的一效果。
在圖2及3中所示之相位偵測器之組態範例中，在遞減計數一後相位關係比較單元K120與遞增計數一後相位關係比較單元K220中的該等相位之偏移之偵測係相對於在目前相位關係比較單元K110及K210內的該等相位之偏移之偵測延遲相當於一延遲單元的時間。然而，可在其中相反該偵測超前相當於一延遲單元之時間的一組態下獲得相同的效果。在此情況下，僅需反轉在該相位關係比較單元中所使用之該等延遲單元之延遲關閉與延遲開啟之狀態。
DLL
依據此具體實施例之相位比較器係作為相位比較器1而應用於圖8中所示之數位系統之DLL內。該DLL包括相位比較器1，其比較在外部時脈CLKEXT 與內部時脈CLKINT 之間的一相位差；計數器22，其依據來自相位比較器1之輸出信號UP與DN來控制一延遲時間；及延遲線3與時脈驅動器4，其執行延遲時間之調整。
該延遲線包括該延遲單元，其包括反相器INV1、INV2及INV3、開關SW1及SW2，及電容器C1及C2，如圖9中所示。調整一延遲數量係藉由依據來自圖8中所示之計數器2之一輸出信號n位元之一位準切換電容器C1及C2連接至該延遲線及與其斷開來加以實現。
在該DLL中，當內部時脈CLKINT 係從外部時脈CLKEXT 延遲時，信號DN係處於一"H"位準，計數器2遞減計數，用於延遲調整之電容器(圖9中所示之電容器C1及C2)係相繼地與該延遲線斷開，且在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變窄。
反之，當內部時脈CLKINT 追趕外部時脈CLKEXT 時，信號UP係處於"H"位準，計數器2遞增計數，用於延遲調整之電容器(圖9中所示之電容器C1及C2)係相繼地連接至該延遲線，且在外部時脈CLKEXT 與內部時脈CLKINT 之間的相位差變窄。
如圖11中所示，當用於該DLL之相位比較器係由一DFF組態時，內部時脈CLKINT 係連接至該資料輸入單元(資料信號D)而外部時脈CLKEXT 係連接至該時脈輸入單元。信號UP係連接至正相位輸出Q而信號DN係連接至負相位輸出Qb。
當依據此具體實施例之相位比較器係用作該DLL之相位比較器1時，在相位之一偏移從延遲變成超前或從超前變成延遲時的一級處，一相移可在組態延遲線3之該等延遲元件之一最小延遲時間內固定在一狀態下。因此，例如，可抑制其中信號UP與DN從相位比較器1交替輸出的一共振現象。
顯示裝置
圖7係其中將依據此具體實施例之相位比較器應用於一顯示裝置的一範例之一方塊圖。在其中以(例如)一矩陣形狀來配置複數個像素的一顯示區域101周圍，一顯示裝置100包括一垂直驅動器111、一水平驅動器112、一共同電極113、一參考驅動器114、一介面電路115、一資料處理電路116、一時序產生電路117及一串聯介面電路118。
一主時脈(主CLK)、一垂直同步信號(Vsync)、一水平同步信號(Hsync)及數位資料(影像資料)係從一外部數位信號處理電路200來供應至顯示裝置100。顯示裝置100基於該些信號來驅動周邊電路以在顯示區域110內顯示一影像。
依據此具體實施例之相位比較器係併入(例如)介面電路115內。該相位比較器校正在從外部數位信號處理電路200所傳輸之主時脈(主CLK)與在顯示裝置100內部所產生之一時脈之間的一相移。換言之，一相移因為在顯示裝置100內的一位準偏移或驅動而在該主時脈(主CLK)與該內部時脈之間發生。此相移係由依據此具體實施例之相位比較器來加以比較並藉由使用該比較之一結果由該DLL來加以校正。該經校正的時脈係輸入至資料處理電路116。資料取樣係高準確度地執行。
實施效果
依據以上所解釋之此具體實施例，可實現以下所解釋之實施效果。
(1)具有較高速度與一較窄死區的TSPC型DFF係用作該相位比較器。添加用於同時監控在目前狀態下的一相位關係與在其中超前或延遲可在延遲線內調整之一最小單元之一延遲時間相位之一狀態下的一相位關係的構件。此使得可確定地找到一鎖定點。
(2)偵測在一參考時脈與一比較時脈之兩個時脈信號之間的一相位關係的相位比較器單獨包括延遲相位偵測單元與超前相位偵測單元。該兩個相位偵測單元包括該等TSPC型DFF、該等緩衝器及該等延遲單元。當一相位偵測單元係該延遲相位偵測單元時，在該比較時脈側上的延遲單元係設定在一延遲狀態下。當一相位偵測單元係該超前相位偵測單元時，在該參考時脈側上的延遲單元係設定在該延遲狀態下。執行該相位偵測單元之一輸出與不將該延遲單元設定該延遲狀態下的該相位偵測單元之一輸出的一AND操作。此使得可實現以上所解釋的該等功能。
(3)偵測在一參考時脈與一比較時脈之兩個時脈信號之間的一相位關係的相位比較器單獨包括三個相位偵測單元，其包括該等TSPC型DFF、該等緩衝器及該等延遲單元。該第一相位偵測單元不將該等延遲單元設定該延遲狀態下。該第二相位偵測單元將在該參考時脈側上的延遲單元設定在該延遲狀態下。該第三相位偵測單元將在該比較時脈側上的延遲單元設定在該延遲狀態下。執行該第一相位偵測單元之一正相位輸出與該第三相位偵測單元之一正相位輸出的一AND操作。執行該第二相位偵測單元之一反相輸出與一正相位輸出的一AND操作。此使得可實現以上所解釋的該等功能，同時縮減一電路大小。
(4)在該正反器電路中，用於下拉的第六n通道電晶體N6係添加至內部節點NC。第六n通道電晶體N6之一閘極電位與形成第一鎖存器電路L1之第二p通道電晶體P2之一閘極電位係依據藉由使用上升延遲電路DC來延遲時脈信號CK之上升所獲得之上升延遲時脈信號CKd來加以控制。此使得可防止內部節點NC在一操作週期期間變成該浮動位準並實現一高速操作與一較窄死區。
(5)在該正反器中，藉由計時反相器電路CINV所形成之鎖存器電路係添加至內部節點X，該反相器電路包括反相器INV3、第五p通道電晶體P5、第六p通道電晶體P6、第七n通道電晶體N7及第八n通道電晶體N8。第五p通道電晶體P5之一閘極電位之控制係藉由內部節點NC而非時脈信號CK來加以執行。此使得可防止內部節點NC在一操作週期期間浮動而不干擾內部節點X之一信號變化並實現一穩定操作而不破壞高速特性。
習知此項技術者應明白，可根據設計要求及其他因素進行各種修改、組合、次組合及變更，只要在隨附申請專利範圍或其等效內容的範疇內即可。
1．．．相位比較器
2．．．遞增/遞減計數器
3．．．延遲線
4．．．時脈驅動器/反相器
100．．．顯示裝置
110．．．顯示區域
111．．．顯示裝置
112．．．水平驅動器
113．．．共同電極
114．．．參考驅動器
115．．．介面電路
116．．．資料處理電路
117．．．時序產生電路
200．．．外部數位信號處理電路
AND1．．．AND單元
AND2．．．AND單元
AND3．．．AND單元
AND4．．．AND單元
BUF1．．．緩衝器
BUF2．．．緩衝器
BUF3．．．緩衝器
BUF4．．．緩衝器
BUF5．．．緩衝器
BUF6．．．緩衝器
BUF7．．．緩衝器
BUF8．．．緩衝器
BUF9．．．緩衝器
BUF10．．．緩衝器
BUF11．．．緩衝器
BUF12．．．緩衝器
BUF13．．．緩衝器
BUF14．．．緩衝器
C1．．．電容器
C2．．．電容器
CINV．．．計時反相器電路
DC．．．上升延遲電路
INV1．．．反相器
INV2．．．反相器
INV3．．．反相器
K1．．．相位偵測器/延遲相位偵測器單元
K2．．．超前相位偵測器單元
K1a．．．第一相位比較單元
K1b．．．第二相位比較單元
K11．．．目前相位關係比較單元
K12．．．遞減計數一後相位關係比較單元
K21．．．目前相位關係比較單元
K22．．．遞增計數一後相位關係比較單元
K110．．．目前相位關係比較單元
K120．．．遞減計數一後相位關係比較單元
K220．．．遞增計數一後相位關係比較單元
L1．．．第一鎖存器電路
L2．．．第二鎖存器電路
L3．．．第三鎖存器電路
N1．．．第一n通道電晶體
N2．．．第二n通道電晶體
N3．．．第三n通道電晶體
N4．．．第四n通道電晶體
N5．．．第五n通道電晶體
N6．．．第六n通道電晶體
N7．．．第七n通道電晶體
N8．．．第八n通道電晶體
N9．．．n通道電晶體
NC．．．內部節點
P1．．．第一p通道電晶體
P2．．．第二p通道電晶體
P3．．．第三p通道電晶體
P4．．．第四p通道電晶體
P5．．．第五p通道電晶體
P6．．．第六p通道電晶體
P7．．．p通道電晶體
PD．．．下拉電路
SW1．．．開關
SW2．．．開關
X．．．內部節點
圖1係用於解釋依據本發明之一具體實施例之一相位偵測器之一電路圖；
圖2係用於解釋運用依據該具體實施例之相位偵測器之一相位比較器之一組態範例(1)的一電路圖；
圖3係用於解釋運用依據該具體實施例之相位偵測器之相位比較器之一組態範例(2)的一電路圖；
圖4係用於解釋適用於依據該具體實施例之相位偵測器與相位比較器之一正反器電路的一電路圖；
圖5係一上升延遲電路之一範例的一電路圖；
圖6係用於解釋該正反器電路之一操作原理的一時序圖；
圖7係其中將依據該具體實施例之相位比較器應用於一顯示裝置的一範例之一方塊圖；
圖8係在作為一時脈產生器之一範例的一數位系統中一DLL之一組態的一方塊圖；
圖9係組態一延遲線之一延遲單元之一範例的一電路圖；
圖10係數位DLL之一時序圖；
圖11係用於解釋一過去相位比較器的一圖式；
圖12係用於解釋該過去相位比較器之輸入及輸出波形的一圖式；
圖13係一動態DFF之一範例的一電路圖；
圖14係在捕獲一DFF之一資料信號D之一"L"位準時的一時序圖；
圖15係用於解釋該過去相位比較器之另一範例的一圖式；以及
圖16係用於解釋該過去相位比較器之其他範例之輸入及輸出波形的一圖式。
AND1．．．AND單元
BUF1．．．緩衝器
BUF2．．．緩衝器
BUF3．．．緩衝器
BUF4．．．緩衝器
K1．．．相位偵測器/延遲相位偵測器單元
K1a．．．第一相位比較單元
K1b．．．第二相位比較單元

Claims (9)

  1. 一種正反器電路，其包含：一第一鎖存器電路，其接收一資料信號與一上升延遲時脈信號之輸入，該上升延遲時脈信號係藉由僅延遲一時脈信號之上升所獲得，在其中該資料信號下降的一狀態下依據該上升延遲時脈信號之下降來升高一第一節點之一信號，並依據該上升延遲時脈信號之上升來降低該第一節點之該信號；一第二鎖存器電路，其接收該第一節點之該信號與該時脈信號之輸入，並在該時脈信號於一狀態中下降時的時序來降低一第二節點之一信號，其中該狀態為該第一節點之該信號上升之狀態；一第三鎖存器電路，其接收該第二節點之該信號與該時脈信號之輸入並產生一輸出信號用於在其中該時脈信號上升的一狀態下維持該資料信號；一下拉電路，其使用該上升延遲時脈信號來下拉該第一節點之該信號；以及一計時反相器電路係連接至該第二節點，且其將該第一節點之該信號及該時脈信號接收為輸入，使得在該時脈信號之上升時藉由該第一節點之該信號來加以防止該第二節點之浮動，其中該上升延遲時脈信號係輸入至該下拉電路，以及在該時脈信號之上升時藉由該上升延遲時脈信號來加以防止該第一節點之浮動， 其中該計時反相器電路包括串聯連接的一第五p通道電晶體、一第六p通道電晶體、一第七n通道電晶體及一第八n通道電晶體，其中該第一節點信號係輸入至該第五p通道電晶體之一閘極，該第二節點之該信號係經由一反相器來輸入至該第六p通道電晶體與該第七n通道電晶體之閘極，以及該時脈信號係輸入至該第八n通道電晶體之一閘極。
  2. 如請求項1之正反器電路，其進一步包含一同步一參考時脈之一相位與一比較時脈之一相位的時脈同步裝置，該時脈同步裝置包含：一相位比較器，其偵測該比較時脈之該相位相對於該參考時脈之該相位的延遲與超前；一遞增/遞減計數器，其基於來自該相位比較器之一偵測結果來輸出一計數值；以及一延遲線，其基於輸出自該遞增/遞減計數器之該計數值來調整複數個延遲元件的一介入數量並調整該比較時脈之延遲元件的一延遲數量，其中該相位比較器包括：一延遲相位偵測單元，其包括：一第一相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的延遲；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一最小延遲時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之 一相位的一延遲；以及一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之一輸出與該第二相位比較單元之一輸出的一AND；以及一超前相位偵測單元，其包括：一第三相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；一第四相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該最小延遲時間的狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；以及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第三相位比較單元之一輸出與該第四相位比較單元之一輸出的一AND。
  3. 如請求項1之正反器電路，其進一步包含一同步一參考時脈之一相位與一比較時脈之一相位的時脈同步裝置，該時脈同步裝置包含：一相位比較器，其偵測該比較時脈之該相位相對於該參考時脈之該相位的延遲與超前；一遞增/遞減計數器，其基於來自該相位比較器之一偵測結果來輸出一計數值；以及一延遲線，其基於輸出自該遞增/遞減計數器之該計數值來調整複數個延遲元件的一介入數量並調整該比較時脈之延遲元件的一延遲數量，其中 該相位比較器包括：一第一相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的一偏移並在相位延遲與相位超前時以相反相位來輸出信號；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一最小延遲時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的延遲；一第三相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該最小延遲時間的狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之相位延遲之一輸出與該第二相位比較單元之一輸出的一AND；以及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第一相位比較單元之相位超前之一輸出與該第三相位比較單元之一輸出的一AND。
  4. 如請求項1之正反器電路，其中該第一鎖存器電路包括串聯連接的一第一p通道電晶體、一第二p通道電晶體及一第一n通道電晶體，該資料信號係輸入至該第一p通道電晶體與該第一n通道電晶體之閘極，以及該上升延遲時脈信號係輸入至該第二p通道電晶體之 一閘極。
  5. 如請求項1之正反器電路，其中該第二鎖存器電路包括串聯連接的一第三p通道電晶體、一第二n通道電晶體及一第三n通道電晶體，該時脈信號係輸入至該第三p通道電晶體與該第三n通道電晶體之閘極，以及該第一節點之該信號係輸入至該第二n通道電晶體之一閘極。
  6. 如請求項1之正反器電路，其中該第三鎖存器電路包括串聯連接的一第四p通道電晶體、一第四n通道電晶體及一第五n通道電晶體，該第二節點之該信號係輸入至該第四p通道電晶體與該第五n通道電晶體之閘極，以及該時脈信號係輸入至該第四n通道電晶體之一閘極。
  7. 如請求項1之正反器電路，其中該下拉電路包括一第六n通道電晶體，該上升延遲時脈信號係輸入至該第六n通道電晶體之一閘極，以及該第一節點係連接至該第六n通道電晶體之一源極。
  8. 一種相位比較器，其包含如請求項1之之正反器電路，且其進一步包含：一延遲相位偵測單元，其偵測一比較時脈之一相位相對於一參考時脈之一相位的一延遲；以及一超前相位偵測單元，其偵測該比較時脈之該相位相 對於該參考時脈之該相位的超前，其中該延遲相位偵測單元包括：一第一相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的延遲；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一預定時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的一延遲；以及一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之一輸出與該第二相位比較單元之一輸出的一AND，以及該超前相位偵測單元包括：一第三相位比較單元，其偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；一第四相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該預定時間的狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；以及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第三相位比較單元之一輸出與該第四相位比較單元之一輸出的一AND。
  9. 一種相位比較器，其包含如請求項1之之正反器電路，且其進一步包含：一第一相位比較單元，其偵測該比較時脈之一相位相 對於一參考時脈之一相位的一偏移並在相位延遲與相位超前時以相反相位來輸出信號；一第二相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前一預定時間的一狀態下偵測該比較時脈之一相位相對於該參考時脈之一相位的延遲；一第三相位比較單元，其關於該參考時脈與該比較時脈之一者在延遲或超前該預定時間的狀態下偵測該比較時脈之該相位相對於該參考時脈之該相位的超前；一第一AND單元，其作為該相位延遲偵測之一結果來輸出該第一相位比較單元之相位延遲之一輸出與該第二相位比較單元之一輸出的一AND；以及一第二AND單元，其作為該相位超前偵測之一結果來輸出該第一相位比較單元之相位超前之一輸出與該第三相位比較單元之一輸出的一AND。
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