JP5583765B2 - 電界効果トランジスタの製造方法 - Google Patents
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Description
本発明は、電界効果トランジスタ（ＦＥＴ）のための置換ゲート構造体及び製造方法に関し、より具体的には、マルチゲート型ＦＥＴ置換ゲート構造体及びマルチゲート型ＦＥＴの置換ゲート構造体の製造方法に関する。
マルチゲート型ＦＥＴ（ＭＵＧＦＥＴ）は、１つより多いゲート・コンタクトを用いて出力電流を制御する、ＭＯＳＦＥＴのファミリーである。ＭＵＧＦＥＴは、シングルゲート型ＭＯＳＦＥＴと比べて、チャネルのゲート制御が優れていることで知られている。例えば、マルチゲート型デバイスにおいて、チャネルは、複数の面上の幾つかのゲートに囲まれ、「オフ状態」の漏れ電流をより有効に抑制することを可能にする。マルチゲートはまた、駆動電流として知られる「オン」状態における電流の増大も可能にする。これらの利点は、電力消費の低下及びデバイス性能の向上につながる。
ＭＵＧＦＥＴは、例えば、ずっと小さいマイクロプロセッサ及びメモリ・セルを生成するために開発された幾つかの戦略の１つである。事実上、多くの製造業者は、ＭＵＧＦＥＴ技術がサブ３２ｎｍ技術の基礎になるであろうと予想している。しかしながら、プレーナ型設計及び非プレーナ型設計のいずれにも処理の問題が生じるので、幅広い実施形態の主要な障害は、製造可能性である。これらの問題として、リソグラフィ及びパターン形成プロセス、並びに結果として生じる高い寄生Ｓ／Ｄ抵抗を挙げることができる。
ＭＵＧＦＥＴは、種々の異なるアーキテクチャの形で提供される。例えばＭＵＧＦＥＴは、プレーナ型デバイス又は非プレーナ型デバイスとすることができる。しかしながら、例えば３２ｎｍのサイズにおいて、プレーナ型トランジスタは、望ましくない短チャネル効果、特に「オフ状態」漏れ電流に悩まされると考えられる。これらの「オフ状態」漏れ電流は、デバイスが必要とするアイドル状態での電力（idle power）を増大させる。一方、非プレーナ型デバイスは、従来のプレーナ型トランジスタと比べてコンパクトであり、より高いトランジスタ密度を可能にし、このことは、マイクロエレクトロニクス全体の小型化につながる。しかしながら、非プレーナ型ＭＵＧＦＥＴを従来の半導体製造プロセスに統合する問題には、例えば、薄いシリコン「フィン」及びフィンの複数の側上への整合ゲートの製造が含まれる。また、従来のＭＵＧＦＥＴデバイスにおいては、フィン間に大きい容量が存在し、そのことが、性能特性の低下をもたらすことがある。
当技術分野において、上述の欠陥及び制限を克服するための必要性が存在する。
本発明の一態様において、構造体を製造する方法が、複数の活性領域の周りに一時的スペーサ・ゲートを形成することと、複数の活性領域間を含む、一時的スペーサ・ゲートの上に誘電体材料を堆積させることとを含む。この方法は、誘電体材料の部分をエッチングして一時的スペーサ・ゲートを露出させることと、一時的スペーサ・ゲートを除去して、活性領域と誘電体材料の残りの部分との間に空間を残すこととをさらに含む。この方法はさらに、活性領域と誘電体材料の残りの部分との間の空間及び誘電体材料の残りの部分の上方をゲート材料で充填することを含む。
本発明の一態様において、ＭＵＧＦＥＴを製造する方法が、基板上に複数の活性領域を形成することと、活性領域の周りに犠牲スペーサ・ゲートを形成することと、犠牲スペーサ・ゲートの上に誘電体材料を堆積させることと、誘電体材料をオーバーエッチングして、誘電体材料内に開口部を形成し、犠牲スペーサ・ゲートを露出させることと、犠牲スペーサ・ゲートをエッチングして、複数の活性領域の各々とオーバーエッチング後に複数の活性領域の各々の間に残る誘電体材料との間に空間を形成することと、空間及び開口部内にゲート材料を堆積させることとを含む。
本発明の一態様において、ＭＵＧＦＥＴ構造体が、下部及び上部を有するデュアルダマシン置換ゲート構造体を含む。下部は、隣接する活性領域間の距離の約３０％又はそれより薄いゲート厚を有し、上部は、隣接する活性領域をストラップする。
本発明の別の態様において、集積回路を設計し、製造し、試験するための機械可読媒体において具体化される設計構造体が提供される。この設計構造体は、本発明の構造体及び/又は／又は方法を含む。
本発明は、本発明の例示的な実施形態の非限定的な例として、言及される複数の図面を参照して、以下の詳細な説明において記載される。
本発明は、電界効果トランジスタ（ＦＥＴ）のための置換ゲート構造体及び製造方法に関し、より具体的には、マルチゲート型ＦＥＴ（ＭＵＧＦＥＴ）置換ゲート構造体及びＭＵＧＦＥＴの置換ゲート構造体の製造方法に関する。実施において、この製造方法は、デュアルダマシンＭＵＧＦＥＴ置換ゲートを含む。有利なことに、構造体を形成する方法は、ゲートとソース／ドレイン（Ｓ／Ｄ）間の容量を低減させながら、ＭＵＧＦＥＴの隣接するフィンのゲート間ストラップ（gate to gate strapping）を可能にする。また、本発明の構造体は、従来のデバイスより、ソース／ドレイン領域における容量が低い。本発明はまた、非プレーナ型であり、ＭＵＧＦＥＴのフィンをまたぐ（straddle）構造体ももたらす。
図１は、本発明の態様による開始構造体を示す。特に、図１は、例えばＳＯＩ層１０などのＢＯＸ上に形成された複数の活性領域１２を示す。活性領域１２は、例えば、ＭＵＧＦＥＴのためのフィンとすることができる。活性領域１２は、当業者には周知の方法で形成することができる。例えば、フィン（活性領域１２）は、当業者であれば理解するはずであるような、従来のマスキング・プロセス及びエッチング・プロセスによって形成することができ、ここでは更なる説明を必要としない。
活性領域１２は、実施形態においては、約１．５のアスペクト比を有する、すなわち、活性領域の高さは活性領域の幅の約１．５倍である。しかしながら、本発明により他のアスペクト比も考えられ、１．５のアスペクト比は、本発明の制限的な特徴と考えるべきではないことを理解すべきである。隣接する活性領域１２間の間隔は、活性領域１２の幅の約２乃至３倍とすることができる。例えば、２０ｎｍノードの場合、隣接する活性領域間の間隔は、約４０ｎｍ乃至６０ｎｍとすることができる。また、本発明により他の距離も考えられ、本発明は、隣接する活性領域間の間隔に制限されるべきではないことも理解すべきである。
図２は、本発明の態様による随意的な処理ステップを示す。特に、図２は、活性領域１２を囲む誘電体及び金属領域１４の形成を示す、誘電体材料は、例えば、ＳｉＯ２、ＳｉＯＮ、ハフニウム、ジルコニウム等といった任意の適切な誘電体材料とすることができる。金属は、幾つかの金属を挙げると、例えばＴａＮ又はＴｉＮのような任意の適切な金属とすることができる。実施形態においては、誘電体及び金属領域１４は、従来の堆積プロセス及びエッチング・プロセスを用いて形成される。例えば、誘電体及び金属領域１４は、従来の原子層堆積（ＡＬＤ）及びその後のＳＯＩ層１０上の余分な材料のエッチングによって形成することができる。
図３において、一時的スペーサ・ゲート１６（犠牲ゲート）が、活性領域１２を囲むように形成される。一時的スペーサ・ゲート１６は、スペーサ・ゲートとして働き、後に除去されて、活性領域１２と誘電体材料との間に空間をもたらす。これにより、最終構造体の容量が有効に低下する。実施形態において、一時的スペーサ・ゲート１６は、ポリシリコンであり、図２に述べられるプロセスの実施に応じて、活性領域１２又は誘電体及び金属領域１４の上に直接堆積され、かつ、これと接触している。スペーサ・ゲート１６をエッチングして、ソース／ドレイン領域から材料を除去する。
実施形態において、隣接する活性領域１２間の間隔が約６０ｎｍである場合、スペーサ・ゲート１６の側壁厚さは、約１０ｎｍ乃至約２０ｎｍである。更に別の実施形態においては、スペーサ・ゲート１６は、例えば、５ｎｍ乃至約３０ｎｍといった他の寸法とすることができる。しかしながら、実施形態においては、以下により詳細に説明されるように、活性領域１２と誘電体材料との間に空間が残る限り、側壁厚さ（及び活性領域間の距離）は変化し得る。例えば、１つの考えられる実施形態において、側壁の厚さは、隣接する活性領域１２間の間隔の約１／３又はそれより薄くすることができる。
図４は、図３の構造体上への誘電体材料の堆積を示す。特に、例えばＣＶＤのような従来の堆積プロセスを用いて、図３に示される構造体上に、誘電体材料１８が堆積される。誘電体材料１８は、例えばＳｉＯ２のような任意の適切な誘電体材料とすることができる。
図５は、本発明によるエッチング・プロセスを示す。より具体的には、誘電体材料１８をエッチングして開口部２０を形成し、それにより、一時的スペーサ・ゲート１６を露出させる。つまり、実施形態において、誘電体材料１８をエッチングして、一時的スペーサ・ゲート１６の少なくとも上部を露出させる。実施形態においては、誘電体材料１８をオーバーエッチングして、一時的スペーサ・ゲート１６の側壁を露出させることもできる。エッチング・プロセスは、誘電体材料１８に適した任意の従来のエッチャント及びエッチング・プロセスを用いて達成することができる。例えば、１つの従来のプロセスにおいて、マスク（図示せず）を誘電体材料１８上に適用し、誘電体材料１８は、従来のリソグラフィ・プロセスを用いて開口される。次に、誘電体材料１８は、開口部を通って一時的スペーサ・ゲート１６までエッチングされる。
図６において、従来のエッチング・プロセスを用いて、一時的スペーサ・ゲート１６を除去する。より具体的には、一時的スペーサ・ゲート１６を除去して、残りの誘電体材料１８ａと隣接する活性領域１２（又は誘電体及び金属領域１４）との間に空間２２を形成する。一時的スペーサ・ゲート１６は、一時的スペーサ・ゲートの材料に対して選択的である、例えばポリシリコンに対して選択的であるエッチャントを用いて除去することができる。一時的スペーサ・ゲートを除去した後、隣接する活性領域１２間に誘電体材料１８ａが残り、誘電体材料１８ａと活性領域１２の各々との間に空間２２が形成される。
実施形態においては、エッチングにより空間２２（キャビティ）が形成され、この空間２２は、隣接する活性領域１２間の間隔が６０ｎｍの場合、約１０ｎｍから約２０ｎｍまでの範囲に及ぶことができる。実施形態において、活性領域１２と誘電体材料１８との間に空間が残る限り、空間２２は、異なる寸法のものとすることができる。例えば、１つの考えられる実施形態において、空間２２は、隣接する活性領域１２間の間隔の約１／３又はそれより狭くすることができる。
図７は、本発明による最終構造体及びそれぞれの処理ステップを示す。具体的には、一時的スペーサ・ゲートを除去した後、置換ゲート２４が、例えば空間２２及び空間２０内などの、エッチングされた領域内に堆積される。置換ゲート２４は、デュアルダマシン堆積プロセスを用いて堆積させることができる。置換ゲート２４を平坦化して、研磨された平面２４ａを形成することができる。実施形態において、置換ゲート２４は、所望の仕事関数に応じて、例えばいずれかの適切な金属とすることができる。
既述した構造体において、置換ゲート２４は、誘電体材料１８ａが間にある状態で、活性領域（フィン）１２をまたぐ（ストラップする）。有利なことに、活性領域１２間に配置された誘電体材料１８ａ、すなわち非ゲート材料は、デバイスの容量を低下させる。同様に、デバイスは調整可能であり、例えば間隔は変化し得る（例えば、一時的スペーサ・ゲートの側壁厚さを調整することができる）ので、デバイスは、デバイスの所望の特性に応じた容量をもつことができる。
図８は、好ましくは設計プロセス９１０によって処理される入力設計構造体９２０を含む、複数のこのような設計構造体を例示する。設計構造体９２０は、設計プロセス９１０によって生成され、処理され、ハードウェア・デバイスの論理的に等価な機能的表現を生じる、論理シミュレーション設計構造体とすることができる。設計構造体９２０はさらに、又は代替的に、設計プロセス９１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むことができる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体９２０は、コア開発者／設計者によって実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でコード化された場合、設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによって、設計構造体９２０にアクセスし、これを処理して、図１−図７に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーションするか、或いは他の方法で機能的に表現することができる。そのため、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに、回路又は他のレベルのハードウェア論理設計を機能的にシミュレーションするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又は、Ｃ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又はこれと互換性のある他のデータ構造体を含むことができる。
設計プロセス９１０は、設計構造体９２０のような設計構造体を含むことができるネットリスト９８０を生成するために、好ましくは、図１−図７に示されるコンポーネント、回路、デバイス、又は論理構造体の設計／シミュレーションの機能的等価物を合成し、変換し、又は他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込む。ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト９８０を機械可読データ・ストレージ媒体上に記録し、又はプログラマブル・ゲート・アレイにプログラムすることができる。媒体は、磁気又は光ディスクドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲート・アレイ、コンパクトフラッシュ、又は他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素９３０内に存在することができ、これは、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）についての、モデル、レイアウト、及び記号表記を含めた、一般的に用いられる素子、回路、及びデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０、特徴データ９５０、検証データ９６０、設計ルール９７０、並びに入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、例えば、応力分析、熱分析、機械事象シミュレーション、並びにキャスティング、モールディング、及びダイプレス成形のような操作についてのプロセス・シミュレーションといった標準的な機械的設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス９１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング解析、検証、設計ルールチェック、位置及び経路の操作などのような標準的な回路設計プロセスを実行するためのモジュールを含むことができる。
設計プロセス９１０は、第２の設計構造体９９０を作成するために、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体９２０を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ（適用可能な場合）と併せて処理する。設計構造体９９０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ又はこのような機械的設計構造体を格納又はレンダリングするのに適した他のいずれかの形式で格納される情報）でストレージ媒体又はプログラマブル・ゲート・アレイ上に存在する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータコード化データ又は命令を含み、これは、伝送又はデータ・ストレージ媒体上に存在し、ＥＣＡＤシステムによって処理されたとき、図１−図７に示される１つ又は複数の本発明の実施形態の、論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体９９０は、図１−図７に示されるデバイスを機能的にシミュレーションする、コンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。
設計構造体９９０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するための他のいずれかの適切な形式で格納される情報）も使用することもできる。データ構造体９９０は、例えば、記号データ、マップファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路選択のためのデータ、並びに、上記で説明し、図１−図７に示されるようなデバイス又は構造体を製造するために製造者又は設計者／開発者によって要求される他のいずれかのデータといった情報を含むことができる。次に、設計構造体９９０はステージ９９５に進み、ここで、例えば、設計構造体９９０は、テープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
上述したような方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、生ウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような）、又は、マルチチップ・パッケージ（片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック製キャリアのような）の中にマウントされる。いずれにせよ、その後、チップは、他のチップ、別個の回路素子、及び／又は、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品のいずれかの部品のような他の信号処理デバイスと共に統合される。最終製品は、集積回路チップを含む何らかの製品とすることができる。
本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられる場合、文脈から明らかにそうでないことが示されていない限り、単数で示されたものは、複数でも良いことが意図されている。「含む」及び／又は「含んでいる」という用語は、本発明で用いられる場合、言明された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を特定するものではあるが、１つ又は複数の他の特徴、整数、ステップ、動作、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び思想から逸脱することのない多くの変更及び変形が、当業者には明らかである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
１０：ＳＯＩ層
１２：活性領域（フィン）
１４：誘電体及び金属領域
１６：一時的スペーサ・ゲート
１８、１８ａ：誘電体材料
２０：開口部（空間）
２２：空間
２４：置換ゲート
２４ａ：研磨された平面
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特徴データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：設計構造体
９９５：ステージ
１２：活性領域（フィン）
１４：誘電体及び金属領域
１６：一時的スペーサ・ゲート
１８、１８ａ：誘電体材料
２０：開口部（空間）
２２：空間
２４：置換ゲート
２４ａ：研磨された平面
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特徴データ
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９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：設計構造体
９９５：ステージ
Claims (8)
- 基板上に互いに間隔をおいて複数のフィン活性領域を形成するステップと、
前記複数のフィン活性領域のそれぞれを覆うように一時的スペーサ・ゲートを形成するステップと、
前記基板上に、前記複数のフィン活性領域のそれぞれを覆う前記一時的スペーサ・ゲートの上部よりも高く誘電体材料を堆積させるステップと、
前記誘電体材料の一部分をエッチングして、前記複数のフィン活性領域のそれぞれを覆う前記一時的スペーサ・ゲートの少なくとも前記上部を露出する開口を前記誘電体材料に形成するステップと、
前記一時的スペーサ・ゲートを除去して、前記複数のフィン活性領域のそれぞれと前記誘電体材料の残りの部分との間に空間を残すステップと、
前記複数のフィン活性領域のそれぞれと前記誘電体材料の前記残りの部分との間の前記空間及び前記開口をゲート材料で充填するステップとを含む電界効果トランジスタの製造方法。 - 前記一時的スペーサ・ゲートは、前記複数のフィン活性領域を覆ってポリシリコンを堆積させ、下にある前記基板上の余分な材料を除去することによって形成される、請求項１に記載の方法。
- 前記一時的スペーサ・ゲートを除去することは、前記一時的スペーサ・ゲートに対して選択的なエッチングによって行われる、請求項１に記載の方法。
- 前記ゲート材料は金属である、請求項１に記載の方法。
- 前記一時的スペーサ・ゲートは、前記フィン活性領域の側壁上に１０ｎｍから２０ｎｍまでの厚さまでポリシリコンを堆積させることによって形成される、請求項１に記載の方法。
- 前記一時的スペーサ・ゲートを形成する前に、前記複数のフィン活性領域の側壁上に誘電体層を堆積させるステップをさらに含む、請求項１に記載の方法。
- 前記ゲート材料の上面を平坦化するステップをさらに含む、請求項１に記載の方法。
- 前記空間内に堆積される前記ゲート材料の厚さは、隣接するフィン活性領域間の距離の３０％を下回る、請求項１に記載の方法。
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