JP2023531485A - ３次元メモリおよびその制御方法 - Google Patents

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Abstract

Figure 2023531485000001
本開示は、３次元メモリとその制御方法に関係するものである。３次元メモリは、基板の垂直方向に積み重なっている第１のデッキと第２のデッキとを備え、第１のデッキと第２のデッキとは、それぞれ、複数のメモリストリングを備え、各メモリストリングは、複数のメモリセルを備え、複数のメモリセルは第１の部分および第２の部分を備え、メモリセルの第１の部分に対応するチャネル構造の直径は、メモリセルの第２の部分に対応するチャネル構造の直径よりも小さい。方法は、第１のデッキおよび／または第２のデッキにおける選択メモリセルに対して読み取り作業を行うことと、第１のデッキおよび第２のデッキにおける選択メモリセル以外の非選択メモリセルにパス電圧を印加することであって、第１のパス電圧が第２のパス電圧よりも低く、第１のパス電圧が第１の部分の第１の非選択メモリセルに印加され、第２のパス電圧が第２の部分の第２の非選択メモリセル印加される、印加することと、を含む。

Description

本開示は、集積回路の製造分野に関係し、具体的には３次元メモリとその制御方法に関係するものである。
２次元記憶素子の限界を克服するために、産業界では、メモリセルを基板に立体的に配列し、集積密度が上がった３次元（３Ｄ：ｔｈｒｅｅ―Ｄｉｍｅｎｓｉｏｎａｌ）構造である大規模な記憶素子を開発、生産してきた。３Ｄ ＮＡＮＤフラッシュは、３次元記憶素子である。スタック層数が増えるに従ってチャネルホールが徐々に深くなる。チャネルホールの上部開口がその下部開口よりも大きいために、チャネルホールが深くなるにつれ、チャネルホールの上部開口と下部開口との差が大きくなる。３次元記憶素子に対して読み取り作業が行われる際、また同じチャネルホールにより形成されたメモリストリング上の各メモリセルに同じパス電圧が印加される際、メモリセルが位置するチャネルホールの開口が相対的に小さければ、パス電圧は、メモリセルにより高電場強度をもたらし、何回にもわたる読み取りの後、メモリセルにリードディスターブをもたらす。
本開示が解決すべき技術上の問題は、リードディスターブを減らす３次元メモリとその制御方法を提供することにある。
上記の技術上の問題を解決するため、本開示が採用する技術上の解決方法は、３次元記憶素子の制御方法であり、この方法では、３次元メモリが、基板の垂直方向に積み重なっている第１のデッキと第２のデッキとを備え、第１のデッキと第２のデッキとがそれぞれ複数のメモリストリングとを備え、各メモリストリングは、複数のメモリセルを備え、複数のメモリセルは、第１の部分と第２の部分とを備え、メモリセルの第１の部分に対応するチャネル構造の直径がメモリセルの第２の部分に対応するチャネル構造の直径よりも小さく、この方法が、第１のデッキおよび／または第２のデッキにおける選択メモリセルに対して読み取り作業を行うことと、第１のデッキおよび第２のデッキにおける選択メモリセル以外の非選択メモリセルにパス電圧を印加することであって、パス電圧には、第１のパス電圧と第２のパス電圧とがあり、第１のパス電圧が第２のパス電圧よりも低く、第１のパス電圧が第１の部分の第１の非選択メモリセルに印加され、第２のパス電圧が第２の部分の第２の非選択メモリセルに印加される、印加することと、を含む。
本開示のある実施形態では、方法はさらに、選択メモリセルに対してプログラム検証作業を行うことと、第１のデッキおよび第２のデッキにおける選択メモリセル以外の非選択メモリセルにパス電圧を印加することであって、第２のパス電圧が第２の非選択メモリセルに印加され、印加されるパス電圧が、第１の非選択メモリセルの状態に応じて決められ、第１の非選択メモリセルがプログラム状態であれば、第１のパス電圧が第１の非選択メモリセルに印加され、第１の非選択メモリセルが消去状態であれば、第２のパス電圧が第１の非選択メモリセルに印加される、印加することと、を含む。
本開示のある実施形態では、メモリストリングにおけるメモリセルが、対応するワード線に連結され、そのワード線を通して、パス電圧がメモリセルに印加される。
本開示のある実施形態では、読み取り作業が選択メモリセルに対して行われる際、読み取り電圧が選択メモリセルのワード線に印加される。
本開示のある実施形態では、プログラム検証作業が選択メモリセルに対して行われる際、プログラム検証電圧が選択メモリセルのワード線に印加される。
本開示のある実施形態では、各メモリセルがメモリストリングにおける対応するセル深さにあり、メモリストリングのチャネル構造の広がり方向に層単位でワード線を通して同じセル深さにあるメモリセルのページに対してプログラム作業が行われる。
上記の技術上の問題を解決するために、本開示ではさらに、３次元メモリを提案し、この３次元メモリは、基板の垂直方向に積み重なっている第１のデッキと第２のデッキとを備えるメモリセルアレイであって、第１のデッキと第２のデッキとは、それぞれ、複数のメモリストリングを備え、各メモリストリングは、基板の上に垂直方向に広がり、直列接続で垂直方向に配列されている複数のメモリセルを備える、メモリセルアレイと、第１の部分と第２の部分とを備える複数のメモリセルであって、メモリセルの第１の部分のチャネル構造の直径がメモリセルの第２の部分のチャネル構造の直径よりも小さい、複数のメモリセルと、読み取り作業が選択メモリセルに対して行われる際、制御信号を電圧コントローラに送るように構成されたコントローラであって、制御信号に応答して、第１のパス電圧および第２のパス電圧を含むパス電圧を非選択メモリセルに印加し、第１のパス電圧が第２のパス電圧よりも低く、第１の部分の第１の非選択メモリセルに第１のパス電圧が印加され、第２のパス電圧が、第２の部分の第２の非選択メモリセルに印加される、コントローラと、を備える。
本開示のある実施形態では、コントローラがさらに、プログラム検証作業が選択メモリセルに対して行われる際、制御信号を電圧コントローラに送るように構成され、電圧コントローラが、制御信号に応答して、第２のパス電圧を第２の非選択メモリセルに印加し、第１の非選択メモリセルがプログラム状態であれば、第１のパス電圧を第１の非選択メモリセルに印加し、第１の非選択メモリセルが消去状態であれば、第２のパス電圧を前記第１の非選択メモリセルに印加する。
本開示のある実施形態では、３次元メモリが複数のワード線をさらに備え、そのそれぞれが同じセル深さで、メモリセルのページに連結され、各メモリセルがメモリストリングにおいて対応するセル深さに位置する。
本開示のある実施形態では、メモリストリングのチャネル構造の直径がメモリストリングの底面から上面に徐々に大きくなる。
本開示のある実施形態では、メモリセルの第１の部分がメモリセルの第２の部分の下に位置する。
本開示のある実施形態では、メモリストリングが、チャネル構造の広がり方向に積み重ねられた第１のメモリストリングと第２のメモリストリングとを備え、第１のメモリストリングのチャネル構造の直径が第１のメモリセルの底面から上面に徐々に大きくなっており、第２のメモリストリングのチャネル構造の直径が第２のメモリストリングの底面から上面に徐々に大きくなっている。
本開示のある実施形態では、第１のメモリストリングの上面におけるチャネル構造の直径が第２のメモリセルの底面におけるチャネル構造の直径よりも大きい。
本開示のある実施形態では、３次元メモリが３Ｄ ＮＡＮＤフラッシュである。
本開示の３次元メモリとその制御方法によれば、正常パス電圧より低い第１のパス電圧が、チャネル構造の直径が相対的に小さいメモリセルに印加され、それによりメモリセルのこの部分のリードディスターブを減らすことができる。また、プログラム検証段階では、相対的に低い第１のパス電圧を相対的に小さな開口チャネル構造であるメモリセルに印加し、それにより、メモリセルのこの部分のリードディスターブをさらに減らし、３次元メモリの確実性を高める。
本開示のこれまで述べた目的、特徴および利点をより明らかに、分かりやすくするために、本開示の具体的な実装形態について、図面に絡めて以下に詳しく述べることにする。
複数のデッキがある３次元メモリの一部の構造図である。 ３次元メモリにおけるメモリセルの閾値電圧の分布図である。 ３次元メモリにおけるメモリセルの閾値電圧の分布図である。 Ｅ０マージンに及ぼすリードディスターブの影響の概略図である。 本開示のある実施形態による、３次元メモリの制御方法の例示的な流れ図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の効果概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。 本開示のある実施形態による、３次元メモリのモジュール図である。 本開示のある実施形態に使用することができる、メモリブロックの回路概略図である。
本開示のこれまで述べた目的、特徴および利点をより明らかに、分かりやすくするために、本開示の具体的な実装形態について、図面に絡めて以下に詳しく述べることにする。
以下の発明を実施するための形態により、本開示を十分に理解するためにより具体的な細部が明らかになる。但し、本開示は、本明細書に記載のもの以外の様式でも実装されてもよい。したがって、本開示は、以下に開示する具体的な実施形態に限るものではない。
本出願および請求項に示す通り、「ある（ａ）」、「ある（ａｎ）」、および／または「その（ｔｈｅ）」などの用語は、特に単数の意味合いのことではなく、文脚上明らかな例外を除いて、複数の意味合いも含むものである。おおまかに言えば、「備える（ｃｏｍｐｒｉｓｅ）」および「含む（ｃｏｎｃｌｕｄｅ」という用語は、排他的列挙ではない、方法または装置が明確に同定されているステップおよび要素を含む、ということしか示さず、また方法または装置は、他のステップまたは要素含んでもよい。
本開示の実施形態について詳しく述べる際、図示の便宜上、デバイス構造を表す断面図は、原寸大ではなく一部拡大され、概略図は、単に例示的なものに過ぎず、本明細書の本開示の保護範囲を限るものではない。さらにまた、長さ、幅、および深さの３次元空間サイズは、実際の製作に含まれるはずである。
「の下に（ｕｎｄｅｒ）」、「の下に（ｂｅｌｏｗ）」「下部の（ｌｏｗｅｒ）」、「の下に（ｂｅｎｅａｔｈ）」、「の上に（ａｂｏｖｅ）」、「の上に（ｏｎ）」などの空間関係用語は、本明細書では、図に示す通りのある要素または特徴の別の要素または特徴との関係を説明するのに説明の便宜上使用していることがある。これらの空間関係用語は、使用または運用における図に表す通りのもの以外のデバイスの方向を含める目的の用語であるということが分かる。例えば、図にあるデバイスを反転させると、要素の方向は、他の要素または特徴「の下に（ｂｅｌｏｗ）」、または「の下に（ｕｎｄｅｒ）」、または「の下に（ｂｅｎｅａｔｈ）」あると説明される要素の方向は、他の要素「の上に（ａｂｏｖｅ）」変わる。このように、「の下に（ｂｅｌｏｗ）」および「の下に（ｂｅｎｅａｔｈ）」という代表的な用語には、上方向および下方向を含めることができる。デバイスの向きが他の向き（９０度回転またはそれ以外の方向）であってもよく、したがって、本明細書に使用するような空間関係語は、それに従って解釈されるはずである。また、１つの層が２つの層「間（ｂｅｔｗｅｅｎ）」にあると言う場合、２つの層間の唯一の層であることもあり、１つまたは複数の層がそれらの間に介在することもあるということが分かる。
本出願の背景では、第１の特徴が第２の特徴「の上に（ｏｖｅｒ）」あると言う構造は、第１の特徴と第２の特徴とが直に接触している実施形態を含むことがあり、第１の特徴と第２の特徴が直に接触していない、と言った第１の特徴と第２の特徴との間に別の特徴が形成されている実施形態を含むこともある。
また、構成要素を定義するのに使用される「第１の」、「第２の」などの用語は、単に、対応する構成要素の区別の便宜上のものであることに留意すべきである。特に断りのない限り、これまで述べた用語には特有な意味はなく、したがって、本出願の保護範囲を限ると見なされることはない。
本明細書で使用する際、「３次元（３Ｄ）記憶素子」という用語は、メモリストリングが基板に対して垂直方向に広がるように、メモリセルトランジスタストリング（本明細書では、ＮＡＮＤストリングなどの「メモリストリング」としている）が横向き基板に垂直方向に向いた半導体素子を言うものである。本明細書で使用する際、「垂直の／垂直に」という用語は、基板の側面に名目上直角であるという意味である。
本明細書で使用する際、「基板」という用語は、材料層が続いて加えられている材料のことを言うものである。基板そのものがパターン化されていることがある。基板の上面に加えられた材料がパターン化されていることも、パターン化されないままであることもある。さらにまた、基板には、シリコン、ゲルマニウム、ガリウム砒素、リン化インジウムなどの広範な半導体材料含んでいることがある。その代わりに、基板がガラス、プラスチック、またはサファイアウエハなどの非導電材料で作られていることがある。
本明細書で使用する際、「層」という用語は、厚みのある領域を含む材料部分のことを言うものである。層が基礎となる構造または覆っている構造の全体に及んでいることもあり、その範囲が基礎となる構造または覆っている構造の範囲に満たないこともある。さらに、層は、その厚みが途切れのない構造の厚みに満たない一様な途切れのない構造であることも非一様な途切れのない構造の領域であることもある。例えば、途切れのない構造の上面と底面との間の如何なる水平面対間にでも、または途切れのない構造の上面および底面に、層があることがある。層は、水平にでも、垂直にでも、かつ／または先細面に沿ってでも広がっていることがある。基板は、層であってもよく、それに１つまたは複数の層を含むことができ、かつ／あるいはそれ上に、その上に、かつ／またはその下に１つまたは複数の層を有することもできる。層は複数の層を含むことができる。例えば、相互接続層としては、１つまたは複数の導体およびコンタクト層（コンタクト、相互接続線、および／またはビアホールが形成されている）および１つまたは複数の絶縁層を含むことができる。
本出願では、流れ図を使用して、本出願の実施形態による、システムによって行われる作業を示す。これまで述べた作業または以下の作業が必ずしも順序正しく行われなくてもよい、ということを理解すべきである。これに対し、それぞれのステップが逆の順番で処理されても同時に処理されてもよい。その一方、代わりに、これらの工程にそれ以外の作業が加えられ、その代わりに、作業のなんらかの１つまたは複数のステップがこれらの工程から除かれる。
図１は、複数のデッキがある３次元メモリの一部の構造図である。図１を見てみると、３次元メモリは、２つのデッキ、それぞれ、第１のデッキ１１０、第２のデッキ１２０を備える。各デッキには、スタック構造１１１、１２１がゲート層と絶縁層との交互層により形成され、チャネルホール構造１１２、１２１がスタック構造１１１、１２１に形成されている。図１に示す通り、第１のデッキ１１０では、チャネルホール構造１１２の上面１１４にある開口が、底面１１３にある開口よりも大きい。第２のデッキ１２０では、チャネルホール構造１２２の上面１２４にある開口が、底面１２３にある開口よりも大きい。第１のデッキ１１０と第２のデッキ１２０との境界面では、第１のデッキ１１０の底面１１３にあるチャネルホールの開口が、第２のデッキ１２０の上面１２４にあるチャネルホールの開口よりも小さい。
実際の３次元メモリ構造では、チャネルホールの開口は、チャネルホール構造の広がり方向にチャネルホールの上面から底面に徐々に小さくなる。スタック構造１１１、１２１におけるスタック層数が増えるにつれ、チャネルホール構造１１２、１２２は、徐々に深くなり、その深さ対幅比は、徐々に大きくなり、チャネルホール１１２、１２２の上面にある開口と底面にある開口との差を徐々に広げさせる。
図２Ａおよび図２Ｂは、水平軸が閾値電圧Ｖｔを表し、垂直軸がメモリセル数を表す、３次元メモリにおけるメモリセルの閾値電圧の分布図である。図２Ａおよび図２Ｂでは、例として、マルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ）技術を取り、それに従って、各メモリセルは、２ビット情報、すなわち、００、０１、１０、および１１を保存する。メモリセルの閾値電圧には、図２Ａおよび図２Ｂに示す通り、４種類の状態、すなわち、Ｅ状態、Ｐ１状態、Ｐ２状態、およびＰ３状態であってもよい。それらの中では、Ｅ状態が、対応するデータフォーマットが１１である消去作用に対応する消去状態であり、またＰ１状態、Ｐ２状態、Ｐ３状態は、対応するデータフォーマットが、それぞれ、００、０１、１０であるプログラム作用に対応するプログラム状態である。
図２Ａは、正常状態下の閾値電圧の分布図である。図２Ａを見てみると、それぞれの状態間に、複数のマージン、例えば、Ｅ状態とＰ１状態との間のＥ０マージンとＥ１マージンとに分けられるマージン距離があり、そこでは、Ｅ０マージンはＥ状態に近く、Ｅ１マージンはＰ１状態に近い。同様に、Ｐ１状態、Ｐ２状態、Ｐ３状態間のマージン距離は、Ｅ２マージン、Ｅ３マージン、Ｅ４マージン、Ｅ５マージンに分けられる。
メモリセルに対して読み取り作業が行われる際、これらのメモリセルがターンオン状態である、と言った、読み取りメモリセルのゲートに読み取り電圧（Ｖｒｅａｄ）が印加され、パス電圧（Ｖｐａｓｓ）が読み取りメモリセルと同じメモリスリング上のそれ以外のメモリセルに印加される。パス電圧は、伝送電圧またはターンオン電圧とも呼ばれる。メモリストリングは、図１に示す通り、チャネルホール構造に沿って分布するメモリセルストリングとして見なされてもよい。チャネルホール構造の底面にある小さな開口メモリセルでは、パス電圧が高電場強度と強いトンネル効果をもたらし、メモリセルに一定のプログラム効果をもたらす。特に消去状態のメモリセルでは、その低閾値電圧に起因して、パス電圧のプログラム効果の影響を受けやすく、それにより、例えば図２Ｂに示す通り、消去状態Ｅ状態分布を広くする。
図２Ｂは、消去状態の電圧分布が広がっているときの閾値電圧の分布図である。図２Ｂを見てみると、Ｅ０状態の電圧分布がＰ１状態に近い方向に広がり、Ｅ０マージンの縮小をもたらす。Ｅ０マージンの縮小に起因して、Ｅ状態にあるメモリセルの読み取り誤りが起こる可能性があり、それによりリードディスターブをもたらし、データストレージの確実性を下げる結果になる。
図３は、Ｅ０マージンに及ぼすリードディスターブの影響の概略図である。図３に示す通り、その水平軸が、３次元メモリのワード線（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）数０～１２７を表し、３次元メモリが１２８層３Ｄ ＮＡＮＤフラッシュであることを示す。また、３次元メモリは、図１に示す通り、２つのデッキを備える。図３の垂直軸は、いくつかの試験結果の中央値であるＥ０マージンの幅値を表す。図３を見てみると、水平軸の左半分３１０は、プログラムを経ることのないメモリセルの元の状態（フレッシュ）を示し、右半分３２０は、プログラムの３００サイクル（３００ｃｙｃ）後のメモリセルの状態を示す。
図３を見てみると、左半分３１０と右半分３２０とにはそれぞれ、様々な読み取り時間に対応する４つの曲線がある。それらの中で、曲線３１１および３２１に対応する読み取り時間は０であり、曲線３１２および３２２に対応する読み取り時間は１０００であり、曲線３１３および３２３に対応する読み取り時間は３０００であり、曲線３１４および３２４に対応する読み取り時間は３００００である。明らかに、読み取り時間が長くなるにつれて、Ｅ０マージンが徐々に縮小する。図３は、図１に示す２つのデッキを備える３次元メモリに対応し、ワード線数０～６３が第１のデッキに属し、チャネルホール構造の底面から上方に数が徐々に増え、ワード線数６４～１２７は第２のデッキに属する。
図１および図３との絡みで、左半分３１０をある例と見ると、ワード線数０は、チャネルホール構造の底面にあるメモリセルに対応する。何回かの読み取り作業後、第１のデッキにおけるメモリセルのＥ０マージンのサイズが、ワード線数（０～６３）が増えるにつれて大きくなり、第２のデッキにおけるメモリセルのＥ０マージンのサイズも、ワード線数（６４～１２７）が増えるにつれて大きくなる。したがって、デッキの底面におけるメモリセルのＥ０マージンが最も小さく、例えば、それぞれ、第１のデッキの底面におけるメモリセルに対応し、第２のデッキの底面におけるメモリセルに対応する、図３では点線円によって囲まれた第１の範囲３１５、第２の範囲３１６である。
右半分３２０では、プログラムの３００サイクル後のメモリセルのＥ０マージンは、プログラムを経ることのない元の状態であるメモリセルのＥ０マージンよりも幾分小さい。それに加え、左半分３１０と同様、第１のデッキの底面における、また第２のデッキの底面におけるメモリセルのＥ０マージンは、比較的小さく、例えば、図３では点線円で囲まれた第３の範囲３１７、第４の範囲３１８である。
図４は、本開示のある実施形態による、３次元メモリの制御方法の例示的な流れ図である。３次元メモリは、複数のメモリストリングを備え、各メモリストリングが、第１の部分と第２の部分とを備える複数のメモリセルを備え、メモリセルの第１の部分に対応するチャネル構造の直径が、メモリセルの第２の部分に対応するチャネル構造の直径よりも小さい。図４を見てみると、この実施形態の制御方法は、
ステップＳ４１０：選択メモリセルに対して読み取り作業を行う際に、パス電圧を非選択メモリセルに印加するステップであって、第１のパス電圧が第１の部分の第１の非選択メモリセルに印加され、第２のパス電圧が第２の部分の第２の非選択メモリセルに印加され、第１のパス電圧が第２のパス電圧よりも低い、印加するステップを含む。
実装形態によっては、３次元メモリのメモリストリングにおけるメモリセルが、パス電圧が印加される対応するワード線に連結され、それにより、バス電圧をメモリセルに印加することの効果をもたらす。
実施形態によっては、読み取り作業が選択メモリセルに対して行われる際、読み取り電圧が選択メモリセルのワード線に印加される。
図５Ａ～図５Ｄは、本開示のある実施形態による、３次元メモリセルの制御方法の実装概略図である。図４に示す制御方法について、図５Ａ～図５Ｄとの絡みで以下に説明する。
図５Ａを見てみると、２つのデッキによる１２８層３次元メモリの構造図が示されている。３次元メモリは、下部に位置する第１のデッキ５１０と、上部に位置する第２のデッキ５２０とを備える。第１のデッキ５１０は、６４個のゲート層ＷＬ０～ＷＬ６３を備え、第２のデッキ５２０もまた、６４個のゲート層ＷＬ６４～ＷＬ１２７を備える。３次元メモリにはさらに、第１のデッキ５１０と第２のデッキ５２０との間にいくつかの仮想ゲート層５３０があり、仮想ゲート層５３０は、実際のゲート効果をもたらさない。３次元メモリの構造では、ワード線がゲート層とつながり、ワード線とつながったゲート層にワード線を通して、電圧を印加することができる、ということが分かる。図５Ａ～図５Ｄでは、ＷＬ（ワード線）を使用して、異なるワード線につながっているゲート層の名前を表す。
この実施形態では、図１に示す通り、メモリセルに対応するチャネル構造の直径がチャネルホール構造の開口である。
図１～図５Ａとの絡みで、第１のデッキ５１０における底面のいくつかのゲート層に関係あるメモリセルに対応するチャネル構造の開口は、ゲート層の個数が約１５～２０と想定すると、すなわち、メモリセルの第１の部分が位置するゲート層がＷＬ０～ＷＬ１４からＷＬ０～ＷＬ１９であると想定すると、比較的小さい。
本開示は、第１の部分および第２の部分のメモリセル数を限るものでも、対応するゲート層数を限るものでもない。制御方法の実際の実施では、メモリセルの第１の部分および第２の部分が位置するゲート層の範囲は、必要に応じて設定され得る。
１６層を例に取って本開示を説明する。図５Ａを見てみると、ＷＬ０～ＷＬ１５およびＷＬ６５～ＷＬ７９に対応するメモリセルは、ステップＳ４１０における第１の部分に属し、ゲート層のそれ以外にあるメモリセルは第２の部分に属する。
ステップＳ４１０を説明するために、それぞれ、選択メモリセルが位置するゲート層の個数に従って説明することにする。
図５Ａでは、選択メモリセル５４０は、ＷＬ０～ＷＬ２３にあり、ＷＬ２４～ＷＬ１２７を含むそれ以外のゲート層に位置するメモリセルは、非選択メモリセルである。読み取り電圧Ｖｒｅａｄが選択メモリセル５４０に印加されると、パス電圧Ｖｐａｓｓがそれ以外の非選択メモリセルに印加される。これらの非選択メモリセルでは、ＷＬ６４～ＷＬ７８に位置するメモリセルが第１の部分に属し、この部分の非選択メモリセルが第１の非選択メモリセル５５０と呼ばれる。ＷＬ２４～ＷＬ６３およびＷＬ７９～ＷＬ１２７に位置するメモリセルを含むそれ以外の非選択メモリセルは、第２の部分に属し、これらの非選択メモリセルは、第２の非選択メモリセル５６０と呼ばれる。ステップＳ４１０に従えば、第１のパス電圧Ｖｐａｓｓ１が、第１の部分に属する第１の非選択メモリセル５５０に印加され、第２のパス電圧Ｖｐａｓｓ２が第２の部分に属する第２の非選択セルメモリ５６０に印加され、この場合、Ｖｐａｓｓ１＜Ｖｐａｓｓ２である。
ＷＬ０～ＷＬ２３の選択メモリセル５４０とは、選択メモリセル５４０がＷＬ０～ＷＬ２３のどの１つまたは複数の層にでも位置する、ということを意味することに留意すべきである。選択メモリセル５４０は様々なメモリストリングに位置してもよいが、同じゲート層であるが様々なメモリストリングに位置するメモリセル５４０に対応するチャネル構造の直径は、ほぼ同じである。選択メモリセル５４０が層ＷＬ１５にあれば、同様にステップＳ４１０の原理に従って、すなわち、第１のパス電圧Ｖｐａｓｓ１が第１の部分に属するＷＬ０～ＷＬ１４に印加され、第２のパス電圧Ｖｐａｓｓ２が第２の部分に属するＷＬ１６～ＷＬ２３に印加される、という原理に従って、ＷＬ１５を除くゲート層ＷＬ０～Ｗ２３上のメモリセルにパス電圧が印加される。
図５Ｂでは、選択メモリセル５４０が、ＷＬ２４～ＷＬ５５にあり、それ以外のゲート層に位置するメモリセルは、非選択メモリセルである。読み取り電圧Ｖｒｅａｄが選択メモリセル５４０に印加されると、パス電圧Ｖｐａｓｓがそれ以外の非選択メモリセルに印加される。これらの非選択メモリセルの中では、第１の非選択メモリセル５５０は、ゲート層ＷＬ０～ＷＬ１５およびＷＬ６４～ＷＬ７９に位置するメモリセルを備え、第２の非選択メモリセル５６０は、ゲート層ＷＬ１６～ＷＬ２３、ＷＬ５６～ＷＬ６３、およびＷＬ８０～ＷＬ１２７に位置するメモリセルを備える。ステップＳ４１０に従えば、第１のパス電圧Ｖｐａｓｓ１が第１の非選択メモリセル５６０に印加され、ここでＶｐａｓｓ１＜Ｖｐａｓｓ２である。
図５Ｃでは、選択メモリセルが、ＷＬ５６～ＷＬ８７であり、それ以外のゲート層に位置するメモリセルは、非選択メモリセルである。読み取り電圧Ｖｒｅａｄが選択メモリセル５４０に印加されると、パス電圧Ｖｐａｓｓがそれ以外の非選択メモリセルに印加される。これらの非選択メモリセルの中では、第１の非選択メモリセル５５０は、ゲート層ＷＬ０～ＷＬ１５に位置するメモリセルを備え、第２の非選択メモリセル５６０は、ゲート層ＷＬ１６～ＷＬ５５およびＷＬ８８～ＷＬ１２７に位置するメモリセルを備える。ステップＳ４１０に従えば、第１のパス電圧Ｖｐａｓｓ１が第１の非選択メモリセル５５０に印加され、第２のパス電圧Ｖｐａｓｓ２が第２の非選択メモリセル５６０に印加され、ここでＶｐａｓｓ１＜Ｖｐａｓｓ２である。
図５Ｄでは、選択メモリセル５４０が、ＷＬ８８～ＷＬ１２７であり、それ以外のゲート層に位置するメモリセルは、非選択メモリセルである。読み取り電圧Ｖｒｅａｄが選択メモリセル５４０に印加されると、パス電圧Ｖｐａｓｓがそれ以外の非選択メモリセルに印加される。これらの非選択メモリセルの中では、第１の非選択メモリセル５５０は、ゲート層ＷＬ０～ＷＬ１５およびＷＬ６４～ＷＬ７９に位置するメモリセルを備え、第２の非選択メモリセル５６０は、ゲート層ＷＬ１６～ＷＬ６３およびＷＬ８０～ＷＬ８７に位置するメモリセルを備える。ステップＳ４１０に従えば、第１のパス電圧Ｖｐａｓｓ１が第１の非選択メモリセル５５０に印加され、第２のパス電圧Ｖｐａｓｓ２が第２の非選択メモリセル５６０に印加され、ここでは、Ｖｐａｓｓ１＜Ｖｐａｓｓ２である。
上の実施形態では、第２のパス電圧が通常使用される標準電圧、例えば、Ｖｐａｓｓ２＝６．５～７Ｖであってもよい。第１のパス電圧は、標準パス電圧より低く、例えば、Ｖｐａｓｓ＝６～６．５Ｖである。第１のパス電圧Ｖｐａｓｓ１は、第２のパス電圧Ｖｐａｓｓ２よりも０．５Ｖ程度低い。
図６は、本開示のある実施形態による、３次元メモリの制御方法の効果概略図である。図６を見てみると、その水平軸は、０～１２７の３次元メモリのワード線数を表し、その垂直軸は、Ｅ０マージンの幅を表す。図６は、３００００回の読み取り作業サイクル後に得られたＥ０マージンの平均値の例である。曲線６１０により、第２のパス電圧Ｖｐａｓｓ２が非選択セルのすべてに印加される状態が分かり、曲線６２０により、第１のパス電圧Ｖｐａｓｓ１が第１の非選択メモリセルに印加され、第２のパス電圧Ｖｐａｓｓ２が第２の非選択メモリセルに印加される状態が分かる。
図６により分かるような実施形態では、Ｖｐａｓｓ１＝６．２Ｖ、Ｖｐａｓｓ２＝６．６Ｖである。図６で分かるように、チャネル構造の一番下におけるＷＬ０～ＷＬ１６の近傍にあるメモリセルでは、曲線６２０のＹ軸値が曲線６１０のＹ軸値よりも大きく、すなわち、本開示の方法では、ＷＬ０～ＷＬ１６の近傍にあるメモリセルのＥ０マージンが大きくなる。
上記の３次元メモリの制御方法に従えば、標準パス電圧より低い第１のパス電圧が、チャネル構造の直径が比較的小さいメモリセルに印加され、それによりメモリセルのこの部分のリードディスターブを緩和することができる。
図４を見てみると、実施形態によっては、本開示の３次元メモリの制御方法はさらに、
ステップ４２０：プログラム検証作業が選択メモリセルに対して行われる際、第２のパス電圧を第２の非選択メモリセルに掛けることと、第１の非選択メモリセルがプログラム状態であれば、第１のパス電圧を第１の非選択メモリセルに印加し、第１の非選択メモリセルが消去状態にあれば、第１の非選択メモリセルに第２のパス電圧を印加することと、を含む。ステップ４２０は、図７Ａ～図７Ｄとの絡みで以下に説明する。
実施形態によっては、プログラム検証作業が選択メモリセルに対して行われる際、プログラム検証電圧が選択メモリセルのワード線に印加される。
図７Ａ～７Ｄは、本開示のある実施形態による、３次元メモリの制御方法の実施概略図である。図７Ａ～７Ｄは、それぞれ、選択メモリセルが位置するゲート層の数の異なる４つの状況の例である。
図７Ａを見てみると、２デッキによる１２８層３次元メモリの概略図が図５と同様であることが示されている。３次元メモリは、下部に位置する第１のデッキ７１０と、上部に位置する第２のデッキ７２０とを備える。第１のデッキ７１０は、６４ゲート層ＷＬ０～ＷＬ６３を備え、第２のデッキ７２０もまた、６４ゲート層ＷＬ６４～ＷＬ１２７を備える。第１のデッキ７１０はさらに、第１のデッキ７１０と第２のデッキ７２０との間に、実際のゲート層効果をもたらすことのないいくつかの仮想ゲート層７３０を備える。ゲート層ＷＬ０～ＷＬ１５およびＷＬ６４～ＷＬ７９にあるメモリセルを小さな開口のチャネル構造である第１の部分に対応させ、それ以外のゲート層にあるメモセルを大きな開口のチャネル構造である第２の部分に対応させる。
図７Ａでは、選択メモリセル７４０がＷＬ０～ＷＬ２３にあり、ＷＬ２４～ＷＬ１２７を含むそれ以外のゲート層に位置するメモリセルは、非選択メモリである。プログラム検証電圧Ｖｖｅｒｉｆｙが選択メモリセル７４０に印加される際、パス電圧Ｖｐａｓｓがそれ以外の非選択メモリセルに印加される。
実施形態によっては、各メモリセルは、メモリストリングにおける対応するセル深さに位置し、メモリストリングのチャネル構造の広がり方向に層単位でワード線を通して同じセル深さに位置するメモリセルのページに対してプログラム作業が行われる。図７Ａを見てみると、この実施形態では、ワード線数が、メモリストリングのチャネル構造の広がり方向にも対応する第１の方向Ｄ１に層単位で増える。ＷＬ０は、チャネル構造の底面に対応し、ＷＬ１２７は、チャネル構造の上面に対応する。また、ＷＬ０は、第１のデッキ７１０のチャネル構造の底面に対応し、ＷＬ６３は、第１のデッキ７１０のチャネル構造の上面に対応し、ＷＬ６４は、第２のデッキ７２０のチャネル構造の底面に対応し、ＷＬ１２７は、第２のデッキ７２０のチャネル構造の上面に対応する。
同じゲート層にあるメモリセルのセル深さは同じであり、同じセル深さにあるメモリセルは、３次元メモリのページを形成する。図７Ａ～図７Ｄに示すような実施形態では、プログラム作業が、一番下の層ＷＬ０から始まり、層単位で上向きに進む。
プログラム作業（書き込みデータとも見なされてもよい）時、メモリセルは、ワード線プログラム順序またはそれ以外のプログラムルールに従ってプログラムされる。例えば、プログラム作業は、メモリブロックのソース側にあるワード線から始まり、メモリブロックのドレイン側にあるワード線に続いてもよい。あるプログラムルールでは、各ワード線のプログラムが完了するたびに、次のワード線のプログラム（すなわち、ページ内のプログラム）に進む。プログラム作業時、３次元メモリにおいて、１つまたは複数の層が選択層として選択され、プログラム電圧がその選択層に印加され、選択ストリングに対応するビット線にはビット線電圧が印加されず、すなわち、選択ストリングに対応するビット線がプログラム作業対象の選択ストリングと見なされ、一方、それ以外のメモリストリングに対して抑制作業が行われる。
図７Ａを見てみると、選択メモリセル７４０がゲート層ＷＬ０～ＷＬ２３に位置し、それらの中の１つまたは複数の層であってもよい。この場合、それ以外のゲート層ＷＬ２４～ＷＬ１２７は、プログラム作業を経ておらず、消去状態にある。したがって、ＷＬ２４～ＷＬ１２７にある非選択メモリセルに印加されたパス電圧Ｖｐａｓｓは、第２のパス電圧Ｖｐａｓｓ２である。
図７Ｂでは、選択メモリセル７４１は、ＷＬ２４～ＷＬ５５であり、それ以外のゲート層に位置するメモリセルは、非選択メモリセルである。プログラム検証電圧Ｖｖｅｒｉｆｙが選択メモリセル７４１に印加される際、それ以外の非選択メモリセルにはパス電圧Ｖｐａｓｓが印加される。これらの非選択メモリセルの中で、第２の非選択メモリセル７６１に第２のパス電圧Ｖｐａｓｓ２が印加される。図７Ａで分かるように、ゲート層ＷＬ０～ＷＬ１５にある第１の非選択メモリセル７５０は、プログラム作業を経ており、プログラム状態にあり、それ故、第１の非選択メモリセル７５０には第１のパス電圧Ｖｐａｓｓ１が印加される。ゲート層ＷＬ５６～ＷＬ１２７に位置する非選択メモリセル７６２は、消去状態にあり、それ故、これらの非選択メモリセル７６２には第２のパス電圧Ｖｐａｓｓ２が印加され、この場合、Ｖｐａｓｓ１＜Ｖｐａｓｓ２である。非選択メモリセル７６２は、第１の部分に属する第１の非選択メモリセルＷＬ６４～ＷＬ７９と、第２の部分に属する第２の非選択メモリセルＷＬ８０～ＷＬ１２７とを備える。
図７Ｃでは、選択メモリセル７４２は、ＷＬ５６～ＷＬ８７であり、それ以外のゲート層に位置するメモリセルが非選択メモリセルである。プログラム検証電圧Ｖｖｅｒｉｆｙが選択メモリセル７４２に印加される際、それ以外の非選択メモリセルにはパス電圧Ｖｐａｓｓが印加される。これらの非選択メモリセルの中で、ゲート層ＷＬ１６～ＷＬ５５およびＷＬ８８～ＷＬ１２７に位置するメモリセルを備える第２の非選択メモリセル７６３に第２のパス電圧Ｖｐａｓｓ２が印加される。非選択メモリセルはさらに、ゲート層ＷＬ０～ＷＬ１５に位置する第１の非選択メモリセル７５０を備え、図７Ａで分かるように、この第１の非選択メモリセル７５０は、プログラム作業を経ており、プログラム状態にあり、それ故、この第１の非選択メモリセル７５０には第１のパス電圧Ｖｐａｓｓ１が印加される。
図７Ｄでは、選択メモリセル７４３は、ＷＬ８８～ＷＬ１２７であり、それ以外のゲート層に位置するメモリセルが非選択メモリセルである。プログラム検証電圧Ｖｖｅｒｉｆｙが選択メモリセル７４３に印加される際、それ以外の非選択メモリセルにはパス電圧Ｖｐａｓｓが印加される。これらの非選択メモリセルの中で、ゲート層ＷＬ１６～ＷＬ６３およびＷＬ８０～ＷＬ８７に位置するメモリセルを備える第２の非選択メモリセル７６４に第２のパス電圧Ｖｐａｓｓ２が印加される。非選択メモリセルはさらに、ゲート層ＷＬ０～ＷＬ１５にある第１の非選択メモリセル７５０と、ゲート層ＷＬ６４～ＷＬ７９にある第１の非選択メモリセル７５１とを備え、図７Ａで分かるように、これらの非選択メモリセルは、プログラム作業を経ており、プログラム状態にあり、それ故、第１の非選択メモリセル７５０、７５１には第１のパス電圧Ｖｐａｓｓ１が印加される。
メモリセルへのプログラム検証電圧Ｖｖｅｒｉｆｙの印加は、読み取り作業と同等であり、これもまた、比較的に小さな開口であるメモリセルの場合ではリードディスターブの結果となる。上記の実施形態の制御方法に従えば、プログラム検証電圧のリードディスターブをその間減らすことができる。
図７Ａ～図７Ｄは、プログラム作業がゲート層ＷＬ０から始まりＷＬ１２７に層単位で進む実施形態の例である。これ以外の実施形態では、プログラム作業がゲート層ＷＬ１２７から下向きに層単位でＷＬ０まで行われても良く、上記の作業方法がこれらの実施形態にも当てはまる。
図８は、本開示のある実施形態による３次元メモリのモジュール図である。本開示のこれまで述べた３次元メモリの制御方法を使用して、本実施形態の３次元メモリを制御することができ、それ故、これまで述べた図面および発明を実施するための形態のすべてを使用して、本開示の３次元メモリを描写することができる。
図８を見てみると、３次元メモリは、メモリセルアレイ８１０およびコントローラ８２０を備える。メモリセルアレイ８１０は、それぞれが基板上に垂直に広がり、直列接続で垂直に配列されている複数のメモリセルを備える、複数のメモリストリングを備える。複数のメモリセルは、第１の部分と第２の部分を備え、メモリセルの第１の部分のチャネル構造の直径がメモリセルの第２の部分のチャネル構造の直径よりも小さい。コントローラ８２０は、選択メモリセルに対して読み取り作業が行われる際、非選択メモリセルにパス電圧Ｖｐａｓｓを印加するように構成され、この場合、第１のパス電圧Ｖｐａｓｓ１が第１の部分における第１の非選択メモリセルに印加され、第２の部分における第２の非選択メモリセルに第２のパス電圧Ｖｐａｓｓ２が印加され、第１のパス電圧Ｖｐａｓｓ１は、第２のパス電圧Ｖｐａｓｓ２よりも低い。
実施形態によっては、コントローラ８２０がさらに、選択メモリセルに対してプログラム検証作業が行われる際、第２の非選択メモリセルに第２のパス電圧Ｖｐａｓｓ２を印加し、第１の非選択メモリセルがプログラム状態にあれば、第１の選択メモリセルに第１のパス電圧Ｖｐａｓｓ１を印加し、第１の非選択メモリセルが消去状態にあれば、第１の非選択メモリセルに第２のパス電圧Ｖｐａｓｓ２を印加するように、構成されている。
コントローラ８２０は、本開示の３次元メモリの制御方法を使用して、これまで述べた機能を実施することができ、それ故、これまで述べた図面および発明を実施するための形態を使用して、本開示の３次元メモリのコントローラ８２０の具体的な機能を描写することができる。同じ内容であれば、これ以上記述しないことにする。
本実施形態では、メモリセルアレイ８１０に含まれる各メモリセルは、１ビットデータを保存するシングルレベルセル（ＳＬＣ：Ｓｉｎｇｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）であることも、２ビット以上のデータを保存することのできるマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ）（ＭＬＣ、ＴＬＣ、およびＱＬＣなど）であることも、またはシングルレベルセルとマルチレベルセルとの如何なる組み合わせであることもある。
本実施形態では、メモリセルアレイ８１０にあるメモリセルをワード線ＷＬおよびビット線ＢＬに接続することができる。その一方、メモリセルアレイ８１０を、ストリング選択線ＳＳＬ、グラウンド選択線ＧＳＬなど、それ以外の選択線にも接続することができる。具体的には、メモリセルアレイ８１０を、ワード線ＷＬまたは選択線（ＳＳＬおよび／またはＧＳＬ）を通してワード線デコーダ８５０に接続し、さらに電圧発生装置８６０に接続することができる。メモリセルアレイ８１０を、ビット線ＢＬを通してビット線デコーダ８３０に接続し、さらに入力／出力（Ｉ／Ｏ）回路８４０に接続することができる。コントローラ８２０は、それぞれ、ビット線デコーダ８３０、Ｉ／Ｏ回路８４０、ワード線デコーダ８５０、電圧発生装置８６０と接続されている。
１つまたは複数のメモリセルに対して消去作業、プログラム作業、読み取り－書き込み作業、または検証作業を行う必要がある場合、コントローラ８２０は、ビット線ＢＬを通してビット線デコーダ８３０によりアドレス指定するのに向けて、またワード線ＷＬを通してワード線デコーダ８５０によりアドレス指定するのに向けて、１つまたは複数のメモリセルのアドレスを送信することができる。
実施形態によっては、ビット線デコーダ８３０およびワード線デコーダ８５０の機能は、一元化アドレスデコーダにより実施され得る。アドレスデコーダにはさらに、アドレスバッファなどの構成要素を備えてもよい。
Ｉ／Ｏ回路８４０は、一方で、コントローラ８２０および／または外側からデータを受信し、受信したデータを書き込み作業に向けてメモリセルアレイ８１０に保存することができ、もう一方で、メモリセルアレイ８１０からデータを読み取り、読み取りデータを読み取り作業に向けてコントローラ８２０および／または外側に出力することができる。
電圧発生装置８６０は、コントローラ８２０からの制御信号を受けてメモリセルアレイ８１０に対して消去作業、プログラム作業、読み取り－書き込み作業、および検証作業を行うのに様々な電圧を発生させることができる。特に、電圧発生装置８６０は、ワード線電圧、例えば、プログラム電圧（すなわち書き込み電圧）、プログラム抑制電圧、読み取り電圧、および検証電圧などを発生させることができる。電圧発生装置８６０は、ビット線印加電圧または阻止電圧などのビット線電圧を発生させることができる。本開示の本実施形態では、電圧発生装置８６０は、先に述べたパス電圧Ｖｐａｓｓ（第１のパス電圧Ｖｐａｓｓ１および第２のパス電圧Ｖｐａｓｓ２を含む）、読み取り電圧Ｖｒｅａｄ、およびプログラム検証電圧Ｖｖｅｒｉｆｙなどを発生させることができる。
コントローラ８２０は、制御信号をビット線デコーダ８３０、Ｉ／Ｏ回路８４０、ワード線デコーダ８５０、および電圧発生装置８６０に出力することができる。例えば、コントローラ８２０は、電圧制御信号を電圧発生装置８６０に出力し、ワード線アドレスをワード線デコーダ８５０に出力し、ビット線アドレスをビット線デコーダ８３０に出力し、書き込みデータをＩ／Ｏ回路８４０に出力し、またＩ／Ｏ回路８４０から読み取られたデータを受信することができる。
実施形態によっては、コントローラ８２０は、ビット線デコーダ８３０を、いくつかのビット線ＢＬを選択するように制御し、ワード線デコーダ８５０をいくつかのワード線ＷＬを選択するように制御し、一定の電圧をこれらのビット線ＢＬおよびワード線ＷＬに電圧発生装置８６０を通して印加する。例えば、読み取り作業時、読み取り電圧を選択ワード線ＷＬに印加し、読み取りが阻止されるメモリセルでは、読み取り阻止電圧を非選択ビット線ＢＬに印加し得る。プログラム作業時、プログラム電圧および検証電圧を選択ワード線ＷＬに印加してもよく、プログラム阻止電圧が非選択ビット線ＢＬに印加される。
本開示の本実施形態のコントローラ８２０にはさらに、プロセッサ、Ｉ／Ｏインターフェースなどの構成要素を備えてもよい。ビット線デコーダ８３０、Ｉ／Ｏ回路８４０、ワード線デコーダ８５０、および電圧発生装置８６０用のコントローラ８２０の制御論理は、これまで述べたものに限らない。コントローラ８２０は、当業者であれば分かる不揮発性メモリ用のそれ以外の論理制御機能を実施することができる。
実施形態によっては、コントローラ８２０は、ソフトウェアに基づき、メモリセルアレイ８１０が行うことを必要とするメモリ作業を示すことができる。
本開示のこの実施形態では、メモリストリングは、基板上に垂直に広がる。基板は、シリコン基板（Ｓｉ）でも、ゲルマニウム基板（Ｇｅ）でも、シリコンゲルマニウム基板（ＳｉＧｅ）でも、シリコンオン絶縁体（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）でも、ゲルマニウムオン絶縁体（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｄｕｌａｔｏｒ）などでもよい。実施形態によっては、基板はまた、ＧａＡｓ、ＩｎＰ、またはＳｉＣなどのそれ以外の元素半導体または化合物半導体を含む基板であってもよい。基板はまた、Ｓｉ／ＳｉＧｅなどのスタック構造であってもよい。基板はさらに、ＳｉＧｅオン絶縁体（ＳＧＯＩ：ＳｉＧｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）などのそれ以外のエピタキシャル構造を備えていてもよい。実施形態によっては、基板は、ガラス、プラスチック、またはサファイアウエハなどの非導電性材料から作られていてもよい。基板にいくつか必要な加工が施され、例えば、共通活性領域が形成されている、必要なクリーニングがなされているなどである。
スタック構造が、基板の上に配置され、スタック構造は、第１の材料層と第２の材料層との交互積層により形成されたスタックであってもよい。第１の材料層および第２の材料層を以下の材料から選んでもよく、これらの材料としては、少なくとも１つの絶縁体、例えば、窒化シリコン、酸化シリコン、無定形炭素、ダイヤモンド状無定形炭素、酸化ゲルマニウム、酸化アルミニウムなど、およびそれらの組み合わせが含まれ得る。第１の材料層と第２の材料層とはエッチング選択性が異なる。例えば、それらが窒化シリコンと酸化シリコンとの組み合わせでも、酸化シリコンとアンドープポリシリコンまたは無定形炭素との組み合わせでも、酸化シリコンまたは窒化シリコンと無定形炭素との組み合わせなどでもよい。スタック構造の第１の材料層および第２の材料層の堆積方法としては、化学蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ、ＬＰＣＶＤ、およびＨＤＰＣＶＤ）、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、または分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、熱酸化、蒸発、スパッタリング、および他の様々な方法などの物理蒸着方法を挙げることができる。本開示のこの実施形態では、第１の材料層がゲート層であってもよく、第２の材料層が絶縁層であってもよい。ゲート層は、ダミーゲート層の除去の後、形成され得る。ゲート犠牲層の材料は、例えば、窒化シリコン層であってもよい。ゲート層の材料は、金属タングステン、コバルト、銅、ニッケルなどの伝導材料であってもよく、ポリシリコン、ドープシリコン、またはそれらの如何なる組み合わせであってもよい。絶縁層の材料は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどであってもよい。
本開示のこの実施形態では、基板の材料は、例えばシリコンでもよい。第１の材料層および第２の材料層は、例えば、窒化シリコンと酸化シリコンとの組み合わせである。窒化シリコンと酸化シリコンとの組み合わせを例に取ると、化学蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）またはそれ以外の相応の堆積方法により、窒化シリコンと酸化シリコンとを途切れなく基板上に交互に堆積させると、スタック構造を形成することができる。
本明細書では初期半導体構造の代表的な組成を述べているが、このような半導体構造から１つまたは複数の特徴が取り除かれても、置き換えられても、それに加えられてもよい、ということが分かる。例えば、必要に応じて、様々なウエル領域が基板に形成されてもよい。また、それぞれの層の例として挙げた材料は、単に典型であり、例えば、基板は、ＳＯＩ（シリコンオン絶縁体）、ＳｉＧｅ、Ｓｉ：Ｃなどのそれ以外のシリコン含有基板であってもよい。ゲート層も、それ以外の伝導層、例えば、金属タングステン、コバルト、ニッケルなどであってもよい。第２の材料もまたそれ以外の絶縁材料、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどであってもよい。
メモリセルに対応するチャネル構造が、スタック構造を垂直に貫通するチャネルホールに形成されてもよい。それ故、チャネル構造は、円筒形であってもよい。チャネル構造は、チャネル層またはメモリ層を備えてよい。全体として、メモリ層とチャネル層とが途切れなく外側から内側にチャネル構造の半径方向に配置されている。メモリ層は、途切れなくチャネル構造の外側から内側にチャネル構造の半径方向に堆積している、ブロッキング層、電荷トラッピング層、およびトンネル層を備えてよい。充填層もチャネル層に配置されてよい。充填層は、支持体として働くことができる。充填層の材料は、酸化シリコンであってもよい。充填層は、素子確実性に何ら影響を及ぼすことのないということを前提に中身が詰まっていても中空であってもよい。チャネル構造の形成は、１つまたは複数の膜堆積プロセス、例えば、ＡＬＤ、ＣＶＤ、ＰＶＤなど、またはそれらの如何なる組み合わせによっても実施され得る。
実施形態によっては、本開示の３次元メモリはさらに、複数のワード線を備え、複数のワード線のそれぞれは、同じセル深さのメモリセルのページとつながっており、各メモリセルは、メストリングにおける対応するセル深さに位置する。
図９は、本開示の本実施形態に使用することができるメモリブロックの回路概略図である。図８で分かるようなメモリセルアレイ８１０は、複数のメモリブロックを備えてよい。図９を見てみると、ＭＣ（メモリセル）がメモリセルを表し、各メモリセルのセル深さが対応している。例えば、図９におけるメモリセルＭＣは、ワード線ＷＬ８とつながったゲート層に位置する。メモリストリングＳＴＲは、ワード線層ＷＬ１～ＷＬ８の数が徐々に増える方向に途切れなく複数のメモリセルを接続する。同じセル深さのメモリセルは、同じページに位置する。コントローラ８２０は、電圧発生装置８６０を設定に従ってそれぞれのワード線に印加される電圧を発生させるように制御し、それにより各メモリセルに印加される電圧を制御する。
各ストリングＳＴＲはさらに、それぞれ、途切れなく接続されたメモリセルＭＣの両端に接続されているストリング選択トランジスタＳＳＴとグラウンド選択トランシスタＧＳＴとを備えてもよい。ＧＳＬとは共通ソース線のことである。メモリストリングＳＴＲ、ワード線ＷＬ、およびビット線ＢＬの個数は、実施形態に応じて異なることがある。
図９は、単に例を表すものに過ぎず、本開示の３次元メモリの実際の構造やワード線層の個数などを制限するものではない。
実施形態によっては、本開示のメモリストリングのチャネル構造の直径は、メモリストリングの底面から上面に徐々に大きくなる。
実施形態によっては、メモリセルの第１の部分がメモリセルの第２の部分の下に位置する。
実施形態によっては、メモリストリングが、チャネル構造の広がり方向に積み重ねられた第１のメモリストリングと第２のメモリストリングとを備え、第１のメモリストリングのチャネル構造の直径が第１のメモリストリングの底面から上面に徐々に大きくなっており、第２のメモリストリングのチャネル構造の直径が第２のメモリストリングの底面から上面に徐々に大きくなっている。第１のメモリストリングの上面におけるチャネル構造の直径が第２のメモリストリングの底面におけるチャネル構造の直径よりも大きくてもよい。これらの実施形態の３次元メモリの構造について、図１を参照することができ、３次元メモリは、それぞれが、直径が底面で小さく、上面で大きいチャネル構造を備える、２つより多いデッキを備える。
実施形態によっては、本開示の３次元メモリセルは、３Ｄ ＮＡＮＤフラッシュである。
本開示の３次元メモリでは、読み取り作業時、小さな開口チャネル構造であるメモリセルに比較的低い第１のパス電圧が印加され、それによりメモリセルのこの部分のリードディスターブを事実上減らすことができ、また、プログラム検証段階において、小さな開口チャネル構造であるメモリセルに比較的低い第１のパス電圧をまた印加することにより、メモリセルのこの部分のリードディスターブをさらに減らし、３次元メモリの確実性を高める。
本開示について、現時点の具体的な実施形態を参照しながら説明してきたがなお、当業者には、これまでの実施形態が本開示を説明するために使用されたに過ぎず、本開示の趣旨を外れない限り様々な同等の修正や取り替えがなされてもよい、と言うことが分かるはずである。それ故、これまで述べた実施形態の変形形態および異形形態が本開示の実質的な趣旨の範囲にある限り、それらは、本出願の特許請求の範囲にある。
１１０ 第１のデッキ
１１１ スタック構造
１１２ チャネルホール構造
１１３ 底面
１１４ 上面
１２０ 第２のデッキ
１２１ スタック構造
１２２ チャネルホール構造
１２３ 底面
１２４ 上面
３１０ 左半分
３１１ 曲線
３１３ 曲線
３１４ 曲線
３１５ 第１の範囲
３１６ 第２の範囲
３２０ 右半分
５１０ 第１のデッキ
５２０ 第２のデッキ
５４０ 選択メモリセル
５５０ 第１の非選択メモリセル
５６０ 第２の非選択メモリセル
６１０ 曲線
６２０ 曲線
７１０ 第１のデッキ
７２０ 第２のデッキ
７４０ 選択メモリセル
７４１ 選択メモリセル
７４２ 選択メモリセル
７４３ 選択メモリセル
７５０ 第１の非選択メモリセル
７５１ 第１の非選択メモリセル
７６１ 第２の非選択メモリセル
７６２ 非選択メモリセル
７６３ 第２の非選択メモリセル
７６４ 第２の非選択メモリセル
８１０ メモリセルアレイ
８２０ コントローラ
８３０ ビット線デコーダ
８４０ 入力／出力（Ｉ／Ｏ）回路
８５０ ワード線デコーダ
８６０ 電圧発生装置

Claims (14)

  1. ３次元メモリの制御方法であって、前記３次元メモリが、基板の垂直方向に積み重なっている第１のデッキと第２のデッキとを備え、前記第１のデッキと前記第２のデッキとは、それぞれ、複数のメモリストリングを備え、各メモリストリングは、複数のメモリセルを備え、前記複数のメモリセルは第１の部分および第２の部分を備え、前記メモリセルの第１の部分に対応するチャネル構造の直径が、前記メモリセルの第２の部分に対応するチャネル構造の直径よりも小さく、前記方法が、
    前記第１のデッキおよび／または前記第２のデッキにおける選択メモリセルに対して読み取り作業を行うステップと、
    前記第１のデッキおよび前記第２のデッキにおける前記選択メモリセル以外の非選択メモリセルにパス電圧を印加するステップであって、前記パス電圧は、第１のパス電圧と第２のパス電圧とを備え、前記第１のパス電圧が前記第２のパス電圧よりも低く、前記第１のパス電圧が前記第１の部分の第１の非選択メモリセルに印加され、前記第２のパス電圧が前記第２の部分の第２の非選択メモリセルに印加される、印加するステップと、を含む、制御方法。
  2. 前記選択メモリセルに対してプログラム検証作業を行うステップと、
    前記第１のデッキおよび前記第２のデッキにおける前記選択メモリセル以外の非選択メモリセルに前記パス電圧を印加するステップであって、前記第２のパス電圧が前記第２の非選択メモリセルに印加され、印加される前記パス電圧が、前記第１の非選択メモリセルの状態に応じて決められ、前記第１の非選択メモリセルがプログラム状態であれば、第１のパス電圧が第１の非選択メモリセルに印加され、前記第１の非選択メモリセルが消去状態であれば、前記第２のパス電圧が前記第１の非選択メモリセルに印加される、印加するステップと、をさらに含むことを特徴とする、請求項１に記載の制御方法。
  3. 前記メモリストリングにおける前記メモリセルが、対応するワード線に連結され、前記対応するワード線を通して前記パス電圧が前記メモリセルに印加されることを特徴とする、請求項１に記載の制御方法。
  4. 前記読み取り作業が前記選択メモリセルに対して行われる際、読み取り電圧が前記選択メモリセルのワード線に印加されることを特徴とする、請求項３に記載の制御方法。
  5. プログラム検証作業が前記選択メモリセルに対して行われる際、プログラム検証電圧が前記選択メモリセルの前記ワード線に印加されることを特徴とする、請求項３に記載の制御方法。
  6. 各メモリセルが前記メモリストリングにおける対応するセル深さにあり、前記メモリストリングのチャネル構造の広がり方向に層単位で前記ワード線を通して同じセル深さにある前記メモリセルのページに対しプログラム作業が行われることを特徴とする、請求項３に記載の制御方法。
  7. ３次元メモリであって、
    基板の垂直方向に積み重なっている第１のデッキと第２のデッキとを備えるメモリセルアレイであって、前記第１のデッキと第２のデッキとは、それぞれ、複数のメモリストリングを備え、各メモリストリングは、前記基板の上に垂直方向に広がり、直列接続で垂直方向に配列されている複数のメモリセルを備える、メモリセルアレイと、
    第１の部分と第２の部分とを備える前記複数のメモリセルであって、前記メモリセルの第１の部分のチャネル構造の直径が前記メモリセルの第２の部分の前記チャネル構造の直径よりも小さい、前記複数のメモリセルと、
    読み取り作業が選択メモリセルに対して行われる際、制御信号を電圧コントローラに送るように構成されたコントローラであって、前記制御信号に応答して、第１のパス電圧および第２のパス電圧を備えるパス電圧を非選択メモリセルに印加し、前記第１のパス電圧が前記第２のパス電圧よりも低く、第１のパス電圧が、前記第１の部分の第１の非選択メモリセルに印加され、前記第２のパス電圧が、前記第２の部分の第２の非選択メモリセルに印加される、コントローラと、を備える、３次元メモリ。
  8. 前記コントローラがさらに、プログラム検証作業が選択メモリセルに対して行われる際、制御信号を前記電圧コントローラに送るように構成され、前記電圧コントローラが、前記制御信号に応答して、前記第２のパス電圧を前記第２の非選択メモリセルに印加し、前記第１の非選択メモリセルがプログラム状態であれば、前記第１のパス電圧を前記第１の非選択メモリセルに印加し、前記第１の非選択メモリセルが消去状態であれば、前記第２のパス電圧を前記第１の非選択メモリセルに印加することを特徴とする、請求項７に記載の３次元メモリ。
  9. 複数のワード線をさらに備え、ワード線のそれぞれが同じセル深さで、メモリセルのページに連結され、各メモリセルが前記メモリストリングにおいて対応するセル深さに位置することを特徴とする、請求項７に記載の３次元メモリ。
  10. 前記メモリストリングの前記チャネル構造の前記直径が前記メモリストリングの底面から上面に徐々に大きくなることを特徴とする、請求項７に記載の３次元メモリ。
  11. 前記メモリセルの第１の部分が前記メモリセルの第２の部分の下に位置することを特徴とする、請求項７に記載の３次元メモリ。
  12. 前記メモリストリングは、前記チャネル構造の広がり方向に積み重ねられた第１のメモリストリングと第２のメモリストリングとを備え、前記第１のメモリストリングの前記チャネル構造の前記直径が前記第１のメモリストリングの底面から上面に徐々に大きくなっており、前記第２のメモリストリングの前記チャネル構造の前記直径が前記第２のメモリストリングの底面から上面に徐々に大きくなっていることを特徴とする、請求項７に記載の３次元メモリ。
  13. 前記第１のメモリストリングの前記上面における前記チャネル構造の前記直径が、前記第２のメモリストリングの前記底面における前記チャネル構造の前記直径よりも大きいことを特徴とする、請求項１２に記載の３次元メモリ。
  14. 前記３次元メモリが３Ｄ ＮＡＮＤフラッシュであることを特徴とする、請求項７に記載の３次元メモリ。
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