KR102259848B1 - 반도체 장치 - Google Patents

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Abstract

산화물 반도체를 사용한 보텀 게이트형의 트랜지스터에 있어서, 높은 게이트 전압이 게이트 전극층에 인가되는 경우, 드레인 전극층의 단부 근방(및 소스 전극층의 단부 근방)에 발생할 우려가 있는 전계 집중을 완화시켜, 스위칭 특성의 열화를 억제하여, 신뢰성이 향상된 구조를 제공한다.
채널 형성 영역 위에 겹치는 절연층의 단면 형상을 테이퍼 형상으로 하고, 채널 형성 영역 위에 겹치는 절연층의 막 두께는 0.3㎛ 이하, 바람직하게는 5nm 이상 0.1㎛ 이하로 한다. 채널 형성 영역 위에 겹치는 절연층의 단면 형상의 하단부의 테이퍼각 θ를 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리로서 사용되고 있다. CPU는, 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 갖고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는, 회로 기판, 예를 들어 프린트 배선판에 실장되고, 여러 전자 기기의 부품의 하나로서 사용된다.
또한, 채널 형성 영역에 산화물 반도체막을 사용하여 트랜지스터 등을 제작하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체막으로서 산화아연(ZnO)을 사용하는 트랜지스터나, InGaO3(ZnO)m을 사용하는 트랜지스터를 들 수 있다. 이들 산화물 반도체막을 사용한 트랜지스터를, 투광성을 갖는 기판 위에 형성하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보
산화물 반도체에 채널 형성 영역을 형성하는 트랜지스터는 아몰퍼스 실리콘을 사용한 트랜지스터보다도 높은 전계 효과 이동도가 얻어지고 있다. 아몰퍼스 실리콘의 트랜지스터의 전계 효과 이동도는 통상 0.5㎠/Vs 정도인 데 반하여, 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도는 10 내지 20㎠/Vs 또는 그 이상의 값이 얻어진다. 또한, 산화물 반도체는 스퍼터법 등으로 활성층을 형성하는 것이 가능하고, 다결정 실리콘을 사용한 트랜지스터와 같이 레이저 장치를 사용하지 않고 간단하게 제조가 가능하다.
이러한 산화물 반도체를 사용하여 유리 기판 위 또는 플라스틱 기판 위에 트랜지스터를 형성하고, 액정 표시 장치, 유기 EL 표시 장치, 전자 페이퍼 등에의 응용의 검토가 진행되고 있다.
한편, 대면적의 표시 영역을 갖는 표시 장치가 보급되고 있다. 가정용 텔레비전에 있어서도 표시 화면의 대각이 40인치 내지 50인치급의 텔레비전도 보급되기 시작하여, 앞으로는 더욱 보급이 가속될 것이다. 산화물 반도체를 사용한 트랜지스터는 전술한 바와 같이, 아몰퍼스 실리콘의 트랜지스터의 10배 이상의 전계 효과 이동도가 얻어지기 때문에, 대면적의 표시 영역을 갖는 표시 장치에 있어서도 화소의 스위칭 소자로서는 충분한 성능이 얻어진다. 또한, 표시 장치에 사용되는 트랜지스터는, 보다 고내압의 것이 요구되고 있다.
본 발명의 일 형태는, 산화물 반도체를 사용한 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 스위칭 소자로서 사용하여, 신뢰성이 높은 표시 장치 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 산화물 반도체를 사용한 보텀 게이트형의 트랜지스터에 있어서, 높은 게이트 전압이 게이트 전극층에 인가되는 경우, 드레인 전극층의 단부 근방(및 소스 전극층의 단부 근방)에 발생할 우려가 있는 전계 집중을 완화시켜, 스위칭 특성의 열화를 억제하여, 신뢰성이 향상된 구조 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
채널 형성 영역에 산화물 반도체를 사용하여, 채널 형성 영역 위에 겹치는 절연층(채널 스톱층이라고도 한다)을 형성하는 구조의 보텀 게이트형의 트랜지스터로 한다. 본 발명의 일 형태의 하나는, 채널 형성 영역 위에 겹치는 절연층의 단면 형상, 구체적으로는 단부의 단면 형상(테이퍼각 θ나 막 두께 등)을 연구함으로써, 드레인 전극층의 단부 근방(및 소스 전극층의 단부 근방)에 발생할 우려가 있는 전계 집중을 완화시켜, 스위칭 특성의 열화를 억제한다.
구체적으로는, 채널 형성 영역 위에 겹치는 절연층의 단면 형상은, 사다리꼴 또는 삼각 형상으로 하고, 단면 형상의 하단부의 테이퍼각 θ를 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하로 한다. 이러한 각도 범위로 함으로써, 높은 게이트 전압이 게이트 전극층에 인가되는 경우, 드레인 전극층의 단부 근방(및 소스 전극층의 단부 근방)에 발생할 우려가 있는 전계 집중을 완화시킬 수 있다.
또한, 채널 형성 영역 위에 겹치는 절연층의 막 두께는, 0.3㎛ 이하, 바람직하게는 5nm 이상 0.1㎛ 이하로 한다. 이러한 막 두께 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 혹은 전계 집중이 분산되어 전계가 집중되는 곳이 복수로 되어, 결과적으로 드레인 전극층의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시킬 수 있다.
본 명세서에서 개시하는 본 발명의 일 형태는, 절연 표면 위에 게이트 전극층과, 게이트 전극층 위에 게이트 절연막과, 게이트 절연막 위에 채널 형성 영역을 포함하는 산화물 반도체막과, 산화물 반도체막 위에 접하는 절연층과, 절연층 위에 단부를 갖는 소스 전극층과, 절연층 위에 단부를 갖는 드레인 전극층을 갖고, 소스 전극층의 단부 및 드레인 전극층의 단부는, 절연층을 개재하여 채널 형성 영역과 겹쳐 있고, 절연층의 단부는 테이퍼 형상이며, 절연층의 막 두께는 0.3㎛ 이하, 바람직하게는 5nm 이상 0.1㎛ 이하인 것을 특징으로 하는 반도체 장치이다.
또한, 다른 본 발명의 일 형태는, 절연 표면 위에 게이트 전극층과, 게이트 전극층 위에 게이트 절연막과, 게이트 절연막 위에 채널 형성 영역을 포함하는 산화물 반도체막과, 산화물 반도체막 위에 접하는 절연층과, 절연층 위에 단부를 갖는 소스 전극층과, 절연층 위에 단부를 갖는 드레인 전극층을 갖고, 소스 전극층의 단부 및 드레인 전극층의 단부는, 절연층을 개재하여 채널 형성 영역과 겹쳐 있고, 절연층의 단부의 측면과 절연 표면이 이루는 각도가 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하이고, 절연층의 막 두께는 0.3㎛ 이하, 바람직하게는 5nm 이상 0.1㎛ 이하인 것을 특징으로 하는 반도체 장치이다.
또한, 상기 구성에 있어서, 드레인 전극층의 단부는, 절연층의 상면에 겹친다. 드레인 전극층은 산화물 반도체막에의 외부로부터의 광의 조사를 차단하는 차광막으로서도 기능한다. 차광막으로서 기능시키는 경우에는, 소스 전극층의 단부와 드레인 전극층의 단부의 간격 거리가 단락하지 않는 범위 내에서 소스 전극층의 단부의 위치를 결정하면 된다.
또한, 절연층의 단부의 측면과 절연 표면이 이루는 각도가 작은 경우에는, 절연층의 측면의 폭(테이퍼 부분의 폭이라고도 칭한다)이 넓어지기 때문에, 드레인 전극층이 게이트 전극층과 겹치는 부분의 기생 용량을 저감시키는 것이 바람직하다. 그 경우, 드레인 전극층의 단부는, 절연층의 단부의 측면에 겹치는 구성으로 한다.
절연층의 단부에 있어서 테이퍼각 θ는, 절연층의 단면 형상에 있어서의 하단부의 측면과, 기판 주평면이 이루는 각도이다. 또한, 절연층이 형성되어 있는 영역의 산화물 반도체막의 표면이 평면이며, 기판 주평면과 거의 평행으로 간주할 수 있는 경우, 테이퍼각 θ는, 하단부의 측면과, 산화물 반도체막 평면이 이루는 각도를 가리킨다.
또한, 채널 형성 영역 위에 겹치는 절연층의 단부의 단면 형상은, 사다리꼴 또는 삼각 형상에 특별히 한정되지 않는다. 채널 형성 영역 위에 겹치는 절연층의 측면의 적어도 일부에 곡면을 갖고 있는 형상으로 할 수도 있다. 예를 들어, 절연층의 단부의 단면 형상에 있어서, 절연층의 하단부는, 절연층의 외측에 위치하는 곡률원의 중심에 의해 정해지는 1개의 곡면도 갖도록 해도 좋다. 또한, 절연층의 단부의 단면 형상은, 절연층 상면으로부터 기판을 향하여 아래로 갈수록 확대되는 단면 형상을 가져도 된다.
상술한 여러 단면 형상을 갖는 절연층은, 건식 에칭 또는 습식 에칭에 의해 형성한다. 건식 에칭에 사용하는 에칭 장치로서는, 반응성 이온 에칭법(RIE법)을 사용한 에칭 장치나, ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 사용한 건식 에칭 장치를 사용할 수 있다. 또한, ICP 에칭 장치와 비교하여 넓은 면적에 걸쳐 균일한 방전이 얻어지기 쉬운 건식 에칭 장치로서는, 상부 전극을 접지시키고, 하부 전극에 13.56MHz의 고주파 전원을 접속하고, 또한 하부 전극에 3.2MHz의 저주파 전원을 접속한 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치가 있다. 이 ECCP 모드의 에칭 장치이면, 예를 들어 기판으로서, 제10 세대의 3m를 초과하는 크기의 기판을 사용하는 경우에도 대응할 수 있다.
또한, 채널 형성 영역 위에 겹치는 절연층의 단면 형상을 사다리꼴 또는 삼각 형상으로 하는 경우, 레지스트 마스크를 후퇴시키면서 절연층의 에칭을 행하여, 단면 형상이 사다리꼴 또는 삼각 형상인 절연층을 형성한다. 또한, 본 명세서에 있어서, 단면 형상이란 기판의 주평면에 수직인 면으로 절단한 단면 형상을 가리키고 있다.
절연층의 단면 형상을 최적의 것으로 함으로써, 드레인 전극층의 단부 근방 및 소스 전극층의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시켜, 스위칭 특성의 열화를 억제하여, 신뢰성이 향상된 구조를 실현할 수 있다.
도 1a 및 도 1b는 본 발명의 일 형태를 도시하는 단면 구조 및 그 계산 결과.
도 2a 및 도 2b는 테이퍼각과 전계 강도의 관계를 나타내는 그래프.
도 3a는 채널 길이 방향 길이와 전계 강도의 관계를 나타내는 그래프, 도 3b는 막 두께와 전계 강도의 관계를 나타내는 그래프.
도 4a 내지 도 4e는 본 발명의 일 형태를 도시하는 단면도의 일례.
도 5a 및 도 5b는 본 발명의 일 형태를 도시하는 단면도 및 상면도의 일례.
도 6a 내지 도 6d는 본 발명의 일 형태를 도시하는 프로세스 단면도의 일례.
도 7a 및 도 7b는 STEM 사진 및 그 모식도.
도 8a 및 도 8b는 본 발명의 일 형태를 도시하는 단면도 및 상면도의 일례.
도 9a 내지 도 9d는 본 발명의 일 형태를 도시하는 프로세스 단면도의 일례.
도 10a는 80℃에서의 +BT 시험 전후에 있어서의 전기 특성을 나타내는 그래프, 도 10b는 -BT 시험 전후에 있어서의 전기 특성을 나타내는 그래프.
도 11a는 25℃에서의 +BT 시험 전후에 있어서의 전기 특성을 나타내는 그래프, 도 11b는 -BT 시험 전후에 있어서의 전기 특성을 나타내는 그래프.
도 12a는 +BT 시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타내는 그래프이며, 도 12b는 -BT 시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타내는 그래프.
도 13a는 광을 조사하면서 80℃에서의 -BT 시험 전후에 있어서의 전기 특성을 나타내는 그래프, 도 13b는 광을 조사하면서 25℃에서의 -BT 시험 전후에 있어서의 전기 특성을 나타내는 그래프.
도 14a 내지 도 14c는 반도체 장치의 일 형태를 설명하는 평면도.
도 15a 및 도 15b는 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 16a 및 도 16b는 반도체 장치의 일 형태를 도시하는 단면도.
도 17a 및 도 17b는 반도체 장치의 일 형태를 도시하는 회로도 및 단면도.
도 18a 내지 도 18c는 전자 기기를 도시하는 도면.
도 19a 내지 도 19c는 전자 기기를 도시하는 도면.
도 20a 및 도 20b는 비교예를 나타내는 계산 결과.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해될 것이다. 또한, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시 형태 1)
채널 형성 영역 위에 겹치는 절연층의 단면 형상을 사다리꼴로 한 트랜지스터에 있어서, 게이트 바이어스 인가 시의 드레인 근방에 있어서의 전위 분포의 계산을 행했다. 계산에는, 시놉시스사제 시뮬레이션 소프트(Sentaurus Device)를 사용했다.
도 1a에 도시된 바와 같은 트랜지스터, 즉 게이트 전극층(101) 위에 형성된 막 두께 100nm의 게이트 절연막(102) 위에 막 두께 20nm의 산화물 반도체막(103)과 막 두께 100nm의 절연층(104)(채널 스톱층)이 순서대로 적층되고, 절연층(104) 위에 형성된 소스 전극층 및 드레인 전극층(106)과, 소스 전극층 및 드레인 전극층(106)을 덮는 보호 절연막(107)을 갖는 보텀 게이트 구조(채널 스톱형)의 트랜지스터를 계산 모델로 사용했다. 절연층(104)의 하단부의 테이퍼 각도는 30°로 한다.
게이트 전극층(101)에 -30V를 인가하고, 드레인 전극층(106)을 0V로 하고, 등전위선을 나타낸 도면이 도 1a이다. 또한, 종축을 산화물 반도체막(103)의 백 채널 위, 즉 절연층(104)과 접하는 산화물 반도체막(103)의 계면에 있어서의 전계 강도, 횡축을 채널 길이 방향의 길이로 한 그래프가 도 1b이다. 또한, 채널 길이 방향의 길이 X는, 채널 형성 영역의 중심을 원점으로 하여, 단면 형상이 사다리꼴인 절연층(104)의 하변은 3㎛이다.
또한, 비교를 위하여, 절연층의 단면 형상이 테이퍼 형상이 아닌, 구체적으로는 직사각형(측면과 기판의 주평면이 이루는 각도가 90°인 형상)인 경우의 계산을 행했다. 게이트 전극층(101)에 -30V를 인가하고, 드레인 전극층(106)을 0V로 하고, 등전위선을 나타낸 도면이 도 20a이다. 또한, 절연층(104)과 접하는 산화물 반도체막(103)의 계면에 있어서, 종축을 전계 강도, 횡축을 채널 길이 방향의 길이로 한 그래프가 도 20b이다. 산화물 반도체막에 있어서의 절연층의 하단부와 접하는 계면 근방, 즉 X=1.5㎛의 개소에 전계 집중하고 있는 것을 알았다.
비교예와 비교하면, 도 1b에 도시한 전계 강도의 피크는 작다. 이것으로부터, 절연층의 단면 형상을 직사각형인 것에 비하여 테이퍼 형상으로 함으로써 전계 집중을 완화시킬 수 있다.
또한, 게이트 전극층(101)에 -30V를 인가하고, 드레인 전극층(106)에 20V를 인가하고, 소스 전극층을 0V로 하여 전계 강도의 계산을 행한 바, 마찬가지의 결과를 얻을 수 있었다.
또한, 테이퍼 각도 θ를 10°, 30°, 50°, 70°로 하여, 절연층과 접하는 산화물 반도체막의 계면에 있어서의 전계 강도, 여기에서는 각각 X=1.5㎛인 곳의 전계 강도와, X=1.0㎛인 곳의 전계 강도를 계산하여, 그래프로 한 결과를 도 2a에 도시한다. 또한, 도 2a에 있어서, 드레인 전극층을 20V로 했을 때의 X=1.0㎛인 곳의 전계 강도를 □로 나타내고, 드레인 전극층을 20V로 했을 때의 X=1.5㎛인 곳의 전계 강도를 ○로 나타낸다. 또한, 드레인 전극층을 0V로 했을 때의 X=1.0㎛인 곳의 전계 강도를 ■로 나타내고, 드레인 전극층을 0V로 했을 때의 X=1.5㎛인 곳의 전계 강도를 ●로 나타낸다.
또한, 막 두께 20nm의 절연층(채널 스톱층)으로 하고, 테이퍼 각도 θ를 10°, 30°, 50°, 70°로 하고, 절연층과 접하는 산화물 반도체막의 계면에 있어서의 전계 강도, 여기에서는 각각 X=1.5㎛인 곳의 전계 강도와, X=1.0㎛인 곳의 전계 강도를 계산하여, 그래프로 한 결과를 도 2b에 도시한다. 또한, 도 2b에 있어서, 드레인 전극층을 20V로 했을 때의 X=1.0㎛인 곳의 전계 강도를 □로 나타내고, 드레인 전극층을 20V로 했을 때의 X=1.5㎛인 곳의 전계 강도를 ○로 나타낸다. 또한, 드레인 전극층을 0V로 했을 때의 X=1.0㎛인 곳의 전계 강도를 ■로 나타내고, 드레인 전극층을 0V로 했을 때의 X=1.5㎛인 곳의 전계 강도를 ●로 나타낸다.
또한, 절연층의 단면 형상을 직사각형으로 하고, 절연층의 막 두께를 5nm로 하고, 게이트 전극층(101)에 -30V를 인가하고, 드레인 전극층(106)을 0V로 하고, 등전위선을 산출하고, 절연층과 접하는 산화물 반도체막의 계면에 있어서의 전계 강도와, 전계가 집중하는 위치를 조사했다. 그 전계 강도를 종축으로 하고, 횡축을 채널 길이 방향의 길이로 한 그래프가 도 3a이다. 또한, 비교예와 절연층의 막 두께가 상이할 뿐이며, 기타 조건은 동일하게 하여 계산하고 있다. 비교예와 비교하여 절연층의 막 두께를 5nm로 얇게 함으로써 전계 집중의 피크가 복수 개소 발생하고, 또한 그들 피크는 비교예의 피크보다도 작은 값으로 되어 있다. 이것으로부터, 절연층의 단면 형상과 관계없이, 막 두께를 얇게 함으로써도 전계 집중을 완화시킬 수 있음을 확인할 수 있다. 물론 막 두께를 얇게 하는 것 외에, 단면 형상을 테이퍼 형상으로 함으로써 더욱 전계 집중을 완화시킬 수 있음은 말할 필요도 없다.
또한, 절연층의 단면 형상을 직사각형으로 하고, 절연층의 막 두께를 5nm, 10nm, 20nm, 30nm, 50nm, 100nm, 200nm로 하고, 각각 X=1.5㎛인 곳의 전계 강도와, X=1.0㎛인 곳의 전계 강도를 계산하여, 그래프로 한 결과를 도 3b에 도시한다. 그 전계 강도를 종축으로 하고, 횡축을 채널 길이 방향의 길이로 한 그래프가 도 3a이다. 또한, 도 3b에 있어서, 드레인 전극층을 0V로 했을 때의 X=1.0㎛인 곳의 전계 강도를 ■로 나타내고, 드레인 전극층을 0V로 했을 때의 X=1.5㎛인 곳의 전계 강도를 ●로 나타낸다. 또한, 도 3b의 단면 구조에 있어서의 각 부위의 막 두께는, 대수 눈금으로 나타내고 있다. 또한, 각각의 막 두께로 전계 강도를 종축으로 하고, 횡축을 채널 길이 방향의 길이로 한 그래프를 작성한 바, 전계 집중의 피크가 복수 개소 발생하는 절연층의 막 두께 범위는 5nm 이상 50nm 이하이었다.
이상의 계산 결과로부터, 절연층의 단면 형상을 테이퍼 형상으로 하고, 절연층의 막 두께를 5nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하로 함으로써 전계 집중의 완화를 실현할 수 있다고 할 수 있다. 또한, 테이퍼 형상으로 하고, 테이퍼각을 60° 이하로 함으로써, 절연층의 막 두께가 300nm이어도 전계 집중의 완화를 실현할 수 있는 점에서, 절연층의 단부의 테이퍼각을 60° 이하로 하고, 절연층의 막 두께를 300nm 이하로 함으로써 전계 집중의 완화를 실현할 수 있다고 할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 절연층의 단면 형상의 예를 이하에 설명한다.
실시 형태 1의 계산에서 사용한 모델은, 드레인 전극층(106) 근방의 단면도를 도시했지만, 소스 전극층(105)을 포함한 트랜지스터 전체의 단면 구조도를 도 4a에 도시한다.
도 4a에 있어서, 절연층(104)이 형성되어 있는 영역의 산화물 반도체막(103)의 표면이 평면으로, 기판 주평면과 거의 평행하다고 간주할 수 있는 경우이므로, 테이퍼각 θ는, 도시한 바와 같이 절연층(104)의 하단부의 측면과, 산화물 반도체막 평면이 이루는 각도를 가리킨다. 도 4a에 도시하는 절연층(104)은, 채널 형성 영역의 중심을 통과하는 선을 중심으로 한 선 대칭의 형상이기 때문에, 단면 형상에 있어서의 2개의 하단부의 테이퍼각 θ는 대략 동일하다. 또한, 채널 형성 영역의 중심을 횡축의 원점으로 하여, 채널 길이 방향의 길이를 결정하고 있다. 단, 도 4a에 도시하는 트랜지스터의 단면 구조는, 각각의 부위의 크기(막 두께, 길이, 폭 등)가 설정되어 있지만, 특별히 한정되지 않는다.
또한, 도 4a에는 절연층의 단면 형상이 사다리꼴인 예를 도시했지만, 도 4b에 도시한 바와 같이 단면 형상을 삼각형으로 한 절연층(114)으로 해도 좋다. 절연층(114)의 단면 형상에 있어서 삼각형의 저변에 접하는 내각이 테이퍼각 θ로 된다. 도 4b에 있어서는, 절연층(114)의 측면에 드레인 전극층의 단부가 겹친다. 물론, 소스 전극층의 단부도 절연층(114)의 측면에 겹친다.
또한, 도 4c에 도시한 바와 같이 단면 형상을 다각형으로 한 절연층(124)으로 해도 좋다. 도 4c에 도시한 바와 같이 단면 형상을 다각형으로 한 절연층(124)은, 절연층(124)의 하단부의 측면과, 산화물 반도체막 평면이 이루는 각도 θ1은 별도로, 점선으로 나타낸 평면(기판 주평면에 평행한 면)과, 절연층(104)의 상단부의 측면이 이루는 각도 θ2가 있다. 이 경우, 적어도 각도 θ1이 90° 미만, 바람직하게는 60° 이하, 더욱 바람직하게는 30° 이하로 되는 단면 형상의 절연층(124)으로 한다.
또한, 도 4d에 도시한 바와 같이 단면 형상이 절연층의 상면으로부터 절연층의 하면을 향하여 아래로 갈수록 확대되는 형상의 절연층(134)으로 해도 좋다. 절연층(134)은 측면이 곡면을 갖고 있으며, 절연층의 하단부는, 절연층의 외측에 위치하는 곡률원의 중심에 의해 정해지는 1개의 곡면도 갖는다. 또한, 절연층의 하단부를 시점으로 하는 측면의 접선(133)을 포함하는 면과, 산화물 반도체막 평면이 이루는 각도(테이퍼각 θ)를 나타내고 있다.
또한, 도 4e에 도시한 바와 같이 측면이 곡면을 갖는 단면 형상의 절연층(144)으로 해도 좋다. 절연층(144)은 측면이 곡면을 갖고 있으며, 절연층의 하단부는, 절연층의 내측에 위치하는 곡률원의 중심에 의해 정해지는 1개의 곡면도 갖는다. 또한, 절연층의 하단부를 시점으로 하는 측면의 접선(143)을 포함하는 면과, 산화물 반도체막 평면이 이루는 각도(테이퍼각 θ)를 나타내고 있다. 이러한 단면 형상의 절연층(144)을 실현하기 위해, 에칭 레이트가 상이한 복수의 절연층을 적층해도 좋다.
상술한 단면 형상 이외에도 여러 단면 형상이 있지만, 도 4a 내지 도 4e에 도시하는 형상의 절연층을 트랜지스터에 사용하는 것이 바람직하다. 도 4a 내지 도 4e에 도시하는 형상의 절연층을 산화물 반도체막에 접하여 형성함으로써, 전계 집중의 완화를 실현할 수 있다.
또한, 본 실시 형태는 실시 형태 1과 자유롭게 조합할 수 있다. 예를 들어, 도 4b에 도시하는 단면 형상으로 하고, 절연층(114)의 단부의 테이퍼각 θ를 60° 이하로 하고, 절연층(114)의 막 두께를 300nm 이하로 함으로써 전계 집중의 완화를 도모할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 5a 및 도 5b, 및 도 6a 내지 도 6d를 사용하여 설명한다. 본 실시 형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 기재한다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 좋다.
도 5a 및 도 5b에 도시하는 트랜지스터(440)는, 채널 보호형(채널 스톱형이라고도 한다)이라고 불리는 보텀 게이트 구조의 하나이며 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 5a는 평면도이며, 도 5a 중의 일점쇄선X1-Y1로 절단한 단면이 도 5b에 상당한다.
채널 길이 방향의 단면도인 도 5b에 도시한 바와 같이, 트랜지스터(440)를 포함하는 반도체 장치는, 절연막(436)이 형성된 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 절연층(413), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
산화물 반도체막(403)에 접하는 절연층(413)은, 게이트 전극층(401)과 중첩하는 산화물 반도체막(403)의 채널 형성 영역 위에 형성되어 있고, 채널 보호막으로서 기능한다.
채널 형성 영역 위에 겹치는 절연층(413)의 단면 형상, 구체적으로는 단부의 단면 형상(테이퍼각 θ가나 막 두께 등)을 연구함으로써, 드레인 전극층(405b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시켜, 트랜지스터(440)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는, 채널 형성 영역 위에 겹치는 절연층(413)의 단면 형상은, 사다리꼴 또는 삼각 형상으로 하고, 단면 형상의 하단부의 테이퍼각 θ를 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하로 한다. 이러한 각도 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우, 드레인 전극층(405b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시킬 수 있다.
본 실시 형태에서는, 단면 형상에 있어서, 절연층(413)은 중앙의 범위 D보다 외측의 단부는 테이퍼 형상으로 되어 있고, 테이퍼 부분이라고 칭한다. 단면 형상에 있어서 절연층(413)의 테이퍼 부분은 양단부에 있고, 그 한쪽의 폭을 테이퍼 부분의 폭이라고 칭하고, 테이퍼 부분의 폭은, 채널 길이 L로부터 중앙의 범위 D를 차감한 약 절반에 상당한다.
또한, 채널 형성 영역 위에 겹치는 절연층(413)의 막 두께는 0.3㎛ 이하, 바람직하게는 5nm 이상 0.1㎛ 이하로 한다. 이러한 막 두께 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 혹은 전계 집중이 분산되어 전계가 집중되는 곳이 복수로 되어, 결과적으로 드레인 전극층(405b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시킬 수 있다.
산화물 반도체막(403)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 포함하고 있어도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In-Ga-Zn계 산화물은, 무전계 시의 저항이 충분히 높아 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물이어도, 벌크 내 결함 밀도를 저감시킴으로써 이동도를 올릴 수 있다.
또한, 전자 공여체(도너)로 되는 수분 또는 수소 등의 불순물이 저감되고, 게다가 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는, i형(진성 반도체) 또는 i형에 한없이 가깝다. 그로 인해, 상기 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 현저하게 낮다고 하는 특성을 갖는다. 또한, 산화물 반도체의 밴드 갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 게다가 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 내릴 수 있다.
구체적으로, 고순도화된 산화물 반도체를 반도체막에 사용한 트랜지스터의 오프 전류가 낮은 것은, 다양한 실험에 의해 증명할 수 있다. 예를 들어, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자이어도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V로부터 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라고 하는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는, 100zA/㎛ 이하인 것을 알았다. 또한, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 당해 트랜지스터에 의해 제어하는 회로를 사용하여, 오프 전류 밀도의 측정을 행했다. 당해 측정으로는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 사용하여, 용량 소자의 단위 시간당의 전하량의 추이로부터 당해 트랜지스터의 오프 전류 밀도를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V인 경우에, 수십 yA/㎛이라는, 더 낮은 오프 전류 밀도가 얻어지는 것을 알았다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비하여 현저하게 낮다.
또한, 특별히 언급이 없는 한, 본 명세서에서 오프 전류란, ｎ채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 높은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이하일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다. 혹은, 본 명세서에서 오프 전류란, p 채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 낮은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다.
또한, 예를 들어 산화물 반도체막은, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타깃을 사용한 스퍼터법에 의해 형성할 수 있다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타나는 In-Ga-Zn계 산화물의 타깃을 사용한다. 전술한 원자수비를 갖는 In-Ga-Zn계 산화물의 타깃을 사용하여 산화물 반도체막을 성막함으로써, 다결정 또는 CAAC(C Axis Aligned Crystal)가 형성되기 쉬워진다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 100％ 미만이다. 충전율이 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 된다.
또한, 산화물 반도체로서 In-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃 중의 금속 원소의 원자수비는, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn계 산화물인 산화물 반도체막의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위에 들어가게 함으로써, 이동도의 향상을 실현할 수 있다.
산화물 반도체막(403)은, 단결정, 다결정(폴리 크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 당해 결정부는, 한 변이 100nm 미만인 입방체 내에 수용되는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다)는 확인할 수 없다. 그로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에서 결정부가 비정질화되기도 한다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 된다. 결정부는, 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 된다.
Ra란, JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식에 의해 정의된다.
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여기서, 지정면이란, 거칠기 계측의 대상으로 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0라 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)에 의해 측정 가능하다.
단, 본 실시 형태에서 설명하는 트랜지스터(440)는, 보텀 게이트형이기 때문에, 산화물 반도체막의 하방에는 기판(400)과 게이트 전극층(401)과 게이트 절연막(402)이 존재하고 있다. 따라서, 상기 평탄한 표면을 얻기 위하여 게이트 전극층(401) 및 게이트 절연막(402)을 형성한 후, CMP 처리 등의 평탄화 처리를 행해도 좋다. 또한, 기판 전체면을 평탄화하는 것에 한정되지 않고, 게이트 전극층(401)의 측면과, 절연층(413)의 하단부의 간격을 충분히 이격함으로써 적어도 채널 형성 영역으로 되는 영역을 상기 평탄한 표면에 접근할 수 있다. 트랜지스터(440)는, 채널 보호형이기 때문에, 절연층(413)의 크기에 의해 채널 형성 영역의 크기(L/W)가 결정된다.
산화물 반도체막(403)의 막 두께는, 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은, 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치를 사용하여 성막해도 좋다.
도 6a, 도 6b, 도 6c 및 도 6d에 트랜지스터(440)를 갖는 반도체 장치의 제작 방법의 일례를 나타낸다.
우선, 절연 표면을 갖는 기판(400) 위에 절연막(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요해진다. 예를 들어, 바륨붕규산 유리나 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용해도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작해도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체막(403)을 포함하는 트랜지스터(440)를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체막(403)을 포함하는 트랜지스터(440)를 제작하고, 그 후 가요성 기판에 박리, 이전 배치해도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 이전 배치하기 위해, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(440) 사이에 박리층을 형성하면 된다.
절연막(436)으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 산화하프늄, 산화갈륨 등의 산화물 절연막, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등의 질화물 절연막, 또는 이들 혼합 재료를 사용하여 형성할 수 있다.
절연막(436)은, 단층이어도 좋고 적층이어도 좋다.
본 실시 형태에서는 절연막(436)으로서 플라즈마 CVD법을 사용하여 형성하는 막 두께 100nm의 질화실리콘막 및 막 두께 150nm의 산화실리콘막의 적층을 사용한다.
다음에 절연막(436) 위에 도전막을 형성하고, 상기 도전막을 에칭하여, 게이트 전극층(401)을 형성한다.
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈실리사이드 등의 실리사이드막을 사용해도 좋다. 게이트 전극층(401)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극층(401)의 재료는, 산화인듐, 산화주석, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 산화인듐, 산화아연, 산화규소를 첨가한 인듐주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(402)과 접하는 게이트 전극층(401)으로서, 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
본 실시 형태에서는, 스퍼터링법에 의해 막 두께 100nm의 텅스텐막을 형성한다.
계속해서, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다.
또한, 게이트 절연막(402)의 피복성을 향상시키기 위해, 게이트 전극층(401) 표면에 평탄화 처리를 행해도 좋다. 특히 게이트 절연막(402)으로서 막 두께가 얇은 절연막을 사용하는 경우, 게이트 전극층(401) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(402)의 막 두께는 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(402)은, 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치를 사용하여 성막해도 좋다.
게이트 절연막(402)의 재료로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막을 사용하여 형성할 수 있다.
또한, 게이트 절연막(402)의 재료로서 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(402)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 절연막(402)은, 산화물 반도체막(403)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(402)은, 막 중(벌크 중)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직한데, 예를 들어 게이트 절연막(402)으로서, 산화실리콘막을 사용하는 경우에는 SiO2+α(단,α>0)로 한다.
산소의 공급원으로 되는 산소를 많이(과잉으로) 포함하는 게이트 절연막(402)을 산화물 반도체막(403)과 접하여 형성함으로써, 상기 게이트 절연막(402)으로부터 산화물 반도체막(403)에 산소를 공급할 수 있다. 산화물 반도체막(403) 및 게이트 절연막(402)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막(403)으로의 산소의 공급을 행해도 좋다.
산화물 반도체막(403)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다. 또한, 게이트 절연막(402)은, 제작하는 트랜지스터의 크기나 게이트 절연막(402)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
본 실시 형태에서는, 고밀도 플라즈마 CVD법에 의해 막 두께 200nm의 산화질화실리콘막을 형성한다.
이어서, 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다.
산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소, 또는 물이 가능한 한 포함되지 않도록 하기 위해, 산화물 반도체막(403)의 성막 전 처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 절연막(402)이 형성된 기판을 예비 가열하여, 기판 및 게이트 절연막(402)에 흡착한 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다.
게이트 절연막(402)에 있어서 산화물 반도체막(403)이 접하여 형성되는 영역에, 평탄화 처리를 행해도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 건식 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용해도 좋다. 역스퍼터링을 행하면, 게이트 절연막(402)의 표면에 부착되어 있는 분말 상태 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 건식 에칭 처리, 플라즈마 처리는 복수회 행해도 좋고, 그들을 조합하여 행해도 좋다. 또한, 조합하여 행하는 경우, 공정순도 특별히 한정되지 않고 게이트 절연막(402) 표면의 요철 상태에 맞게 적절히 설정하면 된다.
또한, 산화물 반도체막(403)은, 성막 시에 산소가 많이 포함되는 조건(예를 들어, 산소 100％의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)에서 성막하여, 산소를 많이 포함하는 (바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학양론적 조성에 대하여, 산소의 함유량이 과잉한 영역이 포함되어 있다)막으로 하는 것이 바람직하다.
또한, 본 실시 형태에 있어서, 산화물 반도체막(403)으로서, AC 전원 장치를 갖는 스퍼터링 장치를 사용한 스퍼터링법을 사용하여, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 성막한다. 본 실시 형태에 있어서, In:Ga:Zn=1:1:1(=1/3:1/3:1/3)의 원자수비의 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은, 산소 및 아르곤 분위기 하(산소 유량 비율 50％), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는, 16nm/min이다.
또한, 산화물 반도체막(403)의 성막에 사용하는 스퍼터링 장치는, 성막 처리실의 누설 레이트를 1×10-10Pa·㎥/초 이하로 한다. 성막 처리실의 누설 레이트를 낮게 함으로써, 스퍼터링법에 의해 성막하는 막으로의 불순물의 혼입을 저감시킬 수 있다. 성막 처리실의 누설 레이트를 낮게 하기 위해서는 외부 누설뿐만 아니라 내부 누설을 저감시킬 필요가 있다. 외부 누설이란, 미소한 구멍이나 시일 불량 등에 의해 진공계의 외부로부터 기체가 유입하는 것이다. 내부 누설이란, 진공계 내의 밸브 등의 구획으로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 산화물 반도체막(403)의 성막에 사용하는 스퍼터링 장치는, 성막 처리실의 개폐 부분은 메탈 가스킷으로 시일되어 있다. 메탈 가스킷은, 불화철, 산화알루미늄 또는 산화크롬에 의해 피복된 금속 재료를 사용하면 바람직하다. 메탈 가스킷은 O링과 비교하여 밀착성이 높아, 외부 누설을 저감시킬 수 있다. 또한, 성막 처리실의 내측에 존재하는 흡착물은, 내벽에 흡착되어 있기 때문에 성막실의 압력에 영향을 미치지 않지만, 성막 처리실을 배기했을 때의 가스 방출의 원인으로 된다. 그로 인해, 누설 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 성막 처리실에 존재하는 흡착물을 가능한 한 탈리하여, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 재촉하기 위해, 성막 처리실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
산화물 반도체막(403)을 성막할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막 처리실 내에 기판을 보유 지지한다. 그리고, 성막 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 성막한다. 성막 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막 처리실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 당해 성막 처리실에서 성막한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 게이트 절연막(402)과 산화물 반도체막(403)을 대기에 해방하지 않고 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(402)과 산화물 반도체막(403)을 대기에 폭로하지 않고 연속하여 형성하면, 게이트 절연막(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은, 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감시킬 수 있다.
또한, 산화물 반도체막의 에칭은, 건식 에칭이어도 좋고 습식 에칭이어도 좋고, 양쪽을 사용해도 좋다. 예를 들어, 산화물 반도체막의 습식 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO-07N(간또 가가꾸사제)을 사용해도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 건식 에칭에 의해 에칭 가공해도 좋다.
또한, 산화물 반도체막(403)에, 과잉한 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기 하 450℃에 있어서 1시간, 질소 및 산소 분위기 하 450℃에 있어서 1시간의 가열 처리를 더 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 안에서 꺼내는 GRTA를 행해도 좋다.
또한, 가열 처리에 있어서는, 질소 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리에서 산화물 반도체막(403)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 공기)를 도입해도 좋다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소되어 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은, 막 형상의 산화물 반도체막 형성 후라도 좋고, 섬 형상의 산화물 반도체막(403) 형성 후라도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 복수회 행해도 좋고, 다른 가열 처리와 겸해도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)으로서 섬 형상으로 가공되기 전, 막 형상의 산화물 반도체막이 게이트 절연막(402)을 덮은 상태에서 행하면, 게이트 절연막(402)에 포함되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함한다)를 도입하여 막 중에 산소를 공급해도 좋다.
또한, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리하여 감소되어 버릴 우려가 있다. 산화물 반도체막에 있어서, 산소가 탈리한 장소에서는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생해 버린다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)에, 산소를 도입하여 막 중에 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 I형(진성)화할 수 있다. 고순도화되고, I형(진성)화된 산화물 반도체막(403)을 갖는 트랜지스터는, 전기 특성 변동이 억제되어 있어, 전기적으로 안정적이다.
산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 임플랜테이션법, 플라즈마 처리 등을 사용할 수 있다.
산소의 도입 공정은, 산화물 반도체막(403)에 산소 도입한 경우, 산화물 반도체막(403)에 직접 도입해도 좋고, 게이트 절연막(402) 등의 다른 막을 통과하여 산화물 반도체막(403)에 도입해도 좋다. 산소를 다른 막을 통과하여 도입하는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 임플랜테이션법 등을 사용하면 되지만, 산소를 노출된 산화물 반도체막(403)에 직접 도입하는 경우에는 플라즈마 처리 등도 사용할 수 있다.
산화물 반도체막(403)으로의 산소의 도입은, 탈수화 또는 탈수소화 처리를 행한 후가 바람직하지만, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)으로의 산소의 도입은 복수회 행해도 좋다.
다음에 게이트 전극층(401)과 중첩하는 산화물 반도체막(403)의 채널 형성 영역 위에 절연층(413)을 형성한다(도 6a 참조).
절연층(413)은 플라즈마 CVD법, 스퍼터링법에 의해 성막한 절연막을 에칭에 의해 가공하여 형성할 수 있다. 절연층(413)으로서, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 산화하프늄막, 또는 산화갈륨막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
산화물 반도체막(403)과 접하는 절연층(413)(절연층(413)이 적층 구조인 경우, 산화물 반도체막(403)과 접하는 막)을, 산소를 많이 포함하는 상태로 하면, 산화물 반도체막(403)에 산소를 공급하는 공급원으로서 적절하게 기능시킬 수 있다.
본 실시 형태에서는, 절연층(413)으로서, 스퍼터링법에 의해 막 두께 200nm의 산화실리콘막을 형성한다. 산화실리콘막을 선택적으로 에칭하여, 단면 형상이 사다리꼴 또는 삼각 형상이며, 단면 형상의 하단부의 테이퍼각 θ가 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하의 절연층(413)을 형성한다. 또한, 절연층(413)의 평면 형상은 직사각형이다. 또한, 본 실시 형태에서는, 포토리소그래피 공정에 의해 산화실리콘막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 절연층(413)의 단면 형상을 사다리꼴로 하고, 절연층(413)의 하단부의 테이퍼각 θ를 약 30°로 한다.
절연층(413)의 형성 후, 가열 처리를 행해도 좋다. 본 실시 형태에서는, 질소 분위기 하 300℃에서 1시간 가열 처리를 행한다.
계속해서, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403) 및 절연층(413) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함한다)으로 되는 도전막(445)을 형성한다(도 6b 참조).
도전막(445)은 후의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막(445)으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막(445)으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2, ITO라고 약기한다), 산화인듐산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막(445) 위에 레지스트 마스크(448a, 448b)를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 6c 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다. 그 결과, 드레인 전극층(405b)의 단부는, 절연층(413)의 상면 또는 측면에 위치하고, 소스 전극층(405a)의 단부는 절연층(413)의 상면 또는 측면에 위치한다.
도전막(445)의 에칭에는, 염소를 포함하는 가스(447)를 사용한다. 염소를 포함하는 가스(447)로서는, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등을 포함하는 가스를 사용할 수 있다.
에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
본 실시 형태에서는, 도전막(445)으로서 스퍼터링법에 의해 형성된 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막(445)의 에칭은, 건식 에칭법에 의해, 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시 형태에서는, 제1 에칭 조건에서 티타늄막과 알루미늄막의 2층을 에칭한 후, 제2 에칭 조건에서 나머지의 티타늄막 단층을 제거한다. 또한, 제1 에칭 조건은, 에칭 가스(BCl3:Cl2=750sc㎝:150sc㎝)를 사용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제2 에칭 조건은, 에칭 가스(BCl3:Cl2=700sc㎝:100sc㎝)를 사용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
상기와 같이 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 에칭 공정에는 염소를 포함하는 가스(447)를 사용한다. 그러나, 염소를 포함하는 가스(447)에 산화물 반도체막(403)이 노출되면, 염소를 포함하는 가스(447)와 산화물 반도체막(403)이 반응하여, 절연층(413) 표면 및 상기 근방에 있어서 소스 전극층(405a) 및 드레인 전극층(405b) 사이에, 잔사물이 발생해 버릴 우려가 있다. 소스 전극층(405a) 및 드레인 전극층(405b) 사이에 존재하는 잔사물은, 누설 전류 등 트랜지스터(440)의 전기 특성의 저하를 초래하는 요인으로 된다. 또한, 염소를 포함하는 가스에 포함되는 염소(염소 외에, 가스 중에 포함되는 원소도 포함하는 경우가 있다)가 산화물 반도체막(403) 중에 혼입, 또는 부착되어, 트랜지스터 특성에 악영향을 줄 우려가 있다.
잔사물에는, 예를 들어 인듐 또는 염소를 포함하는 화합물이 포함된다. 또한, 잔사물에는 산화물 반도체막에 포함되는 다른 금속 원소(예를 들어, 갈륨, 또는 아연), 염소를 포함하는 가스에 사용되는 다른 원소(예를 들어 붕소) 등이 포함되는 경우가 있다.
따라서, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한 후, 절연층(413) 표면 및 상기 근방에 있어서의 소스 전극층(405a) 및 드레인 전극층(405b) 사이에 존재하는 잔사물을 제거하는 공정을 행한다. 잔사물을 제거하는 공정은 희가스를 사용한 플라즈마 처리 등에 의해 행할 수 있다. 예를 들어, 아르곤을 사용한 플라즈마 처리 등을 적절하게 사용할 수 있다. 또한, 잔사물을 제거하는 공정은, 산화물 반도체막(403)에 부착된 염소도 제거하는 효과가 있다. 잔사물을 제거하는 공정을 행함으로써, 절연층(413) 표면에 있어서의 염소 농도를 1×1019/㎤ 이하(바람직하게는 5×1018/㎤ 이하)로 하고, 또한 인듐 농도를 2×1019/㎤ 이하(바람직하게는 5×1018/㎤ 이하)로 할 수 있다. 또한, 산화물 반도체막(403)에 있어서의 염소 농도를 1×1019/㎤ 이하로 할 수 있다.
이상의 공정에서, 본 실시 형태의 트랜지스터(440)가 제작된다(도 6d 참조).
소스 전극층(405a), 드레인 전극층(405b) 위에 보호 절연막으로 되는 절연막을 형성해도 좋다.
보호 절연막은, 절연층(413)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, CVD법에 의해 형성한 산화질화실리콘막을 400nm 형성한다. 또한, 보호 절연막의 형성 후, 가열 처리를 행해도 좋다. 예를 들어, 질소 분위기 하 300℃에서 1시간 가열 처리를 행한다.
또한, 보호 절연막으로서 치밀성이 높은 무기 절연막을 더 형성해도 좋다. 예를 들어, 보호 절연막으로서 스퍼터링법에 의해 산화알루미늄막을 형성한다. 산화알루미늄막을 고밀도(막 밀도 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상)로 함으로써, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR: X-Ray Reflection)에 의해 측정할 수 있다.
트랜지스터(440) 위에 형성되는 보호 절연막으로서 사용할 수 있는 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인으로 되는 수소, 수분 등의 불순물의 산화물 반도체막(403)으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(403)으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터(440) 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는, 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료에 의해 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
예를 들어, 평탄화 절연막으로서, 막 두께 1500nm의 아크릴 수지막을 형성하면 된다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들어 질소 분위기 하 250℃ 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 행해도 좋다. 예를 들어, 질소 분위기 하 250℃에서 1시간 가열 처리를 행한다.
이와 같이, 트랜지스터(440)를 형성한 후, 가열 처리를 행해도 좋다. 또한, 가열 처리는 복수회 행해도 좋다.
이상과 같이, 단면 형상이 사다리꼴 또는 삼각 형상이며, 단면 형상의 하단부의 테이퍼각 θ가 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하인 절연층(413)을 형성하고, 채널 형성 영역과 겹치는 절연층(413) 위에 드레인 전극층의 단부 및 소스 전극층의 단부를 형성함으로써 전계 집중의 완화가 도모된 트랜지스터(440)를 제작한다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(440)를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 수율높게 제작하여, 고생산화를 달성할 수 있다.
또한, 상기 제작 방법에 따라 트랜지스터(440)를 제작하고, 막 두께 400nm의 산화질화실리콘막인 보호 절연막(460)을 형성하고, 보호 절연막 위에 평탄화 절연막(461)으로서, 막 두께 1500nm의 아크릴 수지막을 형성한 샘플의 단면 사진을 촬영했다. 주사 투과형 전자 현미경(히타치 세이사꾸쇼제 「HD-2300」: STEM)에 의해 가속 전압을 200kV로 하고, 채널 형성 영역과 겹치는 절연층(413)의 하단부(드레인 전극층(405b)과 겹치는 하단부) 주변을 관찰한 고배율 사진(4만배)을 도 7a에 도시한다. 또한, 도 7b는 도 7a의 모식도이다. 도 7a에 도시한 바와 같이, 기판의 주평면과 절연층(413)의 측면이 이루는 각도, 즉 테이퍼각 θ는 약 30°이다.
(실시 형태 4)
본 실시 형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 8a 및 도 8b, 및 도 9a 내지 도 9d를 사용하여 설명한다. 상기 실시 형태와 동일 부분 또는 마찬가지의 기능을 갖는 부분 및 공정은, 상기 실시 형태와 마찬가지로 행할 수 있어, 반복의 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
도 8a 및 도 8b에 도시하는 트랜지스터(420)는, 채널 보호형(채널 스톱형이라고도 한다)이라고 불리는 보텀 게이트 구조의 하나이며 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 8a는 평면도이며, 도 8a 중의 일점쇄선 X2-Y2로 절단한 단면이 도 8b에 상당한다.
채널 길이 방향의 단면도인 도 8b에 도시한 바와 같이, 트랜지스터(420)를 포함하는 반도체 장치는, 절연막(436)이 형성된 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 절연층(423), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
절연층(423)은, 적어도 게이트 전극층(401)과 중첩하는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 형성되어 있고, 채널 보호막으로서 기능한다. 또한, 절연층(423)은, 산화물 반도체막(403)에 달하면서, 또한 소스 전극층(405a) 또는 드레인 전극층(405b)이 내벽을 덮도록 형성된 개구를 갖고 있다. 따라서, 산화물 반도체막(403)의 주연부는, 절연층(423)으로 덮여 있고, 층간 절연막으로서도 기능하고 있다. 게이트 배선과 소스 배선의 교차부에 있어서, 게이트 절연막(402)뿐만 아니라, 절연층(423)도 층간 절연막으로서 배치함으로써 기생 용량을 저감시킬 수 있다.
트랜지스터(420)에 있어서, 산화물 반도체막(403)은, 절연층(423), 소스 전극층(405a) 및 드레인 전극층(405b)에 덮이는 구성으로 되어 있다.
채널 형성 영역 위에 겹치는 절연층(423)의 단면 형상, 구체적으로는 단부의 단면 형상(테이퍼각 θ가나 막 두께 등)을 연구함으로써, 드레인 전극층(405b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시켜, 트랜지스터(420)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는, 채널 형성 영역 위에 겹치는 절연층(423)의 단면 형상은, 사다리꼴 또는 삼각 형상으로 하고, 단면 형상의 하단부의 테이퍼각 θ를 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하로 한다. 이러한 각도 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우, 드레인 전극층(405b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시킬 수 있다.
또한, 채널 형성 영역 위에 겹치는 절연층(423)의 막 두께는 0.3㎛ 이하, 바람직하게는 5nm 이상 0.1㎛ 이하로 한다. 이러한 막 두께 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 혹은 전계 집중이 분산되어 전계가 집중되는 곳이 복수로 되어, 결과적으로 드레인 전극층(405b)의 단부 근방에 발생할 우려가 있는 전계 집중을 완화시킬 수 있다.
도 9a, 도 9b, 도 9c 및 도 9d에 트랜지스터(420)를 갖는 반도체 장치의 제작 방법의 일례를 나타낸다.
절연 표면을 갖는 기판(400) 위에 절연막(436)을 형성한다. 본 실시 형태에서는 절연막(436)으로서 플라즈마 CVD법을 사용하여 형성하는 막 두께 100nm의 질화실리콘막 및 막 두께 150nm의 산화실리콘막의 적층을 사용한다.
절연막(436) 위에 도전막을 형성하고, 상기 도전막을 에칭하여, 게이트 전극층(401)을 형성한다. 본 실시 형태에서는, 스퍼터링법에 의해 막 두께 100nm의 텅스텐막을 형성한다.
게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다. 본 실시 형태에서는, 고밀도 플라즈마 CVD법에 의해 막 두께 200nm의 산화질화실리콘막을 형성한다.
게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다. 본 실시 형태에 있어서, 산화물 반도체막(403)으로서, 스퍼터링법을 사용하여, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 성막한다. 또한, 성막 조건은, 산소 및 아르곤 분위기 하(산소 유량 비율 50％), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다.
산화물 반도체막(403)에, 과잉한 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기 하 450℃에 있어서 1시간, 질소 및 산소 분위기 하 450℃에 있어서 1시간의 가열 처리를 더 행한다.
다음에 산화물 반도체막(403) 위에 산화물 반도체막(403)에 달하는 개구(425a, 425b)를 갖는 절연층(423)을 형성한다(도 9a 참조).
절연층(423)은 플라즈마 CVD법, 스퍼터링법에 의해 성막한 절연막을 에칭에 의해 가공하여 형성할 수 있다. 절연층(423)의 개구(425a, 425b)의 내벽은, 테이퍼 형상을 갖고 있다.
절연층(423)은, 적어도 게이트 전극층(401)과 중첩하는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 형성되어 있고, 일부가 채널 보호막으로서 기능한다.
본 실시 형태에서는, 산화물 반도체막(403)은, 절연층(423)에 채널 형성 영역이 덮이는 구성으로 되어 있다. 또한, 산화물 반도체막(403)의 단부도 절연층(423)에 덮인다.
본 실시 형태에서는, 절연층(423)으로서, 스퍼터링법에 의해 막 두께 200nm의 산화실리콘막을 형성한다. 또한, 본 실시 형태에서는, 단면에 있어서의 절연층(423)의 하단부의 테이퍼각 θ는 30°로 한다.
절연층(423)의 형성 후, 가열 처리를 행해도 좋다. 본 실시 형태에서는, 질소 분위기 하 300℃에서 1시간 가열 처리를 행한다.
계속해서, 산화물 반도체막(403), 절연층(423) 및 개구(425a, 425b)의 내벽을 덮고, 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함한다)으로 되는 도전막(445)을 형성한다(도 9b 참조).
포토리소그래피 공정에 의해 도전막(445) 위에 레지스트 마스크(448a, 448b)를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 9c 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
도전막(445)의 에칭에는, 염소를 포함하는 가스(447)를 사용한다. 염소를 포함하는 가스(447)로서는, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등을 포함하는 가스를 사용할 수 있다.
에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
본 실시 형태에서는, 도전막(445)으로서 스퍼터링법에 의해 형성된 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막(445)의 에칭은, 건식 에칭법에 의해 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시 형태에서는, 제1 에칭 조건에서 티타늄막과 알루미늄막의 2층을 에칭한 후, 제2 에칭 조건에서 나머지의 티타늄막 단층을 제거한다. 또한, 제1 에칭 조건은, 에칭 가스(BCl3:Cl2=750sc㎝:150sc㎝)를 사용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제2 에칭 조건은, 에칭 가스(BCl3:Cl2=700sc㎝:100sc㎝)를 사용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
상기와 같이 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 에칭 공정에는 염소를 포함하는 가스(447)를 사용한다. 그러나, 염소를 포함하는 가스(447)에 산화물 반도체막(403)이 노출되면, 염소를 포함하는 가스(447)와 산화물 반도체막(403)이 반응하여, 절연층(423) 표면 및 상기 근방에 있어서 소스 전극층(405a) 및 드레인 전극층(405b) 사이에, 잔사물이 발생해 버릴 우려가 있다. 소스 전극층(405a) 및 드레인 전극층(405b) 사이에 존재하는 잔사물은, 누설 전류 등 트랜지스터(420)의 전기 특성의 저하를 초래하는 요인으로 된다. 또한, 염소를 포함하는 가스에 포함되는 염소(염소 외에, 가스 중에 포함되는 원소도 포함하는 경우가 있다)가 산화물 반도체막(403) 중에 혼입, 또는 부착되어, 트랜지스터 특성에 악영향을 줄 우려가 있다.
본 실시 형태에서는, 염소를 포함하는 가스(447)를 사용하는 에칭 공정 시에, 산화물 반도체막(403)에는 절연층(423) 및 개구(425a, 425b)의 내벽을 덮어 도전막(445)이 형성되어 있기 때문에, 산화물 반도체막(403)은 염소를 포함하는 가스(447)에 노출되지 않는다.
이상의 공정에서, 본 실시 형태의 트랜지스터(420)가 제작된다(도 9d 참조).
소스 전극층(405a), 드레인 전극층(405b) 위에 보호 절연막으로 되는 절연막을 형성해도 좋다.
보호 절연막은, 절연층(423)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, CVD법에 의해 형성한 산화질화실리콘막을 400nm 형성한다. 또한, 보호 절연막의 형성 후, 가열 처리를 행해도 좋다. 예를 들어, 질소 분위기 하 300℃에서 1시간 가열 처리를 행한다.
또한, 트랜지스터(420) 기인의 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성해도 좋다.
예를 들어, 보호 절연막 위에 평탄화 절연막으로서, 막 두께 1500nm의 아크릴 수지막을 형성하면 된다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들어 질소 분위기 하 250℃ 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 행해도 좋다. 예를 들어, 질소 분위기 하 250℃에서 1시간 가열 처리를 행한다.
이상과 같이, 절연층(423)의 일부(채널 형성 영역과 겹치는 영역)의 단면 형상이 사다리꼴이며, 단면 형상의 하단부의 테이퍼각 θ가 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하의 절연층(423)을 형성하고, 절연층(423)의 채널 형성 영역과 겹치는 영역 위에 드레인 전극층의 단부 및 소스 전극층의 단부를 형성함으로써 전계 집중의 완화가 도모된 트랜지스터(420)를 제작할 수 있다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(420)를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 수율 높게 제작하여, 고생산화를 달성할 수 있다.
여기서, 상술한 프로세스에 따라 실제로 제작한 트랜지스터(420)의 전기 특성 및 신뢰성의 결과를 도 10a 및 도 10b, 도 11a 및 도 11b, 도 12a 및 도 12b, 및 도 13a 및 도13b에 나타낸다. 트랜지스터의 크기는, 채널 길이 L이 9㎛, 채널 폭 W가 50㎛이다.
트랜지스터의 신뢰성을 조사하기 위한 방법의 하나로, 바이어스-열 스트레스 시험(이하, BT 시험이라고 한다)이 있다. BT 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. 특히, BT 시험 전후에 있어서의 트랜지스터의 임계값 전압의 변화량은, 신뢰성을 조사하기 위한 중요한 지표로 된다. BT 시험 전후에 있어서, 임계값 전압의 변화량이 적을수록 신뢰성이 높다.
구체적으로는, 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인을 동전위로 하여, 게이트에 소스 및 드레인과는 다른 전위를 일정 시간 인가한다. 기판 온도는, 시험 목적에 따라 적절히 설정하면 된다. 또한, 게이트에 인가하는 전위가 소스 및 드레인의 동전위보다도 높은 경우를 +BT 시험이라고 하고, 게이트에 인가하는 전위가 소스 및 드레인의 동전위보다도 낮은 경우를 -BT 시험이라고 한다.
BT 시험의 시험 강도는, 기판 온도, 게이트 절연막에 인가하는 전계 강도, 전계 인가 시간에 의해 결정할 수 있다. 게이트 절연막에 인가하는 전계 강도는, 게이트, 소스 및 드레인간의 전위차를 게이트 절연막의 막 두께로 나누어 결정된다. 예를 들어, 막 두께가 200nm인 게이트 절연막에 인가하는 전계 강도를 1.5MV/㎝로 하고 싶은 경우에는, 전위차를 30V로 하면 된다.
또한, 일반적으로 전압이란, 2점간에 있어서의 전위차를 의미하고, 전위란, 어느 한 점에 있어서의 정전기장 내에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 의미하지만, 전자 회로에 있어서, 어느 한 점에 있어서의 전위와 기준으로 되는 전위(예를 들어 접지 전위)의 전위차를 상기 어느 한 점에 있어서의 전위로서 나타내는 경우가 많기 때문에, 본 명세서에서는, 어느 한 점에 있어서의 전위와 기준으로 되는 전위(예를 들어 접지 전위)의 차를 상기 어느 한점에 있어서의 전위로서 나타낸 경우에 있어서, 특별히 지정한 경우를 제외하고, 상기 어느 한 점에 있어서의 전위를 전압이라고도 한다.
BT 시험은, 기판 온도를 80℃, 게이트 절연막에 인가하는 전계 강도를 1.5MV/㎝, 인가 시간을 2000초간으로 하고, +BT 시험 및 -BT 시험 각각에 대하여 행했다.
우선, +BT 시험에 대하여 설명한다. BT 시험 대상으로 되는 트랜지스터의 초기 특성을 측정하기 위해, 기판 온도를 40℃로 하고, 소스-드레인간 전압(이하, 드레인 전압이라고 한다)을 10V로 하고, 소스-게이트간 전압(이하, 게이트 전압이라고 한다)을 -30V 내지 +30V까지 변화시켰을 때의 소스-드레인 전류(이하, 드레인 전류라고 한다)의 변화 특성, 즉 Vg-Id 특성을 측정했다. 여기에서는 기판 온도를 시료 표면으로의 흡습 대책으로서 40℃로 하고 있지만, 특별히 문제가 없으면, 실온(25℃) 하에서 측정해도 상관없다.
이어서, 기판 온도를 80℃까지 상승시킨 후, 트랜지스터의 소스 및 드레인의 전위를 0V로 했다. 계속해서, 게이트 절연막에 인가되는 전계 강도가 1.5MV/㎝로 되도록 게이트에 전압을 인가했다. 여기에서는, 트랜지스터의 게이트 절연막의 두께가 200nm이었기 때문에, 게이트에 +30V를 인가하고, 그대로 2000초간 유지했다. 여기에서는 인가 시간을 2000초간으로 했지만, 목적에 따라 적절히 시간을 변경해도 좋다.
이어서, 소스, 드레인 및 게이트에 전압을 인가한 채, 기판 온도를 40℃까지 내렸다. 이때, 기판 온도가 끝까지 내려가기 전에 전압의 인가를 멈추면, 여열의 영향에 의해 BT 시험에서 트랜지스터에 부여된 데미지가 회복되어 버리기 때문에, 전압은 인가한 상태에서 기판 온도를 낮출 필요가 있다. 기판 온도가 40℃로 된 후, 전압의 인가를 종료시켰다.
이어서, 초기 특성의 측정과 동일 조건에서 Vg-Id 특성을 측정하여, +BT 시험 후의 Vg-Id 특성을 얻었다.
계속해서, -BT 시험에 대하여 설명한다. -BT 시험도 +BT 시험과 마찬가지의 수순으로 행하지만, 기판 온도를 80℃까지 상승시킨 후에 게이트에 인가하는 전압을 -30V로 하는 점이 상이하다.
또한, BT 시험 시에는, 아직 한번도 BT 시험을 행하지 않은 트랜지스터를 사용하여 시험을 행하는 것이 중요하다. 예를 들어, 한번 +BT 시험을 행한 트랜지스터를 사용하여 -BT 시험을 행하면, 앞서 행한 +BT 시험의 영향에 의해, -BT 시험 결과를 정확하게 평가할 수 없다. 일단 +BT 시험을 행한 트랜지스터를 사용하여, 다시 +BT 시험을 행한 경우 등도 마찬가지이다. 단, 이들의 영향을 근거로 하여, 굳이 BT 시험을 반복한 경우는 이에 해당되지 않는다.
기판이 상이한 6개의 샘플을 제작하고, 초기 특성(임계값 및 시프트값)과, BT 시험 후의 임계값 전압의 변화량 및 시프트값의 변화량을 각각 구하여, 80℃에서의 결과를 도 10a 및 도 10b의 그래프에 나타냈다. 도 10a는 +BT 시험의 데이터이며, 도 10b는 -BT 시험의 데이터이다.
시프트값(shift 2)은, Vd=10V의 경우에 있어서의 Vg-Id 특성 커브의 상승의 전압값을 나타내고 있으며, 1×10-12A 이하로 된 게이트 전압이다. 본 명세서에 있어서, 임계값(Vth)은, 게이트 전압(Vg[V])을 횡축, 드레인 전류의 평방근(Id1/2[A])을 종축으로 하여 플롯한 곡선에 있어서, 최대 기울기인 Id1/2의 접선을 외부 삽입했을 때의, 접선과 Vg축(즉, Id1/2가 0A)의 교점의 게이트 전압으로 정의한다. 또한, 본 명세서 중에 있어서는, 드레인 전압 Vd를 10V로 하여, 임계값 전압을 산출한다.
임계값 및 시프트값의 변화량은, 트랜지스터의 신뢰성을 조사하기 위한 중요한 지표로 된다. BT 시험 전후에 있어서, 임계값 및 시프트값의 변화량이 적을수록 신뢰성이 높다. 샘플 1 내지 6에 있어서는, 모두 임계값 및 시프트값의 변화량이 적다.
또한, 샘플 1 및 샘플 2는, 산화물 반도체막 위에 접하는 절연층의 막 두께가 100nm, 샘플 3 및 샘플 4는 산화물 반도체막 위에 접하는 절연층의 막 두께가 200nm, 샘플 5 및 샘플 6은 산화물 반도체막 위에 접하는 절연층의 막 두께가 300nm이다. 또한, 샘플 1, 3, 5는, 트랜지스터를 덮는 층간 절연막(400nm)을 스퍼터법으로 성막한 산화실리콘막이며, 샘플 2, 4, 6은 플라즈마 CVD법으로 성막한 산화질화실리콘막이다.
또한, 25℃에서의 결과를 도 11a 및 도 11b의 그래프에 나타냈다. 샘플 3은, 초기 특성에 비하여 임계값 전압이 마이너스 방향으로 변화하고 있지만, 변화량 ΔVth는 0.01V, Δshift 2는, -0.01V로, 거의 바뀌지 않고 특히 양호한 특성을 나타내고 있기 때문에, 도 11b에는 보이기 어렵게 되어 있다. 또한, 샘플 2 및 샘플 1도 변화량 ΔVth는 0.02V이기 때문에, 도 11b에서는 보이기 어렵게 되어 있다.
또한, 25℃에서의 결과 중, 임계값 및 시프트값의 변화량이 가장 작은 샘플은 샘플 3이므로, 도 12a에, 샘플 3의 +BT 시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타내고, 도 12b에 샘플 3의 -BT 시험 전후에 있어서의 트랜지스터의 Vg-Id 특성을 나타낸다.
도 12a에 의하면, 초기 특성에 비하여 임계값 전압이 플러스 방향으로 변화하고 있지만, 변화량 ΔVth는 0.19V, Δshift 2는, 0.21V로, 거의 바뀌지 않고 양호한 특성을 나타내고 있다. 또한, 도 12b에 의하면, 초기 특성에 비하여 임계값 전압이 마이너스 방향으로 변화하고 있지만, 변화량 ΔVth는 0.01V, Δshift 2는 -0.01V로, 거의 바뀌지 않고 양호한 특성을 나타내고 있다.
또한, 광을 조사하면서 BT 시험을 행했다. 물론, 상기 BT 시험을 행한 샘플과는 다른 샘플을 사용했다. LED 광원으로부터 3000룩스의 광을 트랜지스터에 조사하는 점 이외는 상기 BT 시험과 시험 방법은 동일하다. 광을 조사하면서 +BT 시험을 행한 결과는, +BT 시험 전후에서 거의 변화가 없기 때문에, 여기에서는 실험 결과를 생략한다.
또한, 광을 조사하면서 -BT 시험을 행한 결과를 도 13a 및 도 13b에 나타낸다. 도 13a는, 스트레스 조건 온도가 80℃인 결과이며, 도 13b는, 스트레스 조건 온도가 실온(25℃)인 결과이다.
광을 조사하면서 행하는 -BT 시험에 있어서도, 스트레스 조건 온도가 80℃인 결과에 있어서, 샘플 3의 트랜지스터의 임계값 전압의 변화량 ΔVth는 초기 특성에 비하여 -0.36V, Δshift 2는 -0.65V로 할 수 있다. 또한, 스트레스 조건 온도가 25℃의 결과에 있어서, 샘플 3의 트랜지스터의 임계값 전압의 변화량 ΔVth는 초기 특성에 비하여 -0.36V, Δshift 2는 -0.08V로 할 수 있어, 신뢰성이 높은 트랜지스터인 것을 확인할 수 있었다.
이들 신뢰성의 결과 및 전기 특성으로부터, 도 8a 및 도 8b에 도시된 구조, 즉 단부가 테이퍼 형상(테이퍼각 약 30°)을 갖는 절연층(막 두께 100nm 내지 300nm)을 산화물 반도체막 위에 접하여 갖는 트랜지스터(420)의 전기 특성은 높고, 신뢰성도 높은 것을 판독할 수 있다.
실리콘을 반도체로서 사용하는 트랜지스터와 산화물 반도체를 사용하는 트랜지스터는 상이하며, 산화물 반도체를 사용하는 트랜지스터의 경우에는 -Vgs(-GBT) 스트레스 인가 시에 산화물 반도체막(채널 형성 영역)에 홀이 캐리어로서는 유기되지 않기 때문에, 백 채널측으로 전계가 인입되어 열화를 일으키는 경우가 있다. 채널 형성 영역 위에 접하여 형성하는 절연층의 단부를 테이퍼 형상으로 하면, 그와 같은 -Vgs(-GBT) 스트레스 인가 시에, 특히 전계가 집중하는 드레인 전극층의 단부에 대하여 보다 효과적인 전계 집중의 완화를 실현할 수 있다.
(실시 형태 5)
실시 형태 3 또는 실시 형태 4에 기재된 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다.
도 14a에 있어서, 제1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여, 시일재(4005)가 형성되고, 제2 기판(4006)에 의해 밀봉되어 있다. 도 14a에 있어서는, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되어 있다.
도 14b 및 도 14c에 있어서, 제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제2 기판(4006)이 형성되어 있다. 따라서, 화소부(4002)와, 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해 표시 소자와 함께 밀봉되어 있다. 도 14b 및 도 14c에 있어서는, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 14b 및 도 14c에 있어서는, 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는, FPC(4018)로부터 공급되어 있다.
또한 도 14b 및 도 14c에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제1 기판(4001)에 실장하고 있는 예를 도시하고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장해도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 14a는, COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 14b는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 14c는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함한다)을 가리킨다. 또한, 커넥터, 예를 들어 FPC 혹은 TAB 테이프 혹은 TCP가 형성된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 제1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 갖고 있으며, 실시 형태 3 또는 실시 형태 4에 기재된 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 반도체 장치의 일 형태에 대해서, 도 14a 내지 도 14c, 도 15a 및 도 15b, 및 도 16a 및 도 16b를 사용하여 설명한다. 도 16a 및 도 16b는, 도 14b의 M-N에 있어서의 단면도에 상당한다.
도 14a 내지 도 14c 및 도 16a 및 도 16b에 도시된, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고 있으며, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 개재하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은, 제1 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은, 트랜지스터(4040, 4011)의 게이트 전극층과 동일한 도전막으로 형성되어 있다.
또한 제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 갖고 있으며, 도 16a 및 도 16b에서는, 화소부(4002)에 포함되는 트랜지스터(4040)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 16a에서는, 트랜지스터(4040, 4011) 위에는 절연막(4020)이 형성되고, 도 16b에서는, 또한 절연막(4021)이 형성되어 있다. 또한, 절연막(4023)은 하지막으로서 기능하는 절연막이다.
트랜지스터(4010, 4011, 4040)로서는, 실시 형태 3 또는 실시 형태 4에 기재된 트랜지스터를 적용할 수 있다. 본 실시 형태에서는, 실시 형태 3에 기재된 트랜지스터(440)와 마찬가지의 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(4010, 4011)는, 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 형성된, 보텀 게이트 구조의 트랜지스터이다.
실시 형태 3에 기재된 트랜지스터(440)와 마찬가지의 구조를 갖는 트랜지스터(4010, 4011)는, 채널 형성 영역 위에 형성하는 절연층으로서, 실시 형태 1 또는 실시 형태 2에 기재된 절연층을 사용하면 된다. 실시 형태 1 또는 실시 형태 2에 기재된 절연층을 사용함으로써, 절연층의 채널 형성 영역과 겹치는 영역 위에 드레인 전극층의 단부 및 소스 전극층의 단부를 형성함으로써 전계 집중의 완화가 도모된 트랜지스터를 제작할 수 있다.
또한, 트랜지스터(4010, 4011)에 실시 형태 4에 기재된 트랜지스터(420)와 마찬가지의 구조를 적용해도 좋다. 실시 형태 4에 기재된 트랜지스터는, 채널 보호막으로서 기능하는 절연층이, 적어도 게이트 전극층과 중첩하는 산화물 반도체막의 채널 형성 영역 위를 포함한 산화물 반도체막 위에 형성되어 있고, 또한 산화물 반도체막에 달하면서, 또한 소스 전극층 또는 드레인 전극층이 내벽을 덮도록 형성된 개구를 갖고 있다. 실시 형태 4에 기재된 트랜지스터도 절연층의 채널 형성 영역과 겹치는 영역 위에 드레인 전극층의 단부 및 소스 전극층의 단부를 형성함으로써 전계 집중의 완화가 도모된 트랜지스터로 된다.
따라서, 도 14a 내지 도 14c 및 도 16a 및 도 16b에 도시된 본 실시 형태의 산화물 반도체막을 사용한 안정된 전기 특성을 갖는 트랜지스터(4010, 4011)를 포함하는 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 그러한 신뢰성이 높은 반도체 장치를 수율 높게 제작하여, 고생산화를 달성할 수 있다.
또한, 구동 회로용의 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 도전층을 더 형성해도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 형성함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후에 있어서의 트랜지스터(4011)의 임계값 전압의 변화량을 더 저감시킬 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 동일해도 좋고, 상이해도 좋고, 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 혹은 플로팅 상태이어도 좋다.
또한, 상기 도전층은 외부의 전기장을 차폐하는, 즉 외부의 전기장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의해, 정전기 등의 외부의 전기장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다.
화소부(4002)에 형성된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하고, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고 여러 표시 소자를 사용할 수 있다.
도 16a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 나타낸다. 도 16a에 있어서, 표시 소자인 액정 소자(4013)는, 제1 전극층(4030), 제2 전극층(4031) 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼움 지지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 형성되어 있다. 제2 전극층(4031)은 제2 기판(4006)측에 형성되고, 제1 전극층(4030)과 제2 전극층(4031)은 액정층(4008)을 개재하여 적층하는 구성으로 되어 있다.
또한 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 형성되어 있다. 또한 구 형상의 스페이서를 사용하고 있어도 좋다.
표시 소자로서, 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용해도 좋다. 이 경우, 액정층(4008)과, 제1 전극층(4030) 및 제2 전극층(4031)은 접하는 구조로 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현하는 온도 범위를 확장하기 위해, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하여, 고분자 안정화시키는 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되므로 러빙 처리도 불필요하게 되기 때문에, 러빙 처리에 의해 일어나는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서, 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·㎝ 이상이며, 바람직하게는 1×1011Ω·㎝ 이상이며, 더욱 바람직하게는 1×1012Ω·㎝ 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정의 기간동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 된다. 본 명세서에 개시하는 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 형성하면 충분하다.
본 명세서에 개시하는 산화물 반도체막을 사용한 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 발휘한다.
또한, 본 명세서에 개시하는 산화물 반도체막을 사용한 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도의 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric LiquidCrystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇개 정도 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 일컬어지는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용해도 좋다.
또한, 화소부에 있어서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소에 의해 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 표현한다)의 삼색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 표현한다), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니고, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네센스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되는데, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 복귀될 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다. 본 실시 형태에서는, 발광 소자로서 유기 EL 소자를 사용하는 예를 나타낸다.
발광 소자는 발광을 취출하기 위하여 적어도 한 쌍의 전극의 한쪽이 투광성이면 된다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자든 적용할 수 있다.
도 15a, 도 15b 및 도 16b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 나타낸다.
도 15a는 발광 장치의 평면도이며, 도 15a 중의 일점쇄선 V1-W1, V2-W2 및 V3-W3으로 절단한 단면이 도 15b에 상당한다. 또한, 도 15a의 평면도에 있어서는, 전계 발광층(542) 및 제2 전극층(543)은 생략되어 있고 도시하고 있지 않다.
도 15a 및 도 15b에 도시하는 발광 장치는, 하지막으로서 기능하는 절연막(501)이 형성된 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 갖고 있으며, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속하고 있다. 또한, 도 15a 및 도 15b는 기판(500)을 통과하여 발광 소자(540)로부터의 광을 취출하는, 하면 사출형 구조의 발광 장치이다.
트랜지스터(510)로서는, 실시 형태 3 또는 실시 형태 4에 기재된 트랜지스터를 적용할 수 있다. 본 실시 형태에서는, 실시 형태 4에 기재된 트랜지스터(420)와 마찬가지의 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(510)는, 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 형성된, 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
트랜지스터(510)는 게이트 전극층(511a, 511b), 게이트 절연막(502), 산화물 반도체막(512), 절연층(503), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)을 포함한다.
실시 형태 4에 기재된 트랜지스터(420)와 마찬가지의 구조를 갖는 트랜지스터(510)는, 절연층(503)의 일부(채널 형성 영역과 겹치는 영역)의 단면 형상이 사다리꼴이며, 단면 형상의 하단부의 테이퍼각 θ가 60° 이하, 바람직하게는 45° 이하, 더욱 바람직하게는 30° 이하이다. 따라서, 채널 보호막으로서 기능하는 절연층(503)이, 적어도 게이트 전극층(511a, 511b)과 중첩하는 산화물 반도체막(512)의 채널 형성 영역 위를 포함한 산화물 반도체막(512) 위에 형성되어 있고, 또한 산화물 반도체막(512)에 달하면서, 또한 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)이 내벽을 덮도록 형성된 개구를 갖고 있다.
또한, 트랜지스터(510)에 실시 형태 3에 기재하는 트랜지스터(440)와 마찬가지의 구조를 적용해도 좋다. 또한, 절연층(503)의 일부(채널 형성 영역과 겹치는 영역)의 단면 형상은, 실시 형태 1 또는 실시 형태 2에 기재된 절연층의 단면 형상과 동일하게 해도 좋다. 실시 형태 1 또는 실시 형태 2에 기재된 절연층의 단면 형상과 동일한 형상의 절연층(503)으로 함으로써, 전계 집중의 완화가 도모된 트랜지스터(510)를 제작할 수 있다.
따라서, 도 15a 및 도 15b에 도시된 본 실시 형태의 산화물 반도체막(512)을 사용한 안정된 전기 특성을 갖는 트랜지스터(510)를 포함하는 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 그러한 신뢰성이 높은 반도체 장치를 수율 높게 제작하여, 고생산화를 달성할 수 있다.
용량 소자(520)는, 도전층(521a, 521b), 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하고, 도전층(521a, 521b)과 도전층(523)에 의해, 게이트 절연막(502) 및 산화물 반도체막(522)을 사이에 끼우는 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는, 게이트 전극층(511a, 511b)과, 도전층(533)의 교차부이며, 게이트 전극층(511a, 511b)과, 도전층(533)은, 사이에 게이트 절연막(502) 및 절연층(503)을 개재하여 교차한다. 실시 형태 4에 기재된 구조이면, 배선층 교차부(530)는, 게이트 전극층(511a, 511b)과, 도전층(533) 사이에 게이트 절연막(502)뿐만 아니라, 절연층(503)도 배치할 수 있기 때문에, 게이트 전극층(511a, 511b)과, 도전층(533) 사이에 발생하는 기생 용량을 저감시킬 수 있다.
본 실시 형태에 있어서는, 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께 30nm의 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께 200nm의 구리 박막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리 박막의 적층 구조로 된다.
산화물 반도체막(512, 522)으로서는 막 두께 25nm의 IGZO막을 사용한다.
트랜지스터(510), 용량 소자(520) 및 배선층 교차부(530) 위에는 층간 절연막(504)이 형성되고, 층간 절연막(504) 위에 있어서 발광 소자(540)과 중첩하는 영역에 컬러 필터층(505)이 형성되어 있다. 층간 절연막(504) 및 컬러 필터층(505) 위에는 평탄화 절연막으로서 기능하는 절연막(506)이 형성되어 있다.
절연막(506) 위에 제1 전극층(541), 전계 발광층(542), 제2 전극층(543)의 순으로 적층한 적층 구조를 포함하는 발광 소자(540)가 형성되어 있다. 발광 소자(540)와 트랜지스터(510)는, 도전층(513a)에 달하는 절연막(506) 및 층간 절연막(504)에 형성된 개구에 있어서, 제1 전극층(541) 및 도전층(513a)이 접함으로써 전기적으로 접속되어 있다. 또한, 제1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 형성되어 있다.
층간 절연막(504)에는, 플라즈마 CVD법에 의한 막 두께 200nm 이상 600nm 이하의 산화질화실리콘막을 사용할 수 있다. 또한, 절연막(506)에는 막 두께 1500nm의 감광성의 아크릴막, 격벽(507)에는 막 두께 1500nm의 감광성의 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는, 예를 들어 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는, 감광성, 비감광성의 유기 수지를 사용할 수 있지만, 감광성의 유기 수지층을 사용하면 레지스트 마스크수를 삭감할 수 있기 때문에, 공정이 간략화되어 바람직하다.
유채색은, 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은, 착색된 유채색의 광만을 투과하는 재료로 형성된다. 유채색으로서는, 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로우(황색) 등을 사용해도 좋다. 착색된 유채색의 광만을 투과한다는 것은, 컬러 필터층에 있어서의 투과광은, 그 유채색의 광의 파장에 피크를 갖는다고 하는 것이다. 컬러 필터층은, 포함시키는 착색 재료의 농도와 광의 투과율의 관계를 고려하여, 최적의 막 두께를 적절히 제어하면 된다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 된다.
도 16b에 도시하는 발광 장치에 있어서는, 표시 소자인 발광 소자(4513)는, 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광 소자(4513)의 구성은, 제1 전극층(4030), 전계 발광층(4511), 제2 전극층(4031)의 적층 구조이지만, 기재된 구성에 한정되지 않는다. 발광 소자(4513)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510, 507)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여, 제1 전극층(4030, 541) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면으로 되도록 형성하는 것이 바람직하다.
전계 발광층(4511, 542)은, 단수의 층으로 구성되어 있든, 복수의 층이 적층되도록 구성되어 있든, 어느 쪽이든 좋다.
발광 소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4031, 543) 및 격벽(4510, 507) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 발광 소자(4513, 540)를 덮는 유기 화합물을 포함하는 층을 증착법에 의해 형성해도 좋다.
또한, 제1 기판(4001), 제2 기판(4006) 및 시일재(4005)에 의해 밀봉된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높아, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재에 의해 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어 충전재로서 질소를 사용하면 된다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함한다), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들어, 표면의 요철에 의해 반사광을 확산하여, 투영을 저감시킬 수 있는 안티글레어 처리를 실시할 수 있다.
또한, 도 14a 내지 도 16b에 있어서, 제1 기판(4001, 500), 제2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 사용할 수 있는데, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 사용해도 좋다. 예를 들어, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름에 의해 사이에 끼운 구조의 시트를 사용할 수도 있다.
본 실시 형태에서는, 절연막(4020)으로서 산화알루미늄막을 사용한다. 절연막(4020)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연막(4020)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인으로 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021, 506)은, 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 글래스), BPSG(인붕소 글래스) 등을 사용할 수 있다. 또한, 이들 재료에 의해 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성해도 좋다.
절연막(4021, 506)의 형성법은, 특별히 한정되지 않고 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제1 전극층 및 제2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 취출하는 광의 방향, 전극층이 형성되는 장소 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 된다.
제1 전극층(4030, 541), 제2 전극층(4031, 543)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 나타낸다), 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제1 전극층(4030, 541), 제2 전극층(4031, 543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 금속 질화물로부터 하나, 또는 복수종을 사용하여 형성할 수 있다.
본 실시 형태에 있어서는, 도 15a 및 도 15b에 도시하는 발광 장치는 하면 사출형이므로, 제1 전극층(541)은 투광성, 제2 전극층(543)은 반사성을 갖는다. 따라서, 제1 전극층(541)에 금속막을 사용하는 경우는 투광성을 유지할 수 있을 정도의 막 두께를 얇게, 제2 전극층(543)에 투광성을 갖는 도전막을 사용하는 경우는, 반사성을 갖는 도전막을 적층하면 된다.
또한, 제1 전극층(4030, 541), 제2 전극층(4031, 543)으로서, 도전성 고분자(도전성 중합체라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 혹은 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 혹은 그의 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이 실시 형태 1 또는 실시 형태 2에 기재된 트랜지스터를 적용함으로써, 여러 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시 형태에 기재되는 구성, 방법 등은, 다른 실시 형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
실시 형태 3 또는 실시 형태 4에 기재된 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 17a에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 나타낸다. 도 17a는 포토 센서의 등가 회로이며, 도 17b는 포토 센서의 일부를 도시하는 단면도이다.
포토다이오드(602)는, 한쪽의 전극이 포토다이오드 리셋 신호선(658)에, 다른 쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 17a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시 형태 1, 실시 형태 3, 또는 실시 형태 4에 기재된 트랜지스터를 적용할 수 있고, 산화물 반도체막을 사용하는 트랜지스터이다. 본 실시 형태에서는, 실시 형태 3에 기재된 트랜지스터(440)와 마찬가지의 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(640)는, 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 형성된, 보텀 게이트 구조의 트랜지스터이다.
도 17b는, 포토 센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)에 도시하는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 형성되어 있다. 포토다이오드(602)는, 층간 절연막(633) 위에 형성되고, 층간 절연막(633) 위에 형성한 전극층(641a, 641b)과, 층간 절연막(634) 위에 형성된 전극층(642) 사이에, 층간 절연막(633)측부터 순서대로 제1 반도체막(606a), 제2 반도체막(606b) 및 제3 반도체막(606c)을 적층한 구조를 갖고 있다.
전극층(641b)은, 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속하고 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고 있고, 포토다이오드(602)는 트랜지스터(640)과 전기적으로 접속하고 있다.
여기에서는, 제1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형의 포토다이오드를 예시하고 있다.
제1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘막에 의해 형성할 수 있다. 제1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들어 붕소(B))를 포함하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 된다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 아몰퍼스 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 된다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 된다. 제1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하로 되도록 형성하는 것이 바람직하다.
제2 반도체막(606b)은, I형 반도체막(진성 반도체막)이며, 아몰퍼스 실리콘막에 의해 형성한다. 제2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하여, 아몰퍼스 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 된다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 제2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행해도 좋다. 제2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하로 되도록 형성하는 것이 바람직하다.
제3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 아몰퍼스 실리콘막에 의해 형성한다. 제3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들어 인(P))를 포함하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 된다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 아몰퍼스 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 된다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 된다. 제3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하로 되도록 형성하는 것이 바람직하다.
또한, 제1 반도체막(606a), 제2 반도체막(606b) 및 제3 반도체막(606c)은, 아몰퍼스 반도체가 아니고, 다결정 반도체를 사용하여 형성해도 좋고, 미결정(세미 아몰퍼스(Semi Amorphous Semiconductor: SAS)) 반도체를 사용하여 형성해도 좋다.
또한, 광전 효과에서 발생한 정공의 이동도는 전자의 이동도에 비하여 작기 때문에, pin형의 포토다이오드는 p형의 반도체막측을 수광면으로 하는 편이 나은 특성을 나타낸다. 여기에서는, pin형의 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 역의 도전형을 갖는 반도체막측으로부터의 광은 외란광으로 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 된다. 또한, n형의 반도체막측을 수광면으로서 사용할 수도 있다.
절연막(631), 층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄 등을 사용하여 형성할 수 있다.
절연막(631)으로서는, 무기 절연 재료로서는, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 또는 산화질화알루미늄막 등의 산화물 절연막, 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등의 질화물 절연막의 단층, 또는 적층을 사용할 수 있다.
본 실시 형태에서는, 절연막(631)으로서 산화알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인으로 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
층간 절연막(633, 634)으로서는, 표면 요철을 저감시키기 위하여 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633, 634)으로서는, 예를 들어 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 글래스), BPSG(인붕소 글래스) 등의 단층, 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백라이트 등의 광원을 사용할 수 있다.
실시 형태 3에 기재된 트랜지스터(440)와 마찬가지의 구조를 갖는 트랜지스터(640)는, 채널 형성 영역 위에 형성하는 절연층으로서, 실시 형태 1 또는 실시 형태 2에 기재된 절연층을 사용하면 된다. 실시 형태 1 또는 실시 형태 2에 기재된 절연층을 사용함으로써, 절연층의 채널 형성 영역과 겹치는 영역 위에 드레인 전극층의 단부 및 소스 전극층의 단부를 형성함으로써 전계 집중의 완화가 도모된 트랜지스터를 제작할 수 있다.
또한, 트랜지스터(640)에 실시 형태 4에 기재되는 트랜지스터(420)와 마찬가지의 구조를 적용해도 좋다. 실시 형태 4에 기재되는 트랜지스터는, 채널 보호막으로서 기능하는 절연층이, 적어도 게이트 전극층과 중첩하는 산화물 반도체막의 채널 형성 영역 위를 포함한 산화물 반도체막 위에 형성되어 있고, 또한 산화물 반도체막에 달하면서, 또한 소스 전극층 또는 드레인 전극층이 내벽을 덮도록 형성된 개구를 갖고 있다. 실시 형태 4에 기재되는 트랜지스터도 절연층의 채널 형성 영역과 겹치는 영역 위에 드레인 전극층의 단부 및 소스 전극층의 단부를 형성함으로써 전계 집중의 완화가 도모된 트랜지스터로 된다.
따라서, 본 실시 형태의 산화물 반도체막을 사용한 안정된 전기 특성을 갖는 트랜지스터(640)를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 수율 높게 제작하여, 고생산화를 달성할 수 있다.
본 실시 형태에 기재되는 구성, 방법 등은, 다른 실시 형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(유기기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 유기기(파칭코, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이들 전자 기기의 구체예를 도 18a 내지 도 18c에 도시한다.
도 18a는, 표시부를 갖는 테이블(9000)을 도시하고 있다. 테이블(9000)은, 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 도시하고 있다. 또한, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 갖고 있다.
실시 형태 1 내지 6 중 어느 하나에 기재된 반도체 장치는, 표시부(9003)에 사용하는 것이 가능하고, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는, 터치 입력 기능을 갖고 있으며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 접촉함으로써, 화면 조작이나, 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로서도 좋다. 예를 들어, 실시 형태 3에 기재된 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 형성된 힌지에 의해, 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있어, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에 있어서는, 큰 화면의 텔레비전 장치는 설치하면 자유로운 공간이 좁아져 버리지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 18b는 텔레비전 장치(9100)를 도시하고 있다. 텔레비전 장치(9100)는, 하우징(9101)에 표시부(9103)가 내장되어 있고, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 기재하고 있다.
텔레비전 장치(9100)의 조작은, 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에, 당해 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로 해도 좋다.
도 18b에 도시하는 텔레비전 장치(9100)는, 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는, 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자와 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
실시 형태 1 내지 6 중 어느 하나에 기재된 반도체 장치는, 표시부(9103, 9107)에 사용하는 것이 가능하고, 텔레비전 장치 및 리모콘 조작기에 높은 신뢰성을 부여할 수 있다.
도 18c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는, 본 발명의 일 형태를 사용하여 제작되는 반도체 장치를 그 표시부(9203)에 사용함으로써 제작된다. 상술한 실시 형태에 기재된 반도체 장치를 이용하면, 신뢰성이 높은 컴퓨터로 하는 것이 가능하게 된다.
도 19a 및 도 19b는 반접기 가능한 태블릿형 단말기이다. 도 19a는, 개방된 상태이며, 타블렛형 단말기는, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금구(9033), 조작 스위치(9038)를 갖는다.
실시 형태 1 내지 6 중 어느 하나에 기재된 반도체 장치는, 표시부(9631a), 표시부(9631b)에 사용하는 것이 가능하고, 신뢰성이 높은 타블렛형 단말기로 하는 것이 가능하게 된다.
표시부(9631a)는, 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 접촉시킴으로써 데이터 입력을 할 수 있다. 또한, 표시부(9631a)에 있어서는, 일례로서 절반의 영역이 표시만 하는 기능을 갖는 구성, 다른 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만 상기 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 해도 좋다. 예를 들어, 표시부(9631a)의 전체면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에 있어서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 접촉시킴으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는, 세로 표시 또는 가로 표시 등의 표시의 방향을 전환하고, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는, 타블렛형 단말기에 내장하고 있는 광 센서에 의해 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 타블렛형 단말기는 광 센서뿐만 아니라, 자이로, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또한, 도 19a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 동일한 예를 나타내고 있지만 특별히 한정되지 않고 한쪽의 크기와, 다른 한쪽의 크기가 상이해도 좋고, 표시의 품질도 상이해도 좋다. 예를 들어 한쪽이 다른 쪽보다도 고정밀의 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 19b는, 폐쇄된 상태이며, 타블렛형 단말기는, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 19b에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 도시하고 있다.
또한, 타블렛형 단말기는 반접기 가능하기 때문에, 미사용 시에 하우징(9630)을 폐쇄된 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 우수하고, 장기 사용의 관점에서도 신뢰성이 우수한 타블렛형 단말기를 제공할 수 있다.
또한, 이 밖에도 도 19a 및 도 19b에 도시한 타블렛형 단말기는, 여러 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 등을 가질 수 있다.
타블렛형 단말기의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)는, 하우징(9630)의 편면 또는 양면에 형성할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 또한 배터리(9635)로서는, 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 19b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 19c에 블록도를 도시하여 설명한다. 도 19c에는, 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 SW3, 표시부(9631)에 대하여 도시되어 있고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 SW3이, 도 19b에 도시된 충방전 제어 회로(9634)에 대응하는 지점이 된다.
우선 외광에 의해 태양 전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양 전지에 의해 발전한 전력은, 배터리(9635)를 충전하기 위한 전압으로 되도록 DCDC 컨버터(9636)에 의해 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때에는 스위치 SW1을 온으로 하고, 컨버터(9637)에 의해 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때에는, SW1을 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 된다.
또한 태양 전지(9633)에 대해서는, 발전 수단의 일례로서 기재했지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또한 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
본 실시 형태에 기재되는 구성, 방법 등은, 다른 실시 형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
101: 게이트 전극층
102: 게이트 절연막
103: 산화물 반도체막
104: 절연층
105: 소스 전극층
106: 드레인 전극층
107: 보호 절연막

Claims (7)

  1. 반도체 장치에 있어서,
    절연 표면 위의 게이트 전극층과,
    상기 게이트 전극층 위의 게이트 절연막과,
    상기 게이트 절연막 위의 채널 형성 영역을 포함하는 산화물 반도체막과,
    상기 산화물 반도체막 위에서 접하는 절연층과,
    상기 절연층 위의 단부를 갖는 소스 전극층과,
    상기 절연층 위의 단부를 갖는 드레인 전극층을 포함하고,
    상기 소스 전극층의 상기 단부 및 상기 드레인 전극층의 상기 단부는 상기 채널 형성 영역과 중첩하고,
    상기 소스 전극층은 상기 절연층의 제1 개구를 통해 상기 산화물 반도체막의 표면과 직접 접하고,
    상기 드레인 전극층은 상기 절연층의 제2 개구를 통해 상기 산화물 반도체막의 상기 표면과 직접 접하고,
    상기 제1 개구는 제1 부분 및 제2 부분을 포함하고,
    상기 제2 개구는 제3 부분 및 제4 부분을 포함하고,
    상기 제1 개구의 상기 제1 부분은 상기 게이트 전극층과 중첩하고, 상기 제1 개구의 상기 제2 부분은 상기 게이트 전극층과 중첩하지 않고,
    상기 제2 개구의 상기 제3 부분은 상기 게이트 전극층과 중첩하고, 상기 제2 개구의 상기 제4 부분은 상기 게이트 전극층과 중첩하지 않고,
    상기 절연층의 단면 형상은 다각형이고,
    상기 절연층은 하단부에서 제1 테이퍼 형상 측면 및 상단부에서 제2 테이퍼 형상 측면을 갖고,
    상기 절연층의 상기 하단부의 테이퍼각이 60° 이하이고,
    상기 절연층의 두께는 300nm 이하인, 반도체 장치.
  2. 삭제
  3. 반도체 장치에 있어서,
    절연 표면 위의 게이트 전극층과,
    상기 게이트 전극층 위의 게이트 절연막과,
    상기 게이트 절연막 위의 채널 형성 영역을 포함하는 산화물 반도체막과,
    상기 산화물 반도체막 위에서 접하는 절연층과,
    상기 절연층 위의 단부를 갖는 소스 전극층과,
    상기 절연층 위의 단부를 갖는 드레인 전극층을 포함하고,
    상기 소스 전극층의 상기 단부 및 상기 드레인 전극층의 상기 단부는 상기 채널 형성 영역과 중첩하고,
    상기 소스 전극층은 상기 절연층의 제1 개구를 통해 상기 산화물 반도체막의 표면과 직접 접하고,
    상기 드레인 전극층은 상기 절연층의 제2 개구를 통해 상기 산화물 반도체막의 상기 표면과 직접 접하고,
    상기 제1 개구는 제1 부분 및 제2 부분을 포함하고,
    상기 제2 개구는 제3 부분 및 제4 부분을 포함하고,
    상기 제1 개구의 상기 제1 부분은 상기 게이트 전극층과 중첩하고, 상기 제1 개구의 상기 제2 부분은 상기 게이트 전극층과 중첩하지 않고,
    상기 제2 개구의 상기 제3 부분은 상기 게이트 전극층과 중첩하고, 상기 제2 개구의 상기 제4 부분은 상기 게이트 전극층과 중첩하지 않고,
    상기 절연층의 단면 형상은 다각형이고,
    상기 절연층은 하단부에서 제1 테이퍼 형상 측면 및 상단부에서 제2 테이퍼 형상 측면을 갖고,
    상기 절연층의 두께는 5nm 이상 50nm 이하인, 반도체 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 드레인 전극층의 상기 단부는 상기 절연층의 상면과 중첩하는, 반도체 장치.
  5. 제1항 또는 제3항에 있어서,
    상기 드레인 전극층의 상기 단부는 상기 절연층의 측면과 중첩하는, 반도체 장치.
  6. 제1항 또는 제3항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는, 반도체 장치.
  7. 삭제
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145468A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
TWI605590B (zh) * 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101506303B1 (ko) 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9082861B2 (en) 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
WO2013089115A1 (en) 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5864637B2 (ja) 2013-03-19 2016-02-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラム及び記録媒体
TWI514202B (zh) * 2013-05-01 2015-12-21 Au Optronics Corp 觸控系統、充電系統及觸控指示裝置之充電方法
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102091444B1 (ko) 2013-10-08 2020-03-23 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
US9698176B1 (en) * 2013-11-05 2017-07-04 Ananda H. Kumar Silicon-based backplane structures and methods for display applications
US9590111B2 (en) 2013-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR102148935B1 (ko) * 2013-11-21 2020-08-31 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US9495567B2 (en) 2013-12-30 2016-11-15 Verily Life Sciences Llc Use of a tag and reader antenna for a simulated theremin effect
US9973238B2 (en) 2013-12-30 2018-05-15 Verily Life Sciences, LLC Methods for adjusting the power of an external reader
JP6523695B2 (ja) 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
KR102202975B1 (ko) * 2014-07-09 2021-01-14 동우 화인켐 주식회사 후막 패턴 구조 및 그의 형성 방법
US10324050B2 (en) * 2015-01-14 2019-06-18 Kla-Tencor Corporation Measurement system optimization for X-ray based metrology
KR102430573B1 (ko) * 2015-05-14 2022-08-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102381285B1 (ko) * 2015-08-06 2022-03-31 삼성디스플레이 주식회사 가요성 표시 장치 및 이의 제조 방법
KR102517726B1 (ko) * 2017-12-05 2023-04-03 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법
CN110165019B (zh) * 2019-05-28 2024-03-26 信利半导体有限公司 一种薄膜太阳能电池的制作方法及薄膜太阳能电池
CN112635574B (zh) * 2020-12-31 2023-06-09 北海惠科光电技术有限公司 一种液晶显示面板、薄膜晶体管及其制备方法
US12009432B2 (en) 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011070981A1 (ja) * 2009-12-09 2011-06-16 シャープ株式会社 半導体装置およびその製造方法
JP2011181917A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (226)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS6433971A (en) 1987-07-30 1989-02-03 Asahi Glass Co Ltd Thin film transistor
DE69125260T2 (de) 1990-12-28 1997-10-02 Sharp Kk Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
US5474941A (en) 1990-12-28 1995-12-12 Sharp Kabushiki Kaisha Method for producing an active matrix substrate
JP2634505B2 (ja) 1991-06-17 1997-07-30 シャープ株式会社 薄膜トランジスタ及びその製造方法
JPH04266032A (ja) * 1991-02-21 1992-09-22 Seiko Epson Corp 薄膜トランジスタ
JPH0513762A (ja) 1991-07-05 1993-01-22 Sharp Corp 薄膜トランジスタにおけるコンタクトホールの形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06168970A (ja) 1992-11-27 1994-06-14 Fuji Xerox Co Ltd 半導体素子の製造方法
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
CN1033252C (zh) * 1992-12-29 1996-11-06 株式会社金星社 制造薄膜晶体管的方法
JPH06216155A (ja) * 1993-01-18 1994-08-05 Toshiba Corp 薄膜トランジスタの製造方法
JP2702865B2 (ja) * 1993-03-22 1998-01-26 シャープ株式会社 薄膜トランジスタ
US5473168A (en) 1993-04-30 1995-12-05 Sharp Kabushiki Kaisha Thin film transistor
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
JP2900229B2 (ja) 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
JPH08201851A (ja) 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
JPH08254680A (ja) * 1995-03-17 1996-10-01 Toshiba Corp 半導体装置およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2661594B2 (ja) 1995-05-25 1997-10-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3516424B2 (ja) 1996-03-10 2004-04-05 株式会社半導体エネルギー研究所 薄膜半導体装置
JP3323889B2 (ja) 1996-10-28 2002-09-09 三菱電機株式会社 薄膜トランジスタの製造方法
JPH10209458A (ja) * 1997-01-22 1998-08-07 Mitsubishi Electric Corp 液晶表示装置とこれに用いられる薄膜トランジスタ及びその製造方法
JPH10308380A (ja) * 1997-05-07 1998-11-17 Daido Steel Co Ltd エッチング処理による凹所形成方法
US6197624B1 (en) 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4386978B2 (ja) 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7022556B1 (en) 1998-11-11 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Exposure device, exposure method and method of manufacturing semiconductor device
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP3107075B2 (ja) 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
US6362507B1 (en) 1999-04-20 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US20020020840A1 (en) 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4678933B2 (ja) 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US7071037B2 (en) 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003257929A (ja) * 2002-02-28 2003-09-12 Nec Kansai Ltd ウェットエッチング用チェックパターン
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7411215B2 (en) 2002-04-15 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating the same
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
TWI306311B (en) 2002-06-21 2009-02-11 Sanyo Electric Co Thin film transistor and method for producing thin film transistor
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
EP1592054A4 (en) * 2003-02-05 2010-08-25 Semiconductor Energy Lab METHOD FOR MANUFACTURING A SCREEN
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7211454B2 (en) 2003-07-25 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a light emitting device including moving the source of the vapor deposition parallel to the substrate
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101111470B1 (ko) 2003-11-14 2012-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제조 방법
US7273773B2 (en) 2004-01-26 2007-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing thereof, and television device
JP4754848B2 (ja) 2004-03-03 2011-08-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US8058652B2 (en) 2004-10-28 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7563658B2 (en) 2004-12-27 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101090258B1 (ko) 2005-01-03 2011-12-06 삼성전자주식회사 플라스틱 기판을 이용한 박막 트랜지스터 표시판의 제조방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR20080080313A (ko) * 2006-01-30 2008-09-03 샤프 가부시키가이샤 박막 트랜지스터 및 그것을 구비한 액티브 매트릭스 기판과표시 장치
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101765917B (zh) 2007-08-07 2012-07-18 株式会社半导体能源研究所 显示器件及具有该显示器件的电子设备及其制造方法
JP5395384B2 (ja) 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US8711296B2 (en) * 2007-10-02 2014-04-29 Sharp Kabushiki Kaisha Active matrix substrate, method for manufacturing same, and liquid crystal display apparatus
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7821012B2 (en) * 2008-03-18 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
TWI622175B (zh) 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
JP2010056541A (ja) 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101408715B1 (ko) 2008-09-19 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101827333B1 (ko) 2008-09-19 2018-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102163686B1 (ko) 2008-11-21 2020-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5615540B2 (ja) 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010161227A (ja) * 2009-01-08 2010-07-22 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
JP2010263182A (ja) 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
SG10201403913PA (en) 2009-07-10 2014-10-30 Semiconductor Energy Lab Method for manufacturing semiconductor device
KR101900653B1 (ko) 2009-07-10 2018-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101460868B1 (ko) 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101739154B1 (ko) 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101768786B1 (ko) 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5685805B2 (ja) * 2009-07-23 2015-03-18 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、および電子機器
KR102251729B1 (ko) 2009-07-31 2021-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102490468B1 (ko) 2009-07-31 2023-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
CN101995713B (zh) * 2009-08-21 2012-08-01 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
WO2011027723A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101707260B1 (ko) 2009-09-24 2017-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102576507B (zh) * 2009-09-28 2015-08-05 凸版印刷株式会社 有源矩阵基板及其制造方法和图像显示装置
JP5532803B2 (ja) * 2009-09-30 2014-06-25 ソニー株式会社 半導体デバイスおよび表示装置
KR102596694B1 (ko) * 2009-10-08 2023-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011043162A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102142835B1 (ko) 2009-10-09 2020-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20170085148A (ko) 2009-10-09 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101751712B1 (ko) * 2009-10-30 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
KR20180059577A (ko) 2009-11-27 2018-06-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
WO2011068037A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20110066370A (ko) 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102696112A (zh) * 2009-12-21 2012-09-26 夏普株式会社 有源矩阵基板和具有其的显示面板、以及有源矩阵基板的制造方法
JP2011138885A (ja) * 2009-12-28 2011-07-14 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9000438B2 (en) 2010-02-26 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105304502B (zh) 2010-03-26 2018-07-03 株式会社半导体能源研究所 半导体装置的制造方法
KR101803730B1 (ko) 2010-04-09 2017-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8779478B2 (en) 2010-06-01 2014-07-15 Sharp Kabushiki Kaisha Thin film transistor
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2011158704A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5330603B2 (ja) 2010-08-07 2013-10-30 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
JPWO2012043338A1 (ja) 2010-09-28 2014-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法、薄膜トランジスタを備える画像表示装置
KR20120065854A (ko) 2010-12-13 2012-06-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8829512B2 (en) 2010-12-28 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5404963B2 (ja) 2011-03-01 2014-02-05 シャープ株式会社 薄膜トランジスタおよび表示装置
US9240491B2 (en) 2011-07-07 2016-01-19 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
JP2013055080A (ja) 2011-08-31 2013-03-21 Japan Display East Co Ltd 表示装置および表示装置の製造方法
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI605590B (zh) * 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
DE112012004307B4 (de) 2011-10-14 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI479224B (zh) 2012-01-05 2015-04-01 Hon Hai Prec Ind Co Ltd 3d眼鏡結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011070981A1 (ja) * 2009-12-09 2011-06-16 シャープ株式会社 半導体装置およびその製造方法
JP2011181917A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP6099920B2 (ja) 2017-03-22
CN103035736A (zh) 2013-04-10
US9466726B2 (en) 2016-10-11
JP2013084944A (ja) 2013-05-09
US20140217401A1 (en) 2014-08-07
JP2017108163A (ja) 2017-06-15
US9053983B2 (en) 2015-06-09
JP7322243B2 (ja) 2023-08-07
CN108389911A (zh) 2018-08-10
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