KR102225011B1 - 공진형 변환기들에서의 버스트 모드 제어 - Google Patents

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Abstract

일 구현에 따라, 버스트 모드 제어를 위한 공진형 변환기는 적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기, 및 제 1 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 시작을 결정하고 제 2 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 끝을 결정함으로써 버스트 모드를 제어하도록 구성된 버스트 모드 제어기를 포함한다. 버스트 모드 제어기는 버스트 펄스 동안 스위칭 동작들을 중단시키도록 구성된다.

Description

공진형 변환기들에서의 버스트 모드 제어{BURST MODE CONTROL IN RESONANT CONVERTERS}
본 출원은 그에 의해 전체적으로 참조로써 통합되는, 2016년 8월 19일에 출원된 35 U.S.C. § 119 하에서 미국 가 특허 출원 번호 제 62/377,063 호에 대한 우선권 및 그의 이득을 주장한다.
본 출원은 2017년 8월 4일에 출원된, 미국 특허 출원 번호 제 15/668,974 호(대리인 사건 번호 FSC75487US), 2017년 8월 4일에 출원된, 미국 특허 출원 번호 제 15/668,975 호(대리인 사건 번호 FSC75488US), 및 2017년 8월 4일에 출원된, 미국 특허 출원 번호 제 15/668,980 호(대리인 사건 번호 FSC75497US)에 관한 것이고, 그들의 각각은 전체적으로 참조로써 통합된다.
본 설명은 공진형 변환기들의 동작들을 개선하는 것이다.
공진형 변환기는 입력 전압을 출력 전압으로 변환할 수 있다. 공진형 변환기의 출력이 상대적으로 낮게 될 때, 공진형 변환기는 전력 소비를 감소시키기 위해 버스트 모드(burst mode)로 동작할 수 있다. 일부 종래의 접근법들에서, 버스트 모드는 출력 부하 상태를 표현하는 전용 핀에 의해 결정된다.
본 발명의 관련 배경기술은 미국특허 공개공보인 US 2010/0202170 A1, US 2015/0003117 A1 및 US 2009/0244934 A1 등에 개시되어 있다.
본 발명의 목적은 공진형 변환기들의 동작들을 개선하는 것이다.
일 구현에 따라, 버스트 모드 제어를 위한 공진형 변환기는 적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기, 및 제 1 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 시작을 결정하고 제 2 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 끝을 결정함으로써 버스트 모드를 제어하도록 구성된 버스트 모드 제어기를 포함한다. 버스트 모드 제어기는 버스트 펄스 동안 스위칭 동작들을 중단시키도록 구성된다.
하나 이상의 구현들의 상세들은 하기의 첨부된 도면들 및 설명에서 제시된다. 다른 특징들은 설명 및 도면들로부터, 그리고 청구항들로부터 명백해질 것이다.
도 1a는 일 구현에 따른 버스트 모드 제어를 위한 공진형 변환기를 도시한 도면.
도 1b는 또 다른 구현에 따른 버스트 모드 제어를 위한 공진형 변환기를 도시한 도면.
도 2는 일 구현에 따른 공진형 변환기의 브리지 회로의 일례를 도시한 도면.
도 3은 일 구현에 따른 공진형 변환기의 피드백 회로 및 절연 회로(isolation circuit)의 일례를 도시한 도면.
도 4는 일 구현에 따른 공진형 변환기의 집적 전류 감지 회로의 일례를 도시한 도면.
도 5는 일 구현에 따른 공진형 변환기의 소프트 버스트 회로의 일례를 도시한 도면.
도 6은 일 구현에 따른 공진형 변환기의 발진기의 일례를 도시한 도면.
도 7은 일 구현에 따른 스위칭 동작들을 재개하기 위해 소프트 버스트를 이용한 버스트 모드 제어의 예시적인 시뮬레이션 결과들을 도시한 도면.
도 1a는 일 구현에 따른 버스트 모드 제어를 위한 공진형 변환기(100)를 도시한다. 예를 들면, 공진형 변환기(100)의 출력 부하 상태를 결정하기 위해 전용 핀을 이용하는 대신에, 공진형 변환기(100)는 내부 신호들을 이용하여 버스트 모드를 제어한다. 공진형 변환기(100)는 내부 신호들을 이용하여 버스트 모드 제어 하에서 스위칭 동작들이 중단(예로서, 보류, 일시정지, 일시적으로 종료)되고 재개되는(예로서, 재시작되는) 때를 결정할 수 있다. 결과적으로, 핀이 절약될 수 있는데, 이는 출력 부하 상태를 결정하기 위한 전용 핀이 필요하지 않을 수 있기 때문이다. 오히려, 내부 신호들 중 적어도 하나는 출력 부하 상태를 표현할 수 있다. 게다가, 공진형 변환기(100)는 소프트 버스트를 이용하여 주 측 전류를 점진적으로 증가시키는 방식으로 스위칭 동작들을 재개할 수 있고, 이는 청취가능한 잡음을 감소시킬 수 있다.
공진형 변환기(100)는 제 1 전력 스위치 및 제 2 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기(150)를 포함할 수 있다. 예를 들면, 발진기(150)는 제 1 구동기(152)를 통해 제 1 전력 스위치를 구동하기 위한 제 1 클록 신호를 생성하고, 제 2 구동기(154)를 통해 제 2 전력 스위치를 구동하기 위한 제 2 클록 신호를 생성할 수 있다.
출력 전류 요구가 감소함에 따라, 공진형 변환기(100)는 제 1 및 제 2 전력 스위치들의 스위칭 주파수를 증가시켜 전력 출력을 감소시킬 수 있다. 그러나, 낮거나 제로 부하 상태들에 접하게 될 때, 요구된 스위칭 주파수가 비현실적이 될 수 있고 정상 스위칭 동작들에서 소비된 출력 전력 대 전력의 상대적 하락과 결부하여 스위칭 손실들의 증가들로 인한 효율성의 하락을 야기할 수 있다. 그러나, 공진형 변환기(100)는 버스트 제어 모드 내에서 동작하여 출력이 상대적으로 낮을 때 전력 소비를 감소시킬 수 있다. 버스트 제어 모드는 공진형 변환기(100)가 제 1 시간 지속기간 동안 스위칭을 통해 전력을 출력하고, 제 2 시간 지속기간 동안 스위칭을 중단시키며, 출력 부하가 상대적으로 낮을 때(즉, 임계 레벨 미만) 전력 소비를 감소시키기 위해 복수의 횟수들로 프로세스를 반복하기 위한 구동 모드이다.
공진형 변환기(100)는 제 1 내부 신호를 이용하여 버스트 펄스의 시작을 결정하고 제 2 내부 신호를 이용하여 버스트 펄스의 끝을 결정함으로써 버스트 모드를 제어하는 버스트 모드 제어기(101)를 포함하고, 버스트 모드 제어기(101)는 버스트 펄스 동안 스위칭 동작들을 중단시킨다(예로서, 버스트 펄스 지속기간은 버스트 펄스의 시작으로부터 버스트 펄스의 끝까지임). 예를 들면, 버스트 모드 제어는 제 1 버스트 펄스 및 제 2 버스트 펄스를 포함하는 복수의 버스트 펄스들을 가질 수 있다. 제 1 버스트 펄스는 제 1 지속기간을 가질 수 있고, 제 2 버스트 펄스는 제 2 지속기간을 가질 수 있다. 제 1 버스트 펄스의 시작에서, 버스트 모드 제어기(101)는 스위칭 동작들을 중단시키고, 제 1 버스트 펄스의 끝까지 제 1 지속기간 동안 스위칭 동작들을 계속해서 중단시킬 수 있다. 제 1 버스트 펄스의 끝에서, 스위칭 동작들은 소프트 버스트에 의해 재개될 수 있다(하기에 더 설명된 바와 같이). 제 2 버스트 펄스의 시작까지 스위칭 동작들이 계속된다. 제 2 버스트 펄스의 시작에서, 버스트 모드 제어기(101)는 스위칭 동작들을 중단시키고, 제 2 버스트 펄스의 끝까지 제 2 지속기간 동안 스위칭 동작들을 계속해서 중단시킬 수 있다. 버스트 모드 제어기(101)는 제 1 내부 신호에 따라 각각의 버스트 펄스를 시작할 때를 결정하고, 제 2 내부 신호에 따라 각각의 버스트 펄스를 종료시킬 때를 결정한다.
제 1 내부 신호는 공진형 변환기(100)의 출력 부하 상태를 표현할 수 있다. 일부 예들에서, 제 1 내부 신호는 전력 추정 신호를 포함한다. 일부 예들에서, 제 2 내부 신호는 주파수 제어 신호를 포함한다. 일부 예들에서, 버스트 모드 제어기(101)는 제 1 내부 신호의 전압이 제 1 전압 임계치 미만인 것에 응답하여 버스트 펄스의 시작을 결정할 수 있다. 버스트 펄스의 시작에서, 버스트 모드 제어기(101)는 제 1 구동기(152) 및 제 2 구동기(154)를 제어하여 제 1 전력 스위치 및 제 2 전력 스위치의 스위칭 동작들을 중단시킬 수 있다. 일부 예들에서, 버스트 모드 제어기(101)는 제 2 내부 신호의 전압이 제 2 전압 임계치 미만인 것에 응답하여 버스트 펄스의 끝을 결정할 수 있다. 버스트 펄스의 끝에서, 버스트 모드 제어기(101)는 하기에 설명된 바와 같이, 소프트 버스트를 이용하여 스위칭 동작들을 재개할 수 있다.
공진형 변환기(100)는 버스트 펄스의 끝에 응답하여 소프트 버스트 모드로 발진기(150)를 제어하는 소프트 버스트 회로(184)를 포함할 수 있다. 예를 들면, 버스트 펄스의 끝에서, 버스트 모드 제어기는 소프트 버스트 모드로 발진기(150)를 동작시키기 위해 소프트 버스트 회로(184)를 트리거링할 수 있다. 버스트 펄스의 끝에 응답하여, 소프트 버스트 회로(184)는 소프트 버스트 제어 신호를 생성하고 발진기(150)로 전송하여 제 1 및 제 2 전력 스위치들의 스위칭 동작들을 재개한다. 일부 예들에서, 소프트 버스트 회로(184)는 소프트 버스트 모드 동안 (스텝 바이 스텝(step-by-step) 방식으로) 스위칭 주파수를 점진적으로 감소시킨다. 이 방식으로, 주 측 전류는 점진적으로 증가하고, 이는 청취가능한 잡음을 감소시킬 수 있다.
소프트 버스트 제어 신호는 멀티 스텝(아날로그) 전압 신호를 포함할 수 있다. 일부 예들에서, 소프트 버스트 제어 신호는 제 1 전압 스텝 및 제 2 전압 스텝을 포함하고, 여기서 제 2 전압 스텝의 전압은 제 1 전압 스텝의 전압 미만이다. 일부 예들에서, 소프트 버스트 제어 신호는 제 2 전압 스텝 미만의 전압을 가지는 제 3 전압 스텝을 포함할 수 있다. 일부 예들에서, 소프트 버스트 제어 신호는 3개보다 많은 전압 스텝들을 포함할 수 있다. 발진기(150)는 소프트 버스트 모드에 있을 때, 제 1 전압 스텝에 응답하여 제 1 주파수로 제 1 전력 스위치 및 제 2 전력 스위치를 스위칭하고(제 1 시간 기간 동안), 제 1 주파수를 제 2 주파수로 감소시키며(제 1 전압 스텝의 끝에서), 제 2 전압 스텝에 응답하여 제 2 주파수로 제 1 전력 스위치 및 제 2 전력 스위치를 스위칭한다(제 2 시간 기간 동안).
도 1b는 또 다른 구현에 따른 버스트 모드 제어를 위한 공진형 변환기(180)를 도시한다. 일부 예들에서, 공진형 변환기(180)는 하나 이상의 주파수들로 공진하기 위해 튜닝(tuning)되는, 하나 이상의 인덕터들 및 하나 이상의 커패시터들의 망을 포함하는 전력 변환기이고, 공진형 전류 진동에 기초하여 입력 전압(Vin)을 출력 전압(Vo)으로 변환할 수 있다. 일부 예들에서, 공진형 변환기(180)는 직류(DC)-DC 변환기일 수 있다. 일부 예들에서, 공진형 변환기(180)는 제로 전압으로 턴 온하는 제로 전압 스위칭(ZVS) 공진형 변환기일 수 있고, 출력 전압은 스위칭의 주파수를 변화시킴으로써 제어될 수 있다. 일부 예들에서, 공진형 변환기(180)는 ATX(Advanced Technology eXtended) 전력, 서버 전력, 오디오 시스템들, 조명, 게임 콘솔, 컴퓨팅 디바이스들, 저 대 고 전력 애플리케이션들, 및/또는 고 주파수 스위칭에 대한 소프트 스위칭과 같은 다양한 상이한 애플리케이션들에서 이용될 수 있다.
일부 예들에서, 공진형 변환기(180)는 복수의 핀들(예로서, 16 핀 또는 20 핀 배열)을 가지는 집적 회로(IC)로 통합된다. 도 1b에 도시된 바와 같이, 핀들은 집적 전류 감지 신호의 전압에 액세스하기 위한 집적 전류 감지 전압 액세스 핀(146), 주파수 제어 전압 신호(VFCTRL)에 액세스하기 위한 전압 신호 액세스 핀(148), 제 1 전력 스위치(106)의 게이트에 액세스하기 위한 제 1 게이트 액세스 핀(107), 제 2 전력 스위치(108)의 게이트에 액세스하기 위한 제 2 게이트 액세스 핀(109)을 포함할 수 있다. 일부 예들에서, 공진형 변환기(180)를 가지는 IC는 접지 핀, 전원 핀, 라인 전압 감지, 전압 스위칭 노드 핀, 등과 같은 다른 핀들을 포함할 수 있다. 일부 예들에서, 공진형 변환기(180)는 ____에 출원된, 미국 특허 출원 번호 제 ____ 호(대리인 사건 번호 FSC75487US)에 개시된 바와 같은 비 제로 전압 스위칭(ZVS) 검출, ____에 출원된, 미국 특허 출원 번호 제 ____ 호(대리인 사건 번호 FSC75488US)에 개시된 바와 같은 공진형 커패시터 안정기, 및/또는 ____에 출원된, 미국 특허 출원 번호 제 ____ 호(대리인 사건 번호 FSC75497US)에 개시된 바와 같은 펄스 폭 변조(PWM)를 이용한 단락 보호와 같은 다른 구성요소들 및 회로들을 가질 수 있으며, 그들의 각각은 전체적으로 참조로써 통합된다.
공진형 변환기(180)는 입력 커패시턴스 회로(103), 브리지 회로(104), 공진형 네트워크(105), 변압기(116), 정류 회로(124), 및 출력 커패시턴스 회로(125)를 포함할 수 있다. 또한, 공진형 변환기(180)는 피드백 회로(144), 절연 회로(142), 제 1 구동기(152), 제 2 구동기(154), 및 발진기(150)(주파수 제어 신호(VFCTRL)에 의해 제어됨)를 포함할 수 있다.
입력 커패시턴스 회로(103)는 입력 전압(Vin)을 수신할 수 있다. 입력 커패시턴스 회로(103)는 입력 커패시터(Cin)(102) 및 접지(113)를 포함할 수 있다. 일부 예들에서, 입력 커패시터(102)는 음의 단자 및 양의 단자를 가지는 극성화된 커패시터이다. 입력 커패시터(102)의 음의 단자는 접지(113)에 결합될 수 있다. 일부 예들에서, 입력 커패시턴스 회로(103)는 브리지 회로(104)로부터 분리된 회로일 수 있다. 일부 예들에서, 입력 커패시턴스 회로(103)는 브리지 회로(104)의 부분일 수 있다.
도 1b에 도시된 바와 같이, 브리지 회로(104)는 반 브리지 회로일 수 있다. 예를 들면, 브리지 회로(104)는 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)를 포함하는 한 쌍의 전력 스위치들을 포함할 수 있다. 일부 예들에서, 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 전력 스위치들이다. 일부 예들에서, 브리지 회로(104)는 2개 이상의 쌍들의 MOSFET 스위치들을 가지는 전(full) 브리지 회로이다. 도 2는 일 구현에 따른 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)를 가지는 브리지 회로(104)의 일례를 도시한다. 일부 예들에서, 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)는 N 유형 MOSFET들일 수 있다. 도 2에 도시된 바와 같이, 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)의 각각은 게이트(G), 소스(S), 및 드레인(D)을 포함한다. 또한, 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)의 각각은 진성 바디 다이오드(intrinsic body diode)(131), 안티 다이오드(133), 및 기생 출력 커패시터(135)를 포함한다.
도 1b를 다시 참조하면, 브리지 회로(104)는 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)를 대안적으로 구동함으로써 구형파 전압을 생성할 수 있다. 일부 예들에서, 정상 스위칭 모드에서, 브리지 회로(104)는 각각의 스위치에 대해 50%의 듀티 사이클로 대안적으로 구동된다. 주파수 제어 신호(VFCTRL)에 기초하여, 발진기(150)는 제 1 구동기(152)를 제어하기 위한 제 1 클럭 신호, 및 제 2 구동기(154)를 제어하기 위한 제 2 클럭 신호를 생성한다. 제 1 구동기(152)는 제 1 전력 스위치(106)의 게이트에 접속되고, 제 2 구동기(154)는 제 2 전력 스위치(108)의 게이트에 접속된다.
정상 스위칭 모드에서, 제 1 구동기(152) 및 제 2 구동기(154)는 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)를 각각 대칭적으로 즉, 정확하게 동일한 시간(또는 약 동일한 시간) 동안 때때로 역위상으로 스위칭할 수 있다. 어느 하나의 전력 스위치(106, 108)의 수행 시간이 스위칭 기간의 50%보다 약간 짧을지라도, 이것은 50% 듀티 사이클 동작으로서 언급될 수 있다. 즉, 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)는 동일한 펄스 폭(또는 실질적으로 같은 펄스)의 상태 하에서 동작할 수 있다. 일부 예들에서, 대기 시간(dead time)(예로서, 적은 대기 시간)이 어느 하나의 전력 스위치(106, 108)의 턴 오프와 상호보완적인 스위치의 턴 온 사이에 삽입된다. 이것은 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)가 교차 수행하지 않을 것임(또는 실질적으로 교차 수행하지 않음)을 보장할 수 있다.
제 1 전력 스위치(106) 및 제 2 전력 스위치(108)의 스위칭에 기초하여, 브리지 회로(104)는 구형 파형을 생성하고, 이는 공진형 네트워크(105)를 여기시킨다. 공진형 네트워크(105)는 브리지 회로(104)에 의해 생성된 구형 파형의 더 높은 고조파 전류들을 필터링한다. 기본적으로, 구형파 전압이 공진형 네트워크(105)에 인가될지라도 단지 사인파 전류가 공진형 네트워크(105)를 통해 흐르도록 허용된다. 이와 같이, 공진형 네트워크(105)는 변압기(116)에 의해 조정되고 정류 회로(124)에 의해 정류되는 공진형 사인 파형을 생성하고 출력하며, 출력 커패시턴스 회로(125)는 정류된 전류를 필터링하고 DC 출력 전압(Vo)을 출력한다. 출력 전압(Vo)은 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)의 동작 주파수를 변경함으로써 조정될 수 있다.
일부 예들에서, 공진형 네트워크(105)는 적어도 3개의 반응 소자들을 포함한다. 일부 예들에서, 공진형 변환기(180)는 LLC 공진형 변환기이다. 예를 들면, 공진형 네트워크(105)는 공진형 커패시터(Cr)(110), 공진형 인덕터(Lr)(112), 및 자화 인덕터(Lm)(114)를 포함할 수 있다. 자화 인덕터(114)는 션트 인덕터(shunt inductor)로서 동작하도록 구성된다. 전류는 공진형 네트워크(105)에 인가된 전압을 지연시키고, 이는 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)가 제로 전압으로 턴 온되는 것을 허용한다. 변압기(116)는 주 측 와인딩(120) 및 제 1 부(secondary) 측 와인딩(118)과 제 2 부 측 와인딩(122)과 같은 하나 이상의 부 측 와인딩들을 포함한다. 제 1 부 측 와인딩(118) 및 제 2 부 측 와인딩(122)은 직렬로 결합된다. 일부 예들에서, 부 측 와인딩은 단지 하나의 와인딩(예로서, 제 1 부 측 와인딩(118) 또는 제 2 부 측 와인딩(122))을 포함한다. 일부 예들에서, 변압기(116)는 주 측 상에 다수의 와인딩들 및 부 측 상에 다수의 와인딩들을 포함한다.
정류 회로(124)는 AC 전류를 정류함으로써 DC 전압을 생성할 수 있다. 예를 들면, 정류 회로(124)는 제 1 정류 다이오드(130), 및 제 2 정류 다이오드(132)와 같은 정류기 다이오드들로 AC 전류를 정류할 수 있다. 일부 예들에서, 정류 회로(124)는 단지 하나의 정류 다이오드(예로서, 제 1 정류 다이오드(130) 또는 제 2 정류 다이오드(132))를 포함한다. 일부 예들에서, 정류 회로(124)는 2개보다 많은 정류 다이오드들을 포함한다. 제 1 정류 다이오드(130)의 애노드(anode)는 제 1 부 측 와인딩(118)의 양의 단자에 접속되고, 제 2 정류 다이오드(132)의 애노드는 제 2 부 측 와인딩(122)의 음의 단자에 접속된다.
출력 커패시턴스 회로(125)는 정류된 전류를 필터링하고 DC 출력 전압(Vo)을 출력할 수 있다. 출력 커패시턴스 회로(125)는 출력 커패시터(Co)(126), 및 출력 저항기(Ro)(128)를 포함할 수 있다. 일부 예들에서, 출력 커패시터(126)는 출력 저항기(128)와 병렬로 접속된다. 일부 예들에서, 출력 커패시턴스 회로(125)는 정류 회로(124)로부터 분리된 회로일 수 있다. 일부 예들에서, 출력 커패시턴스 회로(125)는 정류 회로(124)의 부분일 수 있다.
제 1 정류 다이오드(130) 및 제 2 정류 다이오드(132)는 출력 커패시터(126)에 접속된다. 예를 들면, 제 1 정류 다이오드(130)의 캐소드(cathode)는 출력 커패시터(126)의 양의 단자에 접속되고, 제 2 정류 다이오드(132)의 캐소드는 또한, 출력 커패시터(126)의 양의 단자에 접속된다. 출력 커패시터(126)의 음의 단자는 접지(134)에 접속된다.
피드백 회로(144)는 출력 전압을 감지함으로써 전압 피드백 루프를 통해 공진형 변환기(180)의 스위칭 주파수를 조절할 수 있다. 피드백 회로(144)는 출력 커패시턴스 회로(125) 및/또는 정류 회로(124)에 접속될 수 있다. 절연 회로(142)는 안전 규정에 의해 요구된 절연을 제공하기 위해 전압 피드백 루프 상에 제공된다. 절연 회로(142)는 피드백 회로(144)로부터 신호를 수신하고, 그 다음 발진기(150)에 공급되는 주파수 제어 전압 신호(VFCTRL)를 생성할 수 있다.
도 3은 일 구현에 따른 피드백 회로(144) 및 절연 회로(142)의 일례를 도시한다. 일부 예들에서, 피드백 회로(144)는 션트 조절기(163)를 포함한다. 일부 예들에서, 피드백 회로(144)는 하나 이상의 보상 저항기들 및 하나 이상의 보상 커패시터들을 포함한다. 예를 들면, 피드백 회로(144)는 커패시터(153), 저항기(155), 저항기(159), 및 저항기(161)를 포함할 수 있다. 절연 회로(142)는 옵토 커플러(opto-coupler)(151)를 포함할 수 있다. 옵토 커플러(151)는 피드백 회로(144) 및 전압 신호 액세스 핀(148)에 결합될 수 있다. 또한, 일부 예들에서, 공진형 변환기(180)는 저항기(Rfmin)(167), 저항기(Rss)(169), 커패시터(Css)(171), 저항기(173), 및 저항기(165)를 포함할 수 있다. 저항기(167)는 전압 신호 액세스 핀(148)에 결합될 수 있고, 저항기(167)는 저항기(169) 및 커패시터(171)와 병렬일 수 있다. 저항기(173)는 옵토 커플러(151)와 전압 신호 액세스 핀(148) 사이에 배치될 수 있다.
도 1b를 다시 참조하면, 전류(IPRI)(공진형 인덕터(112)를 통한)는 공진형 네트워크(105)에 인가된 전압을 지연시키고, 이는 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)가 제로 전압으로 턴 온되는 것을 허용한다. 도 1b 및 도 2를 참조하면, 제 1 전력 스위치(106)에 걸친 전압이 제 1 전력 스위치(106)의 안티 다이오드(133)를 통해 전류를 흐르게 함으로써 제로인 동안 제 1 전력 스위치(106)가 턴 온한다. 제 1 전력 스위치(106)의 기생 출력 커패시터(135)는 제 1 전력 스위치(106)가 턴 온되기 전에 방전된다. 유사하게, 제 2 전력 스위치(108)에 걸친 전압이 제 2 전력 스위치(108)의 안티 다이오드(133)를 통해 전류를 흐르게 함으로써 제로인 동안 제 2 전력 스위치(108)가 턴 온한다. 제 2 전력 스위치(108)의 기생 출력 커패시터(135)는 제 2 전력 스위치(108)가 턴 온되기 전에 방전된다.
공진형 변환기(180)는 집적 전류 감지 회로(140)를 포함할 수 있다. 집적 전류 감지 회로(140)는 공진형 네트워크(105)에 접속될 수 있고, 변압기(116)의 주 측 상의 전압/전류를 감지할 수 있다. 또한, 집적 전류 감지 회로(140)는 집적 전류 감지 전압 액세스 핀(146)에 접속될 수 있다. 도 4는 일 구현에 따른 집적 전류 감지 회로(140)의 일례를 도시한다. 집적 전류 감지 신호는 변압기(116)의 주 측의 집적 전류일 수 있다. 일부 예들에서, 집적 전류 감지 회로(140)는 공진 커패시터(110)의 전압으로부터 커패시터 분압기에 의해 집적 전류 감지 신호를 감지한다. 집적 전류 감지 회로(140)는 제 1 커패시터(141) 및 제 2 커패시터(143)를 포함할 수 있다. 제 1 커패시터(141) 및 제 2 커패시터(143)는 공진 커패시터(110)의 전압으로부터 커패시터 분압기로서 구성된다. 제 1 커패시터(141)는 제 2 커패시터(143)와 직렬일 수 있다. 집적 전류 감지 회로(140)는 제 2 커패시터(143)와 병렬인 저항기(145)를 포함할 수 있다. 일부 예들에서, 공진형 변환기(100)는 제 1 커패시터(141)와 제 2 커패시터 사이의 한 지점에 결합된 집적 전류 감지 액세스 핀(149)을 포함할 수 있고, 상기 집적 전류 감지 액세스 핀은 집적 전류 감지 신호를 수신할 수 있다. 일부 예들에서, 집적 전류 감지 액세스 핀(149) 및 집적 전류 감지 전압 액세스 핀(146)은 동일한 핀이다. 일부 예들에서, 집적 전류 감지 액세스 핀(149)은 집적 전류 감지 전압 액세스 핀(146)과 상이한 핀이다. 집적 전류 감지 신호의 전압(VICS)은 공진 인덕터(112)를 통해 흐르는 전류(IPRI)와의 관계를 가질 수 있다. 예를 들면, VICS = k*(적분(IPRI)) - 바이어스 전압. 제 1 커패시터(141) 및 제 2 커패시터(143)의 비는 상수(k)를 결정할 수 있고, 저항기(145)는 커패시터 분압기의 전압의 전압 오프셋(또는 전압 바이어스)을 제거할 수 있다.
실시예들에 따라, 도 1b에 도시된 바와 같이, 공진형 변환기(180)는 버스트 모드 제어기(101), 및 소프트 버스트 회로(184)를 포함한다. 버스트 모드 제어기(101)는 전력 추정 신호(P_EST)를 이용하여 버스트 펄스의 시작(예로서, 버스트 모드 인)을 결정함으로써, 그리고 주파수 제어 신호(VIFCTRL)를 이용하여 버스트 펄스의 끝(예로서, 버스트 모드 아웃)을 결정함으로써 버스트 모드를 제어할 수 있다. 전력 추정 신호(P_EST)는 공진형 변환기(180)의 출력 부하 상태를 표현할 수 있다. 주파수 제어 신호(VIFCTRL)는 버스트 동작을 위해 전류(IFCTRL)에 대응하는 전압 신호일 수 있다.
버스트 모드 제어기(101)는 전력 추정기(170), 제 1 전압 비교기(172), 래치(latch)(174), 전류 제어 전압원(176), 샘플 보유 회로(181), 및 제 2 전압 비교기(182)를 포함한다. 전력 추정기(170)는 집적 전류 감지 전압 액세스 핀(146)에 결합될 수 있다. 일부 예들에서, 전력 추정기(170)는 집적 전류 감지 회로(140)에 결합될 수 있다. 전력 추정기(170)는 집적 전류 감지 신호를 수신하고, 집적 전류 감지 신호에 기초하여 전력 추정 신호(P_EST)를 생성하도록 구성될 수 있다. 제 1 전압 비교기(172)는 음의 입력 단자, 양의 입력 단자, 및 출력 단자를 포함할 수 있다. 제 1 전압 비교기(172)의 음의 입력 단자는 전력 추정기(170)의 출력부에 결합될 수 있다(예로서, 전력 추정 신호(P_EST)를 수신하기 위해). 전력 추정기(170)의 양의 입력 단자는 버스트IN 임계 전압(예로서, 제 1 전압 임계치)에 결합될 수 있다. 래치(174)는 설정 단자(S), 재설정 단자(R), 및 출력 단자(Q)를 포함할 수 있다. 제 1 전압 비교기(172)의 출력 단자는 래치(174)의 설정 단자(S)에 결합될 수 있다. 래치(174)의 재설정 단자(R)는 제 2 전압 비교기(182)의 출력부에 결합될 수 있고, 래치(174)의 출력 단자(Q)는 소프트 버스트 회로(184)에 결합될 수 있다.
전류 제어 전압원(176)은 전압 신호 액세스 핀(148)에 결합되어 주파수 제어 전류(IFCTRL)를 감지할 수 있다. 전류 제어 전압원(176)은 주파수 제어 신호(VIFCTRL)를 생성할 수 있다. 주파수 제어 신호(VIFCTRL)는 IFCTRL에 대응한다. 샘플 보유 회로(181)는 전류 제어 전압원(176)에 결합되어 주파수 제어 신호(VIFCTRL)를 수신할 수 있다. 샘플 보유 회로(181)는 제 1 전압 비교기(172)의 출력 단자에 결합될 수 있다. 제 2 전압 비교기(182)는 양의 입력 단자, 음의 입력 단자, 및 출력 단자를 포함한다. 제 2 전압 비교기(182)의 양의 입력 단자는 샘플 보유 회로(181)의 출력부에 결합될 수 있다. 제 2 전압 비교기(182)의 음의 입력 단자는 전류 제어 전압원(176)에 결합되어 주파수 제어 신호(VIFCTRL)를 수신할 수 있고, 제 2 전압 비교기(182)의 출력 단자는 래치(174)의 재설정 단자(R)에 결합될 수 있다.
전력 추정기(170)는 전압(VICS)을 수신하고 전압(VICS)에 기초하여 전력 추정 신호(P_EST)를 생성할 수 있다. 일부 예들에서, 전력 추정 신호(P_EST)는 출력 부하 상태를 간접적으로 표현한다. 예를 들면, 집적 전류 감지 신호(공진형 커패시터(110)로부터 감지된)는 출력 전류 정보를 포함한다. 출력 전압(Vo)이 일정할 수 있고 VICS가 입력 전류를 평균화하기 때문에, 집적 전류 감지 신호는 출력 전력을 표현할 수 있다. 일부 예들에서, 전력 추정기(170)는 게이트 신호의 하강 엣지(falling edge)에서의 전압(VICS)과 게이트 신호의 상승 엣지(rising edge)에서의 전압(VICS) 사이의 차를 산출함으로써 전력 추정 신호(P_EST)를 생성할 수 있다. 일부 예들에서, 버스트 모드 제어기(101)는 전력 추정 신호의 전압을 버스트 인에이블 신호(burst enable signal)의 전압과 비교할 수 있고, 전력 추정 신호의 전압이 버스트 인에이블 신호의 전압보다 높은 것에 응답하여, 버스트 모드 제어기(101)는 버스트 제어 모드를 가능하게 한다.
제 1 전압 비교기(172)는 전력 추정 신호(P_EST)의 전압을 버스트IN 임계 전압(예로서, 제 1 전압 임계치)과 비교할 수 있다. 일부 예들에서, 버스트IN 임계 전압은 300mV 내지 350mV의 범위 내의 전압이다. 전력 추정 신호(P_EST)가 버스트IN 임계 전압보다 낮은 것에 응답하여(그리고 버스트 제어 모드가 인에이블링됨), 버스트 모드 제어기(101)는 버스트 펄스의 시작을 결정하고, 스위칭 동작이 일시정지된다. 예를 들면, 제 1 전압 비교기(172)의 출력이 로직 하이일 때, 래치(174)의 출력 단자(Q)가 로직 하이이다. 로직 하이인 래치의 출력 단자(Q)는 스위칭 동작들이 일시정지됨을 나타낸다. 래치(174)로부터 로직 하이 출력을 수신하는 것에 응답하여, 제 1 구동기(152) 및 제 2 구동기(154)는 스위칭 동작들을 중단시킬 수 있다.
전류 제어 전압원(176)은 전압 신호 액세스 핀(148)으로부터 수신된 주파수 제어 전압 제어 신호를 이용하여 주파수 제어 신호(VIFCTRL)를 생성할 수 있다. 전류 제어 전압원(176)은 주파수 제어 신호(VIFCTRL)를 점진적으로 감소시킬 수 있다. 주파수 제어 신호(VIFCTRL)는 버스트 모드 아웃(예로서, 버스트 모드의 버스트 펄스의 끝)을 결정할 수 있다. 샘플 보유 회로(181)는 주파수 제어 신호(VIFCTRL)를 샘플링하고 전압 오프 설정기(183)에 의해 도입된 오프셋을 갖는 샘플링된 주파수 제어를 출력한다. 일부 예들에서, 오프셋은 50mV 내지 150mV의 범위의 전압이다. 일부 예들에서, 샘플 보유 회로(181)의 출력은 제 2 전압 임계치로 고려될 수 있다.
제 2 전압 비교기(182)는 주파수 제어 신호(VIFCTRL)의 전압을 샘플 보유 회로(181)의 출력(예로서, 제 2 전압 임계치)과 비교할 수 있다. 주파수 제어 신호(VIFCTRL)가 샘플 보유 회로(181)의 출력보다 낮은 것에 응답하여, 버스트 모드 제어기(101)는 버스트 모드의 버스트 펄스의 끝을 결정한다. 버스트 펄스의 끝에서, 스위칭 동작은 소프트 버스트로 재개된다. 소프트 버스트는 버스트 모드가 종료될 때, 주 전류를 점진적으로(또는 소프트하게) 증가시킬 수 있다. 예를 들면, 주파수 제어 신호(VIFCTRL)가 샘플 보유 회로(181)의 출력보다 낮을 때, 제 2 전압 비교기(182)의 출력이 높고, 이는 래치(174)로 하여금 재설정하고 낮게 출력하게 한다. 래치(174)의 저 출력은 버스트 모드의 버스트 펄스의 끝을 나타내고, 스위칭 동작은 소프트 버스트 회로(184)로 재개된다.
소프트 버스트 회로(184)는 래치(174)의 저 출력(예로서, 버스트 모드 아웃)을 수신할 수 있고 발진기(150)를 제어하여 소프트 버스트 모드 하에서 스위칭 동작들을 재개할 수 있다. 일부 예들에서, 소프트 버스트 회로(184)는 버스트 모드 아웃 신호 및 제 1 클록 신호를 수신하고, 버스트 모드 아웃 신호 및 제 1 클록 신호에 기초하여 소프트 버스트(SB) 제어 신호를 생성할 수 있고, 여기서 SB 제어 신호는 발진기(105)로 전송되어 소프트 버스트 모드 하에서 제 1 클록 신호 및 제 2 클록 신호를 결정한다. 예를 들면, 소프트 버스트 회로(184)는 SB 제어 신호를 생성하고 발진기(150)로 전송하여 재개된 스위칭 동작들 동안 제 1 클록 신호 및 제 2 클록 신호의 생성을 위해 이용될 수 있다.
일부 예들에서, SB 제어 신호는 소프트 버스트 모드 동안 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)의 스위칭 주파수를 감소시키도록(스텝 바이 스텝) 동작하는 멀티 스텝 SB 제어 신호이다. 일부 예들에서, SB 제어 신호는 제 1 전압 레벨과 연관된 제 1 전압 스텝, 제 2 전압 레벨과 연관된 제 2 전압 스텝, 및 제 3 전압 레벨과 연관된 제 3 전압 스텝을 포함하는 복수의 전압 스텝들을 포함한다. 제 2 전압 레벨은 제 1 전압 레벨 미만일 수 있고, 제 3 전압 레벨은 제 2 전압 레벨 미만일 수 있다. SB 제어 신호에 기초하여, 발진기(150)는 스텝 바이 스텝 방식으로 스위칭 주파수를 감소시킬 수 있다. 결과적으로, 소프트 버스트 동안의 주 측 전류는 점진적으로 증가될 수 있다.
도 5는 일 구현에 따른 소프트 버스트 회로(184)의 일례를 도시한다. 도 5를 참조하면, 소프트 버스트 회로(184)는 다운 카운터(502) 및 디지털 아날로그 변환기(504)를 포함하여 멀티 스텝 전압 SB 제어 신호를 생성한다. 일부 예들에서, 소프트 버스트 회로(184)는 버스트 액세스 핀(506)에 접속하여 버스트 모드 아웃 신호를 수신한다. 일부 예들에서, 소프트 버스트 회로(184)는 제 1 클록 신호 액세스 핀(508)에 접속하여 제 1 클록 신호를 수신한다. 일부 예들에서, 다운 카운터(502)는 3-비트 다운 카운터이다. 일부 예들에서, 다운 카운터(503)는 4-비트 다운 카운터이다. 다운 카운터(502)는 제 1 클록 신호를 수신하고, 다운 카운터(502)의 출력은 디지털 아날로그 변환기(504)에 의해 아날로그 전압으로 변환되며, 여기서 아날로그 전압은 2개 이상의 스텝들을 가질 수 있다. 멀티 스텝 SB 제어의 전압 스텝들은 발진기(150)에 의해 이용되어 소프트 버스트 모드 하에서 스위칭 동작들을 제어한다. 일부 예들에서, 멀티 스텝 SB 제어 신호의 전압이 임계 레벨 미만일 때, 버스트 모드 제어기(101)는 소프트 버스트 모드를 종료시키도록 구성된다. 소프트 버스트 모드의 끝에서, 발진기(150)는 후속 버스트 펄스의 검출 때까지 정상 스위칭 상태들에 따라 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)를 스위칭한다.
도 6은 일 구현에 따른 발진기(150)의 일례를 도시한다. 발진기(150)는 집적 전류 감지 전압 액세스 핀(146)으로부터 집적 전류 감지 전압(VICS), 전압 신호 액세스 핀(148)으로부터 전압 제어 신호(VFCTRL), 및 SB 액세스 핀(620)(또는 소프트 버스트 회로(184))으로부터 SB 제어 신호를 수신하고, 스위칭 동작이 소프트 버스트 하에서 재개될 때 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)를 구동하기 위한 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)를 생성할 수 있다. 발진기(150)는 주파수 제어 전류(IFCTRL)를 생성하여 VFCTRL을 V2로 유지할 수 있다. 발진기(150)는 트랜지스터(602), 전압 비교기(604)(VFCTRL을 V2와 비교함), IFCTRL에 비례하는 전류(KIFCTRL)를 생성하는 전류 제어 전류원(608), 타이밍 커패시터(CT)(606), 제 1 직렬 전압 합산기(614)(VCT를 VICS와 합산하여 VSAW를 생성함), 제 2 직렬 전압 합산기(612)(VH로부터 VSB를 감산하여 VUPPER를 생성함), 전압 비교기(616)(VSAW를 VH와 비교함), 및 클록 생성기(618)를 포함할 수 있다.
전류(KIFCTRL)는 타이밍 커패시터(CT)(606)를 충전한다. 제 1 직렬 전압 합산기(614)는 커패시터 전압(VCT)을 집적 전류 감지 전압(VICS)에 부가하여 VSAW를 생성하고, 제 2 직렬 전압 합산기(612)는 전압(VH)으로부터 SB 제어 신호를 감산하여 전압(VUPPER)를 생성한다. 정상 상태들 하에서, 클록 생성기(618)는 VSAW=VL=1V로부터 VH=3V까지의 제 1 클록 신호(CLK1)를 결정하고, 제 2 클록 신호(CLK2)는 제 1 클록 신호(CLK1)와 동일하여 스위칭 주파수가 1/(CLK1+CLK2)에 의해 결정되게 한다. 소프트 버스트에서, 클록 생성기(618)는 VSAW=VL=1V로부터 VH=3V 마이너스 SB 제어 신호까지 제 1 클록 신호를 결정하고, 여기서 SB 제어 신호는 0 내지 2V의 범위(다운 카운터(502)에 의해 감소함)를 가질 수 있다. 소프트 버스트 모드에서의 제 1 클록 신호는 정상 모드에서의 제 1 클록 신호보다 짧을 수 있고, 정상 모드의 주파수와 비교하여 더 높은 주파수를 유도한다. 그러나, SB 제어 신호가 다운 카운터(502)에 의해 감소되기 때문에, 소프트 버스트 모드 동안의 주파수는 제 1 주파수(예로서, 상대적으로 고 주파수)로부터 제 2 주파수(예로서, 상대적으로 저 주파수)로 이동한다.
도 7은 일 구현에 따른 스위칭 동작들을 재개하기 위해 소프트 버스트를 이용한 버스트 모드 제어의 예시적인 시뮬레이션 결과들(700)을 도시한다. 예를 들면, 시뮬레이션 결과들(700)은 공진형 변환기(180)의 버스트 모드 제어 동안 다양한 파형들의 신호들을 제공한다. 시뮬레이션 결과들(700)은 버스트 인에서 시작하고 버스트 아웃에서 종료하는 버스트 펄스(고 신호)를 가지는 버스트 모드 제어 신호(701), 제 1 클록 신호(702), 제 2 클록 신호(703), 주파수 제어 신호(VIFCTRL)(704), 출력 전류 신호(705), 전류(IPRI) 신호(706)(공진형 인덕터(112)를 통한), 전력 추정 신호(707), VUPPER 및 VSAW를 묘사하는 전압 타이밍 신호(708), 및 SB 제어 신호(709)를 묘사한다.
도 7에 도시된 바와 같이, 전력 추정 신호(707)가 제 1 전압 임계치(예로서, 버스트IN) 미만이면, 버스트 모드 제어기(101)는 버스트 모드 제어 신호(701)의 버스트 펄스(버스트 인)의 시작을 결정하고, 제 1 전력 스위치(106) 및 제 2 전력 스위치(108)의 스위칭 동작들이 일시정지되고, 이는 자화 인덕터(114)를 통해 전류를 감소시킬 수 있다. 주파수 제어 신호(VIFCTRL)(704)가 제 2 전압 임계치(예로서, VIFCFR_SH = 샘플 보유 회로(181)의 출력) 미만일 때, 버스트 모드 제어기(101)는 버스트 모드 제어 신호(701)의 버스트 펄스(버스트 아웃)의 끝을 결정하고, 스위칭 동작들은 SB 제어 신호(709)의 위치(710)에서 소프트 버스트 회로(184)로 재개된다.
일 구현에 따라, 버스트 모드 제어를 위한 공진형 변환기는 적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기, 및 제 1 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 시작을 결정하고 제 2 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 끝을 결정함으로써 버스트 모드를 제어하도록 구성된 버스트 모드 제어기를 포함한다. 버스트 모드 제어기는 버스트 펄스 동안 스위칭 동작들을 중단시키도록 구성된다.
일부 구현들에 따라, 공진형 변환기는 다음 특징들 중 하나 이상(또는 그의 임의의 조합)을 포함할 수 있다. 제 1 내부 신호는 공진형 변환기의 출력 부하 상태를 표현할 수 있다. 제 1 내부 신호는 전력 추정 신호를 포함할 수 있다. 제 2 내부 신호는 주파수 제어 신호를 포함할 수 있다. 버스트 모드 제어기는 제 1 내부 신호의 전압이 전압 임계치 미만인 것에 응답하여 버스트 펄스의 시작을 결정하도록 구성될 수 있다. 버스트 모드 제어기는 제 2 내부 신호의 전압이 전압 임계치 미만인 것에 응답하여 버스트 펄스의 끝을 결정하도록 구성될 수 있다. 공진형 변환기는 버스트 펄스의 끝에 응답하여 소프트 버스트 모드로 발진기를 제어하도록 구성된 소프트 버스트 회로를 포함할 수 있다. 발진기는 소프트 버스트 모드에 있을 때, 적어도 하나의 전력 스위치의 스위칭 동작들을 재개하도록 구성된다. 발진기는 소프트 버스트 모드에 있을 때, 제 1 지속기간 동안 제 1 주파수로 적어도 하나의 전력 스위치를 스위칭하고, 제 1 지속기간 후의 제 2 지속기간 동안 제 2 주파수로 적어도 하나의 전력 스위치를 스위칭하도록 구성될 수 있고, 여기서 제 2 주파수는 제 1 주파수보다 낮다.
일 구현에 따라, 버스트 모드 제어를 위한 공진형 변환기는 적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기, 및 전력 추정 신호의 전압이 제 1 전압 임계치 미만인 것에 응답하여 버스트 모드의 버스트 펄스의 시작을 결정하고, 주파수 제어 신호의 전압이 제 2 전압 임계치 미만인 것에 응답하여 버스트 모드의 버스트 펄스의 끝을 결정함으로써 버스트 모드를 제어하도록 구성된 버스트 모드 제어기를 포함한다. 버스트 모드 제어기는 버스트 펄스 동안 스위칭 동작들을 중단시키도록 구성된다.
일부 구현들에 따라, 공진형 변환기는 상기/하기의 특징들 중 하나 이상(또는 그의 임의의 조합)을 포함할 수 있다. 버스트 모드 제어기는 공진형 변환기의 변압기의 주 측 상에서 감지된 집적 전류 감지 신호에 기초하여 전력 추정 신호를 생성하도록 구성된 전력 추정기를 포함할 수 있다. 버스트 모드 제어기는 전력 추정 신호의 전압을 제 1 전압 임계치와 비교하도록 구성된 제 1 전압 비교기, 및 주파수 제어 신호의 전압을 제 2 전압 임계치와 비교하도록 구성된 제 2 전압 비교기를 포함할 수 있다. 공진형 변환기는 버스트 펄스의 끝에 응답하여 소프트 버스트 제어 신호를 발진기로 전송함으로써 소프트 버스트 모드로 발진기를 제어하도록 구성된 소프트 버스트 회로를 포함할 수 있다. 발진기는 소프트 버스트 모드에 있을 때, 소프트 버스트 제어 신호에 기초하여 적어도 하나의 전력 스위치의 스위칭 동작들을 재개하도록 구성된다. 소프트 버스트 제어 신호는 제 1 전압 스텝 및 제 2 전압 스텝을 포함할 수 있고, 여기서 제 2 전압 스텝의 전압은 제 1 전압 스텝의 전압 미만이다. 발진기는 소프트 버스트 모드에 있을 때, 제 1 전압 스텝에 기초하여 제 1 주파수로 적어도 하나의 전력 스위치를 스위칭하고, 제 2 전압 스텝에 기초하여 제 1 주파수를 제 2 주파수로 감소시키도록 구성된다.
일 구현에 따라, 버스트 모드 제어를 위한 공진형 변환기는 적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기, 버스트 모드의 버스트 펄스의 시작을 결정하고, 버스트 모드의 버스트 펄스의 끝을 결정함으로써 버스트 모드를 제어하도록 구성된 버스트 모드 제어기를 포함한다. 버스트 모드 제어기는 버스트 펄스 동안 스위칭 동작들을 중단시키도록 구성된다. 공진형 변환기는 소프트 버스트 모드로 발진기를 제어하도록 구성된 소프트 버스트 회로를 포함한다. 소프트 버스트 회로는 버스트 펄스의 끝에 응답하여 소프트 버스트 제어 신호를 발진기로 전송하도록 구성되고, 발진기는 소프트 버스트 제어 신호에 응답하여 적어도 하나의 전력 스위치의 스위칭 동작들을 재개하도록 구성된다.
일부 구현들에 따라, 공진형 변환기는 상기/하기의 특징들 중 하나 이상(또는 그의 임의의 조합)을 포함할 수 있다. 버스트 모드의 버스트 펄스의 시작은 전력 추정 신호를 이용하여 결정될 수 있다. 버스트 모드의 버스트 펄스의 끝은 주파수 제어 신호를 이용하여 결정될 수 있다. 버스트 모드 제어기는 제 1 내부 신호의 전압이 전압 임계치 미만인 것에 응답하여 버스트 펄스의 시작을 결정하도록 구성될 수 있다. 버스트 모드 제어기는 제 2 내부 신호의 전압이 전압 임계치 미만인 것에 응답하여 버스트 펄스의 끝을 결정하도록 구성될 수 있다. 버스트 모드 제어기는 공진형 변환기의 공진형 네트워크 상에서 감지된 집적 전류 감지 신호에 기초하여 전력 추정 신호를 생성하도록 구성된 전력 추정기, 전력 추정 신호의 전압을 제 1 전압 임계치와 비교하도록 구성된 제 1 전압 비교기로서, 버스트 펄스의 시작은 전력 추정 신호의 전압이 제 1 전압 임계치 미만인 것에 응답하여 결정되는, 상기 제 1 전압 비교기, 및 주파수 제어 신호의 전압을 제 2 전압 임계치와 비교하도록 구성된 제 2 전압 비교기로서, 버스트 펄스의 끝은 주파수 제어 신호의 전압이 제 2 전압 임계치 미만인 것에 응답하여 결정되는, 상기 제 2 전압 비교기를 포함할 수 있다. 소프트 버스트 제어 신호는 멀티 스텝 전압 신호를 포함할 수 있다. 발진기는 멀티 스텝 전압 신호에 따라 소프트 버스트 모드 동안 스위칭 동작들의 주파수를 감소시키도록 구성될 수 있다.
설명된 구현들의 특정 특징들이 본 명세서에서 설명된 바와 같이 도시되었을지라도, 많은 수정들, 대체들, 변경들 및 등가물들이 이제 당업자들에게 발생할 것이다. 따라서, 첨부된 청구항들이 실시예들의 범위 내에 속하는 것과 같은 모든 이러한 수정들 및 변경들을 커버하도록 의도됨이 이해될 것이다. 그들이 제한하는 것이 아니라 단지 예로서 제공되어야 하고, 형태 및 상세하게 다양한 변경들이 행해질 수 있음이 이해되어야 한다. 본 명세서에서 설명된 장치 및/또는 방법들의 임의의 부분은 상호 배타적인 조합들을 제외하고, 임의의 조합으로 조합될 수 있다. 본 명세서에서 설명된 실시예들은 설명된 상이한 실시예들의 기능들, 구성요소들 및/또는 특징들의 다양한 조합들 및/또는 서브 조합들을 포함할 수 있다.
100, 180: 공진형 변환기
101: 버스트 모드 제어기 102: 입력 커패시터
103: 입력 커패시턴스 회로 104: 브리지 회로
105: 공진형 네트워크 106: 제 1 전력 스위치
107: 제 1 게이트 액세스 핀 108: 제 2 전력 스위치
109: 제 2 게이트 액세스 핀 110: 공진형 커패시터
112: 공진형 인덕터 113: 접지
114: 자화 인덕터 116: 변압기
118: 제 1 부 측 와인딩 120: 주 측 와인딩
122: 제 2 부 측 와인딩 124: 정류 회로
125: 출력 커패시턴스 회로 126: 출력 커패시터
128, 155, 159, 161, 165, 167, 169, 171, 173 : 저항기
130: 제 1 정류 다이오드 131: 진성 바디 다이오드
132: 제 2 정류 다이오드 133: 안티 다이오드
135: 기생 출력 커패시터
140: 집적 전류 감지 회로 141: 제 1 커패시터
142: 절연 회로 143: 제 2 커패시터
144: 피드백 회로
146: 집적 전류 감지 전압 액세스 핀
148: 전압 신호 액세스 핀 150: 발진기
151: 옵토 커플러 152: 제 1 구동기
154: 제 2 구동기 163: 션트 조절기
170: 전력 추정기 172: 제 1 전압 비교기
174: 래치 176: 전류 제어 전압원
181: 샘플 보유 회로 182: 제 2 전압 비교기
183: 전압 오프 설정기 184: 소프트 버스트 회로
502, 503: 다운 카운터
504: 디지털 아날로그 변환기 506: 버스트 액세스 핀
508: 제 1 클록 신호 액세스 핀 602: 트랜지스터
604, 616: 전압 비교기 606: 타이밍 커패시터
608: 전류 제어 전류원
612: 제 2 직렬 전압 합산기
614: 제 1 직렬 전압 합산기 618: 클록 생성기
701: 버스트 모드 제어 신호 702: 제 1 클록 신호
703: 제 2 클록 신호 704: 주파수 제어 신호
705: 출력 전류 신호 706: 전류 신호
707: 전력 추정 신호 708: 전압 타이밍 신호
709: SB 제어 신호

Claims (6)

  1. 버스트 모드 제어(burst mode control)를 위한 공진형 변환기에 있어서:
    적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기; 및
    제 1 내부 신호를 이용하여 버스트 모드의 버스트 펄스의 시작을 결정하고 제 2 내부 신호를 이용하여 상기 버스트 모드의 버스트 펄스의 끝을 결정함으로써 상기 버스트 모드를 제어하도록 구성된 버스트 모드 제어기로서, 상기 버스트 펄스 동안 상기 스위칭 동작들을 중단시키도록 구성되는, 상기 버스트 모드 제어기를 포함하고,
    상기 버스트 모드 제어기는 상기 버스트 펄스의 시작을 결정하기 위해 상기 제 1 내부 신호의 전압을 제 1 전압 임계치와 비교하고, 상기 버스트 펄스의 끝을 결정하기 위해 상기 제 2 내부 신호의 전압을 제 2 전압 임계치와 비교하도록 구성되는, 공진형 변환기.
  2. 제 1 항에 있어서,
    상기 버스트 모드 제어기는 상기 제 1 내부 신호의 전압이 상기 제 1 전압 임계치 미만인 것에 응답하여 상기 버스트 펄스의 시작을 결정하도록 구성되고, 상기 버스트 모드 제어기는 상기 제 2 내부 신호의 전압이 상기 제 2 전압 임계치 미만인 것에 응답하여 상기 버스트 펄스의 끝을 결정하도록 구성되는, 공진형 변환기.
  3. 제 1 항에 있어서,
    상기 버스트 펄스의 끝에 응답하여 소프트 버스트 모드로 상기 발진기를 제어하도록 구성된 소프트 버스트 회로를 더 포함하고, 상기 발진기는 상기 소프트 버스트 모드에 있을 때, 상기 적어도 하나의 전력 스위치의 스위칭 동작들을 재개하도록 구성되는, 공진형 변환기.
  4. 제 3 항에 있어서,
    상기 발진기는 상기 소프트 버스트 모드에 있을 때, 제 1 지속기간 동안 제 1 주파수로 상기 적어도 하나의 전력 스위치를 스위칭하고, 상기 제 1 지속기간 후의 제 2 지속기간 동안 제 2 주파수로 상기 적어도 하나의 전력 스위치를 스위칭하도록 구성되고, 상기 제 2 주파수는 상기 제 1 주파수보다 낮은, 공진형 변환기.
  5. 버스트 모드 제어를 위한 공진형 변환기에 있어서:
    적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기;
    전력 추정 신호의 전압이 제 1 전압 임계치 미만인 것에 응답하여 버스트 모드의 버스트 펄스의 시작을 결정하고, 주파수 제어 신호의 전압이 제 2 전압 임계치 미만인 것에 응답하여 상기 버스트 모드의 버스트 펄스의 끝을 결정함으로써 상기 버스트 모드를 제어하도록 구성된 버스트 모드 제어기로서, 상기 버스트 펄스 동안 상기 스위칭 동작들을 중단시키도록 구성되는, 상기 버스트 모드 제어기; 및
    소프트 버스트 모드로 상기 발진기를 제어하도록 구성된 소프트 버스트 회로로서, 상기 버스트 펄스의 끝에 응답하여 소프트 버스트 제어 신호를 상기 발진기로 전송하도록 구성되고, 상기 소프트 버스트 제어 신호를 제 1 전압 스텝 및 상기 제 1 전압 스텝 미만인 제 2 전압 스텝을 갖는 전압 신호로서 생성하도록 구성된 다운 카운터를 포함하며, 상기 발진기는 상기 소프트 버스트 제어 신호에 응답하여 상기 적어도 하나의 전력 스위치의 스위칭 동작들을 재개하도록 구성되는, 상기 소프트 버스트 회로를 포함하고,
    상기 발진기는 상기 제 1 전압 스텝에 응답하여 제 1 주파수로 상기 적어도 하나의 전력 스위치를 스위칭하도록 구성되며,
    상기 발진기는 상기 제 2 전압 스텝에 응답하여 상기 제 1 주파수 미만인 제 2 주파수로 상기 적어도 하나의 전력 스위치를 스위칭하도록 구성되는, 공진형 변환기.
  6. 버스트 모드 제어를 위한 공진형 변환기에 있어서:
    적어도 하나의 전력 스위치의 스위칭 동작들을 제어하도록 구성된 발진기; 및
    전력 추정 신호의 전압이 제 1 전압 임계치 미만인 것에 응답하여 버스트 모드의 버스트 펄스의 시작을 결정하고, 주파수 제어 신호의 전압이 제 2 전압 임계치 미만인 것에 응답하여 상기 버스트 모드의 버스트 펄스의 끝을 결정함으로써 상기 버스트 모드를 제어하도록 구성된 버스트 모드 제어기로서, 상기 버스트 펄스 동안 상기 스위칭 동작들을 중단시키도록 구성되는, 상기 버스트 모드 제어기를 포함하고,
    상기 버스트 모드 제어기는 상기 전력 추정 신호의 전압을 상기 제 1 전압 임계치와 비교하도록 구성된 제 1 전압 비교기, 및 상기 주파수 제어 신호의 전압을 상기 제 2 전압 임계치와 비교하도록 구성된 제 2 전압 비교기를 포함하는, 공진형 변환기.
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