KR102184252B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102184252B1
KR102184252B1 KR1020197026577A KR20197026577A KR102184252B1 KR 102184252 B1 KR102184252 B1 KR 102184252B1 KR 1020197026577 A KR1020197026577 A KR 1020197026577A KR 20197026577 A KR20197026577 A KR 20197026577A KR 102184252 B1 KR102184252 B1 KR 102184252B1
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
metal
metal portion
insulating member
Prior art date
Application number
KR1020197026577A
Other languages
English (en)
Other versions
KR20190116414A (ko
Inventor
준 후지타
나오토 가구치
후미오 와다
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20190116414A publication Critical patent/KR20190116414A/ko
Application granted granted Critical
Publication of KR102184252B1 publication Critical patent/KR102184252B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

신뢰성이 높은 반도체 장치가 얻어진다. 반도체 장치(11)는, 반도체 기판과, 제 1 게이트 배선(22) 및 제 2 게이트 배선(22)과, 제 1 금속부(20a)와, 절연 부재(40)와, 제 2 금속부(20b)를 구비한다. 제 1 게이트 배선(22) 및 제 2 게이트 배선(22)은, 반도체 기판의 주면 상에, 서로 간격을 두고 배치된다. 제 1 금속부(20a)는, 제 1 게이트 배선(22) 및 제 2 게이트 배선(22) 상에 형성된다. 제 1 금속부(20a)는, 제 1 게이트 배선(22)과 제 2 게이트 배선(22) 사이의 영역에 있어서 반도체 기판(18)측과 반대측에 위치하는 상면을 갖는다. 상면에는 오목부(28)가 형성된다. 절연 부재(40)는, 오목부(28) 중 적어도 일부를 매설한다. 제 2 금속부(20b)는, 절연 부재(40)의 상부 표면 상부터 제 1 금속부(20a)의 상면 상까지 연장된다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이며, 특히 파워 반도체 장치에 관한 것이다.
전력 제어를 담당하는 파워 반도체 장치로서, 종형의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 등이 일반적으로 알려져 있다. 예를 들면 종형의 MOSFET는, 소스 전극과, 게이트 전극과, 드레인 전극을 갖고 있다. 소스 전극 및 게이트 전극은, 기판의 표면에 형성되어 있다. 드레인 전극은, 기판의 이면에 형성되어 있다. 종형의 MOSFET에 있어서는, 게이트 전극에 인가되는 신호를 온, 오프하는 것에 의해, 소스 전극과 드레인 전극 사이에 흐르는 전류가 제어된다.
소스 전극, 게이트 전극 및 드레인 전극은, 반도체 모듈로서의 실장 형태에 맞추어 각종의 금속 재료에 의해 형성된다. 예를 들면, 종형의 MOSFET를 땜납, 또는 나노 은입자 등의 소결 금속을 이용한 접합에 의해 모듈화하는 경우, 알루미늄(Al)계의 재료에 의해 형성한 소스 전극, 게이트 전극 및 드레인 전극에, 증착법이나 무전해 도금법에 의해 니켈(Ni)/금(Au)막이 형성된다.
전술한 MOSFET 등이 형성되는 기판의 표면측에는, 소스 전극 및 게이트 전극 등을 포함하는 셀 구조가 형성된다. 그 때문에, 기판의 표면측은, 단차가 큰 구조를 갖고 있다. 한편, 기판의 이면측에는 셀 구조가 형성되지 않는다. 그 때문에, 기판의 이면측은 표면측에 비해서 평탄하다. 이에 기인하여, 기판 표면에 형성되는 소스 전극 및 게이트 전극과, 기판 이면에 형성되는 드레인 전극은, 동일한 알루미늄(Al)계의 재료를 이용해서 형성되었다고 해도, 그의 최적인 성막 조건은 상이하다. 그 결과, 소스 전극 및 게이트 전극의 막질과 드레인 전극의 막질은, 상이한 것이 된다.
Al계의 재료의 표면에 접합용 메탈층으로서 무전해 Ni 도금층을 형성하는 경우, 무전해 Ni 도금에 앞서, Al계의 재료의 표면에 대해서, 도금층의 밀착성을 높이기 위해 재료 표면으로부터 산화막을 제거하기 위한 에칭 처리 또는 징케이트 처리 등의 전처리가 행해진다. 이와 같은 전처리 공정에 있어서, Al계의 재료의 성긴 부분이 치밀한 부분보다도 빨리 에칭되어서, 알루미늄 공식(孔蝕)이라고 부르는 결함이 형성되는 경우가 있다. 알루미늄 공식이란, 입구가 좁고 깊이가 길어서 내부가 넓은 구멍이다. 이 알루미늄 공식 내부에 잔류한 도금액 유래의 알칼리 금속이, 실장 공정의 열처리 등으로 게이트 산화막, 게이트 배선으로 확산되어, 디바이스 특성이 변동한다는 과제가 있다.
이와 같은 문제에 대처하기 위해서, 예를 들면 특허문헌 1(일본특허공개 2010-251719호 공보)에 기재된 구조가 제안되어 있다. 특허문헌 1에 기재된 반도체 장치는, 기판 표면측에 형성된 Al 전극을 갖고 있다. 기판 표면측의 Al 전극 상에는, Ni막이 스퍼터링법에 의해 형성되어 있다. 스퍼터링법에 의해 형성된 Ni막 상에는, 무전해 도금법에 의해 형성된 Ni막이 형성되어 있다.
상기 특허문헌 1에서는, 알루미늄 공식의 형성 요인이 되고 있는 무전해 니켈 도금의 전처리 공정 내, 에칭 처리와 징케이트 처리를 행하지 않고 무전해 니켈 도금막을 석출시킬 수 있는 제조 방법을 제안하고 있다. 이에 의하면, 알루미늄 전극 상에 니켈막을 형성한 후, 니켈 표면의 표면 활성화 처리만으로 니켈막 상에 무전해 니켈 도금을 석출시킨다고 하고 있다. 이 경우, 상기와 같은 알루미늄 공식은 형성되지 않는다.
일본 특허공개 2010-251719호 공보
특허문헌 1 기재에서는, Al 전극 상에 Ni막을 형성할 때, 스퍼터링에 의해 Ni막을 성막하고 있다. 또한, 특허문헌 1의 도 1에 기재된 반도체 장치에서는, 게이트 배선 상에 형성된 Al 전극에 있어서, 2개의 게이트 배선 사이의 영역에 오목부가 형성되어 있다. 당해 오목부의 측벽은 상방을 향할수록 오목부의 폭이 넓어지도록, 이른바 정테이퍼 모양의 형상으로 되어 있다. 그러나, 제조 편차에 의해, 당해 오목부의 측벽이 반드시 정테이퍼 모양이 된다고는 할 수 없다. 또한, 디바이스 구조에 의존해서, 당해 오목부의 측벽 형상이 기판의 주면(主面)에 대해서 수직이거나, 역테이퍼 모양이거나 하는 경우도 생각할 수 있다. 이와 같은 경우에는, Al 전극 상에 형성하는 Ni막이, 오목부의 바닥부, Al막의 상부 표면 및 오목부의 상부 개구 근방밖에 성막되지 않을 가능성이 있다. 이 결과, Ni막 상에 형성되는 무전해 니켈 도금막이 Al 전극의 오목부를 충전하지 못하고 오목부 내에 공동(보이드)이 형성되어 버린다.
이와 같은 공동에는, 무전해 니켈 도금막의 성막에 이용하는 도금액이 잔류하는 경우가 있다. 그리고, 반도체 장치의 제조 시와 동작 시의 열 이력에 의해 전술한 공동이 깨져, Al 전극으로의 균열을 발생시키는 경우가 있다. 또한 균열을 통해서 디바이스 내(예를 들어 Al 전극 내 또는 게이트 전극 내)로, 공동에 잔류하고 있던 도금액 유래의 알칼리 금속 성분이 확산됨으로써, 디바이스 특성이 변동하는 경우가 있었다.
본 개시는 상기와 같은 문제점을 해결하는 관점으로 이루어진 것으로, 본 개시의 목적은, 신뢰성이 높은 반도체 장치를 제공하는 것이다.
본 개시에 따른 반도체 장치는, 주면을 갖는 반도체 기판과, 제 1 게이트 배선 및 제 2 게이트 배선과, 제 1 금속부와, 절연 부재와, 제 2 금속부를 구비한다. 제 1 게이트 배선 및 제 2 게이트 배선은, 반도체 기판의 주면 상에, 서로 간격을 두고 배치된다. 제 1 금속부는, 제 1 게이트 배선 및 제 2 게이트 배선 상에 형성된다. 제 1 금속부는, 제 1 게이트 배선과 제 2 게이트 배선 사이의 영역에 있어서 반도체 기판측과 반대측에 위치하는 상면을 갖는다. 상면에는 오목부가 형성된다. 절연 부재는, 오목부의 적어도 일부를 매설한다. 제 2 금속부는, 절연 부재의 상부 표면 상부터 제 1 금속부의 상면 상까지 연장된다.
본 개시에 의하면, 오목부 내의 적어도 일부를 매설하도록 절연 부재가 배치되므로, 결과적으로 오목부의 상부 개구로부터의 깊이를 얕게 할 수 있어, 제 2 금속부가 오목부 내의 절연 부재의 상부 표면 상부터 제 1 금속부의 상면 상까지 끊기지 않고 연장될 수 있다. 이 때문에, 당해 금속부 상에 금속막을 형성할 때에, 당해 금속막에 있어서 보이드 등의 불량이 발생하는 것을 억제할 수 있어, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
도 1은, 본 발명의 실시형태 1에 따른 반도체 장치를 포함하는 반도체 모듈의 단면 모식도이다.
도 2는, 본 발명의 실시형태 1에 따른 반도체 장치의 표면 전극을 나타내는 평면 모식도이다.
도 3은, 도 2의 선분 III-III에 있어서의 단면 모식도이다.
도 4는, 도 2의 선분 IV-IV에 있어서의 단면 모식도이다.
도 5는, 도 4에 나타낸 반도체 장치의 표면 전극을 포함하는 셀부의 단면 확대 모식도이다.
도 6은, 본 발명의 실시형태 1에 따른 반도체 장치의 이면 전극을 포함하는 단면 확대 모식도이다.
도 7은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 플로 차트이다.
도 8은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 9는, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 10은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 11은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 12는, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 13은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 14는, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 15는, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 16은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 17은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 18은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 19는, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 20은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 21은, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 22는, 본 발명의 실시형태 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다.
도 23은, 본 발명의 실시형태 2에 따른 반도체 장치의 단면 확대 모식도이다.
이하, 도면을 참조하면서 본 발명의 실시형태에 대해서 설명한다. 이하의 도면에 있어서 동일하거나 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다. 또한, 도 1을 포함하여, 이하의 도면에서는 각 구성 부재의 크기의 관계가 실제의 것과는 상이한 경우가 있다. 또, 명세서 전문에 표시되어 있는 구성 요소의 형태는, 어디까지나 예시이며, 이들의 기재로 한정되는 것은 아니다.
실시형태 1.
<반도체 장치 및 반도체 모듈의 구성>
도 1은, 본 발명의 실시형태 1에 따른 반도체 장치로서의 반도체 소자를 포함하는 반도체 모듈의 단면 모식도이다. 도 2는, 도 1에 나타낸 본 발명의 실시형태 1에 따른 반도체 소자(11)의 표면 전극을 나타내는 평면 모식도이다. 도 3은, 도 2의 선분 III-III에 있어서의 단면 모식도이다. 도 4는, 도 2의 선분 IV-IV에 있어서의 단면 모식도이다. 도 5는, 도 4에 나타낸 반도체 소자(11)의 표면 전극을 포함하는 셀부의 단면 확대 모식도이다. 도 6은, 본 발명의 실시형태 1에 따른 반도체 소자(11)의 이면 전극을 포함하는 단면 확대 모식도이다. 이하, 도 1∼도 6을 이용해서 본 실시형태에 따른 반도체 장치 및 반도체 모듈의 구성을 설명한다.
도 1에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 반도체 모듈(10)은, 반도체 장치로서의 반도체 소자(11), 베이스 판(12), 와이어(13), 인출 도체(15a∼15c), 접합재(16b∼16d), 및 봉지 수지(17)를 주로 구비한다.
베이스 판(12)은, 절연 재료로 이루어지고, 그의 표면에 예를 들어 금속으로 이루어지는 배선 패턴(23)이 형성되어 있다. 베이스 판(12)의 상면에 형성된 배선 패턴(23) 상에, 반도체 소자(11)가 배치되어 있다. 반도체 소자(11)는, 예를 들면 트렌치 게이트형의 MOSFET, IGBT여도 된다. 여기에서는, 반도체 소자(11)로서는, 종형의 MOSFET 등이 이용되는 경우를 설명한다.
도 1∼도 4에 나타내는 바와 같이, 반도체 소자(11)는, 반도체 기판(18)의 상면(표면)측에 제어 전극인 게이트 전극(14a)과, 대전류가 흐르는 소스 전극(14b)이 형성되어 있다. 또한, 도 1 및 도 6에 나타내는 바와 같이, 반도체 소자(11)를 구성하는 반도체 기판(18)의 하면(이면)에는, 드레인 전극(14c)이 형성되어 있다. 이 드레인 전극(14c)과 소스 전극(14b) 사이에 두께 방향으로 대전류가 흐른다.
게이트 전극(14a)과 소스 전극(14b)은, 알루미늄(Al)을 95wt% 이상 포함하는 재료로 형성되어 있다. 드레인 전극(14c)은, 소스 전극(14b)과 마찬가지로 알루미늄을 95wt% 이상 포함하는 재료 또는 니켈(Ni)을 90wt% 이상 포함하는 재료 중 어느 한쪽의 재료, 또는 쌍방의 재료를 포함한다.
소스 전극(14b)의 표면 및 드레인 전극(14c)의 표면에는, 접합재(16b, 16d)인 땜납과의 접합성을 확보하기 위해서 적층 금속막이 형성되어 있다. 이 적층 금속막으로서는, 예를 들면, 무전해 도금법에 의해 형성된 니켈/금 도금막이 생각된다. 일반적으로는, 동일면 상의 전극에 대해서는 동일한 처리가 행해진다. 이 때문에, 게이트 전극(14a)의 표면에도, 소스 전극(14b)의 표면에 형성된 적층 금속막과 동일한 적층 금속막이 형성된다.
소스 전극(14b)과 달리 대전류가 흐르지 않는 게이트 전극(14a)은, 예를 들어 알루미늄을 포함하는 와이어(13)에 의해 인출 도체(15a)와 접속된다. 또한, 소스 전극(14b)은, 예를 들어 땜납으로 이루어지는 접합재(16b)에 의해 인출 도체(15b)와 접속된다. 반도체 소자(11)의 이면측에 형성된 드레인 전극(14c)은, 예를 들어 땜납으로 이루어지는 접합재(16d)에 의해 베이스 판(12) 상면에 형성된 배선 패턴(23)에 접속된다. 또한, 베이스 판(12)의 상면의 배선 패턴(23)은, 예를 들어 땜납으로 이루어지는 접합재(16c)에 의해 인출 도체(15c)와 접속된다.
봉지 수지(17)는, 베이스 판(12) 상에 배치된 반도체 소자(11), 인출 도체(15a∼15c)의 일부 등을 봉지한다. 인출 도체(15a∼15c)의 외주 단부는, 봉지 수지(17)의 외주부로부터 돌출되고, 외부와 전기적으로 접속된다.
다음으로, 반도체 소자(11)의 각 전극의 구성에 대해서 설명한다. 도 2∼도 4에 나타내는 바와 같이, 반도체 소자(11)는, 반도체 기판(18)과, 반도체 기판(18)의 표면(상면)측에 에피택셜 성장법에 의해 형성된 에피층(30)을 구비한다. 에피층(30) 상에는 게이트 전극(14a) 및 소스 전극(14b)이 형성되어 있다. 게이트 전극(14a)과 소스 전극(14b)의 외주부를 덮도록 유기 보호막으로 이루어지는 절연층(19)이 형성되어 있다. 절연층(19)으로서는, 예를 들어 폴리이미드막을 이용할 수 있다.
도 3에 나타내는 바와 같이, 에피층(30)의 상면 상에는 게이트 절연막(21)이 형성되어 있다. 게이트 전극(14a)은 예를 들어 폴리실리콘으로 구성되고, 게이트 절연막(21) 상에 형성된다. 게이트 전극(14a)은, 게이트 절연막(21) 상에 위치하는 게이트 배선(22)과 동시에 형성되어 있다. 게이트 전극(14a)과 게이트 배선(22)을 층간 절연막(24)이 덮고 있다. 게이트 전극(14a) 상에 있어서, 층간 절연막(24) 및 폴리이미드막으로 이루어지는 절연층(19)에는 개구부가 형성되어 있다. 게이트 전극(14a) 상에는, 알루미늄계의 스퍼터막인 제 1 금속부(20a)가 형성되어 있다. 제 1 금속부(20a) 상에는 후술하는 바와 같이 니켈/금 다층막이 형성되어 있다.
도 4에 나타내는 바와 같이, 반도체 기판(18)의 표면 상에 형성된 에피층(30) 상에는, 소스 전극(14b)이 형성된 영역 내에, 복수의 셀 구조(25)가 배치되어 있다. 셀 구조(25)는, 도 5에 나타내는 바와 같이, 에피층(30)의 표면에 형성된 게이트 절연막(21)과 게이트 배선(22)과 층간 절연막(24)을 주로 구비한다. 도 5는, 소스 전극(14b)(도 2 참조) 주변의 구조를 나타내는 단면도로서 반도체 기판(18)(도 4 참조) 상의 에피층(30)보다 소자 표면측의 부분을 도시하고 있다. 에피층(30)의 표면 상에 복수의 게이트 절연막(21)이 간격을 두고 배치되어 있다. 복수의 게이트 배선(22)은 각각 게이트 절연막(21)의 표면 상에 서로 간격을 두고 배치되어 있다. 게이트 배선(22)의 각각은 층간 절연막(24)으로 덮여 있다. 한편, 게이트 배선(22)은, 도 3에 나타나 있는 게이트 전극(14a)과 접속되어 있다. 인접하는 셀 구조(25) 사이의 영역에서는, 하층의 에피층(30)에 전기적으로 접속 가능한 개구부(27)가 형성되어 있다. 개구부(27)의 내주 측벽은 층간 절연막(24)의 외주 측벽에 의해 구성되어 있다. 셀 구조(25) 상에는, 소스 전극(14b)(도 2 참조)이 되어야 할 제 1 금속부(20a)가 형성되어 있다. 소스 전극(14b) 상에는, 니켈/금 다층막이 형성되어 있다.
반도체 소자(11)에서는 반도체 기판(18)이 보디 영역이 된다. 또한, 인접하는 게이트 배선(22) 사이에 있어서의 에피층(30) 내에 보디 영역(30e)이 형성되어 있다. 보디 영역(30e) 내에, 개구부(27)에 접하도록 소스 영역(30f)이 형성되어 있다. 개구부(27)에서는, 소스 영역(30f)이 노출되어 있다. 소스 영역(30f)은, 예를 들면 n형의 도전형을 갖고 있다. 한편, 반도체 소자(11)가 IGBT인 경우, 소스 영역(30f)은 컬렉터 영역이 된다. 소스 영역(30f)은, 도 5에 나타내는 복수의 셀 구조(25) 사이에 각각 형성되어 있다.
여기에서, 도 5에 나타내는 바와 같이 소스 전극(14b)(제 1 금속부(20a))과 에피층(30) 및 층간 절연막(24) 사이에는 배리어층(26)이 형성되어 있다. 배리어층(26)은, 반도체 소자(11) 외부로부터 확산 침입해 온 불순물, 예를 들어 알칼리 금속이, 에피층(30), 층간 절연막(24) 및 게이트 배선(22)에 확산되어 가는 것을 막는 기능을 갖고 있다. 도 5에 나타내는 바와 같이, 개구부(27)의 내주면의 전면(全面)에 배리어층(26)이 형성되어 있다. 소스 전극(14b)(도 2 참조)이 되어야 할 제 1 금속부(20a)는 배리어층(26) 상에 적층되어 있다.
제 1 금속부(20a)는 예를 들어 알루미늄막이다. 제 1 금속부(20a)는 개구부(27) 상에 위치하는 영역에 있어서, 에피층(30)측과 반대측에 위치하는 상부 표면에 오목부(28)를 갖는다. 오목부(28)에서는, 제 1 금속부(20a) 표면의 개구부의 면적이, 에피층(30)측에 위치하는 오목부의 바닥부의 면적과 동등하거나, 또는 당해 바닥부의 면적보다 넓어지고 있다. 개구부(27) 상의 영역에 형성된 제 1 금속부(20a)의 오목부(28)의 일부를 충전하도록, 절연 부재(40)가 형성되어 있다. 또, 제 1 금속부(20a)와 절연 부재(40) 상에 중간층(31)이 형성되어 있다. 중간층(31)으로서는, 예를 들어 니켈 스퍼터막을 형성한다. 중간층(31) 상에 제 2 금속부(20b)가 형성되어 있다. 제 2 금속부(20b)로서는, 예를 들어 무전해 니켈 도금막을 형성한다. 제 2 금속부(20b)의 상부 표면에 있어서, 개구부(27) 상에 위치하는 부분은 다른 부분에 비해서 움푹하게 들어간 형상으로 되어 있다. 제 2 금속부(20b)의 상부 표면 상에는, 금속막(20c)이 형성되어 있다. 금속막(20c)으로서는, 예를 들어 무전해 금 도금막을 형성한다.
도 6은, 반도체 소자(11)에 있어서의 드레인 전극(14c) 주변의 구조를 확대한 단면도이다. 도 6에 나타내는 바와 같이, 반도체 기판(18)의 이면측에는, 드레인 전극(14c)(도 1 참조)이 형성되어 있다. 드레인 전극(14c)은 적층막으로 해도 된다. 예를 들어, 반도체 기판(18)의 재료가 탄화 규소(SiC)인 경우에는, 드레인 전극(14c)으로서, 실리사이드층(32), 중간층(33), 접합 금속층(34)으로서의 니켈 스퍼터막, 표면 산화 방지층(35)으로서의 금 스퍼터막이 이 순서로 반도체 기판(18)의 이면에 적층된 적층 전극을 형성해도 된다. 한편, 반도체 소자(11)가 IGBT인 경우, 드레인 전극(14c)은 이미터 전극이 된다.
<반도체 장치의 작용 효과>
전술한 반도체 장치의 특징적인 구성을 요약하면, 상기 반도체 장치로서의 반도체 소자(11)는, 주면을 갖는 반도체 기판(18)과, 도 5의 좌측에 위치하는 제 1 게이트 배선(22) 및 도 5의 우측에 위치하는 제 2 게이트 배선(22)과, 제 1 금속부(20a)와, 절연 부재(40)와, 제 2 금속부(20b)를 구비한다. 제 1 게이트 배선(22) 및 제 2 게이트 배선(22)은, 반도체 기판(18)의 주면 상에, 서로 간격을 두고 배치된다. 제 1 금속부(20a)는, 제 1 게이트 배선(22) 및 제 2 게이트 배선(22) 상에 형성된다. 제 1 금속부(20a)는, 제 1 게이트 배선(22)과 제 2 게이트 배선(22) 사이의 영역에 있어서 반도체 기판(18)측과 반대측에 위치하는 상면을 갖는다. 상면에는 오목부(28)가 형성된다. 절연 부재(40)는, 오목부(28)의 적어도 일부를 매설한다. 제 2 금속부(20b)는, 절연 부재(40)의 상부 표면 상부터 제 1 금속부(20a)의 상면 상까지 연장된다.
이와 같이 하면, 오목부(28) 내의 적어도 일부를 매설하도록 절연 부재(40)가 배치되므로, 결과적으로 오목부(28)의 상부 개구로부터의 깊이를 얕게 할 수 있어, 제 2 금속부(20b)가 오목부(28) 내의 절연 부재(40)의 상부 표면 상부터 제 1 금속부(20a)의 상면 상까지 끊기지 않고 연장될 수 있다. 즉, 당해 제 1 금속부(20a) 상에 제 2 금속부(20b)를 형성할 때에, 당해 제 2 금속부(20b)에 있어서 보이드 등의 불량이 발생하는 것을 억제할 수 있다. 또한, 절연 부재(40)가 오목부(28) 내에 배치되어 있기 때문에, 상기 제 2 금속부(20b)를 형성하기 위한 전처리에 에칭 등을 행하더라도 당해 오목부(28) 내에서 제 1 금속부(20a)에서의 공식 등의 발생을 억제할 수 있다. 이 결과, 상기 보이드 중에 반도체 장치의 제조 프로세스에서 사용한 약액 등이 잔류하는 것, 또는 당해 보이드를 기점으로 제 1 금속부(20a)에 있어서 균열이 발생하는 것과 같은 불량의 발생을 억제할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
상기 반도체 소자(11)에 있어서, 절연 부재(40)는 고분자 재료여도 된다. 이 경우, 후술하는 바와 같이 액상의 고분자 재료를 오목부(28) 내에 유입시킨 후 경화시켜서 절연 부재(40)로 하는 것과 같은 프로세스를 채용할 수 있다. 이 때문에, 오목부(28) 내에 확실히 절연 부재(40)를 배치할 수 있고, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
상기 반도체 소자(11)에 있어서, 고분자 재료는 포토레지스트 및 폴리이미드 중 어느 하나를 포함해도 된다. 이 경우, 절연 부재(40)로서 공업적으로 취급이 용이한 상기 포토레지스트 또는 폴리이미드를 이용함으로써, 오목부(28) 내에 절연 부재(40)를 용이하게 형성할 수 있다.
상기 반도체 소자(11)에 있어서, 절연 부재(40)는 무기 재료여도 된다. 이 경우, 종래의 반도체 장치의 구성재로서 일반적인 실리콘 산화막 등의 무기 재료를 절연 부재(40)의 재료로서 이용하므로, 당해 절연 부재(40)를 종래의 반도체 장치의 제조 장치를 이용해서 형성할 수 있다.
상기 반도체 소자(11)에 있어서, 무기 재료는, 실리콘 산화막 및 실리콘 질화막 중 어느 하나를 포함하고 있어도 된다. 이 경우, 상기 실리콘 산화막 및 실리콘 질화막은 반도체 소자(11)의 구성 재료로서 일반적인 것이기 때문에, 종래의 반도체 소자의 제조 장치를 이용해서 절연 부재(40)를 형성할 수 있다.
상기 반도체 소자(11)는, 절연 부재(40)와 제 2 금속부(20b) 사이에 배치된 중간층(31)을 구비한다. 이 경우, 중간층(31)으로서 제 2 금속부(20b)를 구성하는 금속과의 밀착성이 우수한 재료로 이루어지는 층을 형성할 수 있다. 이 때문에, 제 2 금속부(20b)를 균질하게 형성할 수 있으므로, 반도체 소자(11)의 신뢰성을 향상시킬 수 있다.
상기 반도체 소자(11)에 있어서, 중간층(31)은 니켈을 포함하는 막이다. 상기 반도체 소자(11)에 있어서, 제 1 금속부(20a)는 알루미늄막이다. 상기 반도체 소자(11)에 있어서, 제 2 금속부(20b)는 무전해 니켈막이다. 이 경우, 제 1 금속부(20a) 및 제 2 금속부(20b)로서 알루미늄막 및 무전해 니켈막을 형성한 구성의 반도체 소자(11)에 있어서 신뢰성을 향상시킬 수 있다.
상기 반도체 소자(11)에 있어서, 절연 부재(40)는, 오목부(28)에 있어서 반도체 기판(18)측의 일부를 충전하도록 배치된다. 오목부(28)는 서로 대향하는 1세트의 측벽을 포함한다. 오목부(28)에 있어서 절연 부재(40)에 의해 덮여 있지 않은 1세트의 측벽의 부분(28c, 28d)에서는, 1세트의 측벽의 부분(28c, 28d) 사이의 거리가 절연 부재(40)로부터 멀어짐에 따라 커지고 있다.
이 경우, 절연 부재(40)로 덮여 있지 않은 오목부의 측벽의 부분(28c, 28d)은, 오목부(28)의 상방을 향해 폭이 넓어지는 테이퍼 형상으로 되어 있어, 제 2 금속부(20b)를 형성하는 경우에 보이드 등의 발생을 억제할 수 있다.
상기 반도체 소자(11)에 관해서, 오목부(28)에 있어서 절연 부재(40)에 의해 덮여 있는 1세트의 측벽의 다른 부분(28a, 28b)에서는, 1세트의 측벽의 다른 부분(28a, 28b) 사이의 거리가 반도체 기판(18)에 가까워짐에 따라 커지고 있다. 이 경우, 오목부(28)의 내부에 있어서 측벽이 이른바 역테이퍼 형상으로 되어 있는 부분(28a, 28b)을 절연 부재(40)에 의해 매설하고 있기 때문에, 당해 역테이퍼 형상부에 대해서 제 2 금속부(20b)를 형성하는 경우에 상정되는 보이드 등의 발생을 확실히 억제할 수 있다.
<반도체 장치의 제조 방법>
도 7은, 상기 반도체 장치의 제조 방법을 설명하기 위한 플로 차트이다. 도 8∼도 22는, 도 7에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도이다. 도 7∼도 22를 이용해서, 이하에 실시형태 1에 따른 반도체 소자(11)의 제조 공정에 대해서 설명한다.
도 1∼도 6에 나타낸 반도체 소자(11)의 제조 공정은, 도 7에 나타내는 바와 같이, 기판 공정(S10)과, 하지 형성 공정(S20)과, 오목부의 매설 공정(S30)과, 무전해 니켈 도금막으로 이루어지는 중간층으로서의 시드층 형성 공정(S40)과, 내압용의 절연층 형성 공정(S50)과, 이면 메탈라이즈 공정(S60)과, 접합용 메탈 형성 공정(S70)을 갖는다.
우선, 기판 공정(S10)에서는, 도 7∼도 11에 나타내는 구조를 갖는 반도체 소자를 준비한다. 여기에서, 도 8은, 공정(S10)에 있어서 준비되는 반도체 소자에 있어서, 게이트 전극(14a)이 형성되는 영역에서의 단면을 나타내고 있다. 도 9는, 공정(S10)에 있어서 준비되는 반도체 소자에 있어서, 소스 전극(14b)(제 1 금속부(20a))이 형성되는 영역에서의 단면을 나타내고 있다. 도 10은, 공정(S10)에 있어서 준비되는 반도체 소자에 있어서, 도 9에 나타낸 인접하는 셀 구조(25) 사이의 개구부(27) 근방의 단면을 나타내고 있다. 도 11은, 공정(S10)에 있어서 준비되는 반도체 소자에 있어서, 드레인 전극(14c) 주변의 단면을 나타내고 있다. 도 8∼도 11은, 각각 도 3∼도 6에 대응한다.
도 8∼도 11로부터 알 수 있는 바와 같이, 공정(S10)에서는, 반도체 기판(18)의 주면 상에 에피층(30), 게이트 절연막(21), 게이트 전극(14a), 게이트 배선(22), 층간 절연막(24)을 형성한다. 에피층(30)에는 보디 영역(30e) 및 소스 영역(30f)을 형성한다. 층간 절연막(24)에는 게이트 배선(22) 사이에 개구부(27)를 형성한다. 반도체 기판(18)의 이면에 실리사이드층(32)을 형성한다.
이 공정(S10)에 있어서, 반도체 기판(18), 에피층(30), 게이트 절연막(21), 게이트 전극(14a) 및 게이트 배선(22)과, 층간 절연막(24)의 형성 방법은, 종래 주지된 임의의 방법을 이용할 수 있다. 반도체 기판(18)의 이면에 대해서는, 도 11에 나타내는 바와 같이 드레인 전극(14c)(도 1 참조)과 반도체 기판(18)의 옴 접속을 가능하게 하기 위한 접합층으로서, 실리사이드층(32)이 형성되어 있다. 한편, 반도체 기판(18)의 재료에 SiC를 이용하는 경우에, 전술한 실리사이드층(32)을 이용한다. 실리사이드층(32)은, 예를 들어 니켈막 등의 금속막을 스퍼터법 등에 의해 반도체 기판(18)의 이면 상에 형성하고, 열처리함으로써 형성할 수 있다. 또한, 열처리로서, 반도체 기판(18)의 표면측의 구조에 열적 대미지를 거의 주지 않는 레이저 어닐링을 이용하면, 반도체 기판(18)의 표면측의 구조를 형성한 후에, 상기 접합층을 형성해도 된다. 한편, 이와 같은 접합층으로서는, 반도체 기판(18)의 재료에 맞추어 다른 재료로 이루어지는 막을 형성해도 된다.
또한, 도 10에 나타내는 바와 같이, 층간 절연막(24)에 있어서 개구부(27)의 상부 개구를 규정하는 각부는 곡면 모양으로 형성된다. 당해 곡면 모양의 각부를 형성하는 방법은, 종래 주지된 임의의 방법을 이용할 수 있다. 한편, 곡면 모양의 각부의 곡률은, 제조 프로세스 조건의 편차의 영향을 받아 불규칙해지는 경우가 있다.
다음으로, 하지 형성 공정(S20)을 실시한다. 이 공정(S20)에서는, 도 12∼도 14에 나타내는 구조를 형성한다. 도 12는, 공정(S20)에 있어서 형성되는 구조의, 게이트 전극(14a)이 형성된 영역에서의 단면을 나타내고 있다. 도 13은, 공정(S20)에 있어서 형성되는 구조의, 소스 전극(14b)(제 1 금속부(20a))이 형성된 영역에서의 단면을 나타내고 있다. 도 14는, 공정(S20)에 있어서 형성되는 구조의, 도 13에 나타낸 인접하는 셀 구조(25) 사이의 개구부(27) 근방의 단면을 나타내고 있다. 도 12∼도 14는, 각각 도 3∼도 5에 대응한다.
도 12에 나타내는 바와 같이, 전극의 하지를 형성하는 공정(S20)에 있어서는, 반도체 소자(11)의 표면측의 게이트 전극(14a)이 형성된 영역에 있어서, 층간 절연막(24), 층간 절연막(24)의 개구부로부터 노출된 게이트 전극(14a)의 표면 부분 및 게이트 절연막(21)의 표면을 덮도록 배리어층(26)이 형성된다. 또한, 배리어층(26) 상이며 게이트 전극(14a) 상에 위치하는 영역에, 제 1 금속부(20a)가 형성된다.
또한, 도 13 및 도 14에 나타내는 바와 같이, 상기 공정(S20)에서는, 소스 전극(14b)이 형성되어야 할 영역에 있어서, 셀 구조(25)를 구성하는 층간 절연막(24)의 표면, 및 개구부(27)의 바닥에 있어서 노출되는 에피층(30)의 표면을 덮도록 배리어층(26)이 형성된다. 또한, 배리어층(26) 상이며 복수의 셀 구조(25)를 덮도록, 소스 전극(14b)(도 2 참조)이 되어야 할 제 1 금속부(20a)가 형성된다.
배리어층(26)은, 종래 주지된 임의의 방법에 의해 형성할 수 있지만, 예를 들어 성막 공정(S21)과 패터닝 공정(S22)에 의해 형성된다. 제 1 금속부(20a)는, 종래 주지된 임의의 방법에 의해 형성할 수 있지만, 예를 들어 성막 공정(S23)과 패터닝 공정(S24)에 의해 형성된다. 성막 공정(S21, S23)에서는, 예를 들어 스퍼터링법에 의해 배리어층(26) 또는 제 1 금속부(20a)가 되어야 할 막을 형성해도 된다.
보다 구체적으로는, 성막 공정(S21)에 있어서, 예를 들면, 타이타늄(Ti), 질화 타이타늄(TiN) 또는 이들의 복합막을, 합계의 막 두께가 5nm 이상 100nm 이하 정도의 두께가 될 때까지 스퍼터링법을 이용해서 형성한다. 배리어층(26)에 의해, 게이트 전극(14a)과 제 1 금속부(20a) 사이, 또는 소스 영역(30f)과 소스 전극(14b)(도 13 및 도 14에 나타낸 제 1 금속부(20a)) 사이, 또는 층간 절연막(24)과 제 1 금속부(20a) 사이에서의 불순물 원소의 확산이 억제된다.
패터닝 공정(S22)에 있어서는, 우선, 성막된 배리어층(26) 상에 포토레지스트가 도포된다. 이 포토레지스트는, 예를 들면 포지티브형이다. 도포되는 포토레지스트의 막 두께는, 0.3μm에서 1μm 정도인 것이 바람직하다.
다음으로, 도포된 포토레지스트에 대해서 노광이 행해진다. 노광은, 배리어층(26)을 에칭에 의해 제거해야 할 영역에 대해서 행해진다. 포지티브형 포토레지스트의 경우, 노광되어 있지 않은 포토레지스트 부분이 현상 처리로 남는다. 그 후, 잔존한 포토레지스트를 마스크로 해서, 배리어층(26)의 에칭이 행해진다. 이 에칭에서는, 예를 들면, 사불화 탄소(CF4)나 트라이플루오로메테인(CHF3) 등을 이용한 드라이 에칭을 행할 수 있다. 에칭 완료 후, 마스크로서 사용한 포토레지스트는, 유기 용제 또는 산소 플라즈마를 이용해서 제거한다.
성막 공정(S23)에 있어서는, 예를 들면 Al을 함유하는 금속 재료를, 3μm 이상 5μm 이하 정도의 두께가 될 때까지 스퍼터링법을 이용해서 형성한다.
소스 전극(14b)이 되는 제 1 금속부(20a)가 형성되는 영역에 있어서는, 도 14에 나타내는 바와 같이 소스 영역(30f)과 층간 절연막(24) 사이에 단차가 있다. 성막 공정(S23)에 있어서 스퍼터링법을 이용하는 경우, 이 단차에 대한 스퍼터링막의 매설성을 개선하기 위해, 고온에서 스퍼터링해도 되고, 스퍼터링 후에 열처리를 행해도 된다. 이 열처리에 대해서는, 예를 들면 열처리 온도를 350℃ 이상 500℃ 이하로 해도 된다. 당해 열처리의 열처리 온도나 열처리 시간 등의 조건은, 상기 단차의 형상 및 스퍼터링막의 재질 등에 따라 결정할 수 있다.
패터닝 공정(S24)에 있어서는, 우선, 성막된 제 1 금속부(20a) 상에 포토레지스트가 도포된다. 이 포토레지스트는, 예를 들면 포지티브형이다. 도포되는 포토레지스트의 막 두께는, 제 1 금속부(20a)의 단차를 고려해서, 예를 들어 6μm 이상 8μm 이하로 해도 된다.
다음으로, 도포된 포토레지스트에 대해서 노광이 행해진다. 노광은, 제 1 금속부(20a)를 에칭에 의해 제거해야 할 영역에 대해서 행해진다. 포지티브형 포토레지스트의 경우, 노광되어 있지 않은 포토레지스트 부분이 현상 처리로 남는다. 그 후, 잔존한 포토레지스트를 마스크로 해서, 제 1 금속부(20a)의 에칭이 행해진다. 이 에칭은, 예를 들면 황산, 아세트산 등을 포함하는 혼산을 이용해서 행해진다. 제 1 금속부(20a)에 규소(Si)가 포함되어 있는 경우, Si의 잔사를 제거하기 위해서, 트라이플루오로메테인(CHF3) 등을 이용한 드라이 에칭을 추가로 행해도 된다. 에칭 완료 후, 마스크로서 사용한 포토레지스트는, 유기 용제 또는 산소 플라즈마를 이용해서 제거한다.
여기에서, 도 14는, 소스 전극(14b)이 되어야 할 제 1 금속부(20a)가 형성되는 영역에 있어서, 소스 영역(30f)과 층간 절연막(24) 사이에 형성된 단차부의 단면 확대도이다. 제 1 금속부(20a)의 상면에 형성된 오목부(28)의 형상은, 인접하는 게이트 배선(22) 사이의 피치나, 층간 절연막(24)의 막 두께나 형상 등의 디바이스 구조에 의존한다. 또한, 당해 오목부(28)의 형상은 제조 편차의 영향도 받는다. 더욱이 층간 절연막(24)의 상면과 측면 사이에 위치하는 곡면 모양의 각부의 곡률의 크기도 제조 조건의 영향 등에 의해 불규칙해지는 경우도 있다. 그 때문에, 당해 오목부(28)의 측벽의 형상이, 도 14에 나타내는 바와 같이 역테이퍼 형상이 되는 경우가 있다. 상이한 관점에서 말하면, 제 1 금속부(20a)의 상면에 형성된 오목부(28)는 서로 대향하는 1세트의 측벽을 포함하고, 당해 측벽 사이의 거리는, 오목부의 상단부에서 바닥을 향함에 따라 일단 작아진 후, 서서히 커지고 있다.
다음으로, 매설 공정(S30)을 실시한다. 이 공정(S30)에서는, 도 15에 나타내는 바와 같이, 오목부(28)를 절연 부재(40)로 매설한다. 도 15는, 실시형태 1에 따른 반도체 소자(11)의 매설 공정(S30)을 나타내는 단면 모식도이다.
매설 공정(S30)은, 성막 공정(S31)과 패터닝 공정(S32)으로 이루어진다. 오목부(28)를 매설하는 절연 부재(40)로서, 예를 들어 포지티브형 포토레지스트, 폴리이미드막, TEOS 산화막과 같은 절연막이나, 질화 규소(SiN)막과 같은 반절연막이 이용된다. 이하에서는, 예를 들면 포지티브형 포토레지스트를 절연 부재(40)로서 이용하는 경우의 각 공정을 설명한다.
성막 공정(S31)에서는, 상기 공정(S20)이 실시된 후의 반도체 기판(18) 표면의 전면에 포지티브형 포토레지스트를 스핀 코팅한다. 포지티브형 포토레지스트로서는, 예를 들면, AZ-P4620(MERCK사)을, 회전수를 3000rpm으로 한 스핀 코팅에 의해 반도체 기판 표면에 도포한다. 그 후, 진공 탈포 처리를 행한다. 진공 탈포 처리의 조건으로서는, 예를 들어 압력 50KPa, 처리 시간 3분이라는 조건을 이용할 수 있다. 이 처리에 의해, 제 1 금속부(20a)의 오목부(28) 내부, 특히 당해 오목부(28)의 바닥측에 포토레지스트가 부착되도록 한다. 그 후, 가열 온도 90℃, 가열 시간 3분 이상 4분 이하 정도의 조건에서 가소성(假燒成)을 실시한다.
다음으로, 패터닝 공정(S32)을 실시한다. 이 공정(S32)에서는, 제 1 금속부(20a)의 오목부(28)에 침투한 포토레지스트 이외의, 제 1 금속부(20a)의 상부 표면에 위치하는 포토레지스트를 제거하기 위해서, 전면 노광한 후, 전면 현상한다. 노광에는 예를 들어 광원으로서 중심 파장이 365nm인 노광광(자외선)을 출사하는 수은등을 이용한다. 노광 조건으로서는, 통상 노광량(650mJ/cm2)의 60% 이상 80% 이하를 반도체 기판(18)의 표면에 수직으로 조사하거나, 또는 반도체 기판(18)의 표면에 대해서 노광광이 10° 이상 80° 이하인 경사 각도로 입사되도록 경사 노광을 행해도 된다. 이에 의해, 반도체 기판(18) 표면의 포토레지스트는 제거되지만, 셀 구조(25) 상의 제 1 금속부(20a)의 오목부(28) 내부에는 절연 부재(40)로서의 포토레지스트가 남는다.
현상 조건으로서는, 실온에 있어서 TMAH계 현상액을 이용하는 경우, 현상 시간을 5분 정도로 한다. 그 후, 질소 분위기 중에서, 가열 온도 230℃ 이상 280℃ 이하, 가열 시간 30분 이상 60분 이하라는 조건에서 하드베이킹한다. 이 결과, 포토레지스트의 내약품성을 확보할 수 있다. 여기에서, 도포하는 포토레지스트의 막 두께를 조정함으로써, 오목부(28) 하부에 매설되는 포토레지스트의 두께를 조정할 수 있다. 한편, 매설 재료로서의 절연 부재(40)를 감광성 폴리이미드로 했을 경우도, 마찬가지의 공정에 의해, 오목부(28) 중에 배치된 절연 부재(40)를 형성할 수 있다.
또한, 오목부(28)에 매설되는 절연 부재(40)를 무기막으로 형성할 수도 있다. 예를 들면, 절연 부재(40)를 TEOS 산화막으로 하는 경우이면, 상기 성막 공정(S31)에 있어서 플라즈마 CVD법을 이용해서, TEOS 산화막을 제 1 금속부(20a)의 상면 및 오목부(28)의 내부에 형성한다. TEOS 산화막의 막 두께는 예를 들어 4μm 이상 10μm 이하로 할 수 있다. 그 후, 상기 패터닝 공정(S32)으로서, 반도체 기판(18)의 전면에 대해서 CF4에 의한 드라이 에칭을 실시한다. 이 결과, 제 1 금속부(20a)의 상면에 위치하는 여분의 TEOS 산화막을 제거함과 함께, 오목부(28) 하부에 절연 부재(40)로서의 TEOS 산화막이 잔존한다. 이와 같이 해서, 오목부(28)의 내부에 TEOS 산화막으로 이루어지는 절연 부재(40)를 형성할 수 있다. 나아가, 절연 부재(40)로서 TEOS 산화막이 아니라, 질화 규소(SiN)막을 이용하는 경우도 마찬가지의 공정에 의해 절연 부재(40)를 형성할 수 있다. 한편, SiN막을 절연 부재(40)로서 이용하는 경우, 공정(S31)에 있어서의 성막 두께를 예를 들어 4μm 이상 6μm 이하로 해도 된다.
다음으로, 시드층 형성 공정(S40) 및 절연층 형성 공정(S50)을 실시한다. 도 16 및 도 17은, 반도체 기판(18)의 표면에 있어서의 제 1 금속부(20a)의 상면 상에, 상기 공정(S40)에 의해 무전해 니켈 도금막으로 이루어지는 시드층이 형성된 후, 상기 공정(S50)에 의해 내압용의 절연층(19)이 형성된 상태를 나타내고 있다. 도 16 및 도 17은 도 12 및 도 13에 대응한다. 도 18은, 제 1 금속부(20a)의 오목부(28) 근방에 있어서, 상기 공정(S40) 및 공정(S50)을 실시한 후의 구성을 나타내고 있다. 도 18은 도 15에 대응한다. 도 18에 나타내는 바와 같이, 오목부(28) 내의 적어도 일부를 매설하도록 절연 부재(40)가 배치되므로, 결과적으로 오목부(28)의 상부 개구로부터의 깊이를 얕게 할 수 있어, 중간층(31)으로서의 시드층을 오목부(28) 내의 절연 부재(40)의 상부 표면 상부터 제 1 금속부(20a)의 상면 상까지 끊기지 않고 형성할 수 있다.
상기 공정(S40)에 있어서는, 도 16∼도 18에 나타내는 바와 같이, 반도체 기판(18)의 표면측의 제 1 금속부(20a) 상에 중간층(31)이 형성된다. 이 중간층(31)이 형성된 영역 내에, 접합용 메탈막이 형성되어, 반도체 소자(11) 외부와의 접속이 이루어진다. 중간층(31)의 재질은, 그 위에 형성되는 메탈막의 제조 방법, 재질에 따라 적절히 선택된다.
시드층 형성 공정(S40)에서는, 예를 들어 중간층(31)으로서 니켈 스퍼터막을 마스크 스퍼터법에 의해 형성한다. 구체적으로는, 중간층(31)으로서의 니켈막을 형성하고자 하는 개소에 구멍을 뚫은 메탈 마스크를 준비한다. 또한, 마스크의 두께는 예를 들어 0.1mm 정도이다. 당해 메탈 마스크와 반도체 기판(18)을 위치 결정한 상태에서, 반도체 기판(18)의 상면 상에 메탈 마스크를 고정하고, 스퍼터법에 의해 당해 메탈 마스크의 구멍을 통해서 니켈 스퍼터막을 반도체 기판(18)의 표면의 소정 영역에 형성한다.
이것은, 반도체 기판(18)의 표면 전체에 니켈막을 형성한 후, 니켈을 제거할 수 있는 일반적인 에칭액으로 니켈 스퍼터막을 부분적으로 제거해서 패턴 형성하면, 당해 에칭액에 의해 니켈 스퍼터막과 동시에 알루미늄막도 에칭되기 때문이다. 이와 같이 알루미늄막도 에칭에 의해 대미지를 받기 때문에, 제 1 금속부(20a) 등 다른 전극이 알루미늄에 의해 형성되어 있는 경우, 당해 다른 전극이 손상되어 버린다. 따라서, 이와 같은 전극의 손상을 방지하기 위해 상기와 같은 에칭을 실시하지 않는 마스크 스퍼터법을 이용한다.
또한, 상기 공정(S40)에서는, 이하와 같은 공정을 실시해도 된다. 즉, 중간층(31)이 되어야 할 니켈 스퍼터막을 형성하기 위한 니켈 스퍼터 전에, 니켈 스퍼터막이 불필요한 영역에 미리 레지스트 패턴을 형성한다. 그 후, 레지스트 패턴 상 및 당해 레지스트 패턴으로부터 노출되어 있는 중간층(31)이 형성되어야 할 영역 상에, 스퍼터법에 의해 니켈 스퍼터막을 형성한다. 그 후, 유기 용제로 레지스트 패턴과 당해 레지스트 패턴 상에 형성된 니켈 스퍼터막을 제거한다(리프트 오프법). 이 결과, 도 16∼도 18에 나타낸 바와 같은 니켈 스퍼터막으로 이루어지는 중간층(31)이 형성된다.
다음으로, 절연층 형성 공정(S50)을 실시한다. 이 공정(S50)에서는, 소자 외주부의 가드 링과 게이트 전극(14a) 상 및 소스 영역(30f) 상에 형성된 제 1 금속부(20a) 사이의 영역에 절연층(19)이 형성된다. 절연층(19)으로서는 예를 들어 폴리이미드로 이루어지는 막이 형성된다.
공정(S50)은, 도포 공정(S51)과 패턴 형성 공정(S52)을 포함하고 있어도 된다. 예를 들면, 절연층(19)을 감광성 폴리이미드로 형성하는 경우, 도포 공정(S51)에서는, 스핀 코팅법에 의해, 반도체 기판(18)의 표면 상에 있어서 면내 균일하게 감광성 폴리이미드를 도포한다. 감광성 폴리이미드의 도포 막 두께는 예를 들어 10μm 이상 50μm 이하로 할 수 있다. 그 후, 도포된 감광성 폴리이미드를, 예를 들면 가열 온도 90℃, 가열 시간 2분이라는 조건에서 가소성한다. 다음으로, 패턴 형성 공정(S52)을 실시한다. 공정(S52)에서는, 예를 들어 노광광으로서 자외선을 이용한 사진 제판에 의해, 절연층(19)을 형성하는 상기 영역에 폴리이미드 패턴을 형성한다. 그 후, 예를 들어 가열 온도 350℃, 가열 시간 60분과 같은 큐어 조건(curing condition)에 의해 폴리이미드 패턴을 완전 소성한다. 이와 같이 해서 폴리이미드로 이루어지는 절연층(19)을 형성할 수 있다. 한편, 절연층(19)의 막 두께는, 후술의 무전해 니켈 도금막으로 이루어지는 제 2 금속부(20b) 및 금 도금막으로 이루어지는 금속막(20c)의 합계 막 두께보다도 두꺼워지는 것이 바람직하다. 예를 들어, 절연층(19)의 두께는 6μm 이상 30μm 이하로 할 수 있다.
다음으로, 이면 메탈라이즈 공정(S60)을 실시한다. 이 공정(S60)에서는, 도 19에 나타내는 구조를 형성한다. 구체적으로는, 공정(S60)에서는, 도 19에 나타내는 바와 같이, 반도체 기판(18)의 이면에 있어서의 실리사이드층(32) 상에 중간층(33), 접합 금속층(34), 표면 산화 방지층(35)이 형성된다. 한편, 상기 중간층(33)을 형성하지 않고, 후술하는 바와 같이 실리사이드층(32) 상에 접합 금속층(34) 및 표면 산화 방지층(35)을 형성해도 된다. 예를 들면, 반도체 기판(18)이 탄화 규소(SiC) 기판인 경우, 실리사이드층(32) 상에 접합 금속층(34)으로서의 니켈 스퍼터막, 및 표면 산화 방지층(35)으로서의 금 스퍼터막을 순서대로 형성해도 된다. 예를 들면, 이 경우, 예를 들어 니켈 스퍼터막의 막 두께를 1.5μm, 금 스퍼터막의 막 두께를 0.1μm로 할 수 있다. 상이한 관점에서 말하면, 접합 금속층(34)의 막 두께보다 표면 산화 방지층(35)의 막 두께는 얇아도 된다. 한편, 상기 중간층(33)으로서, 타이타늄(Ti)막, 또는 타이타늄과 알루미늄을 포함하는 다층 구조(Ti/Al 다층막)를 형성해도 된다.
반도체 소자(11)의 양면의 전극을 도금막에 의해 구성하는 경우, 예를 들어 반도체 기판(18)으로서의 SiC 기판에 대해서, 전술한 실리사이드층(32) 상에 접합 금속층(34)으로서의 막 두께가 0.1μm 정도인 니켈 스퍼터막을 형성해도 된다. 또 접합 금속층(34) 상에, 제 1 적층막으로서의 막 두께가 1μm 이상인 알루미늄계 스퍼터막을 형성해도 된다. 나아가, 제 1 적층막 상에 제 2 적층막으로서의 막 두께가 0.1μm 정도인 니켈 스퍼터막을 형성해도 된다. 이와 같이 하면, 후술하는 접합용 메탈 형성 공정(S70)에 있어서, 반도체 소자(11)의 표면 전극에 도금 처리로 접합용 메탈층을 형성할 때, 반도체 소자(11)의 이면도 동시에 접합용 메탈층으로서의 도금막을 형성할 수 있다.
추가로, 별도의 구조로서, 반도체 기판(18)의 이면에 구리 소결 재료를 형성할 수도 있다. 이 경우는, 공정(S60)을 실시하지 않고, 예를 들어 SiC 기판인 반도체 기판(18)의 이면에 실리사이드층(32)이 형성된 상태로, 공정(S40)을 실시한다. 그 후, 반도체 기판(18)의 이면을 드라이 에칭한 후, 중간층(33)으로서의 타이타늄 스퍼터막을 형성한다. 타이타늄 스퍼터막의 막 두께는 예를 들어 0.1μm로 한다. 다음으로, 제 1 적층막으로서 알루미늄계 스퍼터막을 형성한다. 알루미늄계 스퍼터막의 막 두께는 예를 들어 0.4μm로 한다. 그 위에, 제 2 적층막으로서 막 두께가 0.1μm인 구리 스퍼터막을 형성한다. 그리고, 구리 스퍼터막 상에 구리 입자를 포함하는 페이스트 또는 시트재를 배치하고, 가열 온도를 250℃ 이상 350℃ 이하, 가열 시간을 수분, 분위기를 질소 분위기 또는 환원 분위기 중이라는 조건에서 상기 페이스트 또는 시트재를 소성했다. 한편, 소성 시에 상기 페이스트 또는 시트재에 10MPa 이상 50MPa 이하의 하중을 인가해도 된다. 이 결과, 두께가 10μm 이상 100μm 이하인 구리 전극을 형성할 수도 있다.
다음으로, 접합용 메탈 형성 공정(S70)을 실시한다. 이 공정(S70)에서는, 도 20∼도 22에 나타낸 구조를 형성한다. 도 20은, 공정(S70)에 있어서 형성되는 구조의, 게이트 전극(14a)이 형성된 영역에서의 단면을 나타내고 있다. 도 21은, 공정(S70)에 있어서 형성되는 구조의, 소스 전극(14b)(제 1 금속부(20a))이 형성된 영역에서의 단면을 나타내고 있다. 도 22는, 공정(S70)에 있어서 형성되는 구조의, 도 21에 나타낸 인접하는 셀 구조(25) 사이의 개구부(27) 근방의 단면을 나타내고 있다. 도 20∼도 22는, 각각 도 3∼도 5에 대응한다.
상기 공정(S70)은, 예를 들어 무전해 니켈 도금막으로 이루어지는 제 2 금속부(20b)를 형성하는 영역의 습윤성(wettability)을 개선하는 전처리, 및 예를 들어 니켈 스퍼터막으로 이루어지는 중간층(31)의 표면 활성화 처리를 실시하는 공정(S72)과, 제 2 금속부(20b)로서의 무전해 니켈 도금 및 금속막(20c)으로서의 무전해 금 도금막을 형성하는 공정(S74)을 포함한다. 제 2 금속부(20b)의 막 두께는 예를 들어 1μm 이상 10μm 이하로 해도 된다. 금속막(20c)의 막 두께는 예를 들어 10nm 이상 100nm 이하로 해도 된다.
공정(S72)에서는, 습윤성을 개선하는 공정, 표면 활성화 처리를 실시하는 공정으로서, 중간층(31)과 제 2 금속부(20b)의 재질에 따라, 종래 주지된 임의의 처리를 실시할 수 있다. 또한, 제 2 금속부(20b) 및 금속막(20c)을 형성하는 방법으로서는, 도금법 등 종래 주지된 방법을 이용할 수 있다. 이 결과, 도 20∼도 22에 나타내는 바와 같이, 중간층(31) 상에 제 2 금속부(20b)와 금속막(20c)이 형성된 구조를 얻을 수 있다. 이와 같이 해서, 본 실시형태에 따른 반도체 소자(11)를 얻을 수 있다.
한편, 상기 공정(S72) 및 공정(S74)에서는, 반도체 기판(18)을 분할하기 전의 웨이퍼 형상으로 실시하기 때문에, 반도체 기판(18)의 이면에도 각종 약액이 접촉한다. 이 때문에, 반도체 기판(18)의 이면에 형성한 니켈막 등의 금속막이 에칭되어 버릴 우려가 있다. 이것을 방지하기 위해, 상기 공정(S70)은, 상기 공정(S72)을 실시하기 전에 반도체 기판(18)의 이면을 내약품성이 있는 보호 테이프 등의 보호 부재로 보호하는 공정(S71)과, 상기 공정(S74)의 실시 후에, 보호 부재를 박리하는 공정(S75)을 포함하고 있어도 된다.
<반도체 모듈의 제조 방법>
도 1에 나타낸 반도체 모듈의 제조 방법에서는, 우선, 준비 공정(S100)을 실시한다. 이 공정에서는, 전술한 바와 같이 준비된 반도체 소자(11), 추가로, 도 1에 나타낸 바와 같은 베이스 판(12), 와이어(13), 인출 도체(15a∼15c), 접합재(16b∼16d), 및 봉지 수지(17) 등의 반도체 모듈을 구성하는 부품, 재료를 준비한다.
다음으로, 조립 공정(S200)을 실시한다. 이 공정(S200)에서는, 베이스 판(12)의 상부 표면 상에 반도체 소자(11)를 고정함과 함께, 인출 도체(15a∼15c)와 반도체 소자(11) 또는 베이스 판(12)을 와이어(13) 또는 접합재(16b∼16d)를 개재해서 접속한다. 그 후, 반도체 소자(11)를 매설하도록 봉지 수지(17)를 형성한다. 조립 공정(S200)에 있어서 이용되는 제조 프로세스는, 종래 주지된 임의의 방법을 이용할 수 있다. 이와 같이 해서, 도 1에 나타낸 반도체 모듈을 얻을 수 있다.
<제조 방법의 작용 효과>
전술한 반도체 소자(11)의 제조 방법에서는, 제 1 금속부(20a)의 표면에 형성된 오목부(28)의 측벽 형상이 역테이퍼 형상으로 되어 있어도, 오목부(28) 내부에 절연 부재(40)가 형성됨으로써 오목부(28)의 상단부터 절연 부재(40)의 상부 표면까지 사이의 오목부(28) 측벽에 대해서, 역테이퍼 형상이 되지 않고 통상의 테이퍼 형상(오목부(28)의 상단을 향함에 따라 대향하는 측벽 사이의 거리가 넓어지는 형상)으로 할 수 있다. 이에 의해, 오목부(28) 내부에 형성되는 중간층(31)으로서의 시드층이 끊기지 않고 연속해서 형성된다. 이 결과, 중간층(31) 상에 형성되는 제 2 금속부(20b)를 균일하게 석출시킬 수 있으므로, 오목부(28) 내에 공동(보이드)이 형성되는 경우가 없다. 따라서, 반도체 소자(11)의 제조 프로세스에 기인해서 당해 공동 중에 알칼리 금속이 잔존될 가능성, 및 당해 공동을 기점으로 하는 제 1 금속부(20a)의 균열 발생의 가능성을 저감할 수 있다. 이 때문에, 신뢰성이 높은 반도체 장치 및 반도체 모듈을 실현할 수 있다.
실시형태 2.
<반도체 장치의 구성>
도 23은, 본 발명의 실시형태 2에 따른 반도체 장치의 단면 확대 모식도이다. 이하에, 본 실시형태에 따른 반도체 장치로서의 반도체 소자에 대해서, 실시형태 1에 따른 반도체 소자(11)와 대비해서 설명한다. 도 23에 나타낸 반도체 소자는, 기본적으로는 도 1∼도 6에 나타낸 반도체 소자와 마찬가지의 구성을 구비하지만, 제 1 금속부(20a)와 제 2 금속부(20b) 사이에 도 5에 나타낸 중간층(31)이 형성되어 있지 않은 점이 도 1∼도 6에 나타낸 반도체 소자(11)와 상이하다.
즉, 도 5에 나타낸 반도체 소자(11)에 있어서의 소스 전극은, 소스 영역(30f) 상의 개구부(27)에 있어서, 배리어층(26), Al막으로 이루어지는 제 1 금속부(20a), 니켈 스퍼터막으로 이루어지는 중간층(31), 무전해 니켈 도금막으로 이루어지는 제 2 금속부(20b), 무전해 금 도금막으로 이루어지는 금속막(20c)을 포함하는 적층막 구조로 되어 있다. 한편, 도 23에 나타낸 반도체 소자에서는, 소스 전극은, 소스 영역(30f) 상의 개구부(27)에 있어서, 배리어층(26), Al막으로 이루어지는 제 1 금속부(20a), 무전해 니켈 도금막으로 이루어지는 제 2 금속부(20b), 무전해 금 도금막으로 이루어지는 금속막(20c)을 포함하는 적층막 구조로 되어 있다. 이와 같이, 도 23에 나타낸 반도체 소자에서는, 도 1∼도 6에 나타낸 반도체 소자(11)에 있어서 존재하는 중간층(31)(도 5 참조)이 존재하지 않는다. 즉, 제 2 금속부(20b)는, 제 1 금속부(20a)의 상부 표면 및 오목부 내의 절연 부재(40)의 상부 표면과 직접 접촉하고 있다. 이와 같은 구성이어도, 도 1∼도 6에 나타낸 반도체 소자와 마찬가지의 효과를 얻을 수 있다.
<반도체 장치의 제조 방법>
이하에, 도 23에 나타낸 반도체 소자의 제조 공정에 대해서 설명한다. 본 실시형태에 따른 반도체 장치로서의 도 23에 나타낸 반도체 소자의 제조 방법은, 기판 공정(S10)과, 하지 형성 공정(S20)과, 오목부의 매설 공정(S30)과, 내압용의 절연층 형성 공정(S50)과, 이면 메탈라이즈 공정(S60)과, 접합용 메탈 형성 공정(S70)을 갖는다. 전술한 각 공정은, 기본적으로는 도 7에 나타낸 실시형태 1에 따른 반도체 소자의 제조 방법에 있어서 대응하는 공정과 마찬가지이다. 단, 도 23에 나타낸 반도체 소자의 제조 방법은, 실시형태 1에 있어서의 반도체 소자의 제조 방법과 대비해서, 시드층 형성 공정(S40)이 존재하고 있지 않다. 또한, 공정(S70)에 있어서의 공정(S72)의 내용이, 무전해 니켈 도금 전처리 공정(S73)으로 변경되어 있다.
이하, 보다 구체적으로 접합용 메탈 형성 공정(S70)에 관해서 설명한다. 본 발명의 실시형태 1에 따른 반도체 소자의 제조 방법에서는, 공정(S70)에서는, 반도체 기판(18)의 이면을 내약품성이 있는 보호 테이프 등의 보호 부재로 보호하는 공정(S71), 제 2 금속부(20b)를 형성하는 영역의 습윤성을 개선하는 전처리, 및 중간층(31)의 표면 활성화 처리를 실시하는 공정(S72), 제 2 금속부(20b) 및 금속막(20c)을 형성하는 공정(S74), 및 보호 부재를 박리하는 공정(S75)이 이 순서로 실시된다. 한편, 본 발명의 실시형태 2에 따른 반도체 소자의 제조 방법에 있어서의 공정(S70)에서는, 반도체 기판(18)의 이면을 내약품성이 있는 보호 테이프 등의 보호 부재로 보호하는 공정(S71), 무전해 니켈 도금 전처리 공정(S73), 제 2 금속부(20b)로서의 무전해 니켈 도금 및 금속막(20c)을 형성하는 공정(S74), 및 보호 부재를 박리하는 공정(S75)이 이 순서로 실시된다. 한편, 상기 공정(S74)에서 형성되는 각 막의 막 두께는, 제 2 금속부(20b)로서의 무전해 니켈 도금막의 막 두께가 1μm 이상 10μm 이하, 금속막(20c)으로서의 무전해 금 도금막의 막 두께가 10nm 이상 100nm 이하이다.
상기 공정(S73)에 있어서 실시되는 구체적인 공정의 일례에 대해서 설명한다. 알루미늄막에 대해서 직접 무전해 니켈 도금막을 형성하는 경우, 무전해 니켈 도금막을 형성하기 전에, 이하와 같은 전처리 공정이 행해진다. 구체적으로는, 제 1 공정으로서의 탈지 세정 공정, 제 2 공정으로서의 에칭 공정, 제 3 공정으로서의 산 세정 공정, 제 4 공정으로서의 제 1 징케이트 처리 공정, 제 5 공정으로서의 산 세정 공정, 제 6 공정으로서의 제 2 징케이트 처리 공정이 실시된다. 이와 같이 징케이트 처리를 2회 반복함으로써, 보다 치밀하게 무전해 니켈 도금막을 석출시킬 수 있다. 한편, 상기 제 1 공정∼제 6 공정의 각 공정 사이에는 순수 세정 작업을 행한다.
<작용 효과>
전술한 반도체 소자 및 그의 제조 방법에 의하면, 본 발명의 실시형태 1에 따른 반도체 소자 및 그의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다. 더욱이, 전술한 실시형태 2에 따른 반도체 소자에 있어서는, 알루미늄막으로 이루어지는 제 1 금속부(20a)의 오목부(28) 내에 절연 부재(40)가 매설되어 있으므로, 상기 제 1 및 제 2 징케이트 처리 공정을 실시해도, 오목부(28) 내 하부의 절연 부재에 접하고 있는 제 1 금속부(20a)에까지 에칭은 진전되지 않는다. 그 때문에, 층간 절연막(24)에 달하는 알루미늄 공식의 형성이 억제되고, 나아가 니켈 도금막인 제 2 금속부(20b) 내에서의 공동의 형성이 억제된다. 즉, 제 1 금속부(20a)의 오목부(28)에, 절연 부재(40)로서 충분한 분량의 절연막을 매설함으로써, 전술한 실시형태 1과 마찬가지의 효과를 얻을 수 있다.
또한, 상기와 같이 징케이트 처리를 행해서 제 2 금속부(20b)로서의 무전해 니켈 도금막을 형성한 쪽이, 징케이트 처리에 의한 제 1 금속부(20a) 표면에서의 요철 형성 효과에 의해, 제 1 금속부(20a)에 대한 제 2 금속부(20b)로서의 도금막의 밀착력이 높아진다. 이 때문에, 본 실시형태에서는, 본 발명의 실시형태 1과 같이 중간층(31) 상에 무전해 니켈 도금막을 형성하는 경우와 동등 이상의 신뢰성을 나타내는 디바이스를 형성할 수 있다.
이상과 같이 본 발명의 실시형태에 대해서 설명을 행했지만, 전술의 실시형태를 다양하게 변형하는 것도 가능하다. 또한, 본 발명의 범위는 전술의 실시형태로 한정되는 것은 아니다. 본 발명의 범위는, 청구의 범위에 의해 나타내어지고, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이 의도된다.
10: 반도체 모듈, 11: 반도체 소자, 12: 베이스 판, 13: 와이어, 14a: 게이트 전극, 14b: 소스 전극, 14c: 드레인 전극, 15a, 15b, 15c: 인출 도체, 16b, 16c, 16d: 접합재, 17: 봉지 수지, 18: 반도체 기판, 19: 절연층, 20a: 제 1 금속부, 20b: 제 2 금속부, 20c: 금속막, 21: 게이트 절연막, 22: 게이트 배선, 23: 배선 패턴, 24: 층간 절연막, 25: 셀 구조, 26: 배리어층, 27: 개구부, 28: 오목부, 28a∼28d: 부분, 30: 에피층, 30e: 보디 영역, 30f: 소스 영역, 31, 33: 중간층, 32: 실리사이드층, 34: 접합 금속층, 35: 표면 산화 방지층, 40: 절연 부재.

Claims (11)

  1. 주면(主面)을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 주면 상에, 서로 간격을 두고 배치된 제 1 게이트 배선 및 제 2 게이트 배선과,
    상기 제 1 게이트 배선 및 상기 제 2 게이트 배선 상에 형성된 제 1 금속부로서, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선 사이의 영역에 있어서 상기 반도체 기판측과 반대측에 위치하는 상면을 갖고, 상기 상면에는 오목부가 형성되는 상기 제 1 금속부와,
    상기 오목부의 일부를 매설하는 절연 부재와,
    적어도 일부가 상기 오목부 내에 위치하고, 상기 절연 부재의 상부 표면 상부터 상기 제 1 금속부의 상기 상면 상까지 연장되는 제 2 금속부를 구비한, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연 부재는 고분자 재료인, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 고분자 재료는 포토레지스트 및 폴리이미드 중 어느 하나를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 절연 부재는 무기 재료인, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 무기 재료는, 실리콘 산화막 및 실리콘 질화막 중 어느 하나를 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 절연 부재와 상기 제 2 금속부 사이에 배치된 중간층을 구비하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 중간층은 니켈을 포함하는 막인, 반도체 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 금속부는 알루미늄막인, 반도체 장치.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 금속부는 무전해 니켈막인, 반도체 장치.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 절연 부재는, 상기 오목부에 있어서 상기 반도체 기판측의 일부를 충전하도록 배치되고,
    상기 오목부는 서로 대향하는 1세트의 측벽을 포함하고,
    상기 오목부에 있어서 상기 절연 부재에 의해 덮여 있지 않은 상기 1세트의 측벽의 부분에서는, 상기 1세트의 측벽의 부분 사이의 거리가 상기 절연 부재로부터 멀어짐에 따라 커지고 있는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 오목부에 있어서 상기 절연 부재에 의해 덮여 있는 상기 1세트의 측벽의 다른 부분에서는, 상기 1세트의 측벽의 다른 부분 사이의 거리가 상기 반도체 기판에 가까워짐에 따라 커지고 있는, 반도체 장치.
KR1020197026577A 2017-03-16 2017-03-16 반도체 장치 KR102184252B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/010743 WO2018167925A1 (ja) 2017-03-16 2017-03-16 半導体装置

Publications (2)

Publication Number Publication Date
KR20190116414A KR20190116414A (ko) 2019-10-14
KR102184252B1 true KR102184252B1 (ko) 2020-11-30

Family

ID=60477112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197026577A KR102184252B1 (ko) 2017-03-16 2017-03-16 반도체 장치

Country Status (6)

Country Link
US (1) US10998436B2 (ko)
JP (1) JP6239203B1 (ko)
KR (1) KR102184252B1 (ko)
CN (1) CN110383488B (ko)
DE (1) DE112017007238T5 (ko)
WO (1) WO2018167925A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7013735B2 (ja) * 2017-09-05 2022-02-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN107994078B (zh) * 2017-12-14 2020-08-11 北京华碳科技有限责任公司 具有源极控制电极的场效应晶体管、制造方法和电子器件
JP7392329B2 (ja) * 2019-08-26 2023-12-06 株式会社デンソー 半導体装置
DE112020003413T5 (de) 2019-09-30 2022-04-07 Rohm Co., Ltd. Halbleiterbauteil
JP7170894B2 (ja) * 2019-10-08 2022-11-14 三菱電機株式会社 半導体装置
JPWO2023058377A1 (ko) * 2021-10-05 2023-04-13
US12051688B2 (en) * 2022-03-22 2024-07-30 Nuvoton Technology Corporation Japan Manufacturing method and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101024A (ja) 2001-09-25 2003-04-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2010182807A (ja) 2009-02-04 2010-08-19 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2010251719A (ja) 2009-03-23 2010-11-04 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2011199060A (ja) 2010-03-19 2011-10-06 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1475494A (en) 1973-06-29 1977-06-01 Molins Ltd Cigarette making machines
JP4501533B2 (ja) * 2004-05-31 2010-07-14 株式会社デンソー 半導体装置の製造方法
JP5343982B2 (ja) * 2009-02-16 2013-11-13 トヨタ自動車株式会社 半導体装置
JP5612830B2 (ja) * 2009-05-18 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6099302B2 (ja) * 2011-10-28 2017-03-22 富士電機株式会社 半導体装置の製造方法
JP2016119393A (ja) * 2014-12-22 2016-06-30 三菱電機株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101024A (ja) 2001-09-25 2003-04-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2010182807A (ja) 2009-02-04 2010-08-19 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2010251719A (ja) 2009-03-23 2010-11-04 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2011199060A (ja) 2010-03-19 2011-10-06 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20190116414A (ko) 2019-10-14
CN110383488B (zh) 2023-08-29
US20190393333A1 (en) 2019-12-26
US10998436B2 (en) 2021-05-04
WO2018167925A1 (ja) 2018-09-20
DE112017007238T5 (de) 2019-12-12
CN110383488A (zh) 2019-10-25
JP6239203B1 (ja) 2017-11-29
JPWO2018167925A1 (ja) 2019-03-22

Similar Documents

Publication Publication Date Title
KR102184252B1 (ko) 반도체 장치
US7687915B2 (en) Semiconductor device having crack stop structure
US7242102B2 (en) Bond pad structure for copper metallization having increased reliability and method for fabricating same
US20170110369A1 (en) Electronic device and method for producing same
JP2019012738A (ja) 半導体装置およびその製造方法
JP2007220744A (ja) 半導体装置およびその製造方法
US20090102057A1 (en) Semiconductor device
JP2012160595A (ja) 半導体装置及びその製造方法
JP6801840B2 (ja) 半導体装置
US7335989B2 (en) Semiconductor device and production method therefor
JP2020047775A (ja) 半導体装置の製造方法および半導体装置
US8227922B2 (en) Semiconductor device having a multilayer interconnection structure that includes an etching stopper film
JP2005203562A (ja) 半導体装置および半導体装置の製造方法
KR970004771B1 (ko) 반도체 소자의 금속배선 형성방법
KR100333651B1 (ko) 반도체소자의비아홀형성방법
JP4986721B2 (ja) 半導体装置およびその製造方法
KR100300075B1 (ko) 반도체 소자의 배선구조
JP2010050360A (ja) 半導体装置の製造方法
KR100702803B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR101029107B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP2006108235A (ja) 半導体装置およびその製造方法
KR20000003454A (ko) 고밀도 플라즈마 산화막을 층간 절연막으로 사용하는 반도체 장치 제조방법
JPH0330295B2 (ko)
KR19990005452A (ko) 반도체 장치의 장벽 금속막 형성 방법
JP2009105148A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant