KR20220108489A - 출력 버퍼, 및 이를 포함하는 소스 드라이버 - Google Patents

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KR20220108489A
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Abstract

실시 예는 입력 신호와 출력 신호를 차동 증폭하는 입력단, 상기 입력단으로부터 차동 전류들이 제공되는 제1 전류 미러와 제2 전류 미러, 및 제1 전류 미러와 접속되는 게이트를 포함하는 제1 출력 트랜지스터 및 제2 전류 미러와 접속되는 게이트를 포함하는 제2 출력 트랜지스터를 포함하는 출력단, 및 제1 입력 신호의 전압 및 제2 입력 신호의 전압을 비교한 결과에 따라 생성된 비교 전류를 미러링하고, 미러링된 전류를 제1 출력 트랜지스터의 게이트 또는 제2 출력 트랜지스터의 게이트에 제공하는 슬루율 보상 회로를 포함한다.

Description

출력 버퍼, 및 이를 포함하는 소스 드라이버{OUTPUT BUFFER AND SOURCE DRIVER INCLUDING THE SAME}
실시 예는 출력 버퍼 및 이를 포함하는 소스 드라이버에 관한 것이다.
액정 표시 장치는 일반적으로 로우 및 칼럼으로 이루어지는 매트릭스 형태의 픽셀들을 포함한다. 각 픽셀은 박막 트랜지스터, 및 기판 상에 형성되는 픽셀 전극을 포함할 수 있다. 동일한 로우(row)의 박막 트랜지스터들의 게이트들은 게이트 라인을 통하여 함께 연결될 수 있고, 게이트 드라이버에 의하여 제어될 수 있다.
또한 동일한 칼럼의 박막 트랜지스터들의 소스들은 데이퍼 라인을 통하여 함께 연결될 수 있고, 소스 드라이버, 예컨대, DDI(Display Driver IC)에 의하여 제어될 수 있다.
저전력 고해상도의 디스플레이 장치에 대한 수요가 급증함에 따라, DDI는 디스플레이 패널을 짧은 시간 내에 충전시키기 위한 높은 슬루율(slew rate)을 필요로 한다.
실시 예는 소비 전류의 증가없이 출력 신호 전압의 슬루율을 향상시킬 수 있는 출력 버퍼 및 이를 포함하는 소스 드라이버를 제공한다.
실시 예에 따른 출력 버퍼는 제1 입력 신호 및 제2 입력 신호를 차동 증폭한 결과에 따른 제1 및 제2 차동 전류를 발생하는 제1 증폭기 및 상기 제1 및 제2 입력 신호들을 차동 증폭한 결과에 따른 제3 및 제4 차동 전류를 발생하는 제2 증폭기를 포함하는 입력단; 상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되고 제1 전원과 제2 노드 사이에 접속되는 제1 및 제2 트랜지스터들 및 상기 제2 차동 전류가 제공되는 제3 노드에서 직렬 연결되고 상기 제1 전원과 제4 노드 사이에 접속되는 제3 및 제4 트랜지스터를 포함하는 제1 전류 미러; 상기 제3 차동 전류가 제공되는 제5 노드에서 직렬 연결되고 제2 전원과 제6 노드 사이에 접속되는 제5 및 제6 트랜지스터들 및 상기 제4 차동 전류가 제공되는 제7 노드에서 직렬 연결되고 상기 제1 전원과 제8 노드 사이에 접속되는 제7 및 제8 트랜지스터를 포함하는 제2 전류 미러; 상기 제4 노드에 접속되는 게이트를 포함하고 상기 제1 전원과 출력 노드 사이에 접속되는 제1 출력 트랜지스터 및 상기 제8 노드에 접속되는 게이트를 포함하고 상기 제2 전원과 상기 출력 노드 사이에 접속되는 제2 출력 트랜지스터를 포함하는 출력단; 및 상기 제1 입력 신호의 전압 및 상기 제2 입력 신호의 전압을 비교한 결과에 따라 생성된 비교 전류를 미러링하고, 미러링된 전류를 상기 제4 노드 및 상기 제8 노드 중 적어도 하나에 제공하는 슬루율 보상 회로를 포함한다.
상기 출력 버퍼는 상기 제3 노드와 상기 출력 노드 사이에 접속되는 제1 커패시터 및 상기 제7 노드와 상기 출력 노드 사이에 접속되는 제2 커패시터를 더 포함할 수 있다.
상기 슬루율 보상 회로는 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제8 노드에 제공할 수 있다.
또는 상기 슬루율 보상 회로는 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제4 노드에 제공할 수 있다.
또는 상기 슬루율 보상 회로는 상기 출력 노드와 상기 제2 전원과 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제4 노드에 제공할 수 있다.
또는 상기 슬루율 보상 회로는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제8 노드에 제공할 수 있다.
상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 클 수 있다.
또는 상기 슬루율 보상 회로는 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류 및 제2 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제4 노드에 제공하고, 상기 제2 미러링 전류를 상기 제8 노드에 제공할 수 있다. 상기 슬루율 보상 회로는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제3 미러링 전류 및 제4 미러링 전류를 생성하고, 상기 제3 미러링 전류를 상기 제4 노드에 제공하고, 상기 제4 미러링 전류를 상기 제8 노드에 제공할 수 있다.
또는 상기 슬루율 보상 회로는 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류 및 제2 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제8 노드에 제공하고, 상기 제2 미러링 전류를 상기 제7 노드에 제공할 수 있다. 상기 슬루율 보상 회로는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제3 미러링 전류 및 제4 미러링 전류를 생성하고, 상기 제3 미러링 전류를 상기 제4 노드에 제공하고, 상기 제4 미러링 전류를 상기 제3 노드에 제공할 수 있다.
또는 상기 슬루율 보상 회로는 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류 및 제2 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제4 노드에 제공하고, 상기 제2 미러링 전류를 상기 제7 노드에 제공할 수 있다. 상기 슬루율 보상 회로는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제3 미러링 전류 및 제4 미러링 전류를 생성하고, 상기 제3 미러링 전류를 상기 제8 노드에 제공하고, 상기 제4 미러링 전류를 상기 제3 노드에 제공할 수 있다.
상기 슬루율 보상 회로는 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류, 제2 미러링 전류, 및 제3 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제8 노드에 제공하고, 상기 제2 미러링 전류를 상기 제4 노드에 제공하고, 상기 제3 미러링 전류를 상기 제7 노드에 제공할 수 있다. 상기 슬루율 보상 회로는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제4 미러링 전류, 제5 미러링 전류, 및 제6 미러링 전류를 생성하고, 상기 제4 미러링 전류를 상기 제4 노드에 제공하고, 상기 제5 미러링 전류를 상기 제8 노드에 제공하고, 상기 제6 미러링 전류를 상기 제3 노드에 제공할 수 있다.
상기 출력 버퍼는 상기 제2 노드와 상기 제5 노드 사이에 접속되고 제1 제어 전압에 의하여 제어되는 제1 트랜스미션 게이트; 및 상기 제4 노드와 상기 제7 노드 사이에 접속되고 제2 제어 전압에 의하여 제어되는 제2 트랜스미션 게이트를 더 포함할 수 있다.
상기 제1 입력 신호의 전압은 상기 출력 노드의 전압이 피드백되어 제공될 수 있다.
상기 슬루율 보상 회로는 상기 제1 입력 신호의 전압과 상기 제2 입력 신호의 전압을 비교한 결과에 기초하여 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류 또는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하는 비교기; 상기 제1 비교 전류를 미러링하고 미러링된 전류를 생성하는 제3 전류 미러; 및 상기 제2 비교 전류를 미러링한고 미러링된 전류를 생성하는 제4 전류 미러를 포함할 수 있다.
다른 실시 예에 따른 출력 버퍼는 입력 신호와 출력 신호를 차동 증폭하는 입력단; 상기 입력단으로부터 차동 전류들이 제공되는 제1 전류 미러와 제2 전류 미러; 상기 제1 전류 미러와 접속되는 게이트를 포함하는 제1 출력 트랜지스터 및 상기 제2 전류 미러와 접속되는 게이트를 포함하는 제2 출력 트랜지스터를 포함하는 출력단; 및 상기 제1 입력 신호의 전압 및 상기 제2 입력 신호의 전압을 비교한 결과에 따라 생성된 비교 전류를 미러링하고, 미러링된 전류를 상기 제1 출력 트랜지스터의 게이트 또는 상기 제2 출력 트랜지스터의 게이트에 제공하는 슬루율 보상 회로를 포함한다.
실시 예에 따른 소스 드라이버는 데이터를 저장하는 래치; 상기 래치로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터; 상기 레벨 쉬프터의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및 상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며, 상기 출력 버퍼는 청구항 제1항 내지 제19항 중 어느 한 항에 기재된 출력 버퍼를 포함할 수 있다.
실시 예는 소비 전류의 증가없이 출력 신호 전압의 슬루율율을 향상시킬 수 있다.
도 1은 실시 예에 따른 출력 버퍼의 구성도이다.
도 2는 도 1의 증폭기의 입력단의 일 실시 예에 따른 회로도이다.
도 3은 도 1의 증폭기의 부하단과 출력단의 일 실시 예에 따른 회로도이다.
도 4는 도 1의 슬루율 보상 회로의 일 실시 예이다.
도 5는 다른 실시 예에 따른 슬루율 보상 회로이다.
도 6은 또 다른 실시 예에 따른 슬루율 보상 회로이다.
도 7은 또 다른 실시 예에 따른 슬루율 보상 회로이다.
도 8은 또 다른 실시 예에 따른 슬루율 보상 회로이다.
도 9는 또 다른 실시 예에 따른 슬루율 보상 회로이다.
도 10은 실시 예들에 따른 출력 전압의 파형을 나타낸다.
도 11은 실시 예에 따른 소스 드라이버의 개략적인 블록도를 나타낸다.
도 12는 실시 예에 따른 소스 드라이버를 포함하는 디스플레이 장치를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
도 1은 실시 예에 따른 출력 버퍼(100)를 나타내고, 도 2는 도 1의 증폭기(101)의 입력단(110)의 일 실시 예에 따른 회로도이고, 도 3은 도 1의 증폭기(101)의 부하단(120)과 출력단(130)의 일 실시 예에 따른 회로도이고, 도 4는 도 1의 슬루율 보상 회로(102)의 일 실시 예이다.
출력 버퍼(100)는 증폭기(101) 및 슬루율 보상 회로(102)를 포함할 수 있다. 출력 버퍼(100)는 "버퍼 회로", "출력 회로", 또는 "출력 증폭 회로"로 대체하여 표현될 수도 있다.
액정 표시 장치의 디스플레이 드라이버 집적회로(Integrated Circuit, IC)는 출력 버퍼(100)를 하나 이상 구비할 수 있다. 출력 버퍼는 디스플레이 드라이버 집적 회로에 의하여 구동되는 디스플레이 패널의 채널을 구동하는 출력 전압(VOUT)을 발생할 수 있다. 예컨대, 채널은 디스플레이 패널의 픽셀에 연결되는 데이터 라인을 의미할 수 있다.
증폭기(101)는 입력 신호(VIN)를 증폭 또는 버퍼링하여 출력 신호(VOUT)를 발생한다.
증폭기(101)는 입력단(110, input stage), 부하단(120, load stage), 및 출력단(130, output stage)을 포함할 수 있다. 여기서 입력단(110)과 부하단(120)를 "제1 출력단"으로 표현할 수 있고, 출력단(130)를 "제2 출력단"이라고 표현할 수도 있다.
또한 증폭기(101)는 제1 바이어스 회로(140) 및 제2 바이어스 회로(150)를 더 포함할 수 있다.
입력단(110)은 입력 신호(VIN)와 출력 신호(VOUT)를 수신하고, 수신된 입력 신호(VIN)와 출력 신호(VOUT)의 차이를 결정한다. 예컨대, 입력단(110)은 입력 신호(VIN) 및 출력 신호를 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들(I1 내지 I4)을 발생할 수 있다.
부하단(120)은 입력단(110)에 연결되고, 입력단(110)으로부터 차동 전류(I1,I2,I3,I4)가 공급되고, 보상 전류(IC1, IC2)를 이용하여 출력 신호(VOUT)에 대한 슬루율 보상 동작을 수행한다.
슬루율 보상 회로(102)는 입력 신호(VIN)와 출력 신호(VOUT)의 차이에 기초하여 보상 전류(IC1, IC2)를 발생하고, 보상 전류(IC1, IC2)를 부하단(120)에 제공하고 출력 신호(VOUT)의 슬루율을 향상시켜 출력 신호(VOUT)의 천이 시간을 감소시킨다.
도 2를 참조하면, 입력단(110)은 증폭기, 예컨대, 차동 증폭기를 포함할 수 있다.
예컨대, 입력단(110)은 입력 신호(VIN)와 출력 신호(VOUT)를 차동 증폭하고, 차동 증폭한 결과에 따른 제1 및 제2 차동 전류들(I1, I2)를 발생하는 제1 증폭기 및 입력 신호(VIN)와 출력 신호(VOUT)를 차동 증폭하고, 차동 증폭한 결과에 따른 제3 및 제4 차동 전류들(I3, I4)를 발생하는 제2 증폭기를 포함할 수 있다. 차동 전류는 "부하 전류"로 대체하여 표현될 수도 있다.
예컨대, 입력 신호(VIN)와 출력 신호(VOUT)는 위상이 서로 반대일 수 있다. 예컨대, 입력 신호(VIN)와 출력 신호(VOUT)는 서로 반전된 신호일 수 있다.
예컨대, 입력단(110)의 제1 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 입력 트랜지스터(예컨대, 제1 N형 트랜지스터(MN1))과 제2 입력 트랜지스터(예컨대, 제2 N형 트랜지스터(MN))를 포함할 수 있다. 제2 증폭기는 공통 소스 구조를 갖는 제1 P형 트랜지스터(MP1)과 제2 P형 트랜지스터(MP2)를 포함할 수 있다.
예컨대, 제1 N형 트랜지스터(MN1)의 게이트에는 입력 신호(VIN)가 제공될 수 있고, 제2 N형 트랜지스터(MN2)의 게이트에는 출력 신호(VOUT)가 제공될 수 있다. 다른 실시 예에서는 제2 N형 트랜지스터(MN2)의 게이트에는 출력 신호(VOUT)가 피드백되지 않을 수도 있다.
제1 및 제2 N형 트랜지스터들(MN1, MN2)의 드레인들은 후술하는 제1 전류 미러(122A)의 제1 및 제3 노드들(P1, P3) 중 대응하는 어느 하나와 접속될 수 있고, 제1 및 제2 P형 트랜지스터들(MP1, MP2)의 드레인들은 후술하는 제2 전류 미러(124A)의 제5 및 제7 노드들(P5, P7) 중 대응하는 어느 하나와 접속될 수 있다.
예컨대, 제1 차동 전류(I1)는 N형 트랜지스터(MN2)의 드레인과 제1 노드(P1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 N형 트랜지스터(MN1)의 드레인과 제3 노드(P3) 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3)는 P형 트랜지스터(MP2)의 드레인과 제5 노드(P5) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 P형 트랜지스터(MP1)의 드레인과 제7 노드(P7) 사이에 흐르는 전류일 수 있다. 제1 바이어스 회로(140)는 제1 증폭기(예컨대, 제1 공통 소스)에 바이어스 전류를 제공하고, 제2 바이어스 회로(150)는 제2 증폭기(예컨대, 제2 공통 소스)에 바이어스 전류를 제공할 수 있다.
예컨대, 제1 바이어스 회로(140)는 제1 바이어스 전압(VB1)에 응답하여 제1 및 제2 P형 트랜지스터들(MP1, MP2)의 공통 소스(이하 "제1 공통 소스"라 함)로 공급되는 바이어스 전류의 양을 제어할 수 있다.
예컨대, 제1 바이어스 회로(140)는 제1 바이어스 전압(VB1)이 입력되는 게이트, 제1 전원과 제1 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 제1 바이어스 트랜지스터(MP3)를 포함할 수 있다. 제1 바이어스 트랜지스터(MP3)는 P형 트랜지스터, 예컨대, PMOS 트랜지스터일 수 있다.
제2 바이어스 회로(150)는 제2 바이어스 전압(VB2)에 응답하여 제1 및 제2 N형 트랜지스터들(MN1, MN2)의 공통 소스(이하 "제2 공통 소스"라 함)로 공급되는 바이어스 전류의 양을 제어할 수 있다.
예컨대, 제2 바이어스 회로(150)는 제2 바이어스 전압(VB2)이 입력되는 게이트, 제2 전원과 제2 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 제2 바이어스 트랜지스터(MN3)를 포함할 수 있다. 예컨대, 제2 바이어스 트랜지스터(MN3)는 N형 트랜지스터, 예컨대, NMOS 트랜지스터일 수 있다.
도 3을 참조하면, 부하단(120)은 제1 전류 미러(122A), 제2 전류 미러(124A), 및 바이어스 회로(126)를 포함할 수 있다.
예컨대, 제1 및 제2 전류 미러들(122A,124A)은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있으나, 이에 한정되는 것은 아니다.
또한 부하단(120)은 제1 출력 전압을 출력하는 제1 출력 노드(N1), 제2 출력 전압을 출력하는 제2 출력 노드(N2), 제3 출력 전압(VOP)을 출력하는 제3 출력 노드(PG), 및 제4 출력 전압(VON)을 출력하는 제4 출력 노드(NG)를 포함할 수 있다.
예컨대, N1은 제3 노드(P3)일 수 있고, N2는 제7 노드(P7)일 수 있고, PG는 제4 노드(P4)일 수 있고, NG는 제8 노드(P8)일 수 있다.
제1 전류 미러(122A)는 제1 차동 전류(I1)가 제공되는 제1 노드(P1)에서 직렬 연결되는 제1 및 제2 트랜지스터들(MP4, MP4_1), 및 제2 차동 전류(I2)가 제공되는 제3 노드(P3)에서 직렬 연결되는 제3 및 제4 트랜지스터들(MP5, MP5_1)을 포함할 수 있다.
예컨대, 제1 트랜지스터(MP4)는 게이트 및 제1 전원과 제1 노드(P1) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제2 트랜지스터(MP4_1)는 게이트 및 제1 노드(P1)와 제2 노드(P2) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제2 노드(P2)는 제2 트랜지스터(MP4_1)의 소스(또는 드레인)와 제3 바이어스 회로(21)가 접속하는 노드일 수 있다.
제3 트랜지스터(MP5)는 제1 트랜지스터(MP4)의 게이트와 연결되는 게이트, 및 제1 전원과 제3 노드(P3) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제4 트랜지스터(MP5_1)는 제2 트랜지스터(MP4_1)의 게이트와 연결되는 게이트, 및 제3 노드(P3)와 제4 노드(P4) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제4 노드(P4)는 제4 트랜지스터(MP5_1)의 소스(또는 드레인)와 바이어스 회로(126)의 제4 바이어스 회로(22)가 서로 접속하는 노드일 수 있다.
제2 트랜지스터(MP4_1)의 게이트와 제4 트랜지스터(MP5_1)의 게이트에는 제3 바이어스 전압(VB5)이 제공될 수 있다.
제1 및 제3 트랜지스터들(MP4, MP5)의 게이트들은 서로 접속될 수 있고, 제2 및 제4 트랜지스터들(MP4_1, MP5_1)의 게이트들은 서로 접속될 수 있고, 제1 및 제3 트랜지스터들(MP4, MP5)의 게이트들의 접속 노드는 제2 노드(P2)에 접속될 수 있다.
제1 전류 미러(122A)는 제1 및 제2 차동 전류들(I1, I2) 또는 제3 바이어스 전압(VB5) 중 적어도 하나에 기초하여, 제3 출력 노드(PG)의 제3 출력 전압(VOP)을 제어한다. 제3 출력 전압(VOP)은 출력단(130)의 제1 출력 트랜지스터(MP8)를 제어한다.
제2 전류 미러(124A)는 제3 차동 전류(I3)가 제공되는 제5 노드(P5)에서 직렬 연결되는 제5 및 제6 트랜지스터들(MN4, MN4_1), 및 제4 차동 전류(I4)가 제공되는 제7 노드(P7)에서 직렬 연결되는 제7 및 제8 트랜지스터들(MN5, MN5_1)을 포함할 수 있다.
제5 트랜지스터(MN4)는 제6 노드(P6)에 연결되는 게이트 및 제5 노드(P5)와 제2 전원 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제6 트랜지스터(MN4_1)는 게이트 및 제5 노드(P5)와 제6 노드(P6) 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제5 노드(P5)는 제5 트랜지스터(MN4)와 제6 트랜지스터(MN4_1)가 접속하는 노드일 수 있고, 제6 노드(P6)는 제6 트랜지스터(MN4_1)와 제3 바이어스 회로(21)가 서로 접속하는 노드일 수 있다.
제7 트랜지스터(MN5)는 제5 트랜지스터(MN4)의 게이트와 연결되는 게이트, 및 제7 노드(P7)와 제2 전원 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제8 트랜지스터(MN5_1)는 제6 트랜지스터(MN4_1)의 게이트와 연결되는 게이트, 및 제7 노드(P7)와 제8 노드(P8) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제8 노드(P8)는 제4 트랜지스터(MN5_1)와 제4 바이어스 회로(22)가 서로 접속하는 노드일 수 있다.
제6 트랜지스터(MN4_1)의 게이트와 제8 트랜지스터(MN5_1)의 게이트에는 제4 바이어스 전압(VB6)이 제공될 수 있다.
제5 및 제7 트랜지스터들(MN4, MN5)의 게이트들은 서로 접속될 수 있고, 제6 및 제8 트랜지스터들(MN4-1, MN5_1)의 게이트들은 서로 접속될 수 있다. 제5 및 제7 트랜지스터들(MN4, MN5)의 게이트들의 접속 노드는 제5 노드(P6)에 접속될 수 있다.
제2 전류 미러(124A)는 제4 바이어스 전압(VB6)에 응답하여, 제4 출력 노드(NG)의 제4 출력 전압(VON)을 제어한다. 제4 출력 전압(VON)은 출력단(130)의 제2 출력 트랜지스터(MN8)를 제어한다.
바이어스 회로(126)는 제1 전류 미러(122A)와 제2 전류 미러(124A) 사이에 접속될 수 있다. 예컨대, 바이어스 회로(126)는 제3 바이어스 회로(21) 및 제4 바이어스 회로(22)를 포함할 수 있다.
제3 바이어스 회로(21)는 제1 전류 미러(122A)의 제2 트랜지스터(MP4_1)와 제2 전류 미러(124A)의 제6 트랜지스터(MN4_1) 사이에 접속될 수 있다.
제4 바이어스 회로(22)는 제1 전류 미러(122A)의 제4 트랜지스터(MP5_1)와 제2 전류 미러(124A)의 제8 트랜지스터(MN5_1) 사이에 접속될 수 있다.
예컨대, 제3 바이어스 회로(21)는 제2 노드(P2)에 접속되는 제1 단자, 제6 노드(P6)에 접속되는 제2 단자, 제1 제어 전압(VB3)에 의하여 제어되는 제1 제어 단자, 및 제2 제어 전압(VB4)에 의하여 제어되는 제2 제어 단자를 포함하는 트랜스미션 게이트(transmission gate)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 예컨대, 제4 바이어스 회로(22)는 제4 노드(P4)에 접속되는 제3 단자, 제8 노드(P8)에 접속되는 제4 단자, 제1 제어 전압(VB3)에 의하여 제어되는 제3 제어 단자, 및 제2 제어 전압(VB4)에 의하여 제어되는 제4 제어 단자를 포함하는 트랜스미션 게이트(transmission gate)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제3 및 제4 바이어스 회로들(21, 22) 각각은 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함할 수 있다.
예컨대, 제3 및 제4 바이어스 회로들(21,22) 각각의 P형 트랜지스터의 게이트에는 제1 제어 전압(VB3)이 제공될 수 있고, 제3 및 제4 바이어스 회로들(21,22) 각각의 N형 트랜지스터의 게이트에는 제2 제어 전압(VB4)이 제공될 수 있다. 예컨대, 제1 제어 전압(VB3)과 제2 제어 전압(VB4)은 서로 반전된 전압일 수 있으나, 이에 한정되는 것은 아니다.
부하단(120)의 제3 노드(P3) 및 제7 노드(P7)는 출력단(130)의 출력 노드(NOUT)에 연결 또는 접속될 수 있다.
부하단(120)의 제4 노드(P4)는 출력단(130)의 제1 출력 트랜지스터(MP8)의 게이트에 접속될 수 있고, 부하단(120)의 제8 노드(P8)는 출력단(130)의 제2 출력 트랜지스터(MN8)의 게이트에 접속될 수 있다.
출력단(130)은 부하단(120)의 제4 노드(P4)의 전압(VOP)과 제8 노드(P8)의 전압(VON)에 기초하여, 제1 전원의 전압(VDD)과 제2 전원의 전압(VSS) 사이를 풀 업 또는 풀 다운하는 출력 전압(VOUT)을 출력하는 출력 드라이버를 포함할 수 있다. 제1 전원의 전압(VDD)은 제2 전원의 전압(VSS)보다 클 수 있다. 예컨대, 제2 전원의 전압(VSS)은 그라운드 전압일 수 있다.
예컨대, 출력단(130)의 출력 드라이버는 제1 출력 트랜지스터(MP8) 및 제2 출력 트랜지스터(MN8)를 포함할 수 있다. 예컨대, 제1 출력 트랜지스터(MP8)는 P형 트랜지스터일 수 있고, 제2 출력 트랜지스터(MN8)는 N형 트랜지스터일 수 있다.
제1 출력 트랜지스터(MP8)는 제4 노드(P4)에 접속되는 게이트, 및 제1 전원과 출력 노드(NOUT) 사이에 접속되는 소스와 드레인을 포함할 수 있다.
제2 출력 트랜지스터(MN8)는 제8 노드(P8)에 접속되는 게이트, 및 제2 전원과 출력 노드(NOUT) 사이에 접속되는 소스와 드레인을 포함할 수 있다.
출력단(130)의 출력 노드(NOUT)는 제1 출력 트랜지스터(MP8)와 제2 출력 트랜지스터(MN8)가 직렬 접속되는 노드일 수 있다. 예컨대, 출력 노드(NOUT)는 제1 출력 트랜지스터(MP8)의 드레인과 제2 출력 트랜지스터(MN8)의 드레인의 접속 노드일 수 있다.
부하단(120)은 제3 노드(P3)와 출력단(130)의 출력 노드(NOUT) 사이에 접속되는 제1 커패시터(C1)를 더 포함할 수 있다. 또한 부하단(120)은 제7 노드(P7)와 출력단(130)의 출력 노드(NOUT) 사이에 접속되는 제2 커패시터(C2)를 더 포함할 수 있다.
도 4를 참조하면, 슬루율 보상 회로(102)는 비교기(32), 제1 보상 전류 발생기(34), 및 제2 보상 전류 발생기(36)를 포함할 수 있다.
비교기(32)는 입력 신호(VIN)의 전압과 출력 신호(VOUT)의 전압을 비교하고, 비교한 결과에 따른 풀 업 전류 또는 풀 다운 전류를 생성한다. 이때 풀 업 전류는 출력단(130)의 풀 업 동작시 제1 전원과 출력 노드(NOUT) 사이에 흐르는 전류일 수 있고, 풀 다운 전류는 출력단(130)의 풀 다운 동작시, 제2 전원과 출력 노드(NOUT) 사이에 흐르는 전류일 수 있다.
비교기(32)는 제1 드레인, 입력 신호(VIN)가 인가되는 제1 게이트, 및 출력 신호(VOUT)가 인가되는 제1 소스를 포함하는 제1 트랜지스터(TN1), 및 제2 드레인, 입력 신호(VIN)가 인가되는 제2 게이트, 및 출력 신호(VOUT)가 인가되는 제2 소스를 포함하는 제2 트랜지스터(TP1)를 포함할 수 있다.
예컨대, 제1 트랜지스터(TN1)는 NMOS 트랜지스터일 수 있고, 제2 트랜지스터(TP1)는 PMOS 트랜지스터일 수 있다. 또한 제1 게이트와 제2 게이트는 공통 접속될 수 있고, 제1 소스와 제2 소스는 공통 접속될 수 있다. 도 4에서 비교기(32)는 CMOS 형태로 구현되지만, 이에 한정되는 것은 아니며, 다양한 형태의 비교 회로로 구현될 수도 있다.
제1 보상 전류 발생기(34)는 제1 전원과 출력 노드(NOUT) 사이에 흐르는 제1 비교 전류(Id1)를 미러링하고, 미러링된 결과에 따른 미러링 전류(Im1)를 부하단(120)의 제4 출력 노드(NG)(또는 제2 출력 트랜지스터(MN8)의 게이트)에 제공한다.
제2 보상 전류 발생기(36)는 출력 노드(NOUT)와 제2 전원 사이에 흐르는 제2 비교 전류(Id2)를 미러링하고, 미러링된 결과에 따른 미러링 전류(Im2)를 부하단(120)의 제3 출력 노드(PG)(또는 제1 출력 트랜지스터(MP8)의 게이트)에 제공한다.
예컨대, 제1 비교 전류(Id1)는 제1 트랜지스터(TN1)가 턴 온되고, 제2 트랜지스터(TP1)이 턴 오프될 때, 제1 전원과 출력 노드(NOUT) 사이에 흐르는 풀-업 전류일 수 있다. 또한 예컨대, 비교 전류(Id2)는 제1 트랜지스터(TN1)가 턴 오프되고, 제2 트랜지스터(TP1)이 턴 온될 때, 출력 노드(NOUT)와 제2 전원 사이에 흐르는 풀-다운 전류일 수 있다.
예컨대, 제1 및 제2 보상 전류 발생기들(34, 36) 각각은 1단 이상의 전류 미러 형태일 수 있다. 도 4에서는 2단의 전류 미러를 예시하나 이에 한정되는 것은 아니다. 여기서, 2단의 의미는 2회의 미러링 동작을 수행하는 것을 의미할 수 있다.
예컨대, 제1 보상 전류 발생기(34)는 제1 내지 제3 PMOS 트랜지스터들(TP2, TP3, TP4), 및 제1 및 제2 NMOS 트랜지스터들(TN2, TN3)을 포함할 수 있다.
제1 PMOS 트랜지스터(TP2)는 드레인, 제1 전원에 접속된 소스, 및 바이어스 전압(BIASP)이 제공되는 게이트를 포함할 수 있다. 제2 PMOS 트랜지스터(TP3)는 제1 PMOS 트랜지스터(TP2)는 드레인에 연결된 소스, 및 비교기(32)의 제1 트랜지스터(TN1)(예컨대, 제1 트랜지스터(TN1)의 드레인)에 공통 접속되는 드레인과 게이트를 포함할 수 있다. 제3 PMOS 트랜지스터(TP4)는 드레인, 제1 전원에 접속된 소스, 및 제2 PMOS 트랜지스터(TP3)의 게이트에 접속된 게이트를 포함할 수 있다. 예컨대, 바이어스 전압(BIASP)는 부하단(120)의 제2 노드(P2)의 전압일 수 있으나, 이에 한정되는 것은 아니다.
제1 NMOS 트랜지스터(TN2)는 제3 PMOS 트랜지스터(TP4)의 드레인에 공통 접속되는 게이트와 드레인, 및 제2 전원에 접속된 소스를 포함할 수 있다. 제2 NMOS 트랜지스터(TN3)는 제1NMOS 트랜지스터(TN2)의 게이트에 접속된 게이트, 제2 전원에 접속된 소스, 및 미러링 전류(Im1)를 출력하는 드레인을 포함할 수 있다.
제2 NMOS 트랜지스터(TN3)의 드레인은 제8 노드(P8)(또는 제2 출력 트랜지스터(MN8)의 게이트)에 접속될 수 있고, 미러링 전류(Im1)는 제8 노드(P8)(또는 제2 출력 트랜지스터(MN8)의 게이트))에 제공될 수 있다.
예컨대, 제2 보상 전류 발생기(36)는 제3 내지 제5 NMOS 트랜지스터들(TN4, TN5, TN6), 및 제4 및 제5 PMOS 트랜지스터들(TP5, TP6)을 포함할 수 있다.
제3 NMOS 트랜지스터(TN4)는 드레인, 제2 전원에 접속된 소스, 및 바이어스 전압(BIASN)이 제공되는 게이트를 포함할 수 있다. 제4 NMOS 트랜지스터(TN5)는 제3 NMOS 트랜지스터(TN4)의 드레인에 접속된 소스, 및 비교기(32)의 제2 트랜지스터(TP1)(예컨대, 제2 트랜지스터(TP1)의 드레인)에 공통 접속되는 드레인과 게이트를 포함할 수 있다. 제5 NMOS 트랜지스터(TN6)는 드레인, 제2 전원에 접속된 소스, 및 제4 NMOS 트랜지스터(TN5)의 게이트와 접속되는 게이트를 포함할 수 있다. 예컨대, 바이어스 전압(BIASN)는 부하단(120)의 제5 노드(P5)의 전압일 수 있으나, 이에 한정되는 것은 아니다.
제4 PMOS 트랜지스터들(TP5)는 제5 NMOS 트랜지스터(TN6)의 드레인에 공통 접속되는 게이트와 드레인, 및 제1 전원에 접속된 소스를 포함할 수 있다. 제5 PMOS 트랜지스터들(TP6)는 제4 PMOS 트랜지스터(TP5)의 게이트에 접속된 게이트, 제1 전원에 접속된 소스, 및 미러링 전류(Im2)를 출력하는 드레인을 포함할 수 있다. 제5 PMOS 트랜지스터(TP6)의 드레인은 제4 노드(P4)(또는 제1 출력 트랜지스터(MP8)의 게이트)에 접속될 수 있고, 미러링 전류(Im2)는 제4 노드(P4)(또는 제1 출력 트랜지스터(MP8)의 게이트)에 제공될 수 있다.
도 4의 실시 예에 따른 슬루율 보상 회로(102)의 동작은 다음과 같다.
먼저 입력 신호(VIN)의 전압이 출력 신호(VOUT)의 전압보다 크고, 양자의 차이가 비교기(32)의 MOS 트랜지스터(예컨대, TN1)의 문턱 전압(threshold voltage) 이상이 되는 조건(이하 '제1 조건'이라 함)에서의 동작을 설명한다. 예컨대, 조건 1는 입력 신호(VIN)의 전압이 출력 신호(VOUT)의 전압보다 문턱 전압 이상 증가하는 경우일 수 있다.
제1 조건에서, 제1 및 제4 차동 전류들(I1, I4)의 크기는 감소할 수 있고, 제2 및 제3 차동 전류들(I2, I3)의 크기는 증가할 수 있고, 제1 출력 노드(N1)의 전압은 감소할 수 있고, 제2 노드(N2)의 전압은 증가할 수 있고, 제2 출력 노드(N2)의 전압은 감소할 수 있고, 제6 노드(P6)의 전압은 증가할 수 있다.
제1 조건에서, 슬루율 보상 회로(102)의 비교기(32)의 제1 트랜지스터(TN1)는 온 상태가 되고, 제2 트랜지스터(TP1)는 오프 상태가 되고, 이로 인하여 제1 보상 전류 발생기(34)가 활성화되고, 제1 트랜지스터(TN1)에는 비교 전류(Id1)가 흐른다. 제1 보상 전류 발생기(34)는 비교 전류(Id1)를 미러링하고, 미러링된 결과에 따른 미러링 전류(Im1)을 생성한다. 이때 생성된 미러링 전류(Im1)는 보상 전류(IC2)가 되어 제4 출력 노드(NG)에 제공될 수 있다. 보상 전류(IC2)에 의하여 출력단(130)의 제2 출력 트랜지스터(MN8)의 게이트의 전압(VON)을 빠르게 낮아질 수 있다. 이로 인하여 출력 노드(NOUT)의 풀 다운 패스(path)가 빠르게 오픈될 수 있고, 출력단(130)의 제1 출력 트랜지스터(MP8)의 게이트의 전압이 제4 바이어스 회로(22)(예컨대, MN7)를 통하여 빠르게 낮아지기 때문에, 출력 전압(VOUT)의 슬루율(예컨대, 상승 슬루율)을 높일 수 있다.
제1 조건에서 비교기(32)의 제2 트랜지스터(TP1)는 오프 상태가 되므로, 제2 보상 전류 발생기(36)는 비활성화되고, 제2 보상 전류 발생기(36)로부터 제3 출력 노드(PG)로 보상 전류가 제공되지 않는다.
다음으로 입력 신호(VIN)의 전압이 출력 신호(VOUT)의 전압보다 작고, 양자의 차이가 비교기(32)의 MOS 트랜지스터(예컨대, TP1)의 문턱 전압 이상이 되는 조건(이하 '제2 조건'이라 함)에서의 동작을 설명한다. 예컨대, 조건 2는 입력 신호(VIN)의 전압이 출력 신호(VOUT)의 전압보다 문턱 전압 이상 감소하는 경우일 수 있다.
제2 조건에서, 제1 출력 노드(N1)의 전압은 증가할 수 있고, 제2 노드(N2)의 전압은 감소할 수 있고, 제2 출력 노드(N2)의 전압은 증가할 수 있고, 제6 노드(P6)의 전압은 감소할 수 있다.
제2 조건에서, 슬루율 보상 회로(102)의 비교기(32)의 제1 트랜지스터(TN1)는 오프 상태가 되고, 제2 트랜지스터(TP1)는 온 상태가 되고, 이로 인하여 제2 보상 전류 발생기(36)는 활성화되어 제2 트랜지스터(TP1)에는 비교 전류(Id2)가 흐른다. 제2 보상 전류 발생기(36)는 비교 전류(Id2)를 미러링하고, 미러링된 결과에 따른 미러링 전류(Im2)을 생성한다. 이때 생성된 미러링 전류(Im2)는 보상 전류(IC1)가 되어 제3 출력 노드(PG)에 제공될 수 있다. 보상 전류(IC1)에 의하여 출력단(130)의 제1 출력 트랜지스터(MP8)의 게이트의 전압(VOP)이 빠르게 높아질 수 있다. 이로 인하여 출력 노드(NOUT)의 풀 업 패스(path)가 빠르게 오픈될 수 있고, 출력단(130)의 제2 출력 트랜지스터(MN8)의 게이트의 전압이 제4 바이어스 회로(22)(예컨대, MP7)를 통하여 빠르게 높아지기 때문에, 출력 전압(VOUT)의 슬루율(예컨대, 하강 슬루율)을 높일 수 있다.
제2 조건에서 비교기(32)의 제1 트랜지스터(TN1)는 오프 상태가 되므로, 제1 보상 전류 발생기(34)는 비활성화되고, 제1 보상 전류 발생기(34)로부터 제4 출력 노드(NG)로 보상 전류가 제공되지 않는다.
입력 신호(VIN)의 전압이 출력 신호(VOT)의 전압의 차이가 비교기(32)의 MOS 트랜지스터의 문턱 전압보다 작은 경우에는 슬루율 보상 회로(102)가 비활성화되기 때문에 추가적인 전류 소비가 없다.
도 5는 다른 실시 예에 따른 슬루율 보상 회로(102-1)이다. 도 5에서 도 4와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 생략하거나 간략하게 한다.
도 5를 참조하면, 슬루율 보상 회로(102-1)는 도 4의 변형 예로서, 비교기(32), 제1 보상 전류 발생기(34-1), 및 제2 보상 전류 발생기(36-1)를 포함할 수 있다.
제1 보상 전류 발생기(34-1)의 미러링 전류(Im1)는 제3 출력 노드(PG)(또는 제1 출력 트랜지스터(MP8)의 게이트)에 제공될 수 있다. 예컨대, 제1 보상 전류 발생기(34-1)의 제2 NMOS 트랜지스터(TN3-1)의 드레인은 제3 출력 노드(PG)(또는 제1 출력 트랜지스터(MP8)의 게이트에 접속될 수 있다.
제2 보상 전류 발생기(36-1)의 미러링 전류(Im2)는 제4 출력 노드(NG)(또는 제2 출력 트랜지스터(MN8)의 게이트)에 제공될 수 있다. 예컨대, 제2 보상 전류 발생기(36-1)의 제5 PMOS 트랜지스터(TP6-1)의 드레인은 제4 출력 노드(NG)(또는 제2 출력 트랜지스터(MN8)의 게이트)에 접속될 수 있다.
제1 조건에서, 제1 보상 전류 발생기(34-1)는 미러링된 전류(Im1)를 생성하고, 생성된 미러링된 전류는 보상 전류(IC1)가 되어 제3 출력 노드(PG)(또는 제1 출력 트랜지스터(MP8)의 게이트)에 제공될 수 있다.
보상 전류(IC1)에 의하여 출력단(130)의 제1 출력 트랜지스터(MP8)의 게이트의 전압을 빠르게 낮아질 수 있고, 이로 인하여 출력 전압(VOUT)의 슬루율(예컨대, 상승 슬루율)을 높일 수 있다.
제2 조건에서, 제2 보상 전류 발생기(36-1)는 미러링된 전류(Im1)를 생성하고, 생성된 미러링된 전류는 보상 전류(IC2)가 되어 제4 출력 노드(NG)(또는 제2 출력 트랜지스터(MN8)의 게이트)에 제공될 수 있다.
보상 전류(IC2)에 의하여 출력단(130)의 제2 출력 트랜지스터(MN8)의 게이트의 전압을 빠르게 높일 수 있고, 이로 인하여 출력 전압(VOUT)의 슬루율(예컨대, 하강 슬루율)을 높일 수 있다.
도 6은 또 다른 실시 예에 따른 슬루율 보상 회로(102-2)이다. 도 6에서 도 4 및 도 5와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 생략하거나 간략하게 한다.
슬루율 보상 회로(102-2)는 도 4 및 도 5의 실시 예가 병합된 변형 예로서, 비교기(32), 제1 보상 전류 발생기(34-2), 및 제2 보상 전류 발생기(36-2)를 포함할 수 있다. 제1 보상 전류 발생기(34-2)는 도 4의 제2 NMOS 트랜지스터(TN3)와 도 5의 제2 NMOS 트랜지스터(TN3-1)를 모두 포함한 형태일 수 있다. 또한 제2 보상 전류 발생기(36-2)는 도 4의 제5 PMOS 트랜지스터(TP6)와 도 5의 제5 PMOS 트랜지스터(TP6-1)를 모두 포함한 형태일 수 있다.
제1 조건에서, 제1 보상 전류 발생기(34-2)는 제1 비교 전류(Id1)를 미러링한 결과에 따른 제3 미러링 전류(Im3) 및 제4 미러링 전류(Im4)를 생성할 수 있다. 이때 제3 미러링 전류(Im3) 및 제4 미러링 전류(Im4)는 제1 보상 전류(IC1)에 해당할 수 있다.
예컨대, 제3 미러링 전류(Im3)와 제4 미러링 전류(Im4)는 동일할 수 있으나, 이에 한정되는 것은 아니며, 미러링 배율에 따라 서로 다를 수도 있다.
제1 조건에서, 제1 보상 전류 발생기(34-2)는 제3 미러링 전류(Im3)를 제4 출력 노드(NG)에 제공할 수 있고, 제4 미러링 전류(Im4)를 제3 출력 노드(PG)에 제공할 수 있다.
제2 NMOS 트랜지스터(TN3)의 드레인이 제2 출력 트랜지스터(MN8)의 게이트에 연결되어 있으므로, 제3 미러링 전류(Im3)에 의하여 제2 출력 트랜지스터(MN8)의 게이트의 전압(VON)이 빠르게 낮아질 수 있고, 출력단(130)의 풀다운 패스가 오픈될 수 있다. 또한 제2 NMOS 트랜지스터(TN3-1)의 드레인이 제1 출력 트랜지스터(MP8)의 게이트에 연결되어 있으므로, 제4 미러링 전류(Im4)에 의하여 제1 출력 트랜지스터(MP8)의 게이트 전압(VOP)이 빠르게 낮아질 수 있고, 이로 인하여 출력 전압(VOUT)의 슬루율이 향상될 수 있다.
제2 조건에서, 제2 보상 전류 발생기(36-2)는 제2 비교 전류(Id2)를 미러링한 결과에 따른 제5 미러링 전류(Im5) 및 제6 미러링 전류(Im6)를 생성할 수 있다. 이때 제5 미러링 전류(Im5) 및 제6 미러링 전류(Im6)는 제2 보상 전류(IC2)에 해당할 수 있다. 예컨대, 제5 미러링 전류(Im5)와 제6 미러링 전류(Im6)는 동일할 수 있으나, 이에 한정되는 것은 아니며, 미러링 배율에 따라 서로 다를 수도 있다.
제2 조건에서, 제2 보상 전류 발생기(36-2)는 제5 미러링 전류(Im5)를 제3 출력 노드(PG)(또는 제1 출력 트랜지스터(MP8)의 게이트)에 제공할 수 있고, 제6 미러링 전류(Im6)를 제4 출력 노드(NG)(제2 출력 트랜지스터(MN8)의 게이트)에 제공할 수 있다.
제5 PMOS 트랜지스터(TP6)의 드레인은 제1 출력 트랜지스터(MP8)의 게이트에 연결되어 있으므로, 제5 미러링 전류(Im5)에 의하여 제1 출력 트랜지스터(MP8)의 게이트 전압은 빠르게 높아질 수 있고, 출력단(130)의 풀업 패스가 오픈될 수 있다. 또한 제5 PMOS 트랜지스터(TP6-1)의 드레인은 제2 출력 트랜지스터(MN8)의 게이트에 연결되어 있으므로, 제6 미러링 전류(Im6)에 의하여 제2 출력 트랜지스터(MN8)의 게이트 전압이 빠르게 높아질 수 있고, 이로 인하여 출력 전압(VOU)의 슬루율이 향상될 수 있다.
도 7은 또 다른 실시 예에 따른 슬루율 보상 회로(102-3)이다. 도 7에서 도 4와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 생략하거나 간략하게 한다.
도 7을 참조하면, 슬루율 보상 회로(102-3)는 도 4의 변형 예로서, 비교기(32), 제1 보상 전류 발생기(34-3) 및 제2 보상 전류 발생기(36-3)를 포함할 수 있다.
도 4와 비교할 때, 제1 보상 전류 발생기(34-3)는 트랜지스터(QN1)를 더 포함할 수 있고, 제2 보상 전류 발생기(36-4)는 트랜지스터(QP1)를 더 포함할 수 있다. QN1은 NMOS 트랜지스터일 수 있고, QP1는 PMOS 트랜지스터일 수 있다.
예컨대, 트랜지스터(QN1)는 제1 NMOS 트랜지스터(TN2)의 게이트에 접속된 게이트, 제2 전원에 접속된 소스, 및 제7 미러링 전류(Im7)를 출력하는 드레인을 포함할 수 있다. 트랜지스터(QN1)의 드레인은 제2 출력 노드(N2)에 접속될 수 있다.
예컨대, 트랜지스터(QP1)는 제4 PMOS 트랜지스터(TP5)의 게이트에 접속된 게이트, 제1 전원에 접속된 소스, 및 제8 미러링 전류(Im8)를 출력하는 드레인을 포함할 수 있다. 트랜지스터(QP1)의 드레인은 제1 출력 노드(N1)에 접속될 수 있다.
제1 조건에서, 제1 보상 전류 발생기(34-3)는 제1 비교 전류(Id1)를 미러링한 결과에 따른 제1 미러링 전류(Im1) 및 제7 미러링 전류(Im7)를 생성할 수 있다. 예컨대, 제1 미러링 전류(Im1)와 제7 미러링 전류(Im7)는 동일할 수 있으나, 이에 한정되는 것은 아니며, 미러링 배율에 따라 서로 다를 수도 있다. 제1 조건에서 제2 보상 전류 발생기(36-3)는 비활성화될 수 있다.
제1 조건에서, 제1 보상 전류 발생기(34-3)는 제1 미러링 전류(Im1)를 제4 출력 노드(NG)(또는 제2 출력 트랜지스터(MN8)의 게이트)에 제공할 수 있고, 제7 미러링 전류(Im7)를 제2 출력 노드(N2)에 제공할 수 있고, 제1 미러링 전류(Im1) 및 제7 미러링 전류(Im7)에 의하여, 출력 전압(VOUT)의 슬루율(예컨대, 상승 슬루율)을 높일 수 있다.
제2 조건에서, 제2 보상 전류 발생기(36-3)는 제2 비교 전류(Id2)를 미러링한 결과에 따른 제2 미러링 전류(Im2) 및 제8 미러링 전류(Im8)를 생성할 수 있다. 예컨대, 제2 미러링 전류(Im2)와 제8 미러링 전류(Im8)는 동일할 수 있으나, 이에 한정되는 것은 아니며, 미러링 배율에 따라 서로 다를 수도 있다. 제2 조건에서 제1 보상 전류 발생기(34-3)는 비활성화될 수 있다.
제2 조건에서, 제2 보상 전류 발생기(36-3)는 제2 미러링 전류(Im2)를 제3 출력 노드(PG)(제1 출력 트랜지스터(MP8)의 게이트)에 제공할 수 있고, 제8 미러링 전류(Im8)를 제1 출력 노드(N1)에 제공할 수 있고, 제2 미러링 전류(Im2) 및 제8 미러링 전류(Im8)에 의하여, 출력 전압(VOUT)의 슬루율(예컨대, 하강 슬루율)을 높일 수 있다.
도 8은 또 다른 실시 예에 따른 슬루율 보상 회로(102-4)이다. 도 8에서 도 5와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 생략하거나 간략하게 한다.
도 8을 참조하면, 슬루율 보상 회로(102-4)는 도 7의 변형 예로서, 비교기(32), 제1 보상 전류 발생기(34-4) 및 제2 보상 전류 발생기(36-4)를 포함할 수 있다.
도 7과 비교할 때, 제1 보상 전류 발생기(34-4)는 도 7의 제2 NMOS 트랜지스터(TN3) 대신에 도 5의 제2 NMOS 트랜지스터(TN3-1)를 포함할 수 있다. 또한 제2 보상 전류 발생기(36-4)는 도 7의 제5 PMOS 트랜지스터들(TP6) 대신에 도 5의 제5 PMOS 트랜지스터들(TP6-1)를 포함할 수 있다.
제1 조건에서, 제1 보상 전류 발생기(34-4)는 제1 미러링 전류(Im1)를 제3 출력 노드(PG)(제1 출력 트랜지스터(MP8)의 게이트)에 제공할 수 있고, 제7 미러링 전류(Im7)를 제2 출력 노드(N2)에 제공할 수 있고, 제1 미러링 전류(Im1) 및 제7 미러링 전류(Im7)에 의하여, 출력 전압(VOUT)의 슬루율(예컨대, 상승 슬루율)을 높일 수 있다.
제2 조건에서, 제2 보상 전류 발생기(36-4)는 제2 미러링 전류(Im2)를 제4 출력 노드(NG)(제2 출력 트랜지스터(NM8)의 게이트)에 제공할 수 있고, 제8 미러링 전류(Im8)를 제1 출력 노드(N1)에 제공할 수 있고, 제2 미러링 전류(Im2) 및 제8 미러링 전류(Im8)에 의하여, 출력 전압(VOUT)의 슬루율(예컨대, 하강 슬루율)을 높일 수 있다.
도 9는 또 다른 실시 예에 따른 슬루율 보상 회로(102-5)이다. 도 9에서 도 7 및 도 8과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 생략하거나 간략하게 한다.
도 9를 참조하면, 슬루율 보상 회로(102-5)는 도 6의 변형된 실시 예로서, 비교기(32), 제1 보상 전류 발생기(34-5) 및 제2 보상 전류 발생기(36-5)를 포함할 수 있다.
도 6의 실시 예와 비교할 때, 도 9의 제1 보상 전류 발생기(34-5)는 도 7의 NMOS 트랜지스터(QN1)를 더 포함할 수 있고, 도 9의 제2 보상 전류 발생기(36-5)는 도 7의 PMOS 트랜지스터(QP1)를 더 포함할 수 있다. 도 6 내지 도 8의 설명은 도 9의 실시 예에 적용 또는 준용될 수 있다.
제1 조건에서, 제1 보상 전류 발생기(34-5)는 제1 비교 전류(Id1)를 미러링한 결과에 기초하여, 제3 미러링 전류(Im3), 제4 미러링 전류(Im4), 및 제7 미러링 전류(Im7)를 생성할 수 있다. 제3 미러링 전류(Im3)는 제4 출력 노드(NG)에 제공되 수 있고, 제4 미러링 전류(Im4)는 제3 출력 노드(PG)에 제공될 수 있고, 제7 미러링 전류(Im7)은 제2 노드(N2)에 제공될 수 있다. 제1 조건에서, 제3 미러링 전류(Im3), 제4 미러링 전류(Im4), 및 제7 미러링 전류(Im7)에 의하여 출력 전압(VOUT)의 슬루율(예컨대, 상승 슬루율)을 높일 수 있다.
제2 조건에서, 제2 보상 전류 발생기(36-5)는 제2 비교 전류(Id2)를 미러링한 결과에 기초하여, 제5 미러링 전류(Im5), 제6 미러링 전류(Im6), 및 제8 미러링 전류(Im8)를 생성할 수 있다. 제5 미러링 전류(Im5)는 제3 출력 노드(PG)에 제공되 수 있고, 제6 미러링 전류(Im6)는 제3 출력 노드(NG)에 제공될 수 있고, 제8 미러링 전류(Im8)은 제1 노드(N1)에 제공될 수 있다. 제2 조건에서, 제5 미러링 전류(Im5), 제6 미러링 전류(Im6), 및 제8 미러링 전류(Im8)에 의하여 출력 전압(VOUT)의 슬루율(예컨대, 하강 슬루율)을 높일 수 있다.
도 10은 실시 예들에 따른 출력 전압(VOUT)의 파형을 나타낸다.
REF1은 슬루율 보상 회로를 구비하지 않는 경우의 출력 전압의 파형의 나타내고, REF2는 도 4의 슬루율 보상 회로(102)의 제1 보상 전류(Im1)이 제1 노드(N1)에 제공되고, 제2 보상 전류(Im2)가 제2 출력 노드(N2)에 제공되는 예에 대한 출력 전압의 파형을 나타낸다.
또한 g1은 도 4의 실시 예의 출력 전압(VOUT)의 파형을 나타내고, g2는 도 7의 실시 예의 출력 전압(VOUT)의 파형을 나타내고, g3는 도 8의 실시 예의 출력 전압(VOUT)의 파형을 나타낸다.
도 10을 참조하면, 슬루율 보상 회로(102, 102-3, 102-4)를 구비한 실시 예들 각각의 출력 전압의 슬루율은 REF1의 출력 전압의 슬루율보다 높다.
또한 도 7의 실시 예는 도 4의 실시 예와 비교할 때 풀 업 동작시 추가적인 보상 전류(예컨대, Im7)를 부하단(120)의 제2 출력 노드(N2)에 제공하고, 풀 다운 동작시 추가적인 보상 전류(예컨대, Im8)를 제1 출력 노드(N1)에 제공하므로, 출력 전압(VOUT)의 슬루율이 향상될 수 있다.
또한 도 8의 실시 예는 도 5의 실시 예와 비교할 때, 풀 업 또는 풀 다운 동작시 추가적인 보상 전류(예컨대, Im7 또는 Im8)가 제공되므로, 출력 전압(VOUT)의 슬루율이 향상될 수 있다.
또한 도 7 및 도 8의 실시 예는 REF2와 비교할 때, 풀 업 동작시 추가적인 보상 전류(예컨대, Im1)를 부하단(120)의 제4 출력 노드(NG)(또는 제3 출력 노드(PG))에 제공하고, 풀 다운 동작시 추가적인 보상 전류(예컨대, Im2)를 제3 출력 노드(PG)(또는 제4 출력 노드(NG))에 제공하므로, 출력 전압(VOUT)의 슬루율이 향상될 수 있다.
실시 예는 입력 신호(VIN)와 출력 신호(VOUT)을 비교한 결과에 따른 비교 전류(Id1, Id2)를 미러링하고, 미러링된 전류를 보상 전류를 이용하여 풀 업-풀 다운 구동부인 출력단(130)의 트랜지스터들(MP8, MN8)의 게이트 전압(VOP, VON)을 직접 제어함으로써, 출력 신호(VOUT)가 빠른 슬루율을 갖도록 할 수 있다.
또한 실시 예에 따른 출력 버퍼는 추가적인 회로없이 출력 전압의 슬루율을 향상시킬 수 있으므로, 소면적 구현이 가능하다.
도 11은 실시 예에 따른 소스 드라이버(200)의 개략적인 블록도를 나타낸다.
도 11을 참조하면, 소스 드라이버(200)는 쉬프트 레지스터(shift register, 1110), 제1 데이터 저장부(1120), 제2 데이터 저장부(1130), 레벨 쉬프팅 블록(1140), 디지털-아날로그 변환부(1160), 및 출력부(1170)를 포함한다.
쉬프트 레지스터(1110)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)들을 발생한다.
예컨대, 쉬프트 레지스터(1110)는 타이밍 컨트롤러(미도시)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)을 발생할 수 있다. 여기서 수평 시작 신호는 스타트 펄스(Start Pulse)와 혼용될 수 있다.
제1 데이터 저장부(1120)는 쉬프트 레지스터(210)에 의하여 발생하는 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여, 타이밍 컨트롤러(미도시)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)를 저장한다.
제1 데이터 저장부(1120)는 복수의 제1 래치들(미도시)을 포함할 수 있으며, 복수의 제1 래치들은 데이터(D1 ~ Dn, n>1인 자연수)를 저장할 수 있다.
예컨대, 타이밍 컨트롤러(205)로부터 수신되는 데이터는 R(Red), G(Green), 및 B(Blue) 데이터일 수 있으며, 제1 데이터 저장부(1120)의 제1 래치들은 R, G, B 데이터를 저장할 수 있다.
예컨대, 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여 타이밍 컨트롤러(205)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)는 제1 데이터 저장부(1120)에 포함된 제1 래치들에 순차적으로 저장될 수 있다.
제2 데이터 저장부(1130)는 타이밍 컨트롤러(205)로부터 공급되는 제어 신호(LD)에 응답하여 제1 데이터 저장부(1120)로부터 출력되는 데이터를 저장한다.
예컨대, 제2 데이터 저장부(1130)는 제1 데이터 저장부(1120)로부터 출력되는 데이터를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
예컨대, 수평 라인 기간은 디스 플레이 패널의 한 개의 수평 라인(204)에 대응하는 데이터를 제1 래치부(130)의 제1 래치들에 모두 저장 완료되는데 필요한 기간일 수 있다. 예컨대, 수평 라인 기간은 수평 라인 신호의 한 주기를 의미할 수도 있다.
제2 데이터 저장부(1130)는 복수의 제2 래치들을 포함할 수 있으며, 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있다.
레벨 쉬프터부(1140)는 제2 데이터 저장부(1130)로부터 제공되는 데이터의 전압 레벨을 변환한다. 예컨대, 레벨 쉬프터부(1140)는 제2 데이터 저장부(1130)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(1140)는 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
디지털-아날로그 변환부(1160)는 레벨 쉬프터부(1140)의 출력, 즉 디지털 데이터를 아날로그 신호로 변환한다. 예컨대, 디지털-아날로그 변환부(1160)는 복수의 레벨 쉬프터들에 대응하는 복수의 디지털-아날로그 변환기들을 포함할 수 있다.
출력부(1160)는 디지털-아날로그 변환부(1160)로부터 출력되는 아날로그 신호를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 아날로그 신호를 출력한다.
출력부(1160)는 복수의 디지털-아날로그 변환기들로부터 출력되는 아날로그 신호들을 증폭 또는 버퍼링하기 위한 출력 버퍼들 또는 출력 버퍼들을 포함할 수 있다.
출력부(1160)는 상술한 실시 예에 따른 출력 버퍼(100)를 포함할 수 있다.
예컨대, 출력부(1160)의 복수의 출력 버퍼들을 포함할 수 있고, 복수의 출력 버퍼들은 디지털-아날로그 변환부(1160)로부터 출력되는 아날로그 신호들을 증폭하여 복수의 데이터 라인들 중 대응하는 어느 하나에 제공할 수 있다. 예컨대, 복수의 출력 버퍼들 각각은 도 1의 실시 예에 따른 출력 버퍼일 수 있다.
도 12는 실시 예에 따른 소스 드라이버(200)를 포함하는 디스플레이 장치(300)를 나타낸다.
도 12를 참조하면, 디스플레이 장치(300)는 디스 플레이 패널(201), 컨트롤러(205, 또는 " 타이밍 컨트롤러"), 데이터 드라이버부(210), 및 게이트 드라이버부(220)를 포함한다.
디스 플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221)과, 열(cloumn)을 이루는 데이터 라인들(231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소(pixels, 예컨대, P1)을 포함할 수 있다. 화소(P1)는 복수 개일 수 있으며, 각 화소(P1)는 트랜지스터(Ta), 및 커패시터(Ca)를 포함할 수 있다.
컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 데이터 드라이버부(210)를 제어하기 위한 데이터 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 게이트 제어 신호(G_CONT)를 출력한다.
예컨대, 데이터 제어 신호(CONT)는 데이터 드라이버 집적 회로의 쉬프트 레지스터(1110)에 입력되는 수평 시작 신호, 제어 신호(LD), 인에이블 신호(En), 및 클럭 신호(CLK)를 포함할 수 있다.
게이트 드라이버부(220)는 게이트 라인들(221)을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 제어 신호를 게이트 라인들로 출력할 수 있다.
데이터 드라이버부(210)는 데이터 라인들(231)을 구동하며, 복수의 데이터 드라이버들(210-1 내지 210-P, P>1인 자연수)을 포함할 수 있다. 예컨대, 데이터 드라이버는 실시 예에 따른 소스 드라이버(100)일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 입력 신호 및 제2 입력 신호를 차동 증폭한 결과에 따른 제1 및 제2 차동 전류를 발생하는 제1 증폭기 및 상기 제1 및 제2 입력 신호들을 차동 증폭한 결과에 따른 제3 및 제4 차동 전류를 발생하는 제2 증폭기를 포함하는 입력단;
    상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되고 제1 전원과 제2 노드 사이에 접속되는 제1 및 제2 트랜지스터들 및 상기 제2 차동 전류가 제공되는 제3 노드에서 직렬 연결되고 상기 제1 전원과 제4 노드 사이에 접속되는 제3 및 제4 트랜지스터를 포함하는 제1 전류 미러;
    상기 제3 차동 전류가 제공되는 제5 노드에서 직렬 연결되고 제2 전원과 제6 노드 사이에 접속되는 제5 및 제6 트랜지스터들 및 상기 제4 차동 전류가 제공되는 제7 노드에서 직렬 연결되고 상기 제1 전원과 제8 노드 사이에 접속되는 제7 및 제8 트랜지스터를 포함하는 제2 전류 미러;
    상기 제4 노드에 접속되는 게이트를 포함하고 상기 제1 전원과 출력 노드 사이에 접속되는 제1 출력 트랜지스터 및 상기 제8 노드에 접속되는 게이트를 포함하고 상기 제2 전원과 상기 출력 노드 사이에 접속되는 제2 출력 트랜지스터를 포함하는 출력단; 및
    상기 제1 입력 신호의 전압 및 상기 제2 입력 신호의 전압을 비교한 결과에 따라 생성된 비교 전류를 미러링하고, 미러링된 전류를 상기 제4 노드 및 상기 제8 노드 중 적어도 하나에 제공하는 슬루율 보상 회로를 포함하는 출력 버퍼.
  2. 제1항에 있어서,
    상기 제3 노드와 상기 출력 노드 사이에 접속되는 제1 커패시터 및 상기 제7 노드와 상기 출력 노드 사이에 접속되는 제2 커패시터를 더 포함하는 출력 버퍼.
  3. 제1항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제8 노드에 제공하는 출력 버퍼.
  4. 제1항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제4 노드에 제공하는 출력 버퍼.
  5. 제3항에 있어서,
    상기 슬루율 보상 회로는,
    상기 출력 노드와 상기 제2 전원과 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제4 노드에 제공하는 출력 버퍼.
  6. 제4항에 있어서,
    상기 슬루율 보상 회로는,
    상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 미러링 전류를 상기 제8 노드에 제공하는 출력 버퍼.
  7. 제1항에 있어서,
    상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 큰 출력 버퍼.
  8. 제1항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류 및 제2 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제4 노드에 제공하고, 상기 제2 미러링 전류를 상기 제8 노드에 제공하는 출력 버퍼.
  9. 제8항에 있어서,
    상기 슬루율 보상 회로는,
    상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제3 미러링 전류 및 제4 미러링 전류를 생성하고, 상기 제3 미러링 전류를 상기 제4 노드에 제공하고, 상기 제4 미러링 전류를 상기 제8 노드에 제공하는 출력 버퍼.
  10. 제1항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류 및 제2 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제8 노드에 제공하고, 상기 제2 미러링 전류를 상기 제7 노드에 제공하는 출력 버퍼.
  11. 제10항에 있어서,
    상기 슬루율 보상 회로는,
    상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제3 미러링 전류 및 제4 미러링 전류를 생성하고, 상기 제3 미러링 전류를 상기 제4 노드에 제공하고, 상기 제4 미러링 전류를 상기 제3 노드에 제공하는 출력 버퍼.
  12. 제1항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류 및 제2 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제4 노드에 제공하고, 상기 제2 미러링 전류를 상기 제7 노드에 제공하는 출력 버퍼.
  13. 제12항에 있어서,
    상기 슬루율 보상 회로는,
    상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제3 미러링 전류 및 제4 미러링 전류를 생성하고, 상기 제3 미러링 전류를 상기 제8 노드에 제공하고, 상기 제4 미러링 전류를 상기 제3 노드에 제공하는 출력 버퍼.
  14. 제1항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류를 생성하고, 상기 제1 비교 전류를 미러링한 결과에 따른 제1 미러링 전류, 제2 미러링 전류, 및 제3 미러링 전류를 생성하고, 상기 제1 미러링 전류를 상기 제8 노드에 제공하고, 상기 제2 미러링 전류를 상기 제4 노드에 제공하고, 상기 제3 미러링 전류를 상기 제7 노드에 제공하는 출력 버퍼.
  15. 제14항에 있어서,
    상기 슬루율 보상 회로는,
    상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하고, 상기 제2 비교 전류를 미러링한 결과에 따른 제4 미러링 전류, 제5 미러링 전류, 및 제6 미러링 전류를 생성하고, 상기 제4 미러링 전류를 상기 제4 노드에 제공하고, 상기 제5 미러링 전류를 상기 제8 노드에 제공하고, 상기 제6 미러링 전류를 상기 제3 노드에 제공하는 출력 버퍼.
  16. 제1항에 있어서,
    상기 제2 노드와 상기 제5 노드 사이에 접속되고 제1 제어 전압에 의하여 제어되는 제1 트랜스미션 게이트; 및
    상기 제4 노드와 상기 제7 노드 사이에 접속되고 제2 제어 전압에 의하여 제어되는 제2 트랜스미션 게이트를 더 포함하는 출력 버퍼.
  17. 제1항에 있어서,
    상기 제1 입력 신호의 전압은 상기 출력 노드의 전압이 피드백되어 제공되는 출력 버퍼.
  18. 제17항에 있어서,
    상기 슬루율 보상 회로는,
    상기 제1 입력 신호의 전압과 상기 제2 입력 신호의 전압을 비교한 결과에 기초하여 상기 제1 전원과 상기 출력 노드 사이에 흐르는 제1 비교 전류 또는 상기 출력 노드와 상기 제2 전원 사이에 흐르는 제2 비교 전류를 생성하는 비교기;
    상기 제1 비교 전류를 미러링하고 미러링된 전류를 생성하는 제3 전류 미러; 및
    상기 제2 비교 전류를 미러링한고 미러링된 전류를 생성하는 제4 전류 미러를 포함하는 출력 버퍼.
  19. 입력 신호와 출력 신호를 차동 증폭하는 입력단;
    상기 입력단으로부터 차동 전류들이 제공되는 제1 전류 미러와 제2 전류 미러;
    상기 제1 전류 미러와 접속되는 게이트를 포함하는 제1 출력 트랜지스터 및 상기 제2 전류 미러와 접속되는 게이트를 포함하는 제2 출력 트랜지스터를 포함하는 출력단; 및
    상기 제1 입력 신호의 전압 및 상기 제2 입력 신호의 전압을 비교한 결과에 따라 생성된 비교 전류를 미러링하고, 미러링된 전류를 상기 제1 출력 트랜지스터의 게이트 또는 상기 제2 출력 트랜지스터의 게이트에 제공하는 슬루율 보상 회로를 포함하는 출력 버퍼.
  20. 데이터를 저장하는 래치;
    상기 래치로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터;
    상기 레벨 쉬프터의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환기; 및
    상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며,
    상기 출력 버퍼는 청구항 제1항 내지 제19항 중 어느 한 항에 기재된 출력 버퍼를 포함하는 소스 드라이버.
KR1020210011534A 2021-01-27 2021-01-27 출력 버퍼, 및 이를 포함하는 소스 드라이버 KR20220108489A (ko)

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