KR20100063494A - 저전력으로 동작하는 증폭기 - Google Patents

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Abstract

저전력으로 동작하는 증폭기가 개시된다. 본 발명의 실시예에 따른 증폭기의제 1 입력부는, 각각 일단이 상기 출력 노드와 연결되고 타단이 상기 입력 트랜지스터들 중 대응되는 입력 트랜지스터에 연결되는 제 1 제어 회로 및 제 2 제어 회로를 구비하여, 상기 증폭기의 동작 모드에 따라 상기 입력 트랜지스터들로 유입되거나 상기 입력 트랜지스터들로부터 유출되는 전류의 양을 제어함으로써, 상기 증폭기의 슬루 레이트를 증가시키기 위해 상기 제 A 바이어스 전류를 증가시키더라도 상기 제 B 바이어스 전류 및 상기 정지 전류는 증가되지 아니한다. 본 발명의 실시예에 따른 증폭기는 저전력으로 동작할 수 있는 장점이 있다.

Description

저전력으로 동작하는 증폭기{Low power operational amplifier}
본 발명은 반도체 장치에 관한 것으로서, 특히 저전력으로 동작할 수 있는 증폭기에 관한 것이다.
일반적으로CMOS 트랜지스터를 구비하는 푸시-풀(push-pull) 증폭 회로가 널리 사용되고 있다. 통상 음향 증폭기로서 많이 이용되고 있는 증폭 회로는 아날로그 증폭 회로와 디지털 증폭 회로로 대별된다.
그 중 선형성이 중요한 요소가 되는 아날로그 증폭 회로에는 A급(class A), B급(class B) 및 AB급(class AB) 증폭 회로가 있고 디지털 증폭 회로에는 D급(class D) 증폭 회로가 있다.
본 발명은 전류 소모를 줄여 저전력으로 동작할 수 있는 증폭기를 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 클래스 AB 입력단을 구비하는 폴디드 캐스코드 증폭기에 있어서, 제 A 바이어스 전류가 공급되고, 상기 증폭기의 입력 전압 및 출력 전압의 차이를 대응되는 전류량으로 변환하는 입력 트랜지스터들을 구비하는 제 1 입력부; 제 B 바이어스 전류가 공급되고, 상기 제 1 입력부에 의한 전류량의 변화에 응답하여 대응되는 노드의 전압을 제어하는 제 2 입력부; 및 상기 제 2 입력부의 노드와 연결되는 출력 제어 수단에 의해 제어되는 출력 전압을 출력하고, 상기 출력 제어 수단으로부터 접지 전압으로 흐르는 정지 전류가 생성되는 출력부를 구비한다.
이때, 상기 제 1 입력부는, 각각 일단이 상기 출력 노드와 연결되고 타단이 상기 입력 트랜지스터들 중 대응되는 입력 트랜지스터에 연결되는 제 1 제어 회로 및 제 2 제어 회로를 구비하여, 상기 증폭기의 동작 모드에 따라 상기 입력 트랜지스터들로 유입되거나 상기 입력 트랜지스터들로부터 유출되는 전류의 양을 제어함으로써, 상기 증폭기의 슬루 레이트를 증가시키기 위해 상기 제 A 바이어스 전류를 증가시키더라도 상기 제 B 바이어스 전류 및 상기 정지 전류는 증가되지 아니한다.
바람직하게는, 상기 제 1 입력부는, 전원 전압 및 제 11 노드에 연결되어 제 1 바이어스 전류를 상기 제 11 노드에 공급하는 제 1 전류원; 접지 전압 및 제 12 노드에 연결되어 상기 제 12 노드로부터 제 2 바이어스 전류를 유출시키는 제 2 전류원; 및 일단이 상기 제 11 노드 또는 제 12 노드에 연결되고, 타단이 상기 제 2 입력부에 연결되며, 상기 입력 전압 및 상기 출력 전압 중 대응되는 전압의 전압 레벨에 의해 게이팅되는 입력 트랜지스터들을 구비할 수 있다.
바람직하게는, 상기 제 1 제어 회로는, 전원 전압 및 제 13 노드에 연결되고 상기 제 1 바이어스 전류보다 n(n은 2 이상의 자연수)-1배 큰 제 3 바이어스 전류를 상기 제 13 노드에 공급하는 제 3 전류원; 상기 제 13 노드 및 상기 출력 노드 사이에 연결되고, 상기 입력 전압 및 상기 출력 전압 중 서로 다른 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 11 제어 트랜지스터 및 제 12 제어 트랜지스터; 상기 제 11 노드 및 상기 제 13 노드 사이에 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 하나의 전압의 전압 레벨에 의해 게이팅되며 서로 직렬로 연결되는 제 13 제어 트랜지스터 및 제 14 제어 트랜지스터; 및 상기 제 13 제어 트랜지스터 및 제 14 제어 트랜지스터와 병렬로 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 상기 제 13 제어 트랜지스터 및 제 14 제어 트랜지스터를 게이팅하지 아니하는 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 15 제어 트랜지스터 및 제 16 제어 트랜지스터를 구비할 수 있다.
이때, 상기 제 11 제어 트랜지스터 내지 상기 제 16 제어 트랜지스터 중 적어도 하나의 제어 트랜지스터는, 복수개로 구비될 수 있다.
바람직하게는, 상기 제 2 제어 회로는, 접지 전압 및 제 14 노드에 연결되고 상기 제 1 바이어스 전류보다 n(n은 2 이상의 자연수)-1배 큰 제 4 바이어스 전류 를 상기 제 14 노드로부터 유출시키는 제 4 전류원; 상기 제 14 노드 및 상기 출력 노드 사이에 연결되고, 상기 입력 전압 및 상기 출력 전압 중 서로 다른 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 21 제어 트랜지스터 및 제 22 제어 트랜지스터; 상기 제 12 노드 및 상기 제 14 노드 사이에 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 하나의 전압의 전압 레벨에 의해 게이팅되며 서로 직렬로 연결되는 제 23 제어 트랜지스터 및 제 24 제어 트랜지스터; 및 상기 제 23 제어 트랜지스터 및 제 24 제어 트랜지스터와 병렬로 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 상기 제 23 제어 트랜지스터 및 제 24 제어 트랜지스터를 게이팅하지 아니하는 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 25 제어 트랜지스터 및 제 26 제어 트랜지스터를 구비할 수 있다.
이때, 상기 제 11 제어 트랜지스터 내지 상기 제 16 제어 트랜지스터 중 적어도 하나의 제어 트랜지스터는, 복수개로 구비될 수 있다.
바람직하게는, 상기 입력 트랜지스터들은, 일단이 상기 제 11 노드와 연결되고, 타단이 상기 제 2 입력부의 제 25 노드에 연결되며, 상기 입력 전압에 의해 게이팅되는 제 1 입력 트랜지스터; 일단이 상기 제 12 노드와 연결되고, 타단이 상기 제 2 입력부의 제 22 노드에 연결되며, 상기 입력 전압에 의해 게이팅되는 제 2 입력 트랜지스터; 일단이 상기 제 12 노드와 연결되고, 타단이 상기 제 2 입력부의 제 21 노드에 연결되며, 상기 출력 전압에 의해 게이팅되는 제 3 입력 트랜지스터; 및 일단이 상기 제 11 노드와 연결되고, 타단이 상기 제 2 입력부의 제 24 노드에 연결되며, 상기 출력 전압에 의해 게이팅되는 제 4 입력 트랜지스터일 수 있다.
이때, 상기 출력부의 출력 제어 수단이, 전원 전압과 접지 전압 사이에 직렬로 연결되고 공통 노드가 상기 출력 노드에 연결되는 풀업 트랜지스터 및 풀다운 트랜지스터라 할 때, 상기 입력 전압이 상기 출력 전압보다 큰 동작 모드에서, 상기 제 22 노드는, 상기 풀업 트랜지스터의 게이팅을 제어하는 제 2 입력부의 제 27 노드의 노드 전압을 낮추는 것일 수 있다.
또는, 상기 입력 전압이 상기 출력 전압보다 작은 동작 모드에서, 상기 제 25 노드는, 상기 풀다운 트랜지스터의 게이팅을 제어하는 제 2 입력부의 제 28 노드의 노드 전압을 높이는 것일 수 있다.
또는, 상기 입력 전압이 상기 출력 전압과 같은 동작 모드에서, 상기 제 22 노드 및 상기 제 25 노드는, 변화되지 아니할 수 있다.
본 발명의 실시예에 따른 증폭기는 저전력으로 동작할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 증폭기를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 증폭기(100)는 제 1 입력부(120), 제 2 입력부(140) 및 출력부(160)를 구비한다.
제 1 입력부(120)는 증폭기(100)의 입력(IN)과 출력(VOUT) 사이의 전압 차이를 전류로 변환한다. 제 2 입력부(140)는 제 1 입력부(120)의 전류량의 변화에 응답하여, 출력 노드(NOUT)의 전압 레벨에 영향을 미치는 노드들(N27, N28)의 전압 레벨을 제어한다. 출력부(160)는 제 1 입력부(120) 및 제 2 입력부(140)에 의해 제어되는 전류에 의해 변화되는 출력 노드(NOUT)의 전압을 출력 전압으로 하여, 외부에 전달한다.
본 발명의 실시예에 따른 증폭기는 입력단(제1 입력부 및 제2 입력부)으로서 폴디드 캐스코드 OTA(Operational Transconductance Amplifier)를 이용한다. 여기서, 폴디드 캐스코드 OTA는 전압 차이를 전류로 변환시키는 동작을 수행하는 회로를 말한다.
궁극적으로, 증폭기(100)의 입력(IN)과 출력(VOUT) 사이의 차이에 대응되어 생성되는 전류는, 출력 노드(NOUT)의 전압 레벨을 제어한다. 이에 대한, 더 자세한 설명은 후술된다.
제 1 입력부(120)는 제 1 제어 회로(122) 및 제 2 제어 회로(124)를 구비한다. 제 1 제어 회로(122)는 제 3 바이어스 전류(IS3)를 일정비로 나누어, 각각 제 1 입력부(120) 및 출력 노드(NOUT)로 유입한다. 제 2 제어 회로(124)도 마찬가지로, 제 4 바이어스 전류(IS4)를 일정비로 나누어, 각각 제 1 입력부(120) 및 출력 노드(NOUT)로부터 유출시킨다.
이때, 제 1 제어 회로(122) 및 제 2 제어 회로(124)는 증폭기(100)의 동작 모드에 따라, 다른 비율로 대응되는 바이어스 전류를 나눈다. 이하에서는 본 발명의 실시예에 따른 제 1 입력부의 구조, 및 각 동작 모드에 따른 제 1 입력부의 동작을 나타내는 도 2 내지 도 5를 참조하여, 제 1 입력부에 대하여 더 자세히 설명한다.
먼저 도 2를 참조하면, 제 1 입력부(120)는 전술한 바와 같이, 증폭기(100)의 입력(IN)과 출력(VOUT) 사이의 전압 차이를 전류로 변환하기 위해, 각각, 증폭기의 입력(이하, 제 1 입력 신호(INP)라 함)에 응답하여 턴온되는 제 1 입력 트랜지스터(ITR1) 및 제 2 입력 트랜지스터(ITR2)와, 증폭기의 출력(이하, 제 2 입력 신호(INN)라 함)에 응답하여 턴온되는 제 3 입력 트랜지스터(ITR3) 및 제 4 입력 트랜지스터(ITR4)를 구비한다.
제 1 입력 트랜지스터(ITR1) 및 제 4 입력 트랜지스터(ITR4)에는 제 11 노드(N11)로부터 제 1 토탈 전류(Iptot)가 유입된다. 반면, 제 2 입력 트랜지스터(ITR2) 및 제 3 입력 트랜지스터(ITR3)와 연결되는 제 12 노드(N12)로부터 제 2 토탈 전류(Intot)가 유출된다.
제 11 노드(N11)에는 제 1 바이어스 전류(IS1) 및 제 1 제어 전류(Iadp)가 유입된다. 즉, 제 1 토탈 전류(Iptot)는 제 1 바이어스 전류(IS1) 및 제 1 제어 전류(Iadp)를 합한 전류량을 갖는다. 제 1 바이어스 전류(IS1)는 전원 전압(VDD)과 제 11 노드(N11) 사이에 위치하는 전류원으로부터 공급되는 전류로, "a"의 전류량을 갖는다.
제 1 제어 전류(Iadp)는 제 1 제어 회로(122)에 의해 유입된다.
제 1 제어 회로(122)는 제 13 노드(N13) 및 제 11 노드(N11) 사이에 연결되는 복수개의 트랜지스터들(MPc1 ~ MPc6)을 구비한다. 구체적으로, 직렬로 연결되는 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2), 제 13 제어 트랜지스터(MPc3) 및 제 14 제어 트랜지스터(MPc4), 및 제 15 제어 트랜지스터(MPc5) 및 제 16 제어 트랜지스터(MPc6)가, 제 13 노드(N13) 및 제 11 노드(N11) 사이에 병렬로 연결된다.
이때, 제 11 제어 트랜지스터(MPc1) 내지 제 16 제어 트랜지스터(MPc6)의 온-오프에 따라, 제 1 제어 전류(Iadp)의 전류량이 달라진다. 제 1 제어 전류(Iadp)의 전류량의 변화는 제 1 토탈 전류(Iptot)의 전류량을 변화시킨다.
또한, 전원 전압(VDD)과 제 13 노드(N13) 사이의 전류원에 의한 제 3 바이어스 전류(IS3)는, 제 11 제어 트랜지스터(MPc1) 내지 제 16 제어 트랜지스터(MPc6)의 온-오프에 따른 비율에 의해, 제 1 제어 전류(Iadp)와 제 1 제어 역전류(Iadpb)로 나뉜다. 이때, 제 3 바이어스 전류(IS3)는 제 1 바이어스 전류(IS1)가 "a"의 전류량을 가질 때, "(n-1)*a"로 설정될 수 있다. 이때, n은 1보다 큰 수이다.
제 1 제어 역전류(Iadpb)는 출력 노드(NOUT)로 유입되므로, 제 11 제어 트랜지스터(MPc1) 내지 제 16 제어 트랜지스터(MPc6)의 온-오프에 따라, 출력 노드(NOUT)의 전압 레벨(Vout)이 달라진다. 각 트랜지스터의 온-오프 조건 및 그에 따른 출력 노드의 변화에 대한 더 자세한 설명은 후술된다.
계속해서, 도 2를 참조하면, 제 12 노드(N12)로부터 제 2 바이어스 전 류(IS2) 및 제 2 제어 전류(Iadn)가 유출된다. 즉, 제 2 토탈 전류(Intot)는 제 2 바이어스 전류(IS2) 및 제 2 제어 전류(Iadn)를 합한 전류량을 갖는다. 제 2 바이어스 전류(IS2)는 접지 전압(VSS)과 제 12 노드(N12) 사이에 위치하는 전류원에 대한 전류로, 제 1 바이어스 전류(IS1)와 마찬가지로, "a"의 전류량을 갖는다.
제 2 제어 전류(Iadn)는 제 2 제어 회로(124)에 의해 제 2 입력 트랜지스터(ITR2) 및 제 3 입력 트랜지스터(ITR3)로부터(제 12 노드(N12)로 부터) 유출된다.
제 2 제어 회로(124)는 제 12 노드(N12) 및 제 14 노드(N14) 사이에 연결되는 복수개의 트랜지스터들(MNc1 ~ MNc6)을 구비한다. 구체적으로, 직렬로 연결되는 제 21 제어 트랜지스터(MNc1) 및 제 22 제어 트랜지스터(MNc2), 제 23 제어 트랜지스터(MNc3) 및 제 24 제어 트랜지스터(MNc4), 및 제 25 제어 트랜지스터(MNc5) 및 제 26 제어 트랜지스터(MNc6)가, 제 12 노드(N12) 및 제 14 노드(N14) 사이에 병렬로 연결된다.
이때, 제 21 제어 트랜지스터(MNc1) 내지 제 26 제어 트랜지스터(MNc6)의 온-오프에 따라, 제 2 제어 전류(Iadn)의 전류량이 달라진다. 제 2 제어 전류(Iadn)의 전류량의 변화는 제 2 토탈 전류(Intot)의 전류량을 변화시킨다.
또한, 접지 전압(VSS)과 제 14 노드(N14) 사이의 전류원에 의한 제 4 바이어스 전류(IS4)는, 제 21 제어 트랜지스터(MNc1) 내지 제 26 제어 트랜지스터(MNc6)의 온-오프에 따른 비율에 의해, 제 2 제어 전류(Iadn)와 제 2 제어 역전류(Iadnb)로 나뉜다. 이때, 제 4 바이어스 전류(IS4)는 제 3 바이어스 전류(IS3)와 마찬가지 로, "(n-1)*a"로 설정될 수 있다.
제 2 제어 역전류(Iadnb)는 출력 노드(NOUT)로뷰터 유출되므로, 제 21 제어 트랜지스터(MNc1) 내지 제 216 제어 트랜지스터(MNc6)의 온-오프에 따라, 출력 노드(NOUT)의 전압 레벨(Vout)이 달라진다. 각 트랜지스터의 온-오프 조건 및 그에 따른 출력 노드의 변화에 대한 더 자세한 설명은 후술된다.
도 3 내지 도 5는 각각, 도 1의 증폭기의 동작 모드에 따른 도 2의 제 1 입력부의 동작을 나타내는 도면이다.
도 3은 제 1 동작 모드에서의 도 2의 제 1 입력부의 동작을 나타내는 회로도이다. 이때, 제 1 동작 모드는 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 큰 경우를 말한다. 즉, 제 1 동작 모드는 증폭기의 입력 전압이 출력 전압보다 큰 경우를 말한다.
도 2 및 도 3을 참조하면, 제 11 제어 트랜지스터(MPc1), 제 15 제어 트랜지스터(MPc5) 및 제 16 제어 트랜지스터(MPc6)는 제 1 입력 신호(INP)에 의해 게이팅되고, 제 12 제어 트랜지스터(MPc2), 제 13 제어 트랜지스터(MPc3) 및 제 14 제어 트랜지스터(MPc4)는 제 2 입력 신호(INN)에 의해 게이팅된다. 제 11 제어 트랜지스터(MPc1) 내지 제 16 제어 트랜지스터(MPc6)는 모두, PMOS 트랜지스터일 수 있다.
이때, 제 1 입력 신호(INP)와 제 2 입력 신호(INN) 사이의 전압 차이는 각각 입력되는 트랜지스터의 게이팅을 달리할 수 있는 정도 이상임을 가정한다. 또한, 출력 전압(VOUT)은 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)와, 제 21 제어 트랜지스터(MPc1) 및 제 22 제어 트랜지스터(MNc2)가 세츄레이션 영역(saturation region)에서 동작할 수 있는 전압 레벨을 갖는 것으로 가정한다.
따라서, 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 큰 제 1 동작 모드에서, 제 11 제어 트랜지스터(MPc1), 제 15 제어 트랜지스터(MPc5) 및 제 16 제어 트랜지스터(MPc6)는 오프되고, 제 13 제어 트랜지스터(MPc3) 및 제 14 제어 트랜지스터(MPc4)는 온된다. 이때, 제 12 제어 트랜지스터(MPc2)는 제 11 제어 트랜지스터(MPc1)가 오프되므로, 오프된다.
그 결과, 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)에 흐르는 제 1 제어 역전류(Iadpb)는 "0"이 되고, 제 1 제어 전류(Iadp)는 제 3 바이어스 전류(IS3)와 같은 "(n-1)*a"의 전류량을 가질 수 있다. 이때, 누설 전류 및 각 트랜지스터들에 의하여 소모되는 전류량은 고려하지 아니하다. 따라서, 제 11 노드(N11)로 유입되는 제 1 토탈 전류(Iptot)는 "(n-1)*a"의 제 1 제어 전류(Iadp)와 "a"의 제 1 바이어스 전류(IS1)의 합이므로, 제 1 토탈 전류(Iptot)는 "n*a"의 값을 가질 수 있다.
계속해서, 도 2 및 도 3을 참조하면, 제 21 제어 트랜지스터(MNc1), 제 25 제어 트랜지스터(MPc5) 및 제 26 제어 트랜지스터(MNc6)는 제 1 입력 신호(INP)에 의해 게이팅되고, 제 22 제어 트랜지스터(MNc2), 제 23 제어 트랜지스터(MNc3) 및 제 24 제어 트랜지스터(MNc4)는 제 2 입력 신호(INN)에 의해 게이팅된다. 제 21 제어 트랜지스터(MNc1) 내지 제 26 제어 트랜지스터(MNc6)는 모두, NMOS 트랜지스터일 수 있다.
따라서, 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레 벨보다 큰 제 1 동작 모드에서, 제 25 제어 트랜지스터(MPc5) 및 제 26 제어 트랜지스터(MNc6)는 온되고, 제 22 제어 트랜지스터(MNc2), 제 23 제어 트랜지스터(MNc3) 및 제 24 제어 트랜지스터(MNc4)는 오프된다. 이때, 제 21 제어 트랜지스터(MNc1)는 제 22 제어 트랜지스터(MNc2)가 오프되므로, 오프된다.
그 결과, 제 21 제어 트랜지스터(MNc1) 및 제 22 제어 트랜지스터(MNc2)에 흐르는 제 2 제어 역전류(Iadnb)는 "0"이 되고, 제 2 제어 전류(Iadn)는 제 4 바이어스 전류(IS4)와 같은 "(n-1)*a"의 전류량을 가질 수 있다. 이때, 누설 전류 및 각 트랜지스터들에 의하여 소모되는 전류량은 고려하지 아니하다. 따라서, 제 12 노드(N11)로부터 유출되는 제 2 토탈 전류(Intot)는 "(n-1)*a"의 제 2 제어 전류(Iadn)와 "a"의 제 2 바이어스 전류(IS2)의 합이므로, 제 2 토탈 전류(Intot)는 "n*a"의 값을 가질 수 있다.
도 4는 제 2 동작 모드에서의 도 2의 제 1 입력부의 동작을 나타내는 회로도이다. 이때, 제 2 동작 모드는 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 작은 경우를 말한다. 즉, 제 2 동작 모드는 증폭기의 출력 전압이 입력 전압보다 큰 경우를 말한다.
도 2 및 도 4를 참조하면, 제 11 제어 트랜지스터(MPc1), 제 15 제어 트랜지스터(MPc5) 및 제 16 제어 트랜지스터(MPc6)는 제 1 입력 신호(INP)에 의해 게이팅되고, 제 12 제어 트랜지스터(MPc2), 제 13 제어 트랜지스터(MPc3) 및 제 14 제어 트랜지스터(MPc4)는 제 2 입력 신호(INN)에 의해 게이팅된다. 제 11 제어 트랜지스터(MPc1) 내지 제 16 제어 트랜지스터(MPc6)는 모두, PMOS 트랜지스터일 수 있다.
이때, 제 1 입력 신호(INP)와 제 2 입력 신호(INN) 사이의 전압 차이는 각각 입력되는 트랜지스터의 게이팅을 달리할 수 있는 정도 이상임을 가정한다. 또한, 출력 전압(VOUT)은 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)와, 제 21 제어 트랜지스터(MPc1) 및 제 22 제어 트랜지스터(MNc2)가 세츄레이션 영역(saturation region)에서 동작할 수 있는 전압 레벨을 갖는 것으로 가정한다.
따라서, 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 작은 제 2 동작 모드에서, 제 15 제어 트랜지스터(MPc5) 및 제 16 제어 트랜지스터(MPc6)는 온되고, 제 12 제어 트랜지스터(MPc2), 제 13 제어 트랜지스터(MPc3) 및 제 14 제어 트랜지스터(MPc4)는 오프된다. 이때, 제 11 제어 트랜지스터(MPc1)는 제 12 제어 트랜지스터(MPc2)가 오프되므로, 오프된다.
그 결과, 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)에 흐르는 제 1 제어 역전류(Iadpb)는 "0"이 되고, 제 1 제어 전류(Iadp)는 제 3 바이어스 전류(IS3)와 같은 "(n-1)*a"의 전류량을 가질 수 있다. 이때, 누설 전류 및 각 트랜지스터들에 의하여 소모되는 전류량은 고려하지 아니하다. 따라서, 제 11 노드(N11)로 유입되는 제 1 토탈 전류(Iptot)는 "(n-1)*a"의 제 1 제어 전류(Iadp)와 "a"의 제 1 바이어스 전류(IS1)의 합이므로, 제 1 토탈 전류(Iptot)는 "n*a"의 값을 가질 수 있다.
계속해서, 도 2 및 도 4를 참조하면, 제 21 제어 트랜지스터(MNc1), 제 25 제어 트랜지스터(MPc5) 및 제 26 제어 트랜지스터(MNc6)는 제 1 입력 신호(INP)에 의해 게이팅되고, 제 22 제어 트랜지스터(MNc2), 제 23 제어 트랜지스터(MNc3) 및 제 24 제어 트랜지스터(MNc4)는 제 2 입력 신호(INN)에 의해 게이팅된다. 제 21 제어 트랜지스터(MNc1) 내지 제 26 제어 트랜지스터(MNc6)는 모두, NMOS 트랜지스터일 수 있다.
따라서, 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 작은 제 2 동작 모드에서, 제 21 제어 트랜지스터(MNc1), 제 25 제어 트랜지스터(MPc5) 및 제 26 제어 트랜지스터(MNc6)는 오프되고, 제 23 제어 트랜지스터(MNc3) 및 제 24 제어 트랜지스터(MNc4)는 온된다. 이때, 제 22 제어 트랜지스터(MNc2)는 제 21 제어 트랜지스터(MNc1)가 오프되므로, 오프된다.
그 결과, 제 21 제어 트랜지스터(MNc1) 및 제 22 제어 트랜지스터(MNc2)에 흐르는 제 2 제어 역전류(Iadnb)는 "0"이 되고, 제 2 제어 전류(Iadn)는 제 4 바이어스 전류(IS4)와 같은 "(n-1)*a"의 전류량을 가질 수 있다. 이때, 누설 전류 및 각 트랜지스터들에 의하여 소모되는 전류량은 고려하지 아니하다. 따라서, 제 12 노드(N11)로부터 유출되는 제 2 토탈 전류(Intot)는 "(n-1)*a"의 제 2 제어 전류(Iadn)와 "a"의 제 2 바이어스 전류(IS2)의 합이므로, 제 2 토탈 전류(Intot)는 "n*a"의 값을 가질 수 있다.
도 5는 제 3 동작 모드에서의 도 2의 제 1 입력부의 동작을 나타내는 회로도이다. 이때, 제 3 동작 모드는 제 1 입력 신호(INP)의 전압 레벨과 제 2 입력 신호(INN)의 전압 레벨이 동일한 경우를 말한다. 즉, 제 1 동작 모드는 증폭기의 입력 전압과 출력 전압이 같은 경우를 말한다. 이때, 제 1 입력 신호(INP)의 전압 레벨과 제 2 입력 신호(INN)의 전압 레벨의 차이가 미비한 경우도 동일한 범주에 포 함되는 것으로 한다.
도 2 및 도 5를 참조하면, 제 11 제어 트랜지스터(MPc1), 제 15 제어 트랜지스터(MPc5) 및 제 16 제어 트랜지스터(MPc6)는 제 1 입력 신호(INP)에 의해 게이팅되고, 제 12 제어 트랜지스터(MPc2), 제 13 제어 트랜지스터(MPc3) 및 제 14 제어 트랜지스터(MPc4)는 제 2 입력 신호(INN)에 의해 게이팅된다. 제 11 제어 트랜지스터(MPc1) 내지 제 16 제어 트랜지스터(MPc6)는 모두, PMOS 트랜지스터일 수 있다.
이때, 출력 전압(VOUT)은 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)와, 제 21 제어 트랜지스터(MPc1) 및 제 22 제어 트랜지스터(MNc2)가 세츄레이션 영역(saturation region)에서 동작할 수 있는 전압 레벨을 갖는 것으로 가정한다. 또한, 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)의 크기가 제 13 제어 트랜지스터(MPc3) 내지 제 16 제어 트랜지스터(MPc6)보다 충분히 크다고 가정한다.
따라서, 제 1 입력 신호(INP)의 전압 레벨과 제 2 입력 신호(INN)의 전압 레벨이 동일한 제 3 동작 모드에서, 제 3 바이어스 전류(IS3)는 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)로 흐르고, 제 13 제어 트랜지스터(MPc3) 내지 제 16 제어 트랜지스터(MPc6)로는 흐르지 아니한다.
그 결과, 제 11 제어 트랜지스터(MPc1) 및 제 12 제어 트랜지스터(MPc2)에 흐르는 제 1 제어 역전류(Iadpb)는 제 3 바이어스 전류(IS3)와 같은 "(n-1)*a"의 전류량을 갖고, 제 1 제어 전류(Iadp)는 "0"이 된다. 이때, 누설 전류 및 각 트랜지스터들에 의하여 소모되는 전류량은 고려하지 아니하다. 따라서, 제 11 노 드(N11)로 유입되는 제 1 토탈 전류(Iptot)는 "0"의 제 1 제어 전류(Iadp)와 "a"의 제 1 바이어스 전류(IS1)의 합이므로, 제 1 토탈 전류(Iptot)는 "a"의 값을 가질 수 있다.
계속해서, 도 2 및 도 5를 참조하면, 제 21 제어 트랜지스터(MNc1) 및 제 22 제어 트랜지스터(MNc2)의 크기가 제 23 제어 트랜지스터(MNc3) 내지 제 26 제어 트랜지스터(MNc6)보다 충분히 크다고 가정한다.
따라서, 제 1 입력 신호(INP)의 전압 레벨과 제 2 입력 신호(INN)의 전압 레벨이 동일한 제 3 동작 모드에서, 제 4 바이어스 전류(IS4)와 동일한 전류량의 제 2 제어 역전류(Iadnb)가 제 21 제어 트랜지스터(MNc1) 및 제 22 제어 트랜지스터(MNc2)로 흐르고, 제 13 제어 트랜지스터(MPc3) 내지 제 16 제어 트랜지스터(MPc6)로는 전류가 흐르지 아니한다.
즉, 제 21 제어 트랜지스터(MNc1) 및 제 22 제어 트랜지스터(MNc2)에 흐르는 제 2 제어 역전류(Iadnb)는 제 4 바이어스 전류(IS4)와 같은 "(n-1)*a"의 전류량을 갖고, 제 2 제어 전류(Iadn)는 "0"이 된다. 이때, 누설 전류 및 각 트랜지스터들에 의하여 소모되는 전류량은 고려하지 아니하다. 따라서, 제 12 노드(N11)로부터 유출되는 제 2 토탈 전류(Intot)는 "0"의 제 2 제어 전류(Iadn)와 "a"의 제 2 바이어스 전류(IS2)의 합이므로, 제 2 토탈 전류(Intot)는 "a"의 값을 가질 수 있다.
도 6은 도 3 내지 도 5의 각 모드에 따른 제 1 토탈 전류 및 제 2 토탈 전류를 나타내는 그래프이다.
도 6의 (a)를 참조하면, 증폭기의 입력 전압과 출력 전압의 차이(Vd)에 따른 제 1 제어 전류(Iadp) 및 제 2 제어 전류(Iadn)가, 도 3 내지 도 5에서 설명되는 것과 같은 값을 갖는 것을 알 수 있다. 즉, "Vd"가 양의 값을 갖는 도 3의 제 1 동작 모드 및 "Vd"가 음의 값을 갖는 도 4의 제 2 동작 모드에서 제 1 제어 전류(Iadp) 및 제 2 제어 전류(Iadn)는 각각 "(n-1)*a"이고, "Vd"가 "0"의 값을 갖는 도 5의 제 3 동작 모드에서제 제 1 제어 전류(Iadp) 및 제 2 제어 전류(Iadn)가 각각 "0"임을 알 수 있다.
도 6의 (b)를 참조하면, 증폭기의 입력 전압과 출력 전압의 차이(Vd)에 따른 제 1 토탈 전류(Iptot) 및 제 2 토탈 전류(Intot)가, 도 3 내지 도 5에서 설명되는 것과 같은 값을 갖는 것을 알 수 있다. 즉, "Vd"가 양의 값을 갖는 도 3의 제 1 동작 모드 및 "Vd"가 음의 값을 갖는 도 4의 제 2 동작 모드에서 제 1 토탈 전류(Iptot) 및 제 2 토탈 전류(Intot)는 각각 "n*a"이고, "Vd"가 "0"의 값을 갖는 도 5의 제 3 동작 모드에서제 1 토탈 전류(Iptot) 및 제 2 토탈 전류(Intot)가 각각 "a"임을 알 수 있다.
도 7 내지 도 9는 각각, 도 3 내지 도 5의 동작 모드에 따른 도 1의 증폭기의 동작을 나타내는 회로도이다.
도 3 및, 도 3의 제 1 동작 모드에 대한 도 1의 증폭기의 동작을 나타내는 도 7을 참조하면, 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 높은 제 1 동작 모드에서, 제 1 입력 신호(INP)에 의해 게이팅되는 제 2 입력 트랜지스터(ITR2)가, 제 2 입력 신호(INN)에 의해 게이팅되는제 3 입력 트랜지스터(ITR3)보다 접지 전압(VSS) 방향으로 더 큰 전류를 보낸다.
따라서, 제 2 입력부(140)의 제 22 노드(N22)의 전압 레벨이 제 21 노드(N21)의 전압 레벨보다 낮아진다. 제 22 노드(N22)의 전압 레벨의 변화에 대응하여 제 27 노드(N27)의 전압 레벨이 낮아진다.
계속해서, 도 3 및 도 7을 참조하면, 출력부(160)는 풀 업 트랜지스터(MP2) 및 풀 다운 트랜지스터(MN2)를 구비한다. 풀 업 트랜지스터(MP2)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 제 27 노드(N27)에 연결되며 제 2 단이 출력 노드(NOUT)에 연결된다. 풀 다운 트랜지스터(MN2)는 출력 노드(NOUT)에 제 1 단이 연결되고 게이트가 제 28 노드(N28)에 연결되며 제 2 단이 접지 전압(VSS)에 연결된다.
풀 업 트랜지스터(MP2)와 풀 다운 트랜지스터(MN2)는, 각각 제 27 노드(N27)과 제 28 출력 노드(N28)의 전압 레벨에 의해서 턴 온 되는 정도가 제어되어 출력 전압(VOUT)을 제어한다. 전술한 바와 같이, 제 1 동작 모드에서 제 27 노드(N27)의 전압 레벨이 낮아지면, 풀 업 트랜지스터(MP2)가 턴 온 되어 전원 전압(VDD)으로부터 출력 노드(NOUT)로 전압이 인가된다. 출력 노드(NOUT)의 전압, 즉 출력 전압(VOT)은 등가 출력 로드 커패시턴스(Ceq)에 대한 전압과 같다.
이때, 전술한 바와 같이, 제 1 동작 모드에서 제 1 제어 회로(122) 및 제 2 제어 회로(124)가 도 3과 같은 상태이므로, 제 1 토탈 전류(Iptot) 및 제 2 토탈 전류(Intot)는 각각, "n*a"의 값을 가질 수 있다. 그리고, 제 27 노드(N27)과 제 28 출력 노드(N28) 사이에 직렬로 연결되는 출력부(160)의 보상 커패시터들(Cc)의 커패시턴스를 "Cc"라 할 때, 본 발명의 실시예에 따른 증폭기(100)의 슬루 레이 트(slew-rate) SR은 "n*a/Cc"일 수 있다.
이처럼, 본 발명의 실시예에 따른 증폭기는 제 1 동작 모드에서 높은 슬루 레이트로 동작할 수 있다.
다음으로, 도 4 및, 도 4의 제 2 동작 모드에 대한 도 1의 증폭기의 동작을 나타내는 도 8을 참조하면, 제 1 입력 신호(INP)의 전압 레벨이 제 2 입력 신호(INN)의 전압 레벨보다 낮은 제 2 동작 모드에서, 제 1 입력 신호(INP)에 의해 게이팅되는 제 1 입력 트랜지스터(ITR1)에 연결되는 제 25 노드(N25)로 공급되는 전류가, 제 2 입력 신호(INN)에 의해 게이팅되는 제 4 입력 트랜지스터(ITR4)에 연결되는 제 24 노드(N24)로 공급되는 전류보다 크다.
따라서,제 25 노드(N25)의 전압 레벨이 제 24 노드(N24)의 전압 레벨보다 높아진다. 제 25 노드(N25)의 전압 레벨의 변화에 대응하여 제 28 노드(N27)의 전압 레벨이 높아진다.
계속해서, 도 4 및 도 8을 참조하면, 제 2 동작 모드에서 제 28 노드(N28)의 전압 레벨이 높아지면, 풀 다운 트랜지스터(MN2)가 턴 온 되어 접지 전압(VSS)으로부터 출력 노드(NOUT)로 전압이 인가된다.
이때, 전술한 바와 같이, 제 2 동작 모드에서 제 1 제어 회로(122) 및 제 2 제어 회로(124)가 도 4와 같은 상태이므로, 제 1 토탈 전류(Iptot) 및 제 2 토탈 전류(Intot)는 각각, "n*a"의 값을 가질 수 있다. 따라서, 본 발명의 실시예에 따른 증폭기(100)의 슬루 레이트(slew-rate) SR은 "n*a/Cc"일 수 있다.
마지막으로, 제 3 동작 모드에서의 본 발명의 실시예에 따른 증폭기의 동작 을 설명한다.
도 5 및, 도 5의 제 3 동작 모드에 대한 도 1의 증폭기의 동작을 나타내는 도 9를 참조하면, 제 1 입력 신호(INP)의 전압 레벨과 제 2 입력 신호(INN)의 전압 레벨이 동일한 제 3 동작 모드(steady-state)에서, 제 1 제어 회로(122) 및 제 2 제어 회로(124)가 도 5와 같은 상태이므로, 제 1 토탈 전류(Iptot) 및 제 2 토탈 전류(Intot)는 각각, "a"이고, 제 1 제어 전류(Iadp) 및 제 2 제어 전류(Iadn)는 각각, "0"이 된다.
그러므로, 제 3 동작 모드에서의 제 1 입력부(120)의 바이어스 전류는 제 1 바이어스 전류(IS1)인 "a"에 불과하다. 따라서, 슬루 레이트를 "n*a/Cc"로 증가시키더라도 제 2 입력부의 바이어스 전류 IB2 및 정지 전류 IB3는 증가될 것이 요구되지 아니한다.
따라서, 본 발명의 실시예에 따른 증폭기에서 소모되는 전류(Itot, inv1)는 도 10의 (a)와 같다. 즉, 도 10의 (a)의 수학식이 나타내는 바와 같이, 제 1 입력부의 바이어스 전류들 "a" 및 "(n-1)*a", 제 2 입력부의 전류원 및 전압원에 의한 "2*(a/2 + b)" 및 출력부의 정지 전류 "c"의 합이 발명의 실시예에 따른 증폭기에서 소모되는 전류의 크기이다.
이때, 제 2 입력부(140)는 제 23 노드(N23) 및 제 26 노드(N26)에 연결되고 제 2 입력부의 바이어스 전류(IB2)를 공급하는 전류원, 및 제 27 노드(N27) 및 제 28 노드(N28)에 연결되고 제 2 입력부의 바이어스 전압(VB)을 공급하는 전압원을 더 구비하는 것이 전제된다. 또한, 제 2 입력부의 바이어스 전류(IB2)는 제 1 바이 어스 전류(IS1)보다 커야하므로, 제 2 입력부의 바이어스 전류(IB2)는 "a/2 + b(b>0)"으로 나타낼 수 있다.
그리고, 출력 노드(NOUT)에서 접지 전압(VSS)으로 흐르는 출력부(160)의 정지 전류(quiescent current) IB3의 크기를 "c"라고 한다. 정지 전류(IB3)는 입력 신호들(INP, INN)의 전압 레벨이 동일하여 증폭기(100)가 스태틱(static) 상태에 있을 경우 출력부(160)의 전원 전압(VDD)에서 접지 전압(VSS)으로 흐르는 전류를 말한다.
그러나, 일반적으로 클래스 AB의 폴디드 캐스코드 증폭기에서 슬루 레이트는 제 1 입력부(120)의 바이어스 전류(IS1+IS3 또는 IS2+IS4)에 비례한다. 그런데, 본 발명의 실시예와 달리, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니하는 증폭기에서는, 슬루 레이트가 "n*a/Cc" 정도로 n배 가까이 증가되기 위해서는, 제 1 입력부의 바이어스 전류(제 1 제어 회로 또는 제 2 제어 회로가 없다는 가정하에서, IS1 또는 IS2)가 n배가 되어야 할 뿐 아니라, 제 2 입력부의 바이어스 전류와 정지 전류도 n에 비례적으로 증가한다.
구체적으로, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니하는 증폭기에서의 소모 전류(Itot,con)는 도 10의 (b)와 같다. 이때, 슬루 레이트가 "n*a/Cc"와 같이 n배 가까이 증가시키기 위해 요구되는 제 1 바이어스 전류 IS1(=IB1)을 IB1', 제 2 입력부의 바이어스 전류 IB2를 IB2' 및 정지 전류 IB3를 IB3'라 한다.
전술한 바와 같이, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니한 상태에서 슬루 레이트를 n배 증가시키기 위해서는, IB1'는 "a"인 제 1 바이어스 전류 IB1의 n배인 "n*a"가 되어야 하고, 따라서, 제 2 입력부의 바이어스 전류 IB2는 "a/2 + b"이므로, IB2'는 "(n*a)/2 + η*b"가 되어야 한다. 이때, η는 1 이상의 임의의 값을 갖는다.
그리고, 증폭기의 오픈-루프 게인(open-loop gain)은 제 1 바이어스 전류(IS1)의 루트값 √IS1에 비례하므로, 상기의 경우, √n배 증가하게 된다. 그런데, 이득이 증가하게 되면, 위상 마진(phase margin)이 감소하게 된다. 따라서, 슬루 레이트를 n배 증가시키면서도 위상 마진을 동일하게 확보하기 위해서는, IB3'는 "c"인 정지 전류 IB3보다 √n배 커진 "√n*c"가 되어야 한다.
즉, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니하는 증폭기에서 슬루 레이트를 n배 증가시키는 경우 소모 전류(Itot,con)는 도 10의 (b)와 같은 값을 갖는 반면, 본 발명의 실시예에 따른 증폭기에서의 소모 전류(Itot, inv1)는 도 10의 (a)와 같다.
그런데, 전술한 바와 같이, n, 1 및 √n은 모두 1보다 큰 값을 가지므로, Isave는 항상 양의 값을 갖는다. 따라서, 본 발명의 실시예에 따른 증폭기는 도 10의 (c)의 "Isave" 만큼의 전류 소모를 줄일 수 있다.
따라서, 본 발명의 실시예에 따른 증폭기는, 저전력으로 구동될 수 있다.
도 11은 본 발명의 실시예에 따른 증폭기를 시뮬레이션한 결과이다. 도 12는 본 발명의 실시예에 따른 증폭기와, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니하는 증폭기를 비교하는 표이다.
도 11을 참조하면, 본 발명의 실시예에 따른 증폭기의 입력 전압(V(IN)) 및 출력 전압(V(OUT))가 다른 경우, 전류들의 응답이 빠르게 수행되는 것을 알 수 있다. 또한, 본 발명의 실시예에 따른 증폭기의 입력 전압(V(IN)) 및 출력 전압(V(OUT))가 같은 경우에는 낮은 전류로 동작하는 것을 알 수 있다.
이에 따라, 본 발명의 실시예에 따른 증폭기는 도 12에 도시되는 바와 같이, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니하는 증폭기에 비하여 적은 전류를 소모하고, 따라서, 전력 소모를 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 증폭기를 나타내는 회로도이다.
도 2는 도 1의 제 1 입력부의 구조를 나타내는 회로도이다.
도 3 내지 도 5는 각각, 도 1의 증폭기의 동작 모드에 따른 도 2의 제 1 입력부의 동작을 나타내는 도면이다.
도 6은 도 3 내지 도 5의 각 모드에 따른 제 1 토탈 전류 및 제 2 토탈 전류를 나타내는 그래프이다.
도 7 내지 도 9는 각각, 도 3 내지 도 5의 동작 모드에 따른 도 1의 증폭기의 동작을 나타내는 회로도이다.
도 10은 도 1의 증폭기의 소모 전류에 관한 수학식을 나타내는 도면이다.
도 11은 도 1의 증폭기를 시뮬레이션한 결과이다.
도 12는 도 1의 증폭기와, 제 1 제어 회로 및 제 2 제어 회로를 구비하지 아니하는 증폭기를 비교하는 표이다.

Claims (10)

  1. 클래스 AB 입력단을 구비하는 폴디드 캐스코드 증폭기에 있어서,
    제 A 바이어스 전류가 공급되고, 상기 증폭기의 입력 전압 및 출력 전압의 차이를 대응되는 전류량으로 변환하는 입력 트랜지스터들을 구비하는 제 1 입력부;
    제 B 바이어스 전류가 공급되고, 상기 제 1 입력부에 의한 전류량의 변화에 응답하여 대응되는 노드의 전압을 제어하는 제 2 입력부; 및
    상기 제 2 입력부의 노드와 연결되는 출력 제어 수단에 의해 제어되는 출력 전압을 출력하고, 상기 출력 제어 수단으로부터 접지 전압으로 흐르는 정지 전류가 생성되는 출력부를 구비하고,
    상기 제 1 입력부는,
    각각 일단이 상기 출력 노드와 연결되고 타단이 상기 입력 트랜지스터들 중 대응되는 입력 트랜지스터에 연결되는 제 1 제어 회로 및 제 2 제어 회로를 구비하여, 상기 증폭기의 동작 모드에 따라 상기 입력 트랜지스터들로 유입되거나 상기 입력 트랜지스터들로부터 유출되는 전류의 양을 제어함으로써, 상기 증폭기의 슬루 레이트를 증가시키기 위해 상기 제 A 바이어스 전류를 증가시키더라도 상기 제 B 바이어스 전류 및 상기 정지 전류는 증가되지 아니하는 것을 특징으로 하는 증폭기.
  2. 제 1 항에 있어서, 상기 제 1 입력부는,
    전원 전압 및 제 11 노드에 연결되어 제 1 바이어스 전류를 상기 제 11 노드에 공급하는 제 1 전류원;
    접지 전압 및 제 12 노드에 연결되어 상기 제 12 노드로부터 제 2 바이어스 전류를 유출시키는 제 2 전류원; 및
    일단이 상기 제 11 노드 또는 제 12 노드에 연결되고, 타단이 상기 제 2 입력부에 연결되며, 상기 입력 전압 및 상기 출력 전압 중 대응되는 전압의 전압 레벨에 의해 게이팅되는 입력 트랜지스터들을 구비하는 것을 특징으로 하는 증폭기.
  3. 제 2 항에 있어서, 상기 제 1 제어 회로는,
    전원 전압 및 제 13 노드에 연결되고 상기 제 1 바이어스 전류보다 n(n은 2 이상의 자연수)-1배 큰 제 3 바이어스 전류를 상기 제 13 노드에 공급하는 제 3 전류원;
    상기 제 13 노드 및 상기 출력 노드 사이에 연결되고, 상기 입력 전압 및 상기 출력 전압 중 서로 다른 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 11 제어 트랜지스터 및 제 12 제어 트랜지스터;
    상기 제 11 노드 및 상기 제 13 노드 사이에 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 하나의 전압의 전압 레벨에 의해 게이팅되며 서로 직렬로 연결되는 제 13 제어 트랜지스터 및 제 14 제어 트랜지스터; 및
    상기 제 13 제어 트랜지스터 및 제 14 제어 트랜지스터와 병렬로 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 상기 제 13 제어 트랜지스터 및 제 14 제어 트랜지스터를 게이팅하지 아니하는 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 15 제어 트랜지스터 및 제 16 제어 트랜지스터를 구비하는 것을 특징으로 하는 증폭기.
  4. 제 3 항에 있어서,
    상기 제 11 제어 트랜지스터 내지 상기 제 16 제어 트랜지스터 중 적어도 하나의 제어 트랜지스터는, 복수개로 구비되는 것을 특징으로 하는 증폭기.
  5. 제 2 항에 있어서, 상기 제 2 제어 회로는,
    접지 전압 및 제 14 노드에 연결되고 상기 제 1 바이어스 전류보다 n(n은 2 이상의 자연수)-1배 큰 제 4 바이어스 전류를 상기 제 14 노드로부터 유출시키는 제 4 전류원;
    상기 제 14 노드 및 상기 출력 노드 사이에 연결되고, 상기 입력 전압 및 상기 출력 전압 중 서로 다른 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 21 제어 트랜지스터 및 제 22 제어 트랜지스터;
    상기 제 12 노드 및 상기 제 14 노드 사이에 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 하나의 전압의 전압 레벨에 의해 게이팅되며 서로 직렬로 연결되는 제 23 제어 트랜지스터 및 제 24 제어 트랜지스터; 및
    상기 제 23 제어 트랜지스터 및 제 24 제어 트랜지스터와 병렬로 연결되고, 각각 상기 입력 전압 및 상기 출력 전압 중 상기 제 23 제어 트랜지스터 및 제 24 제어 트랜지스터를 게이팅하지 아니하는 전압의 전압 레벨에 의해 게이팅되며, 서로 직렬로 연결되는 제 25 제어 트랜지스터 및 제 26 제어 트랜지스터를 구비하는 것을 특징으로 하는 증폭기.
  6. 제 5 항에 있어서,
    상기 제 11 제어 트랜지스터 내지 상기 제 16 제어 트랜지스터 중 적어도 하나의 제어 트랜지스터는, 복수개로 구비되는 것을 특징으로 하는 증폭기.
  7. 제 2 항에 있어서, 상기 입력 트랜지스터들은,
    일단이 상기 제 11 노드와 연결되고, 타단이 상기 제 2 입력부의 제 25 노드에 연결되며, 상기 입력 전압에 의해 게이팅되는 제 1 입력 트랜지스터;
    일단이 상기 제 12 노드와 연결되고, 타단이 상기 제 2 입력부의 제 22 노드에 연결되며, 상기 입력 전압에 의해 게이팅되는 제 2 입력 트랜지스터;
    일단이 상기 제 12 노드와 연결되고, 타단이 상기 제 2 입력부의 제 21 노드에 연결되며, 상기 출력 전압에 의해 게이팅되는 제 3 입력 트랜지스터; 및
    일단이 상기 제 11 노드와 연결되고, 타단이 상기 제 2 입력부의 제 24 노드에 연결되며, 상기 출력 전압에 의해 게이팅되는 제 4 입력 트랜지스터인 것을 특징으로 하는 증폭기.
  8. 제 7 항에 있어서,
    상기 출력부의 출력 제어 수단이, 전원 전압과 접지 전압 사이에 직렬로 연결되고 공통 노드가 상기 출력 노드에 연결되는 풀업 트랜지스터 및 풀다운 트랜지스터라 할 때,
    상기 입력 전압이 상기 출력 전압보다 큰 동작 모드에서, 상기 제 22 노드는, 상기 풀업 트랜지스터의 게이팅을 제어하는 제 2 입력부의 제 27 노드의 노드 전압을 낮추는 것을 특징으로 하는 증폭기.
  9. 제 7 항에 있어서,
    상기 출력부의 출력 제어 수단이, 전원 전압과 접지 전압 사이에 직렬로 연결되고 공통 노드가 상기 출력 노드에 연결되는 풀업 트랜지스터 및 풀다운 트랜지스터라 할 때,
    상기 입력 전압이 상기 출력 전압보다 작은 동작 모드에서, 상기 제 25 노드는, 상기 풀다운 트랜지스터의 게이팅을 제어하는 제 2 입력부의 제 28 노드의 노드 전압을 높이는 것을 특징으로 하는 증폭기.
  10. 제 7 항에 있어서,
    상기 입력 전압이 상기 출력 전압과 같은 동작 모드에서, 상기 제 22 노드 및 상기 제 25 노드는, 변화되지 아니하는 것을 특징으로 하는 증폭기.
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