KR102424370B1 - 수직형 반도체 소자 및 이의 제조 방법 - Google Patents

수직형 반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR102424370B1
KR102424370B1 KR1020150141663A KR20150141663A KR102424370B1 KR 102424370 B1 KR102424370 B1 KR 102424370B1 KR 1020150141663 A KR1020150141663 A KR 1020150141663A KR 20150141663 A KR20150141663 A KR 20150141663A KR 102424370 B1 KR102424370 B1 KR 102424370B1
Authority
KR
South Korea
Prior art keywords
pattern
channel
silicon
semiconductor
layer
Prior art date
Application number
KR1020150141663A
Other languages
English (en)
Other versions
KR20170042127A (ko
Inventor
장성일
임준희
김용석
김태영
심재성
안수진
황지영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150141663A priority Critical patent/KR102424370B1/ko
Priority to US15/288,517 priority patent/US10367002B2/en
Publication of KR20170042127A publication Critical patent/KR20170042127A/ko
Priority to US16/441,163 priority patent/US10700092B2/en
Priority to US16/903,070 priority patent/US11152390B2/en
Application granted granted Critical
Publication of KR102424370B1 publication Critical patent/KR102424370B1/ko

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L27/11521—
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Photovoltaic Devices (AREA)

Abstract

수직형 반도체 소자의 제조 방법으로, 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성한다. 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 홀을 형성한다. 상기 기판 상에 상기 홀의 하부를 채우는 반도체 패턴을 형성한다. 상기 홀의 측벽 상에 순차적으로 적층된 블로킹 패턴, 전하 저장 패턴, 터널 절연 패턴 및 제1 채널 패턴을 형성한다. 상기 제1 채널 패턴 및 상기 반도체 패턴 상에 제2 채널 패턴을 형성하고, 상기 반도체 패턴 상에 위치하는 상기 제2 채널 패턴과 접하는 실리콘 패턴을 형성하여, 상기 제2 채널 패턴 및 실리콘 패턴을 포함하는 상부 채널 패턴을 형성한다. 그리고, 상기 희생막들을 게이트들로 대체한다. 상기 수직형 반도체 소자는 채널 구조물과 반도체 패턴 간의 연결 불량이 감소될 수 있다.

Description

수직형 반도체 소자 및 이의 제조 방법{VERTICAL TYPE SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 수직형 NAND 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
수직형 메모리 소자에는 기판으로부터 수직 방향으로 연장되는 채널 구조물이 구비된다. 상기 채널 구조물은 각 영역에서 균일한 채널 저항을 가지면서 형성되어야 한다. 또한, 상기 채널 구조물은 저저항을 가지면서 상기 기판과 전기적으로 연결되어야 한다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자의 제조 방법을 제공한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성한다. 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 홀을 형성한다. 상기 기판 상에 상기 홀의 하부를 채우는 반도체 패턴을 형성한다. 상기 홀의 측벽 상에 순차적으로 적층된 블로킹 패턴, 전하 저장 패턴, 터널 절연 패턴 및 제1 채널 패턴을 형성한다. 상기 제1 채널 패턴 및 상기 반도체 패턴 상에 제2 채널 패턴을 형성한다. 상기 반도체 패턴 상에 위치하는 상기 제2 채널 패턴과 접하는 실리콘 패턴을 형성하여, 상기 제2 채널 패턴 및 실리콘 패턴을 포함하는 상부 채널 패턴을 형성한다. 그리고, 상기 희생막들을 도전 물질로 대체하여 게이트를 형성한다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴을 형성하는 것은 상기 기판 표면에 대해 수직한 방향으로 실리콘을 이온 주입하는 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 상기 실리콘 패턴은 상기 제2 채널 패턴 상에 상기 실리콘을 이온 주입하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널 패턴을 형성하기 위하여, 상기 제1 채널 패턴 및 상기 반도체 패턴 상에, 상기 반도체 패턴 상부면과 직접 접촉하는 예비 제2 채널막을 형성한다. 상기 예비 제2 채널막의 표면을 일부 식각하는 트리밍 공정을 수행하여 상기 제2 채널 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 채널 패턴 및 실리콘 패턴을 형성하기 위하여, 상기 제1 채널 패턴 및 상기 반도체 패턴 상에, 상기 반도체 패턴 상부면과 직접 접촉하는 예비 제2 채널막을 형성한다. 상기 예비 제2 채널막 상에 실리콘을 이온 주입하여 예비 실리콘막을 형성한다. 그리고, 상기 예비 제2 채널막 및 예비 실리콘막 표면을 일부 식각하는 트리밍 공정을 수행하여 상기 제2 채널 패턴 및 실리콘 패턴을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 상기 실리콘 패턴 상에 상기 제2 채널 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘을 이온 주입하는 공정은 1.0E14/㎠ 내지 1.0E16/㎠ 의 도핑 농도 조건으로 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 선택적 에피택셜 공정을 통해 상기 반도체 패턴 상에 실리콘을 성장시켜 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴 상에 형성되는 상기 상부 채널 패턴의 상부면이 상기 제1 채널 패턴의 저면보다 높게 되도록 상기 상부 채널 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널 패턴 및 상부 채널 패턴은 채널 구조물로 제공되고, 상기 반도체 패턴 상에 형성되는 상기 채널 구조물의 제1 두께는 상기 홀의 측벽 상에 형성되는 상기 채널 구조물의 제2 두께보다 더 두껍게 되도록 상기 상부 채널 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹 패턴, 전하 저장 패턴, 터널 절연 패턴 및 제1 채널 패턴을 형성하기 위하여, 상기 홀의 측벽과 저면 및 최상부의 절연막 상에 컨포멀하게 블로킹막, 전하 저장막, 터널 절연막 및 제1 채널막을 순차적으로 형성한다. 그리고, 상기 반도체 패턴 상부면이 노출되도록 상기 블로킹막, 전하 저장막, 터널 절연막 및 제1 채널막을 이방성 식각한다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴은 비정질 실리콘, 결정질 실리콘 또는 단결정 실리콘으로 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성한다. 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 홀을 형성한다. 상기 기판 상에 상기 홀의 하부를 채우는 반도체 패턴을 형성한다. 상기 홀의 측벽 상에 순차적으로 적층된 블로킹 패턴, 전하 저장 패턴 및 터널 절연 패턴을 형성한다. 상기 터널 절연 패턴 및 상기 반도체 패턴 상에 형성되고, 상기 반도체 패턴 상에서 제1 두께를 갖고, 상기 터널 절연 패턴 상에서 상기 제1 두께와 동일하거나 얇은 제2 두께를 갖는 채널 구조물을 형성한다. 그리고, 상기 희생막들을 도전 물질로 대체하여 게이트를 형성한다.
예시적인 실시예들에 있어서, 상기 채널 구조물을 형성하기 위하여, 상기 터널 절연 패턴 상에 제1 채널 패턴을 형성한다. 상기 제1 채널 패턴 및 상기 반도체 패턴 상에 제2 채널 패턴을 형성한다. 그리고, 상기 반도체 패턴 상에 위치하는 상기 제2 채널 패턴과 접하는 실리콘 패턴을 형성하여, 상기 제2 채널 패턴 및 실리콘 패턴을 포함하는 상부 채널 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴을 형성하는 것은 상기 기판 표면에 대해 수직한 방향으로 실리콘을 이온 주입하는 공정을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는 기판 상에 적층되는 게이트들 및 절연막들을 포함하고, 상기 게이트들 및 절연막들을 관통하여 상기 기판 표면을 노출하는 홀을 포함하는 몰드 구조물이 구비된다. 상기 홀의 하부를 채우는 반도체 패턴이 구비된다. 상기 홀의 측벽 상에 순차적으로 적층된 블로킹 패턴, 전하 저장 패턴, 터널 절연 패턴 및 제1 채널 패턴이 구비된다. 상기 제1 채널 패턴 및 상기 반도체 패턴 상에 구비되는 제2 채널 패턴과, 상기 반도체 패턴 상에 위치하는 상기 제2 채널 패턴과 접하는 실리콘 패턴을 포함하는 상부 채널 패턴이 구비된다.
예시적인 실시예들에 있어서, 상기 제2 채널 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 상기 실리콘 패턴은 상기 제2 채널 패턴 상에 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 상기 제2 채널 패턴은 상기 실리콘 패턴 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴 상에 형성되는 상기 상부 채널 패턴의 상부면은 상기 제1 채널 패턴의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 패턴은 비정질 실리콘, 결정질 실리콘 또는 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 따른 수직형 반도체 소자는 채널 패턴이 전하 저장 패턴의 하부 측벽을 충분히 덮을 수 있도록 상기 채널 패턴의 바닥의 상부면 높이가 증가될 수 있다. 상기 수직형 반도체 소자는 채널 패턴 저면의 두께가 증가되는 것과 동일한 효과가 있으며, 이로인해 상기 채널 패턴과 그 하부의 반도체 패턴 및 기판 사이의 저항이 감소될 수 있다. 따라서, 상기 반도체 패턴 및 기판이 전기적으로 연결되지 못하는 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28 및 도 29는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 30 및 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 32 내지 도 36은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의하며, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 기판(100) 상에 적층되는 게이트들(172a, 172b) 및 제1 절연 패턴들(110a)이 구비된다. 상기 게이트들(172a, 172b) 및 제1 절연 패턴들(110a)을 관통하여 상기 기판(100) 표면을 노출하는 홀의 하부를 채우는 반도체 패턴(130)이 구비된다. 상기 홀의 측벽 상에 순차적으로 적층된 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a) 및 제1 채널 패턴(146a)이 구비된다. 상기 제1 채널 패턴(146a) 및 상기 반도체 패턴(130) 상에는 제2 채널 패턴(148a)이 구비된다. 상기 반도체 패턴(130) 상에 위치하는 상기 제2 채널 패턴(148a)과 접하는 실리콘 패턴(150a)이 구비된다. 상기 제2 채널 패턴(148a) 및 실리콘 패턴(150a)은 상부 채널 패턴으로 제공될 수 있다. 상기 제1 및 제2 채널 패턴(146a, 148a)과 실리콘 패턴(150a)은 채널 구조물(152)로 제공될 수 있다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 반도체 패턴(130)은 필러 형상을 가질 수 있다. 예시적인 실시예에서, 상기 반도체 패턴(130)은 단결정 반도체 물질을 포함할 수 있다. 예를들어, 상기 반도체 패턴(130)은 실리콘, 폴리실리콘 등을 포함할 수 있다. 상기 반도체 패턴(130)은 불순물이 도핑될 수 있다. 예시적인 실시예에서, 상기 반도체 패턴(130)의 상부면은 평탄한 형상을 가질 수도 있다. 다른 예로, 상기 반도체 패턴(130)의 상부면은 적어도 일부분이 돌출된 형상을 가질 수 있다.
상기 터널 절연 패턴(144a), 전하 저장 패턴(142a) 및 제1 블로킹 패턴(140a)은 상기 반도체 패턴(130)이 형성된 상기 홀의 측벽에 차례로 적층될 수 있다. 상기 터널 절연 패턴(144a), 전하 저장 패턴(142a) 및 제1 블로킹 패턴(140a)은 제1 방향으로 연장되는 제1 부위(A)와, 상기 제1 채널 패턴(146a)의 저면보다 더 낮게 배치되고 상기 반도체 패턴(130)의 상부면과 평행한 방향으로 절곡되는 제2 부위(B)를 포함할 수 있다. 상기 홀(126)의 하부 측벽에는 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위가 일부 노출될 수 있다.
상기 채널 구조물(152)은 상기 터널 절연 패턴(144a)의 제1 부위, 상기 터널 절연 패턴(144a), 전하 저장 패턴(142a) 및 제1 블로킹 패턴(140a)의 제2 부위 및 반도체 패턴(130) 상에 구비될 수 있다.
예시적인 실시예에서, 상기 채널 구조물(152)은 상기 반도체 패턴(130) 상부면과 접촉하는 컵 형상을 가질 수 있다. 상기 채널 구조물(152) 상에는 상기 채널 구조물(152)의 요부의 내부를 채우는 매립 절연 패턴(156)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 채널 패턴(146a, 148a)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 실리콘 패턴(150a)은 실리콘을 이온 주입하여 형성된 것일 수 있다. 따라서, 상기 실리콘 패턴(150a)은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있다.
상기 제1 채널 패턴(146a)은 상기 터널 절연 패턴(144a)의 제1 부위 상에 구비될 수 있다. 상기 제2 채널 패턴(148a)은 상기 제1 채널 패턴(146a), 상기 터널 절연 패턴(144a), 전하 저장 패턴(142a) 및 제1 블로킹 패턴(140a)의 제2 부위 및 상기 반도체 패턴(130) 상에 컨포멀하게 구비될 수 있다. 상기 실리콘 패턴(150a)은 상기 반도체 패턴(130) 상에 형성된 상기 제2 채널 패턴(148a) 상에 구비될 수 있다.
예시적인 실시예에서, 상기 실리콘 패턴(150a)은 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위(B)를 완전하게 덮을 수 있다. 상기 실리콘 패턴(150a)의 상부면은 상기 제1 채널패턴(146a)의 저면보다 높게 위치할 수 있다.
즉, 상기 반도체 패턴(130)상에서 상기 채널 구조물(152)은 상기 제2 채널 패턴(148) 및 실리콘 패턴(150a)이 적층되고, 상기 반도체 패턴(130)으로부터 상기 제1 방향으로 제1 두께(d1)를 가질 수 있다. 상기 터널 절연 패턴(144a) 상에서 상기 채널 구조물(152)은 상기 제1 채널 패턴(146a) 및 제2 채널 패턴(148a)이 적층되어, 상기 제3 방향으로 제2 두께(d2)를 가질 수 있다. 상기 제1 두께(d1)는 상기 제2 두께(d2)와 동일하거나 더 두꺼울 수 있다.
이와같이, 상기 반도체 패턴(130) 상에 제2 채널 패턴(148a) 및 실리콘 패턴(150a)이 적층됨으로써, 상기 반도체 패턴(130)과 채널 구조물(152)이 연결되는 부위에서 채널 구조물(152)이 국부적으로 얇아지지 않을 수 있다. 그러므로, 상기 반도체 패턴(130)과 채널 구조물(152)이 연결되는 부위에서 채널 저항이 증가되거나 이들이 서로 연결되지 않는 불량이 발생되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연 패턴(144a)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장 패턴(142a)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제1 블로킹 패턴(140a)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트들(172a, 172b)은 상기 반도체 패턴(130)을 둘러싸면서 상기 제2 방향을 따라 연장되는 제1 게이트(172a)와, 상기 채널 구조물(152)을 둘러싸면서 상기 제2 방향을 따라 연장되는 복수의 제2 게이트들(172b)을 포함할 수 있다.
상기 제1 게이트(172a)는 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있다. 예시적인 실시예에서, 상기 반도체 패턴(130)의 측벽에는 하나의 제1 게이트가 구비될 수 있다. 다른 예로, 상기 반도체 패턴(130)에는 2개 이상의 제1 게이트들이 상기 제1 방향으로 이격되게 배치될 수도 있다.
상기 제2 게이트들(172b)은 워드 라인 및 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. 상기 SSL은 상기 채널 구조물(152)의 상부에 1개 또는 복수개가 구비될 수 있다. 상기 워드 라인은 상기 GSL 및 SSL사이에 복수개가 구비될 수 있다.
상기 제1 게이트(172a)와 제2 게이트(172b) 사이의 제1 방향으로의 제1 거리는 상기 제2 게이트들(172b) 사이의 제1 방향으로의 제2 거리보다 더 넓을 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트들(172a, 172b)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트들(172a, 172b)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 상기 제1 및 제2 게이트들(172a, 172b)은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 게이트(172a) 및 상기 반도체 패턴(130) 사이와, 상기 제2 게이트(172b) 및 상기 제1 블로킹 패턴(145) 사이에 제2 블로킹막(170)이 구비될 수 있다. 상기 제2 블로킹막(170)은 상기 제1 블로킹 패턴(140a)보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제2 블로킹막(170)은 상기 제1 및 제2 게이트들(172a, 172b)의 상, 하부면을 둘러싸면서 제1 방향으로 연결될 수 있다.
예시적인 실시예에서, 상기 제2 블로킹막(170)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
상기 제1 절연 패턴들(110a)은 제1 게이트(172a)와 제2 게이트(172b) 사이 및 상기 제2 게이트들(172b) 사이에 구비될 수 있다.
상기 제2 방향으로 연장되는 상기 제1 및 제2 게이트(172a, 172b)의 양 측으로 상기 제2 방향으로 연장되는 제1 개구부가 구비될 수 있다. 상기 제1 개구부의 양 측에는 스페이서 형상의 제2 절연 패턴(174)이 구비될 수 있다. 상기 제2 절연 패턴(174)은 실리콘 산화물이 포함될 수 있다.
상기 제2 절연 패턴(174) 사이의 제2 개구부 내부에는 상기 기판(100)과 접촉하는 도전 패턴(176)이 구비될 수 있다. 상기 도전 패턴(176)은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 도전 패턴(176)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다.
상기 도전 패턴(176)은 공통 소스 라인(Common Source Line : CSL)로 제공될 수 있다. 또한, 상기 도전 패턴(176)과 접하는 기판 부위에는 불순물 영역(도시안됨)이 형성될 수 있다.
상기 매립 절연 패턴(156) 상에는 패드(158)가 구비될 수 있다.
도시하지는 않았지만, 상기 패드(158) 상에 상기 패드(158)와 전기적으로 연결되는 비트 라인 콘택 및 비트 라인이 더 구비될 수 있다.
상기 수직형 반도체 소자는 반도체 패턴(130)과 채널 구조물(152)이 연결되는 부위에서 채널 저항이 증가되거나 이들이 서로 연결되지 않는 불량이 발생되는 것을 방지할 수 있다.
도 2 내지 도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 도 6, 7, 8, 10 및 12는 일부 부위의 확대된 단면도이다.
도 2를 참조하면, 기판(100) 상에 제1 절연막(110) 및 제1 희생막(120)을 반복 적층하여 몰드 구조물(113)을 형성한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110) 및 제1 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 상기 기판(100) 상면에 직접 형성되는 최하층 제1 절연막(110)의 경우, 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
상기 제1 희생막(120) 부위에는 후속 공정을 통해 게이트들이 형성될 수 있다. 따라서, 상기 제1 희생막(120)의 적층 수는 상기 게이트들의 적층 수와 동일할 수 있다. 즉, 상기 각각의 제1 희생막들(120)은 후속 공정을 통해, 그라운드 선택 라인(Ground Selection Line: GSL)(346), 워드 라인(342) 및 스트링 선택 라인(String Selection Line: SSL)(344) 중 어느 하나로 형성될 수 있다.
상기 GSL로 형성되기 위한 제1 희생막(120)과 최하층의 워드 라인으로 형성되기 위한 제1 희생막(120) 사이의 제1 절연막(110)은 후속 공정에서 반도체 패턴과 채널 구조물이 연결되는 부위에 해당될 수 있다. 상기 제1 절연막은 다른 제1 절연막들보다 더 두꺼운 두께를 갖도록 형성될 수 있다.
상기 GSL은 하부에 위치하는 제1 희생막(120)에 형성되며, 1층 또는 2층 이상으로 형성될 수 있다. 예를 들어, 상기 GSL이 1층만 구비되는 경우, 도시된 것과 같이, 상기 최하층의 제1 희생막(120) 상에 위치하는 제1 절연막이 다른 제1 절연막들(110)보다 더 두꺼운 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 상기 몰드 구조물(113)에서 최상부의 제1 절연막(110)은 다른 절연막들보다 더 두껍게 형성될 수 있다.
도 3을 참조하면, 최상부의 제1 절연막(110) 및 제1 희생막(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(126)을 형성한다. 상기 홀들(126) 내부를 부분적으로 채우는 반도체 패턴(130)을 형성한다.
예시적인 실시예들에 따르면, 상기 최상부의 제1 절연막(110) 상에 하드 마스크(124)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 홀을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 홀들(126)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다.
상기 반도체 패턴(130)은 상기 홀들(126)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성할 수 있다. 이에 따라, 상기 반도체 패턴(130)은 기판(100)의 재질에 따라 단결정 실리콘을 포함하도록 형성될 수 있으며, 불순물이 도핑될 수도 있다. 이와는 달리, 상기 홀들(126)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 상기 반도체 패턴(130)을 형성할 수 있다.
상기 반도체 패턴(130)은 후속 공정에서 GSL이 형성되기 위한 제1 희생막(120)의 상면보다 높은 상면을 갖도록 형성될 수 있다. 또한, 상기 반도체 패턴(130)은 후속 공정에서 최하층 워드 라인이 형성하기 위한 제1 희생막(120)의 상면보다 낮은 상면을 갖도록 형성될 수 있다. 예를들어, 상기 GSL이 1층으로 형성되는 경우, 도시된 것과 같이, 상기 반도체 패턴(130)의 상부면은 상기 최하부의 제1 희생막(120) 및 두 번째 제1 희생막(120) 사이에 위치하도록 형성될 수 있다.
도 4를 참조하면, 상기 홀들(126)의 내측벽, 반도체 패턴(130)의 상면 및 상기 하드 마스크(124) 상에 컨포멀하게 블로킹막(140), 전하 저장막(142), 터널 절연막(144), 제1 채널막(146)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 상기 블로킹막(140)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 상기 전하 저장막(142)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 상기 터널 절연막(144)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 상기 블로킹막(140), 전하 저장막(142), 터널 절연막(144)의 적층 구조는 정보 저장막으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널막(146)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막(144) 상에 예비 제1 채널막(도시안됨)을 형성하고, 상기 예비 제1 채널막의 표면의 일부를 식각하는 트리밍(trimming) 공정을 수행하여 목표한 두께를 갖는 상기 제1 채널막(146)을 형성할 수 있다. 일부 실시예에서, 상기 트리밍 공정을 수행하지 않고, 상기 터널 절연막(144) 상에 목표한 두께의 제1 채널막(146)을 바로 증착할 수도 있다.
도 6은 도 5의 A' 부위를 확대 도시한 것이다.
도 5 및 도 6을 참조하면, 상기 반도체 패턴(130)의 상부면이 노출되도록 상기 제1 채널막(146), 터널 절연막(144), 전하 저장막(142) 및 블로킹막(140)을 이방성 식각한다. 상기 이방성 식각 공정에서, 상기 하드 마스크(124) 상에 형성된 제1 채널막(146), 터널 절연막(144), 전하 저장막(142) 및 블로킹막(140)이 제거된다. 따라서, 상기 홀(126)의 측벽 상에는 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a) 및 제1 채널 패턴(146a)이 순차적으로 적층될 수 있다.
도시된 것과 같이, 상기 홀(126)의 저면에 상기 반도체 패턴(130)의 상부면이 노출될 수 있다. 예시적인 실시예들에 있어서, 상기 이방성 식각 공정에서, 상기 반도체 패턴(130)의 상부면이 일부 두께만큼 식각될 수 있으며 이로인해 상기 반도체 패턴(130)의 상부면 중심부에 리세스가 형성될 수 있다.
상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)은 각각 상기 홀(126)의 측벽에 구비되고 제1 방향으로 연장되는 제1 부위(A) 와, 상기 제1 채널 패턴(146a)의 저면보다 더 낮게 배치되고 상기 반도체 패턴(130)의 상부면과 평행한 방향으로 절곡되는 제2 부위(B)를 포함할 수 있다. 상기 홀(126)의 하부 측벽에는 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위가 일부 노출될 수 있다.
한편, 상기 제1 채널 패턴(146a)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 즉, 상기 제1 채널 패턴(146a)은 상기 반도체 패턴(130)의 상부면과 평행한 방향으로 절곡되는 부위가 구비되지 않을 수 있다. 또한, 홀(126)의 내부에 상기 제1 채널 패턴(146a)의 일 측벽이 노출될 수 있다.
도 7을 참조하면, 상기 홀(126)의 측벽 및 저면에 노출되는 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위(B), 반도체 패턴(130)과 상기 하드 마스크(124) 상에 컨포멀하게 예비 제2 채널막(147)을 형성한다. 이 후, 상기 예비 제2 채널막(147)을 열처리하여 결정화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 예비 제2 채널막(147)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘을 사용하여 형성할 수 있다. 상기 예비 제2 채널막(147)은 상기 제1 채널 패턴(146a)과 실질적으로 동일한 물질로 형성될 수 있다.
도 8을 참조하면, 상기 예비 제2 채널막(147)의 표면의 일부를 식각하는 트리밍 공정을 수행하여 목표한 두께를 갖는 제2 채널막(148)을 형성할 수 있다.
일부 실시예에서, 상기 트리밍 공정을 수행하지 않기 위하여 상기 터널 절연 패턴(144a) 상에 목표한 두께의 제2 채널막(148)을 증착하고 결정화 열처리를 할 수도 있다.
상기 제1 채널 패턴(146a) 및 제2 채널막(148)은 후속 공정에 의해 형성되는 메모리 셀의 채널 영역의 일부로 제공될 수 있고, 하부의 반도체 패턴(130)과 전기적으로 연결될 수 있다. 이하에서는, 상기 제1 채널 패턴(146a) 및 제2 채널막(148)이 병합된 막을 제3 채널막(149)으로 칭하기로 한다.
상기 터널 절연 패턴(144a)의 제1 부위 상의 상기 제3 채널막(149)은 제1 채널 패턴(146a)과 제2 채널막(148)이 적층되는 구조를 가질 수 있다. 또한, 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)의 노출된 제2 부위 및 반도체 패턴(130) 상의 상기 제3 채널막(149)은 상기 제2 채널막(148)만을 포함할 수 있다.
그러므로, 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)의 노출된 제2 부위 및 반도체 패턴(130) 상의 상기 제3 채널막(149) 부위는 상대적으로 얇은 두께를 가질 수 있다.
상기 제3 채널막(149)에서, 상기 터널 절연 패턴(144a)의 제1 부위(A) 상에 형성된 부위는 제3 부위(C)라고 하고, 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)의 노출된 제2 부위(B) 상에 형성된 부위를 제4 부위(D)라고 하고, 상기 반도체 패턴(130) 상에 형성된 부위를 제5 부위(E)라고 칭하기로 한다.
상기 제3 채널막(149)에서, 상기 제4 부위(D)는 상기 제3 부위(C)와 제5 부위(E) 사이에 배치될 수 있다. 즉, 상기 제3 채널막(149)의 제4 부위(D)에 의해 상기 채널막의 제3 부위(C)와 상기 반도체 패턴(130)이 전기적으로 연결될 수 있다. 그런데, 상기 제3 채널막(149)에서, 상기 제4 부위(D)의 두께가 상기 제3 부위(C)의 두께보다 얇기 때문에, 상기 제4 부위(D)에서 채널 저항이 증가될 수 있다.
도 9 및 도 10을 참조하면, 상기 제2 채널막(148) 상에 상기 제1 방향으로 실리콘을 이온 주입하여 상기 반도체 패턴(130) 상에 위치하는 제2 채널막(148) 상에 실리콘 패턴(150a)을 형성한다.
상기 제1 방향으로 실리콘을 이온 주입하면, 상기 제2 채널막(148)의 제3 부위에는 실리콘이 거의 주입되지 않으므로, 상기 제3 부위에는 상기 실리콘 패턴이 거의 형성되지 않을 수 있다. 예시적인 실시예에서, 상기 실리콘의 이온 주입 공정은 1.0E14/㎠ 내지 1.0E16/㎠ 의 도핑 농도로 수행할 수 있다. 상기 실리콘 패턴(150a)은 증착시에는 비정질 실리콘일 수 있으며, 후속의 열공정 등을 수행하여 결정질의 실리콘으로 변화될 수 있다.
상기 실리콘 패턴(150a)은 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위(B)를 완전하게 덮도록 형성될 수 있다. 즉, 상기 실리콘 패턴(150a)의 상부면은 상기 제1 채널 패턴(146a)의 저면보다 높게 위치할 수 있다.
상기 제3 채널막(149) 및 실리콘 패턴(150a)은 메모리 셀의 채널 영역으로 제공되는 예비 채널 구조물이 될 수 있고, 상기 예비 채널 구조물은 하부의 반도체 패턴(130)과 전기적으로 연결될 수 있다.
상기 예비 채널 구조물에 상기 실리콘 패턴(150a)이 포함됨으로써 상기 반도체 패턴(130) 상부면 상에서 채널 영역으로 제공되는 막의 두께가 증가될 수 있다.
한편, 상기 하드 마스크(124) 상의 상기 제2 채널막(148) 상에도 실리콘이 도핑되어 상부 실리콘 패턴(150b)이 형성될 수 있다.
도 11 및 12를 참조하면, 상기 예비 채널 구조물 상에 상기 홀(126)의 나머지 부분을 충분히 채우는 제2 절연막을 형성한 후, 최상층의 제1 절연막(110) 상면이 노출될 때까지 상기 제2 절연막, 터널 절연 패턴(144a), 전하 저장 패턴(142a), 제1 블로킹 패턴(140a), 예비 채널 구조물 및 하드 마스크(124)를 평탄화함으로써, 각 홀들(126)의 나머지 부분을 채우는 매립 절연 패턴(156)을 형성한다. 상기 평탄화는 에치백 공정 또는 화학기계적 연마 공정을 통해 수행할 수 있다. 상기 평탄화 공정에 의해 상기 하드 마스크(124) 및 상기 하드 마스크(124) 상에 형성되는 제2 채널막(148) 및 상부 실리콘 패턴(150b)이 제거될 수 있다. 따라서, 상기 예비 채널 구조물은 채널 구조물(152)로 변화될 수 있다.
이 후, 상기 홀(126)의 상부에 위치하는 매립 절연 패턴(156)의 일부를 제거하여 리세스를 형성한다. 상기 리세스 내부를 채우는 패드막을 형성하고 이를 평탄화하여 패드(158)를 형성한다. 예시적인 실시예들에 따르면, 상기 패드(158)는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
상기 채널 구조물(152)은 제1 채널 패턴(146a), 제2 채널 패턴(148a) 및 실리콘 패턴(150a)을 포함할 수 있다. 예시적인 실시예에서, 상기 실리콘 패턴(150a)은 상기 반도체 패턴(130) 상에 형성된 상기 제2 채널 패턴(148a) 상에 구비될 수 있다.
상기 제2 채널 패턴(148a) 및 실리콘 패턴(150a)은 상부 채널 패턴으로 제공될 수 있다. 상기 반도체 패턴(130) 상에 형성되는 상기 상부 채널 패턴의 상부면은 상기 제1 채널 패턴(146a)의 저면보다 높게 위치할 수 있다.
상기 반도체 패턴(130)상에 상기 채널 구조물(152)은 상기 제2 채널 패턴(148) 및 실리콘 패턴(150a)이 적층되고, 상기 반도체 패턴(130)으로부터 상기 제1 방향으로 제1 두께(d1)를 가질 수 있다. 상기 터널 절연 패턴(144a) 상에서 상기 채널 구조물(152)은 상기 제1 채널 패턴(146a) 및 제2 채널 패턴(148a)이 적층되어, 상기 제3 방향으로 제2 두께(d2)를 가질 수 있다. 상기 제1 두께(d1)는 상기 제2 두께(d2)와 동일하거나 더 두꺼울 수 있다. 따라서, 상기 반도체 패턴(130)과 채널 구조물(152)이 연결되는 부위에서 채널 저항이 증가되거나 이들이 서로 연결되지 않는 불량이 발생되는 것을 방지할 수 있다.
도 13을 참조하면, 상기 몰드 구조물(113)을 관통하는 제1 개구부(160)를 형성하여 기판(100)의 상부면을 노출시킨다.
예시적인 실시예들에 따르면, 제1 개구부(160)는 상기 최상층의 제1 절연막(110) 및 패드(158) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 개구부(160)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 상기 제1 희생막(120) 및 제1 절연막(110)은 각각 제1 희생 패턴(120a) 및 제1 절연 패턴(110a)으로 변환될 수 있다.
도 14를 참조하면, 상기 제1 개구부(160) 측벽에 노출되는 상기 제1 희생 패턴(120a)을 제거하여 상기 제1 절연 패턴들(110a) 사이에 갭(162)을 형성한다. 상기 갭(162)에 의해 상기 제1 블로킹 패턴(140a) 및 반도체 패턴(130)의 측벽 일부가 노출될 수 있다.
상기 제1 희생 패턴(120a)을 제거하는 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함하는 등방성 식각 공정을 통해 수행할 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 상기 제1 희생 패턴들(120a)을 제거할 수 있다.
도 15를 참조하면, 상기 노출된 제1 블로킹 패턴(1400a)의 외측벽, 노출된 반도체 패턴(130)의 측벽, 갭(162)의 내벽, 제1 절연 패턴들(110a) 표면, 패드(158) 및 노출된 기판(100) 상면 상에 제2 블로킹막(170)을 형성한다. 그리고, 상기 제2 블로킹막(170) 상에 갭(162)을 채우는 제1 및 제2 게이트들을(172a, 172b)을 형성한다.
예시적인 실시예들에 따르면, 제2 블로킹막(170)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다.
상기 제1 및 제2 게이트들(172a, 172b)을 형성하기 위하여, 먼저 게이트 전극막을 형성한다. 상기 게이트 전극막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다. 상기 게이트 전극막을 부분적으로 제거하여, 상기 갭(162) 내부에 제1 및 제2 게이트들(172a, 172b)을 형성한다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
즉, 상기 반도체 패턴(130) 측벽 상에는 GSL로 제공되는 제1 게이트(172a)가 형성될 수 있다. 상기 채널 구조물(152)의 측벽 상에는 워드 라인 및 SSL로 제공되는 제2 게이트(172b)가 형성될 수 있다.
도 16을 참조하면, 상기 제2 블로킹막(170), 제1 및 제2 게이트(172a, 172b) 표면 상에 상기 제1 개구부(160)의 측벽 및 저면을 따라 컨포멀하게 제3 절연막을 형성한다. 상기 제1 개구부(160) 저면에 형성된 제3 절연막을 이방성으로 식각하여 상기 기판(100) 표면이 노출되도록 한다. 따라서, 스페이서 형상을 갖는 제2 절연 패턴(174)을 형성한다. 또한, 상기 제2 절연 패턴(174)에 의해 제2 개구부가 형성될 수 있다. 상기 제2 개구부를 통해 노출되는 기판(100) 부위에 불순물을 도핑하여 불순물 영역(도시안됨)을 형성한다. 이 후, 상기 제2 개구부 내부를 채우는 도전 패턴(176)을 형성한다. 상기 도전 패턴(176)은 공통 소오스 라인으로 제공될 수 있다.
구체적으로, 상기 도전 패턴(176)은 제2 개구부 내부를 채우는 도전막을 형성하고, 이를 평탄화하여 형성할 수 있다. 상기 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 도전막은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다.
이후, 도시하지 않았지만, 상기 패드(158)와 전기적으로 연결되는 비트 라인 콘택 및 비트 라인을 형성할 수 있다. 따라서, 수직형 반도체 소자를 완성할 수 있다.
상기 수직형 반도체 소자에서 상기 채널 구조물(152)은 상기 반도체 패턴(130)의 상부면으로부터 상기 제1 방향으로의 상기 제1 두께는 상기 터널 절연 패턴(144a)으로부터 제3 방향으로 제2 두께보다 더 두꺼울 수 있다. 따라서, 상기 반도체 패턴(130)과 채널 구조물(152)이 연결되는 부위에서 채널 저항이 증가되거나 이들이 서로 연결되지 않는 불량이 발생되는 것을 방지할 수 있다.
도 17 내지 도 19는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 18은 일부 부위의 확대된 단면도들이다.
상기 제조 방법은 도 2 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다.
먼저 도 2 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여, 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위(B), 반도체 패턴(130)과 하드 마스크(124) 상에 컨포멀하게 예비 제2 채널막(147)을 형성한다.
도 17을 참조하면, 상기 예비 제2 채널막(147) 상에 상기 제1 방향으로 실리콘을 이온 주입하여 상기 반도체 패턴(130) 상에 위치하는 예비 제2 채널막(147) 상에 예비 실리콘 패턴(151)을 형성한다.
예시적인 실시예에서, 상기 실리콘의 이온 주입 공정은 1.0E14/㎠ 내지 1.0E16/㎠ 의 도핑 농도로 수행할 수 있다. 상기 예비 실리콘 패턴(151)은 증착시에는 비정질 실리콘일 수 있으며, 후속의 열공정 등을 수행하여 결정질의 실리콘으로 변화될 수 있다.
이와같이, 상기 반도체 패턴(130) 상에는 상기 예비 제2 채널막(147) 및 예비 실리콘 패턴(151)이 적층되고, 상기 제1 채널 패턴(146a) 상에는 상기 예비 제2 채널막(147)만 형성될 수 있다. 그러므로, 상기 반도체 패턴(130) 상에서 형성되는 막의 두께가 상기 제1 채널 패턴(146a) 상에 형성되는 막의 두께보다 더 두꺼울 수 있다.
도 18을 참조하면, 상기 예비 제2 채널막(147) 및 예비 실리콘 패턴(151)의 표면의 일부를 식각하는 트리밍 공정을 수행하여 목표한 두께를 갖는 제2 채널막을 형성할 수 있다.
상기 트리밍 공정에서, 상기 예비 제2 채널막(147) 및 예비 실리콘 패턴(151)의 표면으로부터 식각되기 때문에 상기 예비 제2 채널막(147)의 측벽 및 예비 실리콘 패턴(151)의 상부면이 먼저 식각될 수 있다. 즉, 상기 예비 실리콘 패턴(151) 아래에 위치하는 상기 예비 제2 채널막(147)은 상기 트리밍 공정에서 거의 식각되지 않을 수 있다. 그러므로, 상기 반도체 패턴(130) 상에 형성된 상기 제2 채널막은 상기 예비 제2 채널막(147)의 두께와 거의 동일한 두께를 가질 수 있다.
예시적인 실시예에서, 상기 트리밍 공정을 수행한 이 후에 상기 제2 채널막 상에 상기 예비 실리콘 패턴이 일부 남아서 실리콘 패턴(151a)이 형성될 수 있다. 일부 실시예에서, 상기 트리밍 공정을 수행할 때 상기 예비 제2 채널막 상에 상기 예비 실리콘 패턴이 모두 제거되어 실리콘 패턴이 형성되지 않을 수도 있다.
상기 반도체 패턴(130)의 상부면 상에 형성되는 상기 제2 채널막은 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위(B)를 완전하게 덮을 수 있다.
이 후, 도 11을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 상기 홀 내부에 채널 구조물(153) 및 매립 절연 패턴(156)을 형성한다.
예시적인 실시예에서, 상기 채널 구조물(153)은 제1 채널 패턴(146a), 제2 채널 패턴(147a) 및 실리콘 패턴(151a)을 포함할 수 있다.
상기 반도체 패턴(130)상에서 상기 채널 구조물(153)은 상기 제2 채널 패턴(147a) 및 실리콘 패턴(151a)이 적층되고, 상기 반도체 패턴(130)으로부터 상기 제1 방향으로 제3 두께(d3)를 가질 수 있다. 상기 터널 절연 패턴(144a) 상에서 상기 채널 구조물(153)은 상기 제1 채널 패턴(146a) 및 제2 채널 패턴(147a)이 적층되어, 상기 제3 방향으로 제4 두께(d4)를 가질 수 있다. 상기 제3 두께(d3)는 상기 제4 두께(d4)와 동일하거나 더 두꺼울 수 있다.
상기 제2 채널 패턴(147a) 및 실리콘 패턴(151a)은 상부 채널 패턴으로 제공될 수 있다. 상기 반도체 패턴(130) 상에 형성되는 상기 상부 채널 패턴의 상부면은 상기 제1 채널 패턴(146a)의 저면보다 높게 위치할 수 있다.
계속하여, 도 12 내지 도 16을 참조로 설명한 공정들을 동일하게 수행하여, 도 19에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 20 내지 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 일부 부위의 확대된 단면도들이다.
상기 제조 방법은 도 2 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다.
먼저 도 2 내지 도 6을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여, 상기 홀(126)의 측벽 상에는 제1 블로킹 패턴(140a), 상기 전하 저장 패턴(142a), 터널 절연 패턴(144a) 및 제1 채널 패턴(146a)을 형성할 수 있다. 상기 홀(126)의 저면에는 상기 반도체 패턴(130)이 노출될 수 있다.
도 20을 참조하면, 상기 홀(126)의 저면에 노출된 상기 반도체 패턴(130) 상에 실리콘 패턴(154)을 형성한다.
예시적인 실시예에서, 상기 실리콘 패턴(154)은 상기 제1 방향으로 실리콘을 이온 주입하여 형성할 수 있다. 상기 제1 방향으로 실리콘을 이온 주입하면, 상기 제1 채널 패턴(146a) 상에는 실리콘이 거의 주입되지 않기 때문에, 상기 반도체 패턴(130) 상에 상기 실리콘 패턴(154)이 형성될 수 있다. 따라서, 상기 실리콘 패턴(154)은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있다.
일부 실시예에서, 상기 실리콘 패턴(154)은 상기 반도체 패턴(130)의 상부면을 시드로 하는 선택적 에피택셜 성장 공정을 통해 형성할 수 있다. 따라서, 상기 실리콘 패턴(154)은 단결정 실리콘을 포함할 수 있다.
도 21을 참조하면, 상기 홀(126)의 측벽 및 저면 상에 상기 실리콘 패턴(154) 및 상기 제1 채널 패턴(146a)을 덮는 제2 채널막을 형성한다.
예시적인 실시예들에 있어서, 상기 홀(126)의 측벽 및 저면 상에 예비 제2 채널막을 형성하고, 상기 예비 제2 채널막의 표면의 일부를 식각하는 트리밍 공정을 수행하여 목표한 두께를 갖는 상기 제2 채널막을 형성할 수 있다. 일부 실시예에서, 상기 트리밍 공정을 수행하지 않고, 상기 홀의 측벽 및 저면 상에 제2 채널막을 바로 증착할 수도 있다.
이 후, 도 11을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 상기 홀 내부에 채널 구조물(155) 및 매립 절연 패턴(156)을 형성한다.
상기 채널 구조물(155)은 실리콘 패턴(154), 제1 채널 패턴(146a), 제2 채널 패턴(148a)을 포함할 수 있다.
상기 반도체 패턴(130)상에서 상기 채널 구조물(155)은 상기 실리콘 패턴(154) 및 제2 채널 패턴(148a)이 적층되고, 상기 반도체 패턴(130)으로부터 상기 제1 방향으로 제5 두께(d5)를 가질 수 있다. 상기 터널 절연 패턴(144a) 상에서 상기 채널 구조물(155)은 상기 제1 채널 패턴(146a) 및 제2 채널 패턴(148a)이 적층되어, 상기 제3 방향으로 제6 두께(d6)를 가질 수 있다. 상기 제5 두께(d5)는 상기 제6 두께(d6)와 동일하거나 더 두꺼울 수 있다.
상기 실리콘 패턴(154) 및 제2 채널 패턴(148a)은 상부 채널 패턴으로 제공될 수 있다. 상기 반도체 패턴(130) 상에 형성된 상부 채널 패턴의 상부면은 상기 제1 채널 패턴(146a)의 저면보다 높게 위치할 수 있다.
계속하여, 도 12 내지 도 16을 참조로 설명한 공정들을 동일하게 수행하여, 도 22에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 23 내지 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 26은 일부 부위의 확대된 단면도들이다.
상기 제조 방법은 도 2 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다.
먼저 도 2 내지 도 6을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여, 상기 홀(126)의 측벽 상에는 제1 블로킹 패턴(140a), 상기 전하 저장 패턴(142a), 터널 절연 패턴(144a) 및 제1 채널 패턴(146a)을 형성할 수 있다. 상기 홀(126)의 저면에는 상기 반도체 패턴(130)이 노출될 수 있다.
도 23 및 도 24를 참조하면, 상기 홀(126)의 하부에 노출된 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)의 일부를 등방성 식각 공정을 통해 식각한다. 따라서, 상기 제1 채널 패턴(146a) 하부에서 더 넓은 폭을 갖는 제1 홀(126a)이 형성될 수 있다.
도 25를 참조하면, 상기 제1 홀(126a)의 측벽 및 저면에 노출되는 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a), 반도체 패턴(130)과 하드 마스크(124) 상에 컨포멀하게 예비 제2 채널막을 형성한다. 이 후, 상기 예비 제2 채널막의 표면을 트리밍하여 제2 채널막(180)을 형성한다.
상기 제2 채널막(180)을 형성하는 공정은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 26을 참조하면, 상기 제2 채널막(180) 상에 상기 제1 방향으로 실리콘을 이온 주입하여 상기 반도체 패턴(130) 상에 위치하는 제2 채널막(180) 상에 실리콘 패턴(182)을 형성한다.
상기 실리콘 패턴(182)은 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 상기 제2 부위를 완전하게 덮도록 형성될 수 있다. 즉, 상기 실리콘 패턴(182)의 상부면은 상기 제1 채널 패턴(146a)의 저면보다 높게 위치할 수 있다.
이 후, 도 11 내지 도 16을 참조로 설명한 것과 동일한 공정을 수행하여, 도 27에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 28 및 도 29는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28 및 도 29는 일부 부위의 확대된 단면도들이다.
먼저, 도 2 내지 도 6을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여, 상기 홀(126)의 측벽 상에는 제1 블로킹 패턴(140a), 상기 전하 저장 패턴(142a), 터널 절연 패턴(144a) 및 제1 채널 패턴(146a)을 형성할 수 있다. 상기 홀(126)의 저면에는 상기 반도체 패턴(130)이 노출될 수 있다.
이 후, 상기 홀의 하부에 노출된 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)의 일부를 등방성 식각 공정을 통해 식각한다. 따라서, 도 23 및 도 24에 도시된 것과 같이, 상기 제1 채널 패턴(146a) 하부에서 더 넓은 폭을 갖는 제1 홀(126a)이 형성될 수 있다.
도 28을 참조하면, 상기 제1 홀(126a)의 측벽 및 저면에 노출되는 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a), 반도체 패턴(130)과 하드 마스크(124) 상에 컨포멀하게 예비 제2 채널막(181)을 형성한다. 이 후, 상기 예비 제2 채널막(181)을 열처리하여 결정화시킬 수 있다.
상기 예비 제2 채널막(181) 상에 상기 제1 방향으로 실리콘을 이온 주입하여 상기 반도체 패턴(130) 상에 위치하는 예비 제2 채널막(181) 상에 예비 실리콘 패턴(183)을 형성한다. 상기 예비 실리콘 패턴(183)을 형성하는 공정은 도 17을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 예비 실리콘 패턴(183)은 상기 제1 홀(126a)에서 상대적으로 넓은 폭을 갖는 하부를 채우도록 형성할 수 있다.
도 29를 참조하면, 상기 예비 제2 채널막(181) 및 예비 실리콘 패턴(183)의 표면의 일부를 식각하는 트리밍 공정을 수행하여 목표한 두께를 갖는 제2 채널막(181a)을 각각 형성할 수 있다. 예시적인 실시예에서, 상기 트리밍 공정을 수행한 이 후에 상기 제2 채널막(181a) 상에 상기 예비 실리콘 패턴이 일부 남아서 실리콘 패턴(183a)이 형성될 수 있다. 일부 실시예에서, 상기 트리밍 공정을 수행할 때 상기 예비 제2 채널막 상에 상기 예비 실리콘 패턴이 모두 제거되어 실리콘 패턴이 형성되지 않을 수도 있다.
상기 제2 채널막(181a)을 형성하는 공정은 도 18을 참조로 설명한 것과 동일할 수 있다.
이 후, 도 11 내지 도 16을 참조로 설명한 공정들을 동일하게 수행하여, 수직형 반도체 소자를 제조할 수 있다.
도 30 및 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 30 및 도 31은 일부 부위의 확대된 단면도들이다.
먼저, 도 2 내지 도 6을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여, 상기 홀(126)의 측벽 상에는 제1 블로킹 패턴(140a), 상기 전하 저장 패턴(142a), 터널 절연 패턴(144a) 및 제1 채널 패턴(146a)을 형성할 수 있다. 상기 홀(126)의 저면에는 상기 반도체 패턴(130)이 노출될 수 있다.
이 후, 상기 홀(126)의 하부에 노출된 제1 블로킹 패턴(140a), 전하 저장 패턴(142a), 터널 절연 패턴(144a)의 일부를 등방성 식각 공정을 통해 식각한다. 따라서, 도 23 및 도 24에 도시된 것과 같이, 상기 제1 채널 패턴(126a) 하부에서 더 넓은 폭을 갖는 제1 홀(126a)이 형성될 수 있다.
도 30을 참조하면, 상기 제1 홀(126a)의 저면에 노출된 상기 반도체 패턴(130) 상에 실리콘 패턴(184)을 형성한다.
예시적인 실시예에서, 상기 실리콘 패턴(184)은 상기 제1 방향으로 실리콘을 이온 주입하여 형성할 수 있다. 상기 제1 방향으로 실리콘을 이온 주입하면, 상기 제1 채널 패턴(146a) 상에는 실리콘이 거의 주입되지 않기 때문에, 상기 반도체 패턴(130) 상에 상기 실리콘 패턴(184)이 형성될 수 있다.
일부 실시예에서, 상기 실리콘 패턴(184)은 상기 반도체 패턴(130)의 상부면을 시드로 하는 선택적 에피택셜 성장 공정을 통해 형성할 수 있다.
도 31을 참조하면, 상기 제1 홀(126a)의 측벽 및 저면 상에 상기 실리콘 패턴(184) 및 상기 제1 채널 패턴(146a)을 덮는 제2 채널막(186)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 홀(126a)의 측벽 및 저면 상에 예비 제2 채널막을 형성하고, 상기 예비 제2 채널막의 표면의 일부를 식각하는 트리밍 공정을 수행하여 목표한 두께를 갖는 상기 제2 채널막(186)을 형성할 수 있다. 일부 실시예에서, 상기 트리밍 공정을 수행하지 않고, 상기 홀의 측벽 및 저면 상에 제2 채널막(186)을 바로 증착할 수도 있다.
이 후, 도 11 내지 도 16을 참조로 설명한 공정들을 동일하게 수행하여, 수직형 반도체 소자를 제조할 수 있다.
도 32 내지 도 36은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 33 및 35는 일부 부위의 확대된 단면도들이다.
상기 수직형 반도체 소자는 반도체 패턴이 구비되지 않고, 채널 구조물이 기판과 직접 접촉하는 구조를 가질 수 있다.
도 32 및 33을 참조하면, 제1 절연막(110) 및 제1 희생막(120)을 반복 적층하여 몰드 구조물을 형성한다. 상기 몰드 구조물 상의 하드 마스크(124)를 식각 마스크로 사용하여, 최상부의 제1 절연막(110) 및 제1 희생막(120)을 식각하여 기판(100) 상면을 노출시키는 복수 개의 홀들(126b)을 형성한다. 이 후, 상기 홀들(126b)의 내측벽, 기판(100)의 상면 및 상기 하드 마스크(124) 상에 컨포멀하게 블로킹막, 전하 저장막, 터널 절연막, 제1 채널막을 순차적으로 형성한다. 상기 기판(100)의 상부면이 노출되도록 상기 제1 채널막, 터널 절연막, 전하 저장막 및 블로킹막을 이방성 식각하여, 제1 채널 패턴(146a), 터널 절연 패턴(144a), 전하 저장 패턴(142a) 및 제1 블로킹 패턴(140a)을 형성한다.
상기 공정들은 도 2 내지 도 6을 참조로 설명한 것과 유사하다. 다만, 상기 반도체 패턴을 형성하는 공정이 수행되지 않는다.
도 34 및 35를 참조하면, 상기 홀(126b)의 측벽 및 저면에 노출되는 상기 제1 블로킹 패턴(140a), 전하 저장 패턴(142a) 및 터널 절연 패턴(144a)의 제2 부위(B), 기판(100)과 상기 하드 마스크(124) 상에 컨포멀하게 예비 제2 채널막을 형성한다. 상기 예비 제2 채널막을 트리밍하여 제2 채널막(148)을 형성한다. 이 후, 상기 제2 채널막(148) 상에 상기 제1 방향으로 실리콘을 이온 주입하여 상기 기판(100) 상에 위치하는 제2 채널막(148) 상에 실리콘 패턴(150a)을 형성한다.
상기 공정들은 도 7 내지 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 도 11 내지 도 16을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행함으로써, 도 36에 도시된 수직형 반도체 소자를 형성할 수 있다.
이와같이, 상기 기판 상에 반도체 패턴을 형성하는 공정을 수행하지 않음으로써, 상기 설명한 실시예들에 따른 채널 구조물들과 기판과 직접 접촉하는 다양한 구조의 수직형 반도체 소자를 제조할 수 있다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 기판, 반도체 패턴 및 채널 패턴 간의 전기적 연결 불량이 감소될 수 있다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다.
100 : 기판 110 : 제1 절연막
120 : 제1 희생막 110a : 제1 절연 패턴
120a : 제1 희생 패턴 113 : 몰드 구조물
124 : 하드 마스크 126, 126b : 홀
126a : 제1 홀 130 : 반도체 패턴
140 : 블로킹막 142 : 전하 저장막
144 : 터널 절연막 146 : 제1 채널막
146a : 제1 채널 패턴
144a : 터널 절연 패턴 142a: 전하 저장 패턴
140a : 제1 블로킹 패턴
147, 181 :　예비 제2 채널막
148a, 147a : 제2 채널 패턴
148, 180, 186 : 제2 채널막
151a, 154, 182, 184 : 실리콘 패턴
151, 183 : 예비 실리콘 패턴
152, 155 : 채널 구조물 156 :　매립 절연 패턴
158: 패드 160 : 제1 개구부
162 : 갭 170 : 제2 블로킹막
172a : 제1 게이트 172b : 제2 게이트들
174 : 제2 절연 패턴 176 : 도전 패턴

Claims (10)

  1. 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성하고;
    상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 홀을 형성하고;
    상기 기판 상에 상기 홀의 하부를 채우는 반도체 패턴을 형성하고;
    상기 홀의 측벽 상에 순차적으로 적층된 블로킹 패턴, 전하 저장 패턴, 터널 절연 패턴 및 제1 채널 패턴을 형성하고;
    상기 제1 채널 패턴 및 상기 반도체 패턴 상에 제2 채널 패턴을 형성하고;
    상기 반도체 패턴 상에 위치하는 상기 제2 채널 패턴과 접하는 실리콘 패턴을 형성하여, 상기 제2 채널 패턴 및 실리콘 패턴을 포함하는 상부 채널 패턴을 형성하고; 그리고,
    상기 희생막들을 도전 물질로 대체하여 게이트를 형성하는 것을 포함하는 수직형 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 실리콘 패턴을 형성하는 것은 상기 기판 표면에 대해 수직한 방향으로 실리콘을 이온 주입하는 공정을 포함하는 수직형 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제2 채널 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 상기 실리콘 패턴은 상기 제2 채널 패턴 상에 상기 실리콘을 이온 주입하여 형성되는 수직형 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 제2 채널 패턴을 형성하는 것은,
    상기 제1 채널 패턴 및 상기 반도체 패턴 상에, 상기 반도체 패턴 상부면과 직접 접촉하는 예비 제2 채널막을 형성하고; 그리고,
    상기 예비 제2 채널막의 표면을 일부 식각하는 트리밍 공정을 수행하여 상기 제2 채널 패턴을 형성하는 것을 포함하는 수직형 반도체 소자의 제조 방법.
  5. 제2항에 있어서, 상기 제2 채널 패턴 및 실리콘 패턴을 형성하는 것은,
    상기 제1 채널 패턴 및 상기 반도체 패턴 상에, 상기 반도체 패턴 상부면과 직접 접촉하는 예비 제2 채널막을 형성하고;
    상기 예비 제2 채널막 상에 실리콘을 이온 주입하여 예비 실리콘막을 형성하고; 그리고,
    상기 예비 제2 채널막 및 예비 실리콘막 표면을 일부 식각하는 트리밍 공정을 수행하여 상기 제2 채널 패턴 및 실리콘 패턴을 각각 형성하는 수직형 반도체 소자의 제조 방법.
  6. 제2항에 있어서, 상기 실리콘 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 상기 반도체 패턴 상에 실리콘을 이온 주입하여 형성되는 수직형 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 실리콘 패턴은 상기 반도체 패턴 상부면과 직접 접촉하고, 선택적 에피택셜 공정을 통해 상기 반도체 패턴 상에 실리콘을 성장시켜 형성되는 수직형 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 반도체 패턴 상에 형성되는 상기 상부 채널 패턴의 상부면이 상기 제1 채널 패턴의 저면보다 높게 되도록 상기 상부 채널 패턴을 형성하는 수직형 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 제1 채널 패턴 및 상부 채널 패턴은 채널 구조물로 제공되고, 상기 반도체 패턴 상에 형성되는 상기 채널 구조물의 제1 두께는 상기 홀의 측벽 상에 형성되는 상기 채널 구조물의 제2 두께보다 더 두껍게 되도록 상기 상부 채널 패턴을 형성하는 수직형 반도체 소자의 제조 방법.
  10. 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성하고;
    상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 홀을 형성하고;
    상기 기판 상에 상기 홀의 하부를 채우는 반도체 패턴을 형성하고;
    상기 홀의 측벽 상에 순차적으로 적층된 블로킹 패턴, 전하 저장 패턴 및 터널 절연 패턴을 형성하고;
    상기 터널 절연 패턴 및 상기 반도체 패턴 상에 형성되고, 상기 반도체 패턴 상에서 제1 두께를 갖고, 상기 터널 절연 패턴 상에서 상기 제1 두께보다 얇은 제2 두께를 갖는 채널 구조물을 형성하고; 그리고,
    상기 희생막들을 도전 물질로 대체하여 게이트를 형성하는 것을 포함하는 수직형 반도체 소자의 제조 방법.
KR1020150141663A 2015-10-08 2015-10-08 수직형 반도체 소자 및 이의 제조 방법 KR102424370B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150141663A KR102424370B1 (ko) 2015-10-08 2015-10-08 수직형 반도체 소자 및 이의 제조 방법
US15/288,517 US10367002B2 (en) 2015-10-08 2016-10-07 Vertical semiconductor devices and methods of manufacturing the same
US16/441,163 US10700092B2 (en) 2015-10-08 2019-06-14 Vertical semiconductor devices and methods of manufacturing the same
US16/903,070 US11152390B2 (en) 2015-10-08 2020-06-16 Vertical semiconductor devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150141663A KR102424370B1 (ko) 2015-10-08 2015-10-08 수직형 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170042127A KR20170042127A (ko) 2017-04-18
KR102424370B1 true KR102424370B1 (ko) 2022-07-22

Family

ID=58500016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150141663A KR102424370B1 (ko) 2015-10-08 2015-10-08 수직형 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (3) US10367002B2 (ko)
KR (1) KR102424370B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180073161A (ko) * 2016-12-22 2018-07-02 삼성전자주식회사 수직형 메모리 장치
KR102337640B1 (ko) * 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
KR102385568B1 (ko) * 2017-07-13 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10804287B2 (en) 2017-08-28 2020-10-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN107482013B (zh) * 2017-08-28 2018-09-18 长江存储科技有限责任公司 三维存储器及其形成方法
KR102533146B1 (ko) 2017-12-08 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN109148468A (zh) * 2018-09-26 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器
KR20220099843A (ko) * 2021-01-07 2022-07-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101482639B1 (ko) * 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
JP5398766B2 (ja) 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
KR20130086778A (ko) 2012-01-26 2013-08-05 삼성전자주식회사 수직형 비휘발성 메모리 소자의 제조 방법
KR102045858B1 (ko) * 2013-02-06 2019-11-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102031179B1 (ko) * 2012-09-11 2019-11-08 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102007274B1 (ko) * 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9018064B2 (en) 2013-07-10 2015-04-28 Varian Semiconductor Equipment Associates, Inc. Method of doping a polycrystalline transistor channel for vertical NAND devices
KR102082321B1 (ko) * 2013-08-13 2020-02-27 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102136849B1 (ko) 2013-08-30 2020-07-22 삼성전자 주식회사 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9524976B2 (en) 2013-09-15 2016-12-20 Sandisk Technologies Llc Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
KR102094472B1 (ko) * 2013-10-08 2020-03-27 삼성전자주식회사 반도체 장치
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102091729B1 (ko) 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
KR20150061395A (ko) 2013-11-27 2015-06-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9601508B2 (en) * 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
KR102357992B1 (ko) * 2015-05-26 2022-02-04 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US11152390B2 (en) 2021-10-19
US20190296047A1 (en) 2019-09-26
US10700092B2 (en) 2020-06-30
US20170103998A1 (en) 2017-04-13
US20200312878A1 (en) 2020-10-01
US10367002B2 (en) 2019-07-30
KR20170042127A (ko) 2017-04-18

Similar Documents

Publication Publication Date Title
KR102424370B1 (ko) 수직형 반도체 소자 및 이의 제조 방법
US10559591B2 (en) Vertical memory devices and methods of manufacturing the same
US9997537B2 (en) Semiconductor devices including gate insulation layers on channel materials and methods of forming the same
US10741571B2 (en) Vertical memory devices and methods of manufacturing the same
US9543316B2 (en) Semiconductor memory device and method of fabricating the same
US10103163B2 (en) Semiconductor memory device
KR102396111B1 (ko) 반도체 소자 및 그 제조 방법
TWI685950B (zh) 記憶體元件以及形成記憶體元件的方法
US10411089B2 (en) Semiconductor devices
JP6228238B2 (ja) 増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法
US8658504B2 (en) Method for manufacturing semiconductor device
KR20170030357A (ko) 반도체 소자 및 이의 제조 방법
KR20140025864A (ko) 수직형 반도체 소자 및 그 제조 방법
CN111106125A (zh) 制造垂直存储器装置的方法
KR20200062673A (ko) 수직형 메모리 장치의 제조 방법
US10242880B2 (en) Method of wet etching and method of fabricating semiconductor device using the same
US11164884B2 (en) Vertical-type memory device
KR102424875B1 (ko) 반도체 소자
US11404433B2 (en) Vertical memory devices
JP2007294750A (ja) 半導体装置及びその製造方法
KR20200141150A (ko) 수직형 메모리 장치
KR20190020249A (ko) 반도체 소자
KR20130090509A (ko) 수직형 메모리 장치의 제조 방법
US11588035B2 (en) Semiconductor devices
US20210091104A1 (en) Semiconductor memory device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant