KR101998676B1 - 자기 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

자기 메모리 장치 및 그 제조 방법이 제공된다. 상기 자기 메모리 장치는 하부 자성 구조체, 상부 자성 구조체, 및 이들 사이의 터널 배리어를 구비하는 자기 터널 접합을 포함하며, 상기 터널 배리어는 상기 하부 자성 구조체보다 큰 폭을 가질 수 있다.

Description

자기 메모리 장치 및 그 제조 방법{Magnetic Memory Device and Method of fabricating the same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 자기 메모리 장치 및 그 제조 방법에 관한 것이다.
휴대가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 장치가 요구되고 있다. 자기 메모리 장치는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 장치에서의 데이터 저장 메커니즘으로 주목받고 있으며, 2000년대 들어, 수백% 내지 수천%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 장치가 최근 활발하게 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성 및 산포 특성이 개선된 자기 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 자기 메모리 장치의 신뢰성 및 산포 특성을 개선할 수 있는 제조 방법을 제공하는 데 있다.
본 발명의 예시적인 실시예들에 따르면, 상기 자기 메모리 장치는 하부 자성 구조체, 상부 자성 구조체, 및 이들 사이의 터널 베리어를 구비하는 자기 터널 접합을 포함하며, 상기 터널 베리어는 상기 하부 자성 구조체보다 큰 폭을 가질 수 있다.
일부 실시예들에서, 상기 하부 및 상부 자성 구조체들 각각은 복수의 막들을 포함하는 다층막 구조로서 제공되고, 상기 터널 베리어는 실질적으로 사각형의 수직 단면을 갖는 평판형 구조로서 제공될 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체의 상기 막들 중의 적어도 하나는 'U'자 형태의 수직 단면을 갖고, 상기 상부 자성 구조체의 상기 막들 중의 적어도 하나는 'U'자 형태의 수직 단면을 가질 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체의 상기 막들 중의 적어도 하나는 'U'자 형태의 수직 단면을 갖고, 상기 상부 자성 구조체의 상기 막들 각각은 실질적으로 사각형의 수직 단면을 가질 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체의 상기 막들 각각은 실질적으로 사각형의 수직 단면을 갖고, 상기 상부 자성 구조체의 상기 막들 중의 적어도 하나는 'U'자 형태의 수직 단면을 가질 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체의 상기 막들 각각은 실질적으로 사각형의 수직 단면을 갖고, 상기 상부 자성 구조체의 상기 막들 각각은 실질적으로 사각형의 수직 단면을 가질 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체의 상기 막들 중의 적어도 하나는 서로 마주보는 측벽부들 및 상기 측벽부들을 연결하는 바닥부를 포함함으로써 'U'자 형태의 수직 단면을 가질 수 있다. 상기 바닥부는 자성 물질로 형성되고, 상기 측벽부들은 상기 바닥부를 구성하는 자성 물질의 산화물일 수 있다.
일부 실시예들에서, 상기 터널 베리어는 상기 상부 자성 구조체보다 큰 폭을 가질 수 있다.
일부 실시예들에서, 상기 터널 베리어는 상기 상부 자성 구조체와 실질적으로 동일한 폭을 가질 수 있다.
일부 실시예들에서, 상기 터널 베리어는 그것의 상부 폭보다 그것의 하부 폭이 더 크고, 상기 하부 자성 구조체는 그것의 하부 폭보다 그것의 상부 폭이 더 클 수 있다.
일부 실시예들에서, 상기 터널 베리어는 그것의 상부 폭보다 그것의 하부 폭이 더 크고, 상기 상부 자성 구조체는 그것의 하부 폭보다 그것의 상부 폭이 더 클 수 있다.
일부 실시예들에서, 상기 터널 베리어의 폭은 불연속적으로 상기 하부 자성 구조체의 폭보다 클 수 있다.
일부 실시예들에서, 상기 터널 베리어와 상기 하부 자성 구조체의 폭들 사이의 차이들은 상기 터널 베리어의 양쪽에서 서로 다를 수 있다.
일부 실시예들에서, 상기 터널 베리어와 상기 상부 자성 구조체의 폭들 사이의 차이들은 상기 터널 베리어의 양쪽에서 동일할 수 있다.
일부 실시예들에서, 상기 상부 및 하부 자성 구조체들 중의 하나는 반강자성 물질로 형성된 막을 포함할 수 있다.
일부 실시예들에서, 상기 터널 베리어는 단층 구조의 마그네슘 산화막 또는 금속-함유막에 의해 분리된 한 쌍의 마그네슘 산화막들을 포함할 수 있다.
일부 실시예들에서, 상기 터널 베리어의 측벽을 직접 덮는 캐핑막을 더 포함할 수 있으며, 상기 캐핑막은 상기 하부 자성 구조체로부터 이격될 수 있다.
본 발명의 예시적인 실시예에 따르면, 상기 자기 메모리 장치의 제조 방법은 기판 상에 국소화된 하부 자성 구조체를 형성하고, 상기 하부 자성 구조체를 포함하는 결과물 전면에 터널 베리어막을 형성하고, 상기 터널 베리어막 상에 국소화된 상부 자성 구조체를 형성한 후, 상기 터널 베리어막을 패터닝하여 상기 상부 및 하부 자성 구조체들 사이에서 국소화되는 터널 베리어를 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 터널 베리어막을 패터닝하는 단계는 식각 가스를 사용하는 건식 식각의 단계를 포함하되, 상기 건식 식각의 단계 동안, 상기 하부 자성 구조체를 구성하는 금속성 물질은 상기 식각 가스에 노출되지 않는다.
일부 실시예들에서, 상기 건식 식각의 단계 동안, 상기 상부 자성 구조체를 구성하는 금속성 물질은 상기 식각 가스에 노출되지 않는다.
일부 실시예들에서, 상기 터널 베리어막을 패터닝하는 단계는 상기 상부 자성 구조체의 측벽을 덮는 스페이서들을 형성한 후, 상기 스페이서들 및 상기 상부 자성 구조체를 식각 마스크로 사용하여 상기 터널 베리어막의 노출된 부분을 제거하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 스페이서들과 상기 상부 자성 구조체의 폭들의 합은 상기 하부 자성 구조체의 폭보다 클 수 있다.
일부 실시예들에서, 상기 터널 베리어막을 식각하기 전에, 상기 터널 베리어막의 상기 노출된 부분에 이온들을 주입하는 식각-전처리 단계를 더 포함할 수 있다.
일부 실시예들에서, 상기 스페이서들을 형성하기 전에, 상기 상부 자성 구조체 상에 하드 마스크 패턴을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 하드 마스크 패턴은 상기 하부 자성 구조체보다 큰 폭을 갖도록 형성될 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체를 형성하는 단계는 상기 하부 자성 구조체의 측벽을 둘러싸는 하부 절연 패턴을 형성하는 단계를 더 포함하고, 상기 터널 베리어막을 패터닝하는 단계는 상기 하부 절연 패턴을 식각하는 단계를 더 포함할 수 있다. 이때, 상기 하부 절연 패턴을 식각하는 단계는 상기 터널 베리어 아래에, 상기 하부 자성 구조체의 상기 측벽을 덮는, 상기 하부 절연 패턴의 일부를 남기도록 실시될 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체를 형성하는 단계는 하부 개구부를 정의하는 하부 절연 패턴을 형성하고, 상기 하부 절연 패턴 상에 상기 하부 개구부를 채우는 복수의 하부막들을 형성한 후, 상기 하부막들을 식각하여 상기 하부 절연 패턴의 상부면을 노출시키는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 하부 자성 구조체를 형성하는 단계는 상기 기판 상에 복수의 하부막들을 형성하고, 상기 하부막들을 패터닝하여 상기 기판 상에 차례로 적층되어 상기 하부 자성 구조체를 구성하는 하부 패턴들을 형성하고, 상기 하부 자성 구조체를 덮는 하부 절연막을 형성한 후, 상기 하부 절연막을 식각하여 상기 하부 자성 구조체의 상부면을 노출시키는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 상부 자성 구조체를 형성하는 단계는 상부 개구부를 정의하는 상부 절연 패턴을 형성하고, 상기 상부 절연 패턴 상에 상기 상부 개구부를 채우는 복수의 상부막들을 형성하고, 상기 상부막들을 식각하여 상기 상부 절연 패턴의 상부면을 노출시킨 후, 상기 상부 절연 패턴을 제거하여 상기 터널 베리어막의 상부면을 노출시키는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 상부 자성 구조체를 형성하는 단계는 상기 터널 베리어막 상에 복수의 상부막들을 형성한 후, 상기 상부막들을 패터닝하여, 상기 터널 베리어막 상에 차례로 적층되어 상기 상부 자성 구조체를 구성하는 상부 패턴들을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 터널 베리어를 형성한 후, 상기 하부 및 상부 자성 구조체들 그리고 상기 터널 베리어를 포함하는, 자기 터널 접합을 덮는 캐핑막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 캐핑막은 상기 하부 자성 구조체로부터 이격되어 형성된다.
본 발명에 따르면, 터널 베리어막을 식각하기 전에, 기판 상에 국소화된 하부 자성 구조체가 미리 형성된다. 이에 따라, 상기 하부 자성 구조체를 구성하는 금속성 물질은 상기 터널 베리어막을 식각하기 위한 식각 물질에 노출되지 않을 수 있다. 이에 따라, 상기 금속성 물질이 상기 터널 베리어의 측벽에 재증착됨으로써 나타날 수 있는 기술적 문제(예를 들면, 상부 및 하부 자성 구조체들 사이의 전기적 쇼트 또는 자기 터널 접합들의 산포의 증대)를 억제할 수 있다.
본 발명의 일부 실시예들에 따르면, 상부 자성 구조체가, 식각되지 않은, 상기 터널 베리어막 상에 국소화될 수 있으며, 상기 터널 베리어막을 식각하는 단계는 상기 국소화된 상기 상부 자성 구조체를 절연성 물질로 덮은 상태에서 실시될 수 있다. 이에 따라, 상기 상부 자성 구조체를 구성하는 금속성 물질 역시 상기 터널 베리어의 측벽에 재증착되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 단위 셀을 예시적으로 도시하는 회로도이다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 선택 소자들을 예시적으로 도시하는 회로도들이다.
도 7은 본 발명의 실시예들에 따른 제 1 유형의 자기터널접합을 도시하는 개략도이다.
도 8은 본 발명의 실시예들에 따른 제 2 유형의 자기터널접합을 도시하는 개략도이다.
도 9는 본 발명의 일 실시예에 따른 자기 메모리 장치의 자기 터널 접합을 형성하는 방법을 설명하기 위한 순서도이다.
도 10 내지 도 15는 본 발명의 일 실시예에 따른 자기 메모리 장치의 자기 터널 접합을 형성하는 방법을 보여주는 단면도들이다.
도 16 내지 도 18은 본 발명의 예시적인 실시예들에 따른 자기 터널 접합 형성 공정에서 사용되는 다마신 공정을 도시하는 단면도들이다.
도 19 내지 도 22는 본 발명의 예시적인 실시예들에 따른 자기 터널 접합 형성 공정에서 사용되는 패터닝 공정을 도시하는 단면도들이다.
도 23 및 도 24는 각각 상기 다마신 공정 및 상기 패터닝 공정을 사용하여 형성된, 상기 다층막 패턴의 구조적 특징들을 보여주는 단면도들이다.
도 25 내지 도 28은 본 발명의 실시예들에 따른 자기 터널 접합들을 예시적으로 보여주는 단면도들이다.
도 29는 본 발명의 일 측면에 따른 자기 터널 접합의 구조적 특징을 설명하기 위한 단면도이다.
도 30 내지 도 32는 본 발명의 실시예들에 따른 자기 터널 접합의 터널 베리어의 예들을 도시하는 단면도들이다.
도 33은 상기 다마신 공정을 사용하여 형성된 자성 구조체를 예시적으로 그리고 개략적으로 도시하는 단면도이다.
도 34는 본 발명의 변형된 실시예에 따른 자기 터널 접합의 제조 방법을 도시하는 단면도이다.
도 35는 본 발명의 변형된 실시예들에 따른 자기 메모리 장치의 단위 셀을 예시적으로 도시하는 회로도이다.
도 36 및 도 37는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 단위 셀을 예시적으로 도시하는 회로도이다.
도 1을 참조하면, 단위 셀(100)은 서로 교차하는 제 1 배선(10) 및 제 2 배선(20) 사이에서 이들을 연결한다. 상기 단위 셀(100)은 선택 소자(30) 및 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 선택 소자(30) 및 상기 자기터널접합(MTJ)은 전기적으로 직렬로 연결될 수 있다. 상기 제 1 및 제 2 배선들(10, 20) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.
상기 선택 소자(30)는 상기 자기터널접합(MTJ)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(30)는 도 2 내지 도 6에 도시된 것처럼 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(30)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(30)에 연결될 수 있다.
상기 자기터널접합(MTJ)은 하부 자성 구조체(41), 상부 자성 구조체(42) 및 이들 사이의 터널 베리어(55)를 포함할 수 있다. 상기 하부 및 상부 자성 구조체들(41, 42) 각각은적어도 하나의 자성막을 포함할 수 있다.
상기 자성막들 중의 하나의 자화 방향는, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 아래에서는, 이러한 고정된 자화 특성을 갖는 자성막을 피고정막(pinned layer)(PL)이라 부를 것이다. 반면, 상기 자성막들 중의 다른 하나의 자화는 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 아래에서는, 이러한 가변적인 자화 특성을 갖는 자성막을 자유막(free layer)(FRL)이라 부를 것이다. 즉, 도 7 및 도 8에 도시된 것처럼, 상기 자기터널접합(MTJ)는 상기 터널 베리어(55)에 의해 분리된 적어도 하나의 상기 자유막(FRL) 및 적어도 하나의 상기 피고정막(PL)을 구비할 수 있다.
상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유막(FRL) 및 상기 피고정막(PL)의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유막(FRL) 및 상기 피고정막(PL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유막(FRL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
상기 자기터널접합(MTJ)의 상기 하부 및 상부 자성 구조체들(41, 42)은, 도 7 및 도 8에 도시된 것처럼, 소정의 기판(sub) 상에 차례로 형성될 수 있다. 이 경우, 상기 자기터널접합(MTJ)은, 그것을 구성하는 자유막(FRL)과 상기 기판(sub) 사이의 상대적 배치 또는 자유막(FRL)과 피고정막(PL)의 형성 순서에 따라, 두가지 유형으로 구분될 수 있다. 예를 들면, 상기 자기터널접합(MTJ)은 도 7에 도시된 것처럼 상기 하부 자성 구조체(41) 및 상기 상부 자성 구조체(42)가 각각 상기 피고정막(PL) 및 상기 자유막(FRL)을 포함하는 제 1 유형의 자기터널접합(MTJ1)이거나, 도 8에 도시된 것처럼 상기 하부 자성 구조체(41) 및 상기 상부 자성 구조체(42)가 각각 상기 자유막(FRL) 및 상기 피고정막(PL)을 포함하는 제 2 유형의 자기터널접합(MTJ2)일 수 있다.
도 9는 본 발명의 일 실시예에 따른 자기 메모리 장치의 자기 터널 접합을 형성하는 방법을 설명하기 위한 순서도이다. 도 10 내지 도 15는 본 발명의 일 실시예에 따른 자기 메모리 장치의 자기 터널 접합을 형성하는 방법을 보여주는 단면도들이다.
도 9 및 도 10을 참조하면, 하부 자성 구조체(41)를 형성한다(S10). 상기 하부 자성 구조체(41)는 하부 절연막(M1)에 의해 한정되는 소정의 영역 내에 국소적으로 배치될 수 있다. 예를 들면, 제 1 전극(E1)이 상기 기판(sub)의 소정 영역 상에 국소적으로 형성될 수 있으며, 상기 하부 자성 구조체(41)는 상기 하부 절연막(M1)을 관통하여 상기 제 1 전극(E1)에 연결될 수 있다.
상기 하부 자성 구조체(41)는 복수의 금속-함유막들을 포함할 수 있으며, 상기 금속 함유막들 중의 적어도 하나는 자성막일 수 있다. 상기 하부 자성 구조체(41)를 국소화시키는 방법은 이후 도 16 내지 도 18을 참조하여 보다 상세하게 설명될 것이다.
도 9 및 도 11을 참조하면, 상기 하부 자성 구조체(41) 상에 터널 베리어막(50)을 형성한다(S20). 상기 터널 베리어막(50)은 상기 하부 자성 구조체(41)가 제공된 결과물의 전면을 덮도록 형성될 수 있다. 일부 실시예들에 따르면, 상기 터널 베리어막(50)은 복수의 막들을 포함할 수 있으며, 이들 중의 적어도 하나는 절연막일 수 있다. 상기 터널 베리어막(50)을 구성하는 막들 각각은 증착 기술들 중의 하나를 사용하여 형성될 수 있다.
본 발명의 기술적 사상에 따르면, 상기 터널 베리어막(50)을 형성하는 단계에서, 상기 하부 자성 구조체(41)는 이미 상기 기판(sub) 상에 국소화된 형태로 배치될 수 있다. 즉, 상기 하부 자성 구조체(41)를 국소화시키는 공정은 상기 터널 베리어막(50)을 형성하기 전에 실시될 수 있다.
도 9 및 도 12를 참조하면, 상기 터널 베리어막(50) 상에 국소화된 상부 자성 구조체(42)를 형성한다(S30). 예를 들면, 상기 터널 베리어막(50) 상에는, 상기 하부 자성 구조체(41)의 상부에서 상기 터널 베리어막(50)의 상부면을 노출시키는 개구부를 갖는 상부 절연막이 형성될 수 있고, 상기 상부 자성 구조체(42)는 상기 상부 절연막의 상기 개구부 내에 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 자성 구조체(42)는 복수의 금속-함유막들을 포함할 수 있으며, 상기 금속 함유막들 중의 적어도 하나는 자성막일 수 있다. 상기 상부 자성 구조체(42)를 국소화시키는 방법은 이후 도 16 내지 도 18을 참조하여 보다 상세하게 설명될 것이다.
도 12에 도시된 것처럼, 상부 전극 구조체(62) 및 마스크 패턴(MP)이 상기 상부 자성 구조체(42)의 상부에 차례로 형성될 수 있다. 일부 실시예들에 따르면, 상기 마스크 패턴(MP) 및/또는 상기 상부 전극 구조체(62)는 상기 상부 자성 구조체(42)를 국소화시키는 단계에서 식각 마스크로 사용될 수 있다. 하지만, 본 발명의 실시예들이 상기 마스크 패턴(MP) 및 상기 상부 전극 구조체(62)를 형성하거나 이들을 식각 마스크로 사용하는 실시예들에 한정되는 것은 아니다.
도 9 및 도 13을 참조하면, 상기 상부 자성 구조체(42)의 측벽에 스페이서들(SP)을 형성한다(S40). 예를 들면, 상기 스페이서들(SP)을 형성하는 단계는 상기 상부 자성 구조체(42)가 제공된 결과물 상에 스페이서막을 콘포말하게 형성한 후, 상기 터널 베리어막(50)이 노출될 때까지 상기 스페이서막을 이방성 식각하는 단계를 포함할 수 있다.
상기 스페이서들(SP)은 그들과 상기 상부 자성 구조체(42)의 폭들의 합이 상기 하부 자성 구조체(41)의 폭보다 크도록 형성될 수 있다. 이 단계에서, 상기 상부 자성 구조체(42)는 상기 스페이서들(SP) 및 상기 마스크 패턴(MP)에 의해 덮이어 외부로 노출되지 않는다. 반면, 상기 터널 베리어막(50)은 상기 스페이서들(SP)에 의해 노출되는 부분을 갖는다.
도 9 및 도 14를 참조하면, 상기 터널 베리어막(50)을 패터닝하여 터널 베리어(55)를 형성한다(S50). 상기 터널 베리어(55)를 형성하는 단계는 상기 스페이서들(SP) 및 상기 마스크 패턴(MP)을 식각 마스크로 사용하여 상기 터널 베리어막(50)의 상기 노출된 부분을 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 상기 터널 베리어막(50)을 패터닝하는 단계에서, 상기 하부 및 상부 자성 구조체들(41, 42)은 이미 국소화된 형태를 가질 뿐만 아니라 상기 제거 단계에서 사용되는 에쳔트에 노출되지 않는다. 예를 들면, 상기 제거 단계는 식각 가스를 사용하여 상기 터널 베리어막(50)의 상기 노출된 부분을 건식 식각하는 단계를 포함할 수 있지만, 상기 식각 가스는 상기 하부 및 상부 자성 구조체들(41, 42)과 직접 접촉하지 않는다. 이에 따라, 상기 하부 및 상부 자성 구조체들(41, 42)에 포함되는 금속-함유막들로부터 금속성의 레지듀가 생성되는 것을 억제할 수 있다.
일부 실시예들에 따르면, 상기 터널 베리어막(50)을 패터닝하는 단계는 상기 하부 절연막(M1)을 식각하는 단계를 더 포함할 수 있다. 이 단계는 상기 스페이서들(SP) 및/또는 상기 마스크 패턴(MP)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 하부 절연막(M1)을 이방적으로 식각하도록 실시될 수 있다. 상술한 것처럼, 상기 스페이서들(SP)과 상기 상부 자성 구조체(42)의 폭들의 합은 상기 하부 자성 구조체(41)의 폭보다 클 수 있다. 이에 따라, 상기 하부 자성 구조체(41)는 상기 하부 절연막(M1)을 식각하는 단계에서 사용되는 식각 물질에 노출되지 않을 수 있다. 그 결과, 상기 하부 절연막(M1)이 추가적으로 식각되는 경우에도, 상기 하부 자성 구조체(41)에 포함되는 금속-함유막으로부터 금속성의 레지듀가 생성되는 것을 억제할 수 있다.
도 9 및 도 15를 참조하면, 상기 터널 베리어(55)가 형성된 결과물 상에 캐핑막(CP)이 형성될 수 있다(S60). 상기 캐핑막(CP)은 절연성 물질들 중의 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 캐핑막(CP)을 형성하기 전에, 상기 스페이서들(SP) 및 상기 마스크 패턴(MP) 중의 적어도 하나가 제거될 수 있다. 예를 들어, 도 15에 도시된 것처럼, 상기 스페이서들(SP)이 제거될 경우, 상기 캐핑막(CP)은 상기 상부 자성 구조체(42)의 측벽 및 상기 터널 베리어(55)의 측벽 및 상부면의 일부에 직접 접촉할 수 있다. 또한, 상기 하부 절연막(M1)이 추가적으로 제거되지 않는다면, 상기 캐핑막(CP)은 상기 하부 자성 구조체(41)로부터 이격되어 형성될 수 있다.
아래에서는 표 1 및 도 16 내지 도 22를 참조하여 상기 하부 및 상부 자성 구조체들(41, 42) 및 상기 터널 베리어(55) 각각을 형성하는 방법들을 예시적으로 설명할 것이다.
본 발명의 실시예들에 따르면, 상기 터널 베리어(55)는, 도 19 내지 도 22를 참조하여 설명될, 패터닝 공정을 통해 형성되고, 상기 하부 및 상부 자성 구조체들(41, 42) 각각은 상기 패터닝 공정 또는, 도 16 내지 도 18를 참조하여 설명될, 다마신 공정 중의 어느 하나를 이용하여 형성될 수 있다. 예를 들면, 비록 본 발명의 기술적 사상이 이에 한정되는 것은 아니지만, 본 발명에 따른 자기 터널 접합의 제조 방법은, 표 1에 예시적으로 열거된 것처럼, 네가지 실시예들로 구분될 수 있다.
공정/구조 제 1 실시예 제 2 실시예 제 3 실시예 제 4 실시예
상부 자성 구조체 다마신 공정 다마신 공정 패터닝 공정 패터닝 공정
U자 구조 U자 구조 평판 구조 평판 구조
터널 베리어 패터닝 공정 패터닝 공정 패터닝 공정 패터닝 공정
평판 구조 평판 구조 평판 구조 평판 구조
하부 자성 구조체 다마신 공정 패터닝 공정 다마신 공정 패터닝 공정
U자 구조 평판 구조 U자 구조 평판 구조
도 16 내지 도 18은 본 발명의 예시적인 실시예들에 따른 자기 터널 접합 형성 공정에서 사용되는 다마신 공정을 도시하는 단면도들이다.
도 16을 참조하면, 하지막(UL) 상에 주형막(ML)이 형성된다. 상기 주형막(ML)은 상기 하지막(UL)의 소정 영역을 국소적으로 노출시키는 개구부(OP)를 갖도록 형성될 수 있다. 상기 개구부(OP)는 사진 및 식각 단계들을 포함하는 패터닝 공정을 통해 형성될 수 있다. 상기 하부 또는 상부 자성 구조체(41 또는 42)가 여기에서 설명되는 다마신 공정을 사용하여 형성될 경우, 상기 하부 절연막(M1) 또는 상기 상부 절연막이 상기 주형막(ML)으로 사용될 수 있다.
도 17을 참조하면, 상기 하부 또는 상부 자성 구조체(41 또는 42)를 구성하는 박막들(40)이 상기 주형막(ML) 상에 형성된다. 일부 실시예들에 따르면, 상기 박막들(40)은 상기 개구부(OP)를 실질적으로 콘포말하게 덮도록 형성될 수 있다. 또는, 상기 박막들(40) 각각은 소정 수준의 단차 도포성을 제공하는 증착 기술을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 박막들(40) 중의 적어도 둘은 서로 다른 단차 도포성을 갖는 증착 조건들 아래에서 형성될 수 있다. 상기 증착 단계에서의 공정 조건 또는 단차 도포성은 상기 박막들(40)이 상기 개구부(OP)의 바닥에서보다 측벽에서 얇은 두께를 갖도록 선택될 수 있다. 상기 박막들(40)의 두께에서의 이러한 차이에 의해, 상기 개구부(OP)의 면적에 대한 상기 하부 또는 상부 자성 구조체(41 또는 42)의 유효 면적이 증대될 수 있다.
도 18을 참조하면, 상기 박막들(40)을 식각하여 상기 주형막(ML)의 상부면을 노출시킨다. 이에 따라, 상기 박막들(40)은 상기 주형막(ML)의 상기 개구부(OP) 내로 국소화될 수 있다. 일부 실시예들에 따르면, 상기 박막들(40)을 식각하는 단계는 화학적-기계적 연마 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다.
한편, 변형된 실시예에 따르면, 상기 하부 자성 구조체(41)가 상술한 다마신 공정을 이용하여 형성되는 경우, 상기 박막들(40) 중의 최상부막은 상기 하부 자성 구조체(41)의 일부로서 사용되지 않을 수 있다. 예를 들면, 상기 최상부막은 후속 공정에서 제거되는 희생막으로 이용될 수 있다.
도 19 내지 도 22는 본 발명의 예시적인 실시예들에 따른 자기 터널 접합 형성 공정에서 사용되는 패터닝 공정을 도시하는 단면도들이다.
도 19를 참조하면, 하지막(UL) 상에 상기 하부 또는 상부 자성 구조체(41 또는 42)를 구성하는 박막들(40)이 형성된다. 상기 박막들(40) 각각은 증착 기술들 중의 하나를 이용하여 상기 하지막(UL)의 상부면 전체를 덮도록 형성될 수 있다.
도 20을 참조하면, 마스크 패턴(91)을 상기 박막들(40) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 박막들(40)을 패터닝한다. 예를 들면, 상기 패터닝 단계는 건식 또는 이방성 식각의 방식으로 실시될 수 있다.
도 21 및 도 22를 참조하면, 상기 패터닝된 박막들(40)을 덮는 절연막(92)을 형성한 후, 상기 절연막(92)을 식각하여 상기 박막들(40)의 최상부층 또는 상기 마스크 패턴(91)이 노출시킨다. 일부 실시예들에 따르면, 상기 절연막(92)을 식각하는 단계는 화학적-기계적 연마 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다.
도 23 및 도 24는 각각 상기 다마신 공정 및 상기 패터닝 공정을 사용하여 형성된, 상기 다층막 패턴(MLP)의 구조적 특징들을 보여주는 단면도들이다. 상기 하부 또는 상부 자성 구조체(41 또는 42)은 도 23 및 도 24을 참조하여 설명되는 상기 다층막 패턴(MLP)의 구조적 특징을 가질 수 있다.
상기 하부 또는 상부 자성 구조체(41 또는 42)가 도 16 내지 도 18을 참조하여 설명된 상기 다마신 공정을 통해 형성될 경우, 도 23에 도시된 구조적 특징을 가질 수 있다. 이와 달리, 상기 하부 또는 상부 자성 구조체(41 또는 42)가 도 19 내지 도 22를 참조하여 설명된 상기 패터닝 공정을 통해 형성될 경우, 도 24에 도시된 구조적 특징을 가질 수 있다.
도 23을 참조하면, 상기 박막들(40) 중의 적어도 하나는 'U'자 형태의 수직 단면을 갖도록 형성된다. 예를 들어, 도시된 것처럼, 상기 박막들(40)이 4개의 막들을 포함하는 경우, 최상부막을 제외한 나머지 막들은 'U'자 형태의 수직 단면을 갖도록 형성된다.
상기 다마신 공정에 따르면, 상기 개구부(OP)는 경사진 측벽을 갖도록 형성될 수 있다. 예를 들면, 상기 개구부(OP)는 그것의 하부보다 그것의 상부가 넓은 폭을 갖도록 형성될 수 있다. 이 경우, 상기 하부 또는 상부 자성 구조체(41 또는 42)는 상기 개구부(OP) 내에 국소화되기 때문에, 도 23에 도시된 것처럼, 상부 폭(WU)이 하부 폭(WL)보다 클 수 있다(즉, WU>WL).
도 24를 참조하면, 상기 패터닝 공정에 따르면, 상기 박막들(40) 각각은 증착 기술들 중의 하나를 이용하여 상기 하지막(UL)의 상부면 전체를 덮도록 형성될 수 있으며, 이 경우, 상기 하지막(UL)의 상부면의 프로파일이 상기 박막들(40)의 수직 단면의 모양을 결정한다. 예를 들어, 상기 하지막(UL)의 상부면이 편평할 경우, 상기 박막들(40) 각각은 도 24에 예시적으로 도시된 것처럼 실질적으로 사각형의 수직 단면을 가질 수 있다.
한편, 상기 패터닝 공정이 사용되는 경우, 상기 하부 또는 상부 자성 구조체(41 또는 42)는 도 24에 도시된 것처럼, 상부 폭(WU)이 하부 폭(WL)보다 작을 수 있다(즉, WU<WL). 이 경우, 상기 박막들(40) 각각은 상부 폭이 하부 폭보다 작은 사다리꼴의 수직 단면을 가질 수 있다.
도 25 내지 도 28은 본 발명의 실시예들에 따른 자기 터널 접합들을 예시적으로 보여주는 단면도들이다. 구체적으로, 도 25 내지 도 28은 각각 표 1의 예시적인 네가지 실시예들에 따른 자기 터널 접합들을 도시한다.
표 1의 제 1 실시예에 따르면, 상기 하부 및 상부 자성 구조체들(41, 42)은 상기 다마신 공정을 이용하여 형성되고, 상기 터널 베리어(55)는 상기 패터닝 공정을 이용하여 형성될 수 있다. 이에 따라, 도 25에 도시된 것처럼, 상기 하부 및 상부 자성 구조체들(41, 42) 각각은 'U'자 형태의 수직 단면을 갖는 적어도 하나의 막을 포함할 수 있다.
표 1의 제 2 실시예에 따르면, 상기 상부 자성 구조체(42)는 상기 다마신 공정을 이용하여 형성되고, 상기 하부 자성 구조체(41) 및 상기 터널 베리어(55)는 상기 패터닝 공정을 이용하여 형성될 수 있다. 이에 따라, 도 26에 도시된 것처럼, 상기 상부 자성 구조체(42)는 'U'자 형태의 수직 단면을 갖는 적어도 하나의 막을 포함하고, 상기 하부 자성 구조체(41)를 구성하는 막들은 사각형의 수직 단면을 갖도록 형성된다.
표 1의 제 3 실시예에 따르면, 상기 하부 자성 구조체(41)는 상기 다마신 공정을 이용하여 형성되고, 상기 상부 자성 구조체(42) 및 상기 터널 베리어(55)는 상기 패터닝 공정을 이용하여 형성될 수 있다. 이에 따라, 도 27에 도시된 것처럼, 상기 하부 자성 구조체(41)는 'U'자 형태의 수직 단면을 갖는 적어도 하나의 막을 포함하고, 상기 상부 자성 구조체(42)를 구성하는 막들은 사각형의 수직 단면을 갖도록 형성된다.
표 1의 제 4 실시예에 따르면, 상기 하부 및 상부 자성 구조체들(41, 42) 그리고 상기 터널 베리어(55)는 상기 패터닝 공정을 이용하여 형성될 수 있다. 이에 따라, 도 28에 도시된 것처럼, 상기 하부 및 상부 자성 구조체들(41, 42) 각각을 구성하는 막들은 사각형의 수직 단면을 갖도록 형성된다.
상술한 네가지 실시예들 모두에서, 상기 터널 베리어(55)는 상기 패터닝 공정을 이용하여 형성될 수 있으며, 이에 따라, 상기 터널 베리어(55)는 사각형의 수직 단면을 갖도록 형성된다.
도 29는 본 발명의 일 측면에 따른 자기 터널 접합의 구조적 특징을 설명하기 위한 단면도이다. 아래 표 2는 자기 터널 접합의 폭과 관련된 본 발명의 실시예들의 기술적 특징을 보여준다.
패턴 폭 W1 vs. W2 W2 vs. W3 W3 vs. W1
제 1 실시예 W2 > W1 W2 > W3 W3 < W1
제 2 실시예 W2 > W1 W2 > W3 W3 ≒ W1
제 3 실시예 W2 > W1 W2 > W3 W3 > W1
제 4 실시예 W2 > W1 W2 ≒ W3 W3 > W1
도 29을 참조하면, 표 2의 폭들 W1, W2, 및 W3는 각각 상기 하부 자성 구조체(41), 상기 터널 베리어(55), 및 상기 상부 자성 구조체(42)의 폭들이다. 본 발명의 기술적 사상은, 이에 한정되는 것은 아니지만, 표 2에 도시된 것처럼 패턴 폭에 따라 네가지 실시예들로 구분될 수 있다.
상기 터널 베리어(55)와 상기 하부 자성 구조체(41) 사이의 폭들을 비교하면, 상기 터널 베리어(55)는 상기 하부 자성 구조체(41)보다 큰 폭을 갖도록 형성된다(즉, W2>W1). 이에 따라, 상기 하부 자성 구조체(41)는 상기 터널 베리어(55)를 패터닝하는 단계에서 노출되지 않을 수 있다.
상기 터널 베리어(55)와 상기 상부 자성 구조체(42) 사이의 폭들을 비교하면, 일부 실시예들에 따르면, 상기 터널 베리어(55)는 상기 상부 자성 구조체(42)보다 큰 폭을 갖도록 형성된다(즉, W2>W3). 상술한 제조 방법에 따르면, 상기 터널 베리어(55)는 상기 상부 자성 구조체(42)의 측벽을 덮는 상기 스페이서(SP)를 식각 마스크로 사용하여 패터닝될 수 있으며, 상기 W2>W3의 관계는 이러한 제조 공정의 결과일 수 있다.
한편, 다른 실시예들에 따르면, 상기 터널 베리어(55)는 상기 상부 자성 구조체(42)와 실질적으로 동일한 폭을 갖도록 형성된다(즉, W2≒W3). 이러한 구조적 특징은 상기 터널 베리어(55)가 상기 상부 자성 구조체(42)를 식각 마스크로 사용하여 형성되는 경우에 얻어질 수 있다.
상기 하부 및 상부 자성 구조체들(41, 42) 사이의 폭들을 비교하면, 일부 실시예들에 따르면, 상기 하부 자성 구조체(41)는 상기 상부 자성 구조체(42)보다 큰 폭을 갖도록 형성될 수 있고(즉, W3 < W1), 다른 실시예들에 따르면, 상기 하부 및 상부 자성 구조체들(41, 42)은 실질적으로 동일한 폭을 갖도록 형성될 수 있고(즉, W3 ≒ W1), 또 다른 실시예들에 따르면, 상기 하부 자성 구조체(41)는 상기 상부 자성 구조체(42)보다 작은 폭을 갖도록 형성될 수 있다(즉, W3 > W1).
본 발명의 일부 실시예들에 따른 자기 터널 접합은 상기 터널 베리어(55)와 상기 하부 자성 구조체(41)의 서로 인접하는 측벽들 사이의 간격은 상기 터널 베리어(55)의 양쪽에서 서로 다를 수 있다. 예를 들어, 도 29를 다시 참조하면, 상기 터널 베리어(55)의 좌측벽에서의 상기 간격(S1)은 상기 터널 베리어(55)의 우측벽에서의 상기 간격(S2)과 다를 수 있다. 이러한 측벽들 사이의 간격들(S1, S2)에서의 차이는 상기 터널 베리어(55)의 위치를 정의하는 사진 공정과 상기 하부 자성 구조체(41)의 위치를 정의하는 사진 공정이 서로 다르기 때문에 나타나는 결과일 수 있다. 예를 들면, 후속 사진 공정과 앞선 사진 공정 사이의 오정렬 특성이 허용되는 정렬 마아진보다 작을 경우, 후속 사진 공정은 그대로 진행된다. 이 경우, 그 결과로서 형성되는 두 패턴들은 상기 사진 공정들 사이의 오정렬 특성을 동일하게 가질 수 있다. 상기 측벽들 사이의 간격들(S1, S2)에서의 차이는 상기 사진 공정들 사이의 이러한 오정렬 특성의 결과로서 나타날 수 있다.
한편, 본 발명의 일부 실시예에 따르면, 상기 터널 베리어(55)는 상기 상부 자성 구조체(42) 또는 그 상부의 마스크 패턴(MP)을 식각 마스크로 사용하여 형성될 수 있다. 이 경우, 상기 터널 베리어(55)와 상기 상부 자성 구조체(42) 사이에는 상술한 측벽 간격들에서의 차이가 나타나지 않을 수 있다.
도 30 내지 도 32는 본 발명의 실시예들에 따른 자기 터널 접합의 터널 베리어의 예들을 도시하는 단면도들이다.
상기 터널 베리어(55)는 적어도 하나의 절연막(I) 및 적어도 하나의 금속막(M)을 포함하는 다층막 구조로서 제공될 수 있다. 예를 들면, 도 30에 도시된 것처럼, 상기 터널 베리어(55)는, 상기 하부 자성 구조체(41) 상에 교대로 적층되는, 한 쌍의 절연막들(I)과 세 개의 금속막(M)을 포함할 수 있다. 또는, 도 31에 도시된 것처럼, 상기 터널 베리어(55)는 한 쌍의 절연막들(I)과 이들 사이에 개재되는 금속막(M)을 포함할 수 있다. 또다른 실시예들에 따르면, 도 32에 도시된 것처럼, 상기 터널 베리어(55)는 상기 하부 자성 구조체(41) 상에 차례로 적층되는 한 층의 절연막(I)과 한 층의 금속막(M)을 포함할 수 있다.
도 33은 상기 다마신 공정을 사용하여 형성된 자성 구조체를 예시적으로 그리고 개략적으로 도시하는 단면도이다.
상기 하부 또는 상부 자성 구조체(41 또는 42)가 도 16 내지 도 18을 참조하여 설명된 상기 다마신 공정을 통해 형성될 경우, 도 23에 예시적으로 도시된 것처럼, "U"자 형태의 수직 단면을 갖는 적어도 하나의 막을 포함할 수 있다. 예를 들면, 도 33에 도시된 것처럼, 상기 하부 또는 상부 자성 구조체(41 또는 42)은 편평한 바닥부(BP) 및 상기 바닥부(BP)의 가장자리로부터 연장되는 측벽부(WP)를 포함할 수 있다.
본 발명의 변형된 실시예들에 따르면, 측벽 산화 공정이 상기 다마신 공정을 통해 형성된 상기 하부 또는 상부 자성 구조체(41 또는 42)에 대해 실시될 수 있다. 예를 들면, 상기 측벽 산화 공정은, 상기 터널 베리어막(50)을 증착하기 전에, 상기 하부 자성 구조체(41)의 측벽을 통해 산소를 공급하는 단계를 포함할 수 있다. 이 경우, 상기 하부 자성 구조체(41)를 구성하는 자성막들 중의 적어도 하나는 상기 공급된 산소와 반응함으로써 형성되는 금속 산화물의 측벽부(WP)를 포함할 수 있다. 상기 산소의 침투 깊이를 제어함으로써, 상기 바닥부(BP)에 대한 산화는 예방될 수 있다. 이 경우, 상기 바닥부(BP)는 금속성의 물질(예를 들면, 강자성 또는 반강자성 물질)로 형성되고, 상기 측벽부(WP)는 상기 바닥부(BP)를 구성하는 금속성 물질의 산화물로 형성될 수 있다.
상기 측벽부(WP)를 선택적으로 산화시킴으로써, 상기 자기 터널 접합(MTJ)이 상기 측벽부(WP)에 의해 의도되지 않은 물리적 효과를 나타내는 것을 예방할 수 있다. 예를 들면, 상기 측벽부(WP)의 산화의 결과로서, 상기 측벽부(WP)는 자기적 특성을 갖지 않을 수 있다.
상기 하부 또는 상부 자성 구조체(41 또는 42)는 적어도 하나의 희유 금속(rare metal)(예를 들면, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh))로 형성된 희유 금속막(RM)을 포함할 수 있다. 상기 희유 금속막(RM)의 낮은 산소 친화도 때문에, 상기 희유 금속막(RM)은 화학적 조성에서의 실질적 차이를 갖지 않는 측벽부 및 바닥부를 가질 수 있다.
도 34는 본 발명의 변형된 실시예에 따른 자기 터널 접합의 제조 방법을 도시하는 단면도이다.
도 34를 참조하면, 도 13을 참조하여 설명된 상기 스페이서(SP)의 형성 이후, 상기 터널 베리어막(50)에 대한 식각-전처리 단계(P1)를 실시한다. 상기 식각-전처리 단계(P1)는, 도 14를 참조하여 설명되는 상기 터널 베리어막(50)의 식각 단계에서, 상기 터널 베리어막(50)가 용이하게 식각될 수 있는 물성을 갖도록 실시될 수 있다. 예를 들면, 상기 식각-전처리 단계(P1)는 상기 스페이서(SP) 및 상기 마스크 패턴(MP)에 의해 노출된 상기 터널 베리어막(50)의 부분(52)에 이온들을 주입하는 단계를 포함할 수 있다. 상기 이온들에 의한 화학적 조성에서의 변화 또는 상기 이온 주입 과정에서의 이온 운동 에너지의 전달에 의해, 상기 터널 베리어막(50)의 상기 노출된 부분(52)은 상기 상부 자성 구조체(42)에 의해 덮인 부분에 비해 상기 식각 단계에서 용이하게 식각될 수 있다. 이러한 식각 용이성의 증대는 상기 터널 베리어(55)의 상부 폭과 하부 폭 사이의 차이를 줄이는 것을 가능하게 한다.
도 35는 본 발명의 변형된 실시예들에 따른 자기 메모리 장치의 단위 셀을 예시적으로 도시하는 회로도이다.
도 35를 참조하면, 이 실시예에 따른 자기터널접합(MTJ)은 상기 하부 자성 구조체(41)의 아래에 배치되는 하부 전극 구조체(61) 및 상기 상부 자성 구조체(42)의 상에 배치되는 상기 상부 전극 구조체(62)를 더 포함할 수 있다. 즉, 상기 하부 전극 구조체(61)는 상기 제 1 배선(10)와 상기 하부 자성 구조체(41) 사이 또는 상기 선택 소자(30)와 상기 하부 자성 구조체(41) 사이에 배치될 수 있고, 상기 상부 전극 구조체(62)는 상기 제 2 배선(20)과 상기 상부 자성 구조체(42) 사이에 배치될 수 있다.
상기 하부 및 상부 전극 구조체들(61, 62) 각각은 단일층 구조 또는 다층 구조일 수 있다. 이에 더하여, 상기 하부 및 상부 전극 구조체들(61, 62)은 도전성 물질(더 한정적으로는, 금속)으로 형성될 수 있다. 하지만, 또다른 변형된 실시예들에 따르면, 소정의 자기터널접합(MTJ)은 상기 하부 및 상부 전극 구조체들(61, 62) 중의 하나를 포함하지 않는 구조일 수도 있다.
도 36 및 도 37는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 36을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 37을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (30)

  1. 하부 전극;
    상기 하부 전극 상에 제 1 방향을 따라 차례로 적층된 하부 자성 구조체, 상부 자성 구조체, 및 이들 사이의 터널 배리어를 구비하는 자기 터널 접합으로서, 상기 터널 배리어는 사각형의 수직 단면을 갖되, 상기 제 1 방향에 수직하는 제 2 방향으로 상기 하부 자성 구조체보다 큰 폭을 갖는 것;
    상기 자기 터널 접합 상에 적층된 상부 전극;
    상기 자기 터널 접합을 컨포말하게 덮는 캡핑층으로서, 상기 캡핑층은 상기 제 1 방향으로 연장되는 제 1 부분 및 상기 제 2 방향으로 연장되는 제 2 부분을 포함하는 것; 및
    상기 하부 자성 구조체의 측벽과 상기 캡핑층의 상기 제 1 부분 사이에 배치된 몰드층을 포함하되,
    상기 제 2 방향으로, 상기 하부 전극의 폭은 상기 하부 자성 구조체의 폭보다 작고,
    상기 제 2 방향으로, 상기 상부 전극의 폭은 상기 하부 자성 구조체의 폭보다 작고,
    상기 캡핑층의 상기 제 1 부분은 상기 터널 배리어의 측벽 및 상기 상부 자성 구조체의 측벽, 상기 몰드층의 측벽과 직접 접촉하는 자기 메모리 장치.
  2. 청구항 1에 있어서,
    상기 하부 및 상부 자성 구조체들 각각은 복수의 막들을 포함하는 다층막 구조로서 제공되고,
    상기 터널 배리어는 실질적으로 사각형의 수직 단면을 갖는 평판형 구조로서 제공되는 자기 메모리 장치.
  3. 청구항 1에 있어서,
    상기 터널 배리어는 상기 상부 자성 구조체보다 큰 폭을 갖는 자기 메모리 장치.
  4. 청구항 1에 있어서,
    상기 터널 배리어는 상기 상부 자성 구조체와 실질적으로 동일한 폭을 갖는 자기 메모리 장치.
  5. 청구항 1에 있어서,
    상기 터널 배리어는 그것의 상부 폭보다 그것의 하부 폭이 더 크고,
    상기 하부 자성 구조체는 그것의 하부 폭보다 그것의 상부 폭이 더 큰 자기 메모리 장치.
  6. 청구항 1에 있어서,
    상기 터널 배리어는 그것의 상부 폭보다 그것의 하부 폭이 더 크고,
    상기 상부 자성 구조체는 그것의 하부 폭보다 그것의 상부 폭이 더 큰 자기 메모리 장치.
  7. 청구항 1에 있어서,
    상기 터널 배리어와 상기 하부 자성 구조체의 폭들 사이의 차이들은 상기 터널 배리어의 양쪽에서 서로 다른 자기 메모리 장치.
  8. 하부 전극;
    상기 하부 전극 상에서 제 1 방향을 따라 차례로 적층된 하부 자성 구조체, 터널 배리어, 및 상부 자성 구조체를 포함하는 자기 터널 접합;
    상기 자기 터널 접합 상의 캡핑층으로서, 상기 캡핑층은 상기 터널 배리어의 측벽 및 상기 상부 자성 구조체의 측벽과 직접 접촉하는 것;
    상기 하부 자성 구조체의 측벽과 상기 캡핑층 사이에 배치된 몰드층을 포함하되,
    상기 하부 전극은 상기 하부 자성 구조체와 선택 소자 사이에 전기적으로 연결되고,
    상기 상부 자성 구조체는 상기 하부 자성 구조체보다 상기 선택 소자로부터 멀리 떨어져 위치하고,
    상기 제 1 방향에 수직하는 제 2 방향으로, 상기 터널 배리어는 상기 하부 자성 구조체의 폭보다 큰 폭을 갖고,
    상기 캡핑층의 두께는 상기 터널 배리어의 측벽과 상기 상부 자성 구조체의 측벽 상에서 동일하고,
    상기 캡핑층은 상기 하부 자성 구조체와 이격되며,
    상기 터널 배리어는 몰드층과 직접 접촉하는 자기 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 방향으로 상기 상부 자성 구조체의 폭은 상기 터널 배리어의 폭보다 작은 자기 메모리 장치.
  10. 제 8 항에 있어서,
    상기 캡핑층을 관통하여 상기 상부 자성 구조체의 상면과 접촉하는 상부 전극을 더 포함하되,
    상기 상부 전극의 폭은 상기 상부 자성 구조체의 폭보다 작은 자기 메모리 장치.

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