KR101990904B1 - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는 셀 어레이 영역의 기판 상에서 수직 방향으로 돌출되는 필러 구조물이 구비된다. 상기 필러 구조물을 둘러싸면서 연장되는 워드 라인들이 구비된다. 상기 각 층의 워드 라인들의 가장자리인 패드 부위와 각각 접촉되는 워드 라인 콘택들이 구비된다. 상기 셀 어레이 영역의 가장자리에 배치된 페리 회로 영역의 기판 상에 구비되고 상기 필러 구조물보다 낮은 상부면을 갖는 층간 절연막 패턴이 구비된다. 상기 층간 절연막 패턴을 관통하여 상기 페리 회로 영역의 기판 표면과 접촉하는 제1 콘택 플러그가 구비된다. 상기 제1 콘택 플러그의 상부면과 접촉되고, 상기 워드 라인 콘택들의 상부면과 동일한 평면의 상부면을 갖는 제2 콘택 플러그를 포함한다. 상기 페리 회로 영역에 제1 및 제2 콘택 플러그가 적층된 콘택 구조를 가지므로, 수직형 반도체 소자의 불량이 감소된다.

Description

수직형 반도체 소자{A vertical type semiconductor device}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 수직형 NAND 플래시 메모리 소자에 관한 것이다.
최근에는 반도체 소자의 고집적화를 위하여 기판 표면에 대해 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 이와같이, 셀들이 수직방향으로 적층된 수직형 반도체 소자의 경우, 각 셀들에 독립적으로 전기적 신호를 인가할 수 있도록 각 층별로 연결 배선들이 구비되어야 한다. 상기 연결 배선을 형성하기 위하여, 수회의 사진 및 식각 공정이 수행되어야 한다. 상기 연결 배선들을 형성하는 공정 중에 불량이 발생될 수 있다.
본 발명의 목적은 공정 불량이 감소되는 구조의 수직형 반도체 소자를 제공하는데 있다.
본 발명의 목적은 상기한 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 셀 어레이 영역의 기판 상에서 수직 방향으로 돌출되고 채널 패턴을 포함하는 필러 구조물이 구비된다. 상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되는 워드 라인들이 구비된다. 상기 최상부의 워드 라인보다 높은 상부면을 갖고, 각 층의 워드 라인들의 가장자리인 패드 부위와 각각 접촉되는 워드 라인 콘택들이 구비된다. 상기 셀 어레이 영역의 가장자리에 배치된 페리 회로 영역의 기판 상에 구비되고 상기 필러 구조물보다 낮은 상부면을 갖는 층간 절연막 패턴이 구비된다. 상기 층간 절연막 패턴을 관통하여 페리 회로 영역의 기판 표면과 접촉하는 제1 콘택 플러그가 구비된다. 상기 제1 콘택 플러그의 상부면과 접촉되고, 상기 워드 라인 콘택들의 상부면과 동일한 평면의 상부면을 갖는 제2 콘택 플러그가 구비된다.
예시적인 실시예들에 있어서, 상기 층간 절연막 패턴은 상기 필러 구조물 높이의 35 내지 65%의 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인 콘택들 및 상기 제2 콘택 플러그는 동일한 금속 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 플러그는 각각 베리어 금속막 및 금속막을 포함하고, 상기 제2 콘택 플러그의 베리어 금속막은 상기 제1 콘택 플러그의 금속막과 직접 접촉될 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 금속 또는 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 하부 워드 라인들 및 상부 워드 라인들로 구분되고, 상기 하부 워드 라인들은 상기 층간 절연막 패턴 상부까지 연장되어 하부 워드 라인들의 패드 부위가 상기 층간 절연막 패턴 상부면보다 높게 배치될 수 있다.
상기 하부 워드 라인의 최상층 패드 부위는 상기 상부 워드 라인의 최상층 패드 부위와 동일한 높이를 가지면서 나란히 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 하부층의 수평 방향 길이가 상부층의 수평 방향 길이보다 더 길게 형성되어, 상기 워드 라인들의 패드 부위가 계단 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 수직형 반도체 소자는, 셀 어레이 영역의 기판 상에서 수직 방향으로 돌출되고 채널 패턴을 포함하는 필러 구조물이 구비된다. 상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되는 하부 워드 라인들이 구비된다. 상기 하부 워드 라인들 상에 상기 필러 구조물을 둘러싸면서 연장되는 상부 워드 라인들이 구비된다. 상기 셀 어레이 영역의 가장자리에 배치된 페리 회로 영역의 기판 상에 구비되고, 상부면이 상기 상부 및 하부 워드 라인들 사이 부위에 위치하는 층간 절연막 패턴이 구비된다. 상기 각 층의 하부 워드 라인들의 가장자리인 패드 부위와 접촉하고, 상기 층간 절연막 패턴과 동일한 평면의 상부면을 갖는 하부 콘택들이 구비된다. 상기 각 층의 상부 워드 라인들의 가장자리인 패드 부위와 접촉하고, 상기 최상부의 상부 워드 라인보다 높은 상부면을 갖는 제1 상부 콘택들이 구비된다. 상기 제1 상부 콘택들과 동일한 평면의 상부면을 갖고, 상기 하부 콘택들과 각각 접촉되는 제2 상부 콘택들이 구비된다. 상기 층간 절연막 패턴을 관통하여 상기 페리 회로 영역의 기판 표면과 접촉하는 제1 콘택 플러그가 구비된다. 상기 제1 콘택 플러그의 상부면과 접촉되고, 상기 제1 및 제2 상부 콘택과 동일한 평면의 상부면을 갖는 제2 콘택 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 하부 콘택들 및 상기 제1 콘택 플러그는 동일한 금속 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 상부 콘택들과 상기 제2 콘택 플러그는 동일한 금속 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 폴리실리콘을 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 페리 회로 영역의 기판 상에 층간 절연막 패턴을 형성한다. 상기 층간 절연막 패턴을 관통하여 기판 표면과 접촉하는 제1 콘택 플러그를 형성한다. 셀 어레이 영역의 기판 상에서 수직 방향으로 돌출되고, 상기 층간 절연막 패턴보다 높게 배치되고, 채널 패턴을 포함하는 필러 구조물을 형성한다. 상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되는 워드 라인들을 형성한다. 상기 필러 구조물, 워드 라인들 및 층간 절연막 패턴을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부를 식각하여, 상기 각 층의 워드 라인들의 가장자리인 패드 부위의 상부면 및 상기 제1 콘택 플러그의 상부면을 노출하는 콘택홀들을 형성한다. 상기 콘택홀들 내부에 도전물질을 형성하여, 각 층의 워드 라인들과 접촉되는 워드 라인 콘택들 및 상기 제1 콘택 플러그의 상부면과 접촉되는 제2 콘택 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 층간 절연막 패턴은 상기 필러 구조물 높이의 35 내지 65%의 높이를 갖도록 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 층의 워드 라인들의 가장자리인 패드 부위의 상부면 및 상기 제1 콘택 플러그의 상부면을 노출하는 콘택홀들은 동일한 사진 공정 및 식각 공정을 통해 동시에 형성될 수 있다.
설명한 것과 같이, 본 발명에 의해 형성된 수직형 반도체 소자는 페리 회로 영역의 실리콘 기판의 리세스가 억제되고 콘택 낫오픈과 같은 공정 불량이 감소되는 구조의 연결 배선들을 포함한다. 따라서, 본 발명에 따른 수직형 반도체 소자는 동작 불량 및 신뢰성 불량이 감소될 수 있다.
도 1은 본 발명에 따른 메모리 소자에서 셀 배치를 나타내는 평면도이다.
도 2는 본 발명의 실시예 1에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 3a는 도 2의 A 부분을 확대 도시한 것이다.
도 3b는 도 2의 B 부분을 확대 도시한 것이다.
도 4a 내지 도 4j는 도 2에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 실시예 2에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 6은 도 5의 C 부분을 확대 도시한 것이다.
도 7은 도 5에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 8은 본 발명의 실시예 3에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 9는 도 8의 D 부분의 확대 도시한 것이다.
도 10a 내지 도 10c는 도 8에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 11은 본 발명의 실시예 4에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 12a 내지 도 12e는 도 11에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 13은 실시예 5에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 14는 실시예 6에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 15는 본 발명의 실시예 7에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 16은 도 15의 E 부분을 확대 도시한 것이다.
도 17a 내지 도 17g는 도 15에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명에 따른 메모리 소자에서 셀 배치를 나타내는 평면도이다.
도 1을 참조하면, 메모리 소자는 기판 상에 형성된다. 상기 기판에는 메모리 셀들이 배치되는 셀 어레이 영역(CELL ARRAY)과, 메모리 셀들을 구동시키기 위한 회로들이 배치되는 페리 회로 영역(PERI)이 포함된다. 상기 셀 어레이 영역 내에는 각 셀들이 형성되는 셀 블록들(1)과 각 셀들을 전기적으로 연결하는 배선들이 배치되는 연결 영역(2)이 구비된다. 상기 연결 영역(2)은 각 셀 블록(1)들의 가장자리의 외 측방으로 배치된다. 예를들어, 상기 연결 영역(2)은 셀 블록(1)의 모든 측벽을 둘러싸면서 배치될 수 있다. 다른 예로, 상기 연결 영역은 셀 블록의 서로 마주하는 2개의 측벽에만 배치될 수도 있다.
상기 셀 블록(1) 내에 형성된 각 셀들은 수직 방향으로 적층될 수 있다. 상기 각 셀들에 포함되는 수직 적층된 도전 패턴들에는 각각 독립된 전기적 신호가 인가되어야 한다. 이를 위하여, 상기 연결 영역(2)에는 상기 도전 패턴들에 각각 독립된 전기적 신호를 전달하는 구조의 적층 구조물이 구비되어야 한다. 이하에서는, 배선 적층 구조물들을 포함하는 수직형 반도체 소자 및 제조 방법에 대해 각 실시예 별로 설명한다.
실시예 1
도 2는 본 발명의 실시예 1에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 3a는 도 2의 A 부분을 확대 도시한 것이다. 도 3b는 도 2의 B 부분을 확대 도시한 것이다.
도 2를 참조하면, 수직형 반도체 소자는 셀 어레이 영역(CELL ARRAY) 및 페리 회로 영역(PERI)을 포함하는 반도체 기판(100) 상에 형성된다. 상기 셀 어레이 영역은 셀 블록 영역(1) 및 연결 영역(2)을 포함한다.
상기 페리 회로 영역의 기판(100)은 소자 분리막 패턴(102)에 의해 액티브 영역 및 필드 영역이 구분된다. 상기 페리 회로 영역의 기판(100)에는 페리 회로들을 구성하는 MOS 트랜지스터들(104, 하나만 도시함)이 구비된다. 상기 페리 회로 영역의 기판(100) 표면 및 MOS 트랜지스터(104)의 표면 상에는 식각 저지막 패턴(105a)이 구비될 수 있다.
상기 MOS 트랜지스터(104)를 덮는 제1 층간 절연막 패턴(106a)이 구비된다. 상기 제1 층간 절연막 패턴(106a)은 셀 어레이 영역에 형성되는 필러 구조물(129)보다 낮은 상부면을 가질 수 있다. 예를들어, 상기 제1 층간 절연막 패턴(106a)은 상기 필러 구조물(129)의 높이의 35 내지 65%의 높이를 가질 수 있다.
상기 제1 층간 절연막 패턴(106a)을 관통하여 상기 MOS 트랜지스터(104)의 게이트(104a), 소오스(104b) 및 드레인(104c)과 전기적으로 접촉되는 각각의 제1 콘택 플러그들(110)이 구비된다. 적어도 일부의 상기 제1 콘택 플러그들(110)은 상기 페리 영역의 기판(100) 표면과 접촉하게 된다.
상기 제1 콘택 플러그들(110)은 상기 제1 층간 절연막 패턴(106a) 내에 구비되기 때문에 상기 제1 층간 절연막 패턴(106a)과 동일한 높이를 가질 수 있다. 즉, 상기 제1 콘택 플러그(110)는 상기 필러 구조물(129)보다 낮은 상부면을 가질 수 있다. 예를들어, 상기 제1 콘택 플러그(110)는 상기 필러 구조물(129)의 높이의 35 내지 60%의 높이를 가질 수 있다.
상기 제1 콘택 플러그들(110)은 하부폭보다 상부폭이 넓은 구조를 가질 수 있다. 상기 제1 콘택 플러그들(110)의 상부폭이 넓게 되도록 상기 제1 콘택 플러그(110)의 측벽이 경사를 가질 수 있다. 그러나, 서로 이웃하는 제1 콘택 플러그들(110)은 상부에서 서로 쇼트되지 않도록 배치되어야 한다.
상기 제1 콘택 플러그(110) 상에는 상기 제1 콘택 플러그(110)의 상부면과 접촉되는 제2 콘택 플러그(152)가 구비된다. 상기 제2 콘택 플러그(152)는 상부 층간 절연막(132)을 관통하는 형상을 갖는다. 상기 상부 층간 절연막(132)은 셀 어레이 영역의 수직 적층된 셀들을 덮는 절연막이다. 상기 제2 콘택 플러그(152)는 상기 필러 구조물(129)보다 높은 상부면을 가질 수 있다.
상기 제1 콘택 플러그(110)의 상부폭이 넓어짐으로써, 상기 제1 및 제2 콘택 플러그(110, 152)는 미스얼라인 마진이 충분히 확보될 수 있다. 따라서, 상기 제1 및 제2 콘택 플러그(110, 152)는 미스얼라인에 의한 콘택 불량이 감소될 수 있다.
이와같이, 수직 방향으로 적층된 상기 제1 및 제2 콘택 플러그(110, 152)는 하나의 콘택으로의 기능을 한다. 따라서, 상기 제1 및 제2 콘택 플러그(110, 152) 각각은 상기 필러 구조물(129)에 비해 상당히 낮은 높이를 갖는다.
도 2의 A 부분이 확대 도시된 도 3a를 참조하면, 상기 제1 및 제2 콘택 플러그(110, 152)는 금속 물질을 포함하며, 베리어 금속막(110a, 152a) 및 금속막(110b, 152n)이 적층된 구조를 가질 수 있다.
도시된 것과 같이, 상기 제1 콘택 플러그(110)는 제1 콘택홀(109)의 측벽 및 저면을 따라 구비되는 제1 베리어 금속막(110a)과, 상기 제1 베리어 금속막(110a) 상에 상기 제1 콘택홀(109)을 채우는 제1 금속막(110b)이 적층된 형상을 갖는다. 또한, 상기 제2 콘택 플러그(152)는 제4 콘택홀(146c)의 측벽 및 저면을 따라 구비되는 제2 베리어 금속막(152a)과, 상기 제2 베리어 금속막(152a) 상에 상기 제4 콘택홀(146c)을 채우는 제2 금속막(152b)이 적층된 형상을 갖는다. 상기 제4 콘택홀(146c)의 저면에는 상기 제1 콘택 플러그(110)의 상부면이 노출되므로, 상기 제2 콘택 플러그(152)의 제2 베리어 금속막(152a)은 상기 제1 콘택 플러그(110)의 제1 금속막(110b) 상부면과 직접 접촉하게 된다.
상기 제1 및 제2 베리어 금속막(110a, 152a)으로 사용될 수 있는 물질은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상이 적층될 수 있다. 또한, 상기 제1 및 제2 금속막(110b, 152b)으로 사용될 수 있는 물질은 텅스텐, 텅스텐 질화물, 구리, 알루미늄 등을 포함할 수 있다. 상기 제1 및 제2 금속막(110b, 152b)으로 사용될 수 있는 가장 적절한 금속 물질은 텅스텐일 수 있다.
상기 제1 및 제2 콘택 플러그(110, 152)가 각각 수직 방향으로 적층되어 하나의 콘택 구조물로 제공되기 때문에, 상기 제1 및 제2 콘택 플러그(110, 152)의 경계면이 생기게 된다. 그러므로, 전체 콘택 구조물에서 볼 때 상기 경계면에서 콘택 측벽이 절곡된 형태를 가지게 된다.
상기 셀 어레이 영역 내의 셀 블록 영역(1)에는 수직 방향으로 적층된 형태의 플래시 메모리 셀들이 구비된다. 본 실시예에 따른 플래시 메모리 셀은 다음의 구조를 갖는다.
셀 블록 영역의 기판(100) 상에는 수직 방향으로 돌출되는 필러 구조물들(129, 하나만 도시함)이 구비된다.
도 2의 B 부분이 확대 도시된 도 3b를 참조하면, 상기 필러 구조물들(129)은 원기둥 형상의 매립 절연막 패턴(128)의 측방으로 채널 패턴(126), 터널 절연막 패턴(122c), 전하 트랩막 패턴(122b) 및 제1 유전막 패턴(122a)이 차례로 적층된 형태를 가질 수 있다. 도 2에서는 터널 절연막 패턴(122c), 전하 트랩막 패턴(122b) 및 제1 유전막 패턴(122a)을 하나의 막(122)으로 도시하였다.
상기 매립 절연막 패턴(128)은 실리콘 산화물을 포함할 수 있다. 상기 채널 패턴(126)은 실리콘을 포함할 수 있다. 상기 터널 절연막 패턴(122c)은 실리콘 산화물을 포함할 수 있다. 상기 전하 트랩막 패턴(122b)은 실리콘 질화물을 포함할 수 있다. 상기 제1 유전막 패턴(122a)은 실리콘 산화물을 포함할 수 있다.
상기 필러 구조물(129)의 측벽에는 워드 라인(140, 142)을 포함하는 게이트 구조물들이 각 층별로 간격을 가지면서 적층되어 있다. 상기 게이트 구조물들 사이에는 절연막 패턴들(108)이 구비되어 각 층의 게이트 구조물들을 절연시킨다. 상기 각 층에 형성되는 게이트 구조물들은 상기 필러 구조물들을 둘러싸면서 일 방향으로 연장되는 라인 형상을 가질 수 있다.
도 2에서는 상기 게이트 구조물에 포함되어 있는 워드 라인(140, 142)만을 도시하였다. 그러나, 실재로, 상기 게이트 구조물은 도 3b의 확대 도시된 단면도의 형상을 갖는다.
도 3b를 참조하면, 상기 게이트 구조물들은 제2 유전막 패턴(134) 및 워드 라인(136)이 적층되는 구조를 갖는다. 상기 워드 라인(136)은 각 셀에서 콘트롤 게이트 전극의 기능을 한다.
상기 제2 유전막 패턴(123)은 상부층의 절연막 패턴(108) 저면, 제1 유전막 패턴(122a) 표면 및 하부층의 절연막 패턴(108) 상부면의 프로파일을 따라 구비된다. 상기 제2 유전막 패턴(123)은 상기 제1 유전막 패턴(122a)보다 높은 유전율을 갖는 제2 유전막 패턴(123)이 포함될 수 있다. 상기 제2 유전막 패턴(123)은 금속 산화물을 포함할 수 있다. 상기 제2 유전막 패턴(123)으로 사용될 수 있는 금속 산화물의 예로는 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 들 수 있다.
상기 워드 라인(140, 142)은 제3 베리어 금속막(135a) 및 제3 금속막(135b)을 포함한다. 상기 제3 베리어 금속막(135a)은 상기 제2 유전막 패턴(123)과 직접 접촉하며, 상기 제2 유전막 패턴(123)의 상부면 프로파일을 따라 구비된다. 또한, 상기 제3 금속막(135b)은 상기 제3 베리어 금속막(135a) 상에 구비되며 상기 상, 하부의 절연막 패턴(108)과 제1 유전막 패턴에 의해 생성되는 내부 공간을 모두 채우는 형상을 갖는다. 상기 제3 베리어 금속막(135a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 또한, 상기 제3 금속막(135b)은 텅스텐, 텅스텐 질화물, 구리, 알루미늄 등을 포함할 수 있다.
이와같이, 상기 셀 블록 영역(1)에는 채널 패턴(126)의 측방으로 터널 절연막 패턴(122c), 전하 트랩막 패턴(122b), 제1 및 제2 유전막 패턴(122a. 123)과 워드 라인이 적층된 메모리 셀들이 구비된다. 각 층 메모리 셀들 중에서 최상부 및 최하부의 1개 또는 2개의 셀은 선택 게이트 트랜지스터로 제공될 수 있다.
이하에서는, 상기 수직 적층되는 메모리 셀들의 각 위치에 따라 상부 및 하부 메모리 셀들로 구분하고, 하부에 형성되는 워드 라인들을 제1 군 워드 라인(140)이라 하고, 상부에 형성되는 워드 라인을 제2 군 워드 라인(142)이라 하면서 설명한다.
상기 셀 블록 영역(1)에 구비되는 워드 라인은 상기 연결 영역(2)까지 계속하여 수평 방향으로 연장되는 형상을 갖는다.
상기 제1 군 워드 라인(140)은 상기 연결 영역 및 페리 영역의 가장자리 부위까지 연장될 수 있다. 상기 제1 군 워드 라인(140)은 상기 제2 군 워드 라인(142)보다 더 길게 연장될 수 있다.
상기 제1 군 워드 라인(140)은 상기 기판(100) 상에서 수평 방향으로 연장되는 제1 부분과, 상기 제1 층간 절연막 패턴(106a) 측벽 부위에서 수직 방향으로 꺽여져 상부로 향하는 제2 부분 및 상기 제1 층간 절연막 패턴(106a) 상에서 다시 수평 방향으로 연장되는 제3 부분을 포함한다. 즉, 상기 제1 군 워드 라인(140)에서 상기 제2 부분 및 제3 부분은 상기 기판(100) 표면과 상기 제1 층간 절연막 패턴(106a) 간의 단차에 의해 생성되는 것이다. 따라서, 상기 제1 군 워드 라인(140)의 단부인 상기 제3 부분은 상기 제1 층간 절연막 패턴(106a)의 상부면보다 높게 위치하게 된다.
상기 제1 군 워드 라인(140)의 제1 내지 제3 부분은 끊어지지 않고 연결되어 있다. 상기 제3 부분에서, 하부층에 위치하는 워드 라인들의 길이는 상부층에 위치하는 워드 라인들의 길이보다 더 길다. 따라서, 상기 제1 군 워드 라인(140)의 단부는 계단 형상을 갖는다. 상기 제3 부분에서 각 층 워드 라인의 상부면 단부는 워드 라인 콘택들이 형성되기 위한 패드 부위가 된다.
상기 제2 군 워드 라인(142)은 수평 방향으로만 연장되는 형상을 가진다. 즉, 상기 제2 군 워드 라인(142)은 수직 방향으로 꺽여져 상부로 향하는 부분이 구비되지 않는다.
상기 제2 군 워드 라인(142)에서 하부층에 위치하는 워드 라인들의 길이는 상부층에 위치하는 워드 라인들의 길이보다 더 길다. 따라서, 상기 제2 군 워드 라인(142)의 단부는 계단 형상을 갖게된다. 상기 제2 군 워드 라인의 상부면 단부는 워드 라인 콘택들이 형성되기 위한 패드 부위가 된다.
도시된 것과 같이, 상기 1군 워드 라인(140)의 최상층 패드 부위는 상기 제2 군 워드 라인(142)의 최상층 패드 부위와 동일한 높이를 가지면서 나란히 배치될 수 있다. 또한, 상기 제1 및 제2 군 워드 라인140, 142)의 각 층 패드 부위는 서로 동일한 높이를 가지면서 나란히 배치될 수 있다.
상기 제2 군 워드 라인(142)의 측방으로는 상기 패드 부위를 형성하기 위한 식각 공정 후 잔류된 더미 패턴들(158)이 구비될 수 있다.
상기 제1 및 제2 군 워드 라인들(140, 142)을 덮는 상부 층간 절연막(132)이 구비된다.
상기 상부 층간 절연막(132)을 관통하여 상기 제1 군 워드 라인(140)의 제3 부분에 위치하는 패드 부위와 각각 접촉되는 제1 워드 라인 콘택들(154)이 구비된다. 상기 상부 층간 절연막(132)을 관통하여 상기 제2 군 워드 라인(142)의 패드 부위와 각각 접촉하는 제2 워드 라인 콘택들(156)이 구비된다.
도 3b에 도시된 것과 같이, 상기 제1 및 제2 워드 라인 콘택들(154, 156)은 상기 워드 라인(140, 142)에 포함되는 제3 금속막(135b)과 직접 접촉되는 형상을 갖는다.
상기 제1 및 제2 워드 라인 콘택들(154, 156)은 제4 베리어 금속막(156a) 및 제4 금속막(156b)을 포함한다. 상기 제4 베리어 금속막(156a)은 콘택홀의 측벽 및 저면 프로파일을 따라 구비된다. 또한, 상기 제4 금속막(156b)은 상기 제4 베리어 금속막(156a)상에서 상기 콘택홀 내부를 채운다.
상기 제4 베리어 금속막(156a)은 상기 제2 베리어 금속막(152a)과 동일한 물질일 수 있다. 또한, 상기 제4 금속막(156b)은 상기 제2 금속막(152b)과 동일한 물질일 수 있다. 이는, 상기 제1 및 제2 워드 라인 콘택들(154, 156)과 상기 제2 콘택 플러그(156)를 형성하는 공정이 함께 진행하여 이들이 동시에 형성되기 때문이다.
본 실시예에 따르면, 상기 제1 워드 라인 콘택들(154)은 기판(100) 표면 부위까지 연장되지 않고, 상기 제1 층간 절연막 패턴(106a) 위로 배치된다. 그러므로, 상기 제1 및 제2 워드 라인 콘택들(154, 156)의 깊이가 감소된다.
또한, 페리 회로들과 연결되는 콘택 구조물은 제1 및 제2 콘택 플러그(110, 152)가 수직 방향으로 적층된 구조를 갖는다. 그러므로, 각 콘택 플러그들(110, 152)은 상기 필러 구조물(129)의 높이에 비해 매우 낮은 높이를 갖는다. 상기 각 콘택 플러그들(110, 152)의 높이 감소로 인해, 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도 4a 내지 도 4j는 도 2에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 셀 어레이 영역(CELL ARRAY)과 페리 회로 영역(PERI)이 구분되는 반도체 기판(100)을 마련한다. 상기 기판(100)의 셀 어레이 영역은 셀 들이 형성되는 셀 블록 영역 및 연결 회로들이 형성되는 연결 영역을 포함한다.
상기 기판(100)의 페리 회로 영역 상에, 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막 패턴들(102)을 형성한다. 상기 기판(100)의 액티브 영역에 페리 회로를 구성하는 MOS 트랜지스터들(104)을 형성한다. 상기 MOS 트랜지스터들(104)을 형성한 다음에, 상기 기판(100) 및 MOS 트랜지스터(104)의 표면을 덮는 식각 저지막(105)을 형성할 수 있다. 상기 식각 저지막(105)은 실리콘 질화물을 포함할 수 있다.
상기 기판(100) 상에 상기 MOS 트랜지스터들(104)을 덮는 제1 층간 절연막(106)을 형성한다. 이 후, 상기 제1 층간 절연막(106)을 평탄화한다.
상기 제1 층간 절연막(106)의 두께에 따라, 상, 하부의 워드 라인군의 높이가 결정될 수 있다. 즉, 상기 제1 층간 절연막(106)의 두께가 두꺼우면 하부에 위치하는 제1 워드 라인군의 높이가 높아지게 되고, 상기 제1 층간 절연막(106)의 두께가 낮아지면 상기 제1 워드 라인군의 높이가 낮아지게 된다. 예를들어, 상기 제1 층간 절연막(106)은 상기 셀 블록 영역에 형성되는 필러 구조물의 35 내지 60% 높이를 갖도록 형성할 수 있다.
도 4b를 참조하면, 상기 제1 층간 절연막(106) 및 식각 저지막(105)의 일부를 사진 식각공정을 통해 식각하여, 상기 MOS 트랜지스터(104)의 게이트(104a) 및 소오스/드레인 영역(104b, 104c)을 노출하는 제1 콘택홀들(109)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함한다.
설명한 것과 같이, 상기 제1 콘택홀들(109)은 소오스/드레인 영역에 해당하는 기판 표면 또는 게이트 상부면을 노출하여야 한다. 그런데, 상기 제1 콘택홀들을 형성하는 공정에서 식각 콘트롤이 잘되지 않아서 상기 기판 표면이 과도하게 식각되면, 소오스/드레인 영역(104b, 104c)을 이루는 불순물 영역이 대부분 소모되는 등의 문제가 발생될 수 있다. 반대로, 상기 제1 콘택홀들(109)을 형성하는 공정에서 상기 제1 층간 절연막(106) 및 식각 저지막(105)이 충분하게 식각되지 않으면, 상기 기판(100) 표면이 노출되지 않게 되어 콘택 낫 오픈 불량(contact not open)이 발생된다. 특히, 상기 식각 공정에서 식각하여야 되는 막들의 두께가 두꺼울 경우에는 공정 변동(variation)이 커지게 되어 상기 과도 식각에 의한 기판 리세스 불량 또는 기판 미 노출에 의한 콘택 낫오픈 불량이 더욱 빈번하게 발생될 수 있다.
그러나, 본 실시예의 경우, 상기 제1 콘택홀들(109)을 형성하기 위하여 상기 제1 층간 절연막(106) 및 식각 저지막(105)의 두께만큼만 식각되므로, 식각되는 막의 두께가 두껍지 않다. 즉, 상기 셀 블록 영역에 형성되는 필러 구조물 높이의 35 내지 60% 높이만큼의 막만이 식각되므로, 식각 공정의 변동이 크지 않으며 식각되는 막의 두께가 용이하게 콘트롤 된다. 따라서, 상기 기판(100) 리세스 불량 또는 기판 미 노출에 의한 콘택 낫오픈 불량을 감소시킬 수 있다.
도 4c를 참조하면, 상기 제1 콘택홀(109) 내에 금속 물질을 매립하여 제1 콘택 플러그(110)를 형성한다.
보다 상세하게, 상기 제1 콘택홀(109)의 측벽 및 저면과 상기 제1 층간 절연막(106)의 프로파일을 따라 제1 베리어 금속막(110a)을 형성한다. 상기 제1 베리어 금속막(110a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 제1 베리어 금속막(110a) 상에 상기 제1 콘택홀(109) 내부를 완전하게 채우도록 제1 금속막(110b)을 형성한다. 상기 제1 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 이 후, 평탄화 공정을 통해 상기 제1 층간 절연막(106) 상에 형성되어 있는 제1 금속막(110b) 및 제1 베리어 금속막(110a)을 제거함으로써 제1 콘택 플러그(110)를 형성한다. 상기 평탄화 공정은 화학기계적 연마 공정 또는 에치백 공정을 포함할 수 있다.
다음에, 상기 셀 어레이 영역에 형성되어 있는 제1 층간 절연막(106)을 식각하여 제1 층간 절연막 패턴(106a)을 형성한다. 상기 셀 어레이 영역의 기판이 노출되도록 상기 식각 저지막(105)을 제거하여 식각 저지막 패턴(105a)을 형성한다. 따라서, 상기 제1 층간 절연막 패턴(106a) 및 식각 저지막 패턴(105a)은 상기 페리 회로 영역 내에만 구비된다.
상기 제1 층간 절연막 패턴(106a)이 구비됨으로써, 상기 셀 어레이 영역과 상기 페리 회로 영역에 단차가 생기게 된다.
도 4d를 참조하면, 상기 셀 어레이 영역의 기판(100) 및 제1 층간 절연막 패턴(106a)의 표면을 따라 절연막(107)을 형성한다. 또한, 상기 절연막 상에 상기 절연막(107)과 식각 선택비를 갖는 물질로 형성되는 희생막(114, 116)을 형성한다. 예를들어, 상기 절연막(107)은 실리콘 산화물로 형성하고, 상기 희생막(114, 116)은 실리콘 질화물로 형성할 수 있다.
상기 절연막(107) 및 희생막(114, 116)은 서로 번갈아가며 반복 적층한다. 상기 희생막(114, 116)이 형성되는 부위는 후속 공정을 통해 워드 라인이 형성될 부위가 된다. 그러므로, 메모리 셀들이 수직 적층되는 수 만큼 상기 희생막들(114, 116)이 적층될 수 있다.
이하에서는, 상기 절연막(107) 및 희생막들(114, 116)에서, 상기 기판 상에 형성되어 수평 방향으로 연장되는 부분을 제1 부분, 상기 제1 층간 절연막 패턴의 측벽 상에서 수직 방향으로 연장되는 부분을 제2 부분, 상기 제1 층간 절연막 패턴의 상부면 상에서 다시 수평 방향으로 연장되는 부분을 제3 부분이라 한다. 또한, 상기 절연막(107) 및 희생막들(114, 116) 중에서 하부에 위치하는 절연막 및 희생막들을 제1 군 절연막 및 희생막들(114)이라고 하고, 상부에 위치하는 절연막 및 희생막들을 제2 군 절연막 및 희생막들(116)이라 한다.
상기 절연막(107) 및 희생막들(114, 116)의 상부를 연마 공정을 통해 제거하여 상부가 평탄한 절연막 및 희생막들을 형성한다. 상기 연마 공정은 화학 기계적 연마 공정을 포함한다. 상기 연마 공정에서 제거되는 절연막 및 희생막 부위를 조절하여, 상기 제1 군 절연막 및 희생막들(107, 114)은 제1 내지 제3 부분이 포함되도록 하고, 상기 제2 군 절연막 및 희생막들(107, 116)은 제1 및 제2 부분만이 포함되도록 하여야 한다.
즉, 상기 연마 공정을 수행하면, 상기 절연막 및 희생막들 중에서 상부에 위치하고 있는 제2 군 절연막 및 희생막들(107, 116)이 먼저 제거된다. 상기 제2 군 절연막 및 희생막들(107, 116) 중에서도 상기 제1 층간 절연막 패턴 상에 높게 돌출되게 형성되는 부위가 먼저 제거된다.
상기 연마 공정에서, 상기 제2 군 절연막 및 희생막들(107, 116)의 제3 부분이 모두 제거되도록 한다. 따라서, 상기 제2 군 절연막 및 희생막들(107, 116)은 상기 기판 상에 형성되어 수평 방향으로 연장되는 제1 부분과, 상기 제1 층간 절연막 패턴의 측벽 상에서 수직 방향으로 연장되는 제2 부분만을 포함하게 된다.
또한, 상기 연마 공정에서, 하부에 위치하는 상기 제1 군 절연막 및 희생막들(107, 114)은 제거되지 않도록 한다. 그러므로, 상기 제1 군 절연막 및 희생막들(107, 114)은 상기 기판(100) 상에 형성되어 수평 방향으로 연장되는 제1 부분과, 상기 제1 층간 절연막 패턴(106a)의 측벽 상에서 수직 방향으로 연장되는 제2 부분 및 상기 제1 층간 절연막 패턴(106a) 상부면 상에 수평 방향으로 연장되는 제3 부분을 포함하게 된다.
도 4e를 참조하면, 최상부의 박막을 덮는 층간 절연막(131)을 형성한다.
상기 셀 블록 영역에 위치하는 층간 절연막(131), 희생막(114, 116) 및 절연막들(17)을 식각하여 기판(100) 표면을 노출하는 채널홀들(120, 하나만 도시됨)을 형성한다. 도시하지는 않았지만, 선택적 에피택셜 공정을 수행하여 채널홀들(120)의 하부의 일부를 채우는 반도체 패턴을 형성하는 공정이 더 수행될 수도 있다.
이 후, 도 3b에 도시된 것과 같이, 상기 채널홀들(120)의 측벽 및 기판(100) 표면을 따라 제1 유전막, 전하 트랩막 및 터널 절연막을 형성한다. 이 후, 상기 채널홀들(120) 저면에 형성된 제1 유전막, 전하 트랩막 및 터널 절연막을 이방성 식각 공정을 통해 제거한다. 따라서, 상기 채널홀 측벽에 스페이서 형상을 갖는 제1 유전막 패턴(122a), 전하 트랩막 패턴(122b), 터널 절연막 패턴(122c)이 형성된다. 상기 전하 트랩막은 실리콘 질화물을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화물을 포함할 수 있다. 상기 제1 유전막은 실리콘 산화물을 포함할 수 있다. 도 4e 내지 도 4j에서,상기 제1 유전막 패턴(122a), 전하 트랩막 패턴(122b), 터널 절연막 패턴(122c)은 하나의 막(122)으로 도시되어 있다.
상기 채널홀들(120)의 측벽 및 저면 프로파일을 따라, 상기 터널 절연막 패턴(122c) 및 기판(100) 표면 상에 상기 채널 패턴(126)을 형성한다. 상기 채널 패턴(126)은 실리콘막을 포함할 수 있다.
상기 채널 패턴(126) 상에 상기 채널홀(120)을 대부분 채우는 매립 절연막 패턴(128)을 형성한다. 상기 매립 절연막 패턴(128) 상에는 상기 채널 패턴(126)과 전기적으로 연결되는 도전 패턴(130)을 형성한다. 상기 도전 패턴(130)은 상기 채널홀의 입구 부위를 막는 형상을 갖는다. 상기 공정을 수행함으로써, 필러 구조물들(129)이 형성된다.
도 4f를 참조하면, 상기 희생막들 및 절연막들(114, 116, 107)의 가장자리 부위를 식각하여 가장자리 부위가 계단 형상을 갖는 희생막 패턴(114a, 116a) 및 절연막 패턴(108)들을 형성한다.
상기 식각 공정에서, 제1 군 희생막 패턴(114a)의 가장자리 부위는 상기 제1 층간 절연막 패턴보다 높게 위치하도록 한다. 상기 제1 군 희생막 패턴은 상기 제1 내지 제3 부분을 모두 포함할 수 있다. 또한, 제2 군 희생막 패턴(116a)은 상기 제1 부분만을 포함할 수 있다. 상기 제2 군 희생막 패턴(116a)은 수평방향으로 상기 제1 군 희생막 패턴(114a)보다 짧은 길이를 가질 수 있다. 상기 제1 군 희생막 패턴(114a)의 제3 부분의 상부면과 상기 제2 군 희생막 패턴(116a)의 상부면은 동일한 높이를 가질 수 있다.
이 후, 상기 제1 군 희생막 패턴(114a), 상기 제2 군 희생막 패턴(116a) 및 필러 구조물(129)을 덮는 상부 층간 절연막(132)을 형성한다.
도 4g를 참조하면, 상기 절연막 패턴들(108) 및 희생막 패턴들(114a, 116a)의 일부 영역을 건식 식각하여 제2 개구부(도시안됨)를 형성한다. 상기 제2 개구부는 워드 라인의 연장 방향과 동일한 방향으로 연장되는 트렌치 형상을 가질 수 있다. 상기 제2 개구부의 측벽에 노출되어 있는 희생막들(114a, 116a)을 제거하여 각 층의 절연막 패턴들(108) 사이에 요부를 형성한다.
도 3b에 도시된 것과 같이, 상기 요부의 표면에 제2 유전막을 형성한다. 상기 제2 유전막은 상하부의 절연막 패턴 및 제1 유전막 패턴(122a)의 표면을 따라 컨포멀하게 형성될 수 있다. 상기 제2 유전막은 상기 제1 유전막 패턴(122a)보다 높은 유전율을 갖는 물질을 증착하여 형성할 수 있다. 상기 제2 유전막은 금속 산화물을 사용하여 형성할 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다.
상기 제2 유전막 상에 상기 요부의 내부를 채우는 워드 라인막을 형성한다. 상기 워드 라인막은 제3 베리어 금속막(135a) 및 제3 금속막(135b)이 적층된 형상을 갖는다. 상기 제3 베리어 금속막(135a)은 상기 제2 유전막의 표면을 따라 컨포멀하게 형성된다. 상기 제3 금속막(135b)은 상기 제3 베리어 금속막(135a) 상에서 상기 요부를 채우도록 형성한다. 상기 제3 베리어 금속막(135a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 제3 금속막(135b)은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
이 후, 상기 워드 라인막이 각 층별로 분리되도록 상기 워드 라인막을 식각하여 워드 라인들(140, 142)을 형성한다. 상기 워드 라인(140, 142)은 제3 베리어 금속막(135a) 및 제3 금속막(135b)을 포함한다.
상기 공정에 의해, 제1 군 워드 라인(140) 및 제2 군 워드 라인(142)이 각각 형성된다.
도 4h를 참조하면, 상기 상부 층간 절연막(132) 상에 제1 식각 마스크 패턴(144a)을 형성한다. 상기 제1 식각 마스크 패턴(144a)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
상기 제1 식각 마스크 패턴(144a)은 상기 제1 군 및 제2 군 워드 라인(140, 142) 중 상부에 위치하는 워드 라인들에 제2 콘택홀들(146a)을 형성하기 위한 마스크 패턴이다.
상기 제1 식각 마스크 패턴(144a)을 이용하여 상기 상부 층간 절연막(132)을 식각함으로써, 상부에 위치하는 상기 제1 및 제2 군 워드 라인(140, 142)의 가장자리 부위를 노출하는 제2 콘택홀들(146a)을 형성한다. 도 3b에 도시된 것과 같이, 상기 제2 콘택홀들(146a)의 저면에는 상기 제1 및 제2 군 워드 라인(140, 142)에 포함되는 제3 금속막(135b)이 노출되도록 한다.
도 4i를 참조하면, 상기 상부 층간 절연막(132) 상에 제2 식각 마스크 패턴(144b)을 형성한다. 상기 제2 식각 마스크 패턴(144b)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
상기 제2 식각 마스크 패턴(144b)은 상기 제1 군 및 제2 군 워드 라인들 중 하부에 위치하는 워드 라인들을 노출하는 제3 콘택홀들과, 상기 제1 콘택 플러그의 상부면에 각각 제4 콘택홀들을 형성하기 위한 마스크 패턴이다.
이 후, 상기 제2 식각 마스크 패턴(144b)을 이용하여 상기 상부 층간 절연막(132)을 식각하여 하부에 위치하는 제1 및 제2 군 워드 라인들의 가장자리 부위를 노출하는 제3 콘택홀들(146b)을 형성한다. 또한, 상기 식각 공정에서, 상기 페리 회로 영역의 제1 콘택 플러그(110)의 상부면을 노출하는 제4 콘택홀(146c)을 형성한다. 즉, 상기 메모리 셀들의 연결 배선을 형성하기 위한 콘택홀(146b)과, 상기 페리 회로 영역의 연결 배선을 형성하기 위한 콘택홀(146c)은 1회의 사진 및 식각 공정을 통해 동시에 형성될 수 있다.
도 3b에 도시된 것과 같이, 상기 제3 콘택홀들(146b)의 저면에는 상기 제1 및 제2 군 워드 라인(140, 142)에 포함되는 제3 금속막(135b)이 노출되도록 한다.
본 실시예에서는, 상기 제2 및 제3 콘택홀들(146a, 146b)을 2회의 사진 및 식각 공정을 수행하여 형성하였다. 그러나, 상기 제1 군 및 제2 군 워드 라인(140, 142)이 적층되는 수가 감소되면 1회의 사진 및 식각 공정을 수행하여 제2 및 제3 콘택홀들(146a, 146b)을 형성할 수도 있다. 이와는 다르게, 상기 제1 군 및 제2 군 워드 라인(140, 142)이 적층되는 수가 증가되면 2회 이상의 사진 및 식각 공정을 수행하여 제2 및 제3 콘택홀들(146a, 146b)을 형성할 수도 있다.
설명한 것과 같이, 상기 페리 회로들의 연결 배선 형성을 위한 제4 콘택홀들(146c)은 상기 제1 군 및 제2 워드 라인(140, 142)을 노출하는 콘택홀들을 형성하는 사진 및 식각 공정을 수행할 때 함께 형성될 수 있다. 그러므로, 상기 제4 콘택홀들(146c)을 형성하기 위한 별도의 사진 및 식각 공정이 요구되지 않는다. 이는, 상기 페리 회로 영역에 형성되는 제4 콘택홀(146c)이 기판(100) 표면 부위까지 연장되는 것이 아니라, 이미 형성되어 있는 제1 콘택 플러그(110) 상부면까지만 연장된다. 그러므로, 상기 제4 콘택홀(146c)의 깊이는 상기 제1 군 및 제2 군 워드 라인(140, 142)을 노출하는 제2 및 제3 콘택홀들(146a, 146b)의 깊이와 크게 차이가 나지 않는다. 따라서, 상기 제4 콘택홀(146c)을 형성하기 위한 별도의 사진 식각 공정을 수행하지 않고, 상기 제1 군 및 제2 군 워드 라인(140, 142)을 노출하는 콘택홀들을 형성하는 공정에서 상기 제4 콘택홀들(146c)을 함께 형성할 수 있다.
도 4j를 참조하면, 상기 제2 내지 제4 콘택홀들(146a, 146b, 146c) 내부에 도전막을 형성하여 제1 워드 라인 콘택들(154), 제2 워드 라인 콘택들(156) 및 제2 콘택 플러그(152)를 각각 형성한다.
상세하게 설명하면, 상기 제2 내지 제4 콘택홀들(146a, 146b, 146c)의 표면을 따라 컨포멀하게 베리어 금속막을 형성한다. 상기 베리어 금속막 상에 상기 제2 내지 제4 콘택홀들 내부를 채우는 금속막을 형성한다. 이 후, 상기 화학 기계적 연마 공정을 수행하여 상기 상부 층간 절연막(132)의 표면이 노출되도록 상기 금속막 및 베리어 금속막의 상부를 제거한다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 공정에 의해 형성된 제2 콘택 플러그는 제2 베리어 금속막(152a) 및 제2 금속막(152b)을 포함한다. 또한, 제1 및 제2 워드 라인 콘택들(154, 156)은 상기 제4 베리어 금속막(156a) 및 제4 베리어 금속막(156b)을 포함한다.
이와같이, 상기 제1 워드 라인 콘택들(154), 제2 워드 라인 콘택들(156) 및 제2 콘택 플러그(152)는 동일한 증착 공정을 수행하여 형성되기 때문에 동일한 금속 물질을 포함한다. 즉, 상기 제1 워드 라인 콘택들(154), 제2 워드 라인 콘택들(156) 및 제2 콘택 플러그(152)는 동일한 물질의 베리어 금속막 및 금속막을 포함한다.
상기 공정을 수행함으로써, 본 실시예에 따른 수직형 메모리 소자를 완성할 수 있다. 상기 방법에 의하면, 페리 회로들의 배선으로 제공되는 콘택이 제1 및 제2 콘택 플러그가 각각 수직 방향으로 적층된 구조를 갖는다. 그러므로, 각각의 콘택 플러그들의 높이가 감소되어 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
실시예 2
도 5는 본 발명의 실시예 2에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 6은 도 5의 C 부분을 확대 도시한 것이다.
본 실시예는 상기 셀 블록 영역에 형성되는 적층된 메모리 셀들의 구조를 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다. 즉, 상기 메모리 셀들과 연결되는 제1 워드 라인 콘택들, 제2 워드 라인 콘택들과, 상기 페리 회로와 연결되는 제1 및 제2 콘택 플러그들은 실시예 1의 수직형 반도체 소자와 동일하다. 이하에서는 실시예 1과 구성상의 차이가 있는 부분만을 설명한다.
도 5를 참조하면, 상기 셀 블록 영역의 기판(100) 상에 수직 방향으로 돌출되는 필러 구조물들(129a)이 구비된다. 상기 필러 구조물들(129a)은 원기둥 형상의 매립 절연막 패턴(128)의 측방으로 채널 패턴(126)이 적층된 형태를 가질 수 있다. 상기 채널 패턴(126)의 저면은 기판(100)과 접촉된다. 상기 매립 절연막 패턴(128)은 실리콘 산화물을 포함할 수 있다. 상기 채널 패턴(126)은 실리콘을 포함할 수 있다.
상기 필러 구조물(129a)의 측벽에는 워드 라인(140, 142)을 포함하는 게이트 구조물들이 각 층별로 간격을 가지면서 적층되어 있다. 상기 게이트 구조물들 사이에는 절연막 패턴들(108)이 구비되어 각 층의 게이트 구조물들을 절연시킨다. 상기 각 층에 형성되는 게이트 구조물들은 상기 필러 구조물들(129a)을 둘러싸면서 일 방향으로 연장되는 라인 형상을 가질 수 있다. 도 5에서는 게이트 구조물 부위에 워드 라인(140, 142)만을 도시하였다. 그러나, 상기 게이트 구조물은 도 6C의 확대도와 같은 구조를 갖는다.
도 6을 참조하면, 상기 게이트 구조물들은 터널 절연막 패턴(160a), 전하 트랩막 패턴(160b), 유전막 패턴(160c) 및 워드 라인(136)이 적층되는 구조를 갖는다. 상기 터널 절연막 패턴(160a)은 상부층 절연막 패턴 저면, 채널 패턴(126) 표면 및 하부층 절연막 패턴 상부면의 프로파일을 따라 구비된다. 상기 전하 트랩막 패턴(160b) 및 유전막 패턴(160c) 상기 터널 절연막 패턴(160a)의 표면 프로파일을 따라 구비된다.
상기 터널 절연막 패턴(160a)은 실리콘 산화물을 포함할 수 있다. 상기 전하 트랩막 패턴(160b)은 실리콘 질화물을 포함할 수 있다. 상기 유전막 패턴(160c)은 제1 유전막 패턴 및 상기 제1 유전막 패턴보다 높은 유전율을 갖는 제2 유전막 패턴을 포함할 수 있다. 상기 제1 유전막 패턴은 실리콘 산화물을 포함할 수 있다. 상기 제2 유전막 패턴은 금속 산화물을 포함할 수 있다. 상기 제2 유전막 패턴으로 사용될 수 있는 금속 산화물의 예로는 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 들 수 있다. 상기 워드 라인(136)은 제3 베리어 금속막(135a) 및 제3 금속막(135b)을 포함한다.
상기 워드 라인(140, 142)과 연결되는 제1 및 제2 워드 라인 콘택(154, 156)은 실시예 1에서 설명한 것과 동일한 구조를 가질 수 있다. 상기 제1 및 제2 워드 라인 콘택(154, 156)은 상기 워드 라인(140, 142)의 제3 금속막(135b)과 접촉된다.
또한, 상기 페리 회로 영역에 형성되는 제1 및 제2 콘택 플러그(110, 152)는 실시예 1에서 설명한 것과 동일한 구조를 가질 수 있다.
본 실시예의 수직형 반도체 소자는 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도 7은 도 5에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 5에 도시된 수직형 반도체 소자는 셀 블록 영역에 형성되는 적층된 메모리 셀들의 구조를 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다, 그러므로, 메모리 셀들을 형성하는 방법을 제외한 나머지 공정들은 실시예 1과 동일하다.
먼저, 도 4a 내지 도 4d를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4d에 도시된 구조를 형성한다.
도 7을 참조하면, 최상부막을 덮는 층간 절연막(131)을 형성한다. 상기 셀 블록 영역에 위치하는 층간 절연막(131), 희생막(113, 116) 및 절연막들(107)을 식각하여 기판 표면을 노출하는 채널홀들(120)을 형성한다. 도시하지는 않았지만, 선택적 에피택셜 공정을 수행하여 채널홀들 하부를 일부 채우는 반도체 패턴을 형성하는 공정이 더 수행될 수도 있다.
상기 채널홀들(120)의 측벽 및 기판 표면을 따라 채널 패턴(126)을 형성한다. 상기 채널 패턴(126)은 실리콘막을 포함할 수 있다. 상기 채널 패턴(126) 상에는 상기 채널홀(120)을 대부분 채우는 매립 절연막 패턴(128)을 형성한다. 상기 매립 절연막 패턴(128) 상에는 상기 채널 패턴(126)과 전기적으로 연결되는 도전 패턴(130)을 형성한다. 상기 도전 패턴(130)은 상기 채널홀(120)의 입구 부위를 막는 형상을 갖는다. 상기 공정을 수행함으로써, 필러 구조물들(129a)이 형성된다.
이 후에, 상기 희생막들 및 절연막들의 가장자리 부위를 식각하여 가장자리 부위가 계단 형상을 갖는 희생막 패턴 및 절연막 패턴들을 형성한다. 상기 희생막 패턴 및 절연막 패턴은 도 4f에 도시된 것과 동일한 형상을 갖는다.
다음에, 상기 절연막 패턴들 및 희생막 패턴들의 일부 영역을 건식 식각하여 제2 개구부(도시안됨)를 형성한다. 상기 제2 개구부는 워드 라인 방향으로 연장되는 트렌치 형상을 가질 수 있다. 상기 제2 개구부의 측벽에 노출되어 있는 희생막 패턴들을 제거하여 각 층의 절연막 패턴들(108) 사이에 요부를 형성한다.
상기 도 6에 도시된 것과 같이, 상기 요부의 내벽에 노출된 절연막 패턴 및 채널 패턴(126)의 표면을 따라 컨포멀하게 터널 절연막 패턴(160a), 트랩 절연막 패턴(160b) 및 유전막 패턴(160c)을 형성한다. 또한, 상기 유전막 상에는 상기 요부 내부를 채우는 워드 라인막을 형성한다. 상기 워드 라인막은 제3 베리어 금속막(135a) 및 제3 금속막(135b)을 포함할 수 있다. 상기 워드 라인막이 각 층별로 분리되도록 상기 워드 라인막을 식각하여 워드 라인들(136)을 형성한다. 상기 워드 라인은 제3 베리어 금속막(135a) 및 제3 금속막(135b)을 포함한다. 상기 공정을 수행하면, 제1 군 워드 라인(140) 및 제2 군 워드 라인(142)이 각각 형성된다.
계속하여, 도 4h 내지 도 4j에서 설명한 공정들을 동일하게 수행함으로써 도 5에 도시된 수직형 반도체 소자를 형성할 수 있다.
상기 방법에 의하면, 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
실시예 3
도 8은 본 발명의 실시예 3에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 9는 도 8의 D 부분의 확대 도시한 것이다.
본 실시예는 상기 셀 블록 영역에 형성되는 적층된 메모리 셀들의 구조를 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다. 즉, 상기 메모리 셀들과 연결되는 제1 및 제2 워드 라인 콘택들과 상기 페리 회로와 연결되는 제1 및 제2 콘택 플러그들은 실시예 1의 수직형 반도체 소자와 동일하다. 이하에서는 실시예 1과 구성상의 차이가 있는 부분만을 설명한다.
도 8 및 도 9를 참조하면, 상기 셀 블록 영역의 기판(100) 상에 수직 방향으로 돌출되는 필러 구조물들(179)이 구비된다. 상기 필러 구조물들(179)은 채널 패턴(178) 및 채널 패턴(178)의 측방으로 터널 절연막 패턴(176c), 전하 트랩막 패턴(176b) 및 유전막 패턴(176a)이 차례로 적층된 형태를 가질 수 있다. 상기 채널 패턴(178)은 상기 기판과 접촉된다.
도시된 것과 같이, 상기 채널 패턴(178)은 원기둥 형상을 가질 수 있다. 다른예로, 실시예 1 또는 2에서와 같이 상기 채널 패턴(178)은 실린더 형상을 가질 수 있다. 상기 채널 패턴(178)이 실린더 형상을 가질 경우, 실린더 내부를 채우는 매립 절연패턴이 더 구비될 수 있다.
상기 필러 구조물(179)의 측벽에는 워드 라인들(172a, 174a)이 각 층별로 간격을 가지면서 적층되어 있다. 상기 워드 라인들(172a, 174a) 사이에는 절연막 패턴들(108)이 구비되어 각 층의 워드 라인들(172a, 174a)을 절연시킨다. 상기 각 층에 형성되는 워드 라인들(172a, 174a)은 상기 필러 구조물들을 둘러싸면서 연결 영역까지 연장될 수 있다.
상기 워드 라인(172a, 174a)은 폴리실리콘을 포함한다. 즉, 본 실시예에서의 워드 라인(172a, 174a)은 금속 물질을 포함하지 않을 수 있다. 상기 각 층의 워드 라인(172a, 174a)은 각 필러 구조물들 단위로 커팅되어 있지 않을 수 있다. 즉, 동일한 층의 워드 라인(172a, 174a)은 블록 단위의 각 필러 구조물들을 모두 둘러싸는 하나의 패턴 형상을 가질 수 있다.
상기 워드 라인들(172a, 174a)과 전기적으로 연결되는 제1 및 제2 워드 라인 콘택들(154, 156)이 구비된다. 상기 제1 및 제2 워드 라인 콘택들(154, 156)은 베리어 금속막(156a) 및 금속막(156b)을 포함할 수 있다. 상기 제1 및 제2 워드 라인 콘택들(154, 156)은 상기 워드 라인(172a, 174a)을 구성하는 폴리실리콘과 접촉된다.
실시예 1에서와 동일하게, 상기 페리 회로 영역에는 페리 회로들과 연결되는 제1 및 제2 콘택 플러그(110, 152)가 구비된다.
본 실시예의 수직형 반도체 소자는 각 콘택 플러그들의 높이가 감소되어 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도 10a 내지 도 10c는 도 8에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 8에 도시된 수직형 반도체 소자는 셀 블록 영역에 형성되는 적층된 메모리 셀들의 구조를 제외하고는 실시예 1의 수직형 반도체 소자와 동일하므로, 메모리 셀들을 형성하는 방법이 실시예 1과 다르다. 반면에, 다른 공정들은 실시예 1과 동일하다.
먼저, 도 4a 내지 도 4c를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4c에 도시된 구조를 형성한다.
도 10a를 참조하면, 상기 셀 어레이 영역의 기판(100) 및 제1 층간 절연막 패턴(106a)의 표면을 따라 절연막(107)을 형성한다. 또한, 상기 절연막(107) 상에 폴리실리콘막(172, 174)을 형성한다. 상기 폴리실리콘막(172, 174)은 워드 라인막으로 제공된다.
상기 절연막(107) 및 폴리실리콘막(172, 174)은 서로 번갈아가며 반복 적층한다. 상기 폴리실리콘막(172, 174)은 후속 공정을 통해 워드 라인이 되므로, 메모리 셀들이 수직 적층되는 수 만큼 적층될 수 있다.
이하에서는, 상기 절연막(107) 및 폴리실리콘막들(172, 174)에서, 상기 기판(100) 상에 형성되어 수평 방향으로 연장되는 부분을 제1 부분, 상기 제1 층간 절연막 패턴(106a)의 측벽 상에서 수직 방향으로 연장되는 부분을 제2 부분, 상기 제1 층간 절연막 패턴(106a)의 상부면 상에서 다시 수평 방향으로 연장되는 부분을 제3 부분이라 한다. 또한, 상기 절연막 및 폴리실리콘막들 중에서 상부에 위치하는 절연막 및 폴리실리콘막들을 제2 군 절연막 및 폴리실리콘막들(174)이라고 하고, 하부에 위치하는 절연막 및 폴리실리콘막들을 제1 군 절연막 및 폴리실리콘막들(172)이라 한다.
상기 절연막 및 폴리실리콘막들(172, 174) 의 상부를 연마 공정을 통해 제거하여 상부가 평탄한 절연막 및 폴리실리콘막들을 형성한다. 상기 연마 공정은 화학 기계적 연마 공정을 포함한다. 상기 연마 공정에서 제거되는 절연막 및 폴리실리콘막 부위를 조절하여, 상기 제1 군 절연막 및 폴리실리콘막들(172)은 제1 내지 제3 부분이 포함되도록 하고, 상기 제2 군 절연막 및 폴리실리콘막들(174)은 제1 및 제2 부분만이 포함되도록 하여야 한다.
이 후, 최상부에 형성된 막들을 덮는 층간 절연막(131)을 형성한다.
상기 셀 블록 영역에 위치하는 층간 절연막(131), 폴리실리콘막(172, 174) 및 절연막들(107)을 식각하여 기판(100) 표면을 노출하는 채널홀들(120)을 형성한다.
상기 채널홀들(120)의 측벽 및 기판 표면을 따라 유전막, 전하 트랩막 및 터널 절연막을 형성한다. 이 후, 상기 유전막, 전하 트랩막 및 터널 절연막을 이방성으로 식각하여 상기 채널홀(120)의 측벽에 스페이서 형상의 유전막 패턴(176a), 전하 트랩막 패턴(176b), 터널 절연막 패턴(176c)을 형성한다. 상기 식각 공정에 의해, 상기 채널홀(120)의 저면에는 기판(100) 표면이 노출된다.
상기 터널 절연막 패턴(176c) 및 기판(100) 표면 상에 채널 패턴(178)을 형성한다. 상기 채널 패턴(178)은 상기 채널홀(120) 내부를 채우도록 형성할 수 있다. 이와는 다른 실시예로, 실시예 1 또는 2에서와 같이 상기 채널 패턴(178)은 실린더 형상을 갖도록 형성하고, 상기 채널 패턴(178) 상에 절연 패턴(도시안됨)을 더 형성할 수도 있다. 상기 공정에 의해, 상기 셀 블록 영역의 기판 상에 수직 방향으로 돌출되고, 채널 패턴(178), 터널 절연막 패턴(176c), 전하 트랩막 패턴(176b) 및 유전막 패턴(176a)이 차례로 적층된 형태의 필러 구조물들(179)이 완성된다.
본 실시예에서는, 상기 워드 라인으로 제공되는 폴리실리콘막(172, 174)을 형성한 다음에 필러 구조물들(179)이 형성된다. 때문에, 상기 공정만으로 수직형 메모리 셀들이 완성된다.
도 10b를 참조하면, 상기 절연막들(107) 및 폴리실리콘막들(172, 174)의 가장자리 부위를 식각하여 가장자리 부위가 계단 형상을 갖는 절연막 패턴(108) 및 워드 라인들(172a, 174a)을 형성한다.
즉, 상기 식각 공정을 수행하면, 제1 군 워드 라인(172a) 및 절연막 패턴의 가장자리 부위가 계단 형상이 된다. 또한, 상기 제2 군 워드 라인(174a) 및 절연막 패턴의 가장자리 부위가 계단 형상이 된다. 또한, 상기 제1 군 워드 라인(172a) 및 절연막 패턴과, 상기 제2 군 워드 라인(174a) 및 절연막 패턴의 가장자리 부위는 상기 제1 층간 절연막 패턴(106a)의 상부면보다 높게 위치하게 된다.
이 후, 상기 제1 군 워드 라인(172a) 및 절연막 패턴과, 상기 제2 군 워드 라인(174a) 및 절연막 패턴을 덮는 상부 층간 절연막(132)을 형성한다.
도 10c를 참조하면, 상기 상부 층간 절연막(132) 상에 제1 식각 마스크 패턴(도시안됨)을 형성한다. 상기 제1 식각 마스크 패턴은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다. 상기 제1 식각 마스크 패턴은 상기 제1 군 및 제2 군 워드 라인(172a, 174a) 중 상부에 위치하는 워드 라인들에 각각 제2 콘택홀들을 형성하기 위한 마스크 패턴이다.
상기 제1 식각 마스크 패턴을 이용하여 상기 상부 층간 절연막을 식각하여 상부에 위치하는 제1 및 제2 군 워드 라인(172a, 174a)의 가장자리 부위를 노출하는 제2 콘택홀들(146a)을 형성한다. 즉, 상기 제2 콘택홀들(146a)의 저면에는 상기 제1 및 제2 군 워드 라인(172a, 174a)을 이루는 폴리실리콘이 노출되도록 한다.
또한, 상기 상부 층간 절연막(132) 상에 제2 식각 마스크 패턴(144b)을 형성한다. 상기 제2 식각 마스크 패턴(144b)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
상기 제2 식각 마스크 패턴(144b)은 상기 제1 군 및 제2 군 워드 라인들(172a, 174a) 중 하부에 위치하는 워드 라인들에 각각 제3 콘택홀들(146b)과, 상기 제1 콘택 플러그(110)의 상부면에 각각 제4 콘택홀들(146c)을 형성하기 위한 마스크 패턴이다.
이 후, 상기 제2 식각 마스크 패턴(144b)을 이용하여 상기 상부 층간 절연막(132)을 식각하여 하부에 위치하는 제1 및 제2 군 워드 라인들(172a, 174a)의 가장자리 부위를 노출하는 제3 콘택홀들(146b)을 형성한다. 또한, 상기 식각 공정에서, 상기 페리 회로 영역의 제1 콘택 플러그(110)의 상부면을 노출하는 제4 콘택홀(146c)을 형성한다. 즉, 상기 메모리 셀들의 연결 배선을 형성하기 위한 제3 콘택홀(146b)과, 상기 페리 회로 영역의 연결 배선을 형성하기 위한 제4 콘택홀(146c)은 1회의 사진 및 식각 공정을 통해 함께 형성될 수 있다.
상기 제1 군 및 제2 군 워드 라인들(172a, 174a)을 노출하는 콘택홀들을 2번의 사진 및 식각 공정을 수행하는 것으로 설명하였으나, 이에 한정되지는 않는다.
다시, 도 8 및 도 9를 참조하면, 상기 제2 및 제3 콘택홀들(146a, 146b) 및 제4 콘택홀들(146c) 내부에 도전막을 형성하여 제1 워드 라인 콘택들(154), 제2 워드 라인 콘택들(156) 및 제2 콘택 플러그(152)를 각각 형성한다.
상기 제1 워드 라인 콘택들(154), 제2 워드 라인 콘택들(156) 및 제2 콘택 플러그(152)는 동일한 증착 공정을 수행하여 형성되기 때문에 동일한 금속 물질을 포함한다. 상기 제1 워드 라인 콘택들(154), 제2 워드 라인 콘택들(156) 및 제2 콘택 플러그(152)는 베리어 금속막 패턴(152a, 156a) 및 금속막 패턴(152b, 156b)을 포함한다.
상기 공정을 수행함으로써, 본 실시예에 따른 수직형 메모리 소자를 완성할 수 있다. 상기 방법에 의하면, 페리 회로들의 배선으로 제공되는 콘택이 제1 및 제2 콘택 플러그가 각각 수직 방향으로 적층된 구조를 갖는다. 그러므로, 각각의 콘택 플러그들의 높이가 감소되어 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
실시예 4
도 11은 본 발명의 실시예 4에 따른 수직형 반도체 소자를 나타내는 단면도이다.
본 실시예는 워드 라인이 연장되어 연결 패드로 제공되는 부위 및 이와 연결되는 배선의 구조를 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다. 이하에서는 실시예 1과 구성상의 차이가 있는 부분만을 설명한다.
도 11을 참조하면, 페리 회로 영역의 기판(100)에 페리 회로들을 구성하는 MOS 트랜지스터들(104)이 구비된다. 상기 MOS 트랜지스터(104)를 덮는 제1 층간 절연막 패턴(106a)이 구비된다. 본 실시예의 경우, 상기 제1 층간 절연막 패턴(106a)의 높이에 따라 워드 라인의 형상이 변화되지 않는다. 그러므로, 상기 제1 층간 절연막 패턴(106a)의 높이가 크게 제한되지는 않는다.
상기 제1 층간 절연막 패턴(106a)의 높이가 25% 보다 낮을 경우에는 제1 콘택 플러그(110)의 높이가 낮아지므로, 제2 콘택 플러그(194)의 높이가 상대적으로 높아져 제2 콘택 플러그를 형성하기가 어려울 수 있다. 반면에, 상기 제1 층간 절연막 패턴(106a)의 높이가 65% 보다 높을 경우에는 제1 콘택 플러그(110)의 높이가 높아져 기판 리세스 방지의 효과가 감소될 수 있다. 그러므로, 상기 제1 층간 절연막 패턴(106a)은 셀 어레이 영역에 형성되는 필러 구조물(129)의 높이의 25 내지 60%의 높이를 가질 수 있다.
상기 필러 구조물(129)의 측벽에는 워드 라인(186)을 포함하는 게이트 구조물들이 각 층별로 간격을 가지면서 적층되어 있다. 상기 게이트 구조물들 사이에는 절연막 패턴들(108)이 구비되어 각 층의 게이트 구조물들을 절연시킨다. 상기 각 층에 형성되는 게이트 구조물들은 상기 필러 구조물들을 둘러싸면서 일 방향으로 연장되는 라인 형상을 가질 수 있다.
도 11에서는 상기 게이트 구조물에 포함되어 있는 워드 라인(186)만을 도시하였다. 그러나, 실재로, 상기 게이트 구조물은 도 3b의 확대 도시된 단면도의 형상을 갖는다.
도 3b에 도시된 것과 같이, 상기 게이트 구조물들은 제2 유전막 패턴 및 워드 라인이 적층되는 구조를 갖는다. 즉, 상기 적층 구조는 실시예 1에서 설명한 것과 동일할 수 있다.
상기 셀 블록 영역에 구비되는 워드 라인(186)은 상기 연결 영역 부분까지 계속하여 연장되는 형상을 갖는다. 상기 하부층에 위치하는 워드 라인들(186)의 길이는 상부층에 위치하는 워드 라인들(186)의 길이가 더 길다. 따라서, 상기 연결 영역에 위치하는 워드 라인들(186)의 단부는 계단 형상을 갖는다. 상기 워드 라인들(186)의 단부의 상부면은 패드 부위로 제공된다. 그러나, 도시된 것과 같이, 상기 워드 라인들(186)은 상기 페리 회로 영역을 덮는 제1 층간 절연막 패턴(106a)까지 연장되지 않는다. 그러므로, 상기 워드 라인들(186)은 상기 제1 층간 절연막 패턴(106a) 부위에서 상부로 꺾여지지 않는다.
상기 워드 라인들(186)을 덮는 층간 절연막 및 상부 층간 절연막(133, 134)이 구비된다.
상기 층간 절연막 및 상부 층간 절연막(133, 134)을 관통하여 상기 워드 라인들(186)의 각 패드 부위와 접촉되는 워드 라인 콘택들(192)이 구비된다. 상기 워드 라인 콘택들(192)은 상기 워드 라인들(186)에 포함되는 금속막과 직접 접촉되는 형상을 갖는다. 상기 워드 라인 콘택들(192)과 워드 라인들(186)이 접촉되는 부위는 도 3b를 참조로 설명한 것과 동일하다.
상기 워드 라인 콘택(192)은 제4 베리어 금속막(192a) 및 제4 금속막(192b)을 포함한다. 즉, 상기 각 층 워드 라인(186)의 패드 부위를 노출하는 콘택홀의 측벽 및 저면을 따라 제4 베리어 금속막(192a)이 구비된다. 또한, 상기 제4 베리어 금속막(192a) 상에는 상기 콘택홀 내부를 채우는 제4 금속막(192a)이 구비된다.
또한, 상기 페리 회로 영역의 기판에는 실시예 1에서 설명한 것과 같이 하나의 콘택으로의 기능을 하는 제1 및 제2 콘택 플러그(110, 194)가 각각 수직 방향으로 적층된다. 상기 제2 콘택 플러그(194)는 제2 베리어 금속막(194a) 및 제2 금속막(194b)을 포함한다.
상기 워드 라인 콘택(192)에 포함되는 상기 제4 베리어 금속막(192a)은 상기 제2 콘택 플러그(194)에 포함되는 제2 베리어 금속막(194a)과 동일한 물질일 수 있다. 또한, 워드 라인 콘택(192)에 포함되는 상기 제4 금속막(192b)은 상기 제2 콘택 플러그(194)에 포함되는 상기 제2 금속막(194b)과 동일한 물질일 수 있다. 이는, 상기 워드 라인 콘택들(192)은 상기 제2 콘택 플러그(194)를 형성하는 공정을 함께 진행하여 이들이 동시에 형성되기 때문이다.
도시된 것과 같이, 페리 회로들의 배선으로 제공되는 콘택 구조물은 제1 및 제2 콘택 플러그(110, 194)가 각각 수직 방향으로 적층된 구조를 갖는다. 그러므로, 각 콘택 플러그들(110, 194)의 높이가 감소되어 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도 12a 내지 도 12e는 도 11에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 11에 도시된 수직형 반도체 소자는 워드 라인이 연장되어 연결 패드로 제공되는 부위 및 이와 연결되는 배선의 구조를 제외하고는 실시예 1의 수직형 반도체 소자와 동일하다. 이하에서는 실시예 1의 제조 방법과 차이가 있는 부분만을 설명한다.
먼저, 도 4a 내지 도 4c를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4c에 도시된 구조를 형성한다.
도 12a를 참조하면, 상기 셀 어레이 영역의 기판(100) 및 제1 층간 절연막 패턴(106a)의 표면을 따라 절연막(107)을 형성한다. 또한, 상기 절연막(107) 상에 상기 절연막과 식각 선택비를 갖는 물질로 형성되는 희생막(180)을 형성한다. 예를들어, 상기 절연막(107)은 실리콘 산화물로 형성하고, 상기 희생막(180)은 실리콘 질화물로 형성할 수 있다.
상기 절연막 및 희생막(107, 180)은 서로 번갈아가며 반복 적층한다. 상기 희생막(180)이 형성되는 부위는 후속 공정을 통해 워드 라인이 형성될 부위가 된다. 그러므로, 메모리 셀들이 수직 적층되는 수 만큼 상기 희생막들(107)이 적층될 수 있다. 그러나, 실시예 1에서와는 달리, 별도의 연마 공정은 수행되지 않을 수 있다.
도 12b를 참조하면, 상기 희생막들 및 절연막들의 가장자리 부위를 식각하여 가장자리 부위가 계단 형상을 갖는 희생막 패턴(182) 및 절연막 패턴들(108)을 형성한다.
상기 희생막 패턴(182) 및 절연막 패턴(108)은 상기 페리 회로 영역을 덮는 제1 층간 절연막 패턴(106a)까지 연장되지 않는다. 그러므로, 상기 희생막 패턴(182) 및 절연막 패턴(108)은 상기 제1 층간 절연막 패턴(106a) 부위에서 상부로 꺾여지지 않는다. 또한, 최하부에 위치하는 희생막 패턴(182)의 가장자리 부위는 상기 기판(100) 표면과 매우 가깝게 위치한다.
도 12c를 참조하면, 최상부막을 덮는 층간 절연막(133)을 형성한다.
상기 셀 블록 영역에 층간 절연막(133), 희생막 패턴(182) 및 절연막 패턴들(108)을 식각하여 기판 표면을 노출하는 채널홀들(120)을 형성한다. 이 후, 도 4e를 참조로 설명한 공정들을 수행함으로써 상기 채널홀들(120) 내부에 필러 구조물들(129)을 형성한다.
또한, 상기 희생막 패턴(182)을 제거하고, 상기 희생막 패턴(182) 내부에 제2 유전막 패턴 및 워드 라인(186)을 형성한다. 상기 설명한 공정은 도 4g를 참조로 설명한 것과 동일하다. 따라서, 도 3b에 도시된 것과 같이, 제3 베리어 금속 패턴 및 제3 금속 패턴을 포함하는 워드 라인(186)을 형성할 수 있다.
도 12d를 참조하면, 상기 층간 절연막(133) 상에 상부 층간 절연막(134)을 형성한다. 상기 상부 층간 절연막(134) 상에 제1 식각 마스크 패턴(188a)을 형성한다. 상기 제1 식각 마스크 패턴(188a)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
상기 제1 식각 마스크 패턴(188a)은 상기 워드 라인들 중에서 상부에 위치하는 제1 군 워드 라인(186a)에 콘택홀을 형성하기 위한 마스크 패턴이다.
상기 제1 식각 마스크 패턴(188a)을 이용하여 상기 상부 층간 절연막(134) 및 층간 절연막(133)을 식각하여 상부에 위치하는 제1 군 워드 라인(186a)의 가장자리 부위를 노출하는 제2 콘택홀들(190a)을 형성한다. 즉, 상기 제2 콘택홀들(190a)의 저면에는 상기 제1 군 워드 라인(186a)에 포함되는 금속막 패턴이 노출되도록 한다.
도 12e를 참조하면, 상기 상부 층간 절연막(134) 상에 제2 식각 마스크 패턴(188b)을 형성한다. 상기 제2 식각 마스크 패턴(188b)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
상기 제2 식각 마스크 패턴(188b)은 상기 제1 군 워드 라인(186a) 하부에 위치하는 제2 군 워드 라인들(186b)에 각각 제3 콘택홀들(190b)과, 상기 제1 콘택 플러그(110)의 상부면에 각각 제4 콘택홀들(190c)을 형성하기 위한 마스크 패턴이다.
이 후, 상기 제2 식각 마스크 패턴(188b)을 이용하여 상기 상부 층간 절연막(134) 및 층간 절연막(133)을 식각하여 제2 군 워드 라인들(186b)의 가장자리 부위를 노출하는 제3 콘택홀들(190b)을 형성한다. 또한, 상기 식각 공정에서, 상기 페리 회로 영역의 제1 콘택 플러그(110)의 상부면을 노출하는 제4 콘택홀(190c)을 형성한다. 즉, 상기 메모리 셀들의 연결 배선을 형성하기 위한 제3 콘택홀(190b)과, 상기 페리 회로 영역의 연결 배선을 형성하기 위한 제4 콘택홀(190c)은 1회의 사진 및 식각 공정을 통해 함께 형성될 수 있다.
본 실시예에서는, 상기 제2 및 제3 콘택홀들(190a, 190b)을 2번의 사진 및 식각 공정을 수행하여 형성하였다. 그러나, 상기 워드 라인들(186)이 적층되는 수가 감소되면 1번의 사진 및 식각 공정을 수행하여 제2 및 제3 콘택홀들을 형성할 수도 있다. 이와는 다르게, 상기 워드 라인들이 적층되는 수가 감소되면 2번 이상의 사진 및 식각 공정을 수행하여 제2 및 제3 콘택홀들을 형성할 수도 있다.
설명한 것과 같이, 상기 페리 회로들을 연결시키기 위한 제4 콘택홀들(190c)은 상기 제1 및 제2 군 워드 라인들을 노출하는 제2 및 제3 콘택홀들(190a, 190b)을 형성하는 사진 및 식각 공정을 수행할 때 함께 형성될 수 있다. 그러므로, 상기 제4 콘택홀들(190c)을 형성하기 위한 별도의 사진 및 식각 공정이 요구되지 않는다.
다시, 도 11을 참조하면, 상기 제2 및 제3 콘택홀들(190a, 190b) 및 제4 콘택홀들(190c) 내부에 도전막을 형성하여 워드 라인 콘택들(192) 및 제2 콘택 플러그(194)를 각각 형성한다.
상기 워드 라인 콘택들(192) 및 제2 콘택 플러그(194)는 동일한 증착 공정을 수행하여 형성되기 때문에 동일한 금속 물질을 포함한다. 상기 워드 라인 콘택들(192) 및 제2 콘택 플러그(194)는 베리어 금속막 패턴 및 금속막 패턴을 포함한다.
상기 공정을 수행함으로써, 본 실시예에 따른 수직형 메모리 소자를 완성할 수 있다. 상기 방법에 의하면, 페리 회로들의 배선으로 제공되는 콘택이 제1 및 제2 콘택 플러그가 각각 수직 방향으로 적층된 구조를 갖는다. 그러므로, 각각의 콘택 플러그들의 높이가 감소되어 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도시하지는 않았지만, 실시예 4에서 설명한 것과 같이 워드 라인이 연장되어 연결 패드로 제공되는 부위 및 이와 연결되는 배선의 구조를 가지면서 셀 어레이 영역의 셀 구조가 다른 수직형 반도체 소자를 제공할 수도 있다.
실시예 5
도 13은 실시예 5에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 13에 도시된 것과 같이, 실시예 2에서 설명한 것과 동일한 구조를 갖는다. 다만, 워드 라인 패드 형상 및 워드 라인과 연결되는 구조가 실시예 4에서 설명한 것과 동일하다.
실시예 6
도 14는 실시예 6에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 14에 도시된 것과 같이, 실시예 3에서 설명한 것과 동일한 구조를 갖는다. 다만, 워드 라인 패드 형상 및 워드 라인과 연결되는 구조가 실시예 4에서 설명한 것과 동일하다. 도 14의 워드 라인은 금속 물질이 아니라 폴리실리콘을 포함한다.
실시예 7
도 15는 본 발명의 실시예 7에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 16은 도 15의 E 부분을 확대 도시한 것이다.
도 15를 참조하면, 페리 회로 영역의 기판(100)에 페리 회로들을 구성하는 MOS 트랜지스터들(104)이 구비된다.
상기 MOS 트랜지스터를 덮는 제1 층간 절연막 패턴(106a)이 구비된다. 본 실시예의 경우, 상기 제1 층간 절연막 패턴(106a)의 높이에 따라 상부 및 하부 워드 라인이 구분될 수 있다. 즉, 상기 제1 층간 절연막 패턴(106a)의 상부면보다 아래에 위치하는 워드 라인은 하부 워드 라인(202a)이 되고, 상기 제1 층간 절연막 패턴(106a)의 상부면보다 위에 위치하는 워드 라인은 상부 워드 라인(202b)이 될 수 있다. 따라서, 상기 제1 층간 절연막 패턴(106a)은 셀 어레이 영역에 형성되는 필러 구조물(223)의 높이의 35 내지 60%의 높이를 가질 수 있다. 보다 바람직하게는, 상기 제1 층간 절연막 패턴(106a)은 상기 필러 구조물(223) 높이의 약 50%의 높이를 가질 수 있다.
상기 제1 층간 절연막 패턴(106a)을 관통하여 상기 MOS 트랜지스터(104)의 게이트, 소오스 및 드레인과 전기적으로 접촉되는 각각의 제1 콘택 플러그들(210)이 구비된다. 상기 제1 콘택 플러그들(210)은 상기 제1 층간 절연막 패턴(106a)과 동일하게, 수직 적층되는 셀들의 적층 구조물의 높이의 35 내지 60%의 높이를 가질 수 있다.
상기 제1 콘택 플러그(210) 상에는 상기 제1 콘택 플러그(210)의 상부면과 접촉되는 제2 콘택 플러그(234)가 구비된다. 상기 제2 콘택 플러그(234)는 제3 층간 절연막(212) 및 상부 층간 절연막(214)을 관통하는 형상을 갖는다. 상기 제3 층간 절연막(212) 및 상부 층간 절연막(214)은 수직 적층된 셀들을 덮는 절연막이다.
이와같이, 상기 제1 및 제2 콘택 플러그(210, 234)가 수직 방향으로 적층됨으로써 하나의 콘택으로의 기능을 한다.
상기 셀 블록 영역의 기판(100) 상에 수직 방향으로 돌출되는 필러 구조물들(223)이 구비된다. 상기 필러 구조물들(223)은 채널 패턴(224)이 구비되고, 상기 채널 패턴(224)의 측방으로 터널 절연막 패턴(222c), 전하 트랩막 패턴(222b) 및 유전막 패턴(222a)이 차례로 적층된 형태를 가질 수 있다. 상기 필러 구조물(223)은 도 9를 참조로 설명한 것과 동일한 적층 구조를 가질 수 있다.
상기 필러 구조물(223)의 측벽에는 워드 라인들(202a, 202b)이 각 층별로 간격을 가지면서 적층되어 있다. 상기 워드 라인들(202a, 202b) 사이에는 절연막 패턴들(108)이 구비되어 각 층의 워드 라인들을 절연시킨다. 상기 각 층에 형성되는 워드 라인들(202a, 202b)은 상기 필러 구조물들(223)을 둘러싸면서 연장된다.
상기 워드 라인들(202a, 202b)은 폴리실리콘을 포함할 수 있다. 즉, 본 실시예에서의 워드 라인들(202a, 202b)은 금속 물질을 포함하지 않을 수 있다.
실시예 4에서 설명한 것과 동일하게, 상기 워드 라인들(202a, 202b)은 셀 블록 영역으로부터 연결 영역 부분까지 연장되는 형상을 갖는다. 상기 하부층의 워드 라인들의 길이는 상부층에 위치하는 워드 라인들의 길이가 더 길다. 따라서, 상기 연결 영역에 위치하는 워드 라인들의 단부는 계단 형상을 갖는다. 상기 워드 라인(202a, 202b)의 단부의 상부면은 패드 부위로 제공된다. 그러나, 도시된 것과 같이, 상기 워드 라인들(202a, 202b)은 상기 페리 회로 영역을 덮는 제1 층간 절연막 패턴(106a)까지 연장되지 않는다. 그러므로, 상기 워드 라인들(202a, 202b)은 상기 제1 층간 절연막 패턴(106a) 부위에서 상부로 꺾여지지 않는다.
상기 하부 워드 라인을 덮는 제2 층간 절연막(203)이 구비된다. 상기 제2 층간 절연막(203)의 상부면은 상기 제1 층간 절연막 패턴(106a)의 상부면과 동일한 평면에 위치할 수 있다.
상기 제2 층간 절연막(203)을 관통하여 하부 워드 라인(202a)과 전기적으로 연결되는 하부 콘택들(208)이 구비된다. 상기 하부 콘택들(208)은 상기 페리 회로 영역의 제1 콘택 플러그(210)와 동일한 높이의 상부면을 갖는다.
상기 하부 콘택들(208)을 형성하는 공정에서, 상기 제1 콘택 플러그(210)도 함께 형성된다. 그러므로, 상기 하부 콘택들(208)은 상기 제1 콘택 플러그(210)와 동일한 금속 물질을 포함한다. 즉, 상기 하부 콘택들(208)은 상기 제1 콘택 플러그(210)와 동일하게 베리어 금속막(208a, 210a) 및 금속막(208b, 210b)을 포함한다.
상기 상부 워드 라인(202b) 및 상기 제2 층간 절연막(203)을 덮는 제3 층간 절연막(212) 및 상부 층간 절연막(214)이 구비된다. 상기 제3 층간 절연막(212) 및 상부 층간 절연막(214)을 관통하여 상기 상부 워드 라인(202b) 및 하부 콘택들(208)과 접촉하는 제1 및 제2 상부 콘택들(231, 232)이 구비된다. 즉, 상기 제1 상부 콘택(231)은 상부 워드 라인(202b)과 직접 접촉된다. 상기 제2 상부 콘택(232)은 상기 하부 콘택들(208)과 접촉되고, 상기 하부 콘택(208)을 통해 하부 워드 라인(202a)과 전기적으로 연결된다.
상기 제1 및 제2 상부 콘택들(231, 232)을 형성하는 공정에서, 상기 제2 콘택 플러그(234)도 함께 형성된다. 그러므로, 상기 제1 및 제2 상부 콘택들(231, 232)은 상기 제2 콘택 플러그(234)와 동일한 금속 물질을 포함한다. 즉, 상기 제1 및 제2 상부 콘택들(231, 232)은 상기 제2 콘택 플러그와 동일하게 베리어 금속막(232a, 234a) 및 금속막(232b, 234b)을 포함한다.
상기 하부 워드 라인(202a)과 연결되는 콘택 구조물은 상기 페리 회로 영역에 형성된 콘택 구조물과 유사하게 하부 콘택(208) 및 제2 상부 콘택(232)이 수직 방향으로 적층되는 형상을 갖는다. 즉, 상기 하부 콘택(208)은 하부 콘택홀들의 측벽 및 저면을 따라 구비되는 제3 베리어 금속막(208a)과, 상기 제3 베리어 금속막(208a) 상에 상기 하부 콘택홀들을 채우는 제3 금속막(208b)이 적층된 형상을 갖는다. 또한, 상기 제2 상부 콘택(232)은 상부 콘택홀들의 측벽 및 저면을 따라 구비되는 제4 베리어 금속막(232a)과, 상기 제4 베리어 금속막(232a) 상에 상기 상부 콘택홀을 채우는 제4 금속막(232b)이 적층된 형상을 갖는다. 상기 상부 콘택홀의 저면에는 상기 하부 콘택(208)의 상부면이 노출되므로, 상기 제2 상부 콘택(232)의 제4 베리어 금속막(232a)은 상기 하부 콘택(208)의 상부면과 직접 접촉하게 된다.
또한, 상기 하부 콘택(208) 및 제2 상부 콘택(232) 사이의 경계면이 생기게 되므로, 전체 콘택 구조물에서 볼 때 상기 경계면에서 콘택 측벽이 절곡된 형태를 가질 수 있다.
본 실시예의 수직형 반도체 소자는 각 콘택 플러그들의 높이가 감소되어 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도 17a 내지 도 17g는 도 15에 도시된 수직형 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 4a를 참조로 설명한 것과 동일한 공정을 수행하여 페리 회로용 MOS 트랜지스터(104), 식각 저지막(105) 및 제1 층간 절연막(106)을 형성한다.
상기 제1 층간 절연막(106)의 높이에 따라 상부 및 하부 워드 라인이 구분될 수 있다. 상기 셀 어레이 영역에 형성되는 필러 구조물의 높이의 35 내지 60%의 높이를 가질 수 있다. 보다 바람직하게는, 상기 제1 층간 절연막(106)은 필러 구조물 높이의 약 50%의 높이를 가질 수 있다.
도 17a를 참조하면, 상기 셀 어레이 영역에 형성되어 있는 제1 층간 절연막(106)을 식각하여 제1 층간 절연막 패턴(106a)을 형성한다. 이 후, 상기 셀 어레이 영역의 기판(100)이 노출되도록 상기 식각 저지막을 제거하여 식각 저지막 패턴(105a)을 형성한다. 이와같이, 상기 제1 층간 절연막 패턴(106a)이 구비됨으로써, 상기 셀 어레이 영역과 상기 페리 회로 영역 간의 단차가 생기게 된다.
도 17b를 참조하면, 상기 기판(100) 및 제1 층간 절연막 패턴(106a) 상에 절연막 및 폴리실리콘막을 반복하여 증착한다. 이 때, 상기 기판(100) 상부면에 형성되는 절연막 및 폴리실리콘막이 상기 제1 층간 절연막 패턴(106a) 상부면과 거의 동일한 높이가 될때까지 상기 절연막 및 폴리실리콘막을 증착할 수 있다. 즉, 상기 증착 공정에서는 전체 폴리실리콘막들 중에서 하부 워드 라인으로 사용되기 위한 폴리실리콘막이 증착된다.
이 후, 상기 폴리실리콘막 및 절연막의 가장자리 부위를 식각하여 가장자리 부위가 계단 형상을 갖는 하부 워드 라인(202a) 및 절연막 패턴들(108)을 형성한다.
상기 하부 워드 라인(202a) 및 절연막 패턴(108)은 상기 페리 회로 영역을 덮는 제1 층간 절연막 패턴(106a)까지 연장되지 않는다. 또한, 상기 공정을 통해 형성되는 최상부막은 상기 제1 층간 절연막 패턴(106a)의 상부면과 동일한 평면에 위치할 수 있다.
도 17c를 참조하면, 상기 하부 워드 라인(202a) 및 절연막 패턴(108)을 덮는 제2 층간 절연막(203)을 형성한다. 이 후, 상기 제2 층간 절연막(203)이 상기 제1 층간 절연막 패턴(106a)과 동일 평면 상에 위치하도록 상기 제2 층간 절연막(203)을 연마한다.
이 후, 상기 제2 층간 절연막(203) 상에 제1 식각 마스크 패턴(205)을 형성한다. 상기 제1 식각 마스크 패턴(205)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다. 상기 제1 식각 마스크 패턴(205)은 상기 하부 워드 라인들(202a)의 상부면 및 상기 페리용 트랜지스터들의 게이트, 소오스 및 드레인에 각각 콘택홀들을 형성하기 위한 마스크 패턴이다.
상기 제1 식각 마스크 패턴(205)을 이용하여 상기 제2 층간 절연막(203)을 식각한다. 상기 식각 공정을 통해, 상기 하부 워드 라인들(202a)의 가장자리 부위를 노출하는 제1 콘택홀들(204) 및 상기 페리 회로 영역에 제2 콘택홀들(206)이 각각 형성된다.
도 17d를 참조하면, 상기 제1 및 제2 콘택홀들(204, 206) 내부에 도전 물질을 형성하여, 상기 셀 어레이 영역에는 하부 콘택(208)을 형성하고 상기 페리 회로 영역에는 제1 콘택 플러그(210)를 형성한다. 상기 하부 콘택들(208) 및 제1 콘택 플러그(210)는 동일한 증착 공정을 수행하여 형성되기 때문에 동일한 금속 물질을 포함한다. 상기 하부 콘택들(208) 및 제1 콘택 플러그(210)는 베리어 금속막 패턴(208a, 210a) 및 금속막 패턴(208b, 210b)을 포함한다.
즉, 상기 제1 및 제2 콘택홀들(204, 206)의 표면을 따라 컨포멀하게 베리어 금속막을 형성한다. 상기 베리어 금속막 상에 상기 제1 및 제2 콘택홀들(204, 206) 내부를 채우는 금속막을 형성한다. 이 후, 상기 제2 층간 절연막(203) 및 제1 층간 절연막 패턴(106a)의 상부면이 노출되도록 상기 금속막 및 베리어 금속막을 화학기계적 연마 공정을 통해 연마한다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 상기 금속막은 텅스텐, 구리, 알루미늄 등을 포함할 수 있다. 상기 공정을 수행함으로써, 상기 하부 워드 라인(202a)과 직접 연결되는 하부 콘택(208)과, 페리용 트랜지스터와 직접 연결되는 제1 콘택 플러그(210)가 동시에 형성된다.
도 17e를 참조하면, 상기 하부의 적층 구조물, 제2 층간 절연막(203) 및 제1 층간 절연막 패턴(106a) 상부면에, 상부 폴리실리콘막 및 절연막을 반복하여 증착한다. 상기 폴리실리콘막은 후속 공정을 통해 상부 워드 라인으로 사용된다. 이 후, 상기 셀 블록 영역에 위치하는 상기 상부 폴리실리콘막, 하부 워드 라인(202a) 및 절연막 패턴(108)을 식각하여 기판 표면을 노출하는 채널홀들(220)을 형성한다.
상기 채널홀들(220)의 측벽 및 기판(100) 표면을 따라 유전막, 전하 트랩막, 터널 절연막을 형성한다. 상기 채널홀들 저면에 형성된 유전막, 전하 트랩막 및 터널 절연막을 이방성 식각 공정을 통해 제거한다. 따라서, 상기 채널홀 측벽에 스페이서 형상을 갖는 유전막(222a), 전하 트랩막 패턴(222b) 및 터널 절연막 패턴(222c)이 형성된다. 상기 채널홀(220) 내부에는 채널 패턴(224)을 형성한다. 상기 공정을 수행함으로써, 필러 구조물들(223)이 형성된다.
본 실시예에서는, 상기 워드 라인으로 제공되는 폴리실리콘막을 형성한 다음에 필러 구조물들이 형성된다. 때문에, 상기 공정만으로 수직형 메모리 셀들이 완성된다.
계속하여, 상기 상부 폴리실리콘막 및 절연막들의 가장자리 부위를 식각하여 가장자리 부위가 계단 형상을 갖는 상부 워드 라인(202b) 및 절연막 패턴들(108)을 형성한다.
이 후, 상기 상부 워드 라인(202b), 제2 층간 절연막(203) 및 제1 층간 절연막 패턴(106a)을 덮고 이를 평탄화하여 제3 층간 절연막(212)을 형성한다.
도 17f를 참조하면, 상기 제3 층간 절연막(212) 상에 상부 층간 절연막(214)을 형성한다. 상기 상부 층간 절연막(214) 상에 제2 식각 마스크 패턴(226)을 형성한다. 상기 제2 식각 마스크 패턴(226)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다.
상기 제2 식각 마스크 패턴(226)은 상기 상부 워드 라인들(202b), 하부 콘택(208) 및 제1 콘택 플러그(210)에 각각 제3 및 제4 콘택홀(230a, 230b)을 형성하기 위한 마스크 패턴이다.
상기 제2 식각 마스크 패턴(226)을 이용하여 상기 상부 층간 절연막(214) 및 제3 층간 절연막(212)을 식각하여 상기 상부 워드 라인의 가장자리 부위를 노출하는 제3 콘택홀들(230a)을 형성한다. 상기 제3 콘택홀들(230a)의 저면에는 상기 상부 워드 라인(202b)을 이루는 폴리실리콘이 노출된다. 또한, 상기 제3 콘택홀들(230a)의 저면에는 상기 하부 콘택(208)에 포함되는 금속막이 노출된다. 또한, 상기 식각 공정에 의해 상기 제1 콘택 플러그들(210)을 노출하는 제4 콘택홀들(230b)을 형성한다. 상기 제4 콘택홀들(230b) 저면에는 상기 제1 콘택 플러그(210)에 포함되는 금속막이 노출된다.
이 전의 공정에서 상기 하부 콘택(208) 및 제1 콘택 플러그(210)를 미리 형성하였기 때문에, 상기 식각 공정에서 형성되는 콘택홀들의 깊이 차이가 크지 않다. 그러므로, 상기 상부 워드 라인들(202b)을 노출하는 콘택홀들을 형성하는 공정에서, 상기 하부 콘택(208) 및 제1 콘택 플러그(210)를 노출하는 콘택홀들을 함께 형성할 수 있다.
본 실시예에서는, 상부 워드 라인들(202b)을 노출하는 제3 콘택홀들을 1회의 사진 식각 공정을 통해 형성하였다. 그러나, 상기 상부 워드 라인의 수가 증가되면, 2회 이상의 사진 식각 공정을 통해 상기 제3 콘택홀들을 형성할 수도 있다. 상기 사진 식각 공정이 2회 이상 수행되더라도, 상기 셀 어레이 영역에서 형성되는 제3 콘택홀(230a)과 페리 회로 영역에서 형성되는 제4 콘택홀(230b)은 동시에 형성된다. 즉, 상기 페리 회로 영역의 제4 콘택홀(230b)을 형성하기 위한 별도의 사진 식각 공정이 수행되지 않는다.
도 17g를 참조하면, 상기 제3 및 제4 콘택홀들(230a, 230b) 내부에 도전 물질을 형성한다. 상기 공정을 통해, 상기 상부 워드 라인과 연결되는 제1 상부 콘택(231), 하부 워드 라인과 전기적으로 연결되는 제2 상부 콘택(232) 및 페리 트랜지스터와 전기적으로 연결되는 제2 콘택 플러그(234)가 각각 형성된다.
상기 제1 상부 콘택(231), 제2 상부 콘택(232) 및 제2 콘택 플러그(234)는 동일한 증착 공정을 수행하여 형성되기 때문에 동일한 금속 물질을 포함할 수 있다. 즉, 상기 제1 상부 콘택(231), 제2 상부 콘택(232) 및 제2 콘택 플러그(234)는 동일한 베리어 금속막 패턴 및 금속막 패턴을 포함할 수 있다.
상기 방법에 의하면, 상기 페리 회로용 콘택들을 형성할 때 발생되는 기판 리세스, 콘택 낫오픈 및 콘택 상부 쇼트 등의 문제들이 감소될 수 있다.
도 18은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 18을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 구비할 수 있다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 상기 메모리 시스템(1110)에는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자(1111)를 포함함으로써, 정보 처리 시스템(1100)은 대용량의 데이터를 안정적으로 저장할 수 있다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 간단한 공정으로 적층 배선을 포함하는 수직형 비휘발성 메모리 소자를 제공할 수 있다. 상기 수직형 비휘발성 메모리 소자는 다양한 전자제품 및 통신 제품에 사용될 수 있다.
100 : 기판 106a : 제1 층간 절연막 패턴
110 : 제1 콘택 플러그 129, 129a : 필러 구조물
136, 140, 142 : 워드 라인
146a~146c : 제2 내지 제4 콘택홀
152 : 제2 콘택 플러그

Claims (10)

  1. 셀 어레이 영역의 기판 상에서 수직 방향으로 돌출되고 채널 패턴을 포함하는 필러 구조물;
    상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되는 하부 워드 라인들;
    상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되고, 상기 하부 워드 라인들 상에 구비되는 상부 워드 라인들;
    상기 셀 어레이 영역의 가장자리에 배치된 페리 회로 영역의 기판 상에 구비되는 트랜지스터;
    상기 페리 회로 영역에 상기 트랜지스터를 덮는 제1 층간 절연막 패턴;
    상기 셀 영역의 기판 상에 상기 하부 워드 라인들을 덮는 제2 층간 절연막 패턴;
    상기 제1 및 제2 층간 절연막 패턴 상에 상부 워드 라인들을 덮는 제3 층간 절연막 패턴;
    상기 제1 층간 절연막 패턴을 관통하여 상기 페리 회로 영역의 기판 표면과 접촉하는 제1 콘택 플러그;
    상기 제3 층간 절연막 패턴을 관통하여 상기 제1 콘택 플러그의 상부면과 접촉되는 제2 콘택 플러그; 및
    상기 제2 층간 절연막 패턴을 관통하여 상기 하부 워드 라인들의 가장자리인 패드 부위와 각각 접촉되는 제1 워드 라인 콘택들을 포함하고,
    상기 제1 콘택 플러그 및 제1 워드 라인 콘택들의 상부면은 서로 동일한 평면에 위치하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제2 층간 절연막 패턴은 상기 필러 구조물 높이의 35 내지 65%의 높이를 갖는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제1 워드 라인 콘택들 및 상기 제1 콘택 플러그는 동일한 금속 물질을 포함하는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 콘택 플러그는 각각 베리어 금속막 및 금속막을 포함하고, 상기 제2 콘택 플러그의 베리어 금속막은 상기 제1 콘택 플러그의 금속막과 직접 접촉되는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 하부 워드 라인들 및 상부 워드 라인들은 금속 또는 폴리실리콘을 포함하는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 제3 층간 절연막 패턴을 관통하여 상기 상부 워드 라인들의 가장자리인 패드 부위 및 상기 제1 워드 라인 콘택들의 상부면과 각각 접촉되는 제2 워드 라인 콘택들을 더 포함하는 수직형 반도체 소자.
  7. 제6항에 있어서, 상기 제2 콘택 플러그 및 제2 워드 라인 콘택의 상부면은 서로 동일한 평면에 위치하는 수직형 반도체 소자.
  8. 제1항에 있어서, 상기 하부 워드 라인들 및 상부 워드 라인들은 하부층의 수평 방향 길이가 상부층의 수평 방향 길이보다 더 길게 형성되어, 상기 하부 및 상부 워드 라인들의 패드 부위가 계단 형상을 갖는 수직형 반도체 소자.
  9. 셀 어레이 영역의 기판 상에서 수직 방향으로 돌출되고 채널 패턴을 포함하는 필러 구조물;
    상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되는 하부 워드 라인들;
    상기 필러 구조물을 둘러싸면서 연장되고, 상기 수직 방향으로 서로 이격되면서 적층되고, 상기 하부 워드 라인들 상에 배치되는 상부 워드 라인들;
    상기 셀 어레이 영역의 가장자리에 배치된 페리 회로 영역의 기판 상에 구비되고, 상부면이 상기 상부 및 하부 워드 라인들 사이 부위에 위치하는 제1 층간 절연막 패턴;
    상기 셀 영역의 기판 상에 상기 하부 워드 라인들을 덮고, 상기 제1 층간 절연막 패턴의 상부면과 동일한 평면의 상부면을 갖는 제2 층간 절연막 패턴;
    상기 제1 및 제2 층간 절연막 패턴 상에 상기 상부 워드 라인들을 덮는 제3 층간 절연막 패턴;
    상기 제2 층간 절연막 패턴을 관통하여 각 층의 하부 워드 라인들의 가장자리인 패드 부위와 접촉하는 하부 콘택들;
    상기 제3 층간 절연막 패턴을 관통하여 각 층의 상부 워드 라인들의 가장자리인 패드 부위와 접촉하고, 최상부의 상부 워드 라인보다 높은 상부면을 갖는 제1 상부 콘택들;
    상기 제3 층간 절연막 패턴을 관통하여 상기 제1 상부 콘택들과 동일한 평면의 상부면을 갖고, 상기 하부 콘택들과 각각 접촉되는 제2 상부 콘택들;
    상기 제1 층간 절연막 패턴을 관통하여 상기 페리 회로 영역의 기판 표면과 접촉하는 제1 콘택 플러그; 및
    상기 제3 층간 절연막 패턴을 관통하여 상기 제1 콘택 플러그의 상부면과 접촉되고, 상기 제1 및 제2 상부 콘택과 동일한 평면의 상부면을 갖는 제2 콘택 플러그를 포함하고,
    상기 제1 콘택 플러그 및 상기 하부 콘택의 상부면은 서로 동일한 평면에 위치하는 수직형 반도체 소자.
  10. 제9항에 있어서, 상기 하부 콘택들 및 상기 제1 콘택 플러그는 동일한 금속물질을 포함하는 수직형 반도체 소자.
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