KR101960448B1 - 디지털 위상 고정 루프 및 그 동작방법 - Google Patents

디지털 위상 고정 루프 및 그 동작방법 Download PDF

Info

Publication number
KR101960448B1
KR101960448B1 KR1020170118836A KR20170118836A KR101960448B1 KR 101960448 B1 KR101960448 B1 KR 101960448B1 KR 1020170118836 A KR1020170118836 A KR 1020170118836A KR 20170118836 A KR20170118836 A KR 20170118836A KR 101960448 B1 KR101960448 B1 KR 101960448B1
Authority
KR
South Korea
Prior art keywords
signal
input signal
locked loop
input
phase
Prior art date
Application number
KR1020170118836A
Other languages
English (en)
Inventor
윤성욱
정경호
임재욱
Original Assignee
국방과학연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 국방과학연구소 filed Critical 국방과학연구소
Priority to KR1020170118836A priority Critical patent/KR101960448B1/ko
Application granted granted Critical
Publication of KR101960448B1 publication Critical patent/KR101960448B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01H—MEASUREMENT OF MECHANICAL VIBRATIONS OR ULTRASONIC, SONIC OR INFRASONIC WAVES
    • G01H11/00—Measuring mechanical vibrations or ultrasonic, sonic or infrasonic waves by detecting changes in electric or magnetic properties
    • G01H11/06—Measuring mechanical vibrations or ultrasonic, sonic or infrasonic waves by detecting changes in electric or magnetic properties by electric means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/022—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

스위치; 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 위상 검출기(phase detector); 복조의 수행 결과 검출되는, 입력 신호 및 피드백 신호의 위상 차가, 감소하도록 제어하는 루프 필터(loop filter); 및 제어 결과를 이용하여, 입력 신호를 트래킹하는 신호를 디지털 위상 고정 루프의 출력으로써 출력하는 DDS(Direct Digital Synthesizer);를 포함하고, 스위치는, 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징하는 디지털 위상 고정 루프 및 이의 동작 방법을 제공한다.

Description

디지털 위상 고정 루프 및 그 동작방법{Digital Phase-Locked Loop and Operating Method thereof}
본 개시는 디지털 위상 고정 루프 및 그 동작방법에 관한 것이다.
위상 고정 루프(phase locked loop; PLL)는 고정된 위상 및 주파수를 가지는 출력 신호를 얻기 위하여 사용된다. 종래에는 아날로그 회로로 구현된 아날로그 위상 고정 루프가 사용되었으나, 반도체 기술의 발달로 인하여 트랜지스터의 속도가 증가하고 있는 반면 공급 전압은 감소하고 있기 때문에, 아날로그 위상 고정 루프는 외부 노이즈에 민감하고 정밀도가 떨어진다. 따라서 최근에는 외부 노이즈에 덜 민감하고 정밀도를 확보할 수 있도록 디지털 회로로 구현된 디지털 위상 고정 루프가 사용되고 있다. 디지털 위상 고정 루프는 입력 신호와 출력 신호의 위상 및 주파수 차이를 검출하는 디지털 위상 주파수 검출기(phase frequency detector; PFD)를 포함할 수 있다.
본 실시예들에 따르면, 디지털 위상 고정 루프 및 그 동작방법을 제공하며, 특히 진동형 센서의 공진주파수를 실시간으로 추종하기 위한 멀티플렉싱 기반 디지털 위상 고정 루프의 잡음을 저감하는 방법을 제공한다.
제 1 측면에 따라, 디지털 위상 고정 루프(Digital Phase Locked Loop)는, 스위치; 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 위상 검출기(phase detector); 복조의 수행 결과 검출되는, 입력 신호 및 피드백 신호의 위상 차가, 감소하도록 제어하는 루프 필터(loop filter); 및 제어 결과를 이용하여, 입력 신호를 트래킹하는 신호를 디지털 위상 고정 루프의 출력으로써 출력하는 DDS(Direct Digital Synthesizer);를 포함하고, 스위치는, 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징으로 할 수 있다.
또한, 스위치는, 기 설정된 주기마다 복수의 신호 라인들 각각을 위상 검출기와 순차적으로 연결시켜, 복수의 신호 라인들 각각의 입력 신호가 순차적으로 위상 검출기로 입력되도록 제어하는 것을 특징으로 할 수 있다.
또한, 위상 검출기는, 하기 수학식을 이용하여, 입력 신호 및 피드백 신호의 위상 차를 검출하고,
Figure 112017090089390-pat00001
Figure 112017090089390-pat00002
Figure 112017090089390-pat00003
상기 수학식에서,
Figure 112017090089390-pat00004
는 시간 도메인 상의 상기 입력 신호를 기 설정된 샘플링 주파수에 따라 샘플링한 신호를 나타내고,
Figure 112017090089390-pat00005
는 상기 피드백 신호의 주파수를 나타내고,
Figure 112017090089390-pat00006
는 입력 신호의 위상을 나타내고,
Figure 112017090089390-pat00007
는 피드백 신호의 위상을 나타내고,
Figure 112017090089390-pat00008
은 1주기 동안 상기 입력 신호를 샘플링한 데이터의 개수를 나타낼 수 있다.
또한, 위상 검출기는, 하기 수학식을 이용하여, 상기 1주기 동안 샘플링한 데이터의 개수
Figure 112017090089390-pat00009
을 계산하고,
Figure 112017090089390-pat00010
상기 수학식에서 floor()은 소수점 아래 버림 연산을 나타내고,
Figure 112017090089390-pat00011
는 상기 샘플링 주파수를 나타낼 수 있다.
또한, 위상 검출기는, 하기 수학식을 이용하여, 상기 1주기 동안 샘플링한 데이터의 개수
Figure 112017090089390-pat00012
을 계산하고,
Figure 112017090089390-pat00013
상기 수학식에서
Figure 112017090089390-pat00014
는 상기 샘플링 주파수를 나타낼 수 있다.
또한, 복수의 신호 라인들 각각의 입력 신호는, 진동형 센서에 의해 감지되는 x축 방향의 신호 및 y축 방향의 신호를 포함할 수 있다.
제 2 측면에 따라, 디지털 위상 고정 루프(Digital Phase Locked Loop)의 동작 방법에 있어서, 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 단계; 복조의 수행 결과 검출되는, 상기 입력 신호 및 상기 피드백 신호의 위상 차가, 감소하도록 제어하는 단계; 및 제어 결과를 이용하여, 입력 신호를 트래킹하는 신호를 디지털 위상 고정 루프의 출력으로써 출력하는 단계를 포함하고, 복조를 수행하는 단계는, 스위칭을 통해 기 설정된 주기마다 복수의 신호 라인들 각각의 입력 신호에 대해 순차적으로 복조를 수행하는 것을 특징으로 할 수 있다.
제 3 측면에 따라, 진동형 센서에 있어서, 진동형 센서에 의해 감지되는 신호를 트래킹하는 디지털 위상 고정 루프(Digital Phase Locked Loop)를 포함하고, 디지털 위상 고정 루프는, 스위치; 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 위상 검출기(phase detector); 복조의 수행 결과 검출되는, 상기 입력 신호 및 상기 피드백 신호의 위상 차가, 감소하도록 제어하는 루프 필터(loop filter); 및 제어 결과를 이용하여, 상기 입력 신호를 트래킹하는 신호를 상기 디지털 위상 고정 루프의 출력으로써 출력하는 DDS(Direct Digital Synthesizer);를 포함하고, 스위치는, 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징으로 할 수 있다.
본 발명의 실시 예들에 따르면, 스위칭을 통해 디지털 위상 고정 루프에서 시분할 멀티플렉싱을 구현하는 바, 신호 선로 수 감소에 따른 관련 부품수의 최소화를 통해 제품의 신뢰성 향상, 소형화, 및 가격 경쟁력을 향상시킬 수 있다.
본 발명은, 다음의 자세한 설명과 그에 수반되는 도면들의 결합으로 쉽게 이해될 수 있으며, 참조 번호(reference numerals)들은 구조적 구성요소(structural elements)를 의미한다.
도 1은 일 실시예에 따른 디지털 위상 고정 루프(Digital Phase-Locked Loop)를 나타내는 블록도이다.
도 2는 디지털 위상 고정 루프가 시분할 멀티플렉싱을 수행하는 일 실시예를 나타내는 도면이다.
도 3은 디지털 위상 고정 루프가 입력 신호에 대한 복조를 수행하는 실시예를 설명하는 도면이다.
도 4는 수학식 5 및 6에 따라 계산된 샘플링 데이터의 개수 및 복조 결과를 비교하는 실시예를 나타낸다.
도 5는 일 실시예에 따른 디지털 위상 고정 루프의 동작 방법을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 일 실시예에 따른 디지털 위상 고정 루프(Digital Phase-Locked Loop)를 나타내는 블록도이다.
디지털 위상 고정 루프(100)는 일 실시예에 따라, 스위치(110), 위상 검출기(120), 루프 필터(Loop Filter)(130), 및 DDS(Direct Digital Synthesizer)(140)를 포함할 수 있다. 도 1에서는 디지털 위상 고정 루프(다른 용어로서, 디지털 위상 동기 루프로 지칭될 수 있음, 100)의 일부의 구성 요소들만이 도시되었으며, 이외에도 디지털 위상 고정 루프(100)를 구성하기 위한 다양한 기능 블록들이 도 1에 더 도시되어도 무방하다.
또한, 디지털 위상 고정 루프(100)는 진동형 센서에 포함될 수 있으며, 진동형 센서에 의해 감지되는 신호를 트래킹할 수 있다. 예를 들어, 진동형 센서는 반구형 공진 자이로(Hemispherical Resonator Gyro)가 될 수 있다.
스위치(110)는 복수의 신호 라인들 각각의 입력 신호가 순차적으로 위상 검출기(120)로 입력되도록 제어할 수 있다. 일 실시예에 따라, 스위치(110)는, 스위칭을 통해, 기 설정된 주기마다 복수의 신호 라인들 각각이 위상 검출기(120)와 순차적으로 연결되도록 제어할 수 있고, 이에 따라, 복수의 신호 라인들 각각의 입력 신호가 순차적으로 위상 검출기(120)로 입력되도록 제어할 수 있다. 따라서, 디지털 위상 고정 루프(100)는 스위치(110)의 제어를 통해 시분할 멀티플렉싱(Time Division Multiplexing: TDM) 기법을 구현할 수 있다. 즉, 복수의 신호를 하나의 선로를 통해 시분할로 받아 처리하는 기법인 시분할 멀티플렉싱을 구현할 수 있다.
위상 검출기(120)는 디지털 위상 고정 루프(100)의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행할 수 있다. 구체적으로, 위상 검출기(120)는 스위치(110)의 제어를 통해 입력되는 입력 신호에 대한 복조를 수행하여, 입력 신호 및 피드백 신호의 위상 차를 검출할 수 있다.
루프 필터(130)는 입력 신호 및 피드백 신호의 위상 차가 감소하도록 제어할 수 있다. 루프 필터(130)는 입력 신호 및 피드백 신호의 위상 차가 0이 되도록 제어할 수 있다. 일 실시예에 따라, 루프 필터(130)는 Tustin approximation을 이용하여 비례-적분(PI: Proportional Integral) 제어를 수행할 수 있다. 예를 들어, 루프 필터(130)는 하기 수학식 1을 이용하여 PI 제어를 수행할 수 있다.
Figure 112017090089390-pat00015
상기 수학식 1에서,
Figure 112017090089390-pat00016
는 입력 신호 및 피드백 신호의 위상 차를 나타내고,
Figure 112017090089390-pat00017
는 입력 신호 및 피드백 신호의 위상 차가 감소하도록 제어하기 위한 루프 필터(13)의 제어 결과값을 나타내고,
Figure 112017090089390-pat00018
는 비례(P) 제어를 위한 상수값을 나타내고,
Figure 112017090089390-pat00019
는 적분(I) 제어를 위한 상수값을 나타낸다. 루프 필터(130)의 제어 결과값인
Figure 112017090089390-pat00020
는 DDS(140)로 입력될 수 있다.
DDS(140)는 루프 필터(130)의 제어 결과 값을 이용하여 복수의 신호 라인들 각각의 입력 신호를 트래킹하는 신호를, 디지털 위상 고정 루프(100)의 출력으로써, 출력할 수 있다. DDS(140)로부터 출력된 신호는 피드백 신호로써 위상 검출기(120)로 피드백 될 수 있다. 따라서, 이러한 피드백 과정을 통해, DDS(140)는 복수의 신호 라인들 각각의 입력 신호와 동일한 위상 또는 동일한 주파수를 갖는 신호를 출력할 수 있다. 예를 들어, DDS(140)는 입력 신호와 동일한 위상 또는 동일한 주파수를 갖는 sine 또는 cosine 파형을 출력할 수 있다.
따라서, 디지털 위상 고정 루프(100)는 하나의 신호 선로로 구현되는 위상 검출기(120), 루프 필터(130), 및 DDS(140)를 통해 복수의 신호 라인들의 입력 신호들 각각에 대한 트래킹 처리가 가능하므로, 시분할 멀티플렉싱 기법을 구현할 수 있다. 따라서, 신호 선로 수 감소에 따른 관련 부품수의 최소화를 통해 제품의 신뢰성 향상, 소형화, 및 가격 경쟁력을 향상시킬 수 있다. 또한, 진동형 센서의 경우, 구동과 감지를 동시에 수행하기 위해서 구동 및 감지 전극/채널이 독립적으로 필요하나, 멀티플렉싱 기법을 통해 하나의 전극/채널을 통해 시분할로 구동 및 감지를 수행할 수 있다.
도 2는 디지털 위상 고정 루프가 시분할 멀티플렉싱을 수행하는 일 실시예를 나타내는 도면이다.
디지털 위상 고정 루프(100)는 제 1 주기 및 제 3 주기 동안 복수의 신호 라인들의 입력 신호들 중 제 1 입력 신호에 대한 복조를 수행할 수 있다. 또한, 디지털 위상 고정 루프(100)는 제 2 주기 및 제 4 주기 동안 제 2 입력 신호에 대한 복조를 수행할 수 있다. 따라서, 디지털 위상 고정 루프(100)는 제 1 입력 신호 및 제 2 입력 신호 각각에 대해 2 주기 마다 반복하여 트래킹할 수 있고, 트래킹하는 신호를 출력할 수 있다. 예를 들어, 제 1 입력 신호는 진동형 센서에 의해 감지되는 x축 방향의 신호가 될 수 있고, 제 2 입력 신호는 진동형 센서에 의해 감지되는 y축 방향의 신호가 될 수 있다.
디지털 위상 고정 루프(100)가 진동형 센서에 포함된 경우, 도 2의 각 주기는 공진 주파수에 따른 공진 주기가 될 수 있다.
도 3은 디지털 위상 고정 루프가 입력 신호에 대한 복조를 수행하는 실시예를 설명하는 도면이다.
위상 검출기(120)는 스위칭에 의해 입력되는 입력 신호, 및 DDS(140)로부터 입력되는 피드백 신호의 위상 차를 검출할 수 있다. 구체적인 실시예에 따라, 위상 검출기(120)는 하기 수학식 2 내지 4를 통해 입력 신호(
Figure 112017090089390-pat00021
) 및 피드백 신호(
Figure 112017090089390-pat00022
및
Figure 112017090089390-pat00023
)의 위상 차(
Figure 112017090089390-pat00024
)를 검출할 수 있다.
Figure 112017090089390-pat00025
Figure 112017090089390-pat00026
Figure 112017090089390-pat00027
Figure 112017090089390-pat00028
Figure 112017090089390-pat00029
Figure 112017090089390-pat00030
Figure 112017090089390-pat00031
Figure 112017090089390-pat00032
Figure 112017090089390-pat00033
상기 수학식 2 및 3은 연속하는 시간 도메인에서의 복조에 대한 정의에 따라 해석된 디지털 도메인에서의 복조에 대한 수식을 나타낸다. 즉, 상기 수학식 2 및 3은, 주기
Figure 112017090089390-pat00034
에서 시간 도메인 상의 입력 신호
Figure 112017090089390-pat00035
에 대한 복조를, 디지털 도메인에서의 복조로 나타낸 수식이다. 이는 멀티플렉싱에 의해 신호의 불연속성이 발생하여, LPF(Low Pass Filter)를 사용하는 기존의 복조 방식을 사용할 수 없기 때문이다. 수학식 2 및 3에서,
Figure 112017090089390-pat00036
는
Figure 112017090089390-pat00037
의 ADC(Analog-to-Digital Converter)로 샘플링 된 신호를 나타내고,
Figure 112017090089390-pat00038
는 피드백 신호의 주파수를 나타내고,(또한, 디지털 위상 고정 루프(100)가 진동형 센서에 포함된 경우,
Figure 112017090089390-pat00039
은 진동형 센서의 공진 주파수로 해석될 수 있다.)
Figure 112017090089390-pat00040
는 입력 신호의 위상을 나타내고,
Figure 112017090089390-pat00041
는 피드백 신호의 위상을 나타내고,
Figure 112017090089390-pat00042
은 1주기 동안
Figure 112017090089390-pat00043
를 샘플링한 데이터의 개수를 나타낸다.
일 실시예에 따라, 위상 검출기(120)는 하기 수학식 5에 따라, 1주기 동안 샘플링 데이터의 개수
Figure 112017090089390-pat00044
을 계산할 수 있다.
Figure 112017090089390-pat00045
수학식 5에서, floor()은 소수점 아래 버림 연산을 나타내고,
Figure 112017090089390-pat00046
는 샘플링 주파수를 나타내고,
Figure 112017090089390-pat00047
는 피드백 신호의 주파수를 낸다. 예를 들어, 진동형 센서의 7100Hz 공진주파수에서 10MHz로 샘플링 하는 경우에 샘플 개수는 floor(10M/7100) = 1408개가 될 수 있다.
다른 실시예에 따라, 위상 검출기(120)는 하기 수학식 6에 따라, 1주기 동안 샘플링 데이터의 개수
Figure 112017090089390-pat00048
을 계산할 수 있다.
Figure 112017090089390-pat00049
수학식 6에서,
Figure 112017090089390-pat00050
는 샘플링 주파수를 나타내고,
Figure 112017090089390-pat00051
는 피드백 신호의 주파수를 낸다. 예를 들어, 진동형 센서의 7100Hz 공진주파수에서 10MHz로 샘플링 하는 경우에 샘플 개수는 실제로 (10M/7100) = 약 1,408.4507 이 될 수 있다. 수학식 5와 비교할 때, 위상 검출기(120)는 수학식 6을 통해 복조 시에 노이즈(noise)를 상당히 감소시킬 수 있다.
도 4는 수학식 5 및 6에 따라 계산된 샘플링 데이터의 개수 및 복조 결과를 비교하는 실시예를 나타낸다.
도 4(a)는 수학식 5에 따라 계산된 샘플링 데이터의 개수를 나타내고, 도 4(b)는 수학식 6에 따라 계산된 샘플링 데이터의 개수를 나타낸다. 즉, 도 4(a)는 샘플링 데이터의 개수가 계단 형태로 나타내어지고, 도 4(b)는 샘플링 데이터의 개수가 선형적인 형태로 나타내어진다. 도 4(a) 및 도 4(b)를 비교할 때, 도 4(a)에서의 샘플링 데이터의 개수에 대한 편차가 더 크다는 사실을 확인할 수 있다.
도 4(c)는 수학식 5에 따라 계산된 복조 결과인
Figure 112017090089390-pat00052
를 나타내고, 도 4(d)는 수학식 6에 따라 계산된 복조 결과인
Figure 112017090089390-pat00053
를 나타낸다. 도 4(c)를 살펴보면, 도 4(a)의 계단 형태의 편차가
Figure 112017090089390-pat00054
에 영향을 주게 되어 결국 복조에 대한 노이즈가 발생하는 것을 볼 수 있다. 도 4(d)를 살펴보면, 도 4(b)의 선형적인 형태로 인해 복조에 대한 노이즈가 상당히 감소하는 것을 확인할 수 있다.
Figure 112017090089390-pat00055
의 표준편차로써 노이즈를 비교할 때, 도 4(d)의 노이즈는 도 4(c)의 노이즈의 0.015배임을 확인할 수 있다.
도 5는 일 실시예에 따른 디지털 위상 고정 루프의 동작 방법을 나타낸다.
도 5에 도시된 방법은, 도 1 내지 도 4의 디지털 위상 고정 루프(100)의 각 구성요소에 의해 수행될 수 있고, 중복되는 설명에 대해서는 생략한다.
단계 s510에서, 디지털 위상 고정 루프(100)는 디지털 위상 고정 루프(100)의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행할 수 있다.
디지털 위상 고정 루프(100)는 기 설정된 주기마다 복수의 신호 라인들 각각의 입력 신호에 대해 순차적으로 복조를 수행할 수 있다. 예를 들어, 디지털 위상 고정 루프(100)는 스위칭을 통해 기 설정된 주기마다 복수의 신호 라인들 각각의 입력 신호에 대해 순차적으로 복조를 수행할 수 있다. 디지털 위상 고정 루프(100)는 입력 신호에 대한 복조를 수행하여, 입력 신호 및 피드백 신호의 위상 차를 검출할 수 있다.
단계 s520에서, 디지털 위상 고정 루프(100)는, s510의 수행 결과 검출되는, 입력 신호 및 피드백 신호의 위상 차가, 감소하도록 제어할 수 있다. 디지털 위상 고정 루프(100)는 입력 신호 및 피드백 신호의 위상 차가 0이 되도록 제어할 수 있다. 일 실시예에 따라, 디지털 위상 고정 루프(100)는 Tustin approximation을 이용하여 비례-적분(PI: Proportional Integral) 제어를 수행할 수 있다.
단계 s530에서, 디지털 위상 고정 루프(100)는, s520의 제어 결과를 이용하여, 입력 신호를 트래킹하는 신호를 디지털 위상 고정 루프의 출력으로써 출력할 수 있다. 디지털 위상 고정 루프의 출력은 s510에서 피드백될 수 있는 바, 이러한 피드백 과정을 통해, 디지털 위상 고정 루프(100)는 복수의 신호 라인들 각각의 입력 신호와 동일한 위상 또는 동일한 주파수를 갖는 신호를 출력할 수 있다.
본 실시 예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들은 특정 기능들을 실행하는 다양한 개수의 하드웨어 또는/및 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 실시 예는 하나 이상의 마이크로프로세서들의 제어 또는 다른 제어 장치들에 의해서 다양한 기능들을 실행할 수 있는, 메모리, 프로세싱, 로직(logic), 룩 업 테이블(look-up table) 등과 같은 직접 회로 구성들을 채용할 수 있다. 구성 요소들이 소프트웨어 프로그래밍 또는 소프트웨어 요소들로 실행될 수 있는 것과 유사하게, 본 실시 예는 데이터 구조, 프로세스들, 루틴들 또는 다른 프로그래밍 구성들의 조합으로 구현되는 다양한 알고리즘을 포함하여, C, C++, 자바(Java), 어셈블러(assembler) 등과 같은 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능적인 측면들은 하나 이상의 프로세서들에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 실시 예는 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. “매커니즘”, “요소”, “수단”, “구성”과 같은 용어는 넓게 사용될 수 있으며, 기계적이고 물리적인 구성들로서 한정되는 것은 아니다. 상기 용어는 프로세서 등과 연계하여 소프트웨어의 일련의 처리들(routines)의 의미를 포함할 수 있다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시 예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
본 명세서(특히 특허청구범위에서)에서 “상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다. 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.

Claims (14)

  1. 디지털 위상 고정 루프(Digital Phase Locked Loop)에 있어서,
    스위치;
    상기 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 위상 검출기(phase detector);
    상기 복조의 수행 결과 검출되는, 상기 입력 신호 및 상기 피드백 신호의 위상 차가, 감소하도록 제어하는 루프 필터(loop filter); 및
    상기 제어 결과를 이용하여, 상기 입력 신호를 트래킹하는 신호를 상기 디지털 위상 고정 루프의 출력으로써 출력하는 DDS(Direct Digital Synthesizer);를 포함하고,
    상기 스위치는,
    기 설정된 주기마다, 상기 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징으로 하고,
    상기 복수의 신호 라인들 각각의 입력 신호는,
    진동형 센서에 의해 감지되는 서로 다른 방향의 신호들을 포함하고,
    상기 기 설정된 주기는, 상기 진동형 센서의 공진 주파수에 따른 공진 주기인, 디지털 위상 고정 루프.
  2. 제 1 항에 있어서,
    상기 스위치는,
    상기 기 설정된 주기마다 상기 복수의 신호 라인들 각각을 상기 위상 검출기와 순차적으로 연결시켜, 상기 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징으로 하는, 디지털 위상 고정 루프.
  3. 제 1 항에 있어서,
    상기 위상 검출기는,
    하기 수학식을 이용하여, 상기 입력 신호 및 상기 피드백 신호의 위상 차를 검출하고,
    Figure 112017090089390-pat00056

    Figure 112017090089390-pat00057

    Figure 112017090089390-pat00058

    상기 수학식에서,
    Figure 112017090089390-pat00059
    는 시간 도메인 상의 상기 입력 신호를 기 설정된 샘플링 주파수에 따라 샘플링한 신호를 나타내고,
    Figure 112017090089390-pat00060
    는 상기 피드백 신호의 주파수를 나타내고,
    Figure 112017090089390-pat00061
    는 입력 신호의 위상을 나타내고,
    Figure 112017090089390-pat00062
    는 피드백 신호의 위상을 나타내고,
    Figure 112017090089390-pat00063
    은 1주기 동안 상기 입력 신호를 샘플링한 데이터의 개수를 나타내는, 디지털 위상 고정 루프.
  4. 제 3 항에 있어서,
    상기 위상 검출기는,
    하기 수학식을 이용하여, 상기 1주기 동안 샘플링한 데이터의 개수
    Figure 112017090089390-pat00064
    을 계산하고,
    Figure 112017090089390-pat00065

    상기 수학식에서 floor()은 소수점 아래 버림 연산을 나타내고,
    Figure 112017090089390-pat00066
    는 상기 샘플링 주파수를 나타내는, 디지털 위상 고정 루프.
  5. 제 3 항에 있어서,
    상기 위상 검출기는,
    하기 수학식을 이용하여, 상기 1주기 동안 샘플링한 데이터의 개수
    Figure 112017090089390-pat00067
    을 계산하고,
    Figure 112017090089390-pat00068

    상기 수학식에서
    Figure 112017090089390-pat00069
    는 상기 샘플링 주파수를 나타내는, 디지털 위상 고정 루프.
  6. 제 1 항에 있어서,
    상기 복수의 신호 라인들 각각의 입력 신호는,
    상기 진동형 센서에 의해 감지되는 x축 방향의 신호 및 y축 방향의 신호를 포함하는, 디지털 위상 고정 루프.
  7. 디지털 위상 고정 루프(Digital Phase Locked Loop)의 동작 방법에 있어서,
    상기 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 단계;
    상기 복조의 수행 결과 검출되는, 상기 입력 신호 및 상기 피드백 신호의 위상 차가, 감소하도록 제어하는 단계; 및
    상기 제어 결과를 이용하여, 상기 입력 신호를 트래킹하는 신호를 상기 디지털 위상 고정 루프의 출력으로써 출력하는 단계를 포함하고,
    상기 복조를 수행하는 단계는,
    스위칭을 통해 기 설정된 주기마다 상기 복수의 신호 라인들 각각의 입력 신호에 대해 순차적으로 복조를 수행하는 것을 특징으로 하고,
    상기 복수의 신호 라인들 각각의 입력 신호는,
    진동형 센서에 의해 감지되는 서로 다른 방향의 신호들을 포함하고,
    상기 기 설정된 주기는, 상기 진동형 센서의 공진 주파수에 따른 공진 주기인, 방법.
  8. 제 7 항에 있어서,
    상기 복조를 수행하는 단계는,
    하기 수학식을 이용하여, 상기 입력 신호 및 상기 피드백 신호의 위상 차를 검출하는 단계를 포함하고,
    Figure 112017090089390-pat00070

    Figure 112017090089390-pat00071

    Figure 112017090089390-pat00072

    상기 수학식에서,
    Figure 112017090089390-pat00073
    는 시간 도메인 상의 상기 입력 신호를 기 설정된 샘플링 주파수에 따라 샘플링한 신호를 나타내고,
    Figure 112017090089390-pat00074
    는 상기 피드백 신호의 주파수를 나타내고,
    Figure 112017090089390-pat00075
    는 입력 신호의 위상을 나타내고,
    Figure 112017090089390-pat00076
    는 피드백 신호의 위상을 나타내고,
    Figure 112017090089390-pat00077
    은 1주기 동안 상기 입력 신호를 샘플링한 데이터의 개수를 나타내는, 방법.
  9. 제 8 항에 있어서,
    상기 입력 신호 및 상기 피드백 신호의 위상 차를 검출하는 단계는,
    하기 수학식을 이용하여, 상기 1주기 동안 샘플링한 데이터의 개수
    Figure 112017090089390-pat00078
    을 계산하고,
    Figure 112017090089390-pat00079

    상기 수학식에서 floor()은 소수점 아래 버림 연산을 나타내고,
    Figure 112017090089390-pat00080
    는 상기 샘플링 주파수를 나타내는, 방법.
  10. 제 8 항에 있어서,
    상기 입력 신호 및 상기 피드백 신호의 위상 차를 검출하는 단계는,
    하기 수학식을 이용하여, 상기 1주기 동안 샘플링한 데이터의 개수
    Figure 112017090089390-pat00081
    을 계산하고,
    Figure 112017090089390-pat00082

    상기 수학식에서
    Figure 112017090089390-pat00083
    는 상기 샘플링 주파수를 나타내는, 방법.
  11. 제 7 항에 있어서,
    상기 복수의 신호 라인들 각각의 입력 신호는,
    상기 진동형 센서에 의해 감지되는 x축 방향의 신호 및 y축 방향의 신호를 포함하는, 방법.
  12. 진동형 센서에 있어서,
    상기 진동형 센서에 의해 감지되는 신호를 트래킹하는 디지털 위상 고정 루프(Digital Phase Locked Loop)를 포함하고,
    상기 디지털 위상 고정 루프는,
    스위치;
    상기 디지털 위상 고정 루프의 출력을 피드백한 피드백 신호를 이용하여, 복수의 신호 라인들 각각의 입력 신호에 대한 복조(demodulation)를 수행하는 위상 검출기(phase detector);
    상기 복조의 수행 결과 검출되는, 상기 입력 신호 및 상기 피드백 신호의 위상 차가, 감소하도록 제어하는 루프 필터(loop filter); 및
    상기 제어 결과를 이용하여, 상기 입력 신호를 트래킹하는 신호를 상기 디지털 위상 고정 루프의 출력으로써 출력하는 DDS(Direct Digital Synthesizer);를 포함하고,
    상기 스위치는,
    기 설정된 주기마다, 상기 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징으로 하고,
    상기 복수의 신호 라인들 각각의 입력 신호는,
    상기 진동형 센서에 의해 감지되는 서로 다른 방향의 신호들을 포함하고,
    상기 기 설정된 주기는, 상기 진동형 센서의 공진 주파수에 따른 공진 주기인, 진동형 센서.
  13. 제 12 항에 있어서,
    상기 진동형 센서는 반구형 공진 자이로(Hemispherical Resonator Gyro)인, 진동형 센서.
  14. 제 12 항에 있어서,
    상기 스위치는,
    상기 기 설정된 주기마다 상기 복수의 신호 라인들 각각을 상기 위상 검출기와 순차적으로 연결시켜, 상기 복수의 신호 라인들 각각의 입력 신호가 순차적으로 상기 위상 검출기로 입력되도록 제어하는 것을 특징으로 하는, 진동형 센서.
KR1020170118836A 2017-09-15 2017-09-15 디지털 위상 고정 루프 및 그 동작방법 KR101960448B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170118836A KR101960448B1 (ko) 2017-09-15 2017-09-15 디지털 위상 고정 루프 및 그 동작방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170118836A KR101960448B1 (ko) 2017-09-15 2017-09-15 디지털 위상 고정 루프 및 그 동작방법

Publications (1)

Publication Number Publication Date
KR101960448B1 true KR101960448B1 (ko) 2019-03-20

Family

ID=66036446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170118836A KR101960448B1 (ko) 2017-09-15 2017-09-15 디지털 위상 고정 루프 및 그 동작방법

Country Status (1)

Country Link
KR (1) KR101960448B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570454B2 (en) * 2000-12-09 2003-05-27 Zarliak Semiconductor Inc. Multiple input phase lock loop with hitless reference switching
US6690430B1 (en) * 1998-03-27 2004-02-10 Jvc Victor Company & Japan, Ltd. Chrominance signal demodulation circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690430B1 (en) * 1998-03-27 2004-02-10 Jvc Victor Company & Japan, Ltd. Chrominance signal demodulation circuit
US6570454B2 (en) * 2000-12-09 2003-05-27 Zarliak Semiconductor Inc. Multiple input phase lock loop with hitless reference switching

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J. W. Song 외, "Design of Oscillation Control Loop With Coarse-Precision Mode Transition for Solid-State Resonant Gyroscope," IEEE Sensors Journal, vol. 16, no. 6, pp. 1730-1742, 2016. 03. 1부.* *

Similar Documents

Publication Publication Date Title
US10411716B2 (en) Subsampling motion detector for detecting motion of object under measurement
CA2524046C (en) Operating method for a coriolis gyroscope and evaluation/adjustment electronic system and pulse modulator suitable therefor
CN101842987B (zh) Pll电路和使用该pll电路的角速度传感器
US8947139B1 (en) Apparatus for doubling the dynamic range of a time to digital converter
KR101024796B1 (ko) Ｐｌｌ 장치
KR100717134B1 (ko) 자동 주파수 제어 루프 회로
US8536911B1 (en) PLL circuit, method of controlling PLL circuit, and digital circuit
US7642862B2 (en) Digital phase locked loop
US11486916B2 (en) Frequency synthesizer output cycle counter including ring encoder
CN102195643B (zh) Pll装置
KR101960448B1 (ko) 디지털 위상 고정 루프 및 그 동작방법
JP2012217121A (ja) デジタル位相同期回路および物理量検出センサ
KR20180129662A (ko) 검출 시스템, 센서 및 마이크로컴퓨터
KR970001313B1 (ko) 방송 상태 식별신호 검출용 스위치드 캐패시터 대역 통과 필터
JP2531269B2 (ja) 同期検出方式
US6369625B1 (en) Phase locked loop circuit
JP2002509684A (ja) 瞬時位相差出力を有する位相周波数検出器
JP2002271191A (ja) 周波数同期ループ回路および位相同期ループ回路
US10520311B2 (en) Gyro sensor apparatus
US11385675B2 (en) Multi-chip system, chip, and clock synchronization method
JP2011009965A (ja) Ｐｌｌ回路
JP5052739B2 (ja) Ｐｌｌ回路
KR100305688B1 (ko) 교류파형의 위상검출장치 및 그 방법
US6859912B2 (en) Method and circuit arrangement for clock recovery
KR0148180B1 (ko) 클램프회로를 이용한 위상검출기

Legal Events

Date Code Title Description
GRNT Written decision to grant