KR100717134B1 - 자동 주파수 제어 루프 회로 - Google Patents

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Abstract

본 발명은 주파수 제어회로에 관한 것으로, 더욱 상세하게는 출력주파수를 초정밀도로 조정할 수 있는 자동 주파수 제어 루프 회로에 관한 것이다.
본 발명에 따른 자동 주파수 제어 루프 회로는 기준주파수를 발진하는 클록발진부, 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수간 위상차를 검출하는 위상검출기(Phase Detector), 위상검출기에 의해 검출된 위상차에 대응하여 발진하는 전압제어발진기(Voltage Controlled Oscillator), 및 전압제어발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기를 포함하는 주파수합성부 및 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 오차검출기의 검출치를 시간 영역에서 적분하는 적분기, 및 적분기의 적분치를 이용하여 제어량을 계산하는 연산기를 포함하는 복조부를 포함하고, 연산기의 제어량에 따라 제1 분주기의 분주비 또는 제2 분주기의 분주비를 변경하여 출력주파수의 오차를 보정하는 것을 특징으로 이루어진다.
주파수합성기, 자동주파수제어, 분주비, PLLN, PLLR

Description

자동 주파수 제어 루프 회로{AUTOMATIC FREQUENCY CONTROL LOOP CIRCUIT}
도 1은 종래의 VCTCXO를 포함하는 자동주파수제어루프를 설명하기 위하여 도시한 블록도이다.
도 2는 본 발명에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도 3은 본 발명의 일실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도 5는 본 발명의 또 다른 실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도 7은 도 6의 제어기의 개략적인 블록도이다.
본 발명은 주파수 제어회로에 관한 것으로, 더욱 상세하게는 초정밀도와 주파수를 광대역으로 발진하기 위하여 주파수합성기의 분주비를 변경하는 주파수 제어루프 회로에 관한 것이다.
RF 통신 시스템에서 RF 신호는 매우 높은 주파수 대역을 사용하게 되고, 매우 높은 RF 주파수 대역을 기저대역으로 변환하기 위하여 국부발진기(Local Oscillator; LO)를 사용하게 되며, LO는 주파수합성기(Frequency Synthesizer)에 의해 만들어지게 된다.
그러나, LO 주파수 또는 RF 주파수는 시스템에서 원하는 정확한 주파수에 대하여 오차를 가지게 되고, 그 오차로 인하여 기저대역에서 시간정보의 오류를 만들어 낸다.
즉, 데이터 통신 및 RF 통신분야에서 신호를 수신하여 처리하는 경우, 입력신호의 시간정보가 클록샘플링주파수 또는 주파수 발진기의 주파수와 오차가 있을 경우, 수신단에서는 수신된 신호처리를 할 수 없다.
이로 인하여, 일반적인 수신단에서는 주파수발생기 또는 클록샘플주파수발생루프에 주파수제어루프를 추가하여 시간정보오차를 보정하게 되며, 이러한 제어루프를 자동주파수제어루프(Automatic Frequency Control Loop; AFC)라 하고, 종래의 기술에서는 VCTCXO(Voltage Controlled Temperature Compensated Crystal Oscillator)를 사용하여 주파수제어를 하여 보정하게 된다.
도 1은 종래의 VCTCXO를 포함하는 자동주파수제어루프를 설명하기 위하여 도시한 블록도이다.
도시된 바와 같이, 종래의 주파수합성기(100)는 주파수합성부(110a 내지 110n), 복조부(120a 내지 120n), 및 VCTCXO(130a 내지 130n)를 포함한다.
주파수합성부(110a)는 입력된 주파수(FIN1)와 VCTCXO(130a)를 이용하여 출력주파수(FOUT1)를 발진한다.
복조부(120a)는 앞서 주파수합성부(110a)에서 출력된 출력주파수(FOUT1)의 오류를 검출하여 보정하는 제어신호를 발생한다.
VCTCXO(130a)는 앞서 복조부(120a)의 제어신호를 수신하고, 주파수합성부(110a)의 출력주파수(FOUT1)를 보정하기 위한 주파수를 발진하며, 앞서 발진 된 주파수를 주파수합성부(110a)로 궤환(feedback)하는 것으로 주파수제어루프를 형성한다.
여기서, 주파수합성부(110n), 복조부(120n) 및 VCTCXO(130n)의 동작에 관한 자세한 설명은 당업자라면 앞서 설명한 것으로 이해될 수 있을 것이다.
결국, 종래의 기술은 독립된 VCTCXO(130a, 130n)를 사용하여 피드백된 AFC 제어신호에 의하여 VCTCXO(130a, 130n)의 제어전압을 조절하여 주파수제어를 행하는 것이다.
즉, AFC에서 복조기(120a, 120n)의 시간정보를 궤환하여 VCTCXO(130a, 130n) 또는 기준 클록의 주파수를 조정하는 것이다.
그러나, 종래의 기술에서 소자 VCTCXO(130a, 130n)는 크리스탈이나 클록발생소자에 비하여 공정이 복잡하고, 가격이 비싼 단점이 있다.
또한, 한 수신 시스템에서 다수개의 AFC를 포함하는 경우, 예를 들어 이동통신 단말기의 CDMA(CODE DIVISION MULTIPLE ACCESS) 기능과 무선방송수신을 위한 DMB(DIGITAL MULTIMEDIA BROADCASTING) 시스템이 동일한 이동통신 단말기에 사용될 경우에는 각각의 수신방식에 따라 AFC를 독립적으로 구성해야만 하고, 이러한 구성에 의하여 앞서 각각의 AFC에 따라 VCTCXO를 각각 구성해야만 했다.
결국, 다수의 시스템이 단일 이동통신 단말기에 형성될 경우, 이동통신 단말기의 실장영역, 하우징 크기, 가격 및 생산성 감소라는 단점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 초정밀도 및 광대역으로 발진하기 위한 자동주파수제어루프회로를 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명에 따른 자동 주파수 제어 루프 회로는 기준주파수를 발진하는 클록발진부, 상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수간 위상차를 검출하는 위상검출기(Phase Detector), 상기 위상검출기에 의해 검출된 위상차에 대응하여 발진하는 전압제어발진기(Voltage Controlled Oscillator), 및 상기 전압제어발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기를 포함하는 주파수합성부, 및 상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 상기 오차검출기의 검출치를 시간 영역에서 적분하는 적분기, 및 상기 적분기의 적분치를 이용하여 제어량을 계산하는 연산기를 포함하는 복조부를 포함하고, 상기 연산기의 제어량에 따라 제1 분주기의 분주비 또는 제2 분주기의 분주비를 변경하여 상기 출력주파수의 오차를 보정하는 것을 특징으로 한다.
여기서, 상술한 제1 분주기 또는 제2 분주기는 Fractional-N-PLL이고, 제1 분주비 또는 제2 분주비는 실수인 것이 바람직하다.
여기서, 상술한 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인 것이 바람직하다.
또한, 본 발명에 따른 자동 주파수 제어 루프 회로는 기준주파수를 발진하는 클록발진부, 상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수간 위상차를 검출하기 위한 위상검출기, 상기 위상차에 대응하여 발진하는 전압제어발진기, 상기 제어전압발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기, 및 상기 제1 분주비와 제2 분주비를 변경하기 위한 제어신호를 수신하는 제1 통신기를 포함하는 주파수합성부, 및 상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 상기 오차검출기의 검출치를 시간 영역에서 적분하는 적분기, 상기 적분기의 적분치를 이용하여 제어량을 계산하기 위한 연산기, 및 상기 연산기의 연산치를 상기 제1 통신기로 전달하기 위한 제2 통신기를 포함하는 복조부를 포함하고, 상기 연산기의 제어량에 의하여 제1 분주기의 분주비 또는 제2 분주기의 분주비를 변경하여 출력주파수의 오차를 보정하는 것을 특징으로 한다.
여기서, 상술한 제1 분주기 또는 제2 분주기는 Fractional-N-PLL이고, 제1 분주비 또는 제2 분주비는 실수인 것이 바람직하다.
여기서, 상술한 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인 것이 바람직하다.
여기서, 상술한 제1 통신기 및 제2 통신기는 직렬통신방식(Serial) 또는 병렬통신방식(Parallel) 중 어느 하나의 통신방식인 것이 바람직하다.
또한, 본 발명에 따른 자동 주파수 제어 루프 회로는 기준주파수로 발진하는 클록발진부, 상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수 간 위상차를 검출하기 위한 위상검출기, 상기 위상차에 대응하여 발진하는 전압제어발진기, 상기 제어전압발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기, 오차검출기의 검출치를 수신하는 제1 통신기, 및 상기 제1 통신기를 통하여 수신된 오차검출기의 검출치를 시간 영역에서 적분하는 적분기를 포함하는 주파수합성부, 및 상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 및 상기 오차검출기의 검출치를 제1 통신부에 전송하기 위한 제2 통신부를 포함하는 복조부를 포함하고, 상기 적분기는 오차검출기의 검출치를 시간 영역으로 적분하는 것에 의해 제1 분주비 또는 상기 제2 분주비를 변경하여 출력주파수의 오차를 보정하는 것을 특징으로 한다.
여기서, 상술한 제1 분주기 또는 제2 분주기가 Fractional-N-PLL이고, 상기 제1 분주비 또는 제2 분주비는 실수인 것이 바람직하다.
여기서, 상술한 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수 것이 바람직하다.
여기서, 상술한 제1 통신기 및 제2 통신기는 직렬통신방식 또는 병렬통신방식 중 어느 하나의 통신방식인 것이 바람직하다.
또한, 본 발명에 따른 자동 주파수 제어 루프 회로는 기준주파수로 발진하는 클록발진부, 상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수 간 위상차를 검출하기 위한 위상검출기, 상기 위상차에 대응하여 발진하는 전압제어발진기, 상기 제어전압발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기, 및 상기 제1 분주비와 제2 분주비를 변경하기 위한 제어기를 포함하는 주파수합성부, 및 상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 및 상기 오차검출기의 검출치를 시간 영역에서 적분하는 적분기를 포함하는 복조부를 포함하고, 상기 제어기는 적분기의 적분치를 이용하여 제1 분주비 또는 상기 제2 분주비 값을 변경하여 출력주파수의 오차를 보정하는 것을 특징으로 한다.
여기서, 상술한, 제1 분주기 또는 제2 분주기가 Fractional-N-PLL이고, 제1 분주비 또는 제2 분주비는 실수인 것이 바람직하다.
여기서, 상술한 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인 것이 바람직하다.
여기서, 상술한 제어기는 적분기의 적분결과 값과 상한 임계값을 비교하는 상한 임계값 비교기, 상기 적분기의 적분결과 값과 하한 임계값을 비교하는 하한 임계값 비교기, 및 상기 상한 임계값 비교기의 출력값에 의하여 카운터가 일정 값만큼 증가하고, 상기 하한 임계값 비교기의 출력값에 의하여 카운터가 일정 값만큼 감소하는 업-다운카운터를 포함하되, 상기 업-다운카운터에 의하여 제1 분주비 또는 제2 분주비가 가감되는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도시된 바와 같이, 주파수합성기(200)는 클록발진부(210), 주파수합성부(220) 및 복조부(230)를 포함한다.
클록발진부(210)는 기준주파수를 발진하는 소자를 포함한다.
주파수합성부(220)는 클록발진부(210)로부터 기준주파수를 입력받고, 외부로부터의 입력신호(FIN)를 입력받아 출력신호(FOUT)를 출력한다.
복조부(230)는 주파수합성부(220)의 출력신호(FOUT)의 주파수와 요구되는 주파수 사이의 오차를 검출하고, 검출된 오차를 보정하기 위한 제어신호를 주파수합성부(220)에 입력한다.
이러한 구성을 도 1의 종래기술과 비교하면, 복조부로부터의 신호를 VCTCXO를 이용하여 피드백하는 대신, 별도의 클록발진부를 포함하며, 복조부의 신호를 직접 주파수합성부로 피드백한다. 주파수 합성부 및 복조부 내의 구체적인 구성은 이하 도 3 내지 도 6을 참조하여 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도시된 바와 같이, 수신기(300)는 기준주파수(Fref)를 발진하는 소자를 포함하는 클록발진부(310), 기준주파수(Fref) 신호, 입력신호(FIN) 및 제어신호를 입력받아 출력주파수(FOUT) 신호를 출력하는 주파수합성부(320) 및 주파수합성부(320)의 출력주파수(FOUT)와 시스템에서 요구되는 주파수 사이의 오차를 검출하고, 검출된 오차를 보정하기 위한 제어신호를 주파수합성부(320)로 입력하는 복조부(330)를 포함한다.
<구성설명>
클록발진부(310)는 기준주파수(Fref)를 발진하기 위한 발진소자를 포함한다.
주파수합성부(320)는 제1 분주기(321), 제2 분주기(325), 위상검출기(322), 전압제어발진기(VCO; 323) 및 주파수변환기(324)를 포함한다.
복조부(330)는 오차검출기(331), 적분기(332) 및 연산기(333)를 포함한다.
<연결관계>
클록발진부(310)의 출력단은 제1 분주기(321)의 입력단과 연결된다.
제1 분주기(321)의 출력단은 위상검출기(322)의 (+)입력단에 연결된다.
위상검출기(322)의 출력단은 전압제어발진기(323)의 입력단에 연결된다.
전압제어발진기(323)의 출력단은 주파수변환기(324)의 제1 입력단과 제2 분주기(325)의 입력단에 각각 연결된다.
제2 분주기(325)의 출력단은 위상검출기(322)의 (-)입력단에 연결된다.
주파수변환기(324)의 출력단은 오차검출기(331)의 입력단에 연결된다.
오차검출기(331)의 출력단은 적분기(332)의 입력단에 연결된다.
적분기(332)의 출력단은 연산기(333)의 입력단에 연결된다.
연산기(333)의 출력단은 제1 분주기(321)의 제어단과 제2 분주기(325)의 제어단에 각각 연결된다.
입력주파수(FIN)는 주파수변환기(324)의 제2 입력단에 연결된다.
출력주파수(FOUT)는 주파수변환기(324)의 출력단에서 출력된다.
<동작설명>
클록발진부(310)에서 기준주파수(Fref)를 발진하여 주파수합성부(320)에 공급한다.
제1 분주기(321)에서 기준주파수(Fref)를 제1 분주비(1/PLLR)로 곱(1/PLLR*Fref)하여 위상검출기(322)의 (+)입력단에 인가한다.
여기서, 제1 분주기(321)를 구성할 때 Fractional-N-PLL을 사용하여 제1 분주비(1/PLLR)를 실수의 영역으로 분주할 수 있다.
위상검출기(322)에서 (+)입력단으로 인가되는 제1 분주기(321)의 출력 주파수(1/PLLR*Fref)와 (-)입력단으로 인가되는 제2 분주기(325)의 출력 주파수(1/PLLN*FLO)의 위상차를 검출하고, 그 결과를 전압제어발진기(323)의 입력단에 인가한다.
전압제어발진기(323)에서는 위상검출기(322)에서 검출된 위상차에 대응하여 발진주파수(FLO)를 발진하고, 제2 분주기(325)의 입력단과 주파수변환기(324)의 입력단에 각각 발진주파수(FLO)를 인가한다.
여기서, 발진주파수(FLO)는 제1 분주기(321)의 출력 주파수(1/PLLR*Fref)를 제2 분주비(1/PLLN)의 역수로 곱한 주파수(FLO = PLLN * Fref / PLLR)이다.
제2 분주기(325)는 발진주파수(FLO)를 제2 분주비(1/PLLN)로 곱(1/PLLN*FLO)하여 위상검출기(322)의 (-)입력단에 인가한다.
여기서, 제2 분주기(325)를 구성할 때 Fractional-N-PLL을 사용하여 제2 분주비(1/PLLN)를 실수의 영역으로 분주할 수 있다.
주파수변환기(324)는 전압제어발진기(323)의 발진주파수(FLO)와 입력주파수(FIN)를 혼합하여 출력주파수(FOUT)를 출력하고, 오차검출기(331)의 입력단에 출력주파수(FOUT)를 인가한다. 예를들어, 입력주파수(FIN)를 갖는 신호는 수신되는 RF 신호이고, 출력주파수(FOUT)를 갖는 신호는 IF 신호 또는 기저대역 신호이다.
오차검출기(331)에서는 출력주파수(FOUT)를 시스템에서 요구되는 주파수인 설정주파수와 비교하여 오차를 계산하고, 그 계산결과를 적분기(332)에 인가한다.
적분기(332)는 오차검출기(331)에서 검출된 오차주파수를 시간 영역에서 적분하여 그 적분결과를 연산기(333)에 인가한다.
연산기(333)는 적분기(332)에서 적분된 오차주파수의 크기를 이용하여 제어량을 계산하고, 그 계산 결과를 이용하여 제1 분주비와 제2 분주비를 변경한다.
제1 분주비와 제2 분주비를 변경하여, 출력주파수(FOUT)가 설정주파수와 동일하게 정합될 수 있다. 즉, 출력주파수의 미세한 조정이 가능하다. 또한, 이러한 구조를 이용함으로써, 다수의 AFC 루프를 필요로 하는 시스템에서도, 주파수합성부(320) 및 복조부(330)만 추가하면 되고, 클록발진부(310)는 공통적으로 이용할 수 있게 된다. 또한, VCTCXO를 이용하는 것에 비해 분주기를 이용함으로써 더욱 높은 주파수까지 처리가능하므로, 시스템의 대역이 넓어지는 효과도 얻을 수 있다.
도 4는 본 발명의 다른 실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도시된 바와 같이, 수신기(400)는 기준주파수(Fref)를 발진하는 소자를 포함하는 클록발진부(410), 기준주파수(Fref) 및 입력주파수(FIN)와 출력주파수(FOUT)를 보정하기 위한 제어신호를 입력받는 주파수합성부(420) 및 주파수합성부(420)에서 발진한 출력주파수(FOUT)의 오차를 검출하고, 검출된 오차를 보정하기 위한 제어신호를 주파수합성부(420)로 입력하기 위한 복조부(430)를 포함한다.
<구성설명>
클록발진부(410)는 기준주파수(Fref)를 발진하기 위한 발진소자를 포함한다.
주파수합성부(420)는 제1 분주기(421), 제2 분주기(425), 위상검출기(422), 전압제어발진기(423), 주파수변환기(424) 및 제1 통신기(426)를 포함한다.
복조부(430)는 오차검출기(431), 적분기(432), 연산기(433) 및 제2 통신기(434)를 포함한다.
<연결관계>
클록발진부(410)의 출력단은 제1 분주기(421)의 입력단과 연결된다.
제1 분주기(421)의 출력단은 위상검출기(422)의 (+)입력단에 연결된다.
위상검출기(422)의 출력단은 전압제어발진기(423)의 입력단에 연결된다.
전압제어발진기(423)의 출력단은 주파수변환기(424)의 제1 입력단과 제2 분주기(425)의 입력단에 각각 연결된다.
제2 분주기(425)의 출력단은 위상검출기(422)의 (-)입력단에 연결된다.
주파수변환기(424)의 출력단은 오차검출기(431)의 입력단에 연결된다.
오차검출기(431)의 출력단은 적분기(432)의 입력단에 연결된다.
적분기(432)의 출력단은 연산기(433)의 입력단에 연결된다.
연산기(433)의 출력단은 제2 통신기(434)의 입력단에 연결된다.
제2 통신기(434)의 출력단은 제1 통신기(426)의 입력단에 연결된다.
제1 통신기(426)의 출력단은 제1 분주기(421)의 제어단과 제2 분주기(425)의 제어단에 각각 연결된다.
입력주파수(FIN)는 주파수변환기(424)의 제2 입력단에 연결된다.
출력주파수(FOUT)는 주파수변환기(424)의 출력단에서 출력된다.
<동작설명>
클록발진부(410)에서 기준주파수(Fref)를 발진하여 주파수합성부(420)에 공급한다.
제1 분주기(421)에서 기준주파수(Fref)를 제1 분주비(1/PLLR)로 곱(1/PLLR*Fref)하여 위상검출기(422)의 (+)입력단에 인가한다.
여기서, 제1 분주기(421)를 구성할 때 Fractional-N-PLL을 사용하여 제1 분주비(1/PLLR)를 실수의 영역으로 분주할 수 있다.
위상검출기(422)에서 (+)입력단으로 인가되는 제1 분주기(421)의 출력 주파수(1/PLLR*Fref)와 (-)입력단으로 인가되는 제2 분주기(425)의 출력 주파수(1/PLLN*FLO)의 위상차를 검출하고, 그 결과를 전압제어발진기(423)의 입력단에 인가한다.
전압제어발진기(423)에서는 위상검출기(422)에서 검출된 위상차에 대응하여 발진주파수(FLO)를 발진하고, 제2 분주기(425)의 입력단과 주파수변환기(424)의 입력단에 각각 발진주파수(FLO)를 인가한다.
여기서, 발진주파수(FLO)는 제1 분주기(421)의 출력 주파수(1/PLLR*Fref)를 제2 분주비(1/PLLN)의 역수로 곱한 주파수(FLO = PLLN * Fref / PLLR)이다.
제2 분주기(425)는 발진주파수(FLO)를 제2 분주비(1/PLLN)로 곱(1/PLLN*FLO)하여 위상검출기(422)의 (-)입력단에 인가한다.
여기서, 제2 분주기(425)를 구성할 때 Fractional-N-PLL을 사용하여 제2 분주비(1/PLLN)를 실수의 영역으로 분주할 수 있다.
주파수변환기(424)는 제어전압발진기(423)의 발진주파수(FLO)와 입력주파수(FIN)를 혼합하여 출력주파수(FOUT)를 출력하고, 오차검출기(431)의 입력단에 출력주파수(FOUT)를 인가한다.
제1 통신기(426)는 제1 분주비(1/PLLR)와 제2 분주비(1/PLLN)를 변경하기 위한 제어신호를 제2 통신기(434)로부터 수신한다.
오차검출기(431)에서는 출력주파수(FOUT)를 설정주파수와 비교하여 오차를 계산하고, 그 계산결과를 적분기(432)에 인가한다.
적분기(432)는 오차검출기(431)에서 검출된 오차주파수를 시간 영역에서 적분하고, 그 적분결과를 연산기(433)에 인가한다.
연산기(433)는 적분기(432)에서 적분된 오차주파수의 크기를 이용하여 제1 분주비와 제2 분주비를 변경하기 위한 제어량을 계산하고, 그 계산 결과를 제2 통신기(436)를 통하여 제1 통신기(426)로 전송한다.
여기서, 제1 통신기(426) 및 제2 통신기(434)는 직렬통신 또는 병렬통신중 어느 하나의 통신방법을 이용하게 된다.
이러한 구조를 통해, 제1 분주비와 제2 분주비를 변경하여, 출력주파수(FOUT)가 설정주파수와 동일하게 정합될 수 있다. 즉, 출력주파수의 미세한 조정이 가능하다.
도 5는 본 발명의 또 다른 실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도시된 바와 같이, 수신기(500)는 기준주파수(Fref)를 발진하는 소자를 포함하는 클록발진부(510), 기준주파수(Fref) 및 입력주파수(FIN)와 출력주파수(FOUT)를 보정하기 위한 제어신호를 입력받는 주파수합성부(520) 및 주파수합성부(520)에서 발진한 출력주파수(FOUT)의 오차를 검출하고, 검출된 오차를 보정하기 위한 제어신호를 주파수합성부(520)로 입력하기 위한 복조부(530)를 포함한다.
<구성설명>
클록발진부(510)는 기준주파수(Fref)를 발진하기 위한 발진소자를 포함한다.
주파수합성부(520)는 제1 분주기(521), 제2 분주기(525), 위상검출기(522), 전압제어발진기(523), 주파수변환기(524), 제1 통신기(526) 및 적분기(527)를 포함한다.
복조부(530)는 오차검출기(531) 및 제2 통신기(532)를 포함한다.
<연결관계>
클록발진부(510)의 출력단은 제1 분주기(521)의 입력단과 연결된다.
제1 분주기(521)의 출력단은 위상검출기(522)의 (+)입력단에 연결된다.
위상검출기(522)의 출력단은 전압제어발진기(523)의 입력단에 연결된다.
전압제어발진기(523)의 출력단은 주파수변환기(524)의 제1 입력단과 제2 분주기(525)의 입력단에 각각 연결된다.
제2 분주기(525)의 출력단은 위상검출기(522)의 (-)입력단에 연결된다.
제1 통신기(526)의 출력단은 적분기(527)의 출력단에 연결된다.
적분기(527)의 출력단은 제1 분주기(521)의 제어단과 제2 분주기(525)의 제어단에 각각 연결된다.
주파수변환기(524)의 출력단은 오차검출기(531)의 입력단에 연결된다.
오차검출기(531)의 출력단은 제2 통신기(532)의 입력단에 연결된다.
제2 통신기(532)의 출력단은 제1 통신기(526)의 입력단에 연결된다.
입력주파수(FIN)는 주파수변환기(524)의 제2 입력단에 연결된다.
출력주파수(FOUT)는 주파수변환기(524)의 출력단에서 출력된다.
<동작설명>
클록발진부(510)에서 기준주파수(Fref)를 발진하여 주파수합성부(520)에 공급한다.
제1 분주기(521)에서 기준주파수(Fref)를 제1 분주비(1/PLLR)로 곱 (1/PLLR*Fref)하여 위상검출기(522)의 (+)입력단에 인가한다.
여기서, 제1 분주기(521)를 구성할 때 Fractional-N-PLL을 사용하여 제1 분주비(1/PLLR)를 실수의 영역으로 분주할 수 있다.
위상검출기(522)에서 (+)입력단으로 인가되는 제1 분주기(521)의 출력 주파수(1/PLLR*Fref)와 (-)입력단으로 인가되는 제2 분주기(525)의 출력 주파수(1/PLLN*FLO)의 위상차를 검출하고, 그 결과를 전압제어발진기(523)의 입력단에 인가한다.
전압제어발진기(523)에서는 위상검출기(522)에서 검출된 위상차에 대응하여 발진주파수(FLO)를 발진하고, 제2 분주기(525)의 입력단과 주파수변환기(524)의 입력단에 각각 발진주파수(FLO)를 인가한다.
여기서, 발진주파수(FLO)는 제1 분주기(521)의 출력 주파수(1/PLLR*Fref)를 제2 분주비(1/PLLN)의 역수로 곱한 주파수(FLO = PLLN * Fref / PLLR)이다.
제2 분주기(525)는 발진주파수(FLO)를 제2 분주비(1/PLLN)로 곱(1/PLLN*FLO)하여 위상검출기(522)의 (-)입력단에 인가한다.
여기서, 제2 분주기(525)를 구성할 때 Fractional-N-PLL을 사용하여 제2 분주비(1/PLLN)를 실수의 영역으로 분주할 수 있다.
주파수변환기(524)는 제어전압발진기(523)의 발진주파수(FLO)와 입력주파수 (FIN)를 혼합하여 출력주파수(FOUT)를 출력하고, 오차검출기(531)의 입력단에 출력주파수(FOUT)를 인가한다.
제1 통신기(526)는 제1 분주비(1/PLLR)와 제2 분주비(1/PLLN)를 변경하기 위한 오차검출기(531)의 계산결과를 제2 통신기(532)로부터 수신한다.
적분기(527)는 제1 통신기(526)를 이용하여 수신된 오차검출기(531)의 계산결과를 시간 영역에서 적분하고, 그 적분결과를 이용하여 제1 분주비(1/PLLR)와 제2 분주비(1/PLLN)를 변경한다.
오차검출기(531)에서는 출력주파수(FOUT)를 설정주파수와 비교하여 오차를 계산하고, 그 계산결과를 제2 통신기(532)에 인가한다.
제2 통신기(532)는 오차검출기(531)로부터 제공된 계산결과를 제1 통신기(526)로 전송한다.
여기서, 제1 통신기(526) 및 제2 통신기(532)는 직렬통신 또는 병렬통신중 어느 하나의 통신방법을 이용하게 된다.
이러한 구조를 통해, 제1 분주비와 제2 분주비를 변경하여, 출력주파수(FOUT)가 설정주파수와 동일하게 정합될 수 있다. 즉, 출력주파수의 미세한 조정이 가능하다.
도 6은 본 발명의 또 다른 실시예에 따른 자동 주파수 제어 루프 회로의 개략적인 블록도이다.
도시된 바와 같이, 수신기(600)는 기준주파수(Fref)를 발진하는 소자를 포함하는 클록발진부(610), 기준주파수(Fref) 및 입력주파수(FIN)와 출력주파수(FOUT)를 보정하기 위한 제어신호를 입력받는 주파수합성부(620) 및 주파수합성부(620)에서 발진한 출력주파수(FOUT)의 오차를 검출하고, 검출된 오차를 보정하기 위한 제어신호를 주파수합성부(620)로 입력하기 위한 복조부(630)를 포함한다.
<구성설명>
클록발진부(610)는 기준주파수(Fref)를 발진하기 위한 발진소자를 포함한다.
주파수합성부(620)는 제1 분주기(621), 제2 분주기(625), 위상검출기(622), 전압제어발진기(623), 주파수변환기(624) 및 제어기(626)를 포함한다.
복조부(630)는 오차검출기(631) 및 적분기(632)를 포함한다.
<연결관계>
클록발진부(610)의 출력단은 제1 분주기(621)의 입력단과 연결된다.
제1 분주기(621)의 출력단은 위상검출기(622)의 (+)입력단에 연결된다.
위상검출기(622)의 출력단은 전압제어발진기(623)의 입력단에 연결된다.
전압제어발진기(623)의 출력단은 주파수변환기(624)의 제1 입력단과 제2 분 주기(625)의 입력단에 각각 연결된다.
제2 분주기(625)의 출력단은 위상검출기(622)의 (-)입력단에 연결된다.
주파수변환기(624)의 출력단은 오차검출기(631)의 입력단에 연결된다.
제어기(626)의 출력단은 제1 분주기(621)의 제어단과 제2 분주기(625)의 제어단에 각각 연결된다.
오차검출기(631)의 출력단은 적분기(632)의 입력단에 연결된다.
적분기(632)의 출력단은 제어기(626)의 입력단에 연결된다.
입력주파수(FIN)는 주파수변환기(624)의 제2 입력단에 연결된다.
출력주파수(FOUT)는 주파수변환기(624)의 출력단에서 출력된다.
<동작설명>
클록발진부(610)에서 기준주파수(Fref)를 발진하여 주파수합성부(620)에 공급한다.
제1 분주기(621)에서 기준주파수(Fref)를 제1 분주비(1/PLLR)로 곱(1/PLLR*Fref)하여 위상검출기(622)의 (+)입력단에 인가한다.
여기서, 제1 분주기(621)를 구성할 때 Fractional-N-PLL을 사용하여 제1 분주비(1/PLLR)를 실수의 영역으로 분주할 수 있다.
위상검출기(622)에서 (+)입력단으로 인가되는 제1 분주기(621)의 출력 주파 수(1/PLLR*Fref)와 (-)입력단으로 인가되는 제2 분주기(625)의 출력 주파수(1/PLLN*FLO)의 위상차를 검출하고, 그 결과를 전압제어발진기(623)의 입력단에 인가한다.
전압제어발진기(623)에서는 위상검출기(622)에서 검출된 위상차에 대응하여 발진주파수(FLO)를 발진하고, 제2 분주기(625)의 입력단과 주파수변환기(624)의 입력단에 각각 발진주파수(FLO)를 인가한다.
여기서, 발진주파수(FLO)는 제1 분주기(621)의 출력 주파수(1/PLLR*Fref)를 제2 분주비(1/PLLN)의 역수로 곱한 주파수(FLO = PLLN * Fref / PLLR)이다.
제2 분주기(625)는 발진주파수(FLO)를 제2 분주비(1/PLLN)로 곱(1/PLLN*FLO)하여 위상검출기(622)의 (-)입력단에 인가한다.
여기서, 제2 분주기(625)를 구성할 때 Fractional-N-PLL을 사용하여 제2 분주비(1/PLLN)를 실수의 영역으로 분주할 수 있다.
주파수변환기(624)는 전압제어발진기(623)의 발진주파수(FLO)와 입력주파수(FIN)를 혼합하여 출력주파수(FOUT)를 출력하고, 오차검출기(631)의 입력단에 출력주파수(FOUT)를 인가한다.
제어기(626)는 적분기(632)에서 적분결과에 의하여 제1 분주비(1/PLLR) 또는 제2 분주비(1/PLLN)를 변경한다.
오차검출기(631)에서는 출력주파수(FOUT)를 설정주파수와 비교하여 오차를 계산하고, 그 계산결과를 적분기(632)에 인가한다.
적분기(632)는 오차검출기(631)의 계산결과를 시간 영역에서 적분하고, 그 적분결과를 제어기(626)로 전송한다.
이러한 구조를 통해, 제1 분주비와 제2 분주비를 변경하여, 출력주파수(FOUT)가 설정주파수와 동일하게 정합될 수 있다. 즉, 출력주파수의 미세한 조정이 가능하다.
도 3 내지 도 6을 참조하여 전술한 바와 같이, 종래 기술에서 다수의 VCTCXO를 이용하여 CDMA 시스템과 DMB 시스템을 사용할 경우와는 달리, 하나의 클록발진부를 이용하여 제1 분주비 또는 제2 분주비를 변경하는 것으로 CDMA 시스템과 DMB 시스템에서 필요로 하는 주파수를 발진할 수 있게 된다.
도 7은 앞서 도시한 도 6의 제어기를 설명하기 위하여 도시한 블록도이다.
도시된 바와 같이, 제어기는 상임계값비교기(720), 하임계값비교기(730) 및 업다운카운터(710)를 포함한다.
AFC 제어값은 상입계값비교기(720)의 (+)단자와 하임계값비교기(730)의 (-)단자에 각각 인가되어 상임계값 또는 하임계값을 AFC 제어 값과 비교하게 된다.
상임계값비교기(720)의 (-)단자엔 최대임계값이 인가되고, 하임계값비교기(730)의 (+)단자엔 최소임계값이 인가된다.
이러한 구성에 의하여, 상임계값비교기(720)의 (+)단자에 인가되는 AFC 제어값이 상임계값보다 클 경우에는 상임계값비교기(720)의 업카운터 펄스신호(UP)가 발생하게된다.
같은 구성에 의하여, 하임계값비교기(730)의 (-)단자에 인가되는 AFC 제어값이 하임계값보다 작을 경우에는 하임계값비교기(730)의 다운카운터 펄스신호(DN)가 발생하게 된다.
상임계값비교기(720)의 출력단자는 업다운카운터(710)의 업단자에 연결되고, 하임계값비교기(730)의 출력단자는 업다운카운터(710)의 다운단자에 연결된다.
결국, 상임계값비교기(720)의 업카운터 펄스신호(UP)가 발생하면, 업다운카운터(710)의 업단자에 인가되어 업다운카운터(710)에서 출력 신호가 상향조정되고, 하임계값비교기(730)의 다운카운터 펄스신호(DN)가 발생하면, 업다운카운터(710)의 다운단자에 인가되어 업다운카운터(710)에서 출력 신호가 하향조정된다.
업다운카운터(710)의 출력단에 기존의 제1 또는 제2 분주비(PLLN, PLLR)의 값을 증가 또는 감소하도록 하여 제1 또는 제2 분주비(PLLN' , PLLR')로 변경한다.
여기서, 복조기에서의 전압의 인가는 극성을 반대로 인가할 수 있기에, 만약 반대로 인가할 경우에는 상임계값 및 하임계값이 반대의 극성으로 동작하는 것은 당업자라면 인지할 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하여, 자동 주파수 제어 루프 회로에서 초정밀도로 주파수 조정이 가능하다. 또한, 복수의 자동 주파수 제어 루프를 포함하는 시스템을 하나의 VCTCXO를 이용하여 구현할 수 있다.

Claims (15)

  1. 기준주파수를 발진하는 클록발진부;
    상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수간 위상차를 검출하는 위상검출기(Phase Detector), 상기 위상검출기에 의해 검출된 위상차에 대응하여 발진하는 전압제어발진기(Voltage Controlled Oscillator), 및 상기 전압제어발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기를 포함하는 주파수합성부; 및
    상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 상기 오차검출기의 검출치를 시간 영역에서 적분하는 적분기, 및 상기 적분기의 적분치를 이용하여 제어량을 계산하는 연산기를 포함하는 복조부;를 포함하고,
    상기 연산기의 제어량에 따라 제1 분주기의 분주비 또는 제2 분주기의 분주비를 변경하여 상기 출력주파수의 오차를 보정하는, 자동 주파수 제어 루프 회로.
  2. 제1항에 있어서,
    상기 제1 분주기 또는 제2 분주기는 Fractional-N-PLL이고,
    상기 제1 분주비 또는 제2 분주비는 실수인, 자동 주파수 제어 루프 회로.
  3. 제1항에 있어서,
    상기 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인, 자동 주파수 제어 루프 회로.
  4. 기준주파수를 발진하는 클록발진부;
    상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수간 위상차를 검출하기 위한 위상검출기, 상기 위상차에 대응하여 발진하는 전압제어발진기, 상기 제어전압발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기, 및 상기 제1 분주비와 제2 분주비를 변경하기 위한 제어신호를 수신하는 제1 통신기를 포함하는 주파수합성부; 및
    상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 상기 오차검출기의 검출치를 시간 영역에서 적분하는 적분기, 상기 적분기의 적분치를 이용하여 제어량을 계산하기 위한 연산기, 및 상기 연산기의 연산치를 상기 제1 통신기로 전달하기 위한 제2 통신기를 포함하는 복조부;를 포함하고, 상기 연산기의 제어량에 의하여 제1 분주기의 분주비 또는 제2 분주기의 분주비를 변경하여 출력주파수의 오차를 보정하는, 자동 주파수 제어 루프 회로.
  5. 제4항에 있어서,
    상기 제1 분주기 또는 제2 분주기는 Fractional-N-PLL이고,
    상기 제1 분주비 또는 제2 분주비는 실수인, 자동 주파수 제어 루프 회로.
  6. 제4항에 있어서,
    상기 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인, 자동 주파수 제어 루프 회로.
  7. 제4항에 있어서,
    상기 제1 통신기 및 제2 통신기는 직렬통신방식(Serial) 또는 병렬통신방식(Parallel) 중 어느 하나의 통신방식인, 자동 주파수 제어 루프 회로.
  8. 기준주파수로 발진하는 클록발진부;
    상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수 간 위상차를 검출하기 위한 위상검출기, 상기 위상차에 대응하여 발진하는 전압제어발진기, 상기 제어전압발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기, 오차검출기의 검출치를 수신하는 제1 통신기, 및 상기 제1 통신기를 통하여 수신된 오차검출기의 검출치를 시간 영역에서 적분하는 적분기를 포함하는 주파수합성부; 및
    상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 및 상기 오차검출기의 검출치를 제1 통신부에 전송하기 위한 제2 통신부를 포함하는 복조부;를 포함하고,
    상기 적분기는 오차검출기의 검출치를 시간 영역으로 적분하는 것에 의해 제1 분주비 또는 상기 제2 분주비를 변경하여 출력주파수의 오차를 보정하는, 자동 주파수 제어 루프 회로.
  9. 제8항에 있어서,
    상기 제1 분주기 또는 제2 분주기가 Fractional-N-PLL이고,
    상기 제1 분주비 또는 제2 분주비는 실수인, 자동 주파수 제어 루프 회로.
  10. 제8항에 있어서,
    상기 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인, 자동 주파수 제어 루프 회로.
  11. 제8항에 있어서,
    상기 제1 통신기 및 제2 통신기는 직렬통신방식 또는 병렬통신방식 중 어느 하나의 통신방식인, 자동 주파수 제어 루프 회로.
  12. 기준주파수로 발진하는 클록발진부;
    상기 기준주파수를 제1 분주비로 분주하여 출력하는 제1 분주기, 발진주파 수를 제2 분주비로 분주하여 출력하는 제2 분주기, 상기 제1 분주기의 출력 주파수와 제2 분주기의 출력 주파수 간 위상차를 검출하기 위한 위상검출기, 상기 위상차에 대응하여 발진하는 전압제어발진기, 상기 제어전압발진기의 발진주파수와 입력주파수를 혼합하여 출력주파수를 출력하는 주파수변환기, 및 상기 제1 분주비와 제2 분주비를 변경하기 위한 제어기를 포함하는 주파수합성부; 및
    상기 주파수변환기의 출력주파수를 설정주파수와 비교하여 오차를 검출하는 오차검출기, 및 상기 오차검출기의 검출치를 시간 영역에서 적분하는 적분기를 포함하는 복조부;를 포함하고, 상기 제어기는 적분기의 적분치를 이용하여 제1 분주비 또는 상기 제2 분주비 값을 변경하여 출력주파수의 오차를 보정하는, 자동 주파수 제어 루프 회로.
  13. 제12항에 있어서,
    상기 제1 분주기 또는 제2 분주기가 Fractional-N-PLL이고,
    상기 제1 분주비 또는 제2 분주비는 실수인, 자동 주파수 제어 루프 회로.
  14. 제12항에 있어서,
    상기 발진주파수는 제1 분주기의 출력 주파수를 제2 분주비의 역수로 곱한 주파수인, 자동 주파수 제어 루프 회로.
  15. 제12항에 있어서,
    상기 제어기는 적분기의 적분결과 값과 상한 임계값을 비교하는 상한 임계값 비교기;
    상기 적분기의 적분결과 값과 하한 임계값을 비교하는 하한 임계값 비교기, 및
    상기 상한 임계값 비교기의 출력값에 의하여 카운터가 일정 값만큼 증가하고, 상기 하한 임계값 비교기의 출력값에 의하여 카운터가 일정 값만큼 감소하는 업-다운카운터;를 포함하되,
    상기 업-다운카운터에 의하여 제1 분주비 또는 제2 분주비가 가감되는, 자동 주파수 제어 루프 회로.
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