KR101909200B1 - 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지 - Google Patents

수동소자가 형성된 지지 부재를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR101909200B1
KR101909200B1 KR1020110090196A KR20110090196A KR101909200B1 KR 101909200 B1 KR101909200 B1 KR 101909200B1 KR 1020110090196 A KR1020110090196 A KR 1020110090196A KR 20110090196 A KR20110090196 A KR 20110090196A KR 101909200 B1 KR101909200 B1 KR 101909200B1
Authority
KR
South Korea
Prior art keywords
support member
semiconductor chip
semiconductor
substrate
electrode
Prior art date
Application number
KR1020110090196A
Other languages
English (en)
Other versions
KR20130026800A (ko
Inventor
김현진
안종근
윤선필
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110090196A priority Critical patent/KR101909200B1/ko
Priority to US13/602,811 priority patent/US8796861B2/en
Publication of KR20130026800A publication Critical patent/KR20130026800A/ko
Application granted granted Critical
Publication of KR101909200B1 publication Critical patent/KR101909200B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은, 수동소자가 형성된 지지 부재를 포함하여, 평면 크기를 줄일 수 있고 용이한 배선 연결을 제공할 수 있는 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 기판; 기판 상에 적층된 복수의 제1 반도체칩들; 기판 및 복수의 제1 반도체칩들 중 최하층 제 1 반도체칩 사이에 위치하는 제 2 반도체칩; 및 복수의 제1 반도체 칩들을 지지하도록, 기판 및 복수의 제1 반도체칩들 중 최하층 제 1 반도체칩 사이에 위치하고, 수동 소자가 형성된 지지 부재;를 포함한다.

Description

수동소자가 형성된 지지 부재를 포함하는 반도체 패키지{Semiconductor package having supporting member including passive element}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 수동 소자가 형성된 지지 부재를 포함하는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 복수의 반도체칩들을 적층하여 하나의 패키지로 제품화 한 적층형 반도체 패키지가 제안되고 있다. 그러나, 적층되는 반도체칩들의 갯수가 많아지고 반도체칩들 상에 형성된 전극 패드들의 수가 많아짐에 따라서, 반도체칩들 사이의 연결이 어려워지거나 또는 반도체칩과 적층형 반도체 패키지의 배선이 형성된 기판과의 연결이 어려워지고 있고, 그 평면 크기의 축소가 어려워지고 있다.
본 발명의 기술적 사상이 이루고자 하는 하나의 과제는, 수동소자가 형성된 지지 부재를 포함하여, 평면 크기를 줄일 수 있고 용이한 배선 연결을 제공할 수 있는 반도체 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 적층된 복수의 제1 반도체칩들; 상기 기판 및 상기 복수의 제1 반도체칩들 중 최하층 제 1 반도체칩 사이에 위치하는 제 2 반도체칩; 및 상기 복수의 제1 반도체 칩들을 지지하도록, 상기 기판 및 상기 복수의 제1 반도체칩들 중 최하층 제 1 반도체칩 사이에 위치하고, 수동 소자가 형성된 지지 부재;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 제1 반도체 칩들의 평면 크기에 비하여 작은 평면 크기를 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 최하층 제 1 반도체칩의 바닥면에 의해서 전체적으로 덮여 있을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 일 측벽으로부터 돌출될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 기판과 전기적으로 연결될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 제2 반도체칩의 주위에 이격되어 배치된 복수의 지지 부재 세그먼트들을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 제2 반도체 칩을 둘러싸는 다각 기둥 형상을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 제2 반도체 칩으로부터 전력을 공급받고, 상기 제2 반도체칩을 통하여 접지될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 상기 제2 반도체 칩으로부터 전력을 공급받고, 상기 기판을 통하여 접지될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 수직 방향으로 배열된 제1 전극, 유전층, 및 제2 전극을 포함하는 판형 캐패시터 구조체일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 수평 방향으로 배열된 제1 전극, 유전층, 및 제2 전극을 포함하는 핑거형 캐패시터 구조체일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 수직 방향으로 배열된 제1 전극, 유전층, 및 제2 전극을 포함하는 핑거형 캐패시터 구조체일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 지지 부재는 캐패시터, 인덕터 및 저항기 중 적어도 어느 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 적층된 제1 반도체칩; 상기 기판 및 상기 제 1 반도체칩 사이에 위치하는 제 2 반도체칩; 및 상기 제1 반도체 칩을 지지하도록, 상기 기판 및 상기 제1 반도체칩 사이에 위치하고, 상기 제 2 반도체칩과 동일 레벨에 배치되고, 수동 소자가 형성된 지지 부재;를 포함한다.
본 발명의 반도체 패키지는, 제 1 반도체칩 아래에 그 크기 조절이 용이한 지지 부재를 개재시킴으로써, 제 2 반도체칩을 제 1 반도체칩들과 중첩되게 배치할 수 있다. 따라서 반도체 패키지의 풋프린트가 커지는 것을 막을 수 있고 그 결과 반도체 패키지의 집적도를 높일 수 있다.
또한, 상기 지지 부재가 수동 소자를 포함함으로써, 하기와 같은 효과를 제공할 수 있다. 첫째, 상기 지지 부재가 캐패시터를 포함하는 경우, 패키지 상의 디커플링 커패시터에 대한 필요성을 제거하고, 이에 따라 패키지 폼 팩터를 감소시킬 수 있다. 둘째로, 상기 지지 부재의 캐패시터는 패키지 위의 커패시터보다 훨씬 적은 임피던스를 가질 수 있다. 셋째, 지지 부재의 집적화로 인해, 전체 패키징 비용을 감소시킬 수 있다. 넷째, 지지 부재가 인덕터를 포함하는 경우, 상기 인덕터는 전력 전달 루프에서 사용될 수 있고, 빠른 과도현상(transient)에 응답하여 강한 전압 조절을 제공할 수 있으므로, 이에 따라 상호접속 기생 손실을 방지하여 전력 전달의 품질을 증가시킬 수 있다. 다섯째, 상기 지지 부재의 인덕터는 RF 또는 PLL(Phase-Locked Loop) 필터링 어플리케이션들에 작은 폼 팩터 및 높은 집적도를 제공할 수 있다. 여섯째, 지지 부재가 저항기를 포함하는 경우, 코어 및 입력/출력(I/O) 전력 전달에서 중요한 이슈를 야기하는 공진을 감쇠시킴으로써 공진 잡음(resonance noise)을 감소시킨다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지를 개략적으로 도시하는 측면도다.
도 2는 도 1의 반도체 패키지를 개략적으로 도시하는 상면도이다.
도 3 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 패키지들을 개략적으로 도시하는 측면도들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 측면도다.
도 9는 도 8의 반도체 패키지를 개략적으로 도시하는 상면도이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 패키지들을 개략적으로 도시하는 측면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 측면도다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 패키지들을 개략적으로 도시하는 측면도들이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지 내의 지지 부재의 다른 변형 예들을 나타내는 상면도들이다.
도 19 내지 도 24는 본 발명의 실시예들에 따른 지지 부재의 전기적 연결 관계를 설명하는 개략도이다.
도 25 내지 도 33은 본 발명의 실시예들에 따른 지지 부재의 다양한 실시예들을 도시하는 도면들이다.
도 34는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 35는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 36은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 37은 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
<관련출원들에 대한 상호참조>
본 출원은 동시 계류중(co-pending)이고 공통 양도된(commonly-assigned) 미국특허출원인, 최근호(Keun-ho Choi), 정명기(Myung-kee Chung), 김길수(Kil-soo Kim), 및 염근대(Kun-dae Yeom)를 발명자로 하여 ㈜삼성전자에 의하여 2009년6월15일 출원된 한국특허출원번호 제10-2009-0052942호의 "반도체 패키지, 스택 모듈, 카드 및 전자 시스템,"의 우선권의 이익을 주장하는, 최근호(Keun-ho Choi), 정명기(Myung-kee Chung), 김길수(Kil-soo Kim), 및 염근대(Kun-dae Yeom)를 발명자로 하여 Samsung Electronics Co., Ltd.에 의하여 2010년5월10일 출원된 미국특허출원번호 제12/776,789호의 "SEMICONDUCTOR PACKAGE, STACK MODULE, CARD, AND ELECTRONIC SYSTEM" 과 관련이 있고, 상기 출원들은 모두 본 명세서에서 참조로서 결합된다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지(1)를 개략적으로 도시하는 측면도다. 도 2는 도 1의 반도체 패키지(1)를 개략적으로 도시하는 상면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 기판(110), 제1 반도체칩들(140), 제2 반도체칩(150), 및 지지 부재(130)를 포함한다.
기판(110)은, 예를 들어, 인쇄회로기판, 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 기판(110)은 코어 보드(102), 코어 보드(102)의 상면 상의 제1 수지층(104) 및 코어 보드(102)의 하면 상의 제2 수지층(106)을 포함할 수 있다. 기판(110)은 서로 반대편에 위치하는 제1 측벽(112) 및 제2 측벽(114)을 포함할 수 있다.
제1 수지층(104) 내에는 제1 전극 핑거들(116), 제2 전극 핑거들(118), 및 제3 전극 핑거들(119)이 제공될 수 있다. 예를 들어, 제1 전극 핑거들(116), 제2 전극 핑거들(118), 및 제3 전극 핑거들(119)은 코어 보드(102) 상에 제1 수지층(104)으로부터 노출되도록 위치할 수 있다. 기판(110)은 회로 패턴(미도시)을 더 포함할 수 있고, 제1 전극 핑거들(116)의 일부, 제2 전극 핑거들(118)의 일부, 및 제3 전극 핑거들(119)의 일부는 이러한 회로 패턴에 의해서 서로 전기적으로 연결될 수 있다. 제1 전극 핑거들(116), 제2 전극 핑거들(118), 및 제3 전극 핑거들(119)의 갯수 및 위치는 예시적으로 제공되었고, 따라서 이 실시예의 범위를 제한하지 않는다.
복수의 제1 반도체칩들(140)은 접착 부재들(142)을 이용하여 기판(110) 상에 서로 적층될 수 있다. 제1 반도체칩들(140)은 내부에 집적회로를 포함할 수 있다. 예를 들어, 상기 집적회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 제1 반도체칩들(140)은 내부의 집적회로와 연결된 제1 전극 패드들(141)을 상면 (즉, 활성면(active surface)) 상에 포함할 수 있다.
제1 반도체칩들(140)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 제1 반도체칩들(140)은 모두 메모리칩들일 수 있다. 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이 경우, 제1 반도체칩들(140)은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가지거나 또는 서로 다른 크기를 가질 수도 있다. 제1 반도체칩들(140)의 갯수는 예시적으로 도시되었고 이 실시예의 범위를 제한하지 않는다.
제1 반도체칩들(140)은 제1 전극 패드들(141)을 노출하도록 순차적으로 오프셋되어 위치할 수 있다. 예를 들어, 제1 반도체칩들(140a, 140b, 140c, 140d, 140e)은 기판(110)의 제1 측벽(112)을 향하여 순차적으로 오프셋되어 위치하고, 제1 반도체칩들(140f, 140g, 140h)은 기판(110)의 제2 측벽(114)을 향하여 순차적으로 오프셋되어 위치할 수 있다. 제1 반도체칩들(140)의 이러한 오프셋은 예시적으로 도시되었고, 본 실시예의 범위를 제한하지 않는다. 예를 들어, 제1 반도체칩들(140)이 모두 한 방향으로 오프셋되어 위치하거나 또는 전술한 두 방향을 따라서 반복적으로 오프셋되어 위치할 수도 있다.
제1 반도체칩들(140)은 제1 연결 부재들(145)을 통하여 기판(110)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 부재들(145)은 본딩 와이어일 수 있다. 예를 들어, 제1 연결 부재들(145)은 기판(110)의 제1 전극 핑거들(116)과 제1 반도체칩(140a)의 제1 전극 패드들(141)을 직접 전기적으로 연결할 수 있다. 또한, 제1 연결 부재들(145)은 제1 반도체칩들(140a, 140b, 140c, 140d)의 제1 전극 패드들(141)을 서로 전기적으로 연결할 수 있다. 이에 따라, 제1 연결 부재들(145)을 통하여, 제1 반도체칩들(140a, 140b, 140c, 140d)은 기판(110)과 전기적으로 연결될 수 있다. 또한, 제1 연결 부재들(145)은 기판(110)의 제1 전극 핑거들(116)과 제1 반도체칩(140e)의 제1 전극 패드들(141)을 직접 전기적으로 연결할 수 있다. 또한, 제1 연결 부재들(145)은 제1 반도체칩들(140e, 140g, 140g, 140h)의 제1 전극 패드들(141)을 서로 전기적으로 연결할 수 있다. 이에 따라, 제1 연결 부재들(145)을 통하여, 제1 반도체칩들(140e, 140g, 140g, 140h)은 기판(110)과 전기적으로 연결될 수 있다.
지지 부재(130)는 제1 반도체칩들(140)을 지지하는 역할을 할 수 있다. 지지 부재(130)는 기판(110) 및 제1 반도체칩들(140) 사이에 제공될 수 있다. 예를 들어, 지지 부재(130)는 기판(110) 및 최하층에 위치한 제1 반도체칩(140a) 사이에 개재될 수 있다. 지지 부재(130)는 접착 부재(미도시)를 이용하여 기판(110) 상에 부착될 수 있다.
지지 부재(130)는 그 내부에 수동 소자를 포함할 수 있고, 예를 들어 캐패시터(capacitor), 저항기(resistor), 인덕터(inductor)를 포함할 수 있다. 지지 부재(130)는 디커플링(decoupling), 필터링(filtering), 공진 감쇠 및/또는 전압 조절(voltage regulation)과 같은 수많은 기능들을 제공할 수 있다. 지지 부재(130)가 커패시터인 경우에는, 디커플링 및 필터링 기능들을 제공할 수 있다. 상기 커패시터는 지지 부재(130)와 제1 반도체칩들(140) 사이의 임피던스를 매우 작게할 수 있으므로, 외부에 위치할 수 있는 일반적인 커패시터에 비하여 높은 성능을 제공할 수 있다. 지지 부재(130)가 인덕터인 경우에는, RF(radio frequency) 어플리케이션들(예를 들면, 무선 통신) 및 전력 전달 어플리케이션들에 유용할 수 있다. 지지 부재(130)가 저항기인 경우에는, 패키지 인덕턴스 및 온다이(on-die) 커패시턴스로부터의 공진을 감소시키는데 유용할 수 있다. 지지 부재(130)의 다양한 실시예는 도 24 내지 도 32를 참조하여 하기에 상세하게 설명하기로 한다.
지지 부재(130)는 제3 전극 핑거들(119)을 통하여 기판(110)에 전기적으로 연결될 수 있고, 기판(110)을 통하여 제2 반도체칩(150)과 전기적으로 연결될 수 있다. 지지 부재(130)는 제1 반도체칩들(140)로부터 전기적으로 절연될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니고, 지지 부재(130)가 제1 반도체칩들(140)과 전기적으로 연결되는 경우도 본 발명의 기술적 사상에 포함된다.
지지 부재(130)는 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어, 지지 부재(130)는 제1 측벽(112)에 가까운 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 이에 따라, 제1 반도체칩(140a)의 하면(예를 들어, 비활성면)의 일부가 지지 부재(130)에 의하여 덮이지 않고 노출될 수 있고, 오프셋 영역(OA)이 그 노출 부분 아래에 한정될 수 있다. 지지 부재(130)에 의하여 반도체 패키지(1)의 크기가 커지지 않도록, 지지 부재(130)의 평면 크기는 제1 반도체칩(140a)의 평면 크기보다 작을 수 있다. 여기에서 평면 크기라 함은 기판(110) 위에서 볼 때의 크기, 즉 기판(110)과 평행한 단면 크기를 지칭할 수 있다. 본 발명의 일부 실시예에서, 평면 크기는 풋프린트(footprint)를 지칭할 수도 있다.
지지 부재(130)의 다른 측벽들은 제1 반도체칩(140a)의 대응하는 측벽들과 동일 평면을 이루도록 정렬되거나 또는 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어, 지지 부재(130)의 상면은 제1 반도체칩(140a)의 하면에 의해서 전체적으로 덮일 수 있다. 즉, 지지 부재(130)는 제1 반도체칩(140a)의 일부 영역과 수직방향으로 전체적으로 중첩될 수 있다. 이 경우, 기판(110)의 위에서 볼 때, 지지 부재(130)는 제1 반도체칩(140a)에 가려서 보이지 않게 된다. 따라서 지지 부재(130)는 반도체 패키지(1)의 높이에 영향을 줄 뿐, 반도체 패키지(1)의 평면 크기에는 실질적으로 영향을 끼치지 않게 된다.
제2 반도체칩(150)은 기판(110) 상에 접착 부재(152)를 이용하여 부착될 수 있다. 제2 반도체칩(150)은 집적회로를 내부에 포함할 수 있다. 예를 들어, 제2 반도체칩(150)은 로직회로를 포함하는 로직칩일 수 있다. 이러한 로직칩은 메모리칩들을 제어하는 제어기일 수 있다. 제2 반도체칩(150)은 이러한 내부 집적회로와 전기적으로 연결된 제2 전극 패드들(151)을 포함할 수 있다. 이 경우, 제2 반도체칩(150)은 제1 반도체칩들(140)보다 작은 평면 크기를 가질 수 있다. 이에 따라, 제2 전극 패드들(151)은 제1 전극 패드들(141)보다 조밀하게 배치될 수 있다. 나아가 제2 반도체칩(150)의 기능이 복잡해짐에 따라 제2 전극 패드들(151)의 수가 더 늘어나고, 이에 따라 제2 전극 패드들(151)이 더 조밀하게 배치될 수 있다.
제2 반도체칩(150)은 제1 반도체칩(140a)의 아래에서 지지 부재(130)와 실질적으로 동등한 레벨에서 배치될 수 있다. 예를 들어, 제2 반도체칩(150)은 제1 반도체칩(140a) 아래의 오프셋 영역(OA) 내에서 지지 부재(130)와 근접하도록 배치될 수 있다. 이에 따라, 제2 반도체칩(150)의 적어도 일부분은 제1 반도체칩(140a)의 일부분과 수직 방향으로 중첩 배치될 수 있다. 지지 부재(130)의 평면 크기 및 오프셋 정도를 조절함으로써, 제2 반도체칩(150)과 제1 반도체칩(140a)의 중첩 정도가 조절될 수 있다. 이러한 중첩 배치로 인해서, 제2 반도체칩(150)의 평면 크기가 반도체 패키지의 평면 크기에 끼치는 영향을 줄일 수 있다.
제2 반도체칩(150)은 기판(110)의 제1 측벽(112) 방향으로 가장 크게 오프셋되어 위치한 제1 반도체칩(140e)의 일부분과 전체적으로 수직으로 중첩될 수 있다. 이 경우, 기판(110)의 위에서 볼 때, 제2 반도체칩(150)은 제1 반도체칩들(140)에 의해서 실질적으로 보이지 않게 된다. 따라서 제2 반도체칩(150)은 반도체 패키지의 평면 크기를 증가시키지 않게 된다.
이 실시예의 변형된 예에서, 제2 반도체칩(150)이 제1 반도체칩(140e)에 의해서 전체적으로 가려지지 않을 수도 있다. 이 경우, 제2 반도체칩(150)의 돌출 부분을 최소화함으로써 반도체 패키지의 평면 크기의 증가를 최소화할 수 있다.
제2 반도체칩(150)은 제2 연결 부재들(155)을 통하여 기판(110)과 전기적으로 연결될 수 있다. 예를 들어, 제2 연결 부재들(155)은 본딩 와이어일 수 있다. 예를 들어, 제2 연결 부재들(155)은 기판(110)의 제2 전극 핑거들(118)과 제2 반도체칩(150)의 제2 전극 패드들(151)을 직접 전기적으로 연결할 수 있다. 제2 연결 부재들(155)의 배치를 용이하게 하기 위해서, 기판(110)으로부터의 지지 부재(130)의 높이는 기판(110)으로부터의 제2 반도체칩(150)의 높이보다 클 수 있다. 이에 따라, 제2 반도체칩(150)과 제1 반도체칩(140a) 사이에 이격 간격(G)이 존재할 수 있다.
제2 전극 핑거들(118)의 일부는 기판(110)의 내부 회로(미도시)를 통하여 제1 전극 핑거들(116)과 전기적으로 연결될 수 있고, 이에 따라, 제2 반도체칩(150)과 제1 반도체칩들(140)이 전기적으로 연결될 수 있다. 또한, 제2 전극 핑거들(118)의 일부는 기판(110)의 내부 회로(미도시)를 통하여 제3 전극 핑거들(119)과 전기적으로 연결될 수 있고, 이에 따라, 제2 반도체칩(150)과 지지 부재(130)가 전기적으로 연결될 수 있다.
몰딩 부재(170)는 제1 반도체칩들(140) 및 제2 반도체칩(150)을 덮도록 기판(110) 상에 제공될 수 있다. 또한, 몰딩 부재(170)는 지지 부재(130)를 덮을 수 있다. 예를 들어, 몰딩 부재(170)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드를 포함할 수 있다.
본 실시예에서, 제2 반도체칩(150)은 기판(110)의 바로 위에 적층될 수 있다. 따라서 제2 반도체칩(150)을 최상층의 제1 반도체칩(140h) 위에 배치하는 경우보다, 제2 연결 부재들(155)의 길이를 작게 할 수 있다. 이에 따라, 조밀하게 배치된 제2 전극 패드들(151)에 제2 연결 부재들(155)을 연결하는 작업이 더 용이해질 수 있다. 또한, 제2 연결 부재들(155)의 길이가 작아짐에 따라서, 이후의 몰딩 단계에서 와이어 스위핑에 의해서 야기될 수 있는 제2 연결 부재들(155)이 서로 접촉되는 것을 방지할 수 있다.
제2 반도체칩(150)을 기판(110)의 바로 위에 배치함으로써, 제2 반도체칩(150)과 기판(110)의 전기적 연결 신뢰성을 높일 수 있다. 또한, 제2 반도체칩(150)을 제1 반도체칩들(140)의 일부분과 중첩되도록 배치함으로써, 반도체 패키지의 풋프린트가 커지는 것을 막을 수 있어서 반도체 패키지의 평면 크기를 축소할 수 있다.
도 3 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 패키지들(1a, 1b, 1c, 1d, 1e)을 개략적으로 도시하는 측면도들이다. 본 실시예들에 따른 반도체 패키지들(1a, 1b, 1c, 1d, 1e)은 도 1의 반도체 패키지(1)에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 3을 참조하면, 반도체 패키지(1a)는 플립칩(flip chip) 타입으로 기판(110) 상에 적층되는 제2 반도체칩(150a)을 포함할 수 있다. 제2 반도체칩(150a)은 활성면이 기판(110)을 향하도록 배치되고, 제2 전극 패드들(151a) 및 범프들(155a)을 통하여 기판(110)의 제2 본딩 핑거들(118a)과 전기적으로 연결될 수 있다. 범프들(155a)은 솔더 볼 등일 수 있다.
선택적으로, 범프들(155a)의 크기를 조절하여, 제2 반도체칩(150a)의 상측과 과 제1 반도체칩(140a)의 하측을 서로 접촉시킬 수 있다. 이 경우, 지지 부재(130)와 제2 반도체칩(150)이 함께 제1 반도체칩들(140)을 지지할 수 있어서, 반도체 패키지의 견고성이 증대될 수 있다. 제2 반도체칩(150a)의 상측과 제1 반도체칩(140a)의 하측은 접착 부재(142)를 이용하여 서로 부착시킬 수 있다. 또는, 제2 반도체칩(150a)과 제1 반도체칩(140a) 사이에 상술한 바와 같은 이격 간격이 존재할 수 있다.
도 4를 참조하면, 반도체 패키지(1b)는 제2 반도체칩(150b)을 포함할 수 있다. 제2 반도체칩(150b)은 제2 반도체칩(150b)을 관통하는 제2 연결 부재(155b)를 통하여 기판(110)의 제2 본딩 핑거들(118a)과 전기적으로 연결될 수 있다. 이러한 제2 연결 부재(155b)는 관통 전극(TSV, through silicon via)으로 불릴 수도 있다.
도 5를 참조하면, 반도체 패키지(1c)는 기판(110c)을 포함할 수 있다. 기판(110c)은 제1 수지층(104) 내에 리세스 영역(105)을 포함할 수 있다. 제2 반도체칩(150)은 리세스 영역(105) 내의 코어 보드(102) 상에 접착 부재(152)를 이용하여 부착될 수 있다. 따라서 제2 반도체칩(150)은 지지 부재(130)보다 낮은 레벨에 배치될 수 있다. 이 경우, 제2 반도체칩(150)과 제1 반도체칩(140a) 사이의 이격 간격(G)이 도 1에 도시된 실시예의 경우보다 커질 수 있다. 이에 따라, 제2 연결 부재들(155)의 형성이 보다 용이해질 수 있다.
도 6을 참조하면, 반도체 패키지(1d)는 지지 부재(130d)를 포함할 수 있다. 지지 부재(130d)는 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어, 지지 부재(130d)는 제1 측벽(112)에 가까운 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 반면, 지지 부재(130d)의 다른 측벽들 중 적어도 어느 하나는 제1 반도체칩(140a)의 대응하는 측벽들로부터 돌출되도록 위치할 수 있다. 예를 들어, 지지 부재(130d)는 제2 측벽(114)에 가까운 제1 반도체칩(140a)의 적어도 일 측벽으로부터 돌출되도록 위치할 수 있다. 지지 부재(130d)는 제3 전극 핑거들(119)을 통하여 기판(110)에 전기적으로 연결될 수 있다. 또한, 지지 부재(130d)는 본딩 와이어와 같은 지지 부재 연결 부재(145d)를 통하여 기판(110)의 제4 전극 핑거들(119d)에 전기적으로 연결될 수 있다.
도 7을 참조하면, 반도체 패키지(1e)는 지지 부재(130e)를 포함할 수 있다. 지지 부재(130e)는 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어, 지지 부재(130e)는 제1 측벽(112)에 가까운 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 반면, 지지 부재(130e)의 다른 측벽들 중 적어도 어느 하나는 제1 반도체칩(140a)의 대응하는 측벽들로부터 내부 방향으로 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어, 지지 부재(130e)는 제2 측벽(114)에 가까운 제1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 지지 부재(130e)는 제3 전극 핑거들(119)을 통하여 기판(110)에 전기적으로 연결될 수 있다.
또한, 반도체 패키지(1e)는 지지 부재(130e)와 이격되어 기판(110) 상에 위치한 추가적인 수동 소자(160e)를 포함할 수 있다. 수동 소자(160e)는 캐패시터, 저항기, 인덕터를 포함할 수 있다. 수동 소자(160e)의 적어도 일부분은 제1 반도체칩(140a)의 일부분과 수직으로 중첩될 수 있다. 따라서 기판(110)의 위에서 볼 때 수동 소자(160e)는 제1 반도체칩들(140)에 의해서 전체적으로 덮일 수 있다. 이에 따라, 수동 소자(160e)는 반도체 패키지의 평면 크기에 영향을 주지 않는다. 수동 소자(160e)는 수동 소자 전극 핑거(162e)에 의하여 기판(110)과 전기적으로 연결될 수 있다. 수동 소자(160e)와 제2 반도체칩(150)의 위치가 서로 바뀌는 경우도 본 발명의 기술적 사상에 포함된다.
또한, 도 5 내지 도 7에 도시된 실시예와 도 3 및 도 4에 도시된 실시예가 조합된 경우도 본 발명의 기술적 사상에 포함된다. 즉, 제2 반도체칩(150)이 플립칩이거나, 제2 연결 부재들(155)가 솔더볼 또는 관통 전극인 경우도 본 발명의 기술적 사상에 포함된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지(2)를 개략적으로 도시하는 측면도다. 도 9는 도 8의 반도체 패키지(2)를 개략적으로 도시하는 상면도이다.
도 8 및 도 9를 참조하면, 반도체 패키지(2)는 기판(210), 제1 반도체칩들(240), 제2 반도체칩(250), 및 지지 부재(230)를 포함한다.
기판(210)은, 예를 들어, 인쇄회로기판, 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 기판(210)은 코어 보드(202), 코어 보드(202)의 상면 상의 제1 수지층(204) 및 코어 보드(202)의 하면 상의 제2 수지층(206)을 포함할 수 있다. 기판(210)은 서로 반대편에 위치하는 제1 측벽(212) 및 제2 측벽(214)을 포함할 수 있다. 제1 수지층(204) 내에는 제1 전극 핑거들(216), 제2 전극 핑거들(218), 및 제 3 전극 핑거들(219)이 배치될 수 있다. 기판(210)에 대한 설명은 도 1의 기판(110)에 대한 설명을 더 참조할 수 있다.
복수의 제1 반도체칩들(240)은 접착 부재들(242)을 이용하여 기판(210) 상에 서로 적층될 수 있다. 제1 반도체칩들(240)은 내부에 메모리 회로 또는 로직 회로와 같은 집적회로를 포함할 수 있다. 제1 반도체칩들(240)은 도 1과 달리 지그재그 형태로 오프셋되어 위치할 수 있다. 이에 따라, 제1 반도체칩들(240a, 240c, 240e, 240g)의 제1 전극 패드들(241)은 기판(210)의 제1 측벽(212)에 인접한 가장자리 상에 배치되고, 제1 반도체칩들(240b, 240d, 240f, 240h)의 제1 전극 패드들(241)은 기판(210)의 제2 측벽(214)에 인접한 가장자리 상에 배치될 수 있다.
제1 반도체칩들(240)은 제1 연결 부재들(245)을 통하여 기판(210)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 부재들(245)은 본딩 와이어일 수 있다. 예를 들어, 제1 연결 부재들(245)은 기판(210)의 제1 전극 핑거들(216)과 제1 반도체칩들(240)의 제1 전극 패드들(241)을 직접 전기적으로 연결할 수 있다. 예를 들어, 제1 반도체칩들(240a, 240c, 240e, 240g)의 제1 전극 패드들(241)은 기판(210)의 제1 측벽(212)에 인접한 제1 전극 핑거들(216)에 전기적으로 연결될 수 있고, 제1 반도체칩들(240b, 240d, 240f, 240h)의 제1 전극 패드들(241)은 기판(210)의 제2 측벽(214)에 인접한 제1 전극 핑거들(216)에 전기적으로 연결될 수 있다. 제1 반도체칩들(240)은 도 1의 제1 반도체칩들(140)에 대한 설명을 더 참조할 수 있다.
지지 부재(230)는 제1 반도체칩들(240)을 지지하는 역할을 할 수 있다. 지지 부재(230)는 기판(210) 및 제1 반도체칩들(240) 사이에 제공될 수 있다. 예를 들어, 지지 부재(230)는 기판(210) 및 최하층에 위치한 제1 반도체칩(240a) 사이에 개재될 수 있다. 지지 부재(230)는 접착 부재(미도시)를 이용하여 기판(210) 상에 부착될 수 있다.
지지 부재(230)는 그 내부에 수동 소자를 포함할 수 있고, 예를 들어 캐패시터, 저항기, 인덕터를 포함할 수 있다. 지지 부재(230)가 캐패시터를 포함하는 경우에는, 지지 부재(230)는 제2 반도체칩(250)과 전기적으로 연결되어, 신호 노이즈를 감쇄하는 디커플링 캐패시터의 기능을 수행할 수 있다. 지지 부재(230)는 제3 전극 핑거들(219)을 통하여 기판(210)에 전기적으로 연결될 수 있고, 기판(210)을 통하여 제2 반도체칩(250)과 전기적으로 연결될 수 있다. 지지 부재(230)는 제1 반도체칩들(240)로부터 전기적으로 절연될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니고, 지지 부재(230)가 제1 반도체칩들(240)과 전기적으로 연결되는 경우도 본 발명의 기술적 사상에 포함된다.
지지 부재(230)는 제1 반도체칩(240a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어 제2 측벽(214)에 가까운 제1 반도체칩(240a)의 적어도 일 측벽으로부터 내부 방향으로 오프셋되어 위치할 수 있다. 이에 따라, 제1 반도체칩(240a)의 하면(예를 들어, 비활성면)의 일부가 지지 부재(230)에 의하여 덮이지 않고 노출될 수 있고, 오프셋 영역(OA)이 그 노출 부분 아래에 한정될 수 있다. 지지 부재(230)에 의하여 반도체 패키지(2)의 크기가 커지지 않도록, 지지 부재(230)의 평면 크기는 제1 반도체칩(240a)의 평면 크기보다 작을 수 있다. 여기에서 평면 크기라 함은 기판(210) 위에서 볼 때의 크기, 즉 기판(210)과 평행한 단면 크기를 지칭할 수 있다. 본 발명의 일부 실시예에서, 평면 크기는 풋프린트(footprint)를 지칭할 수도 있다.
지지 부재(230)의 다른 측벽들은 제1 반도체칩(240a)의 대응하는 측벽들과 동일 평면을 이루도록 정렬되거나 또는 내부 방향으로 오프셋되어 위치할 수 있다. 예를 들어, 지지 부재(230)의 상면은 제1 반도체칩(240a)의 하면에 의해서 전체적으로 덮일 수 있다. 즉, 지지 부재(230)는 제1 반도체칩(240a)의 일부 영역과 수직방향으로 전체적으로 중첩될 수 있다. 이 경우, 기판(210)의 위에서 볼 때, 지지 부재(230)는 제1 반도체칩(240a)에 가려서 보이지 않게 된다. 따라서 지지 부재(230)는 반도체 패키지(2)의 높이에 영향을 줄 뿐, 반도체 패키지(2)의 평면 크기에는 실질적으로 영향을 끼치지 않게 된다. 지지 부재(230)는 도 1의 실시예에서 설명한 지지 부재(130)에 대한 설명을 더 참조할 수 있다.
제2 반도체칩(250)은 기판(210) 상에 접착 부재(252)를 이용하여 부착될 수 있다. 제2 반도체칩(250)은 로직칩과 같은 집적회로를 내부에 포함할 수 있다. 제2 반도체칩(250)은 이러한 내부 집적회로와 전기적으로 연결된 제2 전극 패드들(251)을 포함할 수 있다. 이 경우, 제2 반도체칩(250)은 제1 반도체칩들(240)보다 작은 평면 크기를 가질 수 있다. 이에 따라, 제2 전극 패드들(251)은 제1 전극 패드들(241)보다 조밀하게 배치될 수 있다. 나아가 제2 반도체칩(250)의 기능이 복잡해짐에 따라 제2 전극 패드들(251)의 수가 더 늘어나고, 이에 따라 제2 전극 패드들(251)이 더 조밀하게 배치될 수 있다.
제2 반도체칩(250)은 제1 반도체칩(240a)의 아래에서 지지 부재(230)와 실질적으로 동등한 레벨에서 배치될 수 있다. 예를 들어, 제2 반도체칩(250)은 제1 반도체칩(240a) 아래의 오프셋 영역(OA) 내에서 지지 부재(230)와 근접하도록 배치될 수 있다. 이에 따라, 제2 반도체칩(250)의 적어도 일부분은 제1 반도체칩(240a)의 일부분과 수직 방향으로 중첩 배치될 수 있다. 지지 부재(230)의 평면 크기 및 오프셋 정도를 조절함으로써, 제2 반도체칩(250)과 제1 반도체칩(240a)의 중첩 정도가 조절될 수 있다. 이러한 중첩 배치로 인해서, 제2 반도체칩(250)의 평면 크기가 반도체 패키지의 평면 크기에 끼치는 영향을 줄일 수 있다. 제2 반도체칩(250)은 도 1의 실시예에서 설명한 제2 반도체칩(150)에 대한 설명을 더 참조할 수 있다.
몰딩 부재(270)는 제1 반도체칩들(240) 및 제2 반도체칩(250)을 덮도록 기판(210) 상에 형성될 수 있다. 또한, 몰딩 부재(270)는 지지 부재(230)를 덮을 수 있다.
도 8에 도시된 제2 반도체칩(250)을 대신하여, 도 3에 도시된 제2 반도체칩(150a) 또는 도 4에 도시된 제2 반도체칩(150b)이 적용된 경우도 본 발명의 기술적 사상에 포함된다. 또한 도 8에 도시된 기판(210)을 대신하여, 도 5에 도시된 기판(110c)이 적용된 경우도 본 발명의 기술적 사상에 포함된다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 패키지들(3, 4, 5)을 개략적으로 도시하는 측면도들이다. 본 실시예들에 따른 반도체 패키지들(3, 4, 5)은 상술한 실시예들의 반도체 패키지들에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 10을 참조하면, 반도체 패키지(3)은 서로 수직으로 정렬된 제1 반도체칩들(340)을 포함할 수 있다. 예를 들어, 제1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h)은 동종 제품이고, 동일한 크기를 갖고, 그 단부들이 서로 수직으로 동일 평면을 가지도록 정렬될 수 있다. 즉, 제1 반도체칩들(340)은 오프셋없이 정렬될 수 있다. 이 경우, 제1 반도체칩들(340)을 기판(310)에 전기적으로 연결하는 제 1 연결 부재들(345)은 전극 패드들(341)로부터 접착 부재들(342) 사이를 관통하여 기판(310)의 제1 전극 핑거들(316)과 전기적으로 연결될 수 있다. 지지 부재(330)와 제2 반도체칩(350)은 도 8의 실시예에서의 설명을 더 참조할 수 있다.
도 11을 참조하면, 반도체 패키지(4)는 서로 수직으로 정렬된 제1 반도체칩들(440)을 포함할 수 있다. 예를 들어, 제1 반도체칩들(440a, 440b, 440c, 440d, 440e, 440f, 440g, 440h)은 동종 제품이고, 동일한 크기를 가지고, 그 단부들이 서로 수직으로 동일 평면을 가지도록 정렬될 수 있다. 즉, 제1 반도체칩들(440)은 오프셋없이 정렬될 수 있다. 이 경우, 제1 반도체칩들(440)을 기판(410)에 전기적으로 연결하는 제1 연결 부재들(445)은 관통 전극의 형상을 가질 수 있다. 즉, 제1 연결 부재들(445)은 제1 반도체칩들(440), 접착 부재들(442), 및 지지 부재(430)를 관통하도록 형성될 수 있다. 제1 연결 부재들(445)은 기판(410)의 제1 전극 핑거들(416)과 전기적으로 연결될 수 있다. 지지 부재(430)와 제2 반도체칩(450)은 도 8의 실시예에서의 설명을 더 참조할 수 있다.
도 12를 참조하면, 반도체 패키지(5)는 도 1에 도시된 실시예와 도 9에 도시된 실시예의 조합된 형태를 가질 수 있다. 제1 반도체칩들(540)의 일부의 제1 반도체칩들(540a, 540b, 540c, 540d)은 서로 수직으로 정렬될 수 있고, 오프셋없이 정렬될 수 있다. 반면, 제1 반도체칩들(540)의 다른 일부의 제1 반도체칩들(540e, 540f, 540g, 540h)은 순차적으로 오프셋되어 위치할 수 있거나, 지그재그 형태로 오프셋되어 위치할 수 있다. 제1 반도체칩들(540a, 540b, 540c, 540d)을 기판(510)에 전기적으로 연결하는 제1 연결 부재들(545)은 관통 전극의 형상을 가질 수 있다. 상기 관통 전극의 형상을 가지는 제1 연결 부재들(545a)에 대한 설명은 도 11의 실시예를 참조할 수 있다. 반면, 제1 반도체칩들(540e, 540f, 540g, 540h)을 기판(510)에 전기적으로 연결하는 제1 연결 부재들(545b)은 본딩 와이어일 수 있다. 상기 본딩 와이어의 형상을 가지는 제1 연결 부재들(545b)에 대한 설명은 도 1의 실시예를 참조할 수 있다.
도 10 내지 도 12에 도시된 제2 반도체칩(350, 450. 550)을 대신하여, 도 3에 도시된 제2 반도체칩(150a) 또는 도 4에 도시된 제2 반도체칩(150b)이 적용된 경우도 본 발명의 기술적 사상에 포함된다. 또한 도 10 내지 도 12에 도시된 기판(310, 410, 510)을 대신하여, 도 5에 도시된 기판(110c)이 적용된 경우도 본 발명의 기술적 사상에 포함된다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지(6)를 개략적으로 도시하는 측면도다. 이 실시예에 따른 반도체 패키지(6)는 상술한 실시예들의 반도체 패키지들에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 13을 참조하면, 반도체 패키지(6)는 코어 보드(602), 제1 수지층(604) 및 제2 수지층(606)을 포함하는 기판(610)을 포함할 수 있다. 기판(610)은 제1 전극 핑거들(616) 및 제2 전극 핑거들(618)을 포함할 수 있다. 기판(610)은 도 1의 기판(110)에 대한 설명을 더 참조할 수 있다. 제1 반도체칩들(640)은 전극 패드들(641)을 노출하도록 순차적으로 오프셋되어 위치할 수 있다. 예를 들어, 제1 반도체칩들(640a, 640b, 640c)은 기판(610)의 제2 측벽(614)을 향하여 순차적으로 오프셋되어 위치하고, 제1 반도체칩들(640d, 640e, 640f)은 기판(610)의 제1 측벽(612)을 향하여 순차적으로 오프셋되어 위치할 수 있다. 제1 반도체칩들(640)은 제1 연결 부재들(645)을 통하여 기판(610)의 제1 전극 핑거들(616)과 전기적으로 연결될 수 있다.
지지 부재(630)는 제1 반도체칩들(640c, 640d) 사이에 개재될 수 있고, 제1 반도체칩들(640d, 640e, 640f)을 지지하는 역할을 할 수 있다. 지지 부재(630)의 평면 크기는 제1 반도체칩(640d)의 평면 크기보다 작을 수 있다. 지지 부재(630)는 제1 반도체칩(640d)에 의해서 덮이도록 배치될 수 있다. 지지 부재(630)는 솔더볼 연결 부재(632)를 통하여 제1 반도체칩(640c)과 전기적으로 연결될 수 있고, 제1 연결 부재들(145)을 통하여 기판(610)에 전기적으로 연결될 수 있다.
제2 반도체칩(650)은 제1 반도체칩들(640c, 640d) 사이에 개재될 수 있고, 지지 부재(630)와 실질적으로 동일 레벨에 배치될 수 있다. 제2 반도체칩(650)은 제2 연결 부재들(655)을 통하여 기판(610)의 제2 전극 핑거들(618)과 전기적으로 연결될 수 있다. 또는, 제2 반도체칩(650)은 솔더볼 연결부재(645a)를 통하여 제1 반도체칩(640c)과 전기적으로 연결될 수 있고, 제1 연결 부재들(145)을 통하여 기판(610)에 전기적으로 연결될 수 있다. 제2 반도체칩(650)의 적어도 일부분은 제1 반도체칩(640d)의 일부분과 수직으로 중첩되도록 위치할 수 있다. 나아가, 제2 반도체칩(650)은 제1 반도체칩(640c)과 수직으로 전체적으로 중첩되도록 위치할 수 있다.
몰딩 부재(670)는 제1 반도체칩들(640), 제2 반도체칩(650), 및 지지 부재(630)의 적층 구조를 덮도록 기판(610) 상에 형성될 수 있다.
한편, 본 실시예의 변형된 예로서, 제2 반도체칩(650) 및 지지 부재(630)는 제1 반도체칩들(640c, 640d)의 사이가 아닌 다른 층, 예를 들어 제1 반도체칩들(640a, 640b)의 사이에 실질적으로 동일 레벨에 배치되는 경우도 본 발명의 기술적 사상에 포함된다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 반도체 패키지들(7, 8)을 개략적으로 도시하는 측면도들이다.
도 14를 참조하면, 반도체 패키지(7)는 도 1의 반도체 패키지(1)를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 14를 참조하면, 반도체 패키지(7)는 스택 모듈 구조를 가질 수 있고, 제1 반도체 패키지(770) 및 제1 반도체 패키지(770) 상에 적층된 제2 반도체 패키지(780)를 포함할 수 있다. 제1 반도체 패키지(770)는 도 1의 반도체 패키지(1)와 실질적으로 유사한 구조를 가질 수 있다. 다만, 제1 기판(710)은 하면 상에 범프 패드들(711)을 더 포함할 수 있고, 범프 패드들(711) 상에는 제1 범프들(790)이 더 연결될 수 있다. 나아가, 최상부에 배치된 제1 반도체칩(740h) 상에는 제1 반도체칩(740h)과 전기적으로 연결된 재배선 라인(792)이 더 배치될 수 있다.
제2 반도체 패키지(780)는 제2 기판(710a2) 및 제2 기판(710a2) 상에 서로 적층된 제3 반도체칩들(741)을 포함할 수 있다. 제3 반도체칩들(741)은 제3 연결 라인들(746)을 통하여 제2 기판(710a2)과 연결될 수 있다. 제2 기판(710a2)은 제2 범프들(790a2)을 통하여 제1 반도체 패키지(770)의 재배선 라인(792)과 연결될 수 있다. 이에 따라서, 제2 반도체 패키지(780)가 제1 반도체 패키지(770)와 전기적으로 연결될 수 있다. 즉, 제3 반도체칩들(741)과 제1 반도체칩들(740)이 전기적으로 연결될 수 있다.
지지 부재(730)는 제1 반도체칩들(740)을 지지하는 역할을 할 수 있다. 지지 부재(730)는 기판(710) 및 제1 반도체칩들(740) 사이에 제공될 수 있다. 또한, 도시되지 않았지만, 제2 반도체 패키지(780) 내에 제3 반도체칩들(741)을 지지하는 추가적인 지지부재(미도시)를 포함하는 경우도 본 발명의 기술적 사상에 포함된다.
도 15를 참조하면, 반도체 패키지(8)는 도 8의 반도체 패키지(2)를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 15를 참조하면, 반도체 패키지(8)는 스택 모듈 구조를 가질 수 있고, 제1 반도체 패키지(870) 및 제1 반도체 패키지(870) 상에 적층된 제2 반도체 패키지(880)를 포함할 수 있다. 제1 반도체 패키지(870)는 도 8의 반도체 패키지(2)와 실질적으로 유사한 구조를 가질 수 있다. 다만, 제1 기판(810)은 하면 상에 범프 패드들(811)을 더 포함할 수 있고, 범프 패드들(811) 상에는 제1 범프들(890)이 더 연결될 수 있다. 나아가, 최상부에 배치된 제1 반도체칩(840h) 상에는 제1 반도체칩(840h)과 전기적으로 연결된 재배선 라인(892)이 더 배치될 수 있다.
제2 반도체 패키지(880)는 제2 기판(810a2) 및 제2 기판(810a2) 상에 서로 적층된 제3 반도체칩들(841)을 포함할 수 있다. 제3 반도체칩들(841)은 제3 연결 라인들(846)을 통하여 제2 기판(810a2)과 연결될 수 있다. 제2 기판(810a2)은 제2 범프들(890a2)을 통하여 제1 반도체 패키지(870)의 재배선 라인(892)과 연결될 수 있다. 이에 따라서, 제2 반도체 패키지(880)가 제1 반도체 패키지(870)와 전기적으로 연결될 수 있다. 즉, 제3 반도체칩들(841)과 제1 반도체칩들(840)이 전기적으로 연결될 수 있다.
지지 부재(830)는 제1 반도체칩들(840)을 지지하는 역할을 할 수 있다. 지지 부재(830)는 기판(810) 및 제1 반도체칩들(840) 사이에 제공될 수 있다. 또한, 도시되지 않았지만, 제2 반도체 패키지(880) 내에 제3 반도체칩들(841)을 지지하는 추가적인 지지부재(미도시)를 포함하는 경우도 본 발명의 기술적 사상에 포함된다.
또한, 본 명세서에 상술한 반도체 패키지가 스택 모듈 구조를 가지는 모든 경우도 본 발명의 기술적 사상에 포함된다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지 내의 지지 부재의 다른 변형 예들을 나타내는 상면도들이다. 간명한 설명을 위하여, 지지부재를 제외한 다른 구성 요소들은 도 1 및 도 2의 실시예와 동일한 경우에 대하여 예시적으로 설명하기로 한다. 따라서, 도 16 내지 도 18의 지지 부재가 상술한 다른 실시예들에 적용되는 경우도 본 발명의 기술적 사상에 포함된다. 또한, 도 16 내지 도 18에서 제1 반도체칩(140a) 상측에 위치하는 구성요소는 생략되어 있음에 유의한다.
도 16을 참조하면, 지지 부재(930)는 제1 및 제2 지지 부재 세그먼트들(931, 932)를 포함할 수 있다. 제1 및 제2 지지 부재 세그먼트들(931, 932)은 제2 반도체칩(150) 주위에 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 지지 부재 세그먼트들(931, 932)은 제2 반도체칩(150)의 양측에 배치될 수 있고, 또한 제1 반도체칩(140a)의 중심을 기준으로 대칭되게 배치될 수 있다. 이러한 대칭 구조의 지지 부재(930)는 힘의 균등 분배를 통하여 제1 반도체칩(140a)을 안정적으로 지지할 수 있다. 상술한 바와 같이, 제1 및 제2 지지 부재 세그먼트들(931, 932) 중 적어도 어느 하나는 수동 소자를 포함할 수 있다.
도 17을 참조하면, 지지 부재(930a)는 제1 내지 제4 지지 부재 세그먼트들(931a, 932a, 933a, 934a)을 포함할 수 있다. 제1 내지 제4 지지 부재 세그먼트들(931a, 932a, 933a, 934a)은 제2 반도체칩(150) 주위에 이격되어 배치될 수 있다. 예를 들어, 제1 내지 제4 지지 부재 세그먼트들(931a, 932a, 933a, 934a)은 제2 반도체칩(150)의 네 개에 측에 각각 배치될 수 있고, 또한 제1 반도체칩(140a)의 중심을 기준으로 대칭되게 배치될 수 있다. 이러한 대칭 구조의 지지 부재(930a)는 힘의 균등 분배를 통하여 제1 반도체칩(140a)을 안정적으로 지지할 수 있다. 상술한 바와 같이, 제1 내지 제4 지지 부재 세그먼트들(931a, 932a, 933a, 934a) 중 적어도 어느 하나는 수동 소자를 포함할 수 있다.
도 18을 참조하면, 지지 부재(930b)는 제2 반도체칩(150)을 둘러싸는 다각 기둥 형상을 가질 수 있다. 이에 따라, 지지 부재(930b)의 내부에는 빈 공간(935b)이 생기고, 빈 공간(935b)에 제2 반도체칩(150)이 배치될 수 있다. 예를 들어, 지지 부재(930b)는 제2 반도체칩(150)의 세 개의 측면들을 둘러쌀 수 있고, 다른 하나의 측면을 둘러싸지 않을 수 있다. 제1 반도체칩(140b)은 지지 부재(930b)를 덮고, 또한 제2 반도체칩(150)의 일부 또는 전부를 덮을 수 있다. 지지 부재(930b)의 빈 공간(935b)으로 몰딩 부재(도 1의 170)가 침투할 수 있다. 지지 부재(930b)는 제1 반도체칩(140b)의 적어도 3면을 지지함으로써 제1 반도체칩(140b)을 안정적으로 지지할 수 있다. 상술한 바와 같이, 지지 부재(930b)는 수동 소자를 포함할 수 있다.
도 19 내지 도 24는 본 발명의 실시예들에 따른 지지 부재의 전기적 연결 관계를 설명하는 개략도이다. 간명한 설명을 위하여, 도 1 및 도 2의 실시예의 지지 부재(130), 제2 반도체칩(150) 및 기판(110) 사이의 전기적 연결 관계를 예시적으로 설명하기로 한다. 따라서, 도 19 내지 도 24에서 설명된 지지 부재(130)의 전기적 연결 관계가 상술한 다른 실시예들에 적용되는 경우도 본 발명의 기술적 사상에 포함된다.
도 19를 참조하면, 지지 부재(130)의 단자들(133) 중 일부는 제2 반도체칩(150)의 전력 단자(P1)와 전기적으로 연결될 수 있다. 또한, 지지 부재(130)의 단자들(133) 중 일부는 제2 반도체칩(150)의 접지 단자(G1)와 전기적으로 연결될 수 있다. 이 경우, 지지 부재(130)는 기판(110)의 접지 단자(G2)와 전기적으로 연결되지 않을 수 있다. 이에 따라 지지 부재(130)는 제2 반도체칩(150)으로부터 전력을 공급받을 수 있고, 제2 반도체칩(150)을 통하여 접지될 수 있다.
도 20을 참조하면, 지지 부재(130)의 단자들(133) 중 일부는 제2 반도체칩(150)의 전력 단자(P1)와 전기적으로 연결될 수 있다. 또한, 지지 부재(130)의 단자들(133) 중 일부는 기판(110)의 접지 단자(G2)와 전기적으로 연결될 수 있다. 이 경우, 지지 부재(130)는 제2 반도체칩(150)의 접지 단자(G1)와 전기적으로 연결되지 않을 수 있다. 이에 따라 지지 부재(130)는 제2 반도체칩(150)으로부터 전력을 공급받을 수 있고, 기판(110)을 통하여 접지될 수 있다.
도 21을 참조하면, 지지 부재(130)는 제1 지지 부재(131)와 제2 지지 부재(132)를 포함할 수 있다. 제1 지지 부재(131)의 단자들(133) 중 일부는 제2 반도체칩(150)의 전력 단자(P11)와 전기적으로 연결될 수 있다. 또한, 제1 지지 부재(131)의 단자들(133) 중 일부는 제2 반도체칩(150)의 접지 단자(G11)와 전기적으로 연결될 수 있다. 제2 지지 부재(132)의 단자들(134) 중 일부는 제2 반도체칩(150)의 전력 단자(P12)와 전기적으로 연결될 수 있다. 또한, 제2 지지 부재(132)의 단자들(134) 중 일부는 제2 반도체칩(150)의 접지 단자(G12)와 전기적으로 연결될 수 있다. 이 경우, 제1 지지 부재(131) 및 제2 지지 부재(132)는 기판(110)의 접지 단자(G21, G22)와 전기적으로 연결되지 않을 수 있다.
도 22를 참조하면, 지지 부재(130)는 제1 지지 부재(131)와 제2 지지 부재(132)를 포함할 수 있다. 제1 지지 부재(131)의 단자들(133) 중 일부는 제2 반도체칩(150)의 전력 단자(P11)와 전기적으로 연결될 수 있다. 또한, 제1 지지 부재(131)의 단자들(133) 중 일부는 기판(110)의 접지 단자(G21)와 전기적으로 연결될 수 있다. 제2 지지 부재(132)의 단자들(134) 중 일부는 제2 반도체칩(150)의 전력 단자(P12)와 전기적으로 연결될 수 있다. 또한, 제2 지지 부재(132)의 단자들(134) 중 일부는 기판(110)의 접지 단자(G22)와 전기적으로 연결될 수 있다. 이 경우, 제1 지지 부재(131) 및 제2 지지 부재(132)는 제2 반도체칩(150)의 접지 단자(G11, G12)와 전기적으로 연결되지 않을 수 있다.
도 23을 참조하면, 지지 부재(130)는 제1 지지 부재(131)와 제2 지지 부재(132)를 포함할 수 있다. 제1 지지 부재(131)의 단자들(133) 중 일부는 제2 반도체칩(150)의 전력 단자(P11)와 전기적으로 연결될 수 있다. 또한, 제1 지지 부재(131)의 단자들(133) 중 일부는 제2 반도체칩(150)의 접지 단자(G11)와 전기적으로 연결될 수 있다. 제2 지지 부재(132)의 단자들(134) 중 일부는 제2 반도체칩(150)의 신호 단자(S12)와 전기적으로 연결될 수 있다. 또한, 제2 지지 부재(132)의 단자들(134) 중 일부는 제2 반도체칩(150)의 접지 단자(G12)와 전기적으로 연결될 수 있다. 이 경우, 제1 지지 부재(131) 및 제2 지지 부재(132)는 기판(110)의 접지 단자(G21, G22)와 전기적으로 연결되지 않을 수 있다.
도 24를 참조하면, 지지 부재(130)는 제1 지지 부재(131)와 제2 지지 부재(132)를 포함할 수 있다. 제1 지지 부재(131)의 단자들(133) 중 일부는 제2 반도체칩(150)의 전력 단자(P11)와 전기적으로 연결될 수 있다. 또한, 제1 지지 부재(131)의 단자들(133) 중 일부는 기판(110)의 접지 단자(G21)와 전기적으로 연결될 수 있다. 제2 지지 부재(132)의 단자들(134) 중 일부는 제2 반도체칩(150)의 신호 단자(S12)와 전기적으로 연결될 수 있다. 또한, 제2 지지 부재(132)의 단자들(134) 중 일부는 기판(110)의 접지 단자(G22)와 전기적으로 연결될 수 있다. 이 경우, 제1 지지 부재(131) 및 제2 지지 부재(132)는 제2 반도체칩(150)의 접지 단자(G11, G12)와 전기적으로 연결되지 않을 수 있다.
도 25 내지 도 33은 본 발명의 실시예들에 따른 지지 부재의 다양한 실시예들을 도시하는 도면들이다. 도 25 내지 도 33을 참조하여 설명된 지지 부재는 본 명세서의 상술한 모든 실시예들에 적용될 수 있다. 도 25 내지 도 32에 도시된 실시예들은 지지 부재가 캐패시터인 경우를 예시적으로 설명한다. 도 33에 도시된 실시예는 지지 부재가 캐패시터, 인덕터, 및 저항기의 조합된 구조체인 경우를 예시적으로 설명한다. 그러나, 본 발명은 기술적 사상은 이에 한정되는 것은 아니다.
도 25을 참조하면, 지지 부재(1300)는 수직 방향으로 적층된 제1 전극(1310), 유전층(1320), 및 제2 전극(1330)을 포함하는 판형 캐패시터 구조체일 수 있다. 또한, 유전층(1320)은 제1 전극(1310)과 제2 전극(1330) 사이에 개재되어 제1 전극(1310)과 제2 전극(1330)을 전기적으로 절연할 수 있다. 제1 전극(1310)과 제2 전극(1330)은 도전물을 포함할 수 있고, 예를 들어 구리 또는 알루미늄과 같은 금속을 포함할 수 있다. 유전층(1320)은 절연물을 포함할 수 있고, 예를 들어 고유전물(high-k)을 포함할 수 있다. 제1 전극(1310)은 기판(110, 도 1 참조)과 접촉하도록 위치할 수 있고, 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 제2 전극(1330)은 플러그(1350)를 통하여 기판(110, 도 1 참조)의 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 이러한 캐패시터는 전원의 노이즈에 효과적으로 대처할 수 있다. 즉, 반도체 패키지 내의 한정적인 캐패시턴스를 보완하고, 전력 노이즈를 분산시키고, 신호들을 보완해주는 기능을 제공할 수 있다.
도 26을 참조하면, 지지 부재(1301)는 수직 방향으로 배열된 제1 전극(1311), 유전층(1321), 및 제2 전극(1331)을 포함하는 캐패시터 구조체일 수 있다. 또한, 유전층(1321)은 제1 전극(1311)과 제2 전극(1331) 사이에 개재되어 제1 전극(1311)과 제2 전극(1331)을 전기적으로 절연할 수 있다. 제1 전극(1311)은 기판(110, 도 1 참조)과 접촉하도록 위치할 수 있고, 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 제2 전극(1331)은 패드(1341) 및 지지 부재 연결 부재(145d, 도 6 참조)를 통하여 기판(110, 도 6 참조)의 제4 전극 핑거들(119d, 도 6 참조)과 전기적으로 연결될 수 있다.
도 27을 참조하면, 지지 부재(1302)는 수평 방향으로 배열된 제1 전극(1312), 유전층(1322), 및 제2 전극(1332)을 포함하는 핑거형 캐패시터 구조체일 수 있다. 또한, 유전층(1322)은 제1 전극(1312)과 제2 전극(1332) 사이에 개재되어 제1 전극(1312)과 제2 전극(1332)을 전기적으로 절연할 수 있다. 제1 전극(1312)과 제2 전극(1332)은 각각 핑거 형상을 가질 수 있고, 이에 따라 넓은 표면적을 가질 수 있다. 제1 전극(1312)과 제2 전극(1332)은 기판(110, 도 1 참조)과 각각 접촉하도록 위치할 수 있고, 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 제1 전극(1312)과 제2 전극(1332)은 기판(110, 도 1 참조)에 대하여 수평 방향으로 연장되는 핑거 형상을 가질 수 있다.
도 28을 참조하면, 지지 부재(1303)는 수직 방향으로 배열된 제1 전극(1313), 유전층(1323), 및 제2 전극(1333)을 포함하는 핑거형 캐패시터 구조체일 수 있다. 또한, 유전층(1323)은 제1 전극(1313)과 제2 전극(1333) 사이에 개재되어 제1 전극(1313)과 제2 전극(1333)을 전기적으로 절연할 수 있다. 제1 전극(1313)과 제2 전극(1333)은 각각 핑거 형상을 가질 수 있고, 이에 따라 넓은 표면적을 가질 수 있다. 제1 전극(1313)과 제2 전극(1333)은 기판(110, 도 1 참조)과 각각 접촉하도록 위치할 수 있고, 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 제1 전극(1313)과 제2 전극(1333)은 기판(110, 도 1 참조)에 대하여 수직 방향으로 연장되는 핑거 형상을 가질 수 있다.
도 29를 참조하면, 지지 부재(1304)는 수직 방향으로 적층된 제1 전극(1314), 유전층(1324), 및 제2 전극(1334)을 포함하는 캐패시터 구조체일 수 있다. 또한, 유전층(1324)은 제1 전극(1314)과 제2 전극(1334) 사이에 개재되어 제1 전극(1314)과 제2 전극(1334)을 전기적으로 절연할 수 있다. 유전층(1324)은 제1 전극(1314)의 하측으로 연장된 유전층 연장부(1324a)를 가질 수 있다. 제1 전극(1314)은 제1 플러그(1344)를 통하여 기판(110, 도 1 참조)의 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 제2 전극(1334)은 제2 플러그(1354)를 통하여 기판(110, 도 1 참조)의 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다.
도 30을 참조하면, 지지 부재(1305)는 수직 방향으로 적층된 제1 전극(1315), 유전층(1325), 및 제2 전극(1335)을 포함하는 캐패시터 구조체일 수 있다. 제1 전극(1315)과 제2 전극(1335)은 핑거 형상을 가질 수 있다. 제1 전극(1315)은 서로 연결된 복수의 층들(1315a, 1315b)을 포함할 수 있고, 제2 전극(1335)은 서로 연결된 복수의 층들(1335a, 1335b)을 포함할 수 있다. 유전층(1325)은 제1 전극(1315)과 제2 전극(1335) 사이에 개재되어 제1 전극(1315)과 제2 전극(1335)을 전기적으로 절연할 수 있다. 유전층(1325)은 제1 전극(1315)의 하측으로 연장된 유전층 연장부(1325a)를 가질 수 있다. 제1 전극(1315)은 제1 플러그(1345)를 통하여 기판(110, 도 1 참조)의 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다. 제2 전극(1335)은 제2 플러그(1355)를 통하여 기판(110, 도 1 참조)의 제3 전극 핑거들(119, 도 1 참조)과 전기적으로 연결될 수 있다.
도 31을 참조하면, 지지 부재(1306)는 제1 전극(1316), 유전층(1326), 및 제2 전극(1336)을 포함하는 캐패시터 구조체일 수 있다. 제1 전극(1316)과 제2 전극(1336)은 각각 제1 방향으로 연장될 수 있다. 또한, 제1 전극(1316)과 제2 전극(1336)은 서로 교번하여 배열될 수 있다. 제1 전극(1316)은 제1 연장부(1316a), 제2 연장부(1316b), 및 제1 연장부(1316a)와 제2 연장부(1316b)를 연결하는 제1 연결부(1316c)를 포함할 수 있다. 또한, 제2 전극(1336)은 제3 연장부(1336a), 제4 연장부(1336b), 및 제3 연장부(1336a)와 제4 연장부(1336b)를 연결하는 제2 연결부(1336c)를 포함할 수 있다. 유전층(1326)은 제1 전극(1316)과 제2 전극(1336) 사이에 개재되어 제1 전극(1316)과 제2 전극(1336)을 전기적으로 절연할 수 있다.
도 32를 참조하면, 지지 부재(1307)는 도 31의 지지 부재(1306)가 교차하여 적층된 형태를 가지는 캐패시터 구조체일 수 있다. 지지 부재(1307)는 상측부(1307a)와 하측부(1307b)를 포함할 수 있다.
상측부(1307a)는 제1 전극(1317), 제2 전극(1337), 및 제1 전극(1317)과 제2 전극(1337) 사이에 개재된 제1 유전층(1327)을 포함할 수 있다. 제1 전극(1317)은 제1 연장부(1317a), 제2 연장부(1317b), 및 제1 연장부(1317a)와 제2 연장부(1317b)를 연결하는 제1 연결부(1317c)를 포함할 수 있다. 또한, 제2 전극(1337)은 제3 연장부(1337a), 제4 연장부(1337b), 및 제3 연장부(1337a)와 제4 연장부(1337b)를 연결하는 제2 연결부(1337c)를 포함할 수 있다.
하측부(1307b)는 제3 전극(1318), 제4 전극(1338), 및 제3 전극(1318)과 제4 전극(1338) 사이에 개재된 제2 유전층(1328)을 포함할 수 있다. 제3 전극(1318)은 제5 연장부(1318a), 제6 연장부(1318b), 및 제5 연장부(1318a)와 제6 연장부(1318b 를 연결하는 제3 연결부(1318c)를 포함할 수 있다. 또한, 제4 전극(1338)은 제7 연장부(1338a), 제8 연장부(1338b), 및 제7 연장부(1338a)와 제8 연장부(1338b)를 연결하는 제4 연결부(1338c)를 포함할 수 있다.
제1 전극(1317)과 제2 전극(1337)은 각각 제1 방향으로 연장될 수 있다. 제3 전극(1318)과 제4 전극(1338)은 각각 상기 제1 방향과는 다른 제2 방향으로 연장될 수 있다. 제1 전극(1317)과 제3 전극(1318)은 전기적으로 연결될 수 있다. 제2 전극(1337)과 제4 전극(1338)은 전기적으로 연결될 수 있다.
도 33을 참조하면, 지지 부재(1309)는 캐패시터(1309a), 인덕터(1309b) 및 저항기(1309c) 중 적어도 어느 하나를 포함할 수 있다. 캐패시터(1309a)는 상술한 실시예들 중의 적어도 어느 하나의 구조를 가질 수 있다. 인덕터(1309b)는 도시된 바와 같이 코일 형상을 가질 수 있으며, 이에 한정되는 것은 아니다. 저항기(1309c)는 저항체를 포함할 수 있고, 예를 들어 폴리실리콘을 포함할 수 있다. 캐패시터(1309a), 인덕터(1309b) 및 저항기(1309c)는 직렬 연결되거나 병렬 연결 될 수 있다.
도 34는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
도 34를 참조하면, 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다. 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 따른 상술한 반도체 패키지들을 포함할 수 있다. 메모리 모듈(4000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB(advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 35는 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 35를 참조하면, 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 기술적 사상에 따른 상술한 반도체 패키지들을 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 36은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 36을 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 기술적 사상에 따른 상술한 반도체 패키지들을 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 37은 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치(7000)를 보여주는 사시도이다.
도 37을 참조하면, 전자 시스템(도 35의 6000)이 모바일 폰에 적용된 전자 장치(7000)를 도시한다. 그밖에, 전자 시스템(도 35의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 1a, 1b, 1c, 1d, 1e, 2, 3, 4, 5, 6, 7, 8: 반도체 패키지,
102: 코어 보드, 104: 제1 수지층. 106: 제2 수지층, 110: 기판,
112: 제1 측벽, 114: 제2 측벽, 116: 제1 전극 핑거, 118: 제2 전극 핑거,
119: 제3 전극 핑거, 130: 지지 부재, 140: 제1 반도체칩,
141: 제1 전극 패드, 142: 접착 부재, 145: 제1 연결 부재,
150: 제2 반도체칩, 151: 제2 전극 패드, 152: 접착 부재,
155: 제2 연결 부재, 170: 몰딩 부재

Claims (10)

  1. 기판;
    상기 기판 상에 적층된 복수의 제1 반도체칩들;
    상기 기판 및 상기 복수의 제1 반도체칩들 중 최하층 제 1 반도체칩 사이에 위치하는 제 2 반도체칩; 및
    상기 복수의 제1 반도체 칩들을 지지하도록, 상기 기판 및 상기 복수의 제1 반도체칩들 중 최하층 제 1 반도체칩 사이에 위치하고, 수동 소자가 형성된 지지 부재;
    를 포함하고,
    상기 지지 부재는,
    상기 기판과 전기적으로 연결된 제 1 전극;
    상기 기판과 전기적으로 연결되고 상기 제 1 전극과 이격된 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 개재된 유전층을 포함하고,
    상기 지지 부재는 상기 지지 부재의 제1 가장자리를 따라 배열된 제1 단자들을 포함하고,
    상기 제2 반도체칩은 상기 제1 가장자리와 마주하는 상기 제2 반도체칩의 제2 가장자리를 따라 배열된 제2 단자들을 포함하고,
    상기 제1 단자들 중 적어도 일부는 상기 제2 단자들에 전기적으로 연결된 반도체 패키지.
  2. 제1 항에 있어서, 상기 지지 부재는 상기 제1 반도체 칩들의 평면 크기에 비하여 작은 평면 크기를 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서, 상기 지지 부재는 상기 최하층 제 1 반도체칩의 바닥면에 의해서 전체적으로 덮여 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서, 상기 지지 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서, 상기 지지 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 일 측벽으로부터 돌출된 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서, 상기 지지 부재는 상기 복수의 제 1 반도체칩들과 전기적으로 절연되고, 상기 제 2 반도체칩과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서, 상기 지지 부재는 상기 제2 반도체칩의 주위에 이격되어 배치된 복수의 지지 부재 세그먼트들을 포함하는 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서, 상기 지지 부재는 상기 제2 반도체 칩을 둘러싸는 다각 기둥 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서, 상기 지지 부재는 상기 제2 반도체 칩으로부터 전력을 공급받고, 상기 제2 반도체칩을 통하여 접지되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서, 상기 지지 부재는 상기 제2 반도체 칩으로부터 전력을 공급받고, 상기 기판을 통하여 접지되는 것을 특징으로 하는 반도체 패키지.
KR1020110090196A 2011-09-06 2011-09-06 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지 KR101909200B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110090196A KR101909200B1 (ko) 2011-09-06 2011-09-06 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지
US13/602,811 US8796861B2 (en) 2011-09-06 2012-09-04 Semiconductor package having support member

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110090196A KR101909200B1 (ko) 2011-09-06 2011-09-06 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20130026800A KR20130026800A (ko) 2013-03-14
KR101909200B1 true KR101909200B1 (ko) 2018-10-17

Family

ID=47752500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110090196A KR101909200B1 (ko) 2011-09-06 2011-09-06 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US8796861B2 (ko)
KR (1) KR101909200B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5959097B2 (ja) * 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
KR101450758B1 (ko) * 2012-10-08 2014-10-16 에스티에스반도체통신 주식회사 집적회로 패키지
KR102191669B1 (ko) * 2013-08-05 2020-12-16 삼성전자주식회사 멀티-칩 패키지
US10104764B2 (en) * 2014-03-18 2018-10-16 Texas Instruments Incorporated Electronic device package with vertically integrated capacitors
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
US10297576B2 (en) * 2016-04-18 2019-05-21 Skyworks Solutions, Inc. Reduced form factor radio frequency system-in-package
US10269769B2 (en) 2016-04-18 2019-04-23 Skyworks Solutions, Inc. System in package with vertically arranged radio frequency componentry
US10062670B2 (en) 2016-04-18 2018-08-28 Skyworks Solutions, Inc. Radio frequency system-in-package with stacked clocking crystal
US9918386B2 (en) 2016-04-18 2018-03-13 Skyworks Solutions, Inc. Surface mount device stacking for reduced form factor
KR102591618B1 (ko) * 2016-11-02 2023-10-19 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR102592640B1 (ko) * 2016-11-04 2023-10-23 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
TWI800014B (zh) 2016-12-29 2023-04-21 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
KR102365682B1 (ko) * 2017-11-13 2022-02-21 삼성전자주식회사 반도체 패키지
KR102438456B1 (ko) * 2018-02-20 2022-08-31 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US10952327B2 (en) * 2018-04-27 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor module
KR102519571B1 (ko) 2018-06-11 2023-04-10 삼성전자주식회사 반도체 패키지
KR102573307B1 (ko) * 2018-09-28 2023-08-31 삼성전자 주식회사 반도체 패키지
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
TWI696268B (zh) * 2019-01-04 2020-06-11 力晶積成電子製造股份有限公司 靜態隨機存取記憶體及其製作方法
WO2020222764A1 (en) * 2019-04-29 2020-11-05 Applied Materials, Inc. Ground strap assemblies
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
CN110993597A (zh) * 2019-12-12 2020-04-10 北京计算机技术及应用研究所 一种缩小封装体积的封装堆叠结构
KR20220032970A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 수동 소자를 포함한 스택 패키지
CN112652619B (zh) * 2020-12-22 2022-08-09 长江存储科技有限责任公司 垫片及其制造方法、封装结构及其制造方法
US20220336429A1 (en) * 2021-04-19 2022-10-20 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156797A (ja) * 2004-11-30 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914552B1 (ko) 2005-07-25 2009-09-02 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
JP4498403B2 (ja) * 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法
JP5207868B2 (ja) 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
US7989941B2 (en) * 2008-03-19 2011-08-02 Stats Chippac Ltd. Integrated circuit package system with support structure for die overhang
US7687921B2 (en) * 2008-05-05 2010-03-30 Super Talent Electronics, Inc. High density memory device manufacturing using isolated step pads
US8405197B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with stacked configuration and method of manufacture thereof
KR20100134354A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156797A (ja) * 2004-11-30 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지

Also Published As

Publication number Publication date
US8796861B2 (en) 2014-08-05
KR20130026800A (ko) 2013-03-14
US20130056882A1 (en) 2013-03-07

Similar Documents

Publication Publication Date Title
KR101909200B1 (ko) 수동소자가 형성된 지지 부재를 포함하는 반도체 패키지
US9633973B2 (en) Semiconductor package
US9419339B2 (en) Package structures including discrete antennas assembled on a device
US8110899B2 (en) Method for incorporating existing silicon die into 3D integrated stack
KR20100134354A (ko) 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US9165897B2 (en) Semiconductor package having unified semiconductor chips
US9780049B2 (en) Semiconductor package
TWI810380B (zh) 包括橋接晶粒的系統級封裝件
US9324688B2 (en) Embedded packages having a connection joint group
TWI761632B (zh) 包含與半導體晶粒分隔開的橋式晶粒之半導體封裝
US20110260329A1 (en) Semiconductor integrated circuit
US11217564B2 (en) Stack packages with interposer bridge
US11127722B2 (en) Stack packages including vertically stacked sub-packages with interposer bridges
US9257418B2 (en) Semiconductor package having heat slug and passive device
WO2018125411A1 (en) Methods of forming package structures for enhanced memory capacity and structures formed thereby
CN112103283B (zh) 包括支撑基板的层叠封装件
US9472539B2 (en) Semiconductor chip and a semiconductor package having a package on package (POP) structure including the semiconductor chip
US20060070219A1 (en) Split thin film capacitor for multiple voltages
US9824954B2 (en) Semiconductor package comprising stacked integrated circuit chips having connection terminals and through electrodes symmetrically arranged
TW202145495A (zh) 包括電容器的半導體封裝件
US20230395569A1 (en) Semiconductor devices having aligned front-end interface contacts and back-end interface contacts, and associated systems and methods
US20170069582A1 (en) Semiconductor device including passive equalizer circuit
KR20170108324A (ko) 적층 칩 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant