KR102591618B1 - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

반도체 패키지는 몰드 기판, 상기 몰드 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 제1 반도체 칩, 상기 몰드 기판의 제1 면에 형성되며 본딩 와이어들에 의해 상기 칩 패드들과 연결되는 와이어링 본딩 패드들, 및 상기 몰드 기판의 상기 제1 면을 커버하며 상기 와이어링 본딩 패드들과 접속되는 재배선들을 갖는 재배선층을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 팬 아웃 웨이퍼 레벨 패키지(fan out wafer level package, FOWLP) 및 이의 제조 방법에 관한 것이다.
팬 아웃 웨이퍼 레벨 패키지는 반도체 칩의 하부 및 외곽에 형성된 몰드 막과 상기 반도체 칩 상에 형성된 재배선층을 포함할 수 있다. 상기 반도체 칩이 플립 칩 타입으로 실장된 경우, 상기 몰드 막으로부터 노출된 플립 칩 범프 상에 웨이퍼 레벨의 재배선 공정을 수행하여 재배선을 형성할 수 있다. 그러나, 상기 반도체 칩이 본딩 와이어 구조를 가질 경우, 상기 웨이퍼 레벨 재배선 공정을 수행하기가 용이하지 않는 문제점이 있다.
본 발명의 일 과제는 본딩 와이어 구조를 갖는 반도체 칩을 포함하는 팬 아웃 레벨 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 팬 아웃 레벨 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 몰드 기판, 상기 몰드 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 제1 반도체 칩, 상기 몰드 기판의 제1 면에 형성되며 본딩 와이어들에 의해 상기 칩 패드들과 연결되는 와이어링 본딩 패드들, 및 상기 몰드 기판의 상기 제1 면을 커버하며 상기 와이어링 본딩 패드들과 접속되는 재배선들을 갖는 재배선층을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 더미 기판 상에 와이어링 본딩 패드들을 형성한다. 상기 더미 기판 상에 적어도 하나의 제1 반도체 칩을 적층한다. 상기 제1 반도체 칩의 칩 패드들과 상기 와이어링 본딩 패드들을 본딩 와이어들에 의해 서로 연결시킨다. 상기 더미 기판 상에 상기 제1 반도체 칩을 커버하는 몰드 기판을 형성한다. 상기 더미 기판을 제거하여 상기 몰드 기판의 제1 면으로부터 상기 와이어링 본딩 패드들을 노출시킨다. 상기 몰드 기판의 상기 제1 면 상에, 상기 와이어링 본딩 패드들과 접속되는 재배선들을 갖는 재배선층을 형성한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법에 있어서, 더미 기판 상에 릴레이 본딩 패드들을 형성한다. 상기 더미 기판 상에 적어도 하나의 제1 반도체 칩을 적층한다. 상기 제1 반도체 칩의 칩 패드들과 상기 릴레이 본딩 패드들을 도전성 연결 부재에 의해 서로 연결시킨다. 상기 더미 기판 상에 상기 제1 반도체 칩을 커버하는 몰드 기판을 형성한다. 상기 더미 기판을 제거하여 상기 몰드 기판의 제1 면으로부터 상기 릴레이 본딩 패드들을 노출시킨다. 상기 몰드 기판의 상기 제1 면 상에, 상기 릴레이 본딩 패드들과 접속되는 재배선들을 갖는 재배선층을 형성한다.
예시적인 실시예들에 따른 반도체 패키지는 몰드 기판 내에 본딩 와이어 연결 구조를 갖는 제1 반도체 칩, 상기 몰드 기판의 제1 면에 형성되며 상기 제1 반도체 칩과 전기적으로 연결된 본딩 와이어들의 일단부들이 접합되는 와이어링 본딩 패드들, 및 상기 몰드 기판의 상기 제1 면 상에 재배선 공정에 의해 형성된 팬 아웃 타입의 재배선층을 포함할 수 있다. 상기 재배선층의 제1 재배선은 상기 몰드 기판의 상기 제1 면으로부터 노출된 상기 와이어링 본딩 패드에 접합될 수 있다.
따라서, 상기 와이어링 본딩 패드들은 상기 본딩 와이어들을 상기 재배선 공정을 통해 형성된 상기 재배선들과 전기적으로 연결시킬 수 있고 물리적인 접합면들을 제공하는 매개체의 역할을 수행할 수 있다. 이러한 와이어링 본딩 패드들은 상기 본딩 와이어 연결 구조로 인해 팬 아웃 타입의 재배선층과 호환성이 떨어지는 반도체 칩들을 상기 재배선층 상에 실장시킴으로써, 팬 아웃 웨이퍼 레벨 패키지를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 15 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21 내지 도 27은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 29 내지 도 37은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 몰드 기판(700), 몰드 기판(700) 내에 배치되는 제1 반도체 칩(200), 몰드 기판(700)의 제1 면(702)에 형성되는 와이어링 본딩 패드들(300), 몰드 기판(700)의 제1 면(702)을 커버하며 와이어링 본딩 패드들(300)과 접속되는 재배선들을 갖는 재배선층(100)을 포함할 수 있다. 반도체 패키지(1)는 몰드 기판(700) 내에 배치되는 복수 개의 제2 반도체 칩들(600) 및 몰드 기판(700)의 제1 면(702)에 형성되는 와이어링 본딩 패드들(310)을 더 포함할 수 있다. 반도체 패키지(1)는 몰드 기판(700) 내에 배치되는 지지 부재(500)를 더 포함할 수 있다. 반도체 패키지(1)는 재배선층(100) 상에 배치되는 외부 접속 부재들(800)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(1)는 몰드 기판(700) 및 몰드 기판(700)의 제1 면(702) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지일 수 있다. 재배선층(100)은 몰드 기판(700)의 제1 면(702) 상에서 웨이퍼 레벨의 재배선 공정에 의해 형성될 수 있다. 몰드 기판(700) 내에는 본딩 와이어들(400, 410)에 의해 전기적으로 연결되는 제1 반도체 칩(200) 및 제2 반도체 칩들(600)이 수용될 수 있다.
몰드 기판(700)의 제1 면(702)에는 상기 본딩 와이어들의 일단부들과 접합되는 와이어링 본딩 패드들(300, 310)이 형성될 수 있다. 와이어링 본딩 패드들(300, 310)은 몰드 기판(700)의 제1 면(702)으로부터 노출되며, 재배선층(100)의 상기 재배선들 하부에서 상기 재배선들과 접합될 수 있다. 구체적으로, 와이어링 본딩 패드(300, 310)의 일면은 상기 본딩 와이어의 일단부와 접합되고, 상기 일면에 반대하는 와이어링 본딩 패드(300, 310)의 타면은 몰드 기판(700)의 제1 면(702)으로부터 노출되며 상기 재배선과 접합될 수 있다. 와이어링 본딩 패드(300, 310)의 상기 타면은 몰드 기판(700)의 제1 면(702)과 동일 평면 상에 위치할 수 있다. 와이어링 본딩 패드(300, 310)의 상기 일면과 측면들은 몰드 기판(700)에 의해 커버될 수 있다.
따라서, 상기 와이어링 본딩 패드의 일면은 상기 본딩 와이어와 접합되고, 상기 와이어링 본딩 패드의 타면은 상기 재배선과 접합될 수 있다. 즉, 상기 와이어링 본딩 패드는 상기 본딩 와이어와 상기 재배선을 서로 연결하기 위한 물리적인 접합면들을 제공하는 매개체로서의 릴레이 본딩 패드일 수 있다. 상기 와이어링 본딩 패드는 UBM(Under Bump Metallurgy)와 유사한 구조를 가질 수 있고 이와 유사한 역할을 수행할 수 있다.
상기 와이어링 본딩 패드는 하나의 도전 패턴의 형태로 제공될 수 있지만, 이에 제한되지는 않는다. 예를 들면, 절연막, 실리콘 등으로 이루어진 물질을 관통하는 도전성 전극을 갖는 연결체의 형태로 제공될 수 있다.
구체적으로, 제1 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)이 형성된 상기 제1 면에 반대하는 제2 면이 재배선층(100)을 향하도록 제1 반도체 칩(200)은 몰드 기판(700) 내에 수용될 수 있다. 제1 반도체 칩(200)의 상기 제2 면은 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다.
제1 반도체 칩(200)은 집적 회로를 포함할 수 있다. 예를 들면, 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로칙 칩은 후술하는 메모리 칩들을 제어하는 컨트롤러일 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
지지 부재(500)는 복수 개의 제2 반도체 칩들(600)을 지지하는 역할을 수행할 수 있다. 지지 부재(500)는 인접하는 제1 반도체 칩(200)과 재배선층(100)으로부터 동일한 높이를 가질 수 있다. 지지 부재(500)의 일면은 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다. 예를 들면, 지지 부재(500)는 반도체 기판, 금속 또는 비금속 플레이트, 인쇄 회로 기판 등을 포함할 수 있다.
지지 부재(500)는 내부에 수동 소자를 포함할 수 있다. 예를 들면, 지지 부재(500)는 커패시터, 저장기, 인덕터 등을 포함할 수 있다. 지지 부재(5000는 디커플링(decoupling), 필터링, 공진 감쇠 및/도는 전압 조절과 같은 기능들을 제공할 수 있다. 도면들에 도시되지는 않았지만, 지지 부재(500)는 후술하는 재배선들 중 일부에 전기적으로 연결될 수 있다.
복수 개의 제2 반도체 칩들(600)은 제1 반도체 칩(200) 및 지지 부재(500) 상에 배치될 수 있다. 제2 반도체 칩들(600a, 600b, 600c, 600d)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(602a, 602b, 602c, 602d)을 가질 수 있다. 칩 패드들(602a, 602b, 602c, 602d)이 형성된 상기 제1 면에 반대하는 제2 면이 재배선층(100)을 향하도록 제2 반도체 칩들(600)은 몰드 기판(700) 내에 수용될 수 있다.
제2 반도체 칩들(600)은 메모리 칩들을 포함할 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
와이어링 본딩 패드들(300)은 몰드 기판(700)의 제1 면(702)에 형성되며 본딩 와이어들(400)의 일단부들과 연결될 수 있다. 따라서, 와이어링 본딩 패드들(300)은 본딩 와이어들(400)에 의해 제1 반도체 칩(200)의 칩 패드(202)와 전기적으로 연결될 수 있다.
와이어링 본딩 패드들(310)은 몰드 기판(700)의 제1 면(702)에 형성되며 본딩 와이어들(410)의 일단부들과 연결될 수 있다. 따라서, 와이어링 본딩 패드들(310)은 본딩 와이어들(410)에 의해 제2 반도체 칩들(600)의 상기 칩 패드들과 전기적으로 연결될 수 있다.
재배선층(100)의 상기 재배선들은 몰드 기판(700)의 제1 면(702)으로부터 노출된 와이어링 본딩 패드들(300, 310)의 타면들과 직접 접촉할 수 있다.
구체적으로, 재배선층(100)은 몰드 기판(700)의 제1 면(702) 상에 형성되며 와이어링 본딩 패드들(300, 310)을 노출시키는 제1 개구들을 갖는 제1 절연막(110) 및 제1 절연막(110) 상에 형성되며 적어도 일부가 상기 제1 개구를 통해 와이어링 본딩 패드들(300, 310)과 직접 접촉하는 제1 재배선들(112)을 포함할 수 있다.
재배선층(100)은 제1 절연막(110) 상에 형성되며 제1 재배선들(112)을 노출시키는 제2 개구들을 갖는 제2 절연막(120) 및 제2 절연막(120) 상에 형성되며 적어도 일부가 상기 제2 개구를 통해 제1 재배선들(112)과 직접 접촉하는 제2 재배선들(122)를 포함할 수 있다.
재배선층(100)은 제2 절연막(120) 상에 형성되며 제2 재배선들(122)을 노출시키는 제3 개구들을 갖는 제3 절연막(130) 및 제3 절연막(130) 상에 형성되며 적어도 일부가 상기 제3 개구를 통해 제2 재배선들(122)과 직접 접촉하는 제3 재배선들(132)를 포함할 수 있다.
재배선층(100)은 제3 절연막(130) 상에 형성되며 제3 재배선들(132)을 노출시키는 제4 개구들을 갖는 제4 절연막(140) 및 제4 절연막(140) 상에 형성되며 적어도 일부가 상기 제4 개구를 통해 제3 재배선들(132)과 직접 접촉하는 제4 재배선들(142)를 포함할 수 있다.
재배선층(100)은 제4 절연막(140) 상에 형성되며 제4 재배선들(142)을 노출시키는 제5 개구들을 갖는 제5 절연막(150)을 포함할 수 있다. 이에 따라, 웨이퍼의 각 다이에 대응하는 몰드 기판(700) 상에 반도체 제조 공정을 수행하여 형성된 팬 아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(100)을 형성할 수 있다.
외부 접속 부재들(800)은 상기 제5 개구들에 노출된 제4 재배선들(142)의 일부들 상에 각각 배치될 수 있다. 예를 들면, 외부 접속 부재(800)는 솔더 볼을 포함할 수 있다. 이 경우에 있어서, 제4 재배선(142)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
상술한 바와 같이, 팬 아웃 웨이퍼 레벨 패키지인 반도체 패키지(1)는 몰드 기판(700) 내에 본딩 와이어 연결 구조를 갖는 제1 반도체 칩(200) 및 복수 개의 제2 반도체 칩들(600), 몰드 기판(700)의 제1 면(702)에 형성되며 상기 제1 및 제2 반도체 칩들과 전기적으로 연결된 본딩 와이어들의 일단부들이 접합되는 와이어링 본딩 패드들(300, 310), 및 몰드 기판(700)의 제1 면(702) 상에 재배선 공정에 의해 형성된 팬 아웃 타입의 재배선층(100)을 포함할 수 있다. 재배선층(100)의 제1 재배선(112)은 몰드 기판(700)의 제1 면(702)으로부터 노출된 와이어링 본딩 패드들(300, 310)에 접합될 수 있다.
따라서, 와이어링 본딩 패드들(300, 310)은 본딩 와이어들을 상기 재배선 공정을 통해 형성된 상기 재배선들과 전기적으로 연결시키고 물리적인 접합면들을 제공하는 매개체의 역할을 수행할 수 있다. 이러한 와이어링 본딩 패드들은 상기 본딩 와이어 연결 구조로 인해 팬 아웃 타입의 재배선층과 호환성이 떨어지는 반도체 칩들을 상기 재배선층 상에 실장시킴으로써, 팬 아웃 웨이퍼 레벨 패키지를 제공할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 2 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 2, 도 3, 도 4, 도 6, 도 9, 도 11, 도 12, 도 13 및 도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 5는 도 4의 평면도이다. 도 7은 도 6의 평면도이다. 도 10은 도 9의 평면도이다.
도 2를 참조하면, 먼저, 더미 기판(10) 상에 분리막(20)을 형성할 수 있다.
예시적인 실시예들에 있어서, 더미 기판(10)은 복수 개의 반도체 칩들을 적층하고 이들을 커버하는 몰드 기판을 형성하기 위한 베이스 기판으로 사용될 수 있다. 더미 기판(10)은 반도체 공정이 수행되는 웨이퍼와 대응하는 크기를 가질 수 있다. 예를 들면, 더미 기판(10)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
분리막(20)은 임시 접착제(temporary adhesive)의 역할을 하는 폴리머 테이프를 포함할 수 있다. 분리막(20)은 광을 조사하거나 가열함으로써 접착력을 상실할 수 있는 물질을 포함할 수 있다. 예를 들면, 분리막(20)은 자외선 또는 가시광선의 조사에 의해 가교 결합할 수 있는 이중 경화 실리콘 접착제를 포함할 수 있다.
도 3을 참조하면, 분리막(20) 상에 복수 개의 릴레이 본딩 패드들(300, 310)을 형성할 수 있다.
예시적인 실시예들에 있어서, 릴레이 본딩 패드들(300, 310)은 서로 이격된 금속 패턴들을 포함할 수 있다. 상기 금속 패턴들을 스퍼터링 공정, 도금 공정, 패터닝 공정 등을 통해 형성한 후, 분리막(20) 상의 기 설정된 위치들로 배치되도록 분리막(20) 상에 접착할 수 있다. 예를 들면, 릴레이 본딩 패드들(300, 310)은 금(Au), 구리(Cu), 알루미늄(Al) 등과 같은 금속, 또는 니켈/금(Ni/Au), 주석/구리(Sn/Cu) 등과 같은 합금을 포함할 수 있다.
이 경우에 있어서, 릴레이 본딩 패드들(300, 310)은 본딩 와이어들과 접합되는 와이어링 본딩 패드들로 사용될 수 있다. 릴레이 본딩 패드(300)는 후속하여 적층되는 제1 반도체 칩과의 전기적 연결을 위한 본딩 와이어와 접합되는 금속 접합부일 수 있다. 릴레이 본딩 패드들(310)은 후속하여 적층되는 제2 반도체 칩과의 전기적 연결을 위한 본딩 와이어와 접합되는 금속 접합부일 수 있다.
도 4 및 도 5를 참조하면, 분리막(20) 상에 제1 반도체 칩(200)을 배치한 후, 제1 반도체 칩(200)의 칩 패드들(202)과 릴레이 본딩 패드들(300)을 도전성 연결 부재들(400)에 의해 서로 연결시킬 수 있다. 또한, 분리막(20) 상에 제1 반도체 칩(200)에 인접하게 지지 부재(500)를 배치시킬 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)이 형성된 상기 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제1 반도체 칩(200)은 더미 기판(10) 상에 배치될 수 있다.
도전성 연결 부재들(400)은 본딩 와이어들일 수 있다. 이 경우에 있어서, 릴레이 본딩 패드들(300)은 와이어링 본딩 패드들일 수 있다. 와이어 본딩 공정을 수행하여 제1 반도체 칩(200)의 칩 패드들(202) 및 상기 와이어링 본딩 패드들을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 상기 와이어링 본딩 패드의 일면에 접합될 수 있다.
제1 반도체 칩(200)은 집적 회로를 포함할 수 있다. 예를 들면, 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로칙 칩은 후술하는 메모리 칩들을 제어하는 컨트롤러일 수 있다. 도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
지지 부재(500)는 후술하는 바와 같이, 상부에 적층되는 복수 개의 반도체 칩들을 지지하는 역할을 수행할 수 있다. 지지 부재(500)는 인접하는 제1 반도체 칩(200)과 분리막(20)으로부터 동일한 높이를 가질 수 있다. 따라서, 지지 부재(500)의 상부면은 제1 반도체 칩(200)의 상기 제1 면과 동일한 평면에 위치할 수 있다. 예를 들면, 지지 부재(500)는 반도체 기판, 금속 또는 비금속 플레이트, 인쇄 회로 기판 등을 포함할 수 있다.
지지 부재(500)는 내부에 수동 소자를 포함할 수 있다. 예를 들면, 지지 부재(500)는 커패시터, 저장기, 인덕터 등을 포함할 수 있다. 지지 부재(5000는 디커플링(decoupling), 필터링, 공진 감쇠 및/또는 전압 조절과 같은 기능들을 제공할 수 있다. 도면들에 도시되지는 않았지만, 지지 부재(500)는 후술하는 재배선들 중 일부에 전기적으로 연결될 수 있다.
도 6 및 도 7을 참조하면, 제1 반도체 칩(200) 및 지지 부재(500) 상에 복수 개의 제2 반도체 칩들(600)을 적층한 후, 제2 반도체 칩들(600)의 칩 패드들(602a, 602b, 602c, 602d)과 릴레이 본딩 패드들(310)을 도전성 연결 부재들(410)에 의해 서로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩들(600a, 600b, 600c, 600d)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(602a, 602b, 602c, 602d)을 가질 수 있다. 칩 패드들(602a, 602b, 602c, 602d)이 형성된 상기 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제2 반도체 칩들(600)은 더미 기판(10) 상에 각각 배치될 수 있다.
복수 개의 제2 반도체 칩들(600a, 600b, 600c, 600d)을 접착층들(610)에 의해 순차적으로 적층될 수 있다. 제2 반도체 칩들(600a, 600b, 600c, 600d)은 카스테이드(cascade) 구조로 적층될 수 있다. 상기 제2 반도체 칩들은 순차적으로 오프셋 정렬될 수 있다. 상기 제2 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 부재의 평면적보다 더 클 수 있다.
도전성 연결 부재들(410)은 본딩 와이어들일 수 있다. 이 경우에 있어서, 릴레이 본딩 패드들(310)은 와이어링 본딩 패드들일 수 있다. 와이어 본딩 공정을 수행하여 제2 반도체 칩들(600)의 상기 칩 패드들 및 상기 와이어링 본딩 패드들을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 상기 와이어링 본딩 패드의 일면에 접합될 수 있다.
제2 반도체 칩들(600)은 메모리 칩들을 포함할 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 상기 제2 반도체 칩들의 개수, 크기, 배치, 연결 구조 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 8을 참조하면, 더미 기판(10) 상에 제1 반도체 칩(200) 및 제2 반도체 칩들(600)을 커버하는 몰드 기판(700)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 공정에 의해 분리막(20) 상에 몰딩 부재를 성형함으로써, 제1 반도체 칩(200), 지지 부재(500) 및 제2 반도체 칩들(600)을 커버하는 몰드 기판(700)을 형성할 수 있다. 예를 들면, 몰드 기판(700)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 9 및 도 10을 참조하면, 몰드 기판(700)이 형성된 도 8의 구조물을 뒤집고, 더미 기판(10) 및 분리막(20)을 몰드 기판(700)으로부터 제거할 수 있다.
예시적인 실시예들에 있어서, 분리막(20)에 광을 조사하거나 분리막(20)을 가열함으로써 더미 기판(10)을 몰드 기판(700)으로부터 분리할 수 있다. 더미 기판(10)이 분리됨에 따라, 몰드 기판(700)의 제1 면(702)으로부터 릴레이 본딩 패드들(300, 310)이 노출될 수 있다. 이와 함께, 제1 반도체 칩(200)의 상기 제2 면 그리고 지지 부재(500)의 일면이 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다.
따라서, 몰드 기판(700)의 제1 면(702)에는 와이어링 본딩 패드들(300, 310)이 형성될 수 있다. 와이어링 본딩 패드(300)는 제1 반도체 칩(200)의 칩 패드(202)와 연결된 본딩 와이어(400)의 일단부와 연결될 수 있다. 와이어링 본딩 패드(310)는 제2 반도체 칩들(600)의 상기 칩 패드와 연결된 본딩 와이어(410)의 일단부와 연결될 수 있다. 본딩 와이어(400)의 일단부와 접합된 와이어링 본딩 패드(300, 310)의 일면에 반대하는 타면이 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다.
도 11을 참조하면, 몰드 기판(700)의 제1 면(702) 상에 와이어링 본딩 패드들(300, 310)을 각각 노출시키는 제1 개구들(111)을 갖는 제1 절연막(110)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰드 기판(700)의 제1 면(702), 제1 반도체 칩(200)의 상기 제2 면, 지지 부재(500)의 일면 및 와이어링 본딩 패드들(300, 310)을 커버하는 제1 절연막을 형성한 후, 상기 제1 절연막을 패터닝하여 와이어링 본딩 패드들(300, 310)을 각각 노출시키는 제1 개구들(111)을 형성할 수 있다.
예를 들면, 제1 절연막(110)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 12를 참조하면, 제1 절연막(110) 상에 제1 개구(111)를 통해 와이어링 본딩 패드들(300, 310)과 각각 직접 접촉하는 제1 재배선들(112)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 재배선(112)은 제1 절연막(110)의 일부 및 와이어링 본딩 패드(300, 310) 상에 형성될 수 있다. 상기 제1 재배선은 제1 절연막(110)의 일부 및 제1 개구(111) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다.
따라서, 제1 재배선(112)의 적어도 일부는 상기 개구를 통해 와이어링 본딩 패드(300, 310)와 직접 접촉할 수 있다.
도 13 및 도 14를 참조하면, 도 11 및 도 12를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 몰드 기판(700)의 제1 면(702) 상에 재배선층(100)을 형성한 후, 재배선층(100) 상에 외부 접속 부재들(800)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 절연막(110) 및 제1 재배선들(112) 상에 제2 절연막(120) 및 제2 재배선들(122)을 형성할 수 있다. 제2 절연막(120)은 제1 절연막(110) 상에 제1 재배선들(112)을 각각 노출시키는 개구들을 가질 수 있다. 제2 재배선(122)은 제2 절연막(120)의 일부 및 제1 재배선(112)의 일부 상에 형성될 수 있다.
이어서, 제2 절연막(120) 및 제2 재배선들(122) 상에 제3 절연막(130) 및 제3 재배선들(132)을 형성할 수 있다. 제3 절연막(130)은 제2 절연막(120) 상에 제2 재배선들(122)을 각각 노출시키는 개구들을 가질 수 있다. 제3 재배선(132)은 제3 절연막(130)의 일부 및 제2 재배선(122)의 일부 상에 형성될 수 있다.
이후, 제3 절연막(130) 및 제3 재배선들(132) 상에 제4 절연막(140) 및 제4 재배선들(142)을 형성할 수 있다. 제4 절연막(140)은 제3 절연막(130) 상에 제3 재배선들(132)을 각각 노출시키는 개구들을 가질 수 있다. 제4 재배선(142)은 제4 절연막(140)의 일부 및 제3 재배선(132)의 일부 상에 형성될 수 있다.
이에 따라, 몰드 기판(700)의 제1 면(702) 상에 릴레이 본딩 패드들인 와이어링 본딩 패드들(300, 310)과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층(100)을 형성할 수 있다. 상기 재배선층의 절연막들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
이어서, 재배선층(100) 상에 상기 재배선과 전기적으로 연결되는 외부 접속 부재들(800)을 형성할 수 있다. 예를 들면, 제4 재배선(142)의 일부 상에 외부 접속 부재로서 솔더 볼을 형성할 수 있다. 이 경우에 있어서, 제4 재배선(142)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다. 이에 따라, 웨이퍼의 각 다이의 크기와 동일한 몰드 기판(700) 상에 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(100)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 몰드 기판(700)으로 분리하여 와이어링 본딩 패드들(300, 310)을 갖는 몰드 기판(700) 및 몰드 기판(700) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지를 완성할 수 있다.
도 15 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 상기 반도체 패키지의 제조 방법은 릴레이 본딩 패드들을 형성하는 단계들을 제외하고는 도 2 내지 도 14를 참조로 설명한 단계들과 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15를 참조하면, 더미 기판(10) 상에 제1 분리막(20)을 형성한 후, 제1 분리막(20) 상에 복수 개의 돌출부들(32, 34)을 갖는 금속 패턴층(30)을 형성하고, 금속 패턴층(30) 상에 제2 분리막(40)을 형성할 수 있다.
예시적인 실시예들에 있어서, 금속 패턴층(30)은 도금 공정, 증착 및 패터닝 공정 등을 통해 형성된 후, 제1 분리막(20) 상에 접착될 수 있다. 금속 패턴층(30)은 릴레이 접합 패드 부분을 형성하기 위한 돌출부들(32, 34)을 가질 수 있다. 금속 패턴층(30)은 단일의 금속막 또는 복수 개의 금속막들을 포함할 수 있다. 예를 들면, 금속 패턴층(30)은 금(Au), 구리(Cu), 알루미늄(Al) 등과 같은 금속, 또는 니켈/금(Ni/Au), 주석/구리(Sn/Cu) 등과 같은 합금을 포함할 수 있다. 제2 분리막(40)은 금속 패턴층(30) 상에 형성되며, 돌출부들(32, 34)을 각각 노출시키는 개구들을 가질 수 있다. 제1 및 제2 분리막들(20, 40)은 임시 접착제의 역할을 하는 폴리머 테이프를 포함할 수 있다.
도 16을 참조하면, 더미 기판(10) 상의 제2 분리막(40) 상에 제1 반도체 칩(200)을 배치한 후, 제1 반도체 칩(200)의 칩 패드들(202)과 금속 패턴층(30)의 돌출부(32)를 도전성 연결 부재들(400)에 의해 서로 연결시킬 수 있다. 또한, 제2 분리막(40) 상에 제1 반도체 칩(200)에 인접하게 지지 부재(500)를 배치시킬 수 있다.
예시적인 실시예들에 있어서, 칩 패드들(202)이 형성된 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제1 반도체 칩(200)은 더미 기판(10) 상에 배치될 수 있다.
도전성 연결 부재들(400)은 본딩 와이어들일 수 있다. 와이어 본딩 공정을 수행하여 제1 반도체 칩(200)의 칩 패드들(202) 및 금속 패턴층(30)의 돌출부들(32)을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 금속 패턴층(30)의 돌출부(32)의 일면에 접합될 수 있다.
이어서, 제1 반도체 칩(200) 및 지지 부재(500) 상에 복수 개의 제2 반도체 칩들(600)을 적층한 후, 제2 반도체 칩들(600)의 칩 패드들(602a, 602b, 602c, 602d)과 금속 패턴층(30)의 돌출부(34)를 도전성 연결 부재들(410)에 의해 서로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 칩 패드들(602a, 602b, 602c, 602d)이 형성된 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제2 반도체 칩들(600)은 더미 기판(10) 상에 각각 배치될 수 있다.
도전성 연결 부재들(410)은 본딩 와이어들일 수 있다. 와이어 본딩 공정을 수행하여 제2 반도체 칩들(600)의 상기 칩 패드들 및 금속 패턴층(30)의 돌출부들(34)을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 금속 패턴층(30)의 돌출부(34)의 일면에 접합될 수 있다.
이 후, 더미 기판(10) 상에 제1 반도체 칩(200) 및 제2 반도체 칩들(600)을 커버하는 몰드 기판(700)을 형성할 수 있다.
도 17 및 도 18을 참조하면, 몰드 기판(700)이 형성된 도 16의 구조물을 뒤집고, 더미 기판(10) 및 제1 분리막(20)을 몰드 기판(700)으로부터 제거한 후, 돌출부들(32, 34)을 남겨두도록 금속 패턴층(30) 및 제2 분리막(40)을 몰드 기판(700)으로부터 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 분리막(20)에 광을 조사하거나 제1 분리막(20)을 가열함으로써 더미 기판(10)을 몰드 기판(700)으로부터 분리할 수 있다. 더미 기판(10)이 분리됨에 따라, 금속 패턴층(30)이 노출될 수 있다.
이어서, 상기 돌출부들만이 남겨지도록 금속 패턴층(30)의 일부를 식각한 후, 제2 분리막(40)을 몰드 기판(700)으로부터 제거할 수 있다. 상기 남겨진 돌출부들은 릴레이 접합 패드들(300, 310)로서 각각 사용될 수 있다. 따라서, 몰드 기판(700)의 제1 면(702)으로부터 릴레이 본딩 패드들(300, 310)이 노출될 수 있다.
이와 다르게, 제2 분리막(40)을 벗겨냄(peeling off)으로써, 상기 돌출부들만을 남기면서 금속 패턴층(30)을 몰드 기판(700)으로 제거할 수 있다. 금속 패턴층(30)은 제2 분리막(40)이 벗겨질 때 상기 돌출부들만 남기고 충분히 얇은 두께를 가질 수 있다.
도 19를 참조하면, 몰드 기판(700)의 제1 면(702) 상에 릴레이 본딩 패드들(300, 310)과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층(100)을 형성한 후, 재배선층(100) 상에 상기 재배선과 전기적으로 연결되는 외부 접속 부재들(800)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 몰드 기판(700)으로 분리하여 릴레이 본딩 패드들(300, 310)을 갖는 몰드 기판(700) 및 몰드 기판(700) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지를 완성할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 재배선과 직접 연결되는 칩 패드를 갖는 반도체 칩을 더 포함하는 것을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 반도체 패키지(2)는 몰드 기판(700), 몰드 기판(700) 내에 배치되는 제1 반도체 칩(200), 제2 반도체 칩(220) 및 복수 개의 제3 반도체 칩들(600), 몰드 기판(700)의 제1 면(702)에 형성되는 와이어링 본딩 패드들(300, 310), 및 몰드 기판(700)의 제1 면(702)을 커버하며 와이어링 본딩 패드들(300)과 접속되는 재배선들을 갖는 재배선층(100)을 포함할 수 있다. 반도체 패키지(1)는 재배선층(100) 상에 배치되는 외부 접속 부재들(800)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 제1 면 상에 복수 개의 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)이 형성된 상기 제1 면에 반대하는 제2 면이 재배선층(100)을 향하도록 제1 반도체 칩(200)은 몰드 기판(700) 내에 수용될 수 있다. 제1 반도체 칩(200)의 상기 제2 면은 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다.
제2 반도체 칩(220)은 제1 면 상에 복수 개의 칩 패드들(222)을 가질 수 있다. 칩 패드들(222)이 형성된 상기 제1 면이 재배선층(100)을 향하도록 제2 반도체 칩(220)은 몰드 기판(700) 내에 수용될 수 있다. 제2 반도체 칩(220)의 상기 제1 면 및 칩 패드들(222)은 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다. 제2 반도체 칩(220)는 인접하는 제1 반도체 칩(200)과 재배선층(100)으로부터 동일한 높이를 가질 수 있다.
복수 개의 제3 반도체 칩들(600)은 제1 반도체 칩(200) 및 제2 반도체 칩(220) 상에 배치될 수 있다. 제3 반도체 칩들(600a, 600b, 600c, 600d)은 제1 면 상에 복수 개의 칩 패드들(602a, 602b, 602c, 602d)을 가질 수 있다. 칩 패드들(602a, 602b, 602c, 602d)이 형성된 상기 제1 면에 반대하는 제2 면이 재배선층(100)을 향하도록 제3 반도체 칩들(600)은 몰드 기판(700) 내에 수용될 수 있다.
예를 들면, 제2 반도체 칩(220)은 로직 회로를 포함하는 로직 칩일 수 있다. 제1 반도체 칩(200) 및 제3 반도체 칩들(600)은 메모리 회로를 포함하는 메모리 칩들일 수 있다. 상기 제1 내지 제3 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
와이어링 본딩 패드들(300)은 몰드 기판(700)의 제1 면(702)에 형성되며 본딩 와이어들(400)의 일단부들과 연결될 수 있다. 따라서, 와이어링 본딩 패드들(300)은 본딩 와이어들(400)에 의해 제1 반도체 칩(200)의 칩 패드(202)와 전기적으로 연결될 수 있다.
와이어링 본딩 패드들(310)은 몰드 기판(700)의 제1 면(702)에 형성되며 본딩 와이어들(410)의 일단부들과 연결될 수 있다. 따라서, 와이어링 본딩 패드들(310)은 본딩 와이어들(410)에 의해 제3 반도체 칩들(600)의 상기 칩 패드들과 전기적으로 연결될 수 있다.
재배선층(100)의 상기 재배선들은 몰드 기판(700)의 제1 면(702)으로부터 노출된 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)과 직접 접촉할 수 있다.
구체적으로, 재배선층(100)은 몰드 기판(700)의 제1 면(702) 상에 형성되며 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)을 노출시키는 제1 개구들을 갖는 제1 절연막(110) 및 제1 절연막(110) 상에 형성되며 적어도 일부가 상기 제1 개구를 통해 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)과 직접 접촉하는 제1 재배선들(112)을 포함할 수 있다.
또한, 재배선층(100)은 제1 절연막(110) 상에 순차적으로 형성된 제2, 제3, 제4 및 제5 절연막들(120, 130, 140, 150) 및 제2, 제3 및 제4 재배선들(122, 132, 142)을 더 포함할 수 있다.
외부 접속 부재들(800)은 제4 재배선들(142)의 일부들 상에 각각 배치될 수 있다. 예를 들면, 외부 접속 부재(800)는 솔더 볼을 포함할 수 있다.
이하에서는, 도 20의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 21 내지 도 27은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 21, 도 22, 도 23, 도 25, 도 26 및 도 27은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 23은 도 24의 평면도이다.
도 21을 참조하면, 더미 기판(10) 상의 분리막(20) 상에 복수 개의 릴레이 본딩 패드들(300, 310) 및 제1 반도체 칩(200)을 배치시킨 후 제1 반도체 칩(200)의 칩 패드들(202)과 릴레이 본딩 패드들(300)을 도전성 연결 부재들(400)에 의해 서로 연결시킬 수 있다. 이어서, 분리막(20) 상에 제1 반도체 칩(200)에 인접하게 제2 반도체 칩(220)를 배치시킬 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(202)을 가질 수 있다. 칩 패드들(202)이 형성된 상기 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제1 반도체 칩(200)은 더미 기판(10) 상에 배치될 수 있다.
도전성 연결 부재들(400)은 본딩 와이어들일 수 있다. 이 경우에 있어서, 릴레이 본딩 패드들(300)은 와이어링 본딩 패드들일 수 있다. 와이어 본딩 공정을 수행하여 제1 반도체 칩(200)의 칩 패드들(202) 및 상기 와이어링 본딩 패드들을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 상기 와이어링 본딩 패드의 일면에 접합될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(220)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(222)을 가질 수 있다. 칩 패드들(222)이 형성된 상기 제1 면이 더미 기판(10)을 향하도록 제2 반도체 칩(220)은 더미 기판(10) 상에 배치될 수 있다.
예를 들면, 제1 반도체 칩(200)은 메모리 회로를 포함하는 메모리 칩이고, 제2 반도체 칩(220)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로칙 칩은 상기 메모리 칩을 제어하는 컨트롤러일 수 있다.
도 22를 참조하면, 제1 반도체 칩(200) 및 제2 반도체 칩(220) 상에 복수 개의 제3 반도체 칩들(600)을 적층한 후, 제3 반도체 칩들(600)의 칩 패드들(602a, 602b, 602c, 602d)과 릴레이 본딩 패드들(310)을 도전성 연결 부재들(410)에 의해 서로 연결시킬 수 있다. 이어서, 더미 기판(10) 상에 제1 반도체 칩(200), 제2 반도체 칩(220) 및 제3 반도체 칩들(600)을 커버하는 몰드 기판(700)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 반도체 칩들(600a, 600b, 600c, 600d)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(602a, 602b, 602c, 602d)을 가질 수 있다. 칩 패드들(602a, 602b, 602c, 602d)이 형성된 상기 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제3 반도체 칩들(300)은 더미 기판(10) 상에 배치될 수 있다.
도전성 연결 부재들(410)은 본딩 와이어들일 수 있다. 이 경우에 있어서, 릴레이 본딩 패드들(310)은 와이어링 본딩 패드들일 수 있다. 와이어 본딩 공정을 수행하여 제3 반도체 칩들(600)의 상기 칩 패드들 및 상기 와이어링 본딩 패드들을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 상기 와이어링 본딩 패드의 일면에 접합될 수 있다.
도 23 및 도 24를 참조하면, 몰드 기판(700)이 형성된 도 22의 구조물을 뒤집고, 더미 기판(10) 및 분리막(20)을 몰드 기판(700)으로부터 제거할 수 있다.
예시적인 실시예들에 있어서, 분리막(20)에 광을 조사하거나 분리막(20)을 가열함으로써 더미 기판(10)을 몰드 기판(700)으로부터 분리할 수 있다. 더미 기판(10)이 분리됨에 따라, 몰드 기판(700)의 제1 면(702)으로부터 릴레이 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)이 노출될 수 있다. 이와 함께, 제1 반도체 칩(200)의 상기 제2 면 그리고 제2 반도체 칩(220)의 상기 제1 면이 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다.
도 25를 참조하면, 몰드 기판(700)의 제1 면(702) 상에 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)을 각각 노출시키는 제1 개구들(111)을 갖는 제1 절연막(110)을 형성한 할 수 있다.
예시적인 실시예들에 있어서, 몰드 기판(700)의 제1 면(702), 제1 반도체 칩(200)의 상기 제2 면, 제2 반도체 칩(220)의 상기 제1 면, 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)을 커버하는 제1 절연막을 형성한 후, 상기 제1 절연막을 패터닝하여 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)을 각각 노출시키는 제1 개구들(111)을 형성할 수 있다.
예를 들면, 제1 절연막(110)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 26을 참조하면, 제1 절연막(110) 상에 제1 개구(111)를 통해 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)과 각각 직접 접촉하는 제1 재배선들(112)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 재배선(112)은 제1 절연막(110)의 일부, 와이어링 본딩 패드(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222) 상에 형성될 수 있다. 상기 제1 재배선은 제1 절연막(110)의 일부 및 제1 개구(111) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다.
따라서, 제1 재배선(112)의 적어도 일부들은 상기 개구를 통해 와이어링 본딩 패드(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)과 각각 직접 접촉할 수 있다.
도 27을 참조하면, 도 24 내지 도 26를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 몰드 기판(700)의 제1 면(702) 상에 재배선층(100)을 형성한 후, 재배선층(100) 상에 외부 접속 부재들(800)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰드 기판(700)의 제1 면(702) 상에 릴레이 본딩 패드들인 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층(100)을 형성할 수 있다. 이에 따라, 웨이퍼의 각 다이의 크기에 대응하는 몰드 기판(700) 상에 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(100)을 형성할 수 있다.
이어서, 재배선층(100) 상에 상기 재배선과 전기적으로 연결되는 외부 접속 부재들(800)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 몰드 기판(700)으로 분리하여 릴레이 본딩 패드들(300, 310)을 갖는 몰드 기판(700) 및 몰드 기판(700) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지를 완성할 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 플립 칩 본딩 방식으로 실장된 반도체 칩을 더 포함하는 것을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 28을 참조하면, 반도체 패키지(3)는 몰드 기판(700), 몰드 기판(700) 내에 배치되는 제1 반도체 칩(240) 및 복수 개의 제2 반도체 칩들(600), 몰드 기판(700)의 제1 면(702)에 형성되는 와이어링 본딩 패드들(310), 몰드 기판(700)의 제1 면(702)에 형성되는 범프 본딩 패드들(320), 및 몰드 기판(700)의 제1 면(702)을 커버하며 와이어링 본딩 패드들(300)과 접속되는 재배선들을 갖는 재배선층(100)을 포함할 수 있다. 반도체 패키지(1)는 몰드 기판(700) 내에 배치되는 지지 부재(500)를 더 포함할 수 있다. 반도체 패키지(1)는 재배선층(100) 상에 배치되는 외부 접속 부재들(800)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(240)은 제1 면 상에 복수 개의 칩 패드들(242)을 가질 수 있다. 칩 패드들(242)이 형성된 상기 제1 면이 재배선층(100)을 향하도록 제1 반도체 칩(240)은 몰드 기판(700) 내에 수용될 수 있다. 제1 반도체 칩(240)은 플립 칩 본딩(flip chip bonding) 방식에 의해 몰드 기판(700) 내에 실장될 수 있다. 칩 패드들(242) 상에는 도전성 범프들(420)이 각각 배치되고, 도전성 범프들(420) 상에는 범프 본딩 패드들(320)이 각각 배치될 수 있다. 범프 본딩 패드들(320)은 몰드 기판(700)의 제1 면(702)으로부터 노출될 수 있다.
지지 부재(500)는 복수 개의 제2 반도체 칩들(600)을 지지하는 역할을 수행할 수 있다. 지지 부재(500)는 인접하는 제1 반도체 칩(240)과 재배선층(100)으로부터 동일한 높이를 가질 수 있다.
복수 개의 제2 반도체 칩들(600)은 제1 반도체 칩(240) 및 지지 부재(500) 상에 배치될 수 있다. 제2 반도체 칩들(600a, 600b, 600c, 600d)은 제1 면 상에 복수 개의 칩 패드들(602a, 602b, 602c, 602d)을 가질 수 있다. 칩 패드들(602a, 602b, 602c, 602d)이 형성된 상기 제1 면에 반대하는 제2 면이 재배선층(100)을 향하도록 제2 반도체 칩들(600)은 몰드 기판(700) 내에 수용될 수 있다.
예를 들면, 제1 반도체 칩(240)은 로직 회로를 포함하는 로직 칩일 수 있다. 제2 반도체 칩들(600)은 메모리 회로를 포함하는 메모리 칩들일 수 있다. 상기 제1 및 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
와이어링 본딩 패드들(310)은 몰드 기판(700)의 제1 면(702)에 형성되며 본딩 와이어들(410)의 일단부들과 연결될 수 있다. 따라서, 와이어링 본딩 패드들(310)은 본딩 와이어들(410)에 의해 제2 반도체 칩들(600)의 상기 칩 패드들과 전기적으로 연결될 수 있다.
구체적으로, 와이어링 본딩 패드(310)의 일면은 상기 본딩 와이어의 일단부와 접합되고, 상기 일면에 반대하는 와이어링 본딩 패드(310)의 타면은 몰드 기판(700)의 제1 면(702)으로부터 돌출되며 상기 재배선과 접합될 수 있다. 와이어링 본딩 패드(310)의 상기 일면은 몰드 기판(700)의 제1 면(702)과 동일 평면 상에 위치할 수 있다.
범프 본딩 패드들(320)은 몰드 기판(700)의 제1 면(702)에 형성되며 도전성 범프들(420)과 연결될 수 있다. 따라서, 범프 본딩 패드들(320)은 도전성 범프들(420)에 의해 제1 반도체 칩(240)의 칩 패드들(242)과 전기적으로 연결될 수 있다.
재배선층(100)의 상기 재배선들은 몰드 기판(700)의 제1 면(702)으로부터 노출된 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)과 직접 접촉할 수 있다.
구체적으로, 재배선층(100)은 몰드 기판(700)의 제1 면(702) 상에 형성되며 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)을 노출시키는 제1 개구들을 갖는 제1 절연막(110) 및 제1 절연막(110) 상에 형성되며 적어도 일부가 상기 제1 개구를 통해 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)과 직접 접촉하는 제1 재배선들(112)을 포함할 수 있다. 제1 재배선(112)은 와이어링 본딩 패드(310)의 상기 타면과 직접 접촉하고, 와이어링 본딩 패드(310)의 상기 일면은 몰드 기판(700)에 의해 커버되고 와이어링 본딩 패드(310)의 측면들과 상기 타면은 제1 절연막(110)에 의해 커버될 수 있다.
또한, 재배선층(100)은 제1 절연막(110) 상에 순차적으로 형성된 제2, 제3, 제4 및 제5 절연막들(120, 130, 140, 150) 및 제2, 제3 및 제4 재배선들(122, 132, 142)을 더 포함할 수 있다.
외부 접속 부재들(800)은 제4 재배선들(142)의 일부들 상에 각각 배치될 수 있다. 예를 들면, 외부 접속 부재(800)는 솔더 볼을 포함할 수 있다.
이하에서는, 도 28의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 29 내지 도 37은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 29, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36 및 도 37은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 30은 도 29의 평면도이다.
도 29 및 도 30을 참조하면, 더미 기판(10) 상에 금속층(50)을 형성한 후, 금속층(50) 상에 릴레이 본딩 패드들(310, 320)을 형성할 수 있다.
예시적인 실시예들에 있어서, 금속층(50)은 도금 공정, 증착 및 패터닝 공정 등을 통해 형성된 후, 더미 기판(10) 상에 배치될 수 있다. 금속층(50)은 릴레이 접합 패드 부분을 형성하기 위한 돌출부들(52, 54)을 가질 수 있다. 금속층(50)은 단일의 금속막 또는 복수 개의 금속막들을 포함할 수 있다. 예를 들면, 금속층(50)은 구리(Cu), 알루미늄(Al) 등과 같은 금속, 또는 합금을 포함할 수 있다. 금속층(50) 상에, 돌출부들(52, 54)을 노출시키는 개구들을 갖는 절연막(60)을 형성할 수 있다. 절연막(60)은 폴리머 테이프, 솔더 레지스트 등과 같은 절연 물질을 포함할 수 있다.
이어서, 금속층(50)의 돌출부들(52, 54) 상에 릴레이 본딩 패드들(310, 320)을 각각 형성할 수 있다. 릴레이 본딩 패드들(310, 320)은 금속층(50)과 다른 금속을 포함할 수 있다. 예를 들면, 금속층(50)이 구리(Cu)를 포함할 때, 릴레이 본딩 패드들(310, 320)은 금(Au) 또는 니켈/금(Ni/Au)을 포함할 수 있다.
릴레이 본딩 패드들(320)은 범프 본딩 패드들일 수 있다. 릴레이 본딩 패드들(320)은 후속하여 적층되는 제1 반도체 칩과의 전기적 연결을 위한 도전성 범프들과 접합되는 금속 접합부들일 수 있다. 릴레이 본딩 패드들(310)은 와이어링 본딩 패드들일 수 있다. 릴레이 본딩 패드들(310)은 후속하여 적층되는 제2 반도체 칩들과의 전기적 연결을 위한 본딩 와이어들과 접합되는 금속 접합부들일 수 있다.
이와 다르게, 절연막(60)을 형성하는 단계를 생략하고, 금속 패턴층(50) 상의 기 설정된 위치들에 상기 릴레이 본딩 패드들을 형성할 수 있다.
도 31을 참조하면, 더미 기판(10) 상의 금속층(50) 상에 제1 반도체 칩(240)을 배치한 후, 제1 반도체 칩(240)의 칩 패드들(242)과 릴레이 본딩 패드들(310, 320)을 도전성 연결 부재들(420)에 의해 서로 연결시킬 수 있다. 또한, 더미 기판(10) 상의 금속층(50) 상에 제1 반도체 칩(240)에 인접하게 지지 부재(500)를 배치시킬 수 있다.
예시적인 실시예들에 있어서, 칩 패드들(242)이 형성된 제1 면이 더미 기판(10)을 향하도록 제1 반도체 칩(240)은 더미 기판(10) 상에 배치될 수 있다. 제1 반도체 칩(240)은 플립 칩 본딩(flip chip bonding) 방식에 의해 금속층(50) 상에 실장될 수 있다.
도전성 연결 부재들(420)은 도전성 범프들일 수 있다. 이 경우에 있어서, 릴레이 본딩 패드들(320)은 범프 본딩 패드들일 수 있다. 제1 반도체 칩(240)의 상기 제1 면 상의 칩 패드들(242) 상에 도전성 범프들(420)을 형성한 후, 도전성 범프들(420)을 매개로 하여 더미 기판(10) 상에 배치할 수 있다. 도전성 범프들(420)은 범프 본딩 패드들(320) 상에 각각 배치될 수 있다. 이후, 리플로우 공정에 의해 도전성 범프들(420)을 범프 본딩 패드들(320)에 부착시켜 제1 반도체 칩(240)을 더미 기판(10) 상에 실장시킬 수 있다.
지지 부재(500)는 접착층(510)에 의해 절연막(60) 상에 적층될 수 있다. 이와 다르게, 지지 부재(500)를 대신하여 또 다른 반도체 칩이 배치될 수 있다.
도 32를 참조하면, 제1 반도체 칩(240) 및 지지 부재(500) 상에 복수 개의 제2 반도체 칩들(600)을 적층한 후, 제2 반도체 칩들(600)의 칩 패드들(602a, 602b, 602c, 602d)과 릴레이 본딩 패드들(310)을 도전성 연결 부재들(410)에 의해 서로 연결시킬 수 있다. 이어서, 더미 기판(10) 상에 제1 반도체 칩(240) 및 제2 반도체 칩들(600)을 커버하는 몰드 기판(700)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩들(600a, 600b, 600c, 600d)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(602a, 602b, 602c, 602d)을 가질 수 있다. 칩 패드들(602a, 602b, 602c, 602d)이 형성된 상기 제1 면에 반대하는 제2 면이 더미 기판(10)을 향하도록 제2 반도체 칩들(600)은 더미 기판(10) 상에 각각 배치될 수 있다.
복수 개의 제2 반도체 칩들(600a, 600b, 600c, 600d)을 접착층들(610)에 의해 순차적으로 적층될 수 있다. 제2 반도체 칩들(600a, 600b, 600c, 600d)은 카스테이드(cascade) 구조로 적층될 수 있다. 상기 제2 반도체 칩들은 순차적으로 오프셋 정렬될 수 있다. 상기 제2 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 부재의 평면적보다 더 클 수 있다.
도전성 연결 부재들(410)은 본딩 와이어들일 수 있다. 이 경우에 있어서, 릴레이 본딩 패드들(310)은 와이어링 본딩 패드들일 수 있다. 와이어 본딩 공정을 수행하여 제2 반도체 칩들(600)의 상기 칩 패드들 및 상기 와이어링 본딩 패드들을 상기 본딩 와이어들에 의해 서로 전기적으로 연결시킬 수 있다. 이에 따라, 상기 본딩 와이어의 일단부는 상기 와이어링 본딩 패드의 일면에 접합될 수 있다.
이어서, 몰디드 언더필(molded underfill, MUF) 공정을 수행하여 절연막(60) 상에 몰딩 부재를 성형함으로써, 제1 반도체 칩(240), 지지 부재(500) 및 제2 반도체 칩들(600)을 커버하는 몰드 기판(700)을 형성할 수 있다. 예를 들면, 몰드 기판(700)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 33 및 도 34를 참조하면, 몰드 기판(700)이 형성된 도 8의 구조물을 뒤집고, 더미 기판(10), 금속층(50) 및 절연막(60)을 몰드 기판(700)으로부터 제거할 수 있다.
예를 들면, 더미 기판(10)을 제거한 후, 선택적 식각 공정을 수행하여 금속층(50)을 절연막(60)으로부터 제거하고 절연막(60)을 몰드 기판(700)으로부터 제거할 수 있다.
이에 따라, 몰드 기판(700)의 제1 면(702)으로부터 릴레이 본딩 패드들(310) 및 범프 본딩 패드들(320)이 노출될 수 있다.
도 35를 참조하면, 몰드 기판(700)의 제1 면(702) 상에 와이어링 본딩 패드들(300, 310) 및 제2 반도체 칩(220)의 칩 패드들(222)을 각각 노출시키는 제1 개구들(111)을 갖는 제1 절연막(110)을 형성한 할 수 있다.
예시적인 실시예들에 있어서, 몰드 기판(700)의 제1 면(702), 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)을 커버하는 제1 절연막을 형성한 후, 상기 제1 절연막을 패터닝하여 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)을 각각 노출시키는 제1 개구들(111)을 형성할 수 있다.
예를 들면, 제1 절연막(110)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 36을 참조하면, 제1 절연막(110) 상에 제1 개구(111)를 통해 와이어링 본딩 패드들(300, 310) 및 범프 본딩 패드들(320)과 각각 직접 접촉하는 제1 재배선들(112)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 재배선들(112)은 제1 절연막(110)의 일부, 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320) 상에 각각 형성될 수 있다. 상기 제1 재배선은 제1 절연막(110)의 일부 및 제1 개구(111) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다.
따라서, 제1 재배선(112)의 적어도 일부들은 상기 개구를 통해 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)과 각각 직접 접촉할 수 있다.
도 37을 참조하면, 도 35 및 도 36를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 몰드 기판(700)의 제1 면(702) 상에 재배선층(100)을 형성한 후, 재배선층(100) 상에 외부 접속 부재들(800)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰드 기판(700)의 제1 면(702) 상에 와이어링 본딩 패드들(310) 및 범프 본딩 패드들(320)과 각각 전기적으로 연결되는 재배선들을 갖는 재배선층(100)을 형성할 수 있다. 이에 따라, 웨이퍼의 각 다이의 크기와 동일한 몰드 기판(700) 상에 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(100)을 형성할 수 있다.
이어서, 재배선층(100) 상에 상기 재배선과 전기적으로 연결되는 외부 접속 부재들(800)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 몰드 기판(700)으로 분리하여 릴레이 본딩 패드들(310, 320)을 갖는 몰드 기판(700) 및 몰드 기판(700) 상에 형성된 재배선층(100)을 포함하는 팬 아웃 웨이퍼 레벨 패키지를 완성할 수 있다.
전술한 반도체 패키지의 제조 방법은 로직 소자나 메모리 소자와 같은 반도체 소자를 포함하는 반도체 패키지를 제조하는 데 사용될 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3: 반도체 패키지 10: 더미 기판
20: 분리막, 제1 분리막 30: 금속 패턴층
32, 34, 52, 54: 돌출부 40: 제2 분리막
50: 금속층 60: 절연막
100: 재배선층 110: 제1 절연막
111: 제1 개구 112: 제1 재배선
120: 제2 절연막 122: 제2 재배선
130: 제3 절연막 132: 제3 재배선
140: 제4 절연막 142: 제4 재배선
150: 제5 절연막 200, 240: 제1 반도체 칩
220, 600: 제2 반도체 칩 300, 310: 와이어링 본딩 패드
320: 범프 본딩 패드 400, 410: 본딩 와이어
420: 도전성 범프 500: 지지 부재
600: 제3 반도체 칩 700: 몰드 기판
800: 외부 접속 부재

Claims (20)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 몰드 기판;
    상기 몰드 기판 내에 배치되며, 칩 패드들이 형성된 제3 면에 반대하는 제4 면이 상기 몰드 기판의 상기 제1 면으로부터 노출되도록 배치되는 제1 반도체 칩;
    상기 몰드 기판 내에 배치되며, 일면이 상기 몰드 기판의 상기 제1 면으로부터 노출되도록 배치되고 상기 제1 반도체 칩과 이격 배치되는 지지 부재;
    상기 몰드 기판 내에 수용되며, 상기 제1 반도체 칩 및 상기 지지 부재 상에 순차적으로 적층되며, 칩 패드들이 형성된 제5 면에 반대하는 제6 면이 상기 몰드 기판의 상기 제1 면을 향하도록 배치되는 복수 개의 제2 반도체 칩들;
    상기 몰드 기판의 상기 제1 면에 형성되며, 본딩 와이어들에 의해 상기 제1 반도체 칩의 상기 칩 패드들 및 상기 복수 개의 제2 반도체 칩들의 상기 칩 패드들과 연결되는 와이어링 본딩 패드들; 및
    상기 몰드 기판의 상기 제1 면을 커버하며, 상기 와이어링 본딩 패드들과 접속되는 재배선들을 갖는 재배선층을 포함하고,
    상기 본딩 와이어의 일단부와 접합된 상기 와이어링 본딩 패드의 제7 면에 반대하는 제8 면은 상기 몰드 기판의 상기 제1 면과 동일 평면 상에 위치하고 상기 몰드 기판의 상기 제1 면으로부터 노출되고,
    상기 재배선층은, 상기 몰드 기판의 상기 제1 면과 동일 평면 상에 위치하는 상기 제1 반도체 칩의 상기 제2 면 그리고 상기 지지 부재의 상기 노출된 일면과 직접 접촉하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 재배선층은 상기 몰드 기판의 상기 제1 면 상에 형성되고 상기 와이어링 본딩 패드의 상기 제8 면의 적어도 일부를 노출시키는 개구를 갖는 제1 절연막을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 재배선들 중 적어도 하나의 제1 재배선은 상기 제1 절연막 상에 형성되고, 상기 제1 재배선의 적어도 일부가 상기 개구를 통해 상기 와이어링 본딩 패드와 직접 접촉하는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 몰드 기판 내에, 칩 패드들이 형성된 제1 면이 상기 재배선층을 향하도록 배치되는 제3 반도체 칩을 더 포함하고,
    상기 재배선들 중 일부가 상기 제3 반도체 칩의 상기 칩 패드와 전기적으로 연결되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 몰드 기판의 상기 제1 면에 형성되며, 도전성 범프들에 의해 상기 제3 반도체 칩의 상기 칩 패드들과 연결되는 범프 본딩 패드들을 더 포함하는 반도체 패키지.
  10. 삭제
  11. 더미 기판 상에 제1 분리막을 형성하고;
    상기 제1 분리막 상에 복수 개의 돌출부들을 갖는 금속 패턴층을 형성하고;
    상기 금속 패턴층 상에 상기 복수 개의 돌출부들의 적어도 일부분들을 노출시키는 개구들을 갖는 제2 분리막을 형성하고;
    상기 더미 기판 상의 상기 제2 분리막 상에 칩 패드들이 형성된 제1 면에 반대하는 제2 면이 상기 더미 기판을 향하도록 제1 반도체 칩을 적층하고;
    상기 더미 기판 상의 상기 제2 분리막 상에 상기 제1 반도체 칩과 이격되도록 지지 부재를 형성하고;
    상기 제1 반도체 칩 및 상기 지지 부재 상에 칩 패드들이 형성된 제3 면에 반대하는 제4 면이 상기 더미 기판을 향하도록 복수 개의 제2 반도체 칩들을 적층하고;
    상기 제1 반도체 칩의 상기 칩 패드들 및 상기 복수 개의 제2 반도체 칩들의 상기 칩 패드들과 상기 금속 패턴층의 상기 돌출부들을 본딩 와이어들에 의해 서로 연결시키고;
    상기 더미 기판 상의 상기 제2 분리막 상에 상기 제1 반도체 칩, 상기 지지 부재 및 상기 복수 개의 제2 반도체 칩들을 커버하는 몰드 기판을 형성하고;
    상기 더미 기판 및 상기 제1 분리막을 제거하여 상기 몰드 기판의 제1 면 상에 상기 금속 패턴층 및 상기 제2 분리막을 남겨두고;
    상기 돌출부들만이 남겨지도록 상기 금속 패턴층의 일부 및 상기 제2 분리막을 상기 몰드 기판으로부터 제거하여 상기 본딩 와이어의 일단부와 접합된 일면과 반대하는 타면이 상기 몰드 기판의 상기 제1 면으로부터 노출되는 와이어링 본딩 패드들을 형성하고; 그리고
    상기 몰드 기판의 상기 제1 면 상에, 상기 와이어링 본딩 패드들과 접속되는 재배선들을 갖는 재배선층을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서, 상기 재배선층을 형성하는 것은,
    상기 몰드 기판의 상기 제1 면 상에 상기 와이어링 본딩 패드를 노출시키는 개구를 갖는 제1 절연막을 형성하고; 그리고
    상기 제1 절연막 상에 상기 개구를 통해 상기 와이어링 본딩 패드와 직접 접촉하는 제1 재배선을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 11 항에 있어서, 상기 제2 분리막을 상기 몰드 기판으로부터 제거하는 것은,
    상기 제1 반도체 칩의 상기 제2 면을 상기 몰드 기판의 상기 제1 면으로부터 노출시키는 것을 포함하는 반도체 패키지의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제 11 항에 있어서,
    상기 더미 기판 상의 상기 제2 분리막 상에, 칩 패드들이 형성된 제1 면이 상기 더미 기판을 향하도록 제3 반도체 칩을 적층하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서,
    상기 더미 기판 상의 상기 제2 분리막 상에 범프 본딩 패드들을 형성하고; 그리고
    상기 제3 반도체 칩의 상기 칩 패드들과 상기 범프 본딩 패드들을 도전성 범프들에 의해 서로 연결시키는 것을 더 포함하는 반도체 패키지의 제조 방법.
  20. 제 11 항에 있어서, 상기 더미 기판 상에 상기 복수 개의 제2 반도체 칩들을 적층하는 것은 상기 복수 개의 제2 반도체 칩들을 접착층들에 의해 순차적으로 적층하는 것을 포함하는 반도체 패키지의 제조 방법.
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