KR102191669B1 - 멀티-칩 패키지 - Google Patents

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Abstract

멀티-칩 패키지는 패키지 기판, 연결 기판, 복수개의 반도체 칩들 및 로직 칩을 포함한다. 패키지 기판은 개구부를 갖는다. 연결 기판은 상기 패키지 기판의 상부면에 배치된다. 반도체 칩들은 상기 연결 기판의 상부면에 적층된다. 반도체 칩들은 상기 연결 기판에 전기적으로 연결된다. 로직 칩은 상기 개구부 내에 배치된다. 로직 칩은 상기 연결 기판과 상기 패키지 기판에 전기적으로 연결된다. 따라서, 로직 칩이 패키지 기판의 개구부 내에 배치되어 있으므로, 로직 칩으로 인해서 멀티-칩 패키지의 폭이 늘어나지 않게 된다.

Description

멀티-칩 패키지{MULTI-CHIP PACKAGE}
본 발명은 멀티-칩 패키지에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 멀티-칩 패키지에 대한 연구가 활발히 진행되고 있다. 멀티-칩 패키지는 패키지 기판, 패키지 기판의 상부면에 적층된 복수개의 반도체 칩들, 패키지 기판의 상부면에 배치된 로직 칩, 및 반도체 칩들과 패키지 기판을 전기적으로 연결시키는 도전성 와이어를 포함한다.
관련 기술에 따르면, 도전성 와이어가 연결되는 본드 핑거를 로직 칩의 외곽인 패키지 기판의 상부면 부분에 형성해야 한다. 이로 인하여, 멀티-칩 패키지의 폭이 넓어지는 문제가 있다.
또한, 멀티-칩 패키지의 폭을 줄이기 위해서, 로직 칩을 최하부 반도체 칩에 인접하게 배치하게 된다. 따라서, 최하부 반도체 칩과 로직 칩 사이의 공간은 매우 좁다. 상기 공간으로는 충분한 양의 몰딩 부재가 제공될 수가 없기 때문에, 상기 공간에 충진된 몰딩 부재 내에 보이드가 형성되는 경우가 많다.
아울러, 로직 칩을 반도체 칩과 패키지 기판 사이에 개재된 두꺼운 다이 어태치 필름 내에 배치하여 멀티-칩 패키지의 폭을 줄일 수도 있다. 그러나, 다이 어태치 필름으로 인해서 멀티-칩 패키지의 두께가 증가되는 다른 문제가 유발된다.
본 발명은 좁은 폭과 얇은 두께를 갖는 멀티-칩 패키지를 제공한다.
본 발명의 일 견지에 따른 멀티-칩 패키지는 패키지 기판, 연결 기판, 복수개의 반도체 칩들 및 로직 칩을 포함한다. 패키지 기판은 개구부를 갖는다. 연결 기판은 상기 패키지 기판의 상부면에 배치된다. 반도체 칩들은 상기 연결 기판의 상부면에 적층된다. 반도체 칩들은 상기 연결 기판에 전기적으로 연결된다. 로직 칩은 상기 개구부 내에 배치된다. 로직 칩은 상기 연결 기판과 상기 패키지 기판에 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 연결 기판은 상기 반도체 칩들에 전기적으로 연결된 제 1 연결 패드, 및 상기 제 1 연결 패드에 전기적으로 연결되고 상기 개구부를 통해 노출되어 상기 로직 칩에 전기적으로 연결된 제 2 연결 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 로직 칩은 상기 연결 기판과 상기 패키지 기판에 전기적으로 연결된 로직 패드를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 로직 패드는 상기 로직 칩의 하부면에 배치될 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 로직 패드와 상기 연결 기판을 전기적으로 연결시키는 제 1 연결 와이어, 및 상기 로직 패드와 상기 패키지 기판을 전기적으로 연결시키는 제 2 연결 와이어를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 로직 패드는 상기 로직 칩의 상부면에 배치될 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 로직 패드와 상기 연결 기판을 전기적으로 연결시키는 연결 범프, 및 상기 로직 패드와 상기 패키지 기판을 전기적으로 연결시키는 연결 와이어를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩들은 상기 반도체 칩들의 상부면에 배치되어 상기 연결 기판에 전기적으로 연결된 본딩 패드를 가질 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 본딩 패드와 상기 연결 기판을 전기적으로 연결시키는 도전성 와이어를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩들은 계단식으로 적층될 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 개구부 내에 형성된 언더필링층을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 멀티-칩 패키지는 패키지 기판, 복수개의 반도체 칩들, 로직 칩 및 연결 범프를 포함한다. 패키지 기판은 개구부를 갖는다. 반도체 칩들은 상기 패키지 기판의 상부면에 적층된다. 반도체 칩들은 상기 패키지 기판을 향하는 하부면에 배치된 본딩 패드들을 갖는다. 로직 칩은 상기 개구부 내에 배치되어 상기 패키지 기판에 전기적으로 연결된다. 연결 범프는 상기 로직 칩과 상기 본딩 패드를 전기적으로 연결시킨다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 반도체 칩들에 내장되어, 상기 본딩 패드들을 전기적으로 연결시키는 플러그들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 반도체 칩들의 외측면에 형성되어 상기 본딩 패드들을 전기적으로 연결시키는 수직 연결 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 멀티-칩 패키지는 상기 개구부 내에 형성된 언더필링층을 더 포함할 수 있다.
상기된 본 발명에 따르면, 로직 칩이 패키지 기판의 개구부 내에 배치되어 연결 기판을 매개로 반도체 칩들에 전기적으로 연결되어 있으므로, 로직 칩으로 인해서 멀티-칩 패키지의 폭이 늘어나지 않게 된다. 결과적으로, 좁은 폭과 얇은 두께를 갖는 멀티-칩 패키지의 구현이 가능하게 된다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 4는 도 3의 Ⅳ 부위를 확대해서 나타낸 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이고, 도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 멀티-칩 패키지(100)는 패키지 기판(110), 제 1 그룹의 반도체 칩(120), 제 2 그룹의 반도체 칩(130), 연결 기판(160), 로직 칩(170), 제 1 도전성 와이어(140), 제 2 도전성 와이어(150), 제 1 연결 와이어(180), 제 2 연결 와이어(182), 몰딩 부재(190), 언더필링층(192) 및 외부접속단자(195)를 포함한다.
패키지 기판(110)은 절연 기판(미도시), 상부 본드 핑거(112), 하부 본드 핑거(118) 및 볼 랜드(114)를 포함한다. 상부 본드 핑거(112)는 절연 기판의 상부면에 배열된다. 볼 랜드(114)는 절연 기판의 하부면에 배열된다. 절연 기판은 본드 핑거(112)와 볼 랜드(114)를 전기적으로 연결하는 내부 회로(미도시)를 갖는다. 본 실시예에서, 패키지 기판(110)은 개구부(116)를 갖는다. 개구부(116)는 패키지 기판(110)의 중앙부에 수직하게 관통 형성된다. 하부 본드 핑거(118)는 개구부(116)에 인접한 절연 기판의 하부면 중앙부에 배치된다.
연결 기판(160)은 패키지 기판(110)의 상부면에 배치된다. 연결 기판(160)은 제 1 연결 패드(162) 및 제 2 연결 패드(164)를 갖는다. 제 1 연결 패드(162)는 연결 기판(160)의 상부면 가장자리에 배열된다. 제 2 연결 패드(164)는 연결 기판(160)의 하부면 중앙부에 배열된다. 따라서, 제 2 연결 패드(164)는 패키지 기판(110)의 개구부(116)를 통해 노출된다. 본 실시예에서, 연결 기판(160)은 라미네이트 테이프와 같은 얇은 두께를 갖는 절연 테이프를 포함할 수 있다.
제 1 그룹의 반도체 칩(120)은 연결 기판(160)의 상부면에 적층된다. 본 실시예에서, 제 1 그룹의 반도체 칩(120)은 제 1 반도체 칩(122), 제 2 반도체 칩(124), 제 3 반도체 칩(126) 및 제 4 반도체 칩(128)을 포함한다. 제 1 반도체 칩(122)은 연결 기판(160)의 상부면에 배치된다. 제 2 반도체 칩(124)은 제 1 반도체 칩(122)의 상부면에 배치된다. 제 3 반도체 칩(126)은 제 2 반도체 칩(124)의 상부면에 배치된다. 제 4 반도체 칩(128)은 제 3 반도체 칩(126)의 상부면에 배치된다. 제 1 반도체 칩(122), 제 2 반도체 칩(124), 제 3 반도체 칩(126) 및 제 4 반도체 칩(128)은 실질적으로 동일한 크기를 갖는다. 제 1 반도체 칩(122), 제 2 반도체 칩(124), 제 3 반도체 칩(126) 및 제 4 반도체 칩(128)은 제 1 본딩 패드(123), 제 2 본딩 패드(125), 제 3 본딩 패드(127) 및 제 4 본딩 패드(129)를 각각 갖는다. 제 1 본딩 패드(123), 제 2 본딩 패드(125), 제 3 본딩 패드(127) 및 제 4 본딩 패드(129)는 제 1 반도체 칩(122), 제 2 반도체 칩(124), 제 3 반도체 칩(126) 및 제 4 반도체 칩(128)의 상부면 좌측 가장자리에 배열된다.
본 실시예에서, 제 1 반도체 칩(122), 제 2 반도체 칩(124), 제 3 반도체 칩(126) 및 제 4 반도체 칩(128)은 계단식으로 적층된다. 또한, 제 1 반도체 칩(122), 제 2 반도체 칩(124), 제 3 반도체 칩(126) 및 제 4 반도체 칩(128)은 제 1 수평 방향을 따라 계단식으로 적층된다. 따라서, 제 2 반도체 칩(124)의 우측면은 제 1 반도체 칩(122)의 우측면보다 제 1 수평 방향을 향해서 돌출된다. 제 3 반도체 칩(126)의 우측면은 제 2 반도체 칩(124)의 우측면보다 제 1 수평 방향을 향해서 돌출된다. 제 4 반도체 칩(128)의 우측면은 제 3 반도체 칩(126)의 우측면보다 제 1 수평 방향을 향해서 돌출된다. 결과적으로, 제 1 내지 제 4 반도체 칩(122, 124, 126, 128)들의 상부면 좌측 가장자리에 배열된 제 1 내지 제 4 본딩 패드(123, 125, 127, 129)들은 노출된다.
제 2 그룹의 반도체 칩(130)은 제 1 그룹의 반도체 칩(120)의 상부면에 적층된다. 본 실시예에서, 제 2 그룹의 반도체 칩(130)은 제 5 반도체 칩(132), 제 6 반도체 칩(134), 제 7 반도체 칩(136) 및 제 8 반도체 칩(138)을 포함한다. 제 5 반도체 칩(132)은 제 4 반도체 칩(128)의 상부면에 배치된다. 제 6 반도체 칩(134)은 제 5 반도체 칩(132)의 상부면에 배치된다. 제 7 반도체 칩(136)은 제 6 반도체 칩(134)의 상부면에 배치된다. 제 8 반도체 칩(138)은 제 3 반도체 칩(136)의 상부면에 배치된다. 제 5 반도체 칩(132), 제 6 반도체 칩(134), 제 7 반도체 칩(136) 및 제 8 반도체 칩(138)은 실질적으로 동일한 크기를 갖는다. 또한, 제 5 내지 제 8 반도체 칩(132, 134, 136, 138)들은 제 1 내지 제 4 반도체 칩(122, 124, 126, 128)들의 크기와 실질적으로 동일한 크기를 갖는다. 제 5 반도체 칩(132), 제 6 반도체 칩(134), 제 7 반도체 칩(136) 및 제 8 반도체 칩(138)은 제 5 본딩 패드(133), 제 6 본딩 패드(135), 제 7 본딩 패드(137) 및 제 8 본딩 패드(139)를 각각 갖는다. 제 5 본딩 패드(133), 제 6 본딩 패드(135), 제 7 본딩 패드(137) 및 제 8 본딩 패드(139)는 제 5 반도체 칩(132), 제 6 반도체 칩(134), 제 7 반도체 칩(136) 및 제 8 반도체 칩(138)의 상부면 우측 가장자리에 배열된다.
본 실시예에서, 제 5 반도체 칩(132), 제 6 반도체 칩(134), 제 7 반도체 칩(136) 및 제 8 반도체 칩(138)은 계단식으로 적층된다. 또한, 제 5 반도체 칩(132), 제 6 반도체 칩(134), 제 7 반도체 칩(136) 및 제 8 반도체 칩(138)은 제 1 수평 방향의 반대인 제 2 수평 방향을 따라 계단식으로 적층된다. 따라서, 제 6 반도체 칩(134)의 좌측면은 제 5 반도체 칩(132)의 좌측면보다 제 3 수평 방향을 향해서 돌출된다. 제 7 반도체 칩(136)의 좌측면은 제 6 반도체 칩(134)의 좌측면보다 제 3 수평 방향을 향해서 돌출된다. 제 8 반도체 칩(138)의 좌측면은 제 7 반도체 칩(136)의 좌측면보다 제 3 수평 방향을 향해서 돌출된다. 결과적으로, 제 5 내지 제 8 반도체 칩(132, 134, 136, 138)들의 상부면 우측 가장자리에 배열된 제 5 내지 제 8 본딩 패드(133, 135, 137, 139)들은 노출된다.
제 1 도전성 와이어(140)는 제 2 그룹의 반도체 칩(130)을 패키지 기판(110)의 본드 핑거(112)에 전기적으로 연결시킨다. 본 실시예에서, 제 1 도전성 와이어(140)는 제 1-1 도전성 와이어(142), 제 1-2 도전성 와이어(144), 제 1-3 도전성 와이어(146) 및 제 1-4 도전성 와이어(148)를 포함한다. 제 1-1 도전성 와이어(142)는 제 8 반도체 칩(138)의 제 8 본딩 패드(139)와 제 7 반도체 칩(136)의 제 7 본딩 패드(137)를 전기적으로 연결시킨다. 제 1-2 도전성 와이어(144)는 제 7 반도체 칩(136)의 제 7 본딩 패드(137)와 제 6 반도체 칩(134)의 제 6 본딩 패드(135)를 전기적으로 연결시킨다. 제 1-3 도전성 와이어(146)는 제 6 반도체 칩(134)의 제 6 본딩 패드(135)와 제 5 반도체 칩(132)의 제 5 본딩 패드(133)를 전기적으로 연결시킨다. 제 1-4 도전성 와이어(148)는 제 5 반도체 칩(132)의 제 5 본딩 패드(133)와 패키지 기판(110)의 상부 본드 핑거(112)를 전기적으로 연결시킨다. 상부 본드 핑거(112)는 제 3 연결 와이어(184)를 매개로 연결 기판(160)의 제 1 연결 패드(162)에 전기적으로 연결된다. 따라서, 제 1 그룹의 반도체 칩(130)은 연결 기판(160)에 전기적으로 연결된다.
다른 실시예로서, 제 1-4 도전성 와이어(148)는 제 6 본딩 패드(135), 제 7 본딩 패드(137) 및 제 8 본딩 패드(139) 중 어느 하나에 연결될 수도 있다. 또한, 연결 기판(160)이 제 5 반도체 칩(132)보다 우측으로 돌출될 정도의 폭을 갖는 경우, 제 1-4 도전성 와이어(148)는 연결 기판(160)의 제 1 연결 패드(162)에 직접 연결될 수 있다.
제 2 도전성 와이어(150)는 제 1 그룹의 반도체 칩(120)을 연결 기판(160)의 제 1 연결 패드(162)에 전기적으로 연결시킨다. 본 실시예에서, 제 2 도전성 와이어(150)는 제 2-1 도전성 와이어(152), 제 2-2 도전성 와이어(154), 제 2-3 도전성 와이어(156) 및 제 2-4 도전성 와이어(158)를 포함한다. 제 2-1 도전성 와이어(152)는 제 4 반도체 칩(128)의 제 4 본딩 패드(129)와 제 3 반도체 칩(126)의 제 3 본딩 패드(127)를 전기적으로 연결시킨다. 제 2-2 도전성 와이어(154)는 제 3 반도체 칩(126)의 제 3 본딩 패드(127)와 제 2 반도체 칩(124)의 제 2 본딩 패드(125)를 전기적으로 연결시킨다. 제 2-3 도전성 와이어(156)는 제 2 반도체 칩(124)의 제 2 본딩 패드(125)와 제 1 반도체 칩(122)의 제 1 본딩 패드(123)를 전기적으로 연결시킨다. 제 2-4 도전성 와이어(158)는 제 1 반도체 칩(122)의 제 1 본딩 패드(133)와 연결 기판(160)의 제 1 연결 패드(162)를 전기적으로 연결시킨다.
다른 실시예로서, 제 2-4 도전성 와이어(158)는 제 2 본딩 패드(125), 제 3 본딩 패드(127) 및 제 4 본딩 패드(129) 중 어느 하나에 연결될 수도 있다.
로직 칩(170)은 패키지 기판(110)의 개구부(116) 내에 배치된다. 로직 칩(170)이 패키지 기판(110)의 개구부(116) 내에 위치하고 있으므로, 로직 칩(170)으로 인해서 멀티-칩 패키지(100)의 폭이 증가되지 않는다. 또한, 연결 기판(160)은 얇은 두께를 갖고 있으므로, 멀티-칩 패키지(100)의 두께도 크게 증가되지는 않는다. 본 실시예에서, 로직 칩(170)은 멀티-칩 패키지(100)의 동작 성능을 향상시키기 위한 컨트롤 칩, 버퍼 칩 등을 포함할 수 있다.
본 실시예에서, 로직 칩(170)은 로직 패드(172)를 갖는다. 로직 패드(172)는 로직 칩(170)의 하부면 가장자리에 배치된다. 따라서, 로직 칩(170)의 하부면이 로직 칩(170)의 액티브 면에 해당된다.
제 1 연결 와이어(180)는 로직 칩(170)의 로직 패드(172)와 연결 기판(160)의 제 1 연결 패드(162)를 전기적으로 연결한다. 제 2 연결 와이어(182)는 로직 칩(170)의 로직 패드(172)와 패키지 기판(110)의 하부 본드 핑거(118)를 전기적으로 연결한다.
언더필링층(192)은 패키지 기판(110)의 개구부(116) 내에 형성되어, 로직 칩(170), 제 1 연결 와이어(180) 및 제 2 연결 와이어(182)를 덮는다. 본 실시예에서, 언더필링층(192)은 패키지 기판(110)의 하부면보다 아래로 돌출된 하부면을 갖는다.
몰딩 부재(190)는 패키지 기판(110)의 상부면에 형성되어 제 1 그룹의 반도체 칩(120) 및 제 2 그룹의 반도체 칩(130)을 덮는다. 몰딩 부재(170)는 제 1 그룹의 반도체 칩(120), 제 2 그룹의 반도체 칩(130), 제 1 도전성 와이어(140) 및 제 2 도전성 와이어(150)를 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩 부재(170)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(195)는 패키지 기판(110)의 하부면에 배열된 볼 랜드(114) 상에 마운트된다. 외부접속단자(195)는 솔더 볼을 포함할 수 있다.
본 실시예에서, 제 1 그룹의 반도체 칩(120)과 제 2 그룹의 반도체 칩(130)이 4개의 반도체 칩들을 포함하는 것으로 예시하였으나, 각 그룹의 반도체 칩은 2개 이상의 반도체 칩들을 포함할 수도 있다.
또한, 본 실시예에서는, 반도체 칩들이 2가지 방향을 향해 계단식으로 적층된 구조로 예시하였다. 다른 실시예로서, 반도체 칩들은 단일 방향을 향해 계단식으로 적층될 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이고, 도 4는 도 3의 Ⅳ 부위를 확대해서 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100a)는 로직 칩을 제외하고는 도 1의 멀티-칩 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 3 및 도 4를 참조하면, 로직 칩(170a)의 로직 패드(172a)는 로직 칩(170a)의 상부면에 배열된다. 따라서, 로직 칩(170a)의 상부면이 로직 칩(170a)의 액티브면에 해당된다.
도전성 범프(180a)가 로직 칩(170a)과 연결 기판(160) 사이에 개재된다. 도전성 범프(180a)는 로직 칩(170a)의 로직 패드(172a)와 연결 기판(160)의 제 3 연결 패드(166)를 전기적으로 연결한다. 제 3 연결 패드(166)는 제 2 연결 패드(164)에 전기적으로 연결되어 있다. 제 2 연결 와이어(182)는 제 2 연결 패드(164)와 패키지 기판(110)의 하부 본드 핑거(118)를 전기적으로 연결한다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100b)는 도전성 와이어 대신에 플러그를 포함한다는 점을 제외하고는 도 3의 멀티-칩 패키지(100a)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 5를 참조하면, 제 1 및 제 2 그룹의 반도체 칩(120, 130)들은 계단식으로 적층되지 않는다. 따라서, 본딩 패드(123, 125, 127, 129, 133, 135, 137, 139)들은 동일 수직선 상에 위치한다. 또한, 본딩 패드(113, 125, 127, 129, 133, 135, 137, 139)들은 제 1 및 제 2 그룹의 반도체 칩(120, 130)들의 하부면에 배치된다. 따라서, 제 1 및 제 2 그룹의 반도체 칩(120, 130)들은 페이스-다운(face-down) 타입의 반도체 칩에 해당된다.
플러그(150b)는 제 1 및 제 2 그룹의 반도체 칩(120, 130)들에 수직 방향을 따라 내장된다. 플러그(150b)는 제 1 및 제 2 그룹의 반도체 칩(120, 130)들의 본딩 패드(123, 125, 127, 129, 133, 135, 137, 139)들을 전기적으로 연결한다.
도 6은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100c)는 도전성 와이어 대신에 수직 연결 라인을 포함한다는 점을 제외하고는 도 5의 멀티-칩 패키지(100b)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6을 참조하면, 수직 연결 라인(150c)은 제 1 및 제 2 그룹의 반도체 칩(120, 130)들의 외측면에 형성된다. 수직 연결 라인(150c)은 제 1 및 제 2 반도체 칩(120, 130)들의 본딩 패드(123, 125, 127, 129, 133, 135, 137, 139)들을 전기적으로 연결한다.
도 7은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100d)는 연결 기판을 포함하지 않는다는 점을 제외하고는 도 5의 멀티-칩 패키지(100b)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 7을 참조하면, 본 실시예의 멀티-칩 패키지(100d)는 연결 기판을 포함하지 않으므로, 최하부에 배치된 제 1 반도체 칩(122)의 하부면, 즉 액티브면이 패키지 기판(110)의 개구부(116)를 통해 노출된다. 로직 칩(170)이 도전성 범프(180a)를 매개로 제 1 반도체 칩(122)의 액티브면에 전기적으로 연결된다.
도 8은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100e)는 연결 기판을 포함하지 않는다는 점을 제외하고는 도 6의 멀티-칩 패키지(100c)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 8을 참조하면, 본 실시예의 멀티-칩 패키지(100e)는 연결 기판을 포함하지 않으므로, 최하부에 배치된 제 1 반도체 칩(122)의 하부면, 즉 액티브면이 패키지 기판(110)의 개구부(116)를 통해 노출된다. 로직 칩(170)이 도전성 범프(180a)를 매개로 제 1 반도체 칩(122)의 액티브면에 전기적으로 연결된다.
도 9는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100f)는 연결 기판을 제외하고는 도 6의 멀티-칩 패키지(100c)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 9를 참조하면, 연결 기판(160f)은 반도체 칩(120, 130)들보다 넓은 폭을 갖는다. 따라서, 제 1 연결 패드(162)가 상부를 향해 노출된다. 제 1 연결 패드(162)는 제 3 연결 와이어(184)에 의해 패키지 기판(110)에 전기적으로 연결된다.
도 10은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100g)는 제 2 연결 와이어를 포함하지 않는다는 점을 제외하고는 도 9의 멀티-칩 패키지(100f)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 10을 참조하면, 로직 칩(170a)은 제 2 연결 와이어를 매개로 패키지 기판(110)에 전기적으로 연결되지 않는다. 본 실시예에서, 로직 칩(170a)은 연결 기판(160f)을 경유해서 패키지 기판(110)에 전기적으로 연결된다.
도 11은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100h)는 언더필링층을 제외하고는 도 10의 멀티-칩 패키지(100g)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 언더필링층(192h)은 패키지 기판(110)의 하부면과 실질적으로 동일한 평면 상에 위치하는 하부면을 갖는다. 따라서, 언더필링층(192h)은 패키지 기판(110)의 하부면보다 아래로 돌출되지 않는다.
도 12는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100i)는 연결 범프를 더 포함한다는 점을 제외하고는 도 8의 멀티-칩 패키지(100e)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12를 참조하면, 연결 범프(188)는 제 1 반도체 칩(122)과 패키지 기판(110) 사이에 개재된다. 연결 범프(188)는 제 1 반도체 칩(122)과 패키지 기판(110)을 전기적으로 연결시킨다.
또한, 로직 칩(170a)은 제 2 연결 와이어를 매개로 패키지 기판(110)에 전기적으로 연결되지 않는다. 본 실시예에서, 로직 칩(170a)은 제 1 반도체 칩(122)을 경유해서 패키지 기판(110)에 전기적으로 연결된다.
도 13은 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100j)는 언더필링층을 제외하고는 도 12의 멀티-칩 패키지(100i)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13을 참조하면, 언더필링층(192j)은 패키지 기판(110)의 하부면과 실질적으로 동일한 평면 상에 위치하는 하부면을 갖는다. 따라서, 언더필링층(192j)은 패키지 기판(110)의 하부면보다 아래로 돌출되지 않는다.
도 14는 본 발명의 또 다른 실시예에 따른 멀티-칩 패키지를 나타낸 단면도이다.
본 실시예에 따른 멀티-칩 패키지(100k)는 로직 칩을 제외하고는 도 12의 멀티-칩 패키지(100i)의 구성요소들과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 로직 칩(170k)은 로직 플러그(174)를 더 포함한다. 로직 플러그(174)는 로직 칩(170k)에 내장된다. 로직 플러그(174)는 도전성 범프(180a)에 전기적으로 연결된 상단, 및 로직 칩(170k)의 하부면을 통해 노출된 하단을 갖는다. 제 2 연결 와이어(182)가 로직 플러그(174)의 하단에 전기적으로 연결된다.
한편, 본 실시예들에서는, 2개의 그룹의 반도체 칩들이 계단식으로 적층된 구조를 예시적으로 설명하였으나, 1개의 그룹, 3개의 그룹 또는 적어도 5 그룹 이상의 반도체 칩들이 적층된 구조도 본원발명의 권리범위에 속함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 로직 칩이 패키지 기판의 개구부 내에 배치되어 연결 기판을 매개로 반도체 칩들에 전기적으로 연결되어 있으므로, 로직 칩으로 인해서 멀티-칩 패키지의 폭이 늘어나지 않게 된다. 결과적으로, 좁은 폭과 얇은 두께를 갖는 멀티-칩 패키지의 구현이 가능하게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 패키지 기판 116 ; 개구부
120 ; 제 1 그룹의 반도체 칩 130 ; 제 2 그룹의 반도체 칩
160 ; 연결 기판 162 ; 제 1 연결 패드
164 ; 제 2 연결 패드 170 ; 로직 칩
172 ; 로직 패드 180 ; 제 1 연결 와이어
182 ; 제 2 연결 와이어 180a ; 도전성 범프

Claims (10)

  1. 개구부를 갖는 패키지 기판;
    상기 패키지 기판의 상부면에 배치된 연결 기판;
    상기 연결 기판의 상부면에 적층되고, 상기 연결 기판에 전기적으로 연결된 복수개의 반도체 칩들; 및
    상기 개구부 내에 배치되고, 상기 연결 기판과 상기 패키지 기판에 전기적으로 연결된 로직 칩을 포함하고,
    상기 연결 기판은
    상기 반도체 칩들에 전기적으로 연결된 제 1 연결 패드; 및
    상기 제 1 연결 패드에 전기적으로 연결되고, 상기 개구부를 통해 노출되어 상기 로직 칩에 전기적으로 연결된 제 2 연결 패드를 포함하는 멀티-칩 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 로직 칩은 상기 연결 기판과 상기 패키지 기판에 전기적으로 연결된 로직 패드를 갖는 멀티-칩 패키지.
  4. 제 3 항에 있어서, 상기 로직 패드는 상기 로직 칩의 하부면에 배치된 멀티-칩 패키지.
  5. 제 4 항에 있어서,
    상기 로직 패드와 상기 연결 기판을 전기적으로 연결시키는 제 1 연결 와이어; 및
    상기 로직 패드와 상기 패키지 기판을 전기적으로 연결시키는 제 2 연결 와이어를 더 포함하는 멀티-칩 패키지.
  6. 제 3 항에 있어서, 상기 로직 패드는 상기 로직 칩의 상부면에 배치된 멀티-칩 패키지.
  7. 제 6 항에 있어서,
    상기 로직 패드와 상기 연결 기판을 전기적으로 연결시키는 연결 범프; 및
    상기 로직 패드와 상기 패키지 기판을 전기적으로 연결시키는 연결 와이어를 더 포함하는 멀티-칩 패키지.
  8. 제 1 항에 있어서, 상기 반도체 칩들은 상기 반도체 칩들의 상부면에 배치되어 상기 연결 기판에 전기적으로 연결된 본딩 패드를 갖는 멀티-칩 패키지.
  9. 개구부를 갖는 패키지 기판;
    상기 패키지 기판의 상부면에 적층되고, 상기 패키지 기판을 향하는 하부면에 본딩 패드들이 배치된 복수개의 반도체 칩들;
    상기 반도체 칩들에 내장되어, 상기 본딩 패드들을 전기적으로 연결시키는 플러그들;
    상기 개구부 내에 배치되어 상기 패키지 기판에 전기적으로 연결된 로직 칩; 및
    상기 로직 칩과 상기 본딩 패드를 전기적으로 연결시키는 연결 범프를 포함하는 멀티-칩 패키지.
  10. 삭제
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