KR101894161B1 - 어레이 기판 및 디스플레이 패널 - Google Patents

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밍훙 시
펑 두
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Abstract

본 발명은 어레이 기판(10) 및 디스플레이 패널(50)을 제공한다. 상기 어레이 기판(10)은 데이터라인(11), 스캔라인(12) 및 데이터라인(11)과 스캔라인(12)으로 둘러싸인 화소구조(13)를 포함한다. 화소구조(13)는 ITO 박막(14) 및 ITO 박막(14) 하부에 설치되는 적어도 하나의 금속층(M)을 포함한다. ITO 박막(14)은 개방홀(151)을 통해 금속층(M)과 전기적으로 연결되고, 또한 ITO 박막(14)에 슬릿(16)이 설치되며, 그 중 슬릿(16)은 ITO 박막(14)과 개방홀(151)의 연결 부위 외측에 설치된다. 상기 방식을 통해, 디스클리네이션 라인이 나타날 확률을 감소시킴으로써, 디스플레이 패널(50)의 디스플레이 품질을 개선할 수 있다.

Description

어레이 기판 및 디스플레이 패널{ARRAY SUBSTRATE AND DISPLAY PANEL}
본 발명은 디스플레이 기술 분야에 관한 것으로서, 특히 어레이 기판 및 디스플레이 패널에 관한 것이다.
종래의 디스플레이 패널은 마주보게 설치되는 어레이 기판, 컬러필터 기판 및 이들 사이의 액정층을 포함한다. 그 중, 컬러필터 기판은 ITO 박막을 포함하고, 어레이 기판은 이미지 표시를 제공하는 화소유닛을 포함하며, 화소유닛은 ITO 박막을 포함하고, 화소유닛의 ITO 박막은 개방홀을 통해 상응하는 금속층과 전기적으로 연결된다.
컬러필터 기판상의 ITO 박막은 화소유닛의 ITO 박막과 전기장을 발생시키는데, 비아홀의 설치로 인해 가장자리 부위에 굴곡진 전기장이 형성될 수 있으며, 굴곡진 전기장은 가장자리측의 액정이 중간의 수직 전기장의 액정을 향해 중첩되게 함으로써 디스클리네이션 라인(Disclination line)을 형성한다.
디스클리네이션 라인은 디스플레이 패널의 투과율을 저하시키고, 나아가 원가를 상승시킬 수 있다. 디스클리네이션 라인의 면적이 비교적 클 경우, 심지어 디스플레이 패널에 각종 디스플레이의 불균일(Mura) 현상이 나타나 디스플레이 품질에 영향을 줄 수 있다.
본 발명이 주로 해결하고자 하는 기술문제는 디스클리네이션 라인이 나타날 확률을 저하시켜 디스플레이 패널의 디스플레이 품질을 개선시킬 수 있는 어레이 기판 및 디스플레이 패널을 제공하고자 하는데 있다.
상기 기술문제를 해결하기 위하여, 본 발명이 채택한 일 기술방안은 다음과 같다.
어레이 기판을 제공함에 있어서, 상기 어레이 기판은 데이터라인, 스캔라인 및 데이터라인과 스캔라인으로 둘러싸인 화소구조를 포함한다. 화소구조는 ITO 박막 및 ITO 박막 하부에 설치되는 적어도 하나의 금속층을 포함하며, 상기 금속층은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함하고, 그 중 ITO 박막은 개방홀을 통해 금속층과 전기적으로 연결되고, ITO 박막에 슬릿이 설치되며, 상기 슬릿은 디스클리네이션 라인이 나타날 확률을 저하시키도록 ITO 박막과 개방홀의 연결부위에 설치되며; 상기 슬릿은 상기 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되며, 슬릿의 길이와 너비는 각각 2.5㎛보다 크고; 상기 화소구조는 상기 데이터라인과 상기 스캔라인의 교차부위 부근에 설치되는 박막 트랜지스터(T) 및 ITO 박막과 금속층 사이에 설치되는 부동태화층을 더 포함하며, 금속층은 박막 트랜지스터(T)의 소스와 드레인 금속층을 포함하고, 개방홀은 부동태화층을 관통하여 박막 트랜지스터(T)의 소스 또는 드레인 금속층을 노출시키며, ITO 박막은 개방홀을 통해 박막 트랜지스터(T)의 소스 또는 드레인 금속층의 상부에 설치되고,
상기 개방홀은 부동태화층에서 소스 금속층(M21)에 대응되는 위치에 설치되며, 즉 ITO 박막이 개방홀을 통해 소스 금속층(M21)과 전기적으로 연결될 수 있으며, 상기 슬릿은 박막 트랜지스터(T)의 소스 금속층(M21)에 대응되는 가장자리 부위에 설치되며, 동시에 개방홀에서 먼 방향으로 연장된다.
그 중 슬릿은 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 개방홀에서 먼 방향으로 연장된다.
상기 기술문제를 해결하기 위하여, 본 발명이 채택한 또 다른 일 기술방안은 다음과 같다.
어레이 기판을 제공함에 있어서, 상기 어레이 기판은 데이터라인, 스캔라인 및 데이터라인과 스캔라인으로 둘러싸인 화소구조를 포함한다. 상기 화소구조는 상기 데이터라인과 상기 스캔라인이 서로 교차하는 부위 부근에 설치되는 박막 트랜지스터(T) 및 공통전극을 더 포함하며, 상기 박막 트랜지스터(T)는 게이트(G), 소스(S) 및 드레인(D)을 포함하고, 상기 게이트(G)는 상기 스캔라인과 전기적으로 연결되고, 상기 소스(S)는 상기 데이터라인과 전기적으로 연결되며, 상기 드레인(D)은 개방홀을 통해 ITO 박막과 전기적으로 연결되고, 상기 공통전극은 상기 스캔라인과 평행하게 설치되고, 상기 공통전극은 상기 개방홀을 통해 ITO 박막과 전기적으로 연결된다. 상기 화소구조는 ITO 박막 및 ITO 박막 하부에 설치되는 적어도 하나의 금속층을 포함하며, 상기 금속층은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함하고, 그 중 ITO 박막은 개방홀을 통해 금속층과 전기적으로 연결되고, ITO 박막에 슬릿이 설치되되, 슬릿은 디스클리네이션 라인이 나타날 확률을 저하시키도록 ITO 박막과 개방홀의 연결부위에 설치되며,
상기 슬릿은 상기 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되고,
상기 슬릿은 상기 공통전극 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되며,
그 중 슬릿의 길이와 너비는 각각 2.5㎛보다 크다.
그 중, 화소구조는 데이터라인과 스캔라인의 교차부위 부근에 설치되는 박막 트랜지스터 및 ITO 박막과 금속층 사이에 설치되는 부동태화층을 더 포함하며, 금속층은 박막 트랜지스터의 소스와 드레인 금속층을 포함하고, 개방홀은 부동태화층을 관통하여 박막 트랜지스터의 소스 또는 드레인 금속층을 노출시키며, ITO 박막은 개방홀을 통해 박막 트랜지스터의 소스 또는 드레인 금속층의 상부에 설치된다.
그 중 슬릿은 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 개방홀에서 먼 방향으로 연장된다.
그 중, 화소구조는 ITO 박막과 금속층 사이에 설치되는 부동태화층과 절연층을 더 포함하며, 금속층은 공통전극 금속층을 포함하고, 개방홀은 부동태화층과 절연층을 동시에 관통하여 공통전극 금속층을 노출시키며, ITO 박막은 개방홀을 통해 공통전극 금속층의 상부에 설치된다.
그 중 슬릿은 공통전극 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 개방홀에서 먼 방향으로 연장된다.
상기 기술문제를 해결하기 위하여, 본 발명이 채택한 또 다른 일 기술방안은 다음과 같다.
디스플레이 패널을 제공함에 있어서, 상기 디스플레이 패널은 상대적으로 설치되는 컬러필터 기판과 어레이 기판을 포함하며, 상기 어레이 기판은 데이터라인, 스캔라인 및 데이터라인과 스캔라인으로 둘러싸인 화소구조를 포함하고, 상기 화소구조는 상기 데이터라인과 상기 스캔라인이 서로 교차하는 부위 부근에 설치되는 박막 트랜지스터(T) 및 공통전극을 더 포함하며, 상기 박막 트랜지스터(T)는 게이트(G), 소스(S) 및 드레인(D)을 포함하고, 상기 게이트(G)는 상기 스캔라인과 전기적으로 연결되고, 상기 소스(S)는 상기 데이터라인과 전기적으로 연결되며, 상기 드레인(D)은 개방홀을 통해 ITO 박막과 전기적으로 연결되고, 상기 공통전극은 상기 스캔라인과 평행하게 설치되고, 상기 공통전극은 상기 개방홀을 통해 ITO 박막과 전기적으로 연결되고,
상기 화소구조는 ITO 박막 및 ITO 박막 하부에 설치되는 적어도 하나의 금속층을 포함하며, 상기 금속층은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함하고, 게이트(G)는 게이트 금속층(M11)에 의해 어레이 기판의 유리기판에 형성되고, 게이트(G)에 게이트 절연층이 형성되며, 게이트(G)와 소스(S) 및 드레인(D) 사이를 절연해주며, 상기 게이트 절연층에 반도체층과 도핑 반도체층이 형성되고, 상기 반도체층과 상기 도핑 반도체층에 홀슬롯이 설치되며, 상기 홀슬롯은 상기 도핑 반도체층을 투과하여 일부 반도체층을 관통하며, 소스(S)는 소스 금속층(M21)에 의해 형성되고, 드레인(D)은 드레인 금속층(M22)에 의해 형성되며, 소스 금속층(M21)과 드레인 금속층(M22)은 각각 홀슬롯의 양측에 설치되며, 도핑 반도체층에 설치되고, 상기 반도체층과 상기 도핑 반도체층은 스위치 역할을 하며,
그 중 ITO 박막은 개방홀을 통해 금속층과 전기적으로 연결되고, ITO 박막에 슬릿이 설치되되, 슬릿은 디스클리네이션 라인이 나타날 확률을 저하시키도록 ITO 박막과 개방홀의 연결부위에 설치되며,
상기 화소구조는 상기 ITO 박막과 상기 금속층 사이에 설치되는 부동태화층과 절연층을 더 포함하며, 상기 금속층은 공통전극 금속층을 포함하고, 상기 개방홀은 상기 부동태화층과 상기 절연층을 동시에 관통하여 상기 공통전극 금속층을 노출시키며, 상기 ITO 박막은 상기 개방홀을 통해 상기 공통전극 금속층의 상부에 설치되고,
상기 슬릿은 상기 공통전극 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되고,
상기 슬릿의 길이와 너비는 각각 2.5㎛보다 크다.
삭제
그 중, 화소구조는 데이터라인과 스캔라인의 교차부위 부근에 설치되는 박막 트랜지스터 및 ITO 박막과 금속층 사이에 설치되는 부동태화층을 더 포함하며, 금속층은 박막 트랜지스터의 소스와 드레인 금속층을 포함하고, 개방홀은 부동태화층을 관통하여 박막 트랜지스터의 소스 또는 드레인 금속층을 노출시키며, ITO 박막은 개방홀을 통해 박막 트랜지스터의 소스 또는 드레인 금속층의 상부에 설치된다.
그 중 슬릿은 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 개방홀에서 먼 방향으로 연장된다.
그 중, 화소구조는 ITO 박막과 금속층 사이에 설치되는 부동태화층과 절연층을 포함하며, 금속층은 공통전극 금속층을 포함하고, 개방홀은 부동태화층과 절연층을 동시에 관통하여 공통전극 금속층을 노출시키며, ITO 박막은 개방홀을 통해 공통전극 금속층의 상부에 설치된다.
그 중 슬릿은 공통전극 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 개방홀에서 먼 방향으로 연장된다.
종래 기술과 달리, 본 발명의 어레이 기판상의 화소구조의 ITO 박막은 개방홀을 통해 그 하부의 금속층과 전기적으로 연결됨과 아울러, ITO 박막에 슬릿이 설치되며, 상기 슬릿은 ITO 박막과 개방홀의 연결부위에 설치된다. 상기 방식을 통해, 본 발명은 디스플레이 시, 슬릿 양측에 각각 서로 대응되는 굴곡진 전기장을 발생시킴으로써 개방홀의 설치로 인해 발생되는 굴곡진 전기장을 감소시키며, 따라서 디스클리네이션 라인이 나타날 확률을 감소시켜 디스플레이 패널의 디스플레이 품질을 개선할 수 있다.
도 1은 본 발명의 어레이 기판의 일 실시예의 구조도이다.
도 2는 도 1에 도시된 어레이 기판 중 A-A'선을 따른 단면도이다.
도 3은 본 발명의 어레이 기판의 또 다른 일 실시예의 구조도이다.
도 4는 도 3에 도시된 어레이 기판 중 B-B'선을 따른 단면도이다.
도 5는 본 발명의 디스플레이 패널의 일 실시예의 구조도이다.
이하 도면과 실시예를 결합하여 본 발명에 대해 상세히 설명한다.
도 1과 도 2를 함께 참조하면, 도 1은 본 발명의 어레이 기판의 일 실시예의 구조도이고, 도 2는 도 1에 도시된 어레이 기판의 A-A'선을 따른 단면도이다. 도 1과 도 2에 도시된 바와 같이, 어레이 기판(10)은 데이터라인(11), 스캔라인(12) 및 데이터라인(11)과 스캔라인(12)으로 둘러싸인 화소구조(13)를 포함한다. 그중 화소구조(13)는 ITO 박막(14) 및 ITO 박막(14) 하부에 설치되는 적어도 하나의 금속층(M)을 포함하며, 그 중 ITO 박막(14)은 개방홀(151)을 통해 금속층(M)과 전기적으로 연결되고, ITO 박막(14)에 슬릿(16)이 설치되고, 슬릿(16)은 디스클리네이션 라인이 나타날 확률을 저하시키도록 ITO 박막(14)과 개방홀(151)의 연결부위에 설치된다.
구체적으로, 화소구조(13)는 데이터라인(11)과 스캔라인(12)이 서로 교차하는 부위 부근에 설치되는 박막 트랜지스터(T) 및 공통전극(111)을 더 포함한다. 박막 트랜지스터(T)는 게이트(G), 소스(S) 및 드레인(D)을 포함한다. 그 중, 게이트(G)는 스캔라인(12)과 전기적으로 연결되고, 소스(S)는 데이터라인(11)과 전기적으로 연결되며, 드레인(D)은 개방홀(151)을 통해 ITO 박막(14)과 전기적으로 연결된다. 공통전극(111)은 스캔라인(12)과 평행하게 설치되고, 공통전극(111)은 개방홀(152)을 통해 ITO 박막(14)과 전기적으로 연결된다.
본 실시예에서, 금속층(M)은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함한다. 게이트(G)는 게이트 금속층(M11)에 의해 어레이 기판(10)의 유리기판(17)에 형성되고, 게이트(G)에 게이트 절연층(18)이 형성되어, 게이트(G)와 소스(S) 및 드레인(D) 사이를 절연해주는 역할을 한다. 게이트 절연층(18)에 반도체층(19)과 도핑 반도체층(20)이 형성되고, 반도체층(19)과 도핑 반도체층(20)에 홀슬롯(21)이 설치되며, 홀슬롯(21)은 도핑 반도체층(20)을 투과하여 일부 반도체층(19)을 관통한다. 소스(S)는 소스 금속층(M21)에 의해 형성되고, 드레인(D)은 드레인 금속층(M22)에 의해 형성되며, 또한 소스 금속층(M21)과 드레인 금속층(M22)은 각각 홀슬롯(21)의 양측에 설치됨과 아울러 도핑 반도체층(20)에 설치된다. 반도체층(19)과 도핑 반도체층(20)은 스위치 역할을 한다. 구체적으로, 게이트(G)가 스캔라인(12)의 턴온 신호를 수신하여 박막 트랜지스터(T)를 개방 시, 반도체층(19)과 도핑 반도체층(20)은 소스(S)와 드레인(D)을 도통시켜 데이터라인(11)이 전송하는 신호를 소스(S)를 통해 드레인(D)으로 전송하고; 게이트(G)가 스캔라인(12)의 신호를 수신하지 않았거나, 또는 스캔라인(12)의 턴오프 신호를 수신하여 박막 트랜지스터(T)를 폐쇄 시, 반도체층(19)과 도핑 반도체층(20)은 소스(S)와 드레인(D)을 차단한다. 소스 금속층(M21)과 드레인 금속층(M22)에 부동태화층(22)이 피복되며, 부동태화층(22)은 드레인 금속층(M22)에 대응되는 위치에 개방홀(151)이 설치되고, 또한 개방홀(151)은 부동태화층(22)을 관통하여 박막 트랜지스터(T)의 드레인 금속층(M22)을 노출시킨다. ITO 박막(14)은 부동태화층(22)에 설치되며, 또한 개방홀(151)을 통해 드레인 금속층(M22)과 전기적으로 연결된다.
본 실시예에서, 슬릿(16)은 박막 트랜지스터(T)의 드레인 금속층(M22)에 대응되는 가장자리 부위에 설치되고, 동시에 개방홀(151)에서 먼 방향으로 연장된다. 그 중, 슬릿(16)의 길이와 너비는 각각 2.5㎛보다 큰 것이 바람직하다. 그 중, 슬릿(16)은 또한 도 1 중의 P1 또는 P2 위치에 설치될 수도 있고, 또는 슬릿(16)은 고리형으로, 개방홀(151)을 둘러쌀 수도 있으며, 구체적인 슬릿(16)의 위치와 형상은 여기서는 제한을 두지 않는다. 주의해야 할 점은, 비록 슬릿(16)은 ITO 박막(14)과 개방홀(151)의 연결부위에 설치되나, ITO 박막(14)과 개방홀(151)은 여전히 서로 연결된 부분을 보유한다는 점이다.
본 실시예에서, 소스 금속층(M21)과 드레인 금속층(M22)은 동일한 금속 재료이다.
기타 바람직한 실시예에서, 개방홀(151)은 부동태화층(22)에서 소스 금속층(M21)에 대응되는 위치에 설치되어, 즉 ITO 박막(14)이 개방홀(151)을 통해 소스 금속층(M21)과 전기적으로 연결될 수 있다. 이때, 슬릿(16)은 박막 트랜지스터(T)의 소스 금속층(M21)에 대응되는 가장자리 부위에 설치되며, 동시에 개방홀(151)에서 먼 방향으로 연장된다.
따라서, 본 발명은 ITO 박막(14)에 슬릿(16)을 설치하고, 또한 슬릿(16)을 ITO 박막(14)과 개방홀(151)의 연결부위에 설치함을 통해, 디스플레이 시, 슬릿(16) 양측에 각각 서로 대응되는 굴곡진 전기장을 발생시킴으로써, 개방홀(151)의 설치로 인해 발생되는 굴곡진 전기장을 감소시킬 수 있으며, 따라서 디스클리네이션 라인이 나타날 확률이 감소된다.
도 3을 참조하면, 도 3은 본 발명의 어레이 기판의 또 다른 일 실시예의 구조도이다. 도 3에 도시된 어레이 기판(30)과 도 1에 도시된 어레이 기판(10)의 다른 점은, 슬릿(36)이 ITO 박막(34)과 개방홀(352)의 연결부위에 설치된다는데 있다. 도 4와 함께 참조해보면, 도 4는 도 3에 도시된 어레이 기판(30)의 B-B'선을 따르는 단면도이다. 본 실시예에서, 금속층은 공통전극 금속층(M12)을 더 포함한다. 공통전극(311)은 공통전극 금속층(M12)에 의해 형성되고, 공통전극 금속층(M12)과 게이트 금속층(M11)은 동일한 금속재료이며, 또한 이들은 동일한 층에 설치된다. 공통전극 금속층(M12)에 순차적으로 절연층(38)과 부동태화층(42)이 설치되고, 개방홀(352)은 절연층(38)과 부동태화층(42)을 동시에 관통하여 공통전극 금속층(M12)을 노출시키며, ITO 박막(34)은 개방홀(352)을 통해 공통전극 금속층(M12)과 전기적으로 연결된다. 슬릿(36)은 공통전극층(M12)에 대응되는 가장자리 부위에 설치되며, 동시에 개방홀(352)에서 먼 방향으로 연장된다. 물론, 슬릿(36)은 기타 위치, 예를 들어 도면 중의 W1 또는 W2 위치에 설치되거나, 또는 슬릿(36)은 고리형으로 개방홀(352)을 둘러쌀 수도 있으며, 구체적인 슬릿(36)의 위치와 형상은 여기서는 제한을 두지 않는다. 주의해야 할 점은, 비록 슬릿(36)은 ITO 박막(34)과 개방홀(352)의 연결부위에 설치되나, ITO 박막(34)과 개방홀(352)은 여전히 서로 연결된 부분을 보유한다는 점이다.
같은 이치로, 본 실시예의 슬릿(36)의 설치는 마찬가지로 디스플레이 시, 그 양측에 각각 서로 대응되는 굴곡진 전기장을 발생시킴으로써, 개방홀(352)의 설치로 인해 발생되는 굴곡진 전기장을 감소시킬 수 있으며, 따라서 디스클리네이션 라인이 나타날 확률이 감소된다.
도 5를 참조하면, 도 5는 본 발명의 디스플레이 패널의 일 실시예의 구조도로서, 도 5에 도시된 바와 같이, 본 발명의 디스플레이 패널(50)은 상대적으로 설치되는 컬러필터 기판(51), 어레이 기판(52) 및 컬러필터 기판(51)과 어레이 기판(52) 사이에 설치되는 액정층(53)을 포함한다. 그 중 어레이 기판(52)은 전술한 어레이 기판이므로, 여기서는 중복 설명을 생략한다.
결론적으로, 본 발명의 어레이 기판상의 화소구조의 ITO 박막은 개방홀을 통해 그 하부의 금속층과 전기적으로 연결됨과 아울러, ITO 박막에 슬릿이 설치되며, 상기 슬릿은 ITO 박막과 개방홀의 연결부위에 설치된다. 상기 방식을 통해, 본 발명은 디스플레이 시, 슬릿 양측에 각각 서로 대응되는 굴곡진 전기장을 발생시킴으로써 개방홀의 설치로 인해 발생되는 굴곡진 전기장을 감소시키며, 따라서 디스클리네이션 라인이 나타날 확률을 감소시켜 디스플레이 패널의 디스플레이 품질을 개선할 수 있다.
이상은 단지 본 발명의 실시예일뿐, 결코 이로써 본 발명의 범위를 제한하는 것은 아니며, 본 발명의 명세서 및 도면의 내용을 이용하여 실시되는 등가의 구조 또는 등가의 과정 변환, 또는 직접 또는 간접적으로 기타 관련 기술 분야에 운용하는 경우, 모두 같은 이치로 본 발명의 보호 범위 내에 포함된다.

Claims (14)

  1. 데이터라인, 스캔라인 및 상기 데이터라인과 상기 스캔라인으로 둘러싸인 화소구조를 포함하되, 상기 화소구조는 ITO 박막 및 상기 ITO 박막 하부에 설치되는 적어도 하나의 금속층을 포함하며, 상기 금속층은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함하고, 그 중 상기 ITO 박막은 개방홀을 통해 상기 금속층과 전기적으로 연결되고, 상기 ITO 박막에 슬릿이 설치되며, 상기 슬릿은 디스클리네이션 라인이 나타날 확률을 저하시키도록 상기 ITO 박막과 상기 개방홀의 연결부위에 설치되며;
    상기 슬릿은 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되며,
    상기 슬릿의 길이와 너비는 각각 2.5㎛보다 크고;
    상기 화소구조는 상기 데이터라인과 상기 스캔라인의 교차부위 부근에 설치되는 박막 트랜지스터(T) 및 상기 ITO 박막과 상기 금속층 사이에 설치되는 부동태화층을 더 포함하며, 상기 금속층은 상기 박막 트랜지스터(T)의 소스와 드레인 금속층을 포함하고, 상기 개방홀은 상기 부동태화층을 관통하여 상기 박막 트랜지스터(T)의 상기 소스 또는 드레인 금속층을 노출시키며, 상기 ITO 박막은 상기 개방홀을 통해 상기 박막 트랜지스터의 상기 소스 또는 드레인 금속층의 상부에 설치되며,
    상기 개방홀은 부동태화층에서 소스 금속층(M21)에 대응되는 위치에 설치되며, 즉 ITO 박막이 개방홀을 통해 소스 금속층(M21)과 전기적으로 연결될 수 있으며, 상기 슬릿은 박막 트랜지스터(T)의 소스 금속층(M21)에 대응되는 가장자리 부위에 설치되며, 동시에 개방홀에서 먼 방향으로 연장되는 것을 특징으로 하는 어레이 기판.
  2. 삭제
  3. 데이터라인, 스캔라인 및 상기 데이터라인과 상기 스캔라인으로 둘러싸인 화소구조를 포함하되, 상기 화소구조는 상기 데이터라인과 상기 스캔라인이 서로 교차하는 부위 부근에 설치되는 박막 트랜지스터(T) 및 공통전극을 더 포함하며, 상기 박막 트랜지스터(T)는 게이트(G), 소스(S) 및 드레인(D)을 포함하고, 상기 게이트(G)는 상기 스캔라인과 전기적으로 연결되고, 상기 소스(S)는 상기 데이터라인과 전기적으로 연결되며, 상기 드레인(D)은 개방홀을 통해 ITO 박막과 전기적으로 연결되고, 상기 공통전극은 상기 스캔라인과 평행하게 설치되고, 상기 공통전극은 상기 개방홀을 통해 ITO 박막과 전기적으로 연결되고,
    상기 화소구조는 ITO 박막 및 상기 ITO 박막 하부에 설치되는 적어도 하나의 금속층을 포함하며, 상기 금속층은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함하고, 게이트(G)는 게이트 금속층(M11)에 의해 어레이 기판의 유리기판에 형성되고, 게이트(G)에 게이트 절연층이 형성되며, 게이트(G)와 소스(S) 및 드레인(D) 사이를 절연해주며, 상기 게이트 절연층에 반도체층과 도핑 반도체층이 형성되고, 상기 반도체층과 상기 도핑 반도체층에 홀슬롯이 설치되며, 상기 홀슬롯은 상기 도핑 반도체층을 투과하여 일부 반도체층을 관통하며, 소스(S)는 소스 금속층(M21)에 의해 형성되고, 드레인(D)은 드레인 금속층(M22)에 의해 형성되며, 소스 금속층(M21)과 드레인 금속층(M22)은 각각 홀슬롯의 양측에 설치되며, 도핑 반도체층에 설치되고, 상기 반도체층과 상기 도핑 반도체층은 스위치 역할을 하며,
    그 중 상기 ITO 박막은 개방홀을 통해 상기 금속층과 전기적으로 연결되고, 상기 ITO 박막에 슬릿이 설치되며, 상기 슬릿은 디스클리네이션 라인이 나타날 확률을 저하시키도록 상기 ITO 박막과 상기 개방홀의 연결부위에 설치되며,
    상기 슬릿은 상기 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되고,
    상기 슬릿은 상기 공통전극에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되며,
    상기 슬릿의 길이와 너비는 각각 2.5㎛보다 큰 것을 특징으로 하는 어레이 기판.
  4. 삭제
  5. 제 3항에 있어서,
    상기 화소구조는 상기 데이터라인과 상기 스캔라인의 교차부위 부근에 설치되는 박막 트랜지스터 및 상기 ITO 박막과 상기 금속층 사이에 설치되는 부동태화층을 더 포함하고, 상기 금속층은 상기 박막 트랜지스터의 소스와 드레인 금속층을 포함하며, 상기 개방홀은 상기 부동태화층을 관통하여 상기 박막 트랜지스터의 상기 소스 또는 드레인 금속층을 노출시키며, 상기 ITO 박막은 상기 개방홀을 통해 상기 박막 트랜지스터의 상기 소스 또는 드레인 금속층의 상부에 설치되는 것을 특징으로 하는 어레이 기판.
  6. 삭제
  7. 제 3항에 있어서,
    상기 화소구조는 상기 ITO 박막과 상기 금속층 사이에 설치되는 부동태화층과 절연층을 더 포함하며, 상기 금속층은 공통전극 금속층을 포함하고, 상기 개방홀은 상기 부동태화층과 상기 절연층을 동시에 관통하여 상기 공통전극 금속층을 노출시키며, 상기 ITO 박막은 상기 개방홀을 통해 상기 공통전극 금속층의 상부에 설치되는 것을 특징으로 하는 어레이 기판.
  8. 삭제
  9. 상대적으로 설치되는 컬러필터 기판과 어레이 기판을 포함하되, 그 중 상기 어레이 기판은 데이터라인, 스캔라인 및 상기 데이터라인과 상기 스캔라인으로 둘러싸인 화소구조를 포함하고, 상기 화소구조는 상기 데이터라인과 상기 스캔라인이 서로 교차하는 부위 부근에 설치되는 박막 트랜지스터(T) 및 공통전극을 더 포함하며, 상기 박막 트랜지스터(T)는 게이트(G), 소스(S) 및 드레인(D)을 포함하고, 상기 게이트(G)는 상기 스캔라인과 전기적으로 연결되고, 상기 소스(S)는 상기 데이터라인과 전기적으로 연결되며, 상기 드레인(D)은 개방홀을 통해 ITO 박막과 전기적으로 연결되고, 상기 공통전극은 상기 스캔라인과 평행하게 설치되고, 상기 공통전극은 상기 개방홀을 통해 ITO 박막과 전기적으로 연결되고,
    상기 화소구조는 ITO 박막 및 상기 ITO 박막 하부에 설치되는 적어도 하나의 금속층을 포함하며, 상기 금속층은 게이트 금속층(M11), 소스 금속층(M21) 및 드레인 금속층(M22)을 포함하고, 게이트(G)는 게이트 금속층(M11)에 의해 어레이 기판의 유리기판에 형성되고, 게이트(G)에 게이트 절연층이 형성되며, 게이트(G)와 소스(S) 및 드레인(D) 사이를 절연해주며, 상기 게이트 절연층에 반도체층과 도핑 반도체층이 형성되고, 상기 반도체층과 상기 도핑 반도체층에 홀슬롯이 설치되며, 상기 홀슬롯은 상기 도핑 반도체층을 투과하여 일부 반도체층을 관통하며, 소스(S)는 소스 금속층(M21)에 의해 형성되고, 드레인(D)은 드레인 금속층(M22)에 의해 형성되며, 소스 금속층(M21)과 드레인 금속층(M22)은 각각 홀슬롯의 양측에 설치되며, 도핑 반도체층에 설치되고, 상기 반도체층과 상기 도핑 반도체층은 스위치 역할을 하며,
    그 중 상기 ITO 박막은 개방홀을 통해 상기 금속층과 전기적으로 연결되고, 상기 ITO 박막에 슬릿이 설치되며, 상기 슬릿은 디스클리네이션 라인이 나타날 확률을 저하시키도록 상기 ITO 박막과 상기 개방홀의 연결부위에 설치되며,
    상기 화소구조는 상기 ITO 박막과 상기 금속층 사이에 설치되는 부동태화층과 절연층을 더 포함하며, 상기 금속층은 공통전극 금속층을 포함하고, 상기 개방홀은 상기 부동태화층과 상기 절연층을 동시에 관통하여 상기 공통전극 금속층을 노출시키며, 상기 ITO 박막은 상기 개방홀을 통해 상기 공통전극 금속층의 상부에 설치되고,
    상기 슬릿은 상기 공통전극 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되고,
    상기 슬릿의 길이와 너비는 각각 2.5㎛보다 큰 것을 특징으로 하는 디스플레이 패널.
  10. 삭제
  11. 제 9항에 있어서,
    상기 화소구조는 상기 데이터라인과 상기 스캔라인의 교차부위 부근에 설치되는 박막 트랜지스터 및 상기 ITO 박막과 상기 금속층 사이에 설치되는 부동태화층을 더 포함하며, 상기 금속층은 박막 트랜지스터의 소스와 드레인 금속층을 포함하고, 상기 개방홀은 상기 부동태화층을 관통하여 상기 박막 트랜지스터의 상기 소스 또는 드레인 금속층을 노출시키며, 상기 ITO 박막은 상기 개방홀을 통해 상기 박막 트랜지스터의 상기 소스 또는 드레인 금속층의 상부에 설치되는 것을 특징으로 하는 디스플레이 패널.
  12. 제 11항에 있어서,
    상기 슬릿은 상기 박막 트랜지스터의 소스 또는 드레인 금속층에 대응되는 가장자리 부위에 설치되고, 동시에 상기 개방홀에서 먼 방향으로 연장되는 것을 특징으로 하는 디스플레이 패널.
  13. 삭제
  14. 삭제
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