KR20210155432A - 불휘발성 메모리 장치, 및 그것의 동작 방법 - Google Patents

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KR20210155432A
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이수웅
조두호
박상수
이용규
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른, 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트라인들을 통해 메모리 셀 어레이와 연결되고, 복수의 비트라인들을 통해서 복수의 메모리 셀들 중에서 선택된 메모리 셀들을 센싱 시간 동안 센싱하는 센싱 동작을 수행하도록 구성된 페이지 버퍼 회로, 페이지 버퍼 회로로부터의 데이터를 데이터 라인들을 통해 외부 장치로 출력하는 데이터 출력 동작을 수행하도록 구성된 입출력 회로, 및 센싱 시간 동안, 데이터 출력 동작이 수행되는 경우, 센싱 시간을 조정하도록 구성된 센싱 시간 제어 회로를 포함한다.

Description

불휘발성 메모리 장치, 및 그것의 동작 방법{Nonvolatile Memory Device and Operating Method thereof}
본 발명은 반도체 메모리에 관한 것으로 좀 더 상세하게는 불휘발성 메모리 장치, 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
불휘발성 반도체 메모리 장치는 다양한 원인에 의해 오류가 발생할 수 있다. 불휘발성 반도체 메모리 장치는 오류가 발생한 메모리 블록을 맵핑에서 제거하여 신뢰성을 확보하고 있다. 하지만, 전원 잡음(또는, 파워 노이즈)에 의해 발생한 오류는 물리적인 결함에 의한 오류와 달리 일시적인 경우가 많다.
본 발명의 목적은 향상된 성능을 갖는 불휘발성 메모리 장치, 및 불휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른, 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트라인들을 통해 메모리 셀 어레이와 연결되고, 복수의 비트라인들을 통해서 복수의 메모리 셀들 중에서 선택된 메모리 셀들을 센싱 시간 동안 센싱하는 센싱 동작을 수행하도록 구성된 페이지 버퍼 회로, 페이지 버퍼 회로로부터의 데이터를 데이터 라인들을 통해 외부 장치로 출력하는 데이터 출력 동작을 수행하도록 구성된 입출력 회로, 및 센싱 시간 동안, 데이터 출력 동작이 수행되는 경우, 센싱 시간을 조정하도록 구성된 센싱 시간 제어 회로를 포함한다.
본 발명의 실시 예에 따른, 불휘발성 메모리 장치의 동작 방법은 페이지 버퍼 회로에서 제1 페이지에 대한 제1 센싱 동작을 수행하는 단계, 페이지 버퍼 회로에서 제2 페이지에 대한 제2 센싱 동작을 수행하는 단계, 및 제2 센싱 동작을 수행하는 동안, 입출력 회로에서 제1 페이지에 대한 제1 데이터 출력 동작을 수행하는 단계를 포함하고, 제1 센싱 동작은 제1 시간 동안 수행되고, 제2 센싱 동작은 제1 시간보다 짧은 제2 시간 동안 수행된다.
본 발명의 실시 예에 따른, 불휘발성 메모리 장치는 제1 및 제2 플레인들을 포함하는 메모리 셀 어레이, 제1 플레인과 제1 비트라인들을 통해 연결되고, 제1 플레인에 대한 제1 센싱 동작을 수행하도록 구성된 제1 페이지 버퍼, 제2 플레인들과 제2 비트라인들을 통해 연결되고, 제2 플레인에 대한 제2 센싱 동작을 수행하도록 구성된 제2 페이지 버퍼, 제1 및 제2 페이지 버퍼들로부터의 데이터를 데이터 라인들을 통해 외부 장치로 출력하는 데이터 출력 동작을 수행하도록 구성된 입출력 회로, 및 제2 페이지 버퍼가 제2 센싱 동작을 수행하는 동안, 입출력회로가 제1 페이지 버퍼로부터의 데이터를 외부 장치로 출력하는 경우, 제2 센싱 동작에 대응하는 센싱 시간을 조정하도록 구성된 센싱 시간 제어 회로를 포함한다.
본 발명에 따르면, 파워 노이즈에 의하여 읽기 오류가 발생할 수 있는 상황에서, 센싱 동작의 재수행이 요구되지 않는다. 이에 따라, 데이터에 대한 읽기 동작시, 센싱 동작의 재수행에 대한 오버헤드가 감소되므로, 향상된 성능을 갖는 불휘발성 메모리 장치, 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 4는 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 6은 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다.
도 7은 도 4 순서도의 S200 단계의 동작을 좀 더 상세하게 보여주는 순서도이다.
도 8은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 9는 도 7 순서도의 S220 단계의 동작을 좀 더 상세하게 보여주는 순서도이다.
도 10은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 11은 불휘발성 메모리 장치의 센싱 노드의 구조를 보여주는 블록도이다.
도 12는 불휘발성 메모리 장치의 센싱 동작을 보여주는 도면이다.
도 13은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 14는 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다.
도 15는 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다.
도 16은 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 17은 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다.
도 18은 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다.
도 19는 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다.
도 20은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 21은 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 22는 본 발명에 따른 불휘발성 메모리 장치의 블록도이다.
도 23은 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 24는 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 25는 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 26은 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 27은 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 28은 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템(1000)을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 스토리지 장치(100)는 개인용 컴퓨터, 서버, 워크 스테이션, 스마트폰, 태블릿 PC, 웨어러블 장치 등과 같은 전자 장치들에 포함되는 대용량 저장 장치일 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 저장하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)를 제어하기 위한 다양한 신호들(예를 들어, 제어 신호(CTRL), 커맨드(CMD), 어드레스(ADDR) 등)을 불휘발성 메모리 장치(120)로 제공할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 다양한 신호들에 응답하여 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는, 메모리 컨트롤러(110)의 제어에 따라, 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(110)로 제공할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)는 PRAM, MRAM, RRAM, FRAM 등과 같은 다양한 불휘발성 메모리들을 포함할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 센싱 시간 제어 회로(121) 포함할 수 있다. 센싱 시간 제어 회로(121)는, 본 발명의 실시 예에 따른 읽기 동작의 센싱 동작 중에서 센싱 시간을 조정하도록 구성될 수 있다. 불휘발성 메모리 장치(120)는 센싱 시간을 조정함으로써, 센싱 동작 중 발생하는 데이터 출력에 의한 파워 노이즈의 영향을 감소시킬 수 있다.
종래의 불휘발성 메모리 장치는 읽기 동작 중 파워 노이즈로 인하여 센싱 오류 발생시 센싱 동작을 다시 수행한다. 이로 인하여, 불휘발성 메모리 장치의 읽기 성능이 하락한다. 반면에, 본 발명에 따른 불휘발성 메모리 장치(120)는 센싱 동작을 재 수행하는 대신에, 읽기 동작 중 센싱 시간을 조정하여 데이터 출력에 의한 파워 노이즈의 영향을 감소시킬 수 있다. 따라서, 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다. 본 발명에 따른 불휘발성 메모리 장치(120)의 센싱 동작 중 데이터 출력으로 인한 파워 노이즈 보상 방법이 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다. 이하에서, 설명의 편의를 위하여, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리 장치인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 불휘발성 메모리 장치(120)는 센싱 시간 제어 회로(121), 메모리 셀 어레이(122), 어드레스 디코더(123), 페이지 버퍼 회로(124), 입출력 회로(125), 및 제어 로직 회로(126)를 포함할 수 있다. 메모리 셀 어레이(122)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 도 3을 참조하여 좀 더 상세하게 설명된다.
센싱 시간 제어 회로(121)는 센싱 동작 중의 센싱 시간을 조정하여, 센싱 동작 중에 수행되는 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시킬 수 있다. 센싱 시간 제어 회로(121)는 입출력 회로(125)로부터 데이터 출력 동작에 관한 정보를 수신할 수 있다. 예를 들어, 센싱 시간 제어 회로(121)는 입출력 회로(125)로부터 센싱 동작 중에 데이터 출력 동작이 수행 중인지 여부에 관한 정보, 및 데이터 출력 카운트에 관한 정보를 수신할 수 있다. 센싱 시간 제어 회로(121)는 수신한 데이터 출력 카운트에 관한 정보로부터 데이터 출력 카운트 값을 추출할 수 있다. 예시적인 실시 예에서, 데이터 출력 카운트에 관한 정보는 데이터 스트로브 신호(미도시) 및 열 어드레스(미도시) 등을 포함할 수 있다. 데이터 출력 카운트에 관한 정보는 이하의 도면에서 자세하게 설명된다.
센싱 시간 제어 회로(121)는 입출력 회로(125)로부터 수신된 정보를 이용하여, 센싱 시간을 조정할 수 있다. 센싱 시간 제어 회로(121)는 조정된 센싱 시간을 적용하기 위하여, 요구되는 시점에 페이지 버퍼 회로(124)로 센싱 종료 신호를 전송할 수 있다. 센싱 종료 신호는 센싱 동작이 시작한 이후로, 조정된 센싱 시간이 흘러 종료되었음을 가리킬 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)으로부터 읽기 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(120)는 읽기 커맨드에 응답하여, 수신된 어드레스들에 대응하는 데이터를 메모리 셀 어레이(122)로부터 읽을 수 있다. 읽기 동작은 센싱 동작과 데이터 출력 동작을 포함할 수 있다.
센싱 동작은 메모리 셀 어레이(122)에 저장된 읽기 데이터가 메모리 컨트롤러(110)로 출력될 수 있도록, 센싱 시간 제어 회로(121)의 제어에 따라, 선택된 메모리 셀에 저장된 데이터를 비트라인들(BL)을 통해서 센싱하고, 페이지 버퍼 회로(124)(예를 들어, 캐시 래치)에 또는 입출력 회로(125)에 저장 또는 설정하는 동작을 가리킨다.
데이터 출력 동작은 센싱 동작이 완료된 이후에, 제어 신호(CTRL)중 읽기 인에이블 신호(미도시)에 응답하여, 데이터 스트로브 신호(미도시)를 생성하고, 생성된 데이터 스트로브 신호에 동기하여 입출력 회로(125)로부터 수신된 데이터를 데이터 라인들을 통해 출력하는 동작을 가리킨다.
어드레스 디코더(123)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(122)와 연결될 수 있다. 어드레스 디코더(123)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(123)는 어드레스(ADDR)를 디코딩하고, 디코딩된 결과를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 제어할 수 있다.
페이지 버퍼 회로(124)는 비트라인들(BL)을 통해 메모리 셀 어레이(122)와 연결될 수 있다. 페이지 버퍼 회로(124)는 메모리 셀 어레이(122)로부터 읽은 데이터를 임시 저장하거나 또는 메모리 셀 어레이(122)에 저장될 데이터를 임시 저장하도록 구성될 수 있다.
입출력 회로(125)는 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)를 데이터 라인(DL)을 통해 페이지 버퍼 회로(124)로 제공하거나 또는 데이터 라인(DL)을 통해 수신된 데이터(DATA)를 메모리 컨트롤러(110)로 제공할 수 있다. 예시적인 실시 예에서, 입출력 회로(125)는 데이터 스트로브 신호(DQS)(미도시)에 동기하여, 메모리 컨트롤러(110)와 데이터(DATA)를 주고받을 수 있다. 예시적인 실시 예에서, 도 2에 도시된 커맨드(CMD) 또는 어드레스(ADDR)와 같은 정보는 입출력 회로(125)를 통해 수신되고, 수신된 정보를 각각에 대응하는 회로들로 제공될 수 있다.
제어 로직 회로(126)는 불휘발성 메모리 장치(120)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(126)는 메모리 컨트롤러(110)로부터의 커맨드(CMD) 또는 제어 신호(CTRL)를 기반으로 불휘발성 메모리 장치(120)가 다양한 동작(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)을 수행하도록 불휘발성 메모리 장치(120)의 각 구성 요소들을 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록(BLK)을 예시적으로 보여주는 회로도이다. 도 3을 참조하여 하나의 메모리 블록(BLK)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 셀 어레이(122)에 포함된 복수의 메모리 블록들은 도 3의 메모리 블록(BLK)과 동일하거나 또는 유사한 구조를 가질 수 있다.
도 2 및 도 3을 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC8) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
예시적인 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC8) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC8) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC8) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 내지 제8 메모리 셀들(MC3~MC8) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 각각 제3 내지 제8 워드라인들(WL3~WL8)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTa, SSTb) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTb, SSTa) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인을 공유할 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.
예시적인 실시 예에서, 비록 도면에 도시되지는 않았으나, 메모리 블록(BLK)의 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 소거 제어 트랜지스터(ECT)를 더 포함할 수 있다. 소거 제어 트랜지스터(ECT)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 소거 제어 트랜지스터(ECT)는 기판으로부터 동일한 높이에 위치할 수 있고, 동일한 소거 제어 라인(ECL)과 연결될 수 있다. 예를 들어, 소거 제어 트랜지스터(ECT)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터(GSTa) 사이에 위치할 수 있다. 또는 소거 제어 트랜지스터(ECT)는 비트라인들(BL1, BL2) 및 스트링 선택 트랜지스터들(SSTb) 사이에 위치할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 도 3에 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
도 4는 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 4를 참조하여, 센싱 동작 중에 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소하는 방법이 설명된다.
도 2 및 도 4를 참조하면, S100 단계에서, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(122)에 저장된 데이터를 읽기 위한, 센싱 동작 중에 데이터 출력 동작을 수행하는지 감지할 수 있다. 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 센싱 동작을 수행하면서 입출력 회로(125)에서 데이터 출력 동작을 동시에 수행할 수 있다. 캐시 읽기 동작에서, 제2 페이지에 대한 센싱 동작을 수행하면서, 제1 페이지에 대한 데이터 출력 동작을 수행할 수 있다. 캐시 읽기 동작은 순차적인 페이지의 데이터를 읽는 동작일 수 있다. 캐시 리드 커맨드에 응답하여, 불휘발성 메모리 장치(120)는 제1 페이지에 대한 센싱 동작, 제2 페이지에 대한 센싱 동작, 제1 페이지에 대한 데이터 출력 동작을 수행할 수 있다.
또한 복수의 플레인들을 포함하는 불휘발성 메모리 장치(120)는 제2 플레인에 대한 센싱 동작을 수행하면서, 제1 플레인에 대한 데이터 출력 동작을 수행할 수 있다. 이에 따라, 불휘발성 메모리 장치(120)는 병렬적으로 페이지 버퍼 회로(124)에서 센싱 동작을 수행하는 동안, 입출력 회로(125)에서 데이터 출력 동작이 수행되는지 여부를 판별할 수 있다.
불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 페이지에 대한 센싱 동작 중에, 입출력 회로(125)에서 데이터 출력 동작을 수행하지 않는 경우, S300 단계의 동작으로 진행한다. 즉, 불휘발성 메모리 장치(120)는 센싱 시간을 조정하지 않고, 기본 센싱 시간 동안, 메모리 셀 어레이(122)에 저장된 데이터를 읽기 위하여 센싱 동작을 수행한다. 기본 센싱 시간은 불휘발성 메모리 장치(120)의 특성에 따라 정해질 수 있다.
불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 센싱 동작 중에 병렬적으로 입출력 회로(125)에서 데이터 출력 동작을 수행하는 경우, S200 단계의 동작으로 진행한다. S200 단계에서, 불휘발성 메모리 장치(120)의 센싱 시간 제어 회로(121)는 메모리 셀 어레이(122)에 저장된 데이터를 읽기 위한 센싱 동작에서 적용될 센싱 시간을 조정할 수 있다. 예를 들어, 센싱 시간 제어 회로(121)는 기본 센싱 시간 보다 센싱 시간을 감소시킬 수 있다. 센싱 시간을 조정하는 구체적인 방법은 도 7 및 도 9에서 설명된다.
S300 단계에서, 조정된 센싱 시간 동안 불휘발성 메모리 장치(120)는 센싱 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 센싱 시간 제어 회로(121)의 제어에 따라 조정된 센싱 시간 동안 센싱 동작을 수행할 수 있다.
도 5는 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 도 2, 도 4, 및 도 5를 참조하여, 센싱 동작 중에 데이터 출력 동작이 중첩되는 경우가 설명된다. 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 순서대로 제1 페이지에 대한 센싱 동작(1st Sensing), 제2 페이지 대한 센싱 동작(2nd Sensing), 및 제3 페이지에 대한 센싱 동작(3rd Sensing)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 순서 대로 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout), 및 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다.
불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제1 페이지에 대한 센싱 동작(1st Sensing)을 수행할 수 있다. 이후에 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다.
제1 시간(T1) 동안, 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행하는 동시에, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 이후에, 제2 시간(T2) 동안, 제3 페이지에 대한 센싱 동작(3rd Sensing)을 수행하는 동시에, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다.
도 5에 도시된 바와 같이, 제1 시간(T1)동안, 제2 페이지에 대한 센싱 동작(2nd Sensing)과 제1 페이지에 대한 데이터 출력 동작(1st Dout)이 중첩될 수 있고, 제2 시간(T2)동안 제3 페이지에 대한 센싱 동작(3rd Sensing)과 제2 페이지에 대한 데이터 출력 동작(2nd Dout)이 중첩될 수 있다.
제1 시간(T1) 동안, 제1 페이지에 대한 데이터 출력 동작(1st Dout)에 의해, 파워 노이즈가 발생할 수 있고, 이로 인하여, 제2 페이지에 대한 센싱 동작(2nd Sensing) 중에 센싱 오류가 발생할 수 있다. 또는 제2 시간(T2) 동안, 제2 페이지에 대한 데이터 출력 동작(2nd Dout)에 의해, 파워 노이즈가 발생할 수 있고, 이로 인하여, 제3 페이지에 대한 센싱 동작(3rd Sensing) 중에 센싱 오류가 발생할 수 있다. 예를 들어, 제1 논리 값이 저장되어 있던 데이터가 제2 논리 값으로 읽히거나, 제2 논리 값으로 저장되어 있던 데이터가 제1 논리 값으로 읽힐 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)의 센싱 시간 제어 회로(121)는 센싱 시간을 조정하여 파워 노이즈 영향을 감소시킬 수 있다.
도 6은 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다. 도 6을 참조하여, 데이터 출력 동작으로 인한 파워 노이즈의 영향으로 센싱 노드의 전압이 하강하는 경우가 설명된다. 그래프의 가로축은 시간을 가리키고, 세로축은 센싱 노드의 전압을 가리킨다. 센싱 노드에 관한 보다 상세한 설명은 도 11에서 설명된다.
도 2 및 도 6을 참조하면, 도 6의 그래프에서 일점 쇄선은 파워 노이즈 영향이 없는 경우의 센싱 노드의 동작 특성을 보여준다. 예를 들어, 도 6의 그래프의 일점 쇄선은 센싱 동작 중 데이터 출력이 수행되지 않는 경우의 센싱 노드의 전압을 보여준다. 도 6의 그래프의 실선은 불휘발성 메모리 장치(120)가 파워 노이즈 영향이 있는 경우의 센싱 노드의 동작 특성을 보여준다. 예를 들어, 도 6의 그래프의 실선은 센싱 동작 중 데이터 출력이 수행되는 경우의 센싱 노드의 전압을 보여준다.
파워 노이즈가 없는 경우, 제3 시점(t3)에서, 센싱 노드의 전압은 제2 전압 값(v2)을 가진다. 반면에, 파워 노이즈가 있는 경우, 제3 시점(t3)에서, 센싱 노드의 전압은 제4 전압 값(v4)을 가진다. 즉, 센싱 동작과 데이터 출력 동작의 중첩으로 인하여 파워 노이즈가 발생하고, 파워 노이즈로 인하여 센싱 노드의 전압이 감소할 수 있다.
파워 노이즈로 인한 센싱 노드의 전압 감소는 센싱 오류를 발생할 수 있다. 예를 들어, 메모리 셀 어레이(122)에 저장된 데이터를 읽기 위해서, 불휘발성 메모리 장치(120)는 특정 시점에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리값을 페이지 버퍼 회로(124)에 저장될 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 제3 전압 값(v3)을 기준으로 제3 시점(t3)에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리 값을 페이지 버퍼에 저장할 수 있다. 제3 시점(t3)에서 센싱 노드의 전압이 제3 전압 값(v3)보다 크다면, 페이지 버퍼 회로(124)에 제1 논리 값이 저장될 수 있다. 제3 시점(t3)에서 센싱 노드의 전압이 제3 전압 값(v3)보다 작다면, 페이지 버퍼 회로(124)에 제2 논리 값이 저장될 수 있다.
예시적인 실시 예에서, 일점 쇄선의 경우, 제3 시점(t3)에서 센싱 노드의 전압은 제3 전압 값(v3)보다 큰 제2 전압 값(v2)을 가진다. 따라서 불휘발성 메모리 장치(120)는 제1 논리 값을 페이지 버퍼 회로(124)에 저장할 수 있다. 반면에, 제3 시점(t3)에서 센싱 노드의 전압은 제3 전압 값(v3)보다 작은 제4 전압 값(v4)을 가진다. 따라서 불휘발성 메모리 장치(120)는 제2 논리 값을 페이지 버퍼 회로(124)에 저장할 수 있다. 이와 같이 센싱 동작과 데이터 출력 동작이 중첩되면서, 불휘발성 메모리 장치(120)는 제1 논리 값을 저장하였지만, 파워 노이즈로 인하여 제2 논리값으로 읽을 수 있다. 즉, 센싱 오류가 발생할 수 있다.
예시적인 실시 예에서, 센싱 오류를 방지하기 위해서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 센싱 시간을 조정할 수 있다. 실선의 경우, 불휘발성 메모리 장치(120)는 제3 시점(t3)보다 빠른 제2 시점(t2)에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리값을 페이지 버퍼 회로(124)에 저장할 수 있다. 실선의 경우, 제2 시점(t2)에서 센싱 노드의 전압은 제3 전압 값(v3)보다 큰 제2 전압 값(v2)을 가진다. 따라서, 불휘발성 메모리 장치(120)는 제1 논리 값을 페이지 버퍼 회로(124)에 저장할 수 있다. 즉, 파워 노이즈가 있음에도 불구하고, 불휘발성 메모리 장치(120)는 센싱 시간을 조정하여 센싱 오류를 방지할 수 있다.
도 7은 도 4 순서도의 S200 단계의 동작을 좀 더 상세하게 보여주는 순서도이다. 도 2, 도 4, 및 도 7을 참조하면, S100 단계에서, 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 페이지에 대한 센싱 동작을 수행하는 동시에, 입출력 회로(125)에서 데이터 출력 동작을 수행 중인지 여부를 판별할 수 있다. 센싱 동작 수행하는 동안, 데이터 출력 동작이 수행되는 경우, 불휘발성 메모리 장치(120)는 S200 단계의 동작을 수행할 수 있다. S200 단계의 동작은 S210 단계 내지 S230 단계의 동작들을 포함할 수 있다.
S210 단계에서, 불휘발성 메모리 장치(120)는 데이터 출력 동작 동안의 데이터 출력을 카운트할 수 있다. 데이터 출력의 카운트 값이 증가할 수록, 센싱 동작에 파워 노이즈 영향이 증가할 수 있다. 파워 노이즈 영향의 정도를 식별하기 위해서, 불휘발성 메모리 장치(120)는 데이터 출력을 카운트할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 데이터 스트로브 신호, 또는 열 주소를 카운트할 수 있다. 불휘발성 메모리 장치(120)는 데이터 스트로브 신호의 상승 에지 및 하강 에지에 동기하여 데이터 신호들을 통해 데이터를 출력할 수 있다. 따라서, 데이터 출력을 카운트하기 위해서, 불휘발성 메모리 장치(120)는 데이터 스트로브 신호의 천이 횟수를 카운트할 수 있다. 예를 들어, 데이터 스트로브 신호의 상승 에지 및 하강 에지의 횟수를 카운트할 수 있다.
메모리 컨트롤러(110)로부터 수신된 어드레스(ADDR)는 행 주소와 열 주소를 포함할 수 있다. 열 주소는 메모리 컨트롤러(110)로 전송될 데이터의 크기를 가리킬 수 있다. 즉, 불휘발성 메모리 장치(120)는 열 주소를 통하여 데이터 출력을 카운트할 수 있다.
예시적인 실시 예에서, 입출력 회로(125)는 데이터 출력 카운트에 관한 정보를 센싱 시간 제어 회로(121)로 전송할 수 있다. 또는 센싱 시간 제어 회로(121)는 입출력 회로(125)부터 데이터 스트로브 신호 또는 열 주소를 수신하여 데이터 출력 카운트에 관한 정보를 알 수 있다. 즉, 센싱 시간 제어 회로(121)는 데이터 출력 동작 동안의 데이터 출력 카운트 값을 데이터 스트로브 신호의 천이 횟수 또는 열 주소를 기반으로 추출할 수 있다.
S220 단계에서, 불휘발성 메모리 장치(120)의 센싱 시간 제어 회로(121)는 센싱 시간을 결정할 수 있다. 예를 들어, 입출력 회로(125)로부터 수신된 데이터 출력의 카운트에 관한 정보에 기초하여, 센싱 시간 제어 회로(121)는 센싱 시간을 결정할 수 있다. 예를 들어, 센싱 시간 제어 회로(121)는 센싱 시간을 기본 센싱 시간보다 감소시킬 수 있다. 예시적인 실시 예에서, 센싱 시간 제어 회로(121)는 데이터 출력의 카운트 값이 증가할수록, 센싱 시간을 더 감소시킬 수 있다.
S230 단계에서, 센싱 시간 제어 회로(121)는 결정된 센싱 시간을 적용하여, 센싱 시간을 조정할 수 있다. 예시적인 실시 예에서, 센싱 시간 제어 회로(121)는 페이지 버퍼 회로(124)로 센싱 종료 신호를 전송할 수 있다. 센싱 종료 신호는 센싱 동작이 시작한 이후로, 조정된 센싱 시간이 흘러 종료되었음을 가리킬 수 있다.
도 8은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도2, 및 도 8을 참조하여, 파워 노이즈를 보상하기 위해 센싱 시간을 조정하는 방법이 설명된다. 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제1 페이지에 대한 센싱 동작(1st Sensing)을 수행할 수 있다. 이후에 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다.
불휘발성 메모리 장치(120)는 제1 페이지에 대한 센싱 동작(1st Sensing)을 수행한 후에, 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행한 후에, 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다.
제2 페이지에 대한 센싱 동작(2nd Sensing)과 병렬적으로, 불휘발성 메모리 장치(120)는 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 즉 제2 페이지에 대한 센싱 동작(2nd Sensing)과 제1 페이지에 대한 데이터 출력 동작(1st Dout)이 중첩될 수 있다.
제1 페이지에 대한 데이터 출력 동작(1st Dout)에 의해 파워 노이즈가 발생할 수 있고, 이로 인하여, 제2 페이지에 대한 센싱 동작(2nd Sensing) 중에 센싱 오류가 발생할 수 있다. 센싱 시간 제어 회로(121)는 제2 페이지에 대한 센싱 동작(2nd Sensing) 중에 센싱 시간을 조정하여, 특히 센싱 시간을 감소시켜, 파워 노이즈를 보상할 수 있다. 제1 페이지에 대한 센싱 동작(1st Sensing)은 제1 시간(T1)동안 수행할 수 있다. 파워 노이즈를 보상하기 위하여, 센싱 시간 제어 회로(121)는 제2 페이지에 대한 센싱 동작(2nd Sensing)을 제1 시간(T1)보다 짧은 제2 시간(T2)동안 수행할 수 있다.
도 9는 도 7 순서도의 S220 단계의 동작을 좀 더 상세하게 보여주는 순서도이다. 도 2, 도 7, 및 도 9를 참조하여, 센싱 시간을 결정하는 방법이 설명된다. 센싱 시간 제어 회로(121)는 데이터 스트로브 신호의 천이 횟수 또는 열 주소를 기반으로 데이터 출력 동작 동안의 데이터 출력 카운트 값을 추출할 수 있다.
S221 단계에서, 센싱 시간 제어 회로(121)는 데이터 출력의 카운트 값을 제1 미리 정해진 값(PDV1)과 비교할 수 있다. 데이터 출력의 카운트 값이 제1 미리 정해진 값(PDV1)보다 작다면, 센싱 시간 제어 회로(121)는 S230 단계의 동작으로 진행한다. 즉 센싱 시간 제어 회로(121)는 센싱 시간을 조정하지 않고, 기본 센싱 시간 동안 센싱 동작을 수행할 수 있다. 데이터 출력의 카운트 값이 제1 미리 정해진 값(PDV1) 이상이면, 불휘발성 메모리 장치(120)는 S222 단계의 동작으로 진행한다.
S222 단계에서, 데이터 출력의 카운트 값을 제2 미리 정해진 값(PDV2)과 비교할 수 있다. 데이터 출력의 카운트 값이 제2 미리 정해진 값(PDV2)보다 작다면, 센싱 시간 제어 회로(121)는 S223 단계의 동작으로 진행한다. 데이터 출력의 카운트 값이 제2 미리 정해진 값(PDV2) 이상이면, 센싱 시간 제어 회로(121)는 S224 단계의 동작으로 진행한다.
S223 단계에서, 데이터 출력의 카운트 값이 제1 미리 정해진 값(PDV1) 이상이고, 제2 미리 정해진 값(PDV2)보다 작은 경우, 센싱 시간 제어 회로(121)는 센싱 시간을 기본 센싱 시간에서 오프셋만큼 감소시킬 수 있다. 이후에, 센싱 시간 제어 회로(121)는 S230 단계의 동작으로 진행한다.
S224 단계에서, 데이터 출력의 카운트 값이 제2 미리 정해진 값(PDV2) 이상이면, 센싱 시간 제어 회로(121)는 센싱 시간을 기본 센싱 시간에서 오프셋의 N배(단, N은 양수)만큼 감소시킬 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. S223 단계에서 조정된 시간보다 S224 단계에서 조정된 시간이 더 작을 수 있다. 이후에, 불휘발성 메모리 장치(120)는 S230 단계의 동작으로 진행한다.
예시적인 실시 예에서, 제1 미리 정해진 값(PDV1)은 제2 미리 정해진 값(PDV2)보다 작을 수 있다. 데이터 출력의 카운트 값이 제1 미리 정해진 값(PDV1)보다 작다면, 파워 노이즈 영향을 무시할 수 있으므로, 센싱 시간 제어 회로(121)는 센싱 시간을 조정하지 않고, 기본 센싱 시간 동안 센싱 동작을 수행할 수 있다. 데이터 출력의 카운트 값이 제1 미리 정해진 값(PDV1) 이상이고, 제2 미리 정해진 값(PDV2)보다 작다면, 파워 노이즈 영향을 최소화하기 위하여, 센싱 시간 제어 회로(121)는 기본 센싱 시간에서 오프셋만큼 센싱 시간을 감소시킬 수 있다. 데이터 출력의 카운트 값이 제2 미리 정해진 값(PDV2) 이상이면, 파워 노이즈 영향이 증가했으므로, 센싱 시간을 더 감소시키기 위하여 센싱 시간 제어 회로(121)는 기본 센싱 시간에서 오프셋의 N배(단, N은 양수)만큼 센싱 시간을 더 감소시킬 수 있다.
도 10은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 2, 도 9, 및 도 10을 참조하여, 데이터 출력의 카운트 값에 기초하여, 센싱 시간을 조정하는 방법이 설명된다. 도면의 간결성을 위하여, 일부 제어 신호들은 생략된다.
불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제1 페이지에 대한 센싱 동작(1st Sensing)을 수행할 수 있다. 이후에 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 이후에 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제1 페이지에 대한 센싱 동작(1st Sensing)을 수행한 후에, 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 불휘발성 메모리 장치(120)는 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행한 후에, 제2 페이지에 대한 데이터 출력 동작(2nd Dout)을 수행할 수 있다.
제2 페이지에 대한 센싱 동작(2nd Sensing)과 병렬적으로 불휘발성 메모리 장치(120)는 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 즉 제2 페이지에 대한 센싱 동작(2nd Sensing)과 제1 페이지에 대한 데이터 출력 동작(1st Dout)이 중첩될 수 있다.
제1 페이지에 대한 데이터 출력 동작(1st Dout)으로 인하여 파워 노이즈가 발생할 수 있고, 이로 인하여, 제2 페이지에 대한 센싱 오류가 발생할 수 있다. 이러한 센싱 오류를 감소시키기 위해서, 센싱 시간 제어 회로(121)는 센싱 시간이 감소되도록 센싱 시간을 조정할 수 있다.
예시적인 실시 예에서, 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 동기하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. CASE 1은 제1 페이지에 대한 데이터 출력 동작(1st Dout) 동안의 데이터 출력 카운트 값이 4이고, CASE 2는 데이터 출력 카운트 값이 6이고, CASE 3은 데이터 출력 카운트 값이 8일 수 있다.
CASE 1은 제1 페이지에 대한 데이터 출력의 카운트 값이 가장 작으므로, 제2 페이지에 대한 센싱 동작(2nd Sensing) 및 제1 페이지에 대한 데이터 출력 동작(1st Dout)이 중첩되는 시간이 가장 짧을 수 있다. 이에 반해, CASE 3은 제1 페이지에 대한 데이터 출력의 카운트 값이 가장 크므로, 제2 페이지에 대한 센싱 동작(2nd Sensing) 및 제1 페이지에 대한 데이터 출력 동작(1st Dout)이 중첩되는 시간이 가장 길수 있다.
센싱 동작과 데이터 출력 동작이 중첩되는 시간이 증가할수록, 파워 노이즈 영향의 효과가 증가할 수 있다. 따라서, 파워 노이즈를 보상하기 위해서, 데이터 출력 카운트의 값이 증가할수록, 센싱 시간 제어 회로(121)는 센싱 동작 중의 센싱 시간을 더 감소시킬 수 있다.
CASE 1에서, 불휘발성 메모리 장치(120)는 제1 시점(t1)부터 제4 시점(t4)까지 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다. CASE 2에서, 불휘발성 메모리 장치(120)는 제1 시점(t1)부터 제3 시점(t3)까지 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다. CASE 2의 데이터 출력의 카운트 값이 CASE 1보다 2 증가하였으므로, 센싱 시간 제어 회로(121)는 CASE 1 보다 제2 페이지에 대한 센싱 동작(2nd Sensing) 중 센싱 시간을 더 감소시킬 수 있다.
CASE 3에서, 불휘발성 메모리 장치(120)는 제1 시점(t1)부터 제2 시점(t2)까지 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다. CASE 3의 데이터 출력의 카운트 값은 CASE 2보다 2 증가하였으므로, 센싱 시간 제어 회로(121)는 CASE 2 보다 제2 페이지에 대한 센싱 동작(2nd Sensing) 중 센싱 시간을 더 감소시킬 수 있다.
즉, 제2 페이지에 대한 센싱 동작(2nd Sensing)과 제1 페이지에 대한 데이터출력 동작(1st Dout)이 중첩되는 경우, 제1 페이지에 대한 데이터 출력 카운트 값이 증가할 수록, 제2 페이지에 대한 센싱 동작 중에 센싱 시간이 더 감소될 수 있다.
예시적인 실시 예에서, 제2 시점(t2)과 제3 시점(t3)의 시간 간격은 제3 시점(t3)과 제4 시점(t4)의 시간 간격은 동일하거나, N배(단, N은 양수)일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
상술된 바와 같이, 센싱 동작 중에 발생되는 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시키기 위해서, 센싱 시간 제어 회로(121)는 센싱 시간을 조정할 수 있다. 센싱 시간 제어 회로(121)는 데이터 출력의 카운트 값에 기초하여, 센싱 시간을 조정할 수 있다. 센싱 시간 제어 회로(121)는 데이터 출력의 카운트 값이 증가할수록 파워 노이즈 영향이 증가하므로, 센싱 시간을 더 많이 감소시킬 수 있다.
도 11은 불휘발성 메모리 장치의 센싱 노드의 구조를 보여주는 블록도이다. 도 2, 도3, 및 도 11을 참조하여, 센싱 노드(SO)의 구조가 설명된다. 불휘발성 메모리 장치(120)는 셀 스트링(CS11), 제1 비트라인(BL1), 페이지 버퍼 트랜지스터(PBTr), 로드 트랜지스터(LTr), 페이지 버퍼(PB)를 포함할 수 있다. 셀 스트링(CS11)은 제1 비트라인(BL1)과 연결될 수 있다. 셀 스트링(CS11)은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 제1 비트라인(BL1) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터(SST), 메모리 셀들(MC), 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터(SST)는 직렬 연결된 메모리 셀들(MC) 및 제1 비트라인(BL1) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터(GST)는 직렬 연결된 메모리 셀들(MC) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
페이지 버퍼 트랜지스터(PBTr)는 제1 비트라인(BL1) 및 센싱 노드(SO) 사이에 직렬로 연결될 수 있다. 페이지 버퍼 트랜지스터(PBTr)는 비트라인 전압 제어 신호(BLSHF)에 응답하여, 턴-온 될 수 있다. 불휘발성 메모리 장치(120)는 비트라인 전압 제어 신호(BLSHF)에 응답하여, 센싱 노드(SO)를 제1 비트라인(BL1)과 전기적으로 연결하거나 분리할 수 있다.
로드 트랜지스터(LTr)는 바이어스 전압 및 센싱 노드(SO) 사이에 직렬로 연결될 수 있다. 로드 트랜지스터(LTr)는 로드 신호(LOAD)에 응답하여, 턴-온 될 수 있다. 불휘발성 메모리 장치(120)는 로드 신호(LOAD)에 응답하여 센싱 노드(SO)에 프리차지 전압을 인가할 수 있다. 페이지 버퍼(PB)는 센싱 노드(SO)에 각각 연결되는 센싱 래치(SL), 데이터 래치들(ML, LL), 및 캐시 래치(CL)를 포함할 수 있다.
도 12는 불휘발성 메모리 장치의 센싱 동작을 보여주는 도면이다. 도 2, 도 11, 및 도 12를 참조하여, 센싱 동작이 구체적으로 설명된다. 센싱 동작은 페이지 버퍼 초기화 단계(PB Initial), 비트라인 프리차지 단계(BL Precharge), 센싱 노드 디벨로프 단계(SO Develop), 센싱 노드 센싱 단계(SO Sense), 회복 단계(Recovery)를 포함할 수 있다.
불휘발성 메모리 장치(120)는 페이지 버퍼 초기화 단계(PB Initial)에서, 불휘발성 메모리 장치(120)는 페이지 버퍼(PB)의 내의 센싱 래치(SL)를 초기화 할 수 있다. 비트라인 프리차지 단계(BL Precharge)에서, 불휘발성 메모리 장치(120)는 로드 신호(LOAD)에 응답하여 센싱 노드(SO) 및 제1 비트라인(BL1)에 프리차지 전압을 인가할 수 있다. 센싱 노드 디벨로프 단계(SO Develop)에서, 불휘발성 메모리 장치(120)는 비트라인 전압 제어 신호(BLSHF)에 응답하여, 센싱 노드(SO)를 제1 비트라인(BL1)과 연결할 수 있다. 제1 비트라인(BL1)의 전위에 따라 센싱 노드(SO)의 전압이 변화할 수 있다. 센싱 노드 센싱 단계(SO Sense)에서, 불휘발성 메모리 장치(120)는 센싱 노드(SO)의 전위에 의하여 센싱 래치(SL)에 센싱 데이터가 저장될 수 있다. 회복 단계(Recovery)에서, 불휘발성 메모리 장치(120)는 이전 단계들에서 유지된 트랜지스터들의 전압을 방전시킬 수 있다.
메모리 셀(MC)에 저장된 데이터를 읽기 위해서, 선택된 워드 라인(WLN)에 읽기 전압을 인가할 수 있다. 페이지 버퍼(PB)와 연결된 제1 비트라인(BL1)에 연결된 선택된 메모리 셀(MC)의 문턱 전압이 읽기 전압보다 높을 때, 즉 선택된 메모리 셀이 프로그램 상태 일 때, 선택된 메모리 셀은 턴-오프 된다. 따라서, 제1 비트라인(BL1)의 전압은 프리차지 된 레벨을 유지할 수 있다. 이후에, 비트라인 전압 제어 신호(BLSHF)에 응답하여, 불휘발성 메모리 장치(120)는 센싱 노드(SO)를 제1 비트라인(BL1)과 연결할 수 있다. 선택된 메모리 셀(MC)이 오프-셀인 경우, 센싱 노드(SO)에 충전된 전하는 제1 비트라인(BL1)을 통해서 공통 소스 라인(CSL)으로 방전되기 어려울 수 있다. 따라서, 센싱 노드(SO)에서 제1 비트라인(BL1)으로 흐르는 전류가 상대적으로 작기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 느릴 수 있다. 센싱 노드(SO)의 전압은 거의 일정하게 유지하게 될 수 있다.
페이지 버퍼(PB)와 연결된 제1 비트라인(BL1)에 연결된 선택된 메모리 셀(MC)의 문턱 전압이 읽기 전압 이하일 때, 즉, 선택된 메모리 셀(MC)이 소거 상태 일 때, 선택된 메모리 셀은 턴-온 된다. 따라서, 제1 비트라인(BL1)의 전압은 접지 레벨로 방전될 수 있다. 이후에, 비트라인 전압 제어 신호(BLSHF)에 응답하여, 불휘발성 메모리 장치(120)는 센싱 노드(SO)를 제1 비트라인(BL1)과 연결할 수 있다. 선택된 메모리 셀(MC)이 온-셀인 경우, 센싱 노드(SO)에 충전된 전하가 제1 비트라인(BL1)을 통해서 공통 소스 라인(CSL)으로 방전될 것이다. 이 경우, 센싱 노드(SO)에서 제1 비트라인(BL1)으로 흐르는 전류가 상대적으로 크기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다.
도 6의 그래프 또한 선택된 메모리 셀(MC)이 소거 상태 일 때, 센싱 노드(SO)의 전압 변화를 보여준다. 센싱 노드(SO)의 전압은 프리차지 된 제1 전압 값(v1)을 유지하다가 제1 시점(t1)부터 방전될 수 있다. 센싱 동작과 데이터 출력 동작이 중첩되면서, 센싱 노드의 전압이 감소할 수 있다. 그로 인하여 온-셀이 오프-셀로 식별되거나, 오프-셀이 온-셀로 식별될 수 있다.
예를 들어, 불휘발성 메모리 장치(120)는 제3 전압 값(v3)을 기준으로 제3 시점(t3)에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리 값을 센싱 래치에 래치할 수 있다. 센싱 노드(SO)의 전압이 제3 시점(t3)에서 제3 전압 값(v3)보다 크다면, 선택된 메모리 셀(MC)은 오프-셀로 제1 논리 값이 래치 될 것이다. 반면에, 센싱 노드(SO)의 전압 값이 제3 시점(t3)에서 제3 전압 값(v3)보다 작다면, 선택된 메모리 셀(MC)은 온-셀로 제2 논리 값이 래치 될 것이다.
예시적인 실시 예에서, 일점 쇄선의 경우, 제3 시점(t3)에서 센싱 노드(SO)의 전압은 제3 전압 값(v3)보다 큰 제2 전압 값(v2)을 가진다. 따라서 선택된 메모리 셀(MC)은 오프-셀로 제1 논리 값이 센싱 래치에 래치 될 것이다. 반면에 실선의 경우 제3 시점(t3)에서 센싱 노드(SO)의 전압은 제3 전압 값(v3)보다 작은 제4 전압 값(v4)을 가진다. 따라서 선택된 메모리 셀(MC)은 온-셀로 제2 논리 값이 센싱 래치에 래치 될 것이다. 이와 같이, 센싱 동작과 데이터 출력 동작이 중첩되면서, 데이터 출력 동작의 파워 노이즈 영향으로 센싱 노드의 전압이 감소할 수 있다. 그 결과, 제1 논리 값이 센싱 래치에 래치되는 대신에, 제2 논리 값이 센싱 래치에 래치 될 수 있다. 센싱 오류가 발생할 수 있다.
예시적인 실시 예에서, 센싱 오류를 방지하기 위해서, 불휘발성 메모리 장치(120)는 센싱 시간을 조정할 수 있다. 센싱 동작 중 센싱 노드 디벨로프 단계의 수행시간을 감소하여, 래치 하는 시간을 앞당길 수 있다. 실선의 경우, 즉 센싱 동작과 데이터 출력 동작이 중첩되는 경우, 불휘발성 메모리 장치(120)는 제3 시점(t3)보다 적은 제2 시점(t2)에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리 값을 센싱 래치에 래치할 수 있다. 실선의 경우, 제2 시점(t2)에서 센싱 노드의 전압은 제3 전압 값(v3)보다 큰 제2 전압 값(v2)을 가진다. 따라서, 선택된 메몰 셀은 오프-셀로 제1 논리 값이 센싱 래치에 래치 될 것이다. 결국 파워 노이즈가 있는 경우에도, 불휘발성 메모리 장치는 센싱 시간을 조정하여, 오프-셀을 올바르게 오프-셀로 센싱할 수 있다.
예시적인 실시 예에서, 센싱 노드 디벨로프 단계(SO Develop)는 제1 센싱 노드 디벨로프 단계(SOD1)와 제2 센싱 노드 디벨로프 단계(SOD2)를 포함할 수 있다. 제1 센싱 노드 디벨로프 단계(SOD1)에서, 불휘발성 메모리 장치(120)는 데이터 출력을 카운트할 수 있다. 데이터 출력의 카운트 값에 따라서 제2 센싱 노드 디벨로프 단계(SOD2)에서, 불휘발성 메모리 장치(120)는 센싱 시간을 조정할 수 있다. 보다 구체적으로, 불휘발성 메모리 장치(120)는 제2 센싱 노드 디벨로프 단계(SOD2)의 수행시간을 감소시킬 수 있다. 제1 센싱 노드 디벨로프 단계(SOD1)의 수행시간은 고정적이지만, 제2 센싱 노드 디벨로프 단계(SOD2)의 수행시간은 데이터 출력의 카운트 값에 따라서 변화하므로 가변적일 수 있다.
도 13은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 2, 도 11, 도 12, 및 도 13을 참조하여, 센싱 동작 중 제2 센싱 노드 디벨로프 단계(SOD2)와 데이터 출력 동작(Dout)이 중첩되는 경우가 설명된다. 도 13의 센싱 동작 및 데이터 출력 동작에 대해서 도 8에서 상술한 설명은 생략된다.
제1 페이지에 대한 센싱 동작(1st Sensing) 및 제2 페이지에 대한 센싱 동작(2nd Sensing) 각각은 페이지 버퍼 초기화 단계(PB Initial), 비트라인 프리차지 단계(BL Precharge), 제1 센싱 노드 디벨로프 단계(SOD1), 제2 센싱 노드 디벨로프 단계(SOD2), 센싱 노드 센싱 단계(SO Sense), 회복 단계(Recovery)를 포함할 수 있다.
불휘발성 메모리 장치(120)는 제1 페이지에 대한 센싱 동작(1st Sensing) 중 제2 센싱 노드 디벨로프 단계(SOD2)를 제1 시간(T1)동안 수행할 수 있다. 이후에, 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행하는 동시에, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 제2 페이지에 대한 센싱 동작 중(2nd Sensing) 제1 센싱 노드 디벨로프 단계(SOD1)에서, 불휘발성 메모리 장치(120)는 제2 시간(T2)동안 제1 페이지에 대한 데이터의 출력 동작(1st Dout)을 카운트할 수 있다. 불휘발성 메모리 장치(120)는 데이터의 출력 카운트 값에 기초하여, 제2 페이지에 대한 센싱 동작(2nd Sensing) 중 제2 센싱 노드 디벨로프 단계(SOD2)를 제1 시간(T1)보다 짧은 제3 시간(T3)동안 수행할 수 있다.
불휘발성 메모리 장치(120)는 제2 페이지에 대한 센싱 동작(2nd Sensing) 중 제2 센싱 노드 디벨로프 단계(SOD2)의 수행 시간을 감소시킴으로써, 제1 페이지에 대한 데이터 출력 동작(1st Dout)으로 인한 파워 노이즈 영향을 감소시킬 수 있다.
도 14는 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다. 도 2, 도 11, 도 12, 및 도 14를 참조하여, 센싱 노드의 전압을 조정하여 파워 노이즈 영향을 최소화하는 방법이 설명된다. 그래프의 가로축은 시간을 가리키고, 세로축은 센싱 노드의 전압을 가리킨다. 도 6과 마찬가지로, 센싱 동작과 데이터 출력 동작이 중첩되는 경우 파워 노이즈 영향으로 센싱 노드의 전압이 감소할 수 있다.
일점 쇄선은 파워 노이즈 영향이 없고, 센싱 노드의 프리차지 전압이 제2 전압 값(v2)을 가지는 경우의 센싱 노드의 동작 특성을 보여준다. 실선은 파워 노이즈 영향이 없고, 센싱 노드의 프리차지 전압이 제1 전압 값(v1)을 가지는 경우의 센싱 노드의 동작 특성을 보여준다. 굵은 선은 파워 노이즈 영향이 있고, 프리차지 전압이 제1 전압 값(v1)을 가지는 경우의 센싱 노드의 동작 특성을 보여준다.
일점 쇄선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 제3 전압 값(v3)을 가진다. 굵은 선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 동일하게 제3 전압 값(v3)을 가진다. 즉, 센싱 동작(또는, 구체적으로 센싱 동작 중 센싱 노드 디벨로프 단계)과 데이터 출력 동작의 중첩으로 인하여 파워 노이즈가 발생하고, 이로 인하여 센싱 노드의 전압이 감소할 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 센싱 노드의 프리차지 전압을 증가시킬 수 있다. 그 결과, 파워 노이즈가 있음에도 불구하고, 파워 노이즈가 없는 경우와 마찬가지로 특정 시점에서 센싱 노드의 전압은 동일 또는 유사한 값을 가질 수 있다. 즉, 불휘발성 메모리 장치(120)는 센싱 오류를 방지할 수 있다.
도 15는 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다. 도 2, 도 11, 도 12, 및 도 15를 참조하여, 페이지 버퍼 트랜지스터(PBTr)의 게이트에 제공되는 비트라인 전압 제어 신호(BLSHF)를 조정하여 파워 노이즈 영향을 최소화하는 방법이 설명된다. 그래프의 가로축은 시간을 가리키고, 세로축은 센싱 노드의 전압을 가리킨다. 도 6과 마찬가지로, 센싱 동작과 데이터 출력 동작이 중첩되는 경우 파워 노이즈 영향으로 센싱 노드의 전압이 감소할 수 있다.
일점 쇄선은 파워 노이즈 영향이 없고, 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압이 높은 경우의 센싱 노드의 동작 특성을 보여준다. 실선은 파워 노이즈 영향이 없고, 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압이 낮은 경우의 센싱 노드의 동작 특성을 보여준다. 굵은 선은 파워 노이즈 영향이 있고, 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압이 낮은 경우의 센싱 노드의 동작 특성을 보여준다.
일점 쇄선의 경우, 센싱 노드(SO)의 전압의 기울기는 a를 가진다. 실선 및 굵은 선의 경우 센싱 노드의 전압의 기울기는 b를 가진다. 일점 쇄선의 기울기 절대값은 실선 및 굵은 선의 기울기 절대값 보다 크다(|a|>|b|). 일점 쇄선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 제1 전압 값(v1)을 가진다. 굵은 선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 동일하게 제1 전압 값(v1)을 가진다. 즉, 센싱 동작(또는, 구체적으로 센싱 동작 중 센싱 노드 디벨로프 단계)과 데이터 출력 동작의 중첩으로 인하여 파워 노이즈가 발생하고, 파워 노이즈로 인하여 센싱 노드의 전압이 감소할 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압을 감소시킬 수 있다. 즉 불휘발성 메모리 장치(120)는 센싱 노드의 전압의 기울기의 절대값을 감소시킬 수 있다. 그 결과, 파워 노이즈가 있음에도 불구하고, 파워 노이즈가 없는 경우와 마찬가지로 특정 시점에서 센싱 노드의 전압은 동일 또는 유사한 값을 가질 수 있다. 즉, 불휘발성 메모리 장치(120)는 센싱 오류를 방지할 수 있다.
도 16은 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다. 불휘발성 메모리 장치(220)는 센싱 시간 제어 회로(221), 메모리 셀 어레이(222), 어드레스 디코더(223), 페이지 버퍼 회로(224), 입출력 회로(225), 제어 로직 회로(226), 및 파워 노이즈 감지 회로(227)를 포함할 수 있다. 도 2에서 이미 설명된 구성요소들(222~226)에 대한 상세한 설명은 생략된다.
파워 노이즈 감지 회로(227)는 센싱 동작과 데이터 출력 동작이 중첩되는 경우, 데이터 출력으로 인한 파워 노이즈의 방향을 감지할 수 있다. 즉, 센싱 동작을 수행하는 동안, 동시에 데이터 출력 동작이 수행되는 경우, 파워 노이즈 감지 회로(227)는 파워 노이즈로 인한 페이지 버퍼 회로(224)의 센싱 노드(SO)의 전압 변화를 감지할 수 있다. 예를 들어, 파워 노이즈 감지 회로(227)는 파워 노이즈 영향으로 센싱 노드(SO)의 전압이 상승 또는 하강하였는지 여부를 판별할 수 있다.
예시적인 실시 예에서, 파워 노이즈 감지 회로(227)는 센싱 노드의 전압 변화 방향 정보를 포함하는 파워 노이즈 신호를 센싱 시간 제어 회로(221)에게 전송할 수 있다. 센싱 노드의 전압 변화 방향 정보는 파워 노이즈의 영향으로 센싱 노드(SO)의 전압이 상승 또는 하강하였는지 여부에 관한 정보를 포함할 수 있다. 예를 들어, 파워 노이즈 감지 회로(227)로부터 센싱 시간 제어 회로(221)으로 전송한 파워 노이즈 신호가 로직-하이이면, 파워 노이즈의 영향으로 센싱 노드(SO)의 전압이 상승한 것을 가리킬 수 있다. 파워 노이즈 감지 회로(227)로부터 센싱 시간 제어 회로(221)으로 전송한 파워 노이즈 신호가 로직-로우이면, 파워 노이즈 영향으로 센싱 노드(SO)의 전압이 하강한 것을 가리킬 수 있다.
센싱 시간 제어 회로(221)는 페이지 버퍼 회로(224)에서 센싱 동작 수행 중에 입출력 회로(225)에서 데이터 출력 동작이 수행 중인 경우, 센싱 시간을 조정하여, 데이터 출력 동작으로 인한 파워 노이즈 영향을 보상할 수 있다. 센싱 노드의 전압 변화의 방향에 기초하여, 센싱 시간의 조정 방향을 결정할 수 있다. 도 2와 달리, 센싱 시간 제어 회로(221)는 파워 노이즈 감지 회로(227)의 파워 노이즈 신호에 응답하여, 센싱 시간을 증가시키거나 감소시킬 수 있다.
예시적인 실시 예에서, 파워 노이즈 감지 회로(227)로부터 수신한 센싱 노드의 전압변화 방향 정보를 포함한 파워 노이즈 신호가 로직-하이이면, 파워 노이즈 영향으로 센싱 노드(SO)의 전압이 상승한 것을 가리킬 수 있다. 이 경우, 센싱 시간 제어 회로(221)는 센싱 시간을 증가시킬 수 있다. 파워 노이즈 감지 회로(227)로부터 수신한 파워 노이즈 신호가 로직-로우이면, 파워 노이즈 영향으로 센싱 노드(SO)의 전압이 하강한 것을 가리킬 수 있다. 이 경우, 센싱 시간 제어 회로(221)는 센싱 시간을 감소시킬 수 있다.
도 17은 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다. 도 11, 도 16, 및 도 17을 참조하여, 도 6과 반대로 데이터 출력 동작으로 인한 파원 노이즈의 영향으로 센싱 노드의 전압이 상승하는 경우가 설명된다. 그래프의 가로축은 시간을 가리키고, 세로축은 센싱 노드의 전압을 가리킨다.
일점 쇄선은 파워 노이즈 영향이 없는 경우의 센싱 노드의 동작 특성을 보여준다. 실선은 파워 노이즈 영향이 있는 경우의 센싱 노드의 동작 특성을 보여준다.
파워 노이즈 없는 경우, 제1 시점(t1)에서, 센싱 노드의 전압은 제3 전압 값(v3)을 가진다. 반면에, 파워 노이즈가 있는 경우, 제1 시점(t1)에서, 센싱 노드의 전압은 제1 전압 값(v1)을 가진다. 즉, 센싱 동작(또는, 구체적으로 센싱 동작 중 센싱 노드 디벨로프 단계)과 출력 동작의 중첩으로 인하여 파워 노이즈가 발생하고, 이로 인하여 센싱 노드의 전압이 증가할 수 있다.
센싱 노드의 전압이 증가하여, 센싱 오류가 발생할 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 제2 전압 값(v2)을 기준으로 제1 시점(t1)에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리 값을 페이지 버퍼에 저장할 수 있다. 제1 시점(t1)에서 센싱 노드의 전압이 제2 전압 값(v2)보다 크다면, 페이지 버퍼 회로(124)에 제1 논리 값이 저장될 수 있다. 제1 시점(t1)에서 센싱 노드의 전압이 제2 전압 값(v2)보다 작다면, 페이지 버퍼 회로(124)에 제2 논리 값이 저장될 수 있다.
예시적인 실시 예에서, 일점 쇄선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 제2 전압 값(v2)보다 작은 제3 전압 값(v3)을 가진다. 따라서 불휘발성 메모리 장치(120)는 제2 논리 값을 센싱 노드의 센싱 래치에 래치할 수 있다. 반면에, 제1 시점(t1)에서 센싱 노드의 전압은 제2 전압 값(v2)보다 큰 제1 전압 값(v1)을 가진다. 따라서 불휘발성 메모리 장치(120)는 제1 논리 값을 센싱 노드의 센싱 래치에 래치할 수 있다. 이와 같이 센싱 동작과 데이터 출력 동작이 중첩되면서, 불휘발성 메모리 장치(120)는 제2 논리 값을 저장하였지만, 파워 노이즈로 인하여 제1 논리 값으로 읽을 수 있다. 즉, 센싱 오류가 발생할 수 있다.
예시적인 실시 예에서, 센싱 오류를 방지하기 위해서, 불휘발성 메모리 장치(120)는 센싱 시간을 조정할 수 있다. 실선의 경우, 불휘발성 메모리 장치(120)는 제1 시점(t1)보다 긴 제2 시점(t2)에서 센싱 노드를 센싱하여, 센싱 노드의 상태에 대응하는 논리값을 센싱 노드의 센싱 래치에 래치할 수 있다. 실선의 경우, 제2 시점(t2)에서 센싱 노드의 전압은 제2 전압 값(v2)보다 작은 제3 전압 값(v3)을 가진다. 따라서, 불휘발성 메모리 장치(120)는 제2 논리 값을 센싱 노드의 센싱 래치에 래치할 수 있다. 즉, 파워 노이즈가 있음에도 불구하고, 불휘발성 메모리 장치(120)는 센싱 시간을 조정하여 센싱 오류를 방지할 수 있다.
도 6과 비교하면, 도 17은 센싱 동작과 데이터 출력 동작이 중첩되면서 파워 노이즈가 발생하지만, 파워 노이즈의 방향이 반대이다. 도 6은 센싱 노드의 전압이 감소하는 방향으로 파워 노이즈가 발생하며, 도 17은 센싱 노드의 전압이 증가하는 방향으로 파워 노이즈가 발생할 수 있다. 따라서 파워 노이즈 영향을 감소시키기 위해서, 도 6에서 불휘발성 메모리 장치는 센싱 시간을 감소시키고, 반면에 도 17에서 불휘발성 메모리 장치(220)는 센싱 시간을 증가시켜 파워 노이즈 영향을 보상할 수 있다.
도 18은 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다. 도 11, 도 16, 및 도 18을 참조하여, 센싱 노드의 전압을 조정하여 파워 노이즈 영향을 최소화하는 방법이 설명된다. 그래프의 가로축은 시간을 가리키고, 세로축은 센싱 노드의 전압을 가리킨다. 도 17과 마찬가지로, 센싱 동작과 데이터 출력 동작이 중첩되는 경우 파워 노이즈 영향으로 센싱 노드의 전압이 증가할 수 있다.
일점 쇄선은 파워 노이즈 영향이 없고, 센싱 노드의 프리차지 전압이 제1 전압 값을 가지는 경우의 센싱 노드의 동작 특성을 보여준다. 실선은 파워 노이즈 영향이 없고, 센싱 노드의 프리차지 전압이 제2 전압 값을 가지는 경우의 센싱 노드의 동작 특성을 보여준다. 굵은 선은 파워 노이즈 영향이 있고, 센싱 노드 프리차지 전압이 제2 전압 값을 가지는 경우의 센싱 노드의 동작 특성을 보여준다.
일점 쇄선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 제3 전압 값(v3)을 가진다. 굵은 선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 동일하게 제3 전압 값(v3)을 가진다. 즉, 센싱 동작(또는, 구체적으로 센싱 동작 중 센싱 노드 디벨로프 단계)과 출력 동작의 중첩으로 인하여 파워 노이즈가 발생하고, 이로 인하여 센싱 노드의 전압이 증가할 수 있다. 이 경우, 불휘발성 메모리 장치(220)는 센싱 노드의 프리차지 전압을 감소시킬 수 있다. 그 결과, 파워 노이즈가 발생하는 경우에도, 파워 노이즈가 발생하지 않는 경우와 마찬가지로 특정 시점에서 센싱 노드의 전압은 동일 또는 유사한 값을 가질 수 있다. 즉, 불휘발성 메모리 장치(220)는 센싱 오류를 방지할 수 있다.
도 14과 비교하면, 도 18은 센싱 동작과 데이터 출력 동작이 중첩되면서 파워 노이즈가 발생하지만, 파워 노이즈의 방향이 반대이다. 도 14는 센싱 노드의 전압이 감소하는 방향으로 파워 노이즈가 발생하며, 도 17은 센싱 노드의 전압이 증가하는 방향으로 파워 노이즈가 발생할 수 있다. 따라서 파워 노이즈 영향을 감소시키기 위해서, 도 14에서 불휘발성 메모리 장치는 센싱 노드의 프리차지 전압을 증가시키고, 반면에 도 18에서 불휘발성 메모리 장치(220)는 센싱 노드의 프리차지 전압을 감소시켜 파워 노이즈 영향을 최소화할 수 있다.
도 19는 시간에 따른 페이지 버퍼 회로의 센싱 노드의 전압 변화를 보여주는 그래프이다. 도 11, 도 16, 및 도 19를 참조하여, 페이지 버퍼 트랜지스터(PBTr)의 게이트에 제공되는 비트라인 전압 제어 신호(BLSHF)를 조정하여 파워 노이즈 영향을 최소화하는 방법이 설명된다. 그래프의 가로축은 시간을 가리키고, 세로축은 센싱 노드의 전압을 가리킨다. 도 17과 마찬가지로, 센싱 동작과 데이터 출력 동작이 중첩되는 경우 파워 노이즈 영향으로 센싱 노드의 전압이 증가할 수 있다.
일점 쇄선은 파워 노이즈 영향이 없고, 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압이 낮은 경우의 센싱 노드의 동작 특성을 보여준다. 실선은 파워 노이즈 영향이 없고, 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압이 높은 경우의 센싱 노드의 동작 특성을 보여준다. 굵은 선은 파워 노이즈 영향이 있고, 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압이 높은 경우의 센싱 노드의 동작 특성을 보여준다.
일점 쇄선의 경우, 센싱 노드의 전압의 기울기는 a를 가진다. 실선 및 굵은 선의 경우 센싱 노드의 전압의 기울기는 b를 가진다. 일점 쇄선의 기울기 절대값은 실선 및 굵은 선의 기울기 절대값 보다 작다(|a|<|b|). 일점 쇄선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 제1 전압 값(v1)을 가진다. 굵은 선의 경우, 제1 시점(t1)에서 센싱 노드의 전압은 동일하게 제1 전압 값(v1)을 가진다. 즉, 센싱 동작(또는, 구체적으로 센싱 동작 중 센싱 노드 디벨로프 단계)과 출력 동작의 중첩으로 인하여 파워 노이즈가 발생하고, 파워 노이즈로 인하여 센싱 노드의 전압이 증가할 수 있다. 이 경우, 불휘발성 메모리 장치(220)는 비트라인 전압 제어 신호(BLSHF)에 인가되는 전압을 증가시킬 수 있다. 즉 불휘발성 메모리 장치(220)는 센싱 노드의 전압의 기울기의 절대값을 증가시킬 수 있다. 그 결과, 파워 노이즈가 발생하는 경우에도, 파워 노이즈가 발생하지 않는 경우와 마찬가지로 특정 시점에서 센싱 노드의 전압은 동일 또는 유사한 값을 가질 수 있다. 즉, 불휘발성 메모리 장치(220)는 센싱 오류를 방지할 수 있다.
도 15와 비교하면, 도 19는 센싱 동작과 데이터 출력 동작이 중첩되면서 파워 노이즈가 발생하지만, 파워 노이즈의 방향이 반대이다. 도 15는 센싱 노드의 전압이 감소하는 방향으로 파워 노이즈가 발생하며, 도 19는 센싱 노드의 전압이 증가하는 방향으로 파워 노이즈가 발생할 수 있다. 따라서 파워 노이즈 영향을 감소시키기 위해서, 도 15에서 불휘발성 메모리 장치는 비트라인 전압 제어 신호 (BLSHF)에 인가되는 전압을 감소시키고(또는 센싱 노드의 전압의 기울기를 감소시키고), 반면에 도 19에서 불휘발성 메모리 장치(220)는 비트라인 전압 제어 신호 (BLSHF)에 인가되는 전압을 증가시키고(또는 센싱 노드의 전압의 기울기를 증가시키고) 파워 노이즈 영향을 최소화할 수 있다.
도 20은 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 2, 도 12, 및 도 20을 참조하여, 불휘발성 메모리 장치(120)의 캐시 읽기 동작에서, 센싱 동작과 데이터 출력 동작이 중첩되면서, 파워 노이즈에 의한 센싱 오류 발생 과정이 설명된다. 도면의 간결성을 위하여, 일부 제어 신호들은 생략된다.
불휘발성 메모리 장치(120)는 데이터 라인들(DQ)을 통해 커맨드 입력 구간 동안 '00h'를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 데이터 라인들(DQ)을 통해 어드레스 입력 구간동안 어드레스들(AD1)을 수신할 수 있다. 어드레스들(AD1)은 읽기 데이터가 저장된 페이지를 가리키는 물리적 페이지에 대한 행 어드레스 또는 열 어드레스를 가리킬 수 있다.
이후에, 불휘발성 메모리 장치(120)는 데이터 라인들(DQ)을 통해 커맨드 입력 구간 동안 '30h'를 수신할 수 있다. 불휘발성 메모리 장치(120)는 '30'h에 응답하여, 수신된 어드레스들(AD1)에 대응하는 제1 페이지의 데이터(또는 제1 캐시 데이터)를 메모리 셀 어레이(122)로부터 읽을 수 있다. 즉, 불휘발성 메모리 장치(120)는 제1 페이지에 대한 센싱 동작(1st Sensing)을 수행할 수 있다. 제1 페이지에 대한 센싱 동작(1st Sensing)은 상술한 바와 같이 페이지 버퍼 초기화 단계(PI), 비트라인 프리차지 단계(BP), 센싱 노드 디벨로프 단계(SD), 센싱 노드 센싱 단계(SS), 회복 단계(R)를 포함할 수 있다.
이후에 불휘발성 메모리 장치(120)는 커맨드 입력 구간동안 '31h'를 수신할 수 있다. 불휘발성 메모리 장치(120)는 '31h'에 응답하여 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행할 수 있다. 즉, 불휘발성 메모리 장치(120)는 제1 페이지에 대한 데이터(또는 제1 캐시 데이터)를 데이터 라인들(DQ)을 통해 출력할 수 있다. 이와 함께, 불휘발성 메모리 장치(120)는 제1 페이지와 다른 제2 페이지에 대한 센싱 동작(2nd Sensing)을 수행할 수 있다.
제2 페이지에 대한 센싱 동작(2nd Sensing)은 상술한 바와 같이 페이지 버퍼 초기화 단계(PI), 비트라인 프리차지 단계(BP), 센싱 노드 디벨로프 단계(SD), 센싱 노드 센싱 단계(SS), 회복 단계(R)를 포함할 수 있다. 불휘발성 메모리 장치(120)는 제1 시간(T1)동안 센싱 노드 디벨로프 단계(SD)를 수행할 수 있다. 불휘발성 메모리 장치(120)는 제1 시간(T1)동안 센싱 노드 디벨로프 단계(SD)를 수행하는 동시에, 제1 페이지에 대한 데이터(또는 제1 캐시 데이터)를 데이터 라인들(DQ)을 통해 출력할 수 있다. 제1 페이지에 대한 데이터 출력 동작(1st Dout)으로 인한 파워 노이즈의 영향으로, 센싱 노드 디벨로프 단계(SD)를 수행 중에 센싱 오류가 발생할 수 있다.
이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간 동안, '31h'를 더 수신할 수 있다. 불휘발성 메모리 장치(120)는 '31h'에 응답하여, 앞서 읽은 제2 페이지에 대한 데이터(또는 제2 캐시 데이터)를 데이터 라인들(DQ)을 통해 출력(미도시)할 수 있다. 동시에 제3 페이지에 대한 센싱 동작(미도시)을 수행할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간 동안 '3f'를 수신하고, 수신된 3f에 응답하여 제3 페이지에 대한 데이터 출력 동작(미도시)을 수행할 수 있다. 즉, 불휘발성 메모리 장치(120)는 제3 페이지에 대한 데이터(또는 제3 캐시 데이터)를 데이터 라인들(DQ)을 통해 출력할 수 있다. 예시적인 실시 예에서, 제1 내지 제3 캐시 데이터 각각은 단일 페이지 데이터 일 수 있다.
불휘발성 메모리 장치(120)는 캐시 읽기 동작에서, 제1 캐시 데이터 출력 동작(1st Dout)과 제2 캐시 데이터의 센싱 동작(2nd Sensing)이 중첩되면서, 파워 노이즈 영향으로 제2 캐시 데이터의 센싱 동작(2nd Sensing) 중 센싱 오류가 발생할 수 있다. 구체적으로, 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 제2 캐시 데이터, 즉 제2 페이지에 대한 센싱 동작(2nd Sensing) 중 센싱 노드 디벨로프 단계(SD) 수행 중인 동시에, 입출력 회로(125)에서 제1 페이지에 대한 데이터 출력 동작(1st Dout)을 수행하는 경우에, 파워 노이즈 영향으로 제2 페이지에 대한 센싱 동작(2nd Sensing)에서 센싱 오류가 발생할 수 있다.
도 21은 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 도 2, 도 20, 및 도 21를 참조하여, 캐시 읽기 동작에서, 센싱 동작과 데이터 출력 동작이 중첩되는 경우, 파워 노이즈 영향을 감소시키는 방법이 설명된다. S1100 단계에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 커맨드가 읽기 요청인지 판별할 수 있다. 수신된 커맨드가 읽기 요청인 경우, 불휘발성 메모리 장치(120)는 S1200 단계의 동작을 진행한다. 수신된 커맨드가 읽기 요청이 아닌 경우, 센싱 시간을 조정하지 않을 수 있다.
S1200 단계에서, 불휘발성 메모리 장치(120)는 페이지 버퍼 회로(124)에서 센싱 동작 수행 중인지 판별할 수 있다. 불휘발성 메모리 장치(120)는 현재 센싱 동작을 수행하지 않는 경우, 센싱 시간을 조정하지 않을 수 있다. 불휘발성 메모리 장치(120)는 현재 센싱 동작을 수행하는 경우, S1300 단계의 동작을 진행한다.
S1300 단계에서, 불휘발성 메모리 장치(120)는 입출력 회로(125)에서 데이터 출력 동작이 수행 중인지 판별할 수 있다. 불휘발성 메모리 장치(120)는 데이터 출력 동작을 수행하지 않는 경우, 센싱 시간을 조정하지 않을 수 있다. 불휘발성 메모리 장치(120)는 데이터 출력 동작을 수행하는 경우 S1400 단계의 동작을 수행한다.
S1400 단계에서, 불휘발성 메모리 장치(120)는 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시키기 위하여, 센싱 동작의 센싱 시간을 조정할 수 있다. 구체적인 센싱 시간 조정 방법은 상술하였으므로 상세한 설명은 생략된다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 센싱 동작 중의 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시키기 위하여, 센싱 시간 조정 이외에 도 1 내지 도 19를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 22는 본 발명에 따른 불휘발성 메모리 장치의 블록도이다. 도 22를 참조하여, 복수의 플레인을 포함하는 불휘발성 메모리 장치(320)가 설명된다. 도면의 간결성을 위하여, 설명에 불필요한 구성요소는 생략된다. 불휘발성 메모리 장치(320)는 메모리 셀 어레이(322), 페이지 버퍼 회로(324), 및 입출력 회로(325)를 포함할 수 있다.
메모리 셀 어레이(322)는 제1 내지 제N 플레인(PL1~PLN)들을 포함할 수 있다. 각 플레인은 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록에 대한 설명은 상술되었으므로 생략된다. 제1 내지 제N 플레인(PL1~PLN)들 각각은 비트 라인들을 통해 하나의 페이지 버퍼와 연결될 수 있다. 예를 들어, 제1 플레인(PL1)은 제1 비트라인을 통해 제1 페이지 버퍼(PB1)와 연결될 수 있다. 제2 플레인(PL2)은 제2 비트라인을 통해 제2 페이지 버퍼(PB2)와 연결될 수 있다. 다른 플레인들(PL3~PLN)은 이와 유사하므로 상세한 설명은 생략한다.
페이지 버퍼 회로(324)는 복수의 페이지 버퍼들(PB1~PBN)을 포함할 수 있다. 제1 내지 제N 페이지 버퍼들(PB1~PBN)은 각각 제1 내지 제N 플레인들(PL1~PLN)과 연결될 수 있다.
입출력 회로(325)는 페이지 버퍼 회로(324)를 통해 메모리 셀 어레이(322)에 연결되고, 메모리 컨트롤러(미도시)와 데이터를 교환할 수 있다.
플레인 독립적인 읽기(PIR, PLANE INDEPENDENT READ) 모드에서, 불휘발성 메모리 장치(320)는 복수의 플레인들(PL1~PLN) 각각 독립적으로 또는 병렬적으로 동작을 수행할 수 있다. 따라서 제1 플레인(PL1)에 대한 센싱 동작을 수행하면서, 동시에 제2 플레인(PL2)에 대한 센싱 동작을 수행할 수 있다.
도 23은 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 12, 도 22, 및 도 23을 참조하여, 제2 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD) 수행 중에 제1 플레인에 대한 데이터 출력 동작(Data Out)이 중첩되는 경우가 설명된다. 도면의 간결성을 위하여, 일부 제어 신호들은 생략된다. 메모리 컨트롤러(110)의 요청에 따라, 불휘발성 메모리 장치(320)는 PIR 활성화시킬 수 있다.
제1 시점(t1)에서, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 읽기 요청을 수신할 수 있다. 불휘발성 메모리 장치(320)는 커맨드 입력 구간 동안 '00h'를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(320)는 어드레스 입력 구간 동안 어드레스들(AD1)을 수신할 수 있다. 이후에 불휘발성 메모리 장치(320)는 커맨드 입력 구간 동안 '30h'를 수신할 수 있다.
이후에 제2 시점(t2)에서, 불휘발성 메모리 장치(320)는 커맨드 입력 구간 동안 제2 플레인에 대한 읽기 요청을 수신할 수 있다. 불휘발성 메모리 장치(320)는 커맨드 입력 구간동안 '00h'를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(320)는 어드레스 입력 구간 동안 어드레스들(AD2)을 수신할 수 있다. 이후에 불휘발성 메모리 장치(320)는 커맨드 입력 구간 동안 '30h'를 수신할 수 있다.
제2 시점(t2)에서, 즉 제2 플레인에 대한 읽기 요청을 수신하는 동안, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 '30h'에 응답하여, 제1 플레인에 대한 센싱 동작을 수행할 수 있다. 센싱 동작은 상술한 바와 같이 페이지 버퍼 초기화 단계(PI), 비트라인 프리차지 단계(BP), 센싱 노드 디벨로프 단계(SD), 센싱 노드 센싱 단계(SS), 및 회복 단계(R)를 포함할 수 있다. 제3 시점(t3)에서, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 '30h'에 응답하여, 제2 플레인에 대한 센싱 동작을 수행할 수 있다.
이후에 제4 시점(t4)에서, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 데이터를 데이터 라인들(DQ)을 통해 출력할 수 있다. 동시에 제4 시점(t4)부터 제5 시점(t5)까지, 제2 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD)를 수행할 수 있다. 제2 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD)와, 제1 플레인에 대한 데이터 출력 동작(Data Out)이 중첩되면서, 파워 노이즈 영향으로 제2 플레인에 대한 센싱 오류가 발생할 수 있다.
이후에 제6 시점(t6)에서, 제2 플레인에 대한 센싱 동작이 완료되면, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 데이터를 데이터 라인들(DQ)을 통해 출력할 수 있다.
불휘발성 메모리 장치(320)는 복수의 플레인들을 포함하고, 각 플레인들마다 독립적으로 동작을 수행할 수 있다. 제1 플레인에 대한 데이터 출력 동작과, 제2 플레인에 대한 센싱 동작이 중첩될 수 있다. 구체적으로 제1 플레인에 대한 데이터 출력 동작과 제2 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계가 중첩될 수 있다. 이 경우, 데이터 출력 동작으로 인한 파워 노이즈 영향으로 제2 플레인에 대한 센싱 오류가 발생할 수 있다.
도 24는 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 도 22, 도 23, 및 도 24를 참조하여, PIR 모드에서 센싱 동작과 데이터 출력 동작이 출력되는 경우, 파워 노이즈 영향을 감소시키는 방법이 설명된다. S2100 단계에서, 불휘발성 메모리 장치(320)는 메모리 컨트롤러(110)의 요청에 따라 PIR 모드를 활성화 시킬 수 있다.
S2200 단계에서, 불휘발성 메모리 장치(320)는 메모리 컨트롤러(110)로부터 수신된 커맨드가 읽기 요청인지 판별할 수 있다. 수신된 커맨드가 읽기 요청인 경우, 불휘발성 메모리 장치(320)는 S2300 단계의 동작을 진행한다. 수신된 커맨드가 읽기 요청이 아닌 경우, 센싱 시간을 조정을 수행하지 않을 수 있다.
S2300 단계에서, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 센싱 동작이 수행 중인지 판별할 수 있다. 불휘발성 메모리 장치(320)는 제2 플레인에 대한 센싱 동작을 수행하지 않는 경우, 센싱 시간을 조정하지 않을 수 있다. 불휘발성 메모리 장치(320)는 제2 플레인에 대한 센싱 동작을 수행하는 경우, S2400 단계의 동작을 진행한다.
S2400 단계에서, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 데이터 출력 동작이 수행 중인지 판별할 수 있다. 불휘발성 메모리 장치(320)는 제1 플레인에 대한 데이터 출력 동작을 수행하지 않는 경우, 센싱 시간을 조정하지 않을 수 있다. 불휘발성 메모리 장치(320)는 현재 제1 플레인에 대한 데이터 출력 동작을 수행하는 경우 S2500 단계의 동작을 수행한다.
S2500 단계에서, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시키기 위하여, 제1 플레인에 대한 센싱 동작의 센싱 시간을 조정할 수 있다. 구체적인 센싱 시간 조정 방법은 상술하였으므로 상세한 설명은 생략된다.
예시적인 실시 예에서, 불휘발성 메모리 장치(320)는 센싱 동작 중의 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시키기 위하여, 센싱 시간 조정 이외에 도 1 내지 도 19를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
도 25는 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 12, 도 22, 및 도 25를 참조하여, 센싱 동작 중 센싱 노드 디벨로프 단계(SD)를 수행하는 동안 데이터 출력 동작 이외에, 페이지 버퍼 초기화 단계(PI)로 인한 파워 노이즈 영향 감소시키는 방법이 설명된다.
불휘발성 메모리 장치(320)는 PIR모드에서 복수의 플레인들 각각은 독립적으로 또는 병렬적으로 동작을 수행할 수 있다. 따라서 불휘발성 메모리 장치(320)는 제1 플레인에 대한 센싱 동작을 수행하는 동시에, 제2 플레인에 대한 센싱 동작을 수행할 수 있다. 불휘발성 메모리 장치(320)는 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD) 수행하는 동시에, 데이터 출력 동작 외에 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI)를 수행할 수 있다. 이 경우, 페이지 버퍼 초기화 단계(PI)로 인하여 파워 소모가 증가하므로, 파워 노이즈 영향으로 제1 플레인에 대한 센싱 오류가 발생할 수 있다.
불휘발성 메모리 장치(320)는 PIR 모드에서 도 23과 마찬가지로 캐쉬 읽기 요청을 수신할 수 있다. 어드레스 및 커맨드 수신에 관한 설명은 도 23에서 상술하였으므로 생략된다.
제2 플레인에 대한 읽기 요청을 수신하는 동안, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 '30h'에 응답하여, 제1 플레인에 대한 센싱 동작을 수행할 수 있다. 센싱 동작은 상술한 바와 같이 페이지 버퍼 초기화 단계(PI), 비트라인 프리차지 단계(BP), 센싱 노드 디벨로프 단계(SD), 센싱 노드 센싱 단계(SS), 및 회복 단계(R)를 포함할 수 있다.
CASE 1의 경우, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 '30h'에 응답하여, 제1 시점(t1)에서 제2 플레인에 대한 센싱 동작을 시작할 수 있다. 그 결과 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD)를 수행하는 동안, 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI)를 동시에 수행할 수 있다. 그 결과, 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI)를 수행으로 인한 파워 노이즈가 발생할 수 있다.
따라서, 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD)와 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI) 중첩되는 것을 방지하기 위해서, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 센싱 동작 시작을 연기할 수 있다.
CASE 2에서 제1 시점(t1)이 아닌 제2 시점(t2)에서 제2 플레인에 대한 센싱 동작을 시작할 수 있다. 즉, 불휘발성 메모리 장치(320)는 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD)를 완료 한 후에, 제2 플레인에 대한 센싱 동작을 시작할 수 있다. 그 결과, 불휘발성 메모리 장치(320)는 파워 소모가 높은 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI)와 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD)를 중첩시키지 않을 수 있다.
불휘발성 메모리 장치(320)는 PIR모드가 활성화 시킬 수 있다. 이후에 불휘발성 메모리 장치(320)는 메모리 컨트롤러부터 수신된 커맨드가 읽기 요청인지 판별할 수 있다. 읽기 요청의 경우, 불휘발성 메모리 장치(320)는 제2 플레인의 '30'h에 응답하여 센싱 동작을 시작하려고 하는지 판별할 수 있다. 제2 플레인의 '30h'에 응답하여 센싱 동작 시작하려는 경우, 불휘발성 메모리 장치(320)는 현재 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD) 수행 중인지 판별할 수 있다. 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD) 수행중인 경우, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI)의 시작을 연기할 수 있다. 불휘발성 메모리 장치(320)는 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계(PI)를 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계(SD) 수행 완료 후에 시작할 수 있다.
불휘발성 메모리 장치(320)는 복수의 플레인들을 포함하고, 각 플레인들마다 독립적으로 동작을 수행할 수 있다. 제1 플레인에 대한 데이터 출력 동작이 아니더라도 제1 플레인에 대한 센싱 동작, 및 제2 플레인에 대한 센싱 동작이 중첩될 수 있다. 구체적으로 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계와 제2 플레인에 대한 센싱 동작 중 페이지 버퍼 초기화 단계가 중첩될 수 있다. 이 경우, 제2 플레인에 대한 페이지 버퍼 초기화 단계로 인한 파워 노이즈 영향으로 제1 플레인에 대한 센싱 오류가 발생할 수 있다. 따라서, 불휘발성 메모리 장치(320)는 제2 플레인에 대한 페이지 버퍼 초기화 단계 시작을 제1 플레인에 대한 센싱 동작 중 센싱 노드 디벨로프 단계 완료할 때까지 연기하여, 파워 노이즈 영향을 감소시킬 수 있다.
도 26은 본 발명에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 2, 도 12, 및 도 26을 참조하여, 센싱 시간이나 센싱 노드의 전압을 조정하는 대신에, 데이터 스트로브 신호를 홀드하여 센싱 동작과 데이터 출력 동작이 중첩되는 것을 방지하는 방법이 설명된다. 불휘발성 메모리 장치(120)는 데이터 스트로브 신호(DQS)의 상승 에지(↑) 및 하강 에지(↓)에 동기하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. 따라서, 불휘발성 메모리 장치(120)는 데이터 스트로브 신호(DQS)를 홀드하여 데이터 출력을 중지할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120) 페이지 버퍼 회로(124)에서 센싱 동작을 수행하는 동시에 입출력 회로(125)에서 데이터 출력 동작을 수행할 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 센싱 동작 중에 데이터 출력을 방지하기 위해서 데이터 스트로브 신호(DQS)를 천이시키지 않고 홀드시킬 수 있다. 즉, 데이터 스트로브 신호(DQS)가 홀드되는 동안, 불휘발성 메모리 장치(120)는 데이터 출력 동작을 수행하지 않으므로, 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소 시킬 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 센싱 동작과 데이터 출력 동작이 중첩되는 경우, 센싱 동작 중 센싱 노드 디벨로프 단계(SO Develop)를 수행하는 동안 즉 제1 시간(T1) 동안 데이터 스트로브 신호(DQS)를 천이시키지 않고 홀드할 수 있다. 센싱 노드 디벨로프 단계(SO Develop)를 수행하는 동안, 불휘발성 메모리 장치(120)는 데이터 출력 동작을 수행하지 않으므로, 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시킬 수 있다.
즉, 불휘발성 메모리 장치(120)는 센싱 동작을 제어하는 대신에, 데이터 출력 동작에서 데이터 스트로브 신호를 홀드하여 데이터 출력을 일시적으로 중지시킬 수 있다. 그 결과, 불휘발성 메모리 장치(120)는 센싱 동작과 데이터 출력 동작이 중첩되는 것을 방지할 수 있다. 또는 불휘발성 메모리 장치(120)는 센싱 동작 중 센싱 노드 디벨로프 단계와 데이터 출력 동작이 중첩되는 것을 방지할 수 있다. 이러한 방법으로, 불휘발성 메모리 장치(120) 데이터 출력 동작으로 인한 파워 노이즈 영향을 감소시켜서, 센싱 오류를 방지할 수 있다.
도 27은 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. S3100 단계에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신된 커맨드가 읽기 요청인지 판별할 수 있다. 커맨드가 읽기 요청이 아닌 경우, 불휘발성 메모리 장치(120)는 센싱 동작 중에 데이터 출력을 방지하기 위한 신호를 출력하지 않을 수 있다. 커맨드가 읽기 요청인 경우, 불휘발성 메모리 장치(120)는 S3200 단계의 동작을 진행한다.
S3200 단계에서, 불휘발성 메모리 장치(120)는 현재 읽기 동작 중에 센싱 동작을 수행하는지 판별할 수 있다. 불휘발성 메모리 장치(120)는 현재 읽기 동작 중에 센싱 동작을 수행하는 경우 S3300 단계의 동작을 진행한다. 불휘발성 메모리 장치(120)는 센싱 동작을 수행하지 않는 경우, S3400 단계의 동작을 진행한다.
S3300 단계에서 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로 데이터 출력 일시 중지(Data Out Hold) 신호를 전송할 수 있다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러로 데이터 출력 일시 중지(Data Out Hold) 신호를 전송함으로써, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)에게 현재 센싱 동작 수행 중임을 알릴 수 있다. 즉, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)에게 일시적으로 데이터 출력 시작을 연기하도록 요청할 수 있다. 따라서, 센싱 동작 중에 데이터 출력이 발생하는 것을 방지하여, 파워 노이즈의 영향으로 센싱 오류를 방지할 수 있다. 이후에 불휘발성 메모리 장치(120)는 S3200 단계의 동작을 진행한다.
S3400 단계에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 데이터 출력 요청 신호를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 읽기 활성화 신호(RE#)를 수신할 수 있다. 이후에 불휘발성 메모리 장치(120)는 S3500 단계의 동작을 진행한다.
S3500 단계에서, 불휘발성 메모리 장치(120)는 데이터를 출력할 수 있다. 센싱 동작 중에 데이터 출력을 방지하기 위해서, 일시적으로 연기한 데이터 출력 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 데이터를 데이터 라인들(DQ)을 통해 출력할 수 있다.
도 28은 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템(1000)을 보여주는 블록도이다. 도 28을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 도 1 내지 도 27을 참조하여 설명된 파워 노이즈 영향으로 인한 센싱 오류를 방지하도록 구성될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 스토리지 장치
110: 메모리 컨트롤러
120: 불휘발성 메모리 장치
130: 센싱 시간 제어 회로

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 비트라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트라인들을 통해서 상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들을 센싱 시간 동안 센싱하는 센싱 동작을 수행하도록 구성된 페이지 버퍼 회로;
    상기 페이지 버퍼 회로로부터의 데이터를 데이터 라인들을 통해 외부 장치로 출력하는 데이터 출력 동작을 수행하도록 구성된 입출력 회로; 및
    상기 센싱 시간 동안, 상기 데이터 출력 동작이 수행되는 경우, 상기 센싱 시간을 조정하도록 구성된 센싱 시간 제어 회로를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센싱 시간 제어 회로는 상기 센싱 시간이 감소되도록 상기 센싱 시간을 조정하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 센싱 시간 제어 회로는 상기 데이터 출력 동작 동안의 데이터 출력 카운트 값을 추출하고, 상기 데이터 출력 카운트 값이 클수록, 상기 센싱 시간을 더 감소시키도록 더 구성된 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 센싱 시간 제어 회로는,
    상기 데이터 출력 카운트 값이 제1 값보다 크고, 제2 값보다 작은 경우, 기본 센싱 시간에서 오프셋만큼 감소시키고,
    상기 데이터 출력의 카운트 값이 상기 제2 값보다 큰 경우, 상기 기본 센싱 시간에서 상기 오프셋의 N배(단, N은 양수)만큼 감소시키도록 더 구성되는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 센싱 동작은 페이지 버퍼 초기화 단계, 비트라인 프리차지 단계, 센싱 노드 디벨로프 단계, 센싱 노드 센싱 단계, 회복 단계를 포함하고,
    상기 센싱 시간 제어 회로는 상기 센싱 노드 디벨로프 단계를 수행하는 동안, 상기 데이터 출력 동작이 수행되는 경우, 상기 센싱 시간 중 상기 센싱 노드 디벨로프 단계의 시간을 조정하도록 구성된 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 센싱 노드 디벨로프 단계는 제1 센싱 노드 디벨로프 단계와 제2 센싱 노드 디벨로프 단계를 포함하고,
    상기 센싱 시간 제어 회로는, 상기 제1 센싱 노드 디벨로프 단계를 수행하는 동안, 상기 데이터 출력 동작에서 데이터 출력을 카운트 하고, 데이터 출력 카운트 값에 기초하여 상기 제2 센싱 노드 디벨로프 단계의 시간을 조정하도록 구성된 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    파워 노이즈로 인한 상기 페이지 버퍼 회로의 센싱 노드의 전압 변화를 감지하고, 상기 센싱 노드의 전압 변화의 방향 정보를 포함하는 파워 노이즈 신호를 상기 센싱 시간 제어 회로로 전송하도록 구성된 파워 노이즈 감지 회로를 더 포함하고,
    상기 센싱 시간 제어 회로는 상기 파워 노이즈 신호에 기초하여, 상기 센싱 시간을 조정하도록 구성된 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 파워 노이즈 신호가 상기 파워 노이즈로 인한 상기 센싱 노드의 전압 상승을 가리키는 경우, 상기 센싱 시간 제어 회로는 상기 센싱 시간이 증가하도록 센싱 시간을 조정하고,
    상기 파워 노이즈 신호가 상기 파워 노이즈로 인한 상기 센싱 노드의 전압의 하강을 가리키는 경우, 상기 센싱 시간이 감소하도록 상기 센싱 시간을 조정하도록 더 구성된 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치의 동작 방법에 있어서,
    페이지 버퍼 회로에서 제1 페이지에 대한 제1 센싱 동작을 수행하는 단계;
    상기 페이지 버퍼 회로에서 제2 페이지에 대한 제2 센싱 동작을 수행하는 단계; 및
    상기 제2 센싱 동작을 수행하는 동안, 입출력 회로에서 상기 제1 페이지에 대한 제1 데이터 출력 동작을 수행하는 단계를 포함하고,
    상기 제1 센싱 동작은 제1 시간 동안 수행되고, 상기 제2 센싱 동작은 상기 제1 시간보다 짧은 제2 시간 동안 수행되는 동작 방법.
  10. 제1 및 제2 플레인들을 포함하는 메모리 셀 어레이;
    상기 제1 플레인과 제1 비트라인들을 통해 연결되고, 상기 제1 플레인에 대한 제1 센싱 동작을 수행하도록 구성된 제1 페이지 버퍼;
    상기 제2 플레인들과 제2 비트라인들을 통해 연결되고, 상기 제2 플레인에 대한 제2 센싱 동작을 수행하도록 구성된 제2 페이지 버퍼;
    상기 제1 및 제2 페이지 버퍼들로부터의 데이터를 데이터 라인들을 통해 외부 장치로 출력하는 데이터 출력 동작을 수행하도록 구성된 입출력 회로; 및
    상기 제2 페이지 버퍼가 상기 제2 센싱 동작을 수행하는 동안, 상기 입출력회로가 상기 제1 페이지 버퍼로부터의 데이터를 상기 외부 장치로 출력하는 경우, 상기 제2 센싱 동작에 대응하는 센싱 시간을 조정하도록 구성된 센싱 시간 제어 회로를 포함하는 불휘발성 메모리 장치.
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