JP5241080B2 - Ｎａｎｄフラッシュメモリ装置及びそのプログラム方法 - Google Patents

Description

本発明は半導体メモリ装置に係り、さらに具体的にはマルチビットデータを貯蔵することができるＮＡＮＤフラッシュメモリ装置及びそのプログラム方法に関する。

半導体メモリ装置はデータを貯蔵しておいて、必要時に取り出して読み出せる記憶装置である。半導体メモリ装置は大きくＲＡＭとＲＯＭに分けることができる。ＲＡＭは電源が切れれば、貯蔵されたデータが消滅する揮発性メモリ装置である。ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリ装置である。ＲＡＭはＤＲＡＭ、ＳＲＡＭなどを含む。ＲＯＭはＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ装置などを含む。フラッシュメモリ装置は大きくＮＡＮＤタイプとＮＯＲタイプに区別される。ＮＡＮＤフラッシュメモリ装置はＮＯＲフラッシュメモリ装置に比べて集積度が非常に高い。

図１は一般的なＮＡＮＤフラッシュメモリ装置を概略的に示すブロック図である。図１に示したように、フラッシュメモリ装置１０はメモリセルアレイ１２、行デコーダ１４、及びページバッファ１６を含む。メモリセルアレイ１２はワードラインＷＬ０〜ＷＬ_ｎ−１及びビットラインＢＬ０〜ＢＬ_ｍ−１に連結された複数のメモリセルを含む。ワードラインＷＬ０〜ＷＬ_ｎ−１は行デコーダ１４によって駆動され、ビットラインＢＬ０〜ＢＬ_ｍ−１はページバッファ１６によって駆動される。

最近ＮＡＮＤフラッシュメモリ装置において、一つのメモリセルにマルチビットデータ（Ｍｕｌｔｉ_ｂｉｔ ｄａｔａ）を貯蔵することができる技術が開発されている。メモリセルは貯蔵されたマルチビットデータに応じてマルチ状態（Ｍｕｌｔｉ＿ｓｔａｔｅ）のうちの一つの状態を有する。マルチ状態を有するメモリセルは普通マルチレベルセル（Ｍｕｌｔｉ＿Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）と言う。例えば、２ビットのデータを貯蔵するメモリセルはスレッショルド電圧に応じて‘１１’、‘１０’、‘００’、‘０１’のような４個のマルチ状態Ｍｕｌｔｉ＿ｓｔａｔｅを有する。

ＮＡＮＤフラッシュメモリ装置のメモリセルは１ビットデータ（ｓｉｎｇｌｅ＿ｂｉｔｄａｔａ）またはマルチビットデータ（Ｍｕｌｔｉ＿ｂｉｔ ｄａｔａ）を貯蔵することができる。したがって、マルチビットデータを貯蔵するためのページバッファは１ビットデータを貯蔵するためのページバッファと異なって設計されなければならない。一般的に、１ビットデータを貯蔵するためのページバッファは一つのラッチを有する一方、２ビットデータを貯蔵するためのページバッファは２つのラッチを有する。

本発明の目的は、マルチビットデータを貯蔵するためのページバッファを含むＮＡＮＤフラッシュメモリ装置及びそのプログラム方法を提供することにある。

本発明に係るＮＡＮＤフラッシュメモリ装置のマルチビットプログラム方法は、ＬＳＢデータをメモリセルにプログラムする段階と、前記メモリセルから読み出したＬＳＢデータをキャッシュレジスタに貯蔵する段階と、メインレジスタに貯蔵されたＭＳＢデータを前記メモリセルにプログラムする段階と、第１検証動作の間前記メモリセルから読み出したデータを前記メインレジスタに貯蔵する段階と、第２検証動作の間前記メモリセルから読み出したデータを前記キャッシュレジスタに貯蔵する段階と、前記キャッシュレジスタ内のデータを前記メインレジスタに伝達する段階とを含む。

この実施形態において、前記第１検証動作は‘００’検証動作である。前記‘００’検証動作を実行した結果、メモリセルが‘００’状態にあれば、前記メインレジスタはプログラム動作を禁止するように設定される。

この実施形態において、前記第２検証動作は‘０１’検証動作である。前記‘０１’検証動作を実行した結果、メモリセルが‘０１’状態にあれば、前記キャッシュレジスタのデータは変更される。この時、前記メインレジスタは前記キャッシュレジスタの変更されたデータに応じてプログラム動作を禁止するように設定される。一方、前記‘０１’検証動作を実行した結果、メモリセルのスレッショルド電圧が‘００’検証電圧より高く、‘０１’検証電圧より低ければ、前記キャッシュレジスタのデータは維持される。この時、前記メインレジスタは前記キャッシュレジスタのデータに応じてプログラム動作を実行するように設定される。

この実施形態において、本発明に係るプログラム方法は、前記ＬＳＢデータをプログラムした後に、前記キャッシュレジスタをリセットする段階と、前記キャッシュレジスタに前記ＭＳＢデータをロードする段階と、前記メインレジスタをリセットする段階と、前記キャッシュレジスタのＭＳＢデータを前記メインレジスタにダンプする段階とをさらに含む。

この実施形態において、前記ＬＳＢデータをプログラムする段階は、前記キャッシュレジスタをリセットする段階と、前記キャッシュレジスタに前記ＬＳＢデータをロードする段階と、前記メインレジスタをリセットする段階と、前記キャッシュレジスタのＬＳＢデータを前記メインレジスタにダンプする段階と、前記メインレジスタのＬＳＢデータに応じてＬＳＢプログラム動作を実行する段階とを含む。前記ＬＳＢプログラム動作を実行した後に、前記第１検証動作の電圧より低い第３検証電圧を印加して、第３検証動作を実行する段階をさらに含む。前記第３検証動作は‘１０’検証動作である。前記‘１０’検証動作を実行した結果、メモリセルが‘１０’状態にあれば、前記メインレジスタはプログラム動作を禁止するように設定される。

本発明に係るＮＡＮＤフラッシュメモリ装置は、マルチビットデータ（Ｍｕｌｔｉ＿ｂｉｔ ｄａｔａ）を貯蔵するメモリセルと、前記メモリセルにプログラムされるデータを貯蔵するメインレジスタと、外部から入力されたデータを貯蔵するキャッシュレジスタと、初期読み出し動作の時に前記メモリセルから読み出したデータが前記キャッシュレジスタに貯蔵されるようにし、第１検証動作の時に前記メモリセルから読み出したデータが前記メインレジスタに貯蔵されるよにし、そして第２検証動作の時に前記メモリセルから読み出したデータが前記キャッシュレジスタに貯蔵されるようにするセンス回路と、前記キャッシュレジスタのデータを前記メインレジスタに伝達するダンプ回路とを含む。

この実施形態において、前記第１検証動作は‘００’検証動作である。前記‘００’検証動作を実行した結果、前記メモリセルが‘００’状態にあれば、前記メインレジスタはプログラム動作を禁止するように設定される。そして前記第２検証動作は‘０１’検証動作である。前記‘０１’検証動作を実行した結果、前記メモリセルが‘０１’状態にあれば、前記メインレジスタはプログラム動作を禁止するように設定される。しかし前記‘０１’検証動作を実行した結果、前記メモリセルのスレッショルド電圧が‘００’検証電圧より高く、‘０１’検証電圧より低ければ、前記メインレジスタはプログラム動作を実行するように設定される。この時、前記メインレジスタは前記キャッシュレジスタのデータに応じてプログラム動作を実行するように設定される。

本発明に係るＮＡＮＤフラッシュメモリ装置及びそのプログラム方法によれば、マルチビットプログラム動作を実行することができる。特に、本発明によれば、‘１１’状態から‘０１’状態にＭＳＢプログラム動作を実行しようとする時、メモリセルが‘０１’状態に到逹する前にプログラムが禁止されることを防止することができる。

以下、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の実施形態を添付の図を参照して説明する。

図２はマルチレベルセル（Ｍｕｌｔｉ＿Ｌｅｖｅｌ Ｃｅｌｌ:ＭＬＣ）を有するＮＡＮＤフラッシュメモリ装置のプログラム方法（以下、‘ＭＬＣプログラム方法’という）を示す図である。図２では２ビットのデータをメモリセルにプログラムする過程を示す。

ＭＬＣプログラム方法によれば、一つのメモリセルは‘１１’、‘１０’、‘００’及び‘０１’状態のうちのいずれか一つの状態を有する。‘１１’状態のメモリセルは消去されたセルであり、最低スレッショルド電圧を有する。‘１０’状態のメモリセルは‘１１’状態のメモリセルより高いスレッショルド電圧を有し、‘００’状態のメモリセルは‘１０’状態のメモリセルより高いスレッショルド電圧を有し、‘０１’状態のメモリセルは‘００’状態のメモリセルより高いスレッショルド電圧を有する。

図２ＡはＬＳＢプログラム動作を示すためのものであり、図２ＢはＭＳＢプログラム動作を示すためのものである。ここで、プログラムするデータが‘１０’の場合に、‘０’はＬＳＢデータといい、‘１’はＭＳＢデータという。ＬＳＢプログラム動作が実行されれば、メモリセルは‘１１’状態または‘１０’状態を有する。ＭＳＢプログラム動作が実行されれば、‘１０’状態のメモリセルは‘００’状態にプログラムされ、‘１１’状態のメモリセルは‘０１’状態にプログラムされる。

図２Ａで、‘１０’検証電圧（‘１０’ｖｅｒｉｆｙｖｏｌｔａｇｅ）Ｖ_１０はメモリセルのスレッショルド電圧が‘１０’状態より高いか否かを検証するための電圧である。図２Ｂで、‘００’検証電圧Ｖ_００と‘０１’検証電圧Ｖ_０１はメモリセルのスレッショルド電圧がそれぞれ‘００’状態と‘０１’状態より高いか否かを検証するための電圧である。そして初期読み出し電圧（ｉｎｉｔｉａｌ ｒｅａｄ ｖｏｌｔａｇｅ）ＶｒｄはＬＳＢプログラム結果、メモリセルが‘１１’状態にあるか、‘１０’状態にあるかをセンシングするための電圧である。

‘１０’状態から‘００’状態にプログラムするメモリセルが‘００’検証電圧Ｖ_００より低いスレッショルド電圧を有すれば、そのメモリセルはフェイル（Ｆａｉｌ）状態にあるという。しかしＭＳＢプログラム動作の結果、そのメモリセルが‘００’検証電圧Ｖ００より高いスレッショルド電圧を有すれば、そのメモリセルはパス（Ｐａｓｓ）状態にあるという。‘００’検証動作の結果、メモリセルがパス状態にあれば、‘００’状態のメモリセルは以後のプログラム動作でプログラムが禁止される。しかしメモリセルがフェイル状態にあれば、そのメモリセルは‘００’状態に到逹するまでプログラム動作が繰り返される。

‘１１’状態から‘０１’状態にプログラムしようとするメモリセルが‘００’検証電圧Ｖ_００より高く、‘０１’検証電圧Ｖ_０１より低いスレッショルド電圧を有すると仮定すれば、そのメモリセルは‘００’検証動作の時にはパス状態にあるであろう。しかしそのメモリセルは‘０１’検証動作の時にはフェイル状態になければならない。もし、‘０１’検証動作の時でもパス状態にあれば、そのメモリセルは‘０１’状態にプログラムされることができなくなる。なぜなら、そのメモリセルは以後のプログラム動作でプログラムが禁止されるためである。ＭＳＢプログラム動作の結果、そのメモリセルが‘０１’検証電圧Ｖ_０１より高いスレッショルド電圧を有すれば、そのメモリセルはパス（Ｐａｓｓ）状態にあることになる。‘０１’状態に到逹したメモリセルはプログラムが禁止される。

本発明に係るＮＡＮＤフラッシュメモリ装置及びそのプログラム方法は、特に‘１１’状態から‘０１’状態にＭＳＢプログラム動作を実行しようとする時、メモリセルが‘０１’状態に到逹する前にプログラムが禁止されることを防止する方法を示す。

図３は本発明に係るＮＡＮＤフラッシュメモリ装置を示すブロック図である。図３を参照すれば、本発明に係るＮＡＮＤフラッシュメモリ装置１０００は、メモリセルアレイ１００、行デコーダ２００、ビットライン選択及びバイアスブロック３００、ページバッファブロック４００、制御ロジックブロック５００、そしてページバッファデコーダブロック６００を含む。

メモリセルアレイ１００は、ワードライン及びビットラインに連結された複数のメモリセル（図示しない）を含む。それぞれのメモリセルは１ビットデータを貯蔵するか、マルチビットデータ（例えば、２ビットデータ）を貯蔵することができる。

行デコーダ２００は、複数のワードラインのうちの一つのワードラインを選択して、選択されたワードラインにワードライン電圧を提供する。例えば、プログラム動作の時に行デコーダ２００は選択されたワードラインにプログラム電圧Ｖｐｇｍを提供して、非選択されたワードラインにパス電圧Ｖｐａｓｓを提供する。

ビットライン選択及びバイアスブロック３００は、制御ロジックブロック５００によって制御され、複数のビットラインのうちの一部を選択すると共に活性化するように構成される。例えば、ビットライン選択及びバイアスブロック３００は、プログラム動作の時にビットラインのうち奇数番目のビットラインＢＬｏまたは偶数番目のビットラインＢＬｅを選択するように構成される。ビットライン選択及びバイアスブロック３００は、複数のビットライン選択及びバイアス回路３００ａ〜３００ｂで構成される。ビットライン選択及びバイアス回路３００ａ〜３００ｂのそれぞれはビットラインＢＬｅ、ＢＬｏのうちの一つを選択するように構成される。

ページバッファブロック４００は、動作モードに応じて感知増幅器としてまたは書き込みドライバとして動作する。例えば、プログラム動作の時にページバッファブロック４００は、ページバッファデコーダブロック６００を通じて入力されるデータを貯蔵して、貯蔵されたデータに応じて選択されたビットラインをプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）に駆動する。ページバッファブロック４００は、制御ロジックブロック５００によって制御され、ビットライン選択及びバイアス回路３００ａ〜３００ｂにそれぞれ対応する複数のページバッファ４００ａ〜４００ｂで構成される。ページバッファ４００ａ〜４００ｂが互いに同一に構成されるため、ただ一つのページバッファ（例えば、４００ａ）と係わる構成要素が以下で詳細に説明される。

ページバッファ４００ａは、キャッシュレジスタ４１０、メインレジスタ４２０、ロード回路４３０、センス回路４４５、ダンプ回路４４６、及びデータ出力回路４５０を含む。ページバッファ４００ａは、特に‘１１’状態から‘０１’状態にＭＳＢプログラムしようとする時、対応するメモリセルが‘０１’状態に到逹する前にプログラムが禁止されることを防止するように構成される。

キャッシュレジスタ４１０は、仮想電源ノード（ｖｉｒｔｕａｌ ｐｏｗｅｒ ｎｏｄｅ；ＶＰＮ）に直接電気的に連結されている。メインレジスタ４２０は、センスノードＳＯ及び仮想電源ノードＶＰＮに直接電気的に連結されている。ロード回路４３０は、センスノードＳＯに電気的に連結され、センスノードＳＯに電流を供給するように構成される。データ出力回路４５０は、メインレジスタ４２０に貯蔵されたデータをページバッファデコーダ回路６００に出力するように構成される。センス回路４４５は、センスノードＳＯ及び仮想電源ノードＶＰＮに連結されている。ダンプ回路４４６は、キャッシュ及びメインレジスタ４１０、４２０によって共有されるように構成される。本発明に係るＮＡＮＤフラッシュメモリ装置は、図３のページバッファを利用して図２で説明したＭＬＣプログラム動作を実行することができる。

図４は図３に示したページバッファ４００ａを例として示す回路図である。図４を参照すれば、ページバッファ４００ａは、キャッシュレジスタ４１０、メインレジスタ４２０、ロード回路４３０、センス回路４４５、ダンプ回路４４６、及びデータ出力回路４５０を含む。

キャッシュレジスタ４１０は、キャッシュラッチ４１７と４個のＮＭＯＳトランジスタ４１１、４１２、４１３、４１６とを含む。キャッシュラッチ４１７は、第１及び第２インバータ４１４、４１５で構成される。第１及び第２インバータ４１４、４１５は、第１ノードＮ１と第２ノードＮ２との間に連結されている。

ＮＭＯＳトランジスタ４１１は、第１ノードＮ１と第３ノードＮ３との間に連結されており、第１制御信号Ｃ１に応答してオンまたはオフされる。ＮＭＯＳトランジスタ４１２は、第２ノードＮ１と第３ノードＮ３との間に連結されており、第２制御信号Ｃ２に応答してオンまたはオフされる。ＮＭＯＳトランジスタ４１３は、第３ノードＮ３と接地との間に連結されており、第３制御信号Ｃ３に応答してオンまたはオフされる。そしてＭＯＳトランジスタ４１６は、仮想電源ノードＶＰＮと第１ノードＮ１との間に連結されており、第４制御信号Ｃ４に応答してオンまたはオフされる。ここで、第１及び第２制御信号Ｃ１、Ｃ２は、ページバッファデコーダブロック６００から提供され、第３及び第４制御信号Ｃ３、Ｃ４は、図３に示した制御ロジックブロック５００から提供される。

メインレジスタ４２０は、メインラッチ４２７と４個のＮＭＯＳトランジスタ４２１、４２２、４２３、４２６とを含む。メインラッチ４２７は、第３及び第４インバータ４２４、４２５で構成される。第３及び第４インバータ４２４、４２５は、第４ノードＮ４と第５ノードＮ５との間に連結されている。

ＮＭＯＳトランジスタ４２１は、第４ノードＮ４と第６ノードＮ６との間に連結されており、第５制御信号Ｃ５に応答してオンまたはオフされる。ＮＭＯＳトランジスタ４２２は、第５ノードＮ５と第６ノードＮ６との間に連結されており、第６制御信号Ｃ６に応答してオンまたはオフされる。ＮＭＯＳトランジスタ４２３は、第６ノードＮ６と接地電圧との間に連結されており、第７制御信号Ｃ７に応答してオンまたはオフされる。そしてＭＯＳトランジスタ４２６は、センスノードＳＯと第４ノードＮ４との間に連結されており、第８制御信号Ｃ８に応答してオンまたはオフされる。ここで、第５乃至第８制御信号Ｃ５〜Ｃ８は、図３に示した制御ロジックブロック５００から提供される。

ロード回路４３０は、一つのＰＭＯＳトランジスタ４３１で構成される。ＰＭＯＳトランジスタ４３１は、電源端子とセンスノードＳＯとの間に連結され、第９制御信号Ｃ９に応答して、センスノードＳＯに電源電圧を提供する。ここで、第９制御信号Ｃ９は、図３に示した制御ロジックブロック５００から提供される。

センス回路４４５は、２個のＮＭＯＳトランジスタ４４１、４４３で構成される。ＮＭＯＳトランジスタ４４１は、仮想電源ノードＶＰＮに連結され、第１０制御信号Ｃ１０に応答してオンまたはオフされる。ここで、第１０制御信号Ｃ１０は、図３に示した制御ロジックブロック５００から提供される。ＮＭＯＳトランジスタ４４３は、ＮＭＯＳトランジスタ４４１と接地電圧との間に連結され、センスノードＳＯの電圧レベルに応じてオンまたはオフされる。

ダンプ回路４４６は、２個のＮＭＯＳトランジスタ４４２、４４４で構成される。ＮＭＯＳトランジスタ４４２は、仮想電源ノードＶＰＮに連結され、第１ノードＮ１の電圧レベルに応じてオンまたはオフされる。ＮＭＯＳトランジスタ４４４は、ＮＭＯＳトランジスタ４４２と接地電圧との間に連結され、第１１制御信号Ｃ１１に応答してオンまたはオフされる。ここで、第１１制御信号Ｃ１１は、図３に示した制御ロジックブロック５００に提供される。

データ出力回路４５０は、２個のＮＭＯＳトランジスタ４５１、４５２で構成される。ＮＭＯＳトランジスタ４５２は、データ出力ラインＤＯＬに連結され、第７制御信号に応答してオンまたはオフされる。ＮＭＯＳトランジスタ４５１は、ＮＭＯＳトランジスタ４５２と接地電圧との間に連結され、第５ノードＮ５の電圧レベルに応じてオンまたはオフされる。

図４に示したページバッファ４００ａで第１乃至第１１制御信号Ｃ１〜Ｃ１１は、それぞれ次のような動作を実行する時に活性化される。

第１乃至第３制御信号Ｃ１〜Ｃ３は、キャッシュラッチ４１７のリセット動作及びデータロード動作を実行する間活性化される。ここで、データロード動作とはプログラムされるデータがキャッシュラッチ４１７に入力される動作を意味する。第１及び第２制御信号Ｃ１、Ｃ２は、互いに相補的なロジックレベルを有する。すなわち、第１制御信号Ｃ１がロジックハイレベルＨであれば、第２制御信号Ｃ２はロジックローレベルＬを有する。

第４制御信号Ｃ４は、初期読み出し動作（ｉｎｉｔｉａｌ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）及び‘０１’検証動作を実行する間活性化される。第５制御信号Ｃ５は、ダンプ動作を実行する間活性化される。ここで、ダンプ動作とはキャッシュラッチ４１７のデータをメインラッチ４２７に伝達する動作を意味する。第６制御信号Ｃ６は、メインラッチ４２７のリセット動作、‘１０’検証動作、及び‘００’検証動作の間活性化される。第７制御信号Ｃ７は、メインラッチ４２７のリセット動作及びデータ出力動作の間活性化される。第８制御信号Ｃ８は、プログラム実行動作の間活性化される。第９制御信号Ｃ９は、プリチャージ動作の間活性化される。第１０制御信号Ｃ１０は、初期読み出し動作、‘１０’検証動作、‘００’検証動作、及び‘０１’検証動作の間活性化される。第１１制御信号Ｃ１１は、ダンプ動作の間活性化される。

以下、図４に示したページバッファの動作が図５乃至図８を参照して詳細に説明される。

図５は本発明に係るＮＡＮＤフラッシュメモリ装置のＬＳＢプログラム動作を示すフローチャートであり、図６は図４に示したページバッファのＬＳＢプログラム動作を説明するための図である。以下、図５及び図６を参照して、ＬＳＢプログラム動作を説明する。

Ｓ５１０段階は、キャッシュレジスタ４１０をリセットする段階である。Ｓ５１０段階では第１及び第３制御信号Ｃ１、Ｃ３が活性化され、第１パス［図中の丸で囲まれた数字１］が形成される。この時、第１ノードＮ１はロジックローレベルＬになり、第２ノードＮ２はロジックハイレベルＨになる。

Ｓ５２０段階は、キャッシュレジスタ４１０にＬＳＢデータをロードする段階である。ＬＳＢデータが‘１’であれば、第１制御信号Ｃ１が活性化される。この時、第１及び第２ノードＮ１、Ｎ２は、それぞれロジックローレベルＬとロジックハイレベルＨとを維持する。ここで、第１ノードＮ１がロジックローレベルＬになるということは、以後のＬＳＢプログラム動作で、キャッシュレジスタ４１０は、これ以上何らの役目も果たさないことを意味する。一方、ＬＳＢデータが‘０’であれば、第２制御信号Ｃ２が活性化される。この時、第１ノードＮ１はロジックハイレベルＨに変わり、第２ノードＮ２はロジックローレベルＬに変わる。

Ｓ５３０段階は、メインレジスタ４２０をリセットする段階である。Ｓ５３０段階では第６及び第７制御信号Ｃ６、Ｃ７が活性化され、第２パス［図中の丸で囲まれた数字２］が形成される。この時、第４ノードＮ４はロジックハイレベルＨになり、第５ノードＮ５はロジックローレベルＬになる。

Ｓ５４０段階は、キャッシュレジスタ４１０のＬＳＢデータをメインレジスタ４２０にダンプする段階である。Ｓ５４０段階では第５及び第１１制御信号Ｃ５、Ｃ１１が活性化され、第３パス［図中の丸で囲まれた数字３］が形成される。ただ、第３パス［図中の丸で囲まれた数字３］は、第１ノードＮ１の電圧レベルに応じて遮断されることができる。すなわち、第１ノードＮ１がロジックハイレベルＨであれば、第３パス［図中の丸で囲まれた数字３］は形成される。しかし第１ノードＮ１がロジックローレベルＬであれば、第３パス［図中の丸で囲まれた数字３］は遮断される。

ＬＳＢデータ‘１’がキャッシュレジスタ４１０にロードされた場合に、第１ノードＮ１はロジックローレベルＬである。この時、第３パス［図中の丸で囲まれた数字３］は遮断されるため、第４ノードＮ４はロジックハイレベルＨを維持する。一方、ＬＳＢデータ‘０’がキャッシュレジスタ４１０にロードされた場合に、第１ノードＮ１はロジックハイレベルＨである。この時、第３パス［図中の丸で囲まれた数字３］が形成されるため、第４ノードＮ４はロジックローレベルＬに変わる。

すなわち、データダンプ動作によれば、第４ノードＮ４は、ＬＳＢデータが'１'である時、ロジックハイレベルＨになり、ＬＳＢデータが‘０’である時、ロジックローレベルＬになる。

Ｓ５５０段階はＬＳＢプログラム動作を実行する段階である。Ｓ５５０段階では第８制御信号Ｃ８が活性化され、第５パス［図中の丸で囲まれた数字５］が形成される。ＬＳＢプログラム動作の結果は第４ノードＮ４の電圧レベルに応じて変わる。すなわち、第４ノードＮ４がロジックハイレベルＨであれば、プログラムが禁止される。この時、メモリセルは消去状態（またはデータ‘１’）を維持する。一方、第４ノードＮ４がロジックローレベルＬであれば、メモリセルはデータ‘０’にプログラムされる。その他のプログラム動作は、この発明が属する技術分野で通常の知識を持った者に知られているため、それに対する詳細な説明は省略する。

Ｓ５６０段階は‘１０’検証動作を実行する段階である。Ｓ５６０段階では第６及び第１０制御信号Ｃ６、Ｃ１０が活性化され、第７パス［図中の丸で囲まれた数字７］が形成される。ただ、第７パス［図中の丸で囲まれた数字７］は、センスノードＳＯの電圧レベルに応じて遮断されることができる。すなわち、センスノードＳＯがロジックハイレベルＨであれば、第７パス［図中の丸で囲まれた数字７］は形成される。しかしセンスノードＳＯがロジックローレベルＬであれば、第７パス［図中の丸で囲まれた数字７］は遮断される。ここで、‘１０’検証動作はメモリセルを‘１０’状態にＬＳＢプログラムする場合に実行される。ＬＳＢデータ‘０’が入力されれば、第４ノードＮ［図中の丸で囲まれた数字４］はロジックローレベルＬに設定される。

まず、メモリセルが‘１０’状態に到逹することができなかった場合を見れば、‘１０’検証電圧Ｖ_１０がメモリセルのスレッショルド電圧より高くて、センスノードＳＯはロジックローレベルＬになる。この時、第７パス［図中の丸で囲まれた数字７］は遮断されるため、第４ノードＮ［図中の丸で囲まれた数字４］はロジックローレベルＬを維持する。ここで、第４ノードＮ４がロジックローレベルＬを維持するということは、以後のプログラム動作を再び実行することを意味する。

次に、メモリセルが‘１０’状態に到逹した場合を見れば、‘１０’検証電圧Ｖ_１０がメモリセルのスレッショルド電圧より低くて、センスノードＳＯはロジックハイレベルＨになる。この時、第７パス［図中の丸で囲まれた数字７］が形成されるため、第４ノードＮ４はロジックハイレベルＨに変わる。ここで、第４ノードＮ４がロジックハイレベルＨになるということは、以後のプログラム動作が終わることを意味する。

Ｓ５７０段階はパスまたはフェイルをチェックする段階である。Ｓ５７０段階では第７制御信号Ｃ７が活性化され、第８パス［図中の丸で囲まれた数字８］が形成される。ただ、第８パス［図中の丸で囲まれた数字８］は第５ノードＮ５の電圧レベルに応じて遮断されることができる。すなわち、第５ノードＮ５がロジックハイレベルＨであれば、第８パス［図中の丸で囲まれた数字８］は形成される。しかし第５ノードＮ５がロジックローレベルＬであれば、第８パス［図中の丸で囲まれた数字８］は遮断される。

第５ノードＮ５がロジックローレベルＬである時、データ出力ラインＤＯＬはプリチャージ状態を維持する。一方、第５ノードＮ５がロジックハイレベルＨである時、データ出力ラインＤＯＬはディスチャージされる。データ出力ラインＤＯＬの電圧レベルは、ページバッファデコーダ回路６００を通じてパス／フェイル点検回路（図示しない）に伝達される。パス／フェイル点検回路はパスまたはフェイルの可否を判別する。判別の結果、フェイルであれば、Ｓ５５０段階乃至Ｓ５７０段階を再び実行し、パスであれば、プログラム動作を終了する。

図７は本発明に係るＮＡＮＤフラッシュメモリ装置のＭＳＢプログラム動作を示すフローチャートであり、図８は図４に示したページバッファのＭＳＢプログラム動作を説明するための図である。以下、図７及び図８を参照して、ＭＳＢプログラム動作を説明する。

Ｓ７１０段階はキャッシュレジスタをリセットして（Ｓ７１１）、キャッシュレジスタにＭＳＢデータをロードして（Ｓ７１２）、メインレジスタをリセットして（Ｓ７１３）、キャッシュレジスタのＭＳＢデータをメインレジスタにダンプする（Ｓ７１４）段階である。Ｓ７１０段階は、図５で説明したＬＳＢプログラム動作Ｓ５１０〜Ｓ５４０と同一の方法で実行される。ＭＳＢデータが‘０’である時、第１ノードＮ１はロジックハイレベルＨに設定され、第４ノードＮ４はロジックローレベルＬに設定される。

Ｓ７２０段階は初期読み出し動作を行う段階である。Ｓ７２０段階では第４及び第１０制御信号Ｃ４、Ｃ１０が活性化され、第４パス［図中の丸で囲まれた数字４］が形成される。ただ、第４パス［図中の丸で囲まれた数字４］は、センスノードＳＯの電圧レベルに応じて遮断されることができる。すなわち、センスノードＳＯがロジックハイレベルＨであれば、第４パス［図中の丸で囲まれた数字４］は形成される。しかしセンスノードＳＯがロジックローレベルＬであれば、第４パス［図中の丸で囲まれた数字４］は遮断される。

ここで、初期読み出し動作はＬＳＢデータを読み出すための動作である。すなわち、初期読み出し動作は、メモリセルが‘１１’状態にあるか、‘１０’状態にあるかが分かるための動作である。初期読み出し動作はキャッシュレジスタ４１０を初期化しない状態で実行される。初期読み出し動作の時に読み出したＬＳＢデータは、キャッシュレジスタ４１０に貯蔵される。すなわち、Ｓ７１０段階でキャッシュレジスタ４１０のＭＳＢデータをメインレジスタ４２０に伝達した後に、キャッシュレジスタ４１０を初期化せず、初期読み出し動作を行う。初期読み出し動作によれば、メモリセルに貯蔵されたＬＳＢデータに応じて第４パス［図中の丸で囲まれた数字４］は形成されるか、遮断される。

まず、メモリセルがＬＳＢプログラム動作によって‘１０’状態にプログラムされた場合を見れば、初期読み出し電圧Ｖｒｄ（図２参照）がメモリセルのスレッショルド電圧より低くて、センスノードＳＯはロジックハイレベルＨになる。この時、第４パス［図中の丸で囲まれた数字４］が形成されるため、第１ノードＮ１はロジックローレベルＬに変わる。ここで、第１ノードＮ１がロジックローレベルＬになるということは、以後のＭＳＢプログラム動作でキャッシュレジスタ４１０がこれ以上何らの役目を果たさないことを意味する。

次に、メモリセルが‘１１’状態の場合を見れば、初期読み出し電圧Ｖｒｄがメモリセルのスレッショルド電圧より高くて、センスノードＳＯはロジックローレベルＬになる。この時、第４パス［図中の丸で囲まれた数字４］が遮断されるため、第１ノードＮ１はロジックハイレベルＨを維持する。

すなわち、初期読み出し動作の結果、メモリセルが‘１１’状態であれば、第１ノードＮ１はロジックハイレベルＨを維持するが、メモリセルが‘１０’状態であれば、第１ノードＮ１はロジックローレベルＬに変わる。

Ｓ７３０段階はＭＳＢプログラム動作を行う段階である。Ｓ７３０段階は図５で説明したＬＳＢプログラム動作Ｓ５５０と同一の方法で実行される。すなわち、第４ノードＮ４がロジックハイレベルＨであれば、プログラムが禁止される。この時、メモリセルは‘１０’状態または‘１１’状態を維持する。一方、第４ノードＮ４がロジックローレベルＬであれば、メモリセルは‘００’状態または‘０１’状態にプログラムされる。

Ｓ７４０段階は‘００’検証動作を行う段階である。‘００’検証動作は‘１０’状態のメモリセルが‘００’状態にプログラムされたか否かを検証する動作である。Ｓ７４０段階は図５で説明した‘１０’検証動作Ｓ５６０と同一の方法で実行される。すなわち、第６及び第１０制御信号Ｃ６、Ｃ１０が活性化され、第７パス［図中の丸で囲まれた数字７］が形成される。ただ、第７パス［図中の丸で囲まれた数字７］はセンスノードＳＯの電圧レベルに応じて遮断されることができる。

メモリセルが‘００’状態に到逹することができなければ、‘００’検証電圧Ｖ_００がメモリセルのスレッショルド電圧より高い。この時、センスノードＳＯはロジックローレベルＬであるため、第７パス［図中の丸で囲まれた数字７］は遮断される。したがって、第４ノードＮ４はロジックローレベルＬを維持する。ここで、第４ノードＮ４がロジックローレベルＬを維持するということは、以後のプログラム動作を再び行うことを意味する。メモリセルが‘１０’状態に到逹すれば、‘１０’検証電圧Ｖ_１０は、メモリセルのスレッショルド電圧より低い。この時、センスノードＳＯはロジックハイレベルＨであるため、第７パス［図中の丸で囲まれた数字７］が形成される。したがって、第４ノードＮ４はロジックハイレベルＨに変わる。ここで、第４ノードＮ４がロジックハイレベルＨになるということは、以後のプログラム動作が終わることを意味する。

‘１０’状態から‘００’状態にＭＳＢプログラムされた後に‘００’検証動作を実行すれば、第１ノードＮ１はロジックローレベルＬになり、第４ノードＮ４はロジックハイレベルＨになる。第４ノードＮ４の電圧レベルは、以後のＭＳＢプログラム動作によって変わらない。なぜなら、第１ノードＮ１がロジックローレベルに設定されているためである。

Ｓ７５０段階は‘０１’検証動作を行う段階である。‘０１’検証動作は‘１１’状態のメモリセルが‘０１’状態にプログラムされたか否かを検証する動作である。Ｓ７５０段階では第４及び第１０制御信号Ｃ４、Ｃ１０が活性化され、第４パス［図中の丸で囲まれた数字４］が形成される。ただ、第４パス［図中の丸で囲まれた数字４］はセンスノードＳＯの電圧レベルに応じて遮断されることができる。

一方、‘０１’検証動作を行う前、キャッシュレジスタ４１０の第１ノードＮ１とメインレジスタ４２０の第４ノードＮ４は、次のような電圧レベルを有する。初期読み出し動作の時にメモリセルは‘１１’状態にあったから、キャッシュレジスタ４１０の第１ノードＮ１はロジックハイレベルＨを維持している。‘００’検証動作の時にメモリセルのスレッショルド電圧は‘００’検証電圧Ｖ_００より高くて、メインレジスタ４２０の第４ノードＮ４はロジックハイレベルＨに設定されている。

まず、メモリセルのスレッショルド電圧が‘００’検証電圧Ｖ_００より高く、‘０１’検証電圧Ｖ_０１より低い場合に対して説明する。メモリセルに‘０１’検証電圧Ｖ_０１が印加されれば、‘０１’検証電圧Ｖ_０１はメモリセルのスレッショルド電圧より高くて、センスノードＳＯはロジックローレベルＬになる。センスノードＳＯがロジックローレベルＬであるため、第４パス［図中の丸で囲まれた数字４］は遮断され、第１ノードＮ１はロジックハイレベルＨを維持する。Ｓ７６０段階ではキャッシュレジスタ４１０のデータをメインレジスタ４２０にダンプする。Ｓ７６０段階で、第１ノードＮ１がロジックハイＨを維持しているため、第３パス［図中の丸で囲まれた数字３］が形成される。この時、第４ノードＮ４はロジックローレベルＬに変わる。第４ノードＮ４がロジックローレベルＬであれば、Ｓ７７０段階でフェイルとして判定される。そしてＳ７３０段階乃至Ｓ７７０段階が再び実行される。

次に、メモリセルのスレッショルド電圧が‘０１’検証電圧Ｖ０１より高い場合に対して説明する。ＭＳＢプログラム動作を繰り返して行えば、メモリセルのスレッショルド電圧は‘０１’検証電圧Ｖ_０１より高くなる。メモリセルに‘０１’検証電圧Ｖ_０１が印加されれば、‘０１’検証電圧Ｖ_０１はメモリセルのスレッショルド電圧より低くて、センスノードＳＯはロジックハイレベルＨになる。この時、第４パス［図中の丸で囲まれた数字４］が形成されて、第１ノードＮ１はロジックローレベルＬに変わる。Ｓ７６０段階で、第１ノードＮ１がロジックローレベルＬに変わったから、第３パス［図中の丸で囲まれた数字３］が遮断される。この時、第４ノードＮ４はロジックハイレベルＨを維持するようになる。第４ノードＮ４がロジックハイレベルＨであれば、Ｓ７７０段階でパスとして判定され、ＭＳＢプログラム動作は終わる。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内でさまざまな変形が可能であることは勿論である。したがって、本発明の範囲は上述した実施形態に限って決められてはならず、特許請求の範囲だけでなく、この発明の特許請求範囲と均等なものなどによって決められなければならない。

一般的なＮＡＮＤフラッシュメモリ装置を概略的に示すブロック図である。 本発明に係るＭＬＣプログラム動作を概略的に説明するための図である。 本発明に係るＭＬＣプログラム動作を概略的に説明するための図である。 本発明に係るＮＡＮＤフラッシュメモリ装置を示すブロック図である。 図３に示したページバッファを例として示す回路図である。 本発明に係るＮＡＮＤフラッシュメモリ装置のＬＳＢプログラム動作を説明するためのフローチャートである。 ＬＳＢプログラム動作の時のデータの流れを示す図である。 本発明に係るＮＡＮＤフラッシュメモリ装置のＭＳＢプログラム動作を説明するためのフローチャートである。 ＭＳＢプログラム動作の時のデータの流れを示す図である。

符号の説明

１００ メモリセルアレイ
２００ 行デコーダ
３００ ビットライン選択及びバイアスブロック
４００ ページバッファブロック
５００ 制御ロジックブロック
６００ ページバッファデコーダブロック

Claims (16)

1. ＮＡＮＤフラッシュメモリ装置のマルチビットプログラム方法において、
   ＬＳＢデータをメモリセルにプログラムする段階と、
   キャッシュレジスタにＭＳＢデータを貯蔵し、その後に前記キャッシュレジスタの前記ＭＳＢデータをメインレジスタにダンプし、
   前記メモリセルから読み出したＬＳＢデータをキャッシュレジスタに貯蔵する段階と、
   メインレジスタに貯蔵されたＭＳＢデータを前記メモリセルにプログラムする段階と、
   第１状態及び第２状態より高いスレッショルドレベルを有する第３状態を検証する第１検証動作の間前記メモリセルから読み出したデータを前記メインレジスタに貯蔵し、前記第１検証動作の結果がパスであれば、前記メインレジスタのデータがプログラム動作を禁止する状態にされる段階と、
   第１状態、第２状態及び第３状態より高いスレッショルドレベルを有する第４状態を検証する第２検証動作の間前記メモリセルから読み出したデータを前記キャッシュレジスタに貯蔵し、前記第２検証動作の結果がパスであれば、前記キャッシュレジスタ内のデータが変更され、フェイルであれば、前記キャッシュレジスタ内のデータは変更されない段階と、
   前記キャッシュレジスタ内のデータを前記メインレジスタに伝達する段階とを含み、
   前記メモリセルから読み出した前記ＬＳＢデータを前記キャッシュレジスタに貯蔵する際に、前記キャッシュレジスタを初期化せず、前記キャッシュレジスタ内のデータを前記メインレジスタに伝達する際に、前記第２検証動作の結果がフェイルであれば、前記メインレジスタのデータがプログラム動作を許可する状態にされ、
   前記第１状態は’１１’であり、前記第２状態は’１０’であり、前記第３状態は’００’であり、前記第４状態は’０１’である
   ことを特徴とするプログラム方法。
2. 前記第１状態は’１１’であり、前記第２状態は’１０’であり、前記第３状態は’００’であり、前記第４状態は’０１’である
   ことを特徴とする請求項１に記載のプログラム方法。
3. 前記メインレジスタは前記キャッシュレジスタの変更されたデータによってプログラム動作を禁止するように設定される
   ことを特徴とする請求項２に記載のプログラム方法。
4. 前記‘０１’検証動作を実行した結果、前記メモリセルのスレッショルド電圧が‘００’検証電圧より高く、‘０１’検証電圧より低ければ、前記キャッシュレジスタのデータは維持される
   ことを特徴とする請求項２に記載のプログラム方法。
5. 前記メインレジスタは前記キャッシュレジスタのデータに応じてプログラム動作を実行するように設定される
   ことを特徴とする請求項４に記載のプログラム方法。
6. 前記ＬＳＢデータを前記メモリセルにプログラムした後に、
   前記キャッシュレジスタをリセットする段階と、
   前記キャッシュレジスタに前記ＭＳＢデータをロードする段階と、
   前記メインレジスタをリセットする段階と、
   前記キャッシュレジスタのＭＳＢデータを前記メインレジスタに伝達する段階とをさらに含む
   ことを特徴とする請求項２に記載のプログラム方法。
7. 前記キャッシュレジスタのＭＳＢデータを前記メインレジスタに伝達した後に、
   前記キャッシュレジスタを初期化せず、前記メモリセルからＬＳＢデータを読み出す
   ことを特徴とする請求項６に記載のプログラム方法。
8. 前記ＬＳＢデータをプログラムする段階は、
   前記キャッシュレジスタをリセットする段階、
   前記キャッシュレジスタに前記ＬＳＢデータをロードする段階と、
   前記メインレジスタをリセットする段階と、
   前記キャッシュレジスタのＬＳＢデータを前記メインレジスタにダンプする段階と、
   前記メインレジスタのＬＳＢデータに応じてＬＳＢプログラム動作を行う段階とを含む
   ことを特徴とする請求項２に記載のプログラム方法。
9. 前記ＬＳＢプログラム動作を行った後に、
   前記第１検証動作の電圧より低い第３検証電圧を印加して、第３検証動作を実行する段階をさらに含む
   ことを特徴とする請求項８に記載のプログラム方法。
10. 前記第３検証動作は‘１０’検証動作である
    ことを特徴とする請求項９に記載のプログラム方法。
11. 前記‘１０’検証動作を実行した結果、前記メモリセルが‘１０’状態にあれば、前記メインレジスタはプログラム動作を禁止するように設定される
    ことを特徴とする請求項１０に記載のプログラム方法。
12. マルチビットデータを貯蔵するメモリセルと、
    前記メモリセルにプログラムされるデータを貯蔵するメインレジスタと、
    外部から入力されたデータを貯蔵するキャッシュレジスタと、
    初期読み出し動作の時に前記メモリセルから読み出したデータが前記キャッシュレジスタに貯蔵されるようにし、第１検証動作の時に前記メモリセルから読み出したデータが前記メインレジスタに貯蔵されるようにし、そして第２検証動作の時に前記メモリセルから読み出したデータが前記キャッシュレジスタに貯蔵されるようにするセンス回路と、
    前記キャッシュレジスタのデータを前記メインレジスタに伝達するダンプ回路とを含み、
    前記キャッシュレジスタに前記ＭＳＢデータを貯蔵し、その後に前記キャッシュレジスタの前記ＭＳＢデータを前記メインレジスタにダンプし、前記メモリセルから読み出した前記ＬＳＢデータを前記キャッシュレジスタに貯蔵する際に、前記キャッシュレジスタを初期化せず、前記第１検証動作は、第１状態及び第２状態より高いスレッショルドレベルを有する第３状態を検証する動作であり、前記第２検証動作は第１状態、第２状態及び第３状態より高いスレッショルドレベルを有する第４状態を検証する動作であり、前記第１検証動作の結果がパスであれば、前記メインレジスタのデータがプログラム動作を禁止する状態にされ、前記第２検証動作の結果がパスであれば、前記キャッシュレジスタ内のデータが変更され、フェイルであれば、前記キャッシュレジスタ内のデータは変更されず、前記キャッシュレジスタ内のデータを前記メインレジスタに伝達する際に、前記第２検証動作の結果がフェイルであれば、前記メインレジスタのデータがプログラム動作を許可する状態にされ、
    前記第１状態は’１１’であり、前記第２状態は’１０’であり、前記第３状態は’００’であり、前記第４状態は’０１’である
    ことを特徴とするＮＡＮＤフラッシュメモリ装置。
13. 前記第１状態は’１１’であり、前記第２状態は’１０’であり、前記第３状態は’００’であり、前記第４状態は’０１’である
    ことを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリ装置。
14. 前記‘０１’検証動作を実行した結果、前記メモリセルが‘０１’状態にあれば、前記メインレジスタはプログラム動作を禁止するように設定される
    ことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
15. 前記‘０１’検証動作を実行した結果、前記メモリセルのスレッショルド電圧が‘００’検証電圧より高く、‘０１’検証電圧より低ければ、前記メインレジスタはプログラム動作を実行するように設定される
    ことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
16. 前記メインレジスタは前記キャッシュレジスタのデータに応じてプログラム動作を実行するように設定される
    ことを特徴とする請求項１５に記載のＮＡＮＤフラッシュメモリ装置。

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