KR101697841B1 - 표시 장치 - Google Patents

Abstract

본 발명은 시일의 검사를 용이하게 행할 수 있는 표시 장치를 제공한다. 본 발명은 제1 및 제2 기판과, 시일을 구비하는 표시 장치로서, 제1 기판은, 절연 기판 위에 모놀리식으로 형성된 시프트 레지스터와, 복수의 버스 라인을 포함하고, 시프트 레지스터는, 다단 접속된 복수의 단위 회로를 포함하고, 복수의 단위 회로는 각각 클럭 단자와, 출력 단자와, 소스 및 드레인의 한쪽이 클럭 단자에, 다른 쪽이 출력 단자에 접속된 출력 트랜지스터와, 제1 단자가 출력 트랜지스터의 게이트에, 제2 단자가 출력 단자에 접속된 부트스트랩 콘덴서(CAP)를 포함하고, 부트스트랩 콘덴서(CAP)는 제1 전극과, 제1 전극 위의 절연층과, 절연층 위의 제2 전극을 포함하며, 제1 전극에는 제1 절결부 및/또는 제1 개구부가 형성되고, 제2 전극에는 제1 절결부 및/또는 제1 개구부에 대향하는 제2 절결부 및/또는 제2 개구부가 형성된다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 시프트 레지스터를 구비한 표시 장치에 적합한 표시 장치에 관한 것이다.

액티브 매트릭스형 표시 장치, 예를 들어 액티브 매트릭스형 액정 디스플레이는, 통상적으로 매트릭스형으로 배열된 화소를 행 단위로 선택하고, 선택한 화소에 표시 데이터에 따른 전압을 기입함으로써 화상을 표시한다. 화소를 행 단위로 선택하기 위해서, 게이트 버스 라인용 구동 회로(이하, '게이트 드라이버'라고도 함) 내에는, 클럭 신호에 기초하여 출력 신호(주사 신호)를 순서대로 시프트하는 시프트 레지스터가 설치된다.

게이트 드라이버는, 화소 내의 박막 트랜지스터(TFT)를 형성하기 위한 제조 프로세스를 이용하여, 화소 내의 TFT와 동시에 형성되는 경우가 있다. 예를 들어, 아몰퍼스 실리콘을 사용하여 화소 내의 TFT를 형성하는 경우, 제조 비용을 삭감하기 위해서, 게이트 드라이버에 포함되는 시프트 레지스터도 아몰퍼스 실리콘을 사용하여 형성되는 것이 바람직하다. 이와 같이 최근에는, 게이트 드라이버는, 어레이 기판 위에 모놀리식으로 형성되는 경우가 있다.

또한 최근 들어, 액정 디스플레이의 액정 패널 내에 액정 재료를 충전하는 방법으로서, 적하 주입법(ODF법)이 개발되고 있다. 적하 주입법에 의하면, 2매의 기판을 접합하는 공정과, 액정 재료를 2매의 기판의 사이에 봉입하는 공정을 동시에 행할 수 있다.

게이트 드라이버의 모놀리식 형성에 관한 기술로서는, 이하를 예로 들 수 있다.

표시 장치로서, 표시 패널은, 복수의 게이트선 및 복수의 데이터선이 설치된 제1 기판과, 제1 기판에 대향하는 제2 기판과, 제1 기판 및 제2 기판을 결합하는 밀봉재를 포함하고, 게이트 구동부는, 외부로부터 복수의 신호를 수신하는 배선부와, 복수의 신호에 응답하여 구동 신호를 출력하는 회로부를 포함하고, 배선부에는, 밀봉재를 경화하기 위해 제1 기판의 배면을 통하여 입사된 광을 투과시키는 개구부가 형성된 표시 장치가 개시되어 있다(예를 들어, 특허문헌 1 참조). 특허문헌 1에는, 밀봉재에 의해 제1 기판과 제2 기판의 결합력을 향상시키는 것이 기재되어 있다.

회로부 및 배선부를 포함하는 구동 유닛으로서, 회로부는, 종속적으로 접속된 복수의 스테이지를 포함하고, 복수의 제어 신호에 따라서 구동 신호를 출력하고, 배선부는, 외부로부터 복수의 제어 신호의 입력을 받는 제1 및 제2 신호 배선과, 제1 신호 배선을 복수의 스테이지에 접속시키는 제1 접속 배선과, 제2 신호 배선을 복수의 스테이지에 접속시키는 제2 접속 배선을 포함하고, 제1 신호 배선, 제1 및 제2 접속 배선은, 제2 신호 배선과 다른 층에 배치되는 구동 유닛이 개시되어 있다(예를 들어, 특허문헌 2 참조).

게이트 배선, 구동 회로부, 신호 배선부, 연결 배선부 및 콘택트부를 포함하는 표시 기판으로서, 게이트 배선은, 표시 영역에 형성되고, 소스 배선과 교차하고, 구동 회로부는, 표시 영역을 둘러싸는 주변 영역에 형성되고, 게이트 배선에 게이트 신호를 출력하고, 신호 배선부는, 구동 회로부와 인접하여 형성되고, 소스 배선의 연장 방향으로 연장되고, 구동 신호를 전달하는 것이며, 연결 배선부는, 신호 배선부 위에 겹치는 일단부와, 구동 회로부에 전기적으로 연결된 타단부를 포함하고, 콘택트부는, 신호 배선부 위에 형성되고, 연결 배선부의 일단부와 신호 배선 부를 전기적으로 접속하는 표시 기판이 개시되어 있다(예를 들어, 특허문헌 3 참조).

복수의 구동 스테이지와 더미 스테이지로 구성되는 구동 회로로서, 복수의 구동 스테이지는, 각 스테이지의 출력 단자가 이전 스테이지의 제어 단자에 연결됨으로써, 서로 종속적으로 연결되고, 매트릭스 형태로 배열된 각각의 화소 위에 형성된 스위칭 소자에 연결된 복수의 구동 신호 라인에 스위칭 소자 구동 신호를 순차 출력하고, 더미 스테이지는, 더미 출력 단자가 복수의 구동 스테이지 중, 마지막 스테이지의 제어 단자 및 자체의 더미 제어 단자에 각각 연결되는 구동 회로가 개시되어 있다(예를 들어, 특허문헌 4 참조).

종래의 제1 보조 용량 간배선의 폭을 좁게 형성하고, 또한 제2 보조 용량 간배선을 새롭게 설치하고, 이것을 기판의 외연부에 가장 가까운 위치에 배치한 액정 표시 장치가 개시되어 있다(예를 들어, 특허문헌 5 참조). 특허문헌 5의 제5 실시 형태 및 도 13에는, 제2 보조 용량 간배선(440)과, 구동 신호 공급 간배선(420) 중 가장 폭이 큰 직류 전압 VSS용 배선(420a)에 슬릿형 개구부가 형성된 구조가 기재되어 있다.

제1 및 제2 용량 전극에 의해 형성된 제1 용량과, 제3 및 제4 용량 전극에 의해 형성된 제2 용량과, 제1 인출 배선과, 게이트 전극에 접속된 제2 인출 배선과, 제3 인출 배선과, 제4 인출 배선과, 제1 배선과, 제2 배선을 구비하는 TFT가 개시되어 있다(예를 들어, 특허문헌 6 참조).

단위 회로를 다단 접속하여 구성된 시프트 레지스터로서, 단위 회로는, 클럭 단자 및 출력 단자의 사이에 설치되고, 게이트 전위에 따라서 클럭 신호를 통과시킬지 여부를 전환하는 출력 트랜지스터와, 한쪽의 도통 단자가 출력 단자의 게이트에 접속된 하나 이상의 제어 트랜지스터를 포함하고, 출력 트랜지스터가 온 상태에서 클럭 신호가 하이 레벨로 되는 기간에서는, 출력 트랜지스터의 게이트 전위가 클럭 신호의 하이 레벨 전위보다 높아지도록 구성되어 있으며, 제어 트랜지스터 중에, 출력 트랜지스터보다 채널 길이가 긴 트랜지스터가 포함되어 있는 시프트 레지스터가 개시되어 있다(예를 들어, 특허문헌 7 참조).

기판 위에, 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터로서, 시프트 레지스터단은, 2개의 소스/드레인 전극 중 적어도 한쪽에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극을 구비한 제1 트랜지스터를 구비하고 있으며, 용량 전극과, 용량 전극에 대향하는 어느 한쪽의 소스/드레인 전극 중 어느 한쪽은, 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있는 시프트 레지스터가 개시되어 있다(예를 들어, 특허문헌 8 참조).

적하 주입법에 관한 기술로서는, 이하를 예로 들 수 있다.

TFT 기판과, TFT 기판에 대향 배치된 CF 기판과, TFT 기판 및 CF 기판의 사이에 끼워지고, 양 기판의 주변부에 형성된 시일재와, TFT 기판 및 CF 기판의 사이에 개재되는 액정층을 구비하는 액정 표시 패널로서, CF 기판은, 시일재가 설치되는 주변부에 차광층을 갖고, 차광층은, TFT 기판의 배선과 겹치는 영역에 간극을 갖는 액정 표시 패널이 개시되어 있다(예를 들어, 특허문헌 9 참조).

서로 대향 배치된 액티브 매트릭스 기판 및 대향 기판과, 양 기판의 사이에 형성된 액정층을 구비하고, 표시 영역과 그 주위의 비표시 영역이 규정된 액정 표시 패널로서, 비표시 영역에 있어서, 양 기판의 사이에는 폭이 좁은 선형 부분과 선형 부분보다 폭이 넓은 광폭 부분을 갖고, 광경화성 재료에 의해 구성된 프레임 형상의 시일부가 설치되고, 액티브 매트릭스 기판에는 차광성의 표시용 배선이 패턴 형성되고, 대향 기판에는 시일부의 내주 단부를 따라서 형성되고 광폭 부분에 대응한 위치에 절결 부분을 갖는 블랙 매트릭스가 설치되어 있는 액정 표시 패널이 개시되어 있다(예를 들어, 특허문헌 10 참조).

일본 특허공개 제2006-39524호 공보 일본 특허공개 제2006-79041호 공보 일본 특허공개 제2008-26865호 공보 일본 특허공표 제2005-522734호 공보 국제공개 제2011/067963호 국제공개 제2009/150862호 국제공개 제2010/137197호 국제공개 제2011/135873호 국제공개 제2006/098475호 일본 특허공개 제2007-65037호 공보

액정 디스플레이 등의 표시 장치의 제조 공정에서는, 서로 대향하는 기판 간을 밀폐하기 위한 시일의 검사 공정을 행하는 경우가 있다. 보다 구체적으로는, 시일이 적절한 장소에 형성되어 있는지, 시일의 폭이 충분히 확보되어 있는지, 시일이 도중에 끊어지지 않았는지, 시일재가 충분히 경화되어 있는지 등을 돋보기, 현미경 등의 관찰 기기를 사용하여 검사하는 경우가 있다. 또한, 제품 출하 후에 있어서도, 표시의 문제점이 발생했을 때, 그 원인을 조사하기 위해서 시일의 검사를 행하는 경우가 있다. 또한, 시일의 폭이 좁으면 접착 강도가 불충분해져서, 신뢰성을 확보할 수 없는 경우가 있다. 또한, 시일이 표시 영역으로 비어져 나오면, 표시 영역의 단부에 있어서 표시 이상이 발생하는 경우가 있다. 또한, 시일재가 충분히 경화되어 있지 않으면, 액정 디스플레이에 있어서는, 시일재가 액정층으로 스며나와, 표시 영역의 단부에 있어서 표시 이상이 발생하는 경우가 있다.

그러나, 어레이 기판 위에 모놀리식으로 형성된 시프트 레지스터를 구비하는 표시 장치에서는, 프레임 영역이 좁아진 경우, 시일의 검사를 용이하게 행할 수 없는 경우가 있었다. 이하, 그 원인에 대하여 설명한다. 시프트 레지스터는, TFT 등의 다양한 소자를 포함하지만, 그들 중에서도 버스 라인에 접속된 출력 트랜지스터의 사이즈가 크다. 또한, 시프트 레지스터는 통상적으로 출력 트랜지스터에 접속된 부트스트랩 콘덴서를 포함하지만, 이 부트스트랩 콘덴서의 사이즈도 크다. 특히, 아몰퍼스 실리콘을 사용한 경우나 해상도 또는 패널 사이즈가 커진 경우, 출력 트랜지스터 및 부트스트랩 콘덴서의 사이즈는 커진다. 또한, 이들 TFT 및 콘덴서는 통상적으로 차광성의 전극을 포함하고 있기 때문에, 차광 부재로서 기능한다. 또한, 액정 디스플레이에 있어서, 어레이 기판에 대향하는 대향 기판은, 일반적으로는 블랙 매트릭스(BM)를 갖지만, 프레임 영역이 좁아진 경우, BM은, 프레임 영역 중에서도 특히 시프트 레지스터가 배치되는 영역에 대향하여 형성되는 경우가 있다. 이상에 의해, 프레임 영역이 좁아진 경우, 시일이 표시 영역에 접근하고, BM 등의 차광 부재와, 출력 트랜지스터 및 부트스트랩 콘덴서의 사이에 배치되는 경우가 있다. 그로 인해, 어레이 기판측 및 대향 기판측의 어느 것으로도 시일의 상태를 용이하게 관찰할 수 없게 되는 경우가 있다.

본 발명은 상기 현 상황을 감안하여 이루어진 것으로, 시일의 검사를 용이하게 행할 수 있는 표시 장치를 제공함을 목적으로 하는 것이다.

본 발명자들은, 시일의 검사를 용이하게 행할 수 있는 표시 장치에 대하여 다양하게 검토한 바, 부트스트랩 콘덴서의 구조에 착안하였다. 그리고, 부트스트랩 콘덴서에 투광부를 설치함으로써, 보다 상세하게는 부트스트랩 콘덴서의 제1 전극에, 제1 절결부 및/또는 제1 개구부를 형성하고, 부트스트랩 콘덴서의 제2 전극에, 제1 절결부 및/또는 제1 개구부에 대향하는 제2 절결부 및/또는 제2 개구부를 형성함으로써, 가령 대향 기판에 BM 등의 차광 부재가 배치되었다고 해도, 어레이 기판측으로부터 투광부를 통하여 시일의 상태를 확인할 수 있음을 알아내고, 상기 과제를 훌륭하게 해결할 수 있음에 상도하여, 본 발명에 도달한 것이다.

즉, 본 발명의 어떤 측면은, 제1 기판과, 상기 제1 기판에 대향하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 설치된 시일을 구비하는 표시 장치로서, 상기 제1 기판은 절연 기판과, 상기 절연 기판 위에 모놀리식으로 형성된 시프트 레지스터와, 복수의 버스 라인을 포함하고, 상기 시프트 레지스터는, 다단 접속된 복수의 단위 회로를 포함하고, 상기 복수의 단위 회로는 각각 클럭 신호가 입력되는 클럭 단자와, 대응하는 버스 라인에 접속되고, 출력 신호가 출력되는 출력 단자와, 소스 및 드레인의 한쪽이 상기 클럭 단자에 접속되고, 상기 소스 및 상기 드레인의 다른 쪽이 상기 출력 단자에 접속된 트랜지스터(출력 트랜지스터)와, 제1 단자가 상기 트랜지스터의 게이트에 접속되고, 제2 단자가 상기 출력 단자에 접속된 콘덴서(부트스트랩 콘덴서)를 포함하고, 상기 콘덴서는, 제1 전극과, 상기 제1 전극 위의 절연층과, 상기 절연층 위의 제2 전극을 포함하며, 상기 복수의 단위 회로 중 적어도 하나에 있어서, 상기 제1 전극에는 제1 절결부 및/또는 제1 개구부가 형성되고, 상기 제2 전극에는 상기 제1 절결부 및/또는 상기 제1 개구부에 대향하는 제2 절결부 및/또는 제2 개구부가 형성되는 표시 장치(이하, '본 발명에 따른 표시 장치'라고도 함)이다.

본 발명에 따른 표시 장치의 구성으로서는, 이와 같은 구성 요소가 필수적으로 형성되는 것인 한, 그 밖의 구성 요소에 의해 특별히 한정되는 것은 아니다.

본 발명에 따른 표시 장치에 있어서의 바람직한 실시 형태에 대하여 이하에 설명한다. 또한, 이하의 바람직한 실시 형태는, 적절히 서로 조합되어도 되고, 이하의 둘 이상의 바람직한 실시 형태를 서로 조합한 실시 형태도 또한, 바람직한 실시 형태의 하나이다.

상기 대향 기판은, 상기 시프트 레지스터에 대향하는 차광 부재를 포함하여도 되고, 포함하지 않아도 된다. 전자의 경우에는, 시일의 검사를 용이하게 행할 수 있는 등의 효과를 특히 현저하게 발휘할 수 있다. 또한 후자의 경우도, 부트스트랩 콘덴서에 투광부를 설치하지 않은 경우에 비하면 시일을 보다 관찰하기 쉬워지므로, 상기 효과를 발휘할 수 있다.

상기 시일은, 광경화성을 갖는 재료의 경화물을 포함하여도 된다. 이에 의해, 제조 공정에 있어서, 투광부를 통하여 광경화성을 갖는 시일재에 광을 조사할 수 있어, 시일재에 미경화부가 발생하는 것을 억제할 수 있다. 따라서, 기판끼리를 보다 강고하게 접합시킬 수 있다. 또한, 액정 디스플레이의 경우에는, 미경화부의 시일재 성분에 기인하는 표시 품위의 저하를 억제할 수 있다.

상기 재료는, 열경화성을 더 가져도 된다. 이와 같이, 광경화성 및 열경화성을 갖는 시일재를 사용함으로써, 광 조사만으로는 시일재에 미경화부가 발생하는 경우이더라도, 열처리에 의해 시일재를 보다 확실하게 경화시킬 수 있다. 따라서, 기판끼리를 매우 강고하게 접합시킬 수 있다. 또한, 액정 디스플레이의 경우에는, 미경화부의 시일재 성분에 기인하는 표시 품위의 저하를 효과적으로 억제할 수 있다.

상기 트랜지스터는, 상기 콘덴서와 상기 제1 기판의 표시 영역 사이의 영역 내에 배치되고, 상기 시일은, 상기 트랜지스터 위에 배치되지 않아도 된다. 이에 의해, 출력 트랜지스터에 겹치지 않도록 시일을 용이하게 배치할 수 있다. 그로 인해, 시일의 검사를 보다 확실하게 행할 수 있다. 또한, 광경화성을 갖는 시일재를 사용하는 경우에는, 시일재에 미경화부가 발생하는 것을 보다 확실하게 방지할 수 있다.

상기 콘덴서는, 상기 트랜지스터와 상기 제1 기판의 표시 영역 사이의 영역 내에 배치되고, 상기 트랜지스터는, 상기 시일에 덮이고, 상기 콘덴서의 적어도 일부는, 상기 시일의 아래에 배치되어도 된다. 이에 의해, 광경화성을 갖는 시일재를 사용하여, 출력 트랜지스터 위에 있어서 시일재의 미경화부가 발생한 경우에도, 그 표시 영역측에 인접하는 부분을 충분히 경화시킬 수 있다. 따라서, 미경화부가 표시 영역에 악영향을 미치는 것을 억제할 수 있다. 또한, 출력 트랜지스터를 부트스트랩 콘덴서 및 표시 영역 사이의 영역 내에 배치한 경우에 비하여, 시일을 보다 표시 영역에 접근시킬 수 있기 때문에, 프레임 영역을 더 좁게 할 수 있다.

상기 콘덴서는, 상기 제2 전극 위의 제2 절연층과, 상기 제2 절연층 위의 투명 전극을 더 포함하고, 상기 투명 전극은, 상기 제1 전극에 접속되어도 된다. 이에 의해, 부트스트랩 콘덴서의 용량을 크게 할 수 있으므로, 프레임 영역을 더 좁게 할 수 있다.

상기 버스 라인의 종류는 특별히 한정되지 않지만, 하기 실시 형태 (A) 내지 (C)가 적합하다. 또한, 상기 복수의 버스 라인은 통상적으로 1행 또는 1열의 화소 회로에 공통적으로 접속된다.

실시 형태 (A)에 있어서, 상기 제1 기판은, 표시 영역 내에 설치된 복수의 화소 회로를 포함하고, 상기 복수의 화소 회로는 각각 화소용 트랜지스터와, 상기 화소용 트랜지스터에 접속된 화소 전극을 포함하고, 상기 복수의 버스 라인은 각각 대응하는 복수의 화소용 트랜지스터의 게이트에 접속된다. 이 실시 형태는, 본 발명에 따른 표시 장치를 액정 디스플레이에 적용하는 경우에 적합하다.

실시 형태 (B)에 있어서, 상기 제1 기판은, 표시 영역 내에 설치된 복수의 화소 회로를 포함하고, 상기 복수의 화소 회로는 각각 화소용 트랜지스터와, 상기 화소용 트랜지스터에 접속된 일렉트로루미네센스(EL) 소자를 포함하고, 상기 복수의 버스 라인은 각각 대응하는 복수의 화소용 트랜지스터의 게이트에 접속된다. 이 실시 형태는, 본 발명에 따른 표시 장치를 유기 EL 디스플레이에 적용하는 경우에 적합하다.

실시 형태 (C)에 있어서, 상기 복수의 버스 라인은, 제1 복수의 버스 라인이며, 상기 제1 기판은, 표시 영역 내에 설치된 복수의 화소 회로와, 복수의 데이터 버스 라인을 포함하고, 상기 복수의 화소 회로는 각각 제1 화소용 트랜지스터와, 대응하는 데이터 버스 라인에 접속된 제2 화소용 트랜지스터와, 상기 제1 화소용 트랜지스터에 접속된 일렉트로루미네센스(EL) 소자를 포함하고, 상기 제1 복수의 버스 라인은 각각 대응하는 복수의 제2 화소용 트랜지스터의 게이트에 접속된다. 이 실시 형태는, 본 발명에 따른 표시 장치를 유기 EL 디스플레이에 적용하는 경우에 적합하다.

상기 트랜지스터는, 산화물 반도체를 포함하여도 된다.

상기 산화물 반도체는, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하여도 된다.

본 발명에 의하면, 시일의 검사를 용이하게 행할 수 있는 표시 장치를 실현할 수 있다.

도 1은 실시 형태 1의 액정 디스플레이에 포함되는 액정 패널의 평면 모식도이다.
도 2는 도 1의 A-B선에 있어서의 단면 모식도이다.
도 3은 실시 형태 1의 액정 디스플레이에 포함되는 액정 패널의 평면 모식도이다.
도 4는 실시 형태 1의 액정 디스플레이의 구성을 나타내는 블록도이다.
도 5는 실시 형태 1에 있어서의 시프트 레지스터의 구성을 나타내는 블록도이다.
도 6은 실시 형태 1에 있어서의 시프트 레지스터에 포함되는 단위 회로의 회로도이다.
도 7은 실시 형태 1에 있어서의 시프트 레지스터의 타이밍차트를 나타낸다.
도 8은 실시 형태 1에 있어서의 시프트 레지스터의 타이밍차트를 나타낸다.
도 9는 실시 형태 1의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 10은 실시 형태 1의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 11은 도 9의 C-D선에 있어서의 단면 모식도이다.
도 12는 도 9의 E-F선에 있어서의 단면 모식도이다.
도 13은 실시 형태 1의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 14는 실시 형태 2의 액정 디스플레이에 있어서의 부트스트랩 콘덴서의 평면 모식도이다.
도 15는 도 14의 J-K선에 있어서의 단면 모식도이다.
도 16은 실시 형태 3의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 17은 실시 형태 1 내지 7의 액정 디스플레이에 있어서의 부트스트랩 콘덴서의 평면 모식도이다.
도 18은 실시 형태 1 내지 7의 액정 디스플레이에 있어서의 부트스트랩 콘덴서의 평면 모식도이다.
도 19는 실시 형태 1 내지 7의 액정 디스플레이에 있어서의 부트스트랩 콘덴서의 평면 모식도이다.
도 20은 실시 형태 8의 액티브 매트릭스형 유기 EL 디스플레이에 포함되는 단위 화소(화소 또는 서브 화소)의 회로 구성을 나타내는 회로도이다.
도 21은 실시 형태 8의 액티브 매트릭스형 유기 EL 디스플레이에 포함되는 유기 EL 기판의 평면 모식도이다.
도 22는 실시 형태 4의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 23은 도 22의 M-N선에 있어서의 단면 모식도이다.
도 24는 실시 형태 5의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 25는 실시 형태 6의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.
도 26은 도 25의 P-Q선에 있어서의 단면 모식도이다.
도 27은 실시 형태 7의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.

이하에 실시 형태를 예로 들어, 본 발명을 도면을 참조하여 더 상세히 설명하지만, 본 발명은 이들 실시 형태에만 한정되는 것은 아니다.

(실시 형태 1)

도 1 내지 도 13을 참조하여, 실시 형태 1의 액정 디스플레이에 대하여 설명한다. 우선, 도 1 내지 도 3을 참조하여, 본 실시 형태의 액정 디스플레이의 전체 구조에 대하여 설명한다. 도 1은 실시 형태 1의 액정 디스플레이에 포함되는 액정 패널의 평면 모식도이다. 도 2는 도 1의 A-B선에 있어서의 단면 모식도이다. 도 3은 실시 형태 1의 액정 디스플레이에 포함되는 액정 패널의 평면 모식도이다.

본 실시 형태의 액정 디스플레이는, 액티브 매트릭스 구동 방식이면서, 투과형 액정 디스플레이이며, 액정 패널(1)과, 액정 패널(1)의 후방에 배치된 백라이트(도시생략)와, 액정 패널(1) 및 백라이트 유닛을 구동 및 제어하는 제어부(도시생략)와, 액정 패널(1)을 제어부에 접속하는 플렉시블 기판(도시생략)을 구비하고 있다.

액정 패널(1)은, 화상을 표시하는 표시부(2)를 포함하고, 표시부(2)에는, 복수의 화소(3)가 매트릭스형으로 배치되어 있다. 또한, 각 화소(3)는, 복수 색(예를 들어, 적, 녹 및 청의 3색)의 서브 화소로 구성되어도 되며, 도 3은 그 경우를 나타내고 있다. 한편, 본 실시 형태의 액정 디스플레이는, 모노크롬 액정 디스플레이이어도 되며, 그 경우에는, 각 화소(3)를 복수의 서브 화소로 분할할 필요는 없다.

액정 패널(1)은, 상기 제1 기판에 대응하는 어레이 기판(10: 액티브 매트릭스 기판)과, 상기 제2 기판에 대응하고, 어레이 기판(10)에 대향하는 대향 기판(50)과, 기판(10, 50)의 사이에 형성된 액정층(61: 표시용 매체) 및 시일(62)과, 어레이 기판(10)의 액정층(61)측의 표면 위에 형성된 배향막(도시생략)과, 대향 기판(50)의 액정층(61)측의 표면 위에 형성된 배향막(도시생략)과, 어레이 기판(10) 위에 실장된 소스 드라이버(5)를 갖고 있다. 또한, 액정 패널(1), 어레이 기판(10) 및 대향 기판(50)은, 표시부(2)에 대응하는 영역(7: 표시 영역)과, 표시 영역(7)의 주위 영역(8: 프레임 영역)을 포함하고 있다. 또한, 소스 드라이버(5)는, 후술하는 소스 버스 라인용 구동 회로이다.

시일(62)은, 표시 영역(7)을 둘러싸도록 프레임 영역(8) 내에 형성되어 있다. 또한, 시일(62)은, 기판(10, 50)을 서로 접착함과 함께, 액정층(61)을 기판(10, 50)의 사이에 밀봉하고 있다.

어레이 기판(10)은, 액정 디스플레이의 배면측에 설치되고, 대향 기판(50)은 관찰자측에 설치되어 있다. 각 기판(10, 50)의 액정층(61)과는 반대측의 표면 위에는, 편광판(도시생략)이 접착되어 있다. 이들 편광판은, 통상적으로는 크로스니콜(Crossed Nicole)로 배치되어 있다. 소스 드라이버(5)는, 어레이 기판(10)의 대향 기판(50)에 대향하지 않는 영역, 즉 대향 기판(50)으로부터 비어져 나온 영역(이하, '돌출 영역'이라고도 함)에 COG(Chip On Glass) 기술에 의해 실장되어 있다.

어레이 기판(10)은, 표시 영역(7)의 좌우에 모놀리식으로 형성된 게이트 드라이버(6a, 6b)와, 돌출 영역 내에 형성된 단자(26, 27, 28, 29, 30)와, 표시 영역(7)을 종단하도록 설치된 소스 버스 라인(12: 데이터 신호선)과, 표시 영역(7)을 횡단하도록 설치된 게이트 버스 라인(13: 주사 신호선) 및 코먼 버스 라인(17)과, 프레임 영역(8) 내에 각각 형성된 인출선(18, 19)과, 표시 영역(7)을 둘러싸도록 프레임 영역(8) 내에 형성된 배선(16: 이하, '공통 간배선'이라고도 함)과, 프레임 영역(8) 내에 형성된 입력 배선(25)을 갖고 있다. 게이트 버스 라인(13)은, 좌측의 게이트 드라이버(6a)의 출력 단자에 접속된 게이트 버스 라인(13)과, 우측의 게이트 드라이버(6b)의 출력 단자에 접속된 게이트 버스 라인(13)을 포함하고, 이들은 교대로 배치되어 있다. 게이트 버스 라인(13)은, 상기 실시 형태 (A)에 있어서의 버스 라인에 상당한다. 단자(26, 28, 30)가 설치된 영역(도 3 중의 굵은 이점쇄선으로 둘러싸인 영역)에 플렉시블 기판이 실장되어 있다. 각 소스 버스 라인(12)은 대응하는 인출선(18) 및 단자(27)를 개재하여, 소스 드라이버(5)의 출력부에 접속되어 있다. 소스 드라이버(5)의 입력부에는, 플렉시블 기판, 단자(28), 입력 배선(25) 및 단자(29)를 개재하여, 제어부로부터 각종 신호 및 전원 전압이 입력된다. 공통 간배선(16)에는, 플렉시블 기판 및 단자(30)를 개재하여, 제어부로부터 공통 신호가 입력된다. 또한, 공통 신호란, 모든 화소에 공통적으로 인가되는 신호이다. 코먼 버스 라인(17)은, 프레임 영역(8) 내에서 공통 간배선(16)에 접속되어 있으며, 코먼 버스 라인(17)에는, 공통 간배선(16)으로부터 공통 신호가 인가된다.

게이트 드라이버(6a, 6b)에는, 플렉시블 기판, 단자(26) 및 인출선(19)을 개재하여 제어부로부터 각종 신호 및 전원 전압이 공급된다. 상세에 대해서는 후술한다. 게이트 모놀리식, 게이트 드라이버리스, 패널 내장 게이트 드라이버, 게이트 인 패널, 게이트 온 어레이 등이라 불리는 게이트 드라이버는 모두 게이트 드라이버(6a, 6b)에 포함될 수 있다. 또한, 2개의 게이트 드라이버(6a, 6b)를 설치하는 대신에, 2개의 게이트 드라이버(6a, 6b)와 마찬가지의 기능을 발휘하는 1개의 게이트 드라이버만을 설치하여도 된다.

대향 기판(50)은, 유리 기판 등의 투명한 절연 기판(51)과, 차광 부재로서 기능하는 블랙 매트릭스(52: BM)와, 복수의 기둥형 스페이서(도시생략)를 갖고 있다. BM(52)는, 프레임 영역(8)과, 버스 라인에 대향하는 영역을 차광하도록 형성되어 있다. 또한, 도 2에서는, 표시 영역(7) 내에서 BM(52)의 도시는 생략하였다. 각 화소(3)가 복수 색의 서브 화소로 구성되는 경우, 대향 기판(50)은 복수 색의 컬러 필터(도시생략)를 가져도 된다. 각 컬러 필터는, 표시 영역(7) 내에 설치되고, BM(52)에 의해 구획된 영역, 즉 BM(52)의 개구를 덮도록 형성된다. 대향 기판(50)은 오버코트막을 갖고 있어도 되며, 오버코트막은 모든 컬러 필터를 덮어도 된다. 기둥형 스페이서는, BM(52) 위의 차광 영역 내에 배치되어 있다.

또한, 본 실시 형태의 액정 디스플레이 액정 모드는 특별히 한정되지 않는다. TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드 등의 종전계를 이용하는 액정 모드의 경우, 대향 기판(50)은 공통 신호가 인가되는 대향 전극을 갖고 있고, 어레이 기판(10)은 공통 간배선(16)에 접속된 코먼 전이용 전극(14)을 갖고 있으며, 양 전극은, 도통 부재를 개재하여 서로 접속되어 있다. 도통 부재로서는, 예를 들어 시일(62)에 혼입되고, 금 등의 금속이 코팅된 수지나, 카본 페이스트 등을 들 수 있다.

다음으로, 도 4 내지 8을 참조하여, 본 실시 형태의 액정 디스플레이의 회로 구성 및 동작에 대하여 설명한다. 도 4는 실시 형태 1의 액정 디스플레이의 구성을 나타내는 블록도이다. 도 5는 실시 형태 1에 있어서의 시프트 레지스터의 구성을 나타내는 블록도이다. 도 6은 실시 형태 1에 있어서의 시프트 레지스터에 포함되는 단위 회로의 회로도이다. 도 7 및 도 8은 실시 형태 1에 있어서의 시프트 레지스터의 타이밍차트를 나타낸다.

도 4에 도시한 바와 같이, 본 실시 형태의 액정 디스플레이는, 화소 어레이(71)와, 제어부 내에 설치된 표시 제어 회로(72)와, 소스 드라이버(5)와, 게이트 드라이버(6a, 6b)를 구비하고 있다.

화소 어레이(71)는, 상기 게이트 버스 라인(13)에 대응하는 n개의 게이트 버스 라인 G1 내지 Gn과, 상기 소스 버스 라인(12)에 대응하는 m개의 소스 버스 라인S1 내지 Sm과, 상기 화소(3)에 각각 형성된 (m×n)개의 화소 회로 Pij를 포함하고 있다. n과 m은 2 이상의 정수, i는 1 이상 n 이하의 정수, j는 1 이상 m 이하의 정수로 한다. 게이트 버스 라인 G1 내지 Gn은 서로 평행하게 배치되어 있으며, 소스 버스 라인 S1 내지 Sm은, 게이트 버스 라인 G1 내지 Gn과 직교하도록 서로 평행하게 배치되어 있다. 게이트 버스 라인 Gi와 소스 버스 라인 Sj의 교점 근방에는, 화소 회로 Pij가 배치되어 있다. 이와 같이 (m×n)개의 화소 회로 Pij는, 행 방향으로 m개씩, 열 방향으로 n개씩, 2차원 형상으로 배치되어 있다. 게이트 버스 라인 Gi는, i행째에 배치된 화소 회로 Pij에 공통적으로 접속되고, 소스 버스 라인 Sj는, j열째에 배치된 화소 회로 Pij에 공통적으로 접속되어 있다. 또한, 화소 회로 Pij에는 각각 스위칭 소자로서의 화소용 TFT(4)와, 화소 전극(9)이 설치되어 있으며, TFT(4)의 게이트는, 게이트 버스 라인 Gi에 접속되고, TFT(4)의 드레인 및 소스는, 한쪽이 소스 버스 라인 Sj에 접속되고, 다른 쪽이 화소 전극(9)에 접속되어 있다.

본 실시 형태의 액정 디스플레이에는, 그 외부로부터, 수평 동기 신호 HSYNC, 수직 동기 신호 VSYNC 등의 제어 신호와, 화상 신호 DAT가 공급된다. 표시 제어 회로(72)는 이들 신호에 기초하여, 게이트 드라이버(6a)에 대하여 클럭 신호 CK1, CK2 및 스타트 펄스 SP1을 출력하고, 게이트 드라이버(6b)에 대하여 클럭 신호 CK3, CK4, 및 스타트 펄스 SP2를 출력하고, 소스 드라이버(5)에 대하여 제어 신호 SC 및 디지털 영상 신호 DV를 출력한다.

게이트 드라이버(6a)는, 시프트 레지스터(73a)를 포함하고 있으며, 시프트 레지스터(73a)는, 다단 접속된 복수의 단위 회로 SR1, SR3, …, SRn-1을 포함하고 있다. 단위 회로 SR1, SR3, …, SRn-1은 홀수 번째의 게이트 버스 라인 G1, G3, …, Gn-1에 접속되어 있다.

게이트 드라이버(6b)는, 시프트 레지스터(73b)를 포함하고 있으며, 시프트 레지스터(73b)는, 다단 접속된 복수의 단위 회로 SR2, SR4, …, SRn을 포함하고 있다. 단위 회로 SR2, SR4, …, SRn은, 짝수 번째의 게이트 버스 라인 G2, G4, …, Gn에 접속되어 있다.

시프트 레지스터(73a, 73b)는, 출력 신호 SROUT1 내지 SROUTn을 하나씩 순서대로 하이 레벨(선택 상태를 나타냄)로 제어한다. 출력 신호 SROUT1 내지 SROUTn은, 각각 게이트 버스 라인 G1 내지 Gn에 부여된다. 이에 의해, 게이트 버스 라인 G1 내지 Gn이 하나씩 순서대로 선택되고, 1행분의 화소 회로 Pij가 일괄적으로 선택된다. 즉, 1행분의 화소 회로 Pij의 화소용 TFT(4)가 온 상태로 된다.

소스 드라이버(5)는, 제어 신호 SC 및 디지털 영상 신호 DV에 기초하여, 소스 버스 라인 S1 내지 Sm에 대하여 디지털 영상 신호 DV에 따른 전압을 인가한다. 이에 의해, 선택된 1행분의 화소 회로 Pij에 디지털 영상 신호 DV에 따른 전압이 기입된다(인가된다). 이와 같이 하여, 본 실시 형태의 액정 디스플레이는 화상을 표시한다.

도 5에 도시한 바와 같이, 각 단위 회로 SR1 내지 SRn은, 입력 단자 INa, INb, 클럭 단자 CKA, CKB, 전원 단자 VSS, 및 출력 단자 OUT를 갖고 있다.

시프트 레지스터(73a)에는, 스타트 펄스 SP1과, 엔드 펄스 EP1과, 2상의 클럭 신호 CK1, CK2와, 로우 레벨 전위 VSS(편의상, 전원 단자와 동일한 부호를 부여하고 있음)가 공급된다. 스타트 펄스 SP1은 시프트 레지스터(73a) 내에서 최초단째의 단위 회로 SR1의 입력 단자 INa에 입력된다. 엔드 펄스 EP1은 시프트 레지스터(73a) 내에서 최종단째의 단위 회로 SRn-1의 입력 단자 INb에 입력된다. 클럭 신호 CK1은 시프트 레지스터(73a) 내에서 홀수단째의 단위 회로의 클럭 단자 CKA와, 시프트 레지스터(73a) 내에서 짝수단째의 단위 회로의 클럭 단자 CKB에 입력된다. 클럭 신호 CK2는 시프트 레지스터(73a) 내에서 짝수단째의 단위 회로의 클럭 단자 CKA와, 시프트 레지스터(73a) 내에서 홀수단째의 단위 회로(10)의 클럭 단자 CKB에 입력된다. 로우 레벨 전위 VSS는, 시프트 레지스터(73a) 내의 모든 단위 회로의 전원 단자 VSS에 입력된다. 단위 회로 SR1, SR3, …, SRn-1의 출력 단자 OUT로부터는, 각각 출력 신호 SROUT1, SROUT3, …, SROUTn-1이 출력되고, 출력 신호 SROUT1, SROUT3, …, SROUTn-1은 각각 게이트 버스 라인 G1, G3, …, Gn-1로 출력된다. 또한 각 출력 신호는, 2단 뒤(시프트 레지스터(73a) 내에서 고려하면 1단 뒤)의 단위 회로의 입력 단자 INa와, 4단 앞(시프트 레지스터(73a) 내에서 고려하면 2단 앞)의 단위 회로의 입력 단자 INb에 입력된다.

시프트 레지스터(73b)에는, 스타트 펄스 SP2와, 엔드 펄스 EP2와, 2상의 클럭 신호 CK3, CK4와, 로우 레벨 전위 VSS가 공급된다. 스타트 펄스 SP2는 시프트 레지스터(73b) 내에서 최초단째의 단위 회로 SR2의 입력 단자 INa에 입력된다. 엔드 펄스 EP2는 시프트 레지스터(73b) 내에서 최종단째의 단위 회로 SRn의 입력 단자 INb에 입력된다. 클럭 신호 CK3은 시프트 레지스터(73b) 내에서 홀수단째의 단위 회로의 클럭 단자 CKA와, 시프트 레지스터(73b) 내에서 짝수단째의 단위 회로의 클럭 단자 CKB에 입력된다. 클럭 신호 CK4는 시프트 레지스터(73b) 내에서 짝수단째의 단위 회로의 클럭 단자 CKA와, 시프트 레지스터(73b) 내에서 홀수단째의 단위 회로(10)의 클럭 단자 CKB에 입력된다. 로우 레벨 전위 VSS는, 시프트 레지스터(73b) 내의 모든 단위 회로의 전원 단자 VSS에 입력된다. 단위 회로 SR2, SR4, …, SRn의 출력 단자 OUT로부터는, 각각 출력 신호 SROUT2, SROUT4, …, SROUTn이 출력되고, 출력 신호 SROUT2, SROUT4, …, SROUTn은, 각각 게이트 버스 라인 G2, G4, …, Gn으로 출력된다. 또한 각 출력 신호는, 2단 뒤(시프트 레지스터(73b) 내에서 고려하면 1단 뒤)의 단위 회로의 입력 단자 INa와, 4단 앞(시프트 레지스터(73b) 내에서 고려하면 2단 앞)의 단위 회로의 입력 단자 INb에 입력된다.

또한, 로우 레벨 전위 VSS는, ｎ채널형 TFT를 확실하게 오프 상태로 하는 관점에서는 부의 전위인 것이 바람직하지만, 화소용 TFT(4)로서 p채널형 TFT에 사용하는 경우에는, 정의 전위이어도 된다.

도 6에 도시한 바와 같이, 각 단위 회로는, ｎ채널형 TFT인 트랜지스터 Tr1 내지 Tr4와, 콘덴서(이하, '부트스트랩 콘덴서'라고도 함) CAP를 포함하고 있다. 이하, 트랜지스터 Tr1을 출력 트랜지스터 Tr1이라고도 한다.

출력 트랜지스터 Tr1은 드레인이 클럭 단자 CKA에 접속되어 있으며, 소스가 출력 단자 OUT에 접속되어 있다. 트랜지스터 Tr2는 드레인과 게이트가 입력 단자 INa에 접속되어 있으며, 소스가 출력 트랜지스터 Tr1의 게이트에 접속되어 있다. 부트스트랩 콘덴서 CAP는, 출력 트랜지스터 Tr1의 게이트 및 소스의 사이에 설치되어 있고, 한쪽의 제1 단자가 출력 트랜지스터 Tr1의 게이트에 접속되어 있으며, 다른 쪽의 제2 단자가 출력 단자 OUT에 접속되어 있다. 트랜지스터 Tr3은 드레인이 출력 단자 OUT에 접속되어 있고, 게이트가 클럭 단자 CKB에 접속되어 있으며, 소스가 전원 단자 VSS에 접속되어 있다. 트랜지스터 Tr4는 드레인이 출력 트랜지스터 Tr1의 게이트에 접속되어 있고, 게이트가 입력 단자 INb에 접속되어 있으며, 소스가 전원 단자 VSS에 접속되어 있다.

출력 트랜지스터 Tr1은 클럭 단자 CKA와 출력 단자 OUT의 사이에 설치되어 있으며, 게이트 전위에 따라서 클럭 신호를 통과시킬지 여부를 전환하는 트랜지스터(전송 게이트)로서 기능한다. 또한, 출력 트랜지스터 Tr1의 게이트는, 출력 단자 OUT측의 도통 단자(소스)와 용량 결합되어 있다. 이로 인해, 후술하는 바와 같이, 출력 트랜지스터 Tr1이 온 상태에서, 클럭 단자 CKA에 입력되는 클럭 신호 CK1 또는 CK3(이하, '클럭 신호 CKA'라고도 함)이 하이 레벨로 되는 기간에서는, 출력 트랜지스터 Tr1의 게이트 전위는 클럭 신호 CKA의 하이 레벨 전위보다 높아진다. 이하, 출력 트랜지스터 Tr1의 게이트가 접속된 노드를 netA라 한다.

도 7 및 도 8에, 시프트 레지스터(73a, 73b)의 타이밍차트를 나타낸다. 도 7에는, 각 시프트 레지스터 내에서 홀수단째의 단위 회로의 입출력 신호 및 노드 netA의 전압 변화가 도시되어 있다.

도 5에 도시한 바와 같이, 각 시프트 레지스터 내에서 홀수단째의 단위 회로에는, 클럭 단자 CKA를 개재하여 클럭 신호 CK1 또는 CK3이 입력되고, 클럭 단자 CKB를 개재하여 클럭 신호 CK2 또는 CK4가 입력된다. 도 8에 도시한 바와 같이, 각 클럭 신호 CK1 내지 CK4의 전위가 하이 레벨인 기간에는, 1/2 주기와 대략 동일하다. 클럭 신호 CK2는 클럭 신호 CK1을 1/2 주기만큼, 클럭 신호 CK3은 클럭 신호 CK1을 1/4 주기만큼, 클럭 신호 CK4는 클럭 신호 CK2를 1/4 주기만큼, 각각 지연시킨 신호이다.

스타트 펄스 SP1 및 SP2는 각각 시프트 동작의 개시 전에, 클럭 신호 CK2 및 CK4의 전위가 하이 레벨인 기간과 동일한 길이의 시간만큼 하이 레벨로 된다. 엔드 펄스 EP1 및 EP2(도 7 및 도 8에서는 도시를 생략하였음)는, 각각 시프트 동작의 종료 후에, 클럭 신호 CK2 및 CK4의 전위가 하이 레벨인 기간과 동일한 길이의 시간만큼 하이 레벨로 된다.

도 7을 참조하여, 각 시프트 레지스터 내에서 홀수단째의 단위 회로의 동작에 대하여 설명한다.

우선, 입력 단자 INa에 입력되는 신호(스타트 펄스 SP1, SP2, 또는 전전단(각 시프트 레지스터 내에서 고려하면 1단 앞)의 단위 회로의 출력 신호. 이하, '입력 신호 INa'라고도 함)가 로우 레벨로부터 하이 레벨로 변화하면, 다이오드 접속된 트랜지스터 Tr2를 개재하여 노드 netA의 전위도 하이 레벨로 변화하고, 출력 트랜지스터 Tr1은 온 상태가 된다.

다음으로, 입력 신호 INa가 로우 레벨로 변화하면, 트랜지스터 Tr2는 오프 상태로 되고, 노드 netA는 플로팅 상태로 되지만, 출력 트랜지스터 Tr1은 온 상태를 유지한다.

다음으로, 클럭 신호 CKA(클럭 신호 CK1 또는 CK3)가 로우 레벨로부터 하이 레벨로 변화하면, 부트스트랩 콘덴서 CAP가 충전되고, 부트스트랩 효과에 의해 노드 netA의 전위는 클럭 신호 CKA의 진폭 Vck(=(하이 레벨 전위 VGH)-(로우 레벨 전위 VGL))의 2배 정도까지 상승한다. 출력 트랜지스터 Tr1의 게이트 전위가 충분히 높으므로, 출력 트랜지스터 Tr1의 소스·드레인 간의 저항이 작아져서, 클럭 신호 CKA는 출력 트랜지스터 Tr1을 전압 강하하지 않고 통과한다.

클럭 신호 CKA가 하이 레벨인 동안, 노드 netA의 전위는 Vck의 2배 정도가 되고, 출력 신호 SROUT는 하이 레벨로 된다.

다음으로, 클럭 신호 CKA가 로우 레벨로 변화하면, 노드 netA의 전위는 하이 레벨로 된다. 동시에, 클럭 단자 CKB에 입력되는 클럭 신호 CK2 또는 CK4(이하, '클럭 신호 CKB'라고도 함)가 하이 레벨로 변화함으로써, 트랜지스터 Tr3이 온 상태가 되어 출력 단자 OUT에 로우 레벨 전위 VSS가 인가된다. 이 결과, 출력 신호 SROUT는 로우 레벨로 된다.

다음으로, 입력 단자 INb에 입력되는 신호(엔드 펄스 EP1, EP2, 또는, 4단 뒤(각 시프트 레지스터 내에서 고려하면 2단 뒤)의 단위 회로의 출력 신호. 이하, '입력 신호 INb'라고도 함)가 로우 레벨로부터 하이 레벨로 변화하면, 트랜지스터 Tr4는 온 상태로 된다. 트랜지스터 Tr4가 온 상태로 되면, 노드 netA에는 로우 레벨 전위 VSS가 인가되고, 노드 netA의 전위는 로우 레벨로 변화하고, 출력 트랜지스터 Tr1은 오프 상태로 된다.

다음으로, 입력 신호INb가 로우 레벨로 변화하면, 트랜지스터 Tr4는 오프 상태로 된다. 이때, 노드 netA는 플로팅 상태로 되지만, 출력 트랜지스터 Tr1은 오프 상태를 유지한다. 입력 신호 INa가 다음의 하이 레벨로 될 때까지, 이상적으로는, 출력 트랜지스터 Tr1은 오프 상태를 유지하고, 출력 신호 SROUT는 로우 레벨을 유지한다.

그리고, 트랜지스터 Tr3은 클럭 신호 CKB가 하이 레벨일 때 온 상태로 된다. 이로 인해, 클럭 신호 CKB가 하이 레벨로 될 때마다, 출력 단자 OUT에는 로우 레벨 전위 VSS가 인가된다. 이와 같이 트랜지스터 Tr3은 출력 단자 OUT를 반복하여 로우 레벨 전위 VSS로 설정하고, 출력 신호 SROUT를 안정화시키는 기능을 갖는다.

짝수단째의 단위 회로에 대해서도, 홀수단째의 단위 회로와 마찬가지로 동작한다.

이상의 결과, 도 8에 도시한 바와 같이, 게이트 버스 라인 G1, G2, G3, …으로 순차적으로 게이트 펄스가 출력되어 간다.

다음으로, 도 9 내지 도 13을 참조하여, 본 실시 형태의 액정 디스플레이의 프레임 영역에서의 구성에 대하여 설명한다. 도 9, 도 10 및 도 13은 실시 형태 1의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다. 도 11은 도 9의 C-D선에 있어서의 단면 모식도이다. 도 12는 도 9의 E-F선에 있어서의 단면 모식도이다.

도 9에 도시한 바와 같이, 각 게이트 드라이버 내에는, 전술한 게이트 버스 라인(13)과 직교하는 방향으로 연장하는 배선군(78)이 설치되어 있다. 배선군(78)은 로우 레벨 전위 VSS로 설정되어 있는 배선(74)과, 클럭 신호 CK1 또는 CK3을 전송하는 배선(75)과, 클럭 신호 CK2 또는 CK4를 전송하는 배선(76)을 포함하고 있다. 각 배선 내에는, 슬릿형 개구부가 형성되어 있다.

각 시프트 레지스터(73a, 73b)는, 배선군(78) 및 표시 영역 사이의 영역 내에 설치되어 있으며, 출력 트랜지스터 Tr1 및 부트스트랩 콘덴서 CAP는, 서로 인접하여 배치되어 있다. 트랜지스터 Tr2 내지 Tr4는 서로 인접하여 배치되어 있다. 트랜지스터 Tr2 내지 Tr4가 배치되어 있는 영역(77: 이하, '제어 소자 영역'이라고도 함)은, 배선군(78) 및 부트스트랩 콘덴서 CAP의 사이에 위치하고 있다.

도 10에 도시한 바와 같이, 시일(62)은 굵은 파선으로 끼워진 띠 형상의 영역(63: 이하, '시일 도포 영역'이라고도 함) 내에 형성되어 있으며, 시일 도포 영역(63)은 한쪽의 에지가 배선군(78)과 어레이 기판(10)의 에지(10a) 사이에 설정되고, 다른 쪽의 에지가 부트스트랩 콘덴서 CAP 및 출력 트랜지스터 Tr1의 사이에 설정되어 있다.

각 트랜지스터 Tr1 내지 Tr4는 보텀 게이트형 박막 트랜지스터이며, 그 중에서도 출력 트랜지스터 Tr1은 그 사이즈가 크고, 빗살형 소스·드레인 구조를 갖는다. 이에 의해, 큰, 예를 들어 수십 ㎛ 내지 수백 ㎜ 정도의 채널 폭을 확보하고 있다.

도 11에 도시한 바와 같이, 어레이 기판(10)은 유리 기판 등의 투명한 절연 기판(11)을 포함하고 있으며, 출력 트랜지스터 Tr1은 절연 기판(11) 위의 게이트 전극(41)과, 게이트 전극(41) 위의 게이트 절연막(42)과, 게이트 절연막(42) 위의 i층(43: 반도체 활성층)과, i층(43) 위의 n+층(44)과, n+층(44) 위에 각각 설치된 소스 전극(45) 및 드레인 전극(46)을 갖고 있다. 소스 전극(45) 및 드레인 전극(46)은 각각 복수의 빗살부를 갖고 있으며, 소스 전극(45) 및 드레인 전극(46)은 서로 빗살부가 맞물리도록 대향하여 배치되어 있다.

도 12에 도시한 바와 같이, 부트스트랩 콘덴서 CAP는, 절연 기판(11) 위의 제1 전극(31)과, 제1 전극(31) 위에 설치되고, 출력 트랜지스터 Tr1과 공용되어 있는 게이트 절연막(42)과, 게이트 절연막(42) 위의 제2 전극(32)을 갖고 있다. 제1 전극(31)은 제1 단자, 출력 트랜지스터 Tr1의 게이트(게이트 전극(41)) 및 노드 netA에 접속되고, 제2 전극(32)은 제2 단자, 출력 트랜지스터 Tr1의 소스(소스 전극(45)) 및 출력 단자 OUT에 접속되어 있다.

게이트 전극(41) 및 제1 전극(31)은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 이들 합금 등의 재료를 포함하는 동일한 도전막으로 형성되어 있다. 게이트 전극(41) 및 제1 전극(31)은, 이들 도전막의 적층막으로 형성되어도 된다. 게이트 절연막(42)은 질화실리콘, 산화실리콘 등의 무기 절연 재료를 포함하는 투명한 절연막으로 형성되어 있다. 게이트 절연막(42)은, 이들 절연막의 적층막을 사용하여 형성되어도 된다. i층(43: 반도체 활성층)은, 아몰퍼스 실리콘으로 형성되어 있으며, n+층(44)은 불순물(예를 들어 인)을 함유하는 아몰퍼스 실리콘으로 형성되어 있다. 소스 전극(45), 드레인 전극(46) 및 제2 전극(32)은, Mo, Ti, Al, Cu, 이들 합금 등의 재료를 포함하는 동일한 도전막으로 형성되어 있다. 소스 전극(45), 드레인 전극(46) 및 제2 전극(32)은 이들 도전막의 적층막으로 형성되어도 된다.

소스 전극(45), 드레인 전극(46) 및 제2 전극(32) 위에는, 패시베이션막으로서 기능하는 투명한 절연막(47)이 형성되어 있다. 절연막(47)은 질화실리콘막, 산화실리콘막 등의 무기 절연막으로 형성되어 있다. 또한, 절연막(47)은, 이들 무기 절연막의 적층막을 사용하여 형성되어도 된다. 절연막(47) 위에는, 평탄화막으로서 기능하는 투명한 절연막(48)이 형성되어 있다. 절연막(48)은 유기 절연막으로 형성되어 있다. 유기 절연막의 재료로서는, 감광성 아크릴 수지 등의 감광성 수지를 들 수 있다.

또한, 트랜지스터 Tr2 내지 Tr4는 출력 트랜지스터 Tr1과 평면 구조가 서로 다를 뿐이며, 그들의 단면 구조는, 출력 트랜지스터 Tr1의 단면 구조와 마찬가지이다. 또한, 각 도면 중, 사선이 들어간 부재와, 게이트 전극(41) 및 제1 전극(31)은, 동일한 도전막으로 형성되어 있으며, 도트형 모양이 들어간 부재와, 소스 전극(45), 드레인 전극(46) 및 제2 전극(32)은, 동일한 도전막으로 형성되어 있다. 또한, 각 도면 중, 사선이 들어간 부재와 도트형 모양이 들어간 부재가 서로 겹치는 영역 내에 배치된 흰색의 사각형 영역은, 양쪽 부재를 서로 접속하기 위한 콘택트 홀을 나타내고 있다.

또한, 화소용 TFT(4)는, 트랜지스터 Tr1 내지 Tr4와 마찬가지로 보텀 게이트형 박막 트랜지스터이며, 동일한 공정을 거쳐서 트랜지스터 Tr1 내지 Tr4와 함께 형성된다.

본 실시 형태의 큰 특징의 하나는, 부트스트랩 콘덴서 CAP 내에 투광부(광투과부)가 설치되어 있는 것이다. 보다 상세하게는, 제1 전극(31)에는, 적어도 하나의 개구부가 형성되어 있으며, 제2 전극(32)에는, 이 개구부에 대응하여 적어도 하나의 개구부가 형성되어 있다. 예를 들어, 도 9에 도시한 바와 같이, 제1 전극(31)에는, 서로 평행한 슬릿형의 복수의 개구부(31a)가 형성되어 있으며, 제2 전극(32)에는, 개구부(31a)에 대응하여 슬릿형의 복수의 개구부(32a)가 형성되어 있다. 개구부(32a)는 서로 평행하게 배치되어 있으며, 각 개구부(32a)는 대응하는 개구부(31a)와 대향하고 있다. 그로 인해, 이들 개구부를 광은 투과할 수 있다.

따라서, 본 실시 형태에서는, 시일(62)이 적절한 장소에 형성되어 있는지, 시일(62)이 확실하게 경화되어 있는지 등, 시일(62)의 상태를 부트스트랩 콘덴서 CAP의 투광부를 통하여 용이하게 확인할 수 있다. 전술한 바와 같이, 어레이 기판(10)의 프레임 영역(8), 특히 시프트 레지스터(73a, 73b)의 트랜지스터가 배치되는 영역에는, BM(52)가 대향하여 배치되어 있다. 그로 인해, 대향 기판(50)측으로부터 시일(62)의 상태를 검사하는 것은 곤란하며, 통상은 검사할 수 없다. 그에 반하여, 본 실시 형태에 의하면, 어레이 기판(10)측으로부터 시일(62)의 상태를 용이하게 검사할 수 있다.

다음으로, 본 실시 형태의 액정 디스플레이의 제조 방법에 대하여 설명한다.

본 실시 형태의 액정 디스플레이는, 일반적인 방법에 의해 제조할 수 있지만, 보다 상세하게는, 우선 어레이 기판(10)과 대향 기판(50)을 통상의 방법에 의해 각각 제작한다.

다음으로, 기판 접합 공정과, 액정 주입 공정을 행한다. 이들 공정에서는, 일반적으로는, 적하 주입법(ODF법), 또는 진공 주입법을 이용한다.

적하 주입법을 이용하는 경우에는, 이하와 같다.

우선, 스크린 인쇄법, 디스펜서 묘화법 등의 방법에 의해, 어레이 기판(10) 및 대향 기판(50) 중 어느 하나에 경화 전의 시일 재료(본 명세서에서는 '시일재'라고도 함)를 도포한다. 시일재는, 폐쇄된 환형으로 도포된다. 또한, 시일재가 도포된 기판, 또는 도포되지 않은 기판 위에 액정 재료를 적하한다.

적하 주입법을 이용하는 경우에 있어서, 시일재의 종류는 특별히 한정되지 않고 일반적인 시일재를 사용할 수 있으며, 예를 들어 광경화성을 갖지 않고, 열경화성을 갖는 시일재(이하, '열경화형 시일재'라고도 함), 열경화성을 갖지 않고, 광경화성(예를 들어 자외선 경화성)을 갖는 시일재(이하, '광경화형 시일재'라고도 함), 광경화성(예를 들어 자외선 경화성) 및 열경화성을 갖는 시일재(이하, '광·열 병용형 시일재'라고도 함)를 들 수 있다. 그 중에서도, 광경화형 시일재 및 광·열 병용형 시일재가 적합하다. 시일재는 일반적으로는, 아크릴 수지 및/또는 에폭시 수지를 포함한다. 광·열 병용형 시일재의 구체예로서는, 예를 들어 에폭시 아크릴계 수지를 주성분으로 하는 포토렉 S 시리즈(세키스이카가쿠코교사 제조)를 들 수 있다.

다음으로, 진공 하에 있어서 어레이 기판(10)과 대향 기판(50)을 접합한다. 프레임 영역(8)을 좁게 하는 관점에서, 시일재는, BM(52)에 겹치는 장소에 위치하고 있다. 마지막으로, 광 조사 및/또는 열처리를 행하여 시일재를 경화시킨다. 광·열 병용형 시일재를 사용한 경우에는, 우선, 어레이 기판(10)측으로부터 광을 조사한다. 이것은, 대향 기판(50)에는 BM(52)가 형성되어 있기 때문이다. 그리고, 열처리를 행하여 시일재를 본 경화시킨다. 광 조사 및 열처리의 조건은, 시일재의 특성에 맞춰서 적절히 설정할 수 있지만, 포토렉 S 시리즈를 사용한 경우에는, 예를 들어 10J 전후의 자외선을 조사하고, 120℃에서 60분간, 열처리를 행한다.

진공 주입법을 이용하는 경우에는, 이하와 같다.

우선, 스크린 인쇄법, 디스펜서 묘화법 등의 방법에 의해, 어레이 기판(10) 및 대향 기판(50) 중 어느 하나에 시일재를 도포한다. 시일재는, 액정 주입구가 형성되는 영역을 제외하고, 환형으로 도포된다.

진공 주입법을 이용하는 경우에 있어서, 시일재의 종류는 특별히 한정되지 않고 일반적인 시일재를 사용할 수 있으며, 예를 들어 열경화형 시일재, 광경화형 시일재, 광·열 병용형 시일재를 들 수 있다. 그 중에서도, 열경화형 시일재가 적합하다.

다음으로, 어레이 기판(10)과 대향 기판(50)을 접합한다. 프레임 영역(8)을 좁게 하는 관점에서, 시일재는, BM(52)에 겹치는 장소에 위치하고 있다. 이어서, 광 조사 및/또는 열처리를 행하여 시일재를 경화시킨다. 이때, 시일재가 도포되지 않은 부분에는 개구부인 액정 주입구가 형성된다. 이어서, 진공 하에 있어서 액정 주입구를 액정 재료 중에 침지하고, 그 후, 대기압 하로 돌아가서 액정 주입구를 통하여 어레이 기판(10) 및 대향 기판(50)의 사이에 액정 재료를 주입한다. 마지막으로, 액정 주입구를 밀봉한다.

일반적으로, 액정 패널의 프레임 영역이 좁아지면, 시일 도포 영역이 표시 영역에 접근하고, 시프트 레지스터 위에도 시일이 형성되는 경우가 있다. 또한, 게이트 버스 라인에 접속되는 출력 트랜지스터 및 부트스트랩 콘덴서의 사이즈는 크다. 따라서, 이 출력 트랜지스터 및 부트스트랩 콘덴서 위에 광경화형 시일재 또는 광·열 병용형 시일재가 도포되면, 광이 출력 트랜지스터 및 콘덴서에 차단되기 때문에 시일에 미경화부가 발생할 것이 염려된다. 미경화부가 발생하면, 어레이 기판 및 대향 기판 사이의 결합력(접착 강도)이 저하된다. 또한, 미경화부의 시일재 성분이 표시 영역에 확산되어, 표시 품위를 저하시킬 우려가 있다. 즉, 표시 영역의 단부에 있어서, 표시 이상이 발생할 가능성이 높아진다.

한편, 본 실시 형태에서는, 출력 트랜지스터 Tr1을 시일(62)로부터 가능한 한 멀리하고, 표시 영역(7)에 가능한 한 접근하고 있다. 그 대신에, 부트스트랩 콘덴서 CAP를 표시 영역(7)으로부터 가능한 한 멀리하고, 시일(62)에 가능한 한 접근하고 있다. 그로 인해, 부트스트랩 콘덴서 CAP가 표시 영역(7)으로부터 더 먼 장소(어레이 기판(10)의 에지(10a)에 더 가까운 장소)에 배치되고, 출력 트랜지스터 Tr1이 표시 영역(7)에 더 가까운 장소에 배치되어 있다. 또한, 출력 트랜지스터 Tr1이, 부트스트랩 콘덴서 CAP의 표시 영역(7)측에 배치되고, 부트스트랩 콘덴서 CAP 및 표시 영역(7) 사이의 영역 내에 배치되어 있다. 또한, 전술한 바와 같이, 부트스트랩 콘덴서 CAP에 투광부가 설치되어 있다. 이상으로, 광경화형 시일재 또는 광·열 병용형 시일재를 확실하게 경화시킬 수 있다. 그 결과, 기판 간의 결합력의 저하와, 미경화부의 시일재 성분의 표시 영역에의 확산에 기인하는 표시 품위의 저하를 억제할 수 있어, 또한, 프레임 영역(8)을 좁게 할 수 있다.

또한, 출력 트랜지스터 Tr1에 투광부를 설치하거나, 출력 트랜지스터 Tr1을 복수의 부분으로 분할하는 것도 고려되지만, 투광부로부터 돌아 들어가는 광에 기인하여 오프 누설 전류가 증가하는 등, TFT의 특성 안정성의 관점에서는, 바람직하지 않다.

또한, 본 실시 형태에 있어서, 시일(62)은, 시일 도포 영역(63) 내에 배치되고, 또한 원하는 접착력을 확보할 수 있는 한, 그 배치 장소 및 폭의 크기는 특별히 한정되지 않는다. 시일(62)은, 도 10에 도시한 바와 같이, 부트스트랩 콘덴서 CAP에 겹치지 않아도 되며, 도 13에 도시한 바와 같이, 부트스트랩 콘덴서 CAP의 일부 또는 전부에 겹쳐도 된다. 한편, 시일(62)은, 출력 트랜지스터 Tr1에 겹치지 않도록 형성되는 것이 바람직하다.

또한, 부트스트랩 콘덴서 CAP의 면적은, 투광부만큼 커진다. 그러나, 전술한 바와 같이, 부트스트랩 콘덴서 CAP 위까지 시일 도포 영역(63)을 넓힐 수 있으며, 그리고, 시일(62)을 표시 영역(7)의 근처까지 배치할 수 있다. 따라서, 부트스트랩 콘덴서 CAP의 면적이 증가하였다고 해도, 프레임 영역(8)의 폭은 작게 할 수 있다.

(실시 형태 2)

실시 형태 2의 액정 디스플레이는, 부트스트랩 콘덴서의 구조가 서로 다른 것을 제외하고, 실시 형태 1의 액정 디스플레이와 실질적으로 동일하다. 도 14는 실시 형태 2의 액정 디스플레이에 있어서의 부트스트랩 콘덴서의 평면 모식도이다. 도 15는 도 14의 J-K선에 있어서의 단면 모식도이다.

도 14 및 도 15에 도시한 바와 같이, 본 실시 형태에 있어서, 부트스트랩 콘덴서 CAP는, 절연막(48) 위의 제3 전극(33)을 더 갖고 있다.

제3 전극(33)은, 제1 전극(31) 및 제2 전극(32)을 덮도록 형성되어 있고, 제1 전극(31) 위에 있어서 게이트 절연막(42), 절연막(47) 및 절연막(48)을 관통하는 콘택트 홀(34)을 통하여 제1 전극(31)에 접속되어 있다. 그리고, 제2 전극(32)을 끼워 넣도록 하여, 제1 전극(31) 및 제3 전극(33)이 배치되어 있다. 따라서, 제2 전극(32)과 제3 전극(33) 사이에도 용량이 형성된다.

제3 전극(33)은, 인듐산화주석(ITO: Indium Tin Oxide), 산화인듐아연(IZO: Indium Zinc Oxide) 등의 투명 도전 재료를 포함하는 투명 도전막으로 형성되어 있다. 따라서, 광은 제3 전극(33)을 투과할 수 있다. 또한, 제3 전극(33)은, 이들 투명 도전막의 적층막을 사용하여 형성되어도 된다. 또한, 제3 전극(33)은, 화소 전극(9) 및/또는 보조 용량 전극과 동일한 도전막으로 형성되어도 된다. 또한, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등의 횡전계를 이용하는 액정 모드를 채용하는 경우에는, 제3 전극(33)은, 공통 전극과 동일한 도전막으로 형성되어도 된다.

본 실시 형태에 의하면, 실시 형태 1에서 설명한 효과, 예를 들어 시일의 상태를 용이하게 검사할 수 있는 등의 효과나 시일재를 충분히 경화시키는 등의 효과를 유지하면서, 좁은 영역에서도 부트스트랩 콘덴서 CAP의 용량을 크게 할 수 있다. 따라서, 부트스트랩 콘덴서 CAP를 작게 할 수 있어, 더 한층의 협프레임화가 가능하다.

또한, 본 실시 형태에 있어서, 예를 들어 TN 모드, VA 모드 등의 종전계를 이용하는 액정 모드를 채용하는 경우에는, 대향 기판(50)은 대향 전극을 갖고 있으므로, 시일재에는 도통 재료(예를 들어, 금 등의 금속을 코팅한 수지 비즈)가 혼입되지 않는 것이 바람직하다. 이것은, 시일재가 도전 재료를 포함하면, 대향 전극이 제3 전극(31)과 누설할 가능성이 있기 때문이다. 따라서, 전술한 경우에는, 시일재에는 도통 재료를 혼입되지 않고, 코먼 전이용 전극(14) 위에만 선택적으로 도통 재료를 도포하는 것이 바람직하다. 예를 들어, 시린지에 의해 코먼 전이용 전극(14) 위에만 카본 페이스트를 도포하여도 된다.

또한, 제3 전극(33)에는 통상적으로 개구부를 형성할 필요는 없지만, 투광부에 대응하여 적어도 하나의 개구부 및/또는 절결부가 형성되어도 된다.

(실시 형태 3)

실시 형태 3의 액정 디스플레이는, 시프트 레지스터 내의 소자의 레이아웃이 서로 다른 것을 제외하고, 실시 형태 1의 액정 디스플레이와 실질적으로 동일하다. 도 16은 실시 형태 3의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.

도 16에 도시한 바와 같이, 본 실시 형태에서는, 출력 트랜지스터 Tr1 및 부트스트랩 콘덴서 CAP는, 배선군(78) 및 제어 소자 영역(77)의 사이에 배치되어 있다.

그리고, 본 실시 형태에서는, 출력 트랜지스터 Tr1은 부트스트랩 콘덴서 CAP에 대하여 어레이 기판(10)의 에지(10a)측, 즉, 부트스트랩 콘덴서 CAP 및 에지(10a) 사이의 영역 내에 배치되어 있다. 또한, 출력 트랜지스터 Tr1은 시일(62) 아래에 배치되어 있다. 또한, 부트스트랩 콘덴서 CAP는, 출력 트랜지스터 Tr1 및 표시 영역 사이의 영역 내에 배치되고, 부트스트랩 콘덴서 CAP에는, 전술한 바와 같이, 적어도 하나의 개구부(투광부)가 형성되어 있다. 이와 같이, 출력 트랜지스터 Tr1을 시일(62)로 덮음으로써, 출력 트랜지스터 Tr1에 대응하는 영역에서 시일(62)에 미경화부가 발생할 우려가 있다. 그러나, 미경화부의 표시 영역측의 부분은, 부트스트랩 콘덴서 CAP의 투광부를 통하여 광이 조사되기 때문에, 안정적으로 경화할 수 있다. 따라서, 미경화부의 시일재 성분이 표시 영역 내에 확산되는 것을 방지할 수 있다. 또한, 본 실시 형태에서는, 실시 형태 1에 비하여, 시일(62)을 표시 영역의 보다 근처까지 배치할 수 있으므로, 프레임 영역을 더 좁게 할 수 있다.

(실시 형태 4)

실시 형태 4의 액정 디스플레이는, 시프트 레지스터 내의 소자의 레이아웃이 서로 다른 것을 제외하고, 실시 형태 1의 액정 디스플레이와 실질적으로 동일하다. 도 22는 실시 형태 4의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다. 도 23은 도 22의 M-N선에 있어서의 단면 모식도이다.

도 22에 도시한 바와 같이, 본 실시 형태에서는, 부트스트랩 콘덴서 CAP는, 2 이상의 부분, 예를 들어 콘덴서 부분 CAP (1) 및 콘덴서 부분 CAP (2)로 분할되어 있다. 각 콘덴서 부분 CAP (1), CAP (2)에는 투광부가 형성되어 있다. 그리고, 그 중의 하나, 예를 들어 콘덴서 부분 CAP (2)는, 다른 콘덴서 부분과 비교하여 표시 영역으로부터 보다 먼 위치에 배치되고, 배선군(78) 및 제어 소자 영역(77)의 사이에 배치되어 있다. 이렇게 함으로써, 실시 형태 1에 비하여 제어 소자 영역(77)을 표시 영역에 보다 접근시키는 것이 가능해져서, 어레이 기판의 에지(10a)로부터의 트랜지스터 Tr2 내지 Tr4까지의 거리가 확대된다. 따라서, 외부로부터의 수분 침입 등에 의한 트랜지스터 Tr2 내지 Tr4의 특성 열화에 대한 마진을 확보할 수 있다.

콘덴서 부분 CAP (1)은, 실시 형태 1에서 설명한 부트스트랩 콘덴서 CAP와 평면 구조가 서로 다를 뿐이며 그 단면 구조는, 실시 형태 1에서 설명한 부트스트랩 콘덴서 CAP의 단면 구조와 마찬가지이다. 즉, 콘덴서 부분 CAP (1)은, 절연 기판(11) 위의 제1 전극(31)과, 제1 전극(31) 위의 게이트 절연막(42)과, 게이트 절연막(42) 위의 제2 전극(32)을 갖고 있다. 제1 전극(31)은 제1 단자, 출력 트랜지스터 Tr1의 게이트(게이트 전극) 및 노드 netA에 접속되고, 제2 전극(32)은 제2 단자, 출력 트랜지스터 Tr1의 소스(소스 전극) 및 출력 단자 OUT에 접속되어 있다.

도 23에 도시한 바와 같이, 콘덴서 부분 CAP (2)는 절연 기판(11) 위의 제1 전극(35)과, 제1 전극(35) 위의 게이트 절연막(42)과, 게이트 절연막(42) 위의 제2 전극(36)을 갖고 있다. 제1 전극(35)에는, 서로 평행한 슬릿형의 복수의 개구부(35a)가 형성되어 있으며, 제2 전극(36)에는, 개구부(35a)에 대응하여 슬릿형의 복수의 개구부(36a)가 형성되어 있다. 개구부(36a)는 서로 평행하게 배치되어 있으며, 각 개구부(36a)는 대응하는 개구부(35a)와 대향하고 있다. 그로 인해, 이들 개구부를 광은 투과할 수 있다.

전극(35 및 36)의 한쪽은, 제1 전극(31)을 개재하여, 제1 단자, 출력 트랜지스터 Tr1의 게이트(게이트 전극) 및 노드 netA에 접속되고, 전극(35 및 36)의 다른 쪽은, 제2 전극(32)을 개재하여, 제2 단자, 출력 트랜지스터 Tr1의 소스(소스 전극) 및 출력 단자 OUT에 접속되어 있다. 노드 netA에 접속되는 전극과, 출력 단자 OUT에 접속되는 전극의 배치 장소는, 콘덴서 부분 CAP (1) 및 CAP (2)의 사이에서, 서로 상하 바뀌어 있어도 된다. 콘덴서 부분 CAP (1)에서는, 하층의 제1 전극(31)이 노드 netA에 접속되고, 상층의 제2 전극(32)이 출력 단자 OUT에 접속되어 있지만, 콘덴서 부분 CAP (2)에서는, 상층의 제2 전극(36)이 노드 netA에 접속되어도 되고, 하층의 제1 전극(35)이 출력 단자 OUT에 접속되어도 된다. 각 전극(31, 32, 35 및 36)의 접속처는, 제어 소자 영역(77)의 레이아웃을 고려하여, 출력 단자 OUT 및 노드 netA 중 접속하기 쉬운 쪽을 적절히 선택할 수 있다.

콘덴서 부분 CAP (1) 및 CAP (2)를 서로 접속하는 2개의 배선은, 협프레임화의 관점에서는 제어 소자 영역(77) 내의 빈 스페이스에 배치되는 것이 바람직하고, 이 경우, 상기 2개의 배선은 각각 제어 소자 영역(77) 내의 입체적인 배선 구조에 따라서, 전극(31 및 35)이 존재하는 아래의 전극층과 전극(32 및 36)이 존재하는 위의 전극층 사이에서 바꿔 연결되는 것이 바람직하다.

(실시 형태 5)

실시 형태 5의 액정 디스플레이는, 콘덴서 부분 CAP (2)의 평면 구조가 서로 다른 것을 제외하고, 실시 형태 4의 액정 디스플레이와 실질적으로 동일하다. 도 24는 실시 형태 5의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.

도 24에 도시한 바와 같이, 본 실시 형태에서는, 콘덴서 부분 CAP (2)에는 투광부가 형성되어 있지 않고, 콘덴서 부분 CAP (2)의 제1 전극(35) 및 제2 전극(36)에는 개구부가 형성되어 있지 않다. 본 실시 형태는, 각 전극(35, 36)의 폭이 충분히 좁은 경우, 예를 들어 10㎛ 이하의 경우에 적합하다.

(실시 형태 6)

실시 형태 6의 액정 디스플레이는, 시프트 레지스터 내의 소자의 레이아웃이 서로 다른 것을 제외하고, 실시 형태 1의 액정 디스플레이와 실질적으로 동일하다. 도 25는 실시 형태 6의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다. 도 26은 도 25의 P-Q선에 있어서의 단면 모식도이다.

도 25에 도시한 바와 같이, 본 실시 형태에서는, 부트스트랩 콘덴서 CAP는, 2 이상의 부분, 예를 들어 콘덴서 부분 CAP (1) 및 콘덴서 부분 CAP (2)로 분할되어 있다. 콘덴서 부분 CAP (2)에는 투광부가 형성되어 있지만, 콘덴서 부분 CAP (1)에는 투광부가 형성되어 있지 않다. 그리고, 투광부가 형성된 콘덴서 부분 CAP (2)는, 콘덴서 부분 CAP (1)과 비교하여 표시 영역으로부터 보다 먼 위치에 배치되고, 배선군(78)과 제어 소자 영역(77) 사이에 배치되어 있다. 이렇게 함으로써, 실시 형태 1에 비하여 제어 소자 영역(77)을 표시 영역에 보다 접근하는 것이 가능해져서, 어레이 기판의 에지(10a)로부터의 트랜지스터 Tr2 내지 Tr4까지의 거리가 확대된다. 따라서, 외부로부터의 수분 침입 등에 의한 트랜지스터 Tr2 내지 Tr4의 특성 열화에 대한 마진을 확보할 수 있다.

콘덴서 부분 CAP (1)은, 실시 형태 1에서 설명한 부트스트랩 콘덴서 CAP와 평면 구조가 서로 다를 뿐이며, 그 단면 구조는, 실시 형태 1에서 설명한 부트스트랩 콘덴서 CAP의 단면 구조와 마찬가지이다. 즉, 콘덴서 부분 CAP (1)은 절연 기판(11) 위의 제1 전극(31)과, 제1 전극(31) 위의 게이트 절연막(42)과, 게이트 절연막(42) 위의 제2 전극(32)을 갖고 있다. 제1 전극(31)은 제1 단자, 출력 트랜지스터 Tr1의 게이트(게이트 전극) 및 노드 netA에 접속되고, 제2 전극(32)은 제2 단자, 출력 트랜지스터 Tr1의 소스(소스 전극) 및 출력 단자 OUT에 접속되어 있다. 단, 제1 전극(31) 및 제2 전극(32)에는 개구부가 형성되어 있지 않다.

도 26에 도시한 바와 같이, 콘덴서 부분 CAP (2)는 절연 기판(11) 위의 제1 전극(35)과, 제1 전극(35) 위의 게이트 절연막(42)과, 게이트 절연막(42) 위의 제2 전극(36)을 갖고 있다. 제1 전극(35)에는, 서로 평행한 슬릿형의 복수의 개구부(35a)가 형성되어 있고, 제2 전극(36)에는, 개구부(35a)에 대응하여 슬릿형의 복수의 개구부(36a)가 형성되어 있다. 개구부(36a)는 서로 평행하게 배치되어 있으며, 각 개구부(36a)는 대응하는 개구부(35a)와 대향하고 있다. 그로 인해, 이들 개구부를 광은 투과할 수 있다.

제1 전극(35)은 제1 전극(31)을 개재하여, 제1 단자, 출력 트랜지스터 Tr1의 게이트(게이트 전극) 및 노드 netA에 접속되고, 제2 전극(36)은 제2 전극(32)을 개재하여, 제2 단자, 출력 트랜지스터 Tr1의 소스(소스 전극) 및 출력 단자 OUT에 접속되어 있다. 도 25에는, 노드 netA에 접속되는 전극과, 출력 단자 OUT에 접속되는 전극의 서로의 상하 배치 관계가 콘덴서 부분 CAP (1) 및 CAP (2)의 사이에서 동일한 예를 나타내고 있지만, 이들 배치 관계는, 제어 소자 영역(77) 내의 빈 스페이스의 형상 및/또는 크기에 따라서, 실시 형태 4에서 설명한 바와 같이 바뀌어 있어도 된다.

(실시 형태 7)

실시 형태 7의 액정 디스플레이는, 시프트 레지스터 내의 소자의 레이아웃이 서로 다른 것을 제외하고, 실시 형태 6의 액정 디스플레이와 실질적으로 동일하다. 도 27은 실시 형태 7의 액정 디스플레이의 프레임 영역에서의 구성을 나타내는 평면 모식도이다.

도 27에 도시한 바와 같이, 본 실시 형태에서는, 출력 트랜지스터 Tr1 및 콘덴서 부분 CAP (1)의 배치 장소가 서로 바뀌어 있으며, 출력 트랜지스터 Tr1 및 제어 소자 영역(77)은 콘덴서 부분 CAP (1) 및 CAP (2)의 사이에 배치되어 있다. 이에 의해, 실시 형태 6의 경우에 비하여, 출력 트랜지스터 Tr1에 접속되는 배선(75)의 보다 근처에 출력 트랜지스터 Tr1을 배치하는 것이 가능해진다. 그로 인해, 콘덴서 부분 CAP (1)의 크기를 확보할 수 있고, 또한, 콘덴서 부분 CAP (1)과, 출력 트랜지스터 Tr1을 배선(75)에 접속하는 배선의 사이에서 단락이 발생하는 것을 억제할 수 있다.

이하, 실시 형태 1 내지 7의 다양한 변형예에 대하여 설명한다. 도 17 내지 도 19는 실시 형태 1 내지 7의 액정 디스플레이에 있어서의 부트스트랩 콘덴서의 평면 모식도이다. 도 17 내지 도 19는 각각 부트스트랩 콘덴서 CAP, 콘덴서 부분 CAP (1), 또는 콘덴서 부분 CAP (2)를 나타내고 있다.

실시 형태 1 내지 7에 있어서, 부트스트랩 콘덴서에 형성되는 개구부의 형상 및 배열은 특별히 한정되지 않으며, 예를 들어, 도 17에 도시한 바와 같이, 개구부(31a, 32a, 35a 및 36a)는 상하 및 좌우로 배열되어 있어도 된다. 또한, 제1 전극(31, 35)에는, 적어도 하나의 절결부가 형성되어 있어도 되며, 제2 전극(32, 36)에는, 이 절결부에 대응하여 적어도 하나의 절결부가 형성되어 있어도 된다. 예를 들어, 도 18 및 도 19에 도시한 바와 같이, 제1 전극(31, 35)에는, 서로 평행한 슬릿형의 복수의 절결부(31b, 35b)가 형성되어 있어도 되고, 제2 전극(32, 36)에는, 절결부(31b, 35b)에 대응하여 슬릿형의 복수의 절결부(32b, 36b)가 형성되어 있어도 된다. 절결부(32b, 36b)는, 서로 평행하게 배치되어 있으며, 각 절결부(32b, 36b)는, 대응하는 절결부(31b, 36b)와 대향하고 있다. 또한, 부트스트랩 콘덴서에는, 개구부와 절결부가 혼재되어 있어도 된다. 또한, 개구부와 절결부가 서로 대향하고 있어도 된다.

각 개구부 및 절결부의 수 및 사이즈와, 제1 및 제2 전극의 각 선형 부분의 폭은 특별히 한정되지 않으며, 적절히 설정할 수 있다. 단, 광경화형 시일재 및 광·열 병용형 시일재를 충분히 경화시키는 관점에서는, 각 개구부 및 절결부의 폭은 5㎛ 이상이 바람직하고, 10㎛ 이상이 보다 바람직하며, 각 선형 부분의 폭은 40㎛ 이하가 바람직하고, 10㎛ 이하가 보다 바람직하다.

또한, 실시 형태 1 내지 7에서는, 출력 트랜지스터 Tr1과, 부트스트랩 콘덴서 CAP 또는 콘덴서 부분 CAP (1) 사이에 간극을 설치하고, 이들을 짧은 배선에서 서로 접속한 구조에 대하여 설명하였지만, 시일 및 시일 도포 영역의 에지 위치에 따라서는, 이들 사이에는 간극이 없어도 되고, 이들은 서로 일체적으로 형성되어 있어도 된다. 예를 들어, 게이트 전극(41)과 제1 전극(31) 사이에는 간극이 없어도 되고, 제2 전극(32)과, 거기에 인접하는 소스 전극(45)의 빗살부의 사이에는 간극이 없어도 된다. 전자의 구조에 의하면, 간극의 분만큼 투광부의 면적을 확보할 수 있으므로, 실시 형태 1에서 설명한 효과, 예를 들어 시일의 상태를 용이하게 검사할 수 있는 등의 효과나 시일재를 충분히 경화시키는 등의 효과를 더 효과적으로 발휘할 수 있다. 한편, 후자의 구조에 의하면, 더 한층의 협프레임화가 가능하다.

또한, 각 TFT의 반도체 재료는 특별히 한정되지 않으며, 적절히 선택할 수 있다. 예를 들어, 실리콘 등의 14족 원소의 반도체, 산화물 반도체 등을 들 수 있다. 또한, 각 TFT의 반도체 재료 결정성은 특별히 한정되지 않으며, 단결정, 다결정, 비정질, 또는 미결정이어도 되고, 이들 2종 이상의 결정 구조를 포함하여도 된다. 그러나, 출력 트랜지스터가 아몰퍼스 실리콘을 포함하는 경우, 그 구동 능력을 크게 하는 관점에서, 출력 트랜지스터의 채널 폭과, 부트스트랩 콘덴서의 사이즈는 특히 커진다. 따라서, 출력 트랜지스터가 아몰퍼스 실리콘을 포함하는 경우에, 시일의 상태를 용이하게 검사할 수 있는 등의 효과나 시일재를 충분히 경화시키는 등의 효과를 현저하게 발휘할 수 있다. 또한, 산화물 반도체는, 인듐(In), 갈륨(Ga), 아연(Zn), 알루미늄(Al) 및 실리콘(Si)으로 이루어지는 군에서 선택되는 적어도 1종의 원소와, 산소(O)를 포함하는 것이 바람직하고, In, Ga, Zn 및 O를 포함하는 것이 보다 바람직하다.

또한, 실시 형태 1 내지 7에 있어서, 투광부(개구부 및/또는 절결부)가 형성되는 부트스트랩 콘덴서의 수와 배치 장소는 특별히 한정되지 않으며, 적절히 설정할 수 있다. 즉, 적어도 하나의 부트스트랩 콘덴서에 투광부를 형성하면 되고, 모든 부트스트랩 콘덴서가 투광부를 포함하여도 되며, 일부의 부트스트랩 콘덴서만이 투광부를 포함하고 있어도 된다. 단, 전술한 효과를 특히 효과적으로 발휘하는 관점에서는, 모든 부트스트랩 콘덴서에 투광부(개구부 및/또는 절결부)를 형성하는 것이 바람직하다.

또한, 실시 형태 1 내지 7에 있어서, 각 게이트 드라이버의 소자 및 배선의 종류는, 출력 트랜지스터 및 부트스트랩 콘덴서를 제외하고, 특별히 한정되지 않으며, 적절히 결정할 수 있다.

또한, 실시 형태 1 내지 7에서는, 액정 디스플레이에 대하여 설명하였지만, 본 발명에 따른 표시 장치는, 출력 트랜지스터 및 부트스트랩 콘덴서를 포함하는 시프트 레지스터를 구비하는 표시 장치이면 되며, 액정 디스플레이에 특별히 한정되지 않는다. 예를 들어, 마이크로 캡슐형 전기 영동 방식의 전자 페이퍼나, 유기 또는 무기 EL 디스플레이 등이어도 된다.

(실시 형태 8)

이하에 액티브 매트릭스형 유기 EL 디스플레이에 관한 실시 형태 8을 나타낸다.

도 20은 실시 형태 8의 액티브 매트릭스형 유기 EL 디스플레이에 포함되는 단위 화소(화소 또는 서브 화소)의 회로 구성을 나타내는 회로도이다. 도 20에 도시한 바와 같이, 이 화소 회로에는, 6개의 화소용 트랜지스터 Tr11 내지 Tr16과, 1개의 유기 EL 소자(161)가 설치되어 있다. 트랜지스터 Tr13은 상기 실시 형태 (C)에 있어서의 제2 화소용 트랜지스터에 상당하고, 트랜지스터 Tr16은 상기 실시 형태 (B)에 있어서의 화소용 트랜지스터와, 상기 실시 형태(C)에 있어서의 제1 화소용 트랜지스터에 상당한다.

트랜지스터 Tr11은 버스 라인(115: 이하, '초기화 신호선'이라고도 함)으로부터 입력되는 신호(초기화 신호)에 응답하여, 소정의 전위로 설정된 배선(120: 이하, '초기화 전압선'이라고도 함)을 개재하여 콘덴서 C의 전하를 방전시킨다. 그 결과, 트랜지스터 Tr14의 게이트 전압이 초기화된다.

트랜지스터 Tr12는 트랜지스터 Tr14의 임계값 전압의 변동을 보상한다.

트랜지스터 Tr13은 게이트 버스 라인(113)으로부터 입력되는 게이트 신호(주사 신호)에 응답하여, 데이터 버스 라인(112)으로부터 입력되는 데이터 신호의 스위칭을 행한다. 게이트 버스 라인(113)은, 상기 실시 형태 (C)에 있어서의 제1 버스 라인에 상당한다. 또한, 데이터 신호란, 외부로부터 입력된 화상 신호에 기초하여 디스플레이 또는 데이터 드라이버에서 생성된 신호이며, 단위 화소의 계조 데이터를 포함하고 있다.

트랜지스터 Tr14는 트랜지스터 Tr13을 개재하여 입력되는 데이터 신호에 응답하여, 유기 EL 소자(161)에 공급되는 전류량을 제어한다.

트랜지스터 Tr15는 버스 라인(121: 이하, '발광 제어선'이라고도 함)으로부터 입력되는 신호에 응답하여, 소정의 전위로 설정된 배선(122: 이하, '양극측 전원선'이라고도 함)으로부터 트랜지스터 Tr14에 공급되는 전류의 스위칭을 행한다. 발광 제어선(121)은, 상기 실시 형태 (B)에 있어서의 버스 라인에 상당한다.

트랜지스터 Tr16은 발광 제어선(121)으로부터 입력되는 신호에 응답하여, 트랜지스터 Tr14를 개재하여 유기 EL 소자(161)에 공급되는 전류의 스위칭을 행한다.

콘덴서 C는, 트랜지스터 Tr14에 인가된 게이트 전압을 유지하기 위해 설치되어 있다.

유기 EL 소자(161)는, 트랜지스터 Tr15, 트랜지스터 Tr14 및 트랜지스터 Tr16을 개재하여 공급된 전류에 대응한 휘도로 발광한다. 유기 EL 소자(161)의 양극은, 트랜지스터 Tr16의 드레인에 접속되고, 유기 EL 소자(161)의 음극은, 소정의 전위로 설정된 배선(123: 이하, '음극측 전원선'이라고도 함)에 접속되어 있다. 유기 EL 소자(161)로서는, 일반적인 것을 이용할 수 있다.

또한, 본 실시 형태에서는, 트랜지스터 Tr11 내지 Tr6으로서, p 채널형 TFT를 사용한 예를 나타내고 있다.

도 21은 실시 형태 8의 액티브 매트릭스형 유기 EL 디스플레이에 포함되는 유기 EL 기판의 평면 모식도이다. 유기 EL 기판은, 상기 제1 기판에 대응한다. 도 21에 도시한 바와 같이, 초기화 전압선(120), 게이트 버스 라인(113) 및 발광 제어선(121)은 행 방향으로 연장되어 있다. 양극측 전원선(122) 및 데이터 버스 라인(112)은 열 방향으로 연장되어 있다. 또한, 행 방향으로 인접하는 양극측 전원선(122)은, 표시 영역(107) 내에서 서로 접속되어도 된다.

표시 영역(107) 밖에는, 게이트 버스 라인(113)용 구동 회로와, 발광 제어선(121)용 구동 회로가 설치되어 있다. 예를 들어, 도 21에 도시한 바와 같이, 표시 영역(107)의 좌측에 게이트 버스 라인(113)용 구동 회로(113D)를 설치하고, 표시 영역(107)의 우측에 발광 제어선(121)용 구동 회로(121D)를 설치하여도 된다. 또한, 표시 영역(107)의 좌우 양측에 각각 게이트 버스 라인(113)용 구동 회로를 설치하고, 이들 외측(즉 표시 영역(107)으로부터 더 먼 위치)에 각각 발광 제어선(121)용 구동 회로를 설치하여도 된다. 이 경우, 발광 제어선(121)은, 게이트 버스 라인(113)용 구동 회로 내를 통과하여, 발광 제어선(121)용 구동 회로에 접속된다.

초기화 신호선(115)은, 도 21에서는 도시를 생략하였지만, 초기화 전압선(120) 등의 버스 라인과 마찬가지로 행 방향으로 연장되어 있으며, 인접한 행의 화소용 게이트 버스 라인(113)에 접속되어도 되고, 초기화 신호선(115)에 전용으로 설치된 구동 회로(이하, '초기화 신호선용 구동 회로'라고도 함)에 접속되어도 된다.

전술한 구동 회로는 각각 복수의 단위 회로를 다단 접속하여 구성된 시프트 레지스터를 포함할 수 있다.

초기화 전압선(120) 및 양극측 전원선(122)은, 각각 표시 영역(107) 밖에서, 배선(초기화 전압선용 간배선)(120W), 및 배선(양극 전원선용 간배선)(122W)에 접속되어 있다. 모든 유기 EL 소자(161)의 음극은, 표시 영역(107) 내에서 서로 접속되어 있으며, 표시 영역(107) 밖에서 음극측 전원선(123)에 접속되어 있다.

다음으로, 본 실시 형태의 액티브 매트릭스형 유기 EL 디스플레이의 구동 방법에 대하여 설명한다.

각 행의 화소에는, 1 프레임 내에, 초기화 기간, 기입 기간 및 발광 기간의 3개의 기간(단계)이 이 순서대로 설정되어 있다.

우선, 초기화 기간에서는, 초기화 신호선(115)으로부터 입력되는 온 신호에 의해 트랜지스터 Tr11을 온 상태로 하고, 초기화 전압선(120)을 개재하여 콘덴서 C의 전하를 방전한다. 이에 의해, 트랜지스터 Tr14의 게이트 전압이 초기화된다.

다음으로, 기입 기간에서는, 게이트 버스 라인(113)으로부터 입력되는 온 신호에 따라서, 데이터 버스 라인(112)으로부터 입력되는 계조 데이터를 트랜지스터 Tr14에 기입한다. 이때, 트랜지스터 Tr14의 게이트 전압은, 데이터 버스 라인(112)으로부터 입력되는 전압보다 트랜지스터 Tr14의 임계값 전압분만큼 낮은 값으로 된다. 또한, 콘덴서 C에도 트랜지스터 Tr14의 게이트 전위에 대응한 전하가 충전된다.

발광 기간에서는, 발광 제어선(121)으로부터 입력되는 온 신호에 의해 트랜지스터 Tr15 및 트랜지스터 Tr16을 온 상태로 하고, 트랜지스터 Tr14의 게이트 전압에 따른 전류량의 전류를 유기 EL 소자(161)에 공급한다. 이 결과, 유기 EL 소자(161)가 발광한다.

이상의 3단계를, 각 행마다 반복함으로써 표시를 행한다.

일반적인 유기 EL 소자는, 수분이나 산소 등에 의해 열화되기 쉽다. 따라서, 유기 EL 소자(161)의 보호를 위해서, 상기 제2 기판에 대응하고, 유기 EL 기판에 대향하는 대향 기판을 설치하고, 또한 유기 EL 기판과 대향 기판의 사이에 시일을 설치하고 있다. 이에 의해, 양 기판의 사이를 밀폐하고 있다. 시일의 재료로서는, 예를 들어 프릿 유리 등을 들 수 있다. 또한, 양 기판의 접착 강도를 향상시키는 관점에서, 시일은, 프릿 유리가 경화한 부분과, 수지가 경화한 부분을 포함하여도 된다. 이 수지 부분은, 프릿 유리 부분의 내측 및 외측(즉, 표시 영역측 및 기판의 에지측) 중 어느 한쪽 또는 양쪽에 설치된다. 수지의 구체예로서는, 예를 들어 광경화성 및/또는 열경화성의 에폭시 수지, 광경화성 및/또는 열경화성의 아크릴 수지, 이와 같은 수지를 포함하는 조성물 등을 들 수 있다.

본 발명에 따른 표시 장치에 있어서의 시프트 레지스터는, 전술한 게이트 버스 라인(113)용 구동 회로, 발광 제어선(121)용 구동 회로, 및 초기화 신호선용 구동 회로에 적용 가능하다. 즉, 이들 구동 회로는, 실시 형태 1 내지 7에서 설명한, 출력 트랜지스터와, 투광부(개구부 및/또는 절결부)가 형성된 부트스트랩 콘덴서를 포함할 수 있다. 그로 인해, 본 실시 형태에 있어서도, 실시 형태 1에서 설명한 효과, 예를 들어 시일의 상태를 용이하게 검사할 수 있는 등의 효과나 시일재를 충분히 경화시키는 등의 효과를 발휘할 수 있다.

또한, 실시 형태 1 내지 8은 서로 조합되어도 되며, 예를 들어 서로 다른 구조의 부트스트랩 콘덴서를 동일한 시프트 레지스터 내에 형성하여도 되고, 복수의 시프트 레지스터가 서로 다른 구조의 부트스트랩 콘덴서를 포함하고 있어도 된다.

또한, 실시 형태 1 내지 7의 변형예를 실시 형태 8에 적용하여도 된다. 예를 들어, 실시 형태 8에 있어서, 부트스트랩 콘덴서에 설치되는 각 개구부 및 절결부의 폭은, 5㎛ 또는 10㎛ 이상이어도 되고, 각 선형 부분의 폭은, 40㎛ 또는 10㎛ 이하이어도 된다. 또한, 각 TFT의 반도체 재료는 특별히 한정되지 않으며, 예를 들어, 실리콘 등의 14족 원소의 반도체, 산화물 반도체 등을 들 수 있다. 또한, 각 TFT의 반도체 재료 결정성은 특별히 한정되지 않으며, 단결정, 다결정, 비정질, 또는, 미결정이어도 되고, 이들 2종 이상의 결정 구조를 포함하여도 된다. 또한, 실시 형태 1 내지 7과 마찬가지의 관점에서, 실시 형태 8에 있어서, 출력 트랜지스터는, 아몰퍼스 실리콘을 포함하여도 된다. 또한, 산화물 반도체는, In, Ga, Zn, Al 및 Si으로 이루어지는 군에서 선택되는 적어도 1종의 원소와, O를 포함하는 것이 바람직하고, In, Ga, Zn 및 O를 포함하는 것이 보다 바람직하다. 또한, 실시 형태 8에 있어서도, 투광부(개구부 및/또는 절결부)가 형성되는 부트스트랩 콘덴서의 수와 배치 장소는 특별히 한정되지 않으며, 예를 들어 모든 부트스트랩 콘덴서가 투광부를 포함하여도 되고, 일부의 부트스트랩 콘덴서만이 투광부를 포함하고 있어도 된다.

1: 액정 패널
2: 표시부
3: 화소
4: 화소용 TFT
5: 소스 버스 라인용 구동 회로(소스 드라이버)
6a, 6b: 게이트 버스 라인용 구동 회로(게이트 드라이버)
7, 107: 표시 영역
8: 프레임 영역
9: 화소 전극
10: 어레이 기판
10a: 에지
11: 절연 기판
12, S1 내지 Sm: 소스 버스 라인
13, 113, G1 내지 Gn: 게이트 버스 라인
14: 코먼 전이용 전극
16: 공통 간배선
17: 코먼 버스 라인
18, 19: 인출선
25: 입력 배선
26, 27, 28, 29, 30: 단자
31, 35: 제1 전극
31a, 32a, 35a, 36a: 개구부
31b, 32b, 35b, 36b: 절결부
32, 36: 제2 전극
33: 제3 전극
34: 콘택트 홀
41: 게이트 전극
42: 게이트 절연막
43: i층(반도체 활성층)
44: n+층
45: 소스 전극
46: 드레인 전극
47, 48: 절연막
50: 대향 기판
51: 절연 기판
52: 블랙 매트릭스(BM)
61: 액정층
62: 시일
63: 시일 도포 영역
71: 화소 어레이
72: 표시 제어 회로
73a, 73b: 시프트 레지스터
74 내지 76: 배선
77: 제어 소자 영역
78: 배선군
112: 데이터 버스 라인
113D: 게이트 버스 라인용 구동 회로
115: 초기화 신호선
120: 초기화 전압선
120W: 초기화 전압선용 간배선
121: 발광 제어선
121D: 발광 제어선용 구동 회로
122: 양극측 전원선
122W: 양극 전원선용 간배선
123: 음극측 전원선
161: 유기 EL 소자
Pij: 화소 회로
SR1 내지 SRn: 단위 회로
INa, INb: 입력 단자
CKA, CKB: 클럭 단자
VSS: 전원 단자
OUT: 출력 단자
Tr1 내지 Tr4, Tr11 내지 Tr16: 트랜지스터
CAP: 부트스트랩 콘덴서
CAP (1), CAP (2): 콘덴서 부분
C: 콘덴서

Claims (11)

1. 제1 기판과, 상기 제1 기판에 대향하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 설치된 시일을 구비하는 표시 장치로서,
   상기 제1 기판은, 절연 기판과, 상기 절연 기판 위에 모놀리식으로 형성된 시프트 레지스터와, 복수의 버스 라인을 포함하고,
   상기 시프트 레지스터는, 다단 접속된 복수의 단위 회로를 포함하고,
   상기 복수의 단위 회로는 각각 클럭 신호가 입력되는 클럭 단자와, 대응하는 버스 라인에 접속되고, 출력 신호가 출력되는 출력 단자와, 소스 및 드레인의 한쪽이 상기 클럭 단자에 접속되고, 상기 소스 및 상기 드레인의 다른 쪽이 상기 출력 단자에 접속된 트랜지스터와, 제1 단자가 상기 트랜지스터의 게이트에 접속되며, 제2 단자가 상기 출력 단자에 접속된 콘덴서를 포함하고,
   상기 콘덴서는, 제1 전극과, 상기 제1 전극 위의 절연층과, 상기 절연층 위의 제2 전극을 포함하며,
   상기 복수의 단위 회로 중 적어도 하나에 있어서, 상기 제1 전극에는 제1 절결부 및 제1 개구부의 적어도 한쪽이 형성되고, 상기 제2 전극에는 상기 제1 절결부 및 상기 제1 개구부의 상기 적어도 한쪽에 대향하는 제2 절결부 및 제2 개구부의 적어도 한쪽이 형성되고,
   상기 트랜지스터는, 상기 콘덴서와 상기 제1 기판의 표시 영역 사이의 영역 내에 배치되고,
   상기 시일은, 상기 트랜지스터 위에 배치되지 않는, 표시 장치.
2. 제1 기판과, 상기 제1 기판에 대향하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 설치된 시일을 구비하는 표시 장치로서,
   상기 제1 기판은, 절연 기판과, 상기 절연 기판 위에 모놀리식으로 형성된 시프트 레지스터와, 복수의 버스 라인을 포함하고,
   상기 시프트 레지스터는, 다단 접속된 복수의 단위 회로를 포함하고,
   상기 복수의 단위 회로는 각각 클럭 신호가 입력되는 클럭 단자와, 대응하는 버스 라인에 접속되고, 출력 신호가 출력되는 출력 단자와, 소스 및 드레인의 한쪽이 상기 클럭 단자에 접속되고, 상기 소스 및 상기 드레인의 다른 쪽이 상기 출력 단자에 접속된 트랜지스터와, 제1 단자가 상기 트랜지스터의 게이트에 접속되며, 제2 단자가 상기 출력 단자에 접속된 콘덴서를 포함하고,
   상기 콘덴서는, 제1 전극과, 상기 제1 전극 위의 절연층과, 상기 절연층 위의 제2 전극을 포함하며,
   상기 복수의 단위 회로 중 적어도 하나에 있어서, 상기 제1 전극에는 제1 절결부 및 제1 개구부의 적어도 한쪽이 형성되고, 상기 제2 전극에는 상기 제1 절결부 및 상기 제1 개구부의 상기 적어도 한쪽에 대향하는 제2 절결부 및 제2 개구부의 적어도 한쪽이 형성되고,
   상기 콘덴서는, 상기 트랜지스터와 상기 제1 기판의 표시 영역 사이의 영역 내에 배치되고,
   상기 트랜지스터는 상기 시일에 덮이고,
   상기 콘덴서의 적어도 일부는, 상기 시일의 아래에 배치되는, 표시 장치.
3. 제1 기판과, 상기 제1 기판에 대향하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 설치된 시일을 구비하는 표시 장치로서,
   상기 제1 기판은, 절연 기판과, 상기 절연 기판 위에 모놀리식으로 형성된 시프트 레지스터와, 복수의 버스 라인을 포함하고,
   상기 시프트 레지스터는, 다단 접속된 복수의 단위 회로를 포함하고,
   상기 복수의 단위 회로는 각각 클럭 신호가 입력되는 클럭 단자와, 대응하는 버스 라인에 접속되고, 출력 신호가 출력되는 출력 단자와, 소스 및 드레인의 한쪽이 상기 클럭 단자에 접속되고, 상기 소스 및 상기 드레인의 다른 쪽이 상기 출력 단자에 접속된 트랜지스터와, 제1 단자가 상기 트랜지스터의 게이트에 접속되며, 제2 단자가 상기 출력 단자에 접속된 콘덴서를 포함하고,
   상기 콘덴서는, 제1 전극과, 상기 제1 전극 위의 절연층과, 상기 절연층 위의 제2 전극을 포함하며,
   상기 복수의 단위 회로 중 적어도 하나에 있어서, 상기 제1 전극에는 제1 절결부 및 제1 개구부의 적어도 한쪽이 형성되고, 상기 제2 전극에는 상기 제1 절결부 및 상기 제1 개구부의 상기 적어도 한쪽에 대향하는 제2 절결부 및 제2 개구부의 적어도 한쪽이 형성되고,
   상기 제2 절결부 및 상기 제2 개구부의 상기 적어도 한쪽의 폭은, 상기 제1 절결부 및 상기 제1 개구부의 상기 적어도 한쪽의 폭보다 큰, 표시 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 시일은, 광경화성을 갖는 재료의 경화물을 포함하는, 표시 장치.
5. 제4항에 있어서,
   상기 재료는, 열경화성을 더 갖는, 표시 장치.
6. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 콘덴서는, 상기 제2 전극 위의 제2 절연층과, 상기 제2 절연층 위의 투명 전극을 더 포함하고,
   상기 투명 전극은 상기 제1 전극에 접속되는, 표시 장치.
7. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 제1 기판은, 표시 영역 내에 설치된 복수의 화소 회로를 포함하고,
   상기 복수의 화소 회로는 각각 화소용 트랜지스터와, 상기 화소용 트랜지스터에 접속된 화소 전극을 포함하고,
   상기 복수의 버스 라인은 각각 대응하는 복수의 화소용 트랜지스터의 게이트에 접속되는, 표시 장치.
8. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 제1 기판은, 표시 영역 내에 설치된 복수의 화소 회로를 포함하고,
   상기 복수의 화소 회로는 각각 화소용 트랜지스터와, 상기 화소용 트랜지스터에 접속된 일렉트로루미네센스 소자를 포함하고,
   상기 복수의 버스 라인은 각각 대응하는 복수의 화소용 트랜지스터의 게이트에 접속되는, 표시 장치.
9. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 복수의 버스 라인은 제1 복수의 버스 라인이며,
   상기 제1 기판은, 표시 영역 내에 설치된 복수의 화소 회로와, 복수의 데이터 버스 라인을 포함하고,
   상기 복수의 화소 회로는 각각 제1 화소용 트랜지스터와, 대응하는 데이터 버스 라인에 접속된 제2 화소용 트랜지스터와, 상기 제1 화소용 트랜지스터에 접속된 일렉트로루미네센스 소자를 포함하고,
   상기 제1 복수의 버스 라인은 각각 대응하는 복수의 제2 화소용 트랜지스터의 게이트에 접속되는, 표시 장치.
10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
11. 제10항에 있어서,
    상기 산화물 반도체는, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는, 표시 장치.

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