KR102670900B1 - 표시 장치 - Google Patents

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Abstract

실시예들에 따르면, 표시 영역과 비표시 영역을 포함하며, 상기 비표시 영역에 위치하는 게이트 구동부를 포함하는 제1 기판; 공통 전극을 포함하며, 상기 제1 기판과 이격되어 위치하는 제2 기판을 포함하며, 상기 게이트 구동부는 서로 다른 클록 신호를 인가하는 제1 클록 배선 및 제2 클록 배선; 상기 제1 클록 배선으로부터 제1 클록 신호를 전달받는 제1 스테이지; 상기 제2 클록 배선으로부터 제2 클록 신호를 전달받는 제2 스테이지; 상기 제1 클록 배선과 상기 제1 스테이지를 연결하는 제1 연결선; 상기 제2 클록 배선과 상기 제2 스테이지를 연결하는 제2 연결선; 상기 제1 클록 배선과 상기 제1 연결선을 전기적으로 연결하는 제1 컨택부; 및 상기 제2 클록 배선과 상기 제2 연결선을 전기적으로 연결하는 제2 컨택부를 포함하며, 상기 공통 전극은 상기 제1 컨택부에 대응하는 제1 오프닝과 상기 제2 컨택부에 대응하는 제2 오프닝을 가지며, 상기 제1 오프닝의 크기와 상기 제2 오프닝의 크기는 서로 다르다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 기판 위에 집적되어 있는 게이트 구동부를 포함하는 표시 장치에 관한 것이다.
표시 장치가 개발됨에 따라 다양한 표시 장치가 사용되고 있으며, 대표적으로는 액정 표시 장치나 유기 발광 표시 장치가 있다.
액정 표시 장치는 현재 사용되는 다양한 표시 장치 중 하나로 사용되고 있다. 이러한 액정 표시 장치는 액정 분자를 투과한 빛의 투과율을 조절하여 계조를 표시한다.
액정 표시 장치에서는 복수의 화소를 선택하기 위하여 게이트 신호를 출력하는 게이트 구동부를 포함한다. 게이트 구동부는 복수의 스테이지를 포함하며, 각 스테이지는 클록 신호를 인가 받아 동작한다. 각 스테이지 및 클록 신호를 인가하는 클록 배선은 기판 위에 화소와 함께 형성되어 있다.
실시예들은 각 스테이지가 연결되는 클록 배선이 달라 발생하는 커패시턴스의 차이를 일정 수준 이하로 하여 각 스테이지에서 출력되는 게이트 신호가 일정하도록 하는 표시 장치를 제공하기 위한 것이다.
실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하며, 상기 비표시 영역에 위치하는 게이트 구동부를 포함하는 제1 기판; 공통 전극을 포함하며, 상기 제1 기판과 이격되어 위치하는 제2 기판을 포함하며, 상기 게이트 구동부는 서로 다른 클록 신호를 인가하는 제1 클록 배선 및 제2 클록 배선; 상기 제1 클록 배선으로부터 제1 클록 신호를 전달받는 제1 스테이지; 상기 제2 클록 배선으로부터 제2 클록 신호를 전달받는 제2 스테이지; 상기 제1 클록 배선과 상기 제1 스테이지를 연결하는 제1 연결선; 상기 제2 클록 배선과 상기 제2 스테이지를 연결하는 제2 연결선; 상기 제1 클록 배선과 상기 제1 연결선을 전기적으로 연결하는 제1 컨택부; 및 상기 제2 클록 배선과 상기 제2 연결선을 전기적으로 연결하는 제2 컨택부를 포함하며, 상기 공통 전극은 상기 제1 컨택부에 대응하는 제1 오프닝과 상기 제2 컨택부에 대응하는 제2 오프닝을 가지며, 상기 제1 오프닝의 크기와 상기 제2 오프닝의 크기는 서로 다르다.
상기 제1 클록 배선 및 상기 제2 클록 배선은 게이트 도전층에 형성될 수 있다.
상기 제1 연결선 및 상기 제2 연결선은 데이터 도전층에 형성될 수 있다.
상기 제1 컨택부 및 상기 제2 컨택부는 화소 전극층에 형성될 수 있다.
상기 게이트 도전층 및 상기 데이터 도전층의 사이에 위치하는 제1 절연막 및 상기 데이터 도전층과 상기 화소 전극층 사이에 위치하는 제2 절연막을 더 포함하며, 상기 제1 절연막 및 상기 제2 절연막에는 상기 제1 클록 배선의 일부, 상기 제2 클록 배선의 일부, 상기 제1 연결선의 일부 및 상기 제2 연결선의 일부를 각각 노출시키는 복수의 오프닝이 형성되어 있으며, 상기 제1 컨택부는 상기 제1 절연막 및 상기 제2 절연막에 상기 제1 클록 배선의 일부 및 상기 제1 연결선의 일부를 노출시키는 상기 오프닝을 통하여 상기 제1 클록 배선 및 상기 제1 연결선을 연결하며, 상기 제2 컨택부는 상기 제1 절연막 및 상기 제2 절연막에 상기 제2 클록 배선의 일부 및 상기 제2 연결선의 일부를 노출시키는 상기 오프닝을 통하여 상기 제2 클록 배선 및 상기 제2 연결선을 연결할 수 있다.
상기 제1 오프닝은 상기 제1 컨택부보다 평면상 면적이 크고, 상기 제2 오프닝은 상기 제2 컨택부보다 평면상 면적이 크며, 상기 공통 전극은 상기 제1 컨택부 및 상기 제2 컨택부와 평면상 중첩하지 않을 수 있다.
상기 제1 연결선 및 상기 제2 연결선의 하부에 위치하는 반도체층을 더 포함할 수 있다.
상기 제1 연결선은 제1 방향으로 연장되다가 꺾여 상기 제1 클록 배선과 중첩하도록 형성되며, 상기 제2 연결선은 상기 제1 방향으로 연장되다가 꺾여 상기 제2 클록 배선과 중첩하도록 형성될 수 있다.
상기 제1 클록 배선 및 상기 제2 클록 배선에는 오프닝이 형성되어 있어 빛이 투과될 수 있다.
상기 제1 클록 신호 및 상기 제2 클록 신호는 일부 구간이 중첩할 수 있다.
상기 제1 오프닝의 크기와 상기 제2 오프닝의 크기는 상기 제1 클록 배선이 상기 제1 스테이지로부터 떨어져 있는 제1 거리 및 상기 제2 클록 배선이 상기 제2 스테이지로부터 떨어져 있는 제2 거리를 비교하여, 상기 제1 거리가 긴 경우 상기 제1 오프닝의 크기가 크며, 상기 제2 거리가 긴 경우 상기 제2 오프닝의 크기가 클 수 있다.
상기 제1 연결선 또는 상기 제2 연결선 중 적어도 하나는 추가 저항부를 가지며, 상기 추가 저항부는 상기 제1 거리 및 상기 제2 거리의 차이에 따른 상기 제1 연결선의 길이 및 상기 제2 연결선의 길이 차이를 일정하게 할 수 있다.
상기 게이트 구동부는 서로 다른 클록 신호를 인가하는 제3 클록 배선; 상기 제3 클록 배선으로부터 제3 클록 신호를 전달받는 제3 스테이지; 상기 제3 클록 배선과 상기 제3 스테이지를 연결하는 제3 연결선; 및 상기 제3 클록 배선과 상기 제3 연결선을 전기적으로 연결하는 제3 컨택부를 더 포함하며, 상기 공통 전극은 상기 제3 컨택부에 대응하는 제3 오프닝을 더 가지며, 상기 제3 오프닝의 크기는 상기 제1 오프닝의 크기 또는 상기 제2 오프닝의 크기와 동일할 수 있다.
상기 게이트 구동부는 서로 다른 클록 신호를 인가하는 제3 클록 배선 및 제4 클록 배선; 상기 제3 클록 배선으로부터 제3 클록 신호를 전달받는 제3 스테이지; 상기 제4 클록 배선으로부터 제4 클록 신호를 전달받는 제4 스테이지; 상기 제3 클록 배선과 상기 제3 스테이지를 연결하는 제3 연결선; 상기 제4 클록 배선과 상기 제4 스테이지를 연결하는 제4 연결선; 상기 제3 클록 배선과 상기 제3 연결선을 전기적으로 연결하는 제3 컨택부; 및 상기 제4 클록 배선과 상기 제4 연결선을 전기적으로 연결하는 제4 컨택부를 더 포함하며, 상기 제1 오프닝은 상기 제1 컨택부 및 상기 제3 컨택부에 대응하고, 상기 제2 오프닝은 상기 제2 컨택부 및 상기 제4 컨택부에 대응할 수 있다.
실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하며, 상기 비표시 영역에 위치하는 게이트 구동부를 포함하는 제1 기판; 공통 전극을 포함하며, 상기 제1 기판과 이격되어 위치하는 제2 기판을 포함하며, 상기 게이트 구동부는 복수의 클록 신호를 인가하는 복수의 클록 배선; 상기 클록 배선으로부터 상기 클록 신호를 전달받는 복수의 스테이지; 및 상기 스테이지 각각과 상기 복수의 클록 배선 중 하나를 전기적으로 연결하기 위하여 연장되어 있는 복수의 연결선을 포함하며, 상기 공통 전극은 상기 복수의 연결선과 상기 복수의 클록 배선이 각각 전기적으로 연결되는 부분에 대응하는 위치에 복수의 오프닝을 가지며, 상기 복수의 오프닝 중 적어도 두 오프닝의 크기는 상기 스테이지와 상기 두 오프닝 간의 거리가 멀수록 크다.
상기 복수의 클록 배선은 복수의 클록 신호를 전달하는 제1 클록 배선과 상기 복수의 클록 신호와 역위상인 클록바 신호를 전달하는 제2 클록 배선을 포함할 수 있다.
상기 총 클록 배선의 수는 8개, 12개 또는 16개일 수 있다.
상기 게이트 구동부는 저전압 배선 및 시작 신호 배선을 더 포함할 수 있다.
상기 시작 신호 배선의 수는 상기 클록 배선 수의 반일 수 있다.
상기 복수의 연결선은 복수의 추가 저항부를 더 포함하며, 상기 복수의 연결선이 연결하는 상기 클록 배선이 상기 스테이지와 거리가 가까울수록 더 긴 길이의 추가 저항부를 가질 수 있다.
실시예들에 따르면, 공통 전극에 형성되는 오프닝의 크기 차이로 인하여 각 스테이지에 연결되는 클록 배선 연결부와 공통 전극이 가지는 커패시턴스의 차이가 일정 수준 이하의 값을 가진다. 그 결과 일부 스테이지로 입력되는 클록 신호가 지연되지 않아 모든 스테이지에서 일정한 게이트 신호를 출력한다.
도 1은 실시예에 따른 표시 장치의 평면도이다.
도 2는 게이트 구동부의 복수의 스테이지와 배선부의 각 배선의 연결 관계를 도시한 블록도이다.
도 3는 도 2의 게이트 구동부에 인가되는 클록 신호를 도시한 파형도이다.
도 4는 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이다.
도 5은 도 4에서 도시된 4개의 클록 배선 연결부의 단면도이다.
도 6은 실시예에 따른 스테이지의 등가 회로도이다.
도 7은 도 6의 스테이지의 입력 신호 및 출력 신호를 보여주는 파형도이다.
도 8은 게이트 구동부의 복수의 스테이지와 배선부의 각 배선의 연결 관계를 도시한 블록도이다.
도 9는 도 8의 게이트 구동부에 인가되는 클록 신호를 도시한 파형도이다.
도 10은 스테이지의 입력 신호 및 출력 신호를 보여주는 파형도이다.
도 11은 또 다른 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이다.
도 12는 도 11에서 도시된 6개의 클록 배선 연결부의 단면도이다.
도 13은 또 다른 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이다.
도 14는 도 13에서 도시된 4개의 클록 배선 연결부의 단면도이다.
도 15는 또 다른 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이다.
도 16는 도 15에서 도시된 6개의 클록 배선 연결부의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 실시예에 따른 표시 장치의 평면도이다.
실시예에 따른 표시 장치는 표시 패널(DP), 게이트 구동부(100), 데이터 구동부(200) 및 신호 제어부(300)를 포함한다.
표시 패널(DP)은 액정 표시 패널이며, 제1 기판(DS1; 이하 하부 기판이라고도 함), 제1 기판(DS1)과 이격된 제2 기판(DS2; 이하 상부 기판이라고도 함) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층을 포함한다. 평면 상에서, 표시 패널(DP)은 복수의 화소(PX11~PXnm)에 의하여 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)으로 구분된다. 표시 영역(DA)은 제1 기판(DS1), 제2 기판(DS2) 및 액정층을 모두 포함하며, 비표시 영역(NDA)는 이들 중 적어도 하나를 포함하지 않을 수 있다.
표시 패널(DP)은 제1 기판(DS1) 상의 복수의 게이트선(GL1~GLn) 및 게이트선(GL1~GLn)과 교차하는 복수의 데이터선(DL1~DLm)을 포함한다. 복수의 게이트선(GL1~GLn)은 게이트 구동부(100)에 연결되어 있다. 복수의 데이터선(DL1~DLm)은 데이터 구동부(200)에 연결되어 있다. 도 1에는 복수의 게이트선(GL1~GLn) 중 일부(GL1, GLn)와 복수의 데이터선(DL1~DLm) 중 일부(DL1, DLm)만이 도시되어 있다.
복수의 게이트선(GL1~GLn) 및 복수의 데이터선(DL1~DLm) 각각은 복수의 화소(PX11~PXnm)와 연결되어 있다. 도 1의 실시예에서는 하나의 게이트선 및 하나의 데이터선이 하나의 화소와 연결된 구조가 도시되어 있지만, 이에 한정되지 않는다. 도 1에는 복수의 화소(PX11~PXnm) 중 일부(PX11, PX1m, PXn1, PXnm)만이 도시되었다.
복수의 화소(PX11~PXnm)는 표시하는 컬러에 따라 복수의 그룹들로 구분될 수 있다. 복수의 화소(PX11~PXnm)는 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드(red), 그린(green) 및 블루(blue)를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우(yellow), 시안(cyan), 마젠타(magenta), 화이트(white) 등 다양한 색상을 더 포함할 수 있다.
게이트 구동부(100) 및 데이터 구동부(200)는 신호 제어부(300)로부터 제어 신호를 수신한다. 신호 제어부(300)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제어부(300)는 외부의 그래픽 제어부(미도시) 등으로부터 영상 데이터 및 제어 신호(동기 신호, 클록 신호, 인에이블 신호 등)를 수신한다. 수신한 제어 신호 중 일부는 게이트 구동부(100)로 전달되며, 또 다른 일부 제어 신호 및 영상 데이터는 데이터 구동부(200)로 전달된다.
먼저, 게이트 구동부(100)는 신호 제어부(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호를 생성하고, 게이트 신호를 복수의 게이트선(GL1~GLn)에 출력한다. 게이트 구동부(100)는 제1 기판(DS1) 위에 박막공정을 통해 복수의 화소(PX11~PXnm)와 동일한 공정으로 형성될 수 있다. 예컨대, 게이트 구동부(100)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장될 수 있다.
도 1은 복수의 게이트선(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동부(100)를 예시적으로 도시하였다. 하지만, 다른 실시예에서 표시 장치는 2개의 게이트 구동 회로들을 포함할 수 있다. 2개의 게이트 구동 회로들 중 하나는 복수의 게이트선(GL1~GLn)의 좌측 말단에 연결되고, 다른 하나는 복수의 게이트선(GL1~GLn)의 우측 말단에 연결될 수 있다. 또한, 2개의 게이트 구동 회로들 중 하나는 홀수 번째 게이트선들에 연결되고, 다른 하나는 짝수 번째 게이트선들에 연결될 수 있다.
한편, 데이터 구동부(200)는 영상 데이터를 데이터 전압으로 변경하여 타이밍에 맞추어 각 데이터선(DL1~DLm)에 출력한다. 데이터 구동부(200)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동부(200)는 계조 전압들을 데이터 전압들로써 복수의 데이터선(DL1~DLm)에 출력한다.
데이터 전압들은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 구간들 동안 데이터선들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들의 극성은 액정의 열화를 방지하기 위하여 적어도 한 프레임 또는 적어도 한 라인 단위로 반전될 수 있다. 데이터 구동부(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동부(200)는 구동 칩(200A) 및 구동 칩(200A)을 실장하는 연성 회로 기판(200B)을 포함할 수 있다. 연성 회로 기판(200B)은 메인 회로 기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수의 구동 칩(200A)은 복수의 데이터선(DL1~DLm) 중 대응하는 데이터선에 대응하는 데이터 신호들을 처리하여 데이터 전압으로 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동부(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동부(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
추가적으로 액정 표시 패널을 포함하는 액정 표시 장치는 미도시된 한 쌍의 편광층 및 백라이트 유닛을 더 포함할 수 있다.
이하에서는 도 2 및 도 3을 통하여 게이트 구동부의 구조 및 인가되는 클록 신호에 대하여 살펴본다.
도 2는 게이트 구동부의 복수의 스테이지와 배선부의 각 배선의 연결 관계를 도시한 블록도이고, 도 3은 도 2의 게이트 구동부에 인가되는 클록 신호를 도시한 파형도이다.
도 2에 도시된 바와 같이, 게이트 구동부(100)는 복수의 스테이지를 포함한다.
각 스테이지는 출력 단자(OUT), 캐리 단자(CR), 제1 내지 제5 입력 단자(IN1~IN5), 제1 전압 단자(V1), 및 제2 전압 단자(V2)를 포함한다.
각 스테이지는, 도 3에 도시된 바와 같이 서로 상이한 타이밍을 갖는 4개의 클록 신호(CK1'~CK4')가 인가되는 제1 클록 배선(CK1~CK4) 중 하나와, 4개의 클록 신호(CK1'~CK4')에 각각 역위상인 4개의 클록바 신호(CKB1'~CKB4')가 인가되는 제2 클록 배선(CKB1~CKB4)중 하나와 연결되어 있다. 이하에서는 제1 클록 배선(CK1~CK4) 및 제2 클록 배선(CKB1~CKB4)을 합하여 클록 배선이라고도 한다.
예를 들어, 제1 스테이지(ST1)와 제5 스테이지(ST5)에는 클록 신호(CK1')와 클록 신호(CK1')에 역위상인 클록바 신호(CKB1')가 입력될 수 있다. 제1 스테이지(ST1)의 다음 단인 제2 스테이지(ST2)와, 제5 스테이지(ST5)의 다음 단인 제6 스테이지(ST6)에는, 클록 신호(CK1')에 대해서 1/8 주기만큼 어긋나 있는 클록 신호(CK2')와, 클록 신호(CK2')에 역위상인 클록바 신호(CKB2')가 입력될 수 있다. 제2 스테이지(ST2)의 다음 단인 제3 스테이지(ST3)와, 제6 스테이지(ST6)의 다음 단인 제7 스테이지(ST7)에는, 클록 신호(CK1')와 1/4 주기만큼 어긋나 있고, 클록 신호(CK2')와는 1/8 주기만큼 어긋나 있는 클록 신호(CK3')와, 클록 신호(CK3')에 역위상인 클록바 신호(CKB3')가 입력될 수 있다. 제3 스테이지(ST3)의 다음 단인 제4 스테이지(ST4)와, 제7 스테이지(ST7)의 다음 단인 제8 스테이지(ST8)에는, 클록 신호(CK2')와 1/4 주기만큼 어긋나 있고, 클록 신호(CK3')와는 1/8 주기만큼 어긋나 있는 클록 신호(CK4')와, 클록 신호(CK4')에 역위상인 클록바 신호(CKB4')가 입력될 수 있다. 제8 스테이지(ST8) 이후의 스테이지들에도 상기와 같은 방식으로 클록 신호(CK1'~CK4')와 클록바 신호(CKB1'~CKB4') 중 각각 하나씩과 연결된다.
4개의 클록 신호(CK1'~CK4') 중 하나 및 4개의 클록바 신호(CKB1'~CKB4') 중 하나는 각 스테이지의 입력 단자 중 제1 입력 단자(IN1) 또는 제2 입력 단자(IN2)에 각각 입력될 수 있다.
예를 들어, 제1 스테이지(ST1)의 제1 입력 단자(IN1)에는 클록 신호(CK1')가 입력되고, 제2 입력 단자(IN2)에는 클록바 신호(CKB1')가 입력될 수 있다. 제5 스테이지(ST5)의 제1 입력 단자(IN1)에는 클록바 신호(CKB1')가 입력되고, 제2 입력 단자(IN2)에는 클록 신호(CK1')가 입력될 수 있다.
클록 신호(CK1')는 t1에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK2')는 t1보다 늦은 t2에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK3')는 t2보다 늦은 t3에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK4')는 t3보다 늦은 t4에, 대응하는 라이징 에지를 갖는다.
클록바 신호(CKB1')는 t4보다 늦은 t5에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB2')는 t5보다 늦은 t6에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB3')는 t6보다 늦은 t7에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB4')는 t7보다 늦은 t8에, 대응하는 라이징 에지를 갖는다.
클록 신호들(CK1'~CK4')과 클록바 신호들(CKB1'~CKB4')의 듀티비는 50%일 수 있다. 클록바 신호(CKB1')는 클록 신호(CK1')의 반전 신호이고, 클록바 신호(CKB2')는 클록 신호(CK2')의 반전 신호이며, 클록바 신호(CKB3')는 클록 신호(CK3')의 반전 신호이고, 클록바 신호(CKB4')는 클록 신호(CK4')의 반전 신호일 수 있다.
도 3에서 도시하고 있는 바와 같이, 4개의 클록 신호(CK1'~CK4')와 4개의 클록바 신호(CKB1'~CKB4')는 순차적으로 1/8 주기씩 어긋난 파형을 가진다. 4개의 클록 신호(CK1'~CK4')간 및 4개의 클록바 신호(CKB1'~CKB4')간에는 서로 중첩하는 구간이 존재한다. 즉, 서로 동일한 레벨의 전압을 인가하는 구간이 존재한다. 또한, 하지만, 역위상인 클록 신호 및 클록바 신호를 제외하고는 서로 동일한 레벨의 전압을 인가하는 구간이 존재하여 서로 중첩한다.
본 실시예에서는 설명의 편의 상, 스테이지들에 서로 다른 타이밍을 갖는 4개의 클록 신호와 4개의 클록바 신호가 교대로 인가되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 이와는 달리, 스테이지들에 서로 다른 타이밍을 갖는 4개의 클록 신호들이 교대로 인가될 수 있다.
도 2에 도시된 복수의 스테이지(ST1~ST14)는 이전 스테이지로부터 출력되는 캐리 신호와 다음 스테이지들로부터 출력되는 캐리 신호들에 응답하여 동작하는 종속적 연결 관계를 갖는다. 각 스테이지에서는 제3 입력 단자(IN3), 제4 입력 단자(IN4) 및 제5 입력 단자(IN5)를 통하여 본 단 이외의 스테이지로부터 캐리 신호를 입력 받는다. 실시예에 따라서는 제3 입력 단자(IN3), 제4 입력 단자(IN4) 및 제5 입력 단자(IN5) 중 하나 또는 두 개의 입력 단자만을 포함할 수도 있다.
도 2에서는 제3 입력 단자(IN3), 제4 입력 단자(IN4) 및 제5 입력 단자(IN5)의 입력에 대해서는 상세하게 도시하지 않고 있는데, 본 실시예에서는 제3 입력 단자(IN3)를 통하여 4단 앞의 스테이지로부터 캐리 신호를 인가 받을 수 있으며, 제4 입력 단자(IN4)를 통하여 6단 이후의 스테이지로부터 캐리 신호를 인가 받을 수 있고, 제5 입력 단자(IN5)를 통하여 8단 이후의 스테이지로부터 캐리 신호를 인가 받을 수 있다.
본 실시예에서, 복수의 스테이지(ST1~ST14)는 제1 저전압과 제2 저전압을 입력받는다. 예를 들어, 제1 저전압은 제1 전압 단자(V1)에 입력되고, 제2 저전압은 제2 전압 단자(V2)에 입력될 수 있다.
제1 저전압과 제2 저전압은 서로 동일하거나 또는 상이한 전압 레벨을 가질 수도 있다. 예를 들어, 제2 저전압은 제1 저전압보다 낮은 전압 레벨을 갖는다.
실시예들에서, 복수의 스테이지(ST1~ST14)는 복수의 게이트선(GL1~GL14)에 각각 연결되며, 출력 단자(OUT)를 통하여 게이트 신호가 출력되어 연결된 게이트선으로 전달된다.
각 스테이지는 캐리 신호를 출력하는 캐리 단자(CR)를 포함하며, 캐리 단자(CR)에서 출력 되는 캐리 신호는 출력 단자(OUT)에서 출력되는 게이트 신호와 동일한 타이밍을 가지는 신호일 수 있다.
또한, 복수의 스테이지(ST1~ST14)는 대응하는 이전 스테이지로부터 캐리 신호를 입력 받는다. 제1 내지 제4 스테이지(ST1~ST4)는 이전 스테이지의 캐리 신호 대신에 게이트 구동부(100)의 구동을 개시하는 시작 신호들(STV1~STV4)을 입력받는다. 시작 신호들(STV1~STV4)은 순차적으로 이네이블되는 주기적인 신호이다.
이하에서는 도 4 및 도 5를 통하여 복수의 스테이지와 연결되는 클록 배선(클록 신호를 인가하는 제1 클록 배선 및 클록바 신호를 인가하는 제2 클록 배선), 저전압을 인가하는 배선(이하 저전압 배선이라고도 함), 및 시작 신호를 인가하는 배선(이하 시작 신호 배선이라고도 함)이 형성되어 있는 배선부의 구체적인 구조를 살펴본다.
도 4는 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이고, 도 5는 도 4에서 도시된 4개의 제1 클록 배선 연결부의 단면도이다.
도 4를 기초하면, 각 스테이지와 연결되는 4개의 제1 클록 배선(CK1~CK4)과 4개의 제2 클록 배선(CKB1~CKB4), 저전압 배선(VSS) 및 4개의 시작 신호 배선(STV)의 우측에는 각 스테이지가 위치하고 있다.
제1 클록 배선(CK1~CK4), 제2 클록 배선(CKB1~CKB4), 저전압 배선(VSS) 및 시작 신호 배선(STV)은 세로 방향으로 연장되며, 게이트선 및 트랜지스터의 게이트 전극이 형성되는 도전층(이하 게이트 도전층이라 함)과 동일한 층에 형성되어 있다.
도 4에서 제1 클록 배선(CK1~CK4), 제2 클록 배선(CKB1~CKB4), 및 저전압 배선(VSS)에는 4각형의 오프닝이 형성되어 있으며, 오프닝을 통하여 하부에서 UV 등의 빛이 투과되어 배선부의 위에 위치할 수 있는 실링 부재를 UV를 통하여 경화시킬 수 있는 구조를 가진다. 도 4의 실시예에서는 이러한 오프닝은 각 배선이 다른 층의 연결선과 연결되는 부분(클록 배선 연결부)에서는 오프닝이 제외된 구조를 가진다. 하지만, 실시예에 따라서는 클록 배선 연결부에도 오프닝이 형성될 수도 있다.
제1 클록 배선(CK1~CK4) 및 제2 클록 배선(CKB1~CKB4)은 연결선(C1~C8) 및 컨택부(U1~U8)을 통하여 각 스테이지와 연결되어 있다.
연결선(C1~C8)은 트랜지스터의 소스/드레인 전극이 형성되는 도전층(이하 데이터 도전층이라 함)과 동일한 층에 형성되어 있다. 도 4를 참고하면, 연결선(C1~C8)은 가로 방향(제1 방향이라고도 함)으로 연장되다가 연결되는 클록 배선(제1 클록 배선(CK1~CK4), 제2 클록 배선(CKB1~CKB4))에서 세로 방향으로 꺾여 클록 배선과 중첩하는 구조를 가진다.
세로 방향으로 꺾인 연결선(C1~C8)은 컨택부(U1~U8)를 통하여 각 클록 배선(제1 클록 배선(CK1~CK4), 제2 클록 배선(CKB1~CKB4))과 전기적으로 연결되어 있다.
여기서 컨택부(U1~U8)는 화소 전극이 형성되는 층(이하 화소 전극층이라 함)과 동일한 층에 형성되어 있다.
도 5를 참고하면, 게이트 도전층, 데이터 도전층 및 화소 전극층의 사이에는 절연막(IL1, IL2)이 위치한다. 즉, 제1 절연막(IL1)은 게이트 도전층과 데이터 도전층의 사이에 위치하며, 게이트 절연막이라고도 불릴 수 있다. 또한, 제2 절연막(IL2)은 데이터 도전층과 화소 전극층 사이에 위치하며, 유기 절연막이라고도 불릴 수 있다.
두 절연막(IL1, IL2)은 각각 배선(제1 클록 배선(CK1~CK4), 제2 클록 배선(CKB1~CKB4))을 노출시키는 오프닝과 연결선(C1~C8)을 노출시키는 오프닝을 가지며, 노출된 부분이 컨택부(U1~U8)로 연결되어 전기적으로 배선(제1 클록 배선(CK1~CK4), 제2 클록 배선(CKB1~CKB4))과 연결선(C1~C8)이 연결되는 구조를 가진다.
도 5를 참고하면, 데이터 도전층(연결선)의 하부에 반도체층이 더 형성되어 있는데, 이는 데이터 도전층과 반도체층을 반투과 마스크를 사용하여 함께 식각하는 실시예임을 나타낸다. 표시 영역(DA)에서도 데이터 도전층의 하부에 반도체층이 위치한다.
도 5의 구조 중 도 5(A)를 기초로 연결 구조를 구체적으로 설명하면 아래와 같다.
제1 절연막(IL1) 및 제2 절연막(IL2)에는 제1 클록 배선(CK1)의 일부, 제2 클록 배선(CK2)의 일부, 제1 연결선(C1)의 일부 및 제2 연결선(C2)의 일부를 각각 노출시키는 복수의 오프닝이 형성되어 있다. 제1 컨택부(U1)는 제1 절연막(IL1) 및 제2 절연막(IL2)에 제1 클록 배선(CK1)의 일부 및 제1 연결선(C1)의 일부를 노출시키는 오프닝을 통하여 제1 클록 배선(CK1) 및 제1 연결선(C1)을 연결한다. 또한, 제2 컨택부(U2)는 제1 절연막(IL1) 및 제2 절연막(IL2)에 제2 클록 배선(CK2)의 일부 및 제2 연결선(C2)의 일부를 노출시키는 오프닝을 통하여 제2 클록 배선(CK2) 및 제2 연결선(C2)을 연결한다.
또한, 도 5를 참고하면, 제2 기판(DS2)에는 오프닝(O1~O4)이 형성된 공통 전극(CM) 및 차광 부재(BM)가 형성되어 있다. 도 5는 비표시 영역(NDA)의 일부분이므로 차광 부재(BM)가 공통 전극(CM) 및 오프닝(O1~O4)과 중첩하는 구조를 가진다.
한편, 표시 패널(DP)에는 컬러 필터(도시하지 않음)가 포함되어 있는데, 이는 제1 기판(DS1)에 위치하거나 제2 기판(DS2)에 위치할 수 있다. 도 5의 실시예에서는 제1 기판(DS1)에 포함되어 있는 경우로 표시 영역(DA)의 제1 기판(DS1)에는 컬러 필터가 형성되어 있을 수 있다.
도 4 및 도 5를 참고하면, 클록 배선 연결부인 제1 기판(DS1)상의 컨택부(U1~U8)의 위치에 대응하는 제2 기판(DS2)의 공통 전극(CM)의 위치에는 오프닝(O1~O4)이 형성되어 있다. 본 실시예에서 오프닝(O1~O4)은 두 개의 컨택부(U1~U8)마다 하나의 오프닝(O1~O4)이 형성되어 있다. 즉, 제1 컨택부(U1) 및 제2 컨택부(U2)는 좌우로 인접하게 위치하며, 공통 전극(CM)에는 제1 컨택부(U1) 및 제2 컨택부(U2)에 대응하는 부분에 제1 오프닝(O1)이 형성되어 있다. 제1 오프닝(O1)은 제1 컨택부(U1) 및 제2 컨택부(U2)보다 평면상 면적이 크며, 제1 컨택부(U1) 및 제2 컨택부(U2)를 합한 면적보다 클 수 있다. 그 결과 공통 전극(CM)은 평면상 제1 컨택부(U1) 및 제2 컨택부(U2)와 중첩하지 않는다.
제3 컨택부(U3) 및 제4 컨택부(U4)는 좌우로 인접하게 위치하며, 공통 전극(CM)에는 제3 컨택부(U3) 및 제4 컨택부(U4)에 대응하는 부분에 제2 오프닝(O2)이 형성되어 있다. 제5 컨택부(U5) 및 제6 컨택부(U6)는 좌우로 인접하게 위치하며, 공통 전극(CM)에는 제5 컨택부(U5) 및 제6 컨택부(U6)에 대응하는 부분에 제3 오프닝(O3)이 형성되어 있다. 제7 컨택부(U7) 및 제8 컨택부(U8)는 좌우로 인접하게 위치하며, 공통 전극(CM)에는 제7 컨택부(U7) 및 제8 컨택부(U8)에 대응하는 부분에 제4 오프닝(O4)이 형성되어 있다.
오프닝(O1~O4)은 컨택부(U1~U8)보다 평면상 면적이 크며, 공통 전극(CM)은 평면상 컨택부(U1~U8)와 중첩하지 않는다.
연결선(C1~C8) 각각은 공통 전극(CM)이나 다른 배선과 중첩하면서 기생 커패시턴스를 형성한다. 도 4를 참고하면, 연결선(C1~C8)의 길이가 달라, 각 연결선(C1~C8)이 발생시키는 기생 커패시턴스의 값이 다르다. 즉, 스테이지로부터 멀리 위치하는 클록 배선과 연결되는 연결선(C1~C8)은 상대적으로 중첩하는 배선의 수가 많을 수 밖에 없어, 기생 커패시턴스 값도 크다.
이러한 기생 커패시턴스 값의 차이는 각 스테이지로 입력되는 클록 신호 및 클록바 신호가 일정하지 않게 각 스테이지로 입력되는 문제가 발생한다.
즉, 각 스테이지는 일정한 클록 신호 및 클록바 신호를 입력받아서 일정하게 동작하여야 순차적으로 일정하게 게이트 신호가 발생되고 적절하게 동작하게 된다. 하지만, 각 스테이지에 입력되는 클록 신호 및 클록바 신호가 지연되는 정도가 달라 타이밍이 어긋나서 입력되면 각 스테이지가 출력하는 게이트 신호도 차이가 발생하게 되는 문제가 발생한다. 이러한 문제는 화소가 충전되는 시간을 변경시켜 표시 품질에 영향을 준다.
이러한 문제점을 제거하기 위하여 본 실시예에서는 스테이지로부터 거리차이가 있는 클록 배선과 연결되면서 발생하는 각 연결선(C1~C8)과의 기생 커패시턴스의 값 차이를 보정해주기 위하여 공통 전극(CM)형성하는 오프닝(O1~O4)의 크기를 서로 다르게 형성한다.
도 4를 참고하면, 제1 오프닝(O1)의 크기가 가장 크고, 제2 오프닝(O2)이 두번째로 크며, 제3 오프닝(O3)이 세번째로 크고, 제4 오프닝(O4)이 가장 작다. 이는 스테이지로부터 멀리 위치하는 클록 배선과 연결될수록 연결선(C1~C8)과 기생 커패시턴스가 크게 발생하기 때문에 이를 줄이기 위하여 멀리 위치하는 클록 배선과 연결될수록 이에 대응하는 오프닝(O1~O4)이 크다.
한편, 도 5에서는 오프닝(O1~O4)의 폭을 도시하고 있다. 즉, 도 5에서 도시하고 있는 바와 같이, 컨택부(U1) 및 컨택부(U2)에 대응하는 오프닝(O1)의 폭(w1)이 가장 넓고, 컨택부(U3) 및 컨택부(U4)에 대응하는 오프닝(O2)의 폭(w2)이 두번째로 넓고, 컨택부(U5) 및 컨택부(U6)에 대응하는 오프닝(O3)의 폭(w3)이 세번째로 넓고, 컨택부(U7) 및 컨택부(U8)에 대응하는 오프닝(O4)의 폭(w4)이 가장 좁다.
이와 같이 오프닝(O1~O4)의 크기를 조절하여 멀리 위치하는 클록 배선과 연결되더라도 연결선(C1~C8)으로 발생하는 기생 커패시턴스를 일정 수준 이하의 차이로 만들어 각 스테이지로 인가되는 클록 신호 및 클록바 신호간에 차이가 발생하지 않도록 한다.
즉, 공통 전극(CM)위치하는 복수의 오프닝은 그 크기가 다른 오프닝을 적어도 2 이상 포함할 수 있으며, 오프닝의 크기 차이는 오프닝에 대응하는 클록 배선 연결부가 연결되는 클록 배선이 스테이지로부터 멀수록 오프닝의 크기도 크다. 다만, 실시예에 따라서는 오프닝의 크기가 동일한 오프닝을 2 이상 포함시킬 수도 있으며, 이에 대해서는 도 13 이하에서 설명한다.
본 실시예에서는 연결선(C1~C8)의 길이 차이에 따른 저항 차이도 일정하게 하기 위한 추가 저항부(AR2~AR8)를 더 포함한다.
즉, 도 4를 참고하면, 제1 연결선(C1)이 가장 길어 저항이 크므로, 추가 저항부를 포함하지 않는다. 하지만, 두번째로 긴 제2 연결선(C2)은 추가 저항부(AR2)를 가져 제1 연결선(C1)과 길이를 맞추어 동일한 저항을 가지도록 한다. 이와 같이 연결선(C1~C8)의 길이를 모두 제1 연결선(C1)의 길이에 맞도록 서로 다른 길이의 추가 저항부(AR2~AR8)를 추가적으로 포함한다. 그 결과 연결선(C1~C8)의 길이가 짧을수록 포함하는 추가 저항부(AR2~AR8)의 길이는 길며, 가장 긴 제1 연결선(C1)은 추가 저항부를 포함하지 않는다.
도 4에서는 저전압 배선(VSS)도 각 스테이지와 연결되기 위하여 연결 구조를 포함하며, 데이터 도전층에 위치하는 연결선(C') 및 화소 전극층에 위치하는 컨택부(U')을 통하여 각 스테이지와 연결되어 있다. 여기서, 저전압 배선(VSS)은 게이트 도전층에 형성되어 있다. 즉, 세로 방향으로 형성된 게이트 도전층의 저전압 배선(VSS)이 화소 전극층에 위치하는 컨택부(U')를 통하여 연결선(C')과 전기적으로 연결되며, 연결선(C')은 데이터 도전층에서 각 스테이지까지 연장되어 있다.
한편, 도 4에서는 시작 신호 배선(STV)은 별도의 연결 구조를 가지지 않으며, 게이트 도전층에 형성된 시작 신호 배선(STV)이 직접 꺾이면서 스테이지와 연결되어 있는 구조를 가진다. 하지만, 시작 신호 배선(STV)도 다른 배선들과 같이 연결 구조를 가질 수도 있다. 여기서 시작 신호 배선(STV)은 클록 배선 수의 반일 수 있으며, 이는 제1 클록 배선 수 및 제2 클록 배선 수와 같을 수 있다.
이하에서는 도 6 및 도 7을 통하여 일 실시예에 따른 스테이지의 구조 및 출력 파형을 살펴본다.
도 6은 실시예에 따른 스테이지의 등가 회로도이고, 도 7은 도 6의 스테이지의 입력 신호 및 출력 신호를 보여주는 파형도이다.
게이트 구동부(100)는 클록 신호들(CK1'~CK4'), 클록바 신호들(CKB1'~CKB4'), 시작 신호들(STV1~STV4), 제1 저전압, 및 제2 저전압을 입력 받는다. 게이트 구동부(100)는 게이트 신호를 출력한다.
클록 신호(CK1'~CK4') 중 하나와 클록바 신호(CKB1'~CKB4')중 하나는 스테이지의 제1 입력 단자(IN1)와 제2 입력 단자(IN2)에 인가된다. 제1 저전압은 스테이지의 제1 전압 단자(V1)에 인가되고, 제2 저전압은 제2 전압 단자(V2)에 인가된다. 캐리 신호는 스테이지의 캐리 단자(CR)에서 출력된다. 게이트 신호는 스테이지들 각각의 게이트 출력 단자(OUT)에서 출력된다.
클록 신호들(CK1'~CK4')과 클록바 신호들(CKB1'~CKB4')은 이네이블 레벨과 디세이블 레벨을 반복하는 구형파 신호이다. 클록 신호들(CK1'~CK4')과 클록바 신호들(CKB1'~CKB4')의 듀티비는 50%일 수 있다. 클록 신호들(CK1'~CK4')과 클록바 신호들(CKB1'~CKB4')의 이네이블 레벨은 게이트 온 전압 레벨을 가질 수 있다.
클록 신호들(CK1'~CK4')과 클록바 신호들(CKB1'~CKB4')의 로우 레벨은 제1 저전압 레벨 내지는 제2 저전압 레벨을 가질 수 있다. 제1 저전압과 제2 저전압 모두는 직류 전압일 수 있다. 제2 저전압은 제1 저전압보다 낮은 레벨을 가질 수 있다.
도 7을 참조하면, 제N 스테이지(ST(N))는 이전 스테이지 중 어느 하나의 캐리 신호(예를 들어, CR(N-4)에서 출력된 신호)에 응답하여 구동되어, 클록 신호 또는 클록바 신호(예를 들어, CKB1')를 게이트 온 전압 레벨의 게이트 신호(GOUT(N)) 및 캐리 신호로서 출력한다. 제N 스테이지(ST(N))는 클록 신호 또는 클록바 신호(예를 들어, CK1')에 응답하여 게이트 신호(GOUT(N))의 전압 레벨을 제1 저전압으로, 캐리 신호의 전압 레벨을 제2 저전압으로 낮춘다.
이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 신호를 순차적으로 출력한다.
제N 스테이지(ST(N))는 풀업 제어부(110), 충전부(120), 풀업부(130), 캐리부(140), 제1 홀딩부(150), 제1 풀다운부(160), 제2 풀다운부(161), 제3 풀다운부(162), 및 캐리 풀다운부(170)를 포함한다.
풀업 제어부(110)는 제4 트랜지스터(T4)를 포함한다. 제4 트랜지스터(T4)는 제3 입력 단자(IN3)에 연결되어 있는 게이트 및 일단, 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제3 입력 단자(IN3)에는, 1*k번째 이전에 배치되는 이전 스테이지(ST(N-4))가 출력하는 캐리 신호, 예를 들어 제N-4 스테이지(ST(N-4))의 캐리 단자로부터 출력된 캐리 신호가 입력된다.
충전부(120)는 충전 커패시터(Ca)를 포함한다. 충전 커패시터(Ca)는 제1 노드(Q)에 연결되어 있는 일 전극과 게이트 출력 단자(OUT)에 연결되어 있는 제2 전극을 포함한다.
풀업부(130)는 제1 노드(Q)에 인가된 신호에 응답하여, 제1 입력 단자(IN1)로 입력된 신호를 게이트 신호(GOUT(N))로서 출력한다.
풀업부(130)는 제1 트랜지스터(T1)를 포함한다. 제1 트랜지스터(T1)는 제1 노드(Q)에 연결되어 있는 게이트, 제1 입력 단자(IN1)에 연결되어 있는 일단, 및 게이트 출력 단자(OUT)에 연결되어 있는 타단을 포함한다. 실시예에서, 풀업부(130)는 제1 입력 단자(IN1)에 입력된 클록바 신호(CKB1')를 게이트 신호(GOUT(N))로서 출력한다.
캐리부(140)는 제1 노드(Q)에 인가된 신호에 응답하여, 제1 입력 단자(IN1)로 입력된 신호를 캐리 신호로서 출력한다.
캐리부(140)는 제15 트랜지스터(T15)를 포함한다. 제15 트랜지스터(T15)는 제1 노드(Q)에 연결되어 있는 게이트와 제1 입력 단자(IN1)에 연결되어 있는 일단, 및 캐리 단자(CR)에 연결되어 있는 타단을 포함한다. 실시예에서, 캐리부(140)는 클록바 신호(CKB1')를 캐리 신호로서 출력한다.
제1 홀딩부(150)는 제1 입력 단자(IN1)로 입력된 신호에 응답하여 제1 노드(Q)와 캐리 단자(CR)를 연결하여, 제1 노드(Q)의 전압 레벨을 홀딩한다.
제1 홀딩부(150)는 제10 트랜지스터(T10)를 포함한다. 제10 트랜지스터(T10)는 제1 입력 단자(IN1)에 연결되어 있는 게이트, 제1 노드(Q)에 연결되어 있는 일단, 및 캐리 단자(CR)에 연결되어 있는 타단을 포함한다.
제1 풀다운부(160)는 제2 입력 단자(IN2)에 입력된 신호에 응답하여 게이트 출력 단자(OUT)의 전압 레벨을 제1 저전압으로 풀다운한다. 실시예에서 제2 입력 단자(IN2)에는 클록바 신호(CKB1')과 역위상인 클록 신호(CK1')이 입력된다.
제1 풀다운부(160)는 제3 트랜지스터(T3)를 포함한다. 제3 트랜지스터(T3)는 제2 입력 단자(IN2)에 연결되어 있는 게이트, 게이트 출력 단자(OUT)에 연결되어 있는 일단, 및 제1 전압 단자(V1)에 연결되어 있는 타단을 포함한다.
제2 풀다운부(161)는 제5 입력 단자(IN5)에 입력된 신호에 응답하여 제1 노드(Q)의 전압 레벨을 제2 저전압으로 풀다운한다.
제2 풀다운부(161)는 제9 트랜지스터(T9)를 포함한다. 제9 트랜지스터(T9)는 제5 입력 단자(IN5)에 연결되어 있는 게이트, 제2 전압 단자(V2)에 연결되어 있는 일단, 및 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제5 입력 단자(IN5)에는, i*k번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+8), ST(N+12) 등을 포함함)가 출력하는 캐리 신호, 예를 들어 제N+8 스테이지(ST(N+8))의 캐리 단자로부터 출력된 캐리 신호가 입력된다.
이외에도, 제2 풀다운부(161)는, 게이트가 제5 입력 단자(IN5)에 모두 연결되어 있고, 제2 전압 단자(V2)와 제1 노드(Q) 사이에서 서로 직렬로 연결되어 있는 2개의 트랜지스터들을 포함할 수도 있다.
제3 풀다운부(162)는 제4 입력 단자(IN4)에 입력된 신호에 응답하여 제1 노드(Q)의 전압 레벨을 제2 저전압으로 풀다운한다.
제3 풀다운부(162)는 제6 트랜지스터(T6)를 포함한다. 제6 트랜지스터(T6)는 제4 입력 단자(IN4)에 연결되어 있는 게이트, 제2 전압 단자(V2)에 연결되어 있는 일단, 및 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제4 입력 단자(IN4)에는, j번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+5), ST(N+6), ST(N+7) 등을 포함함)가 출력하는 캐리 신호, 예를 들어 제N+6 스테이지(ST(N+6))의 캐리 단자로부터 출력된 캐리 신호가 입력된다.
캐리 풀다운부(170)는 제2 입력 단자(IN2)에 입력된 신호에 응답하여, 캐리 단자(CR)의 전압 레벨을 제2 저전압으로 풀다운한다.
캐리 풀다운부(170)는 제11 트랜지스터(T11)를 포함한다. 제11 트랜지스터(T11)는 제2 입력 단자(IN2)에 연결되어 있는 게이트, 제2 전압 단자(V2)에 연결되어 있는 일단, 및 캐리 단자(CR)에 연결되어 있는 타단을 포함한다.
도 6을 함께 참조하면, t11에서, 제N-4 스테이지(ST(N-4))의 캐리 단자로부터 출력된 캐리 신호가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로 상승한다. 충전 커패시터(Ca)에 캐리 신호에 대응하는 전압이 충전된다.
t12에서, 클록바 신호(CKB1')가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로부터 제2 레벨(VQ2)로 부스팅된다. 제1 노드(Q)의 전위가 제2 하이 레벨(VQ2)로 유지되므로, 하이 레벨(VH-G)로 게이트 신호(GOUT(N))가 출력될 수 있다. 그리고, 하이 레벨(VH-C)로 캐리 신호가 출력될 수 있다. 여기서 하이 레벨들(VH-G, VH-C)은 클록바 신호(CKB1')의 이네이블 레벨과 동일한 레벨을 가질 수 있다.
t13에서, 클록 신호(CK1')가 이네이블 레벨이 되고, 클록바 신호(CKB1')가 디세이블 레벨이 된다. 디세이블 레벨의 클록바 신호(CKB1')에 의해 제1 노드(Q)의 전위가 제3 레벨(VQ3)로 감소한다. 이네이블 레벨의 클록 신호(CK1')에 의해, 제3 트랜지스터(T3)와 제11 트랜지스터(T11)가 턴 온되어, 출력 단자(OUT)에 제1 저전압을 인가하고, 캐리 단자(CR(N))에 제2 저전압을 인가함으로써, 하이 레벨(VH-G)의 게이트 신호(GOUT(N))와 하이 레벨(VH-C)의 캐리 신호의 출력이 중지된다.
t14에서, 클록 신호(CK3')가 이네이블 레벨이 된다. 그러면 제N 스테이지(ST(N))의 제4 입력 단자(IN4)에 하이 레벨(VH-C)의 제N+6 스테이지(ST(N+6))의 캐리 신호가 입력된다. 하이 레벨(VH-C)의 제N+6 스테이지(ST(N+6))의 캐리 신호에 의해, 제6 트랜지스터(T6)가 턴 온되어, 제1 노드(Q)의 전압 레벨을 제2 저전압으로 풀다운한다.
본 실시예에 따르면, 제9 트랜지스터(T9)에 의해서도 제1 노드(Q)가 풀다운될 수 있다. t15에서, 제9 트랜지스터(T9)의 게이트에는 제N 스테이지(ST(N))로부터 캐리 신호를 전달받은 스테이지에서 생성된 캐리 신호가 인가될 수 있다. 그러므로, 시작 신호들(STV1~STV4)에 의해 정상적으로 동작하는 스테이지들에 의해 출력된 하이 레벨의 캐리 신호에 의해 제N+6 스테이지(ST(N+6))가 구동하여 하이 레벨의 제N+6 캐리 신호를 출력하기 전에도, 제N 스테이지(ST(N))로부터의 게이트 신호 출력 및 캐리 신호 출력을 방지할 수 있다. 결과적으로, 실시예에 따르면, 게이트 구동부의 신뢰성을 향상시킬 수 있고, 표시 패널(DP)의 표시 품질을 향상시킬 수 있다.
이상에서는 총 8개의 클록 배선(4 개의 제1 클록 배선(CK1~CK4) 및 4개의 제2 클록 배선(CKB1~CKB4))을 포함하는 실시예에 대하여 살펴보았다. 이하에서는 총 12개의 클록 배선(6 개의 제1 클록 배선(CK1~CK6) 및 6개의 제2 클록 배선(CKB1~CKB6))을 사용하는 실시예에 대하여 살펴본다.
도 8은 게이트 구동부의 복수의 스테이지와 배선부의 각 배선의 연결 관계를 도시한 블록도이고, 도 9는 도 8의 게이트 구동부에 인가되는 클록 신호를 도시한 파형도이고, 도 10은 스테이지의 입력 신호 및 출력 신호를 보여주는 파형도이다.
도 8 내지 도 10은 도 2, 도 3 및 도 7에 대응하며, 차이가 있는 부분을 중심으로 설명한다.
도 8의 실시예에서 사용되는 총 12개의 클록 배선 및 각 스테이지는 아래와 같은 관계를 가진다.
제1 스테이지(ST1)와 제7 스테이지(ST7)에는 클록 신호(CK1')와 클록 신호(CK1')에 역위상인 클록바 신호(CKB1')가 입력될 수 있다. 제1 스테이지(ST1)의 다음 단인 제2 스테이지(ST2)와, 제7 스테이지(ST7)의 다음 단인 제8 스테이지(ST8)에는, 클록 신호(CK1')에 대해서 1/12 주기만큼 어긋나 있는 클록 신호(CK2')와, 클록 신호(CK2')에 역위상인 클록바 신호(CKB2')가 입력될 수 있다. 제2 스테이지(ST2)의 다음 단인 제3 스테이지(ST3)와, 제8 스테이지(ST8)의 다음 단인 제9 스테이지(ST9)에는, 클록 신호(CK2')와는 1/12 주기만큼 어긋나 있는 클록 신호(CK3')와, 클록 신호(CK3')에 역위상인 클록바 신호(CKB3')가 입력될 수 있다. 제3 스테이지(ST3)의 다음 단인 제4 스테이지(ST4)와, 제9 스테이지(ST9)의 다음 단인 제10 스테이지(ST10)에는, 클록 신호(CK3')와는 1/12 주기만큼 어긋나 있는 클록 신호(CK4')와, 클록 신호(CK4')에 역위상인 클록바 신호(CKB4')가 입력될 수 있다. 제4 스테이지(ST4)의 다음 단인 제5 스테이지(ST5)와, 제10 스테이지(ST10)의 다음 단인 제11 스테이지(ST11)에는, 클록 신호(CK4')와는 1/12 주기만큼 어긋나 있는 클록 신호(CK5')와, 클록 신호(CK5')에 역위상인 클록바 신호(CKB5')가 입력될 수 있다. 제5 스테이지(ST5)의 다음 단인 제6 스테이지(ST6)와, 제11 스테이지(ST11)의 다음 단인 제12 스테이지(ST12)에는, 클록 신호(CK5')와는 1/12 주기만큼 어긋나 있는 클록 신호(CK6')와, 클록 신호(CK6')에 역위상인 클록바 신호(CKB6')가 입력될 수 있다. 제12 스테이지(ST12) 이후의 스테이지들에도 상기와 같은 방식으로 클록 신호(CK1'~CK6')와 클록바 신호(CKB1'~CKB6') 중 각각 하나씩과 연결된다.
도 8에서는 제3 입력 단자(IN3), 제4 입력 단자(IN4) 및 제5 입력 단자(IN5)의 입력에 대해서는 상세하게 도시하지 않고 있는데, 도 12를 참고하면, 본 실시예에서는 제3 입력 단자(IN3)를 통하여 6단 앞의 스테이지로부터 캐리 신호를 인가 받을 수 있으며, 제4 입력 단자(IN4)를 통하여 8단 이후의 스테이지로부터 캐리 신호를 인가 받을 수 있고, 제5 입력 단자(IN5)를 통하여 12단 이후의 스테이지로부터 캐리 신호를 인가 받을 수 있다.
이와 같이 연결된 스테이지에 도 9의 파형의 신호를 제공하면, 도 10에서 도시하고 있는 파형도와 같이 각 스테이지가 캐리 신호 및 게이트 신호를 출력시킬 수 있다. 여기서 스테이지의 구조는 도 6과 동일할 수 있다.
도 10에 도시된 바와 같이, 게이트 구동부(100)의 스테이지(ST(N))는 이전 캐리 신호, 제1 다음 캐리 신호 및 제2 다음 캐리 신호를 입력 받을 수 있다. 즉, 게이트 구동부(100)의 스테이지(ST(N))의 제3 입력 단자(IN3)에는 이전 캐리 신호가 입력되고, 제4 입력 단자(IN4)에는 제1 다음 캐리 신호가 입력되며, 제5 입력 단자(IN5)에는 제2 다음 캐리 신호가 입력될 수 있다. 또한, 스테이지(ST(N))는 캐리 단자(CR)를 통해 제N+4 스테이지(ST(N+4))의 제3 입력 단자(IN3)에 캐리 신호를 전달할 수 있다.
이전 캐리 신호는 현재 스테이지(ST(N))로부터 6번째 이전에 배치되는 이전 스테이지(ST(N-6))가 출력하는 캐리 신호일 수 있다. 여기서 이전 캐리 신호를 인가하는 스테이지는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수만큼 선행하는 스테이지일 수 있다. 이전 스테이지(ST(N-6))는 현재 스테이지(ST(N))와 동일한 클록 신호와 클록바 신호를 입력받을 수 있다.
제1 다음 캐리 신호는 현재 스테이지(ST(N))로부터 8번째 다음에 배치되는 다음 스테이지일 수 있으며, 제2 다음 캐리 신호는 현재 스테이지(ST(N))로부터 12번째 다음에 배치되는 다음 스테이지일 수 있다. 제2 다음 스테이지(ST(N+12))는 현재 스테이지(ST(N))와 동일한 클록 신호와 클록바 신호를 입력받을 수 있다. 실시예에 따라서는 다음에 위치하는 12개의 스테이지 중 6번째를 제외한 나머지 스테이지 중 하나에서 제1 다음 캐리 신호를 인가할 수 있으며, 다음에 위치하는 12개의 스테이지 중 첫번째를 제외한 하나의 스테이지에서 제2 다음 캐리 신호를 인가할 수 있다.
게이트 구동부(100)는 클록 신호들(CK1'~CK6'), 클록바 신호들(CKB1'~CKB6'), 시작 신호들(STV1~STV6), 제1 저전압, 및 제2 저전압을 입력 받는다. 게이트 구동부(100)는 게이트 신호를 출력한다.
클록 신호들(CK1'~'CK6')과 클록바 신호들(CKB1'~CKB6')은 스테이지들 각각의 제1 입력 단자(IN1)와 제2 입력 단자(IN2)에 인가된다. 제1 저전압은 스테이지들 각각의 제1 전압 단자(V1)에 인가되고, 제2 저전압은 스테이지들 각각의 제2 전압 단자(V2)에 인가된다. 캐리 신호는 스테이지들 각각의 캐리 단자(CR)에서 출력된다. 게이트 신호는 스테이지들 각각의 게이트 출력 단자(OUT)에서 출력된다.
제N 스테이지(ST(N))는 이전 스테이지 중 어느 하나의 캐리 신호(예를 들어, CR(N-6))에 응답하여 구동되어, 클록 신호 또는 클록바 신호(예를 들어, CKB1)를 게이트 온 전압 레벨의 게이트 신호(GOUT(N)) 및 캐리 신호로서 출력한다. 제N 스테이지(ST(N))는 클록 신호 또는 클록바 신호(예를 들어, CK1)에 응답하여 게이트 신호(GOUT(N))의 전압 레벨을 제1 저전압으로, 캐리 신호의 전압 레벨을 제2 저전압으로 낮춘다.
이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 신호를 순차적으로 출력한다.
제N 스테이지(ST(N))는 도 6과 같이, 풀업 제어부(110), 충전부(120), 풀업부(130), 캐리부(140), 제1 홀딩부(150), 제1 풀다운부(160), 제2 풀다운부(161), 제3 풀다운부(162), 및 캐리 풀다운부(170)를 포함할 수 있다. 다만, 도 6과 달리, 풀업 제어부(110), 제2 풀다운부(161), 및 제3 풀다운부(162)에 인가되는 신호에서 차이가 있다.
도 10을 함께 참조하면, t21에서, 제N-6 스테이지(ST(N-6))의 캐리 단자로부터 출력된 캐리 신호가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로 상승한다. 충전 커패시터(Ca)에 캐리 신호에 대응하는 전압이 충전된다.
t22에서, 클록바 신호(CKB1')가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로부터 제2 레벨(VQ2)로 부스팅된다. 제1 노드(Q)의 전위가 제2 하이 레벨(VQ2)로 유지되므로, 하이 레벨(VH-G)로 게이트 신호(GOUT(N))가 출력될 수 있다. 그리고, 하이 레벨(VH-C)로 캐리 신호가 출력될 수 있다. 여기서 하이 레벨들(VH-G, VH-C)은 클록바 신호(CKB1')의 이네이블 레벨과 동일한 레벨을 가질 수 있다.
t23에서, 클록 신호(CK1')가 이네이블 레벨이 되고, 클록바 신호(CKB1')가 디세이블 레벨이 된다. 디세이블 레벨의 클록바 신호(CKB1')에 의해 제1 노드(Q)의 전위가 제3 레벨(VQ3)로 감소한다. 이네이블 레벨의 클록 신호(CK1')에 의해, 제3 트랜지스터(T3)와 제11 트랜지스터(T11)가 턴 온되어, 출력 단자(OUT)에 제1 저전압을 인가하고, 캐리 단자(CR(N))에 제2 저전압을 인가함으로써, 하이 레벨(VH-G)의 게이트 신호(GOUT(N))와 하이 레벨(VH-C)의 캐리 신호의 출력이 중지된다.
t24에서, 클록 신호(CK3')가 이네이블 레벨이 된다. 그러면 제N 스테이지(ST(N))의 제4 입력 단자(IN4)에 하이 레벨(VH-C)의 제N+8 스테이지(ST(N+8))의 캐리 신호가 입력된다. 하이 레벨(VH-C)의 제N+8 스테이지(ST(N+8))의 캐리 신호에 의해, 제6 트랜지스터(T6)가 턴 온되어, 제1 노드(Q)의 전압 레벨을 제2 저전압으로 풀다운한다.
이러한 동작을 통하여 도 10에서 도시하고 있는 캐리 신호 및 게이트 신호가 출력된다.
이하에서는 도 11 및 도 12을 통하여 12개의 클록 배선을 사용하는 경우 배선부의 구조 및 연결선(C1~C12)의 길이에 따른 커패시턴스의 차이나 저항의 차이를 보상할 수 있는 구조에 대해서 살펴본다.
도 11은 또 다른 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이고, 도 12은 도 11에서 도시된 6개의 제1 클록 배선 연결부의 단면도이다.
도 11 및 도 12의 구조는 도 4 및 도 5에 대응하며, 차이가 나는 부분을 중심으로 설명하면 아래와 같다.
도 4 및 도 5와 달리 도 11 및 도 12의 구조는 총 12개의 클록 배선(6개의 제1 클록 배선(CK1~CK6) 및 6개의 제2 클록 배선(CKB1~CKB6))을 사용하며, 저전압 배선도 두 개(VSS1, VSS2)를 도시하고 있다. 또한, 시작 신호 배선(STV)는 6개가 형성되어 있을 수 있다.
클록 배선이 총 12개로 형성되면서 12개의 연결선(C1~C12), 12개의 컨택부(U1~U12)가 형성되며, 공통 전극(CM)에는 6개의 오프닝(O1~O6)이 형성되어 있다.
클록 배선이 컨택부를 통하여 연결선과 연결되는 구조는 도 12에 도시되어 있으며, 도 5의 구조와 동일하다.
6개의 오프닝(O1~O6)의 크기는 12개의 연결선(C1~C12)의 길이에 따라서 발생되는 기생 커패시턴스 차이를 줄이기 위하여 제1 오프닝(O1)의 크기가 가장 크고, 제6 오프닝(O6)이 가장 작다. 이는 스테이지로부터 멀리 위치할수록 연결선(C1~C12)의 길이가 길어 기생 커패시턴스가 크기 때문에 이를 줄이기 위하여 연결선(C1~C12)의 길이가 길수록 이에 대응하는 오프닝(O1~O6)이 크다. 다만, 실시예에 따라서는 오프닝의 크기가 동일한 오프닝을 2 이상 포함시킬 수도 있으며, 이에 대해서는 도 13 이하에서 설명한다.
한편, 도 12에서는 오프닝(O1~O6)의 폭을 도시하고 있다. 즉, 도 12에서 도시하고 있는 바와 같이, 컨택부(U1) 및 컨택부(U2)에 대응하는 오프닝(O1)의 폭(w1)이 가장 넓고, 컨택부(U3) 및 컨택부(U4)에 대응하는 오프닝(O2)의 폭(w2)이 두번째로 넓고, 컨택부(U5) 및 컨택부(U6)에 대응하는 오프닝(O3)의 폭(w3)이 세번째로 넓고, 컨택부(U7) 및 컨택부(U8)에 대응하는 오프닝(O4)의 폭(w4)이 네번째로 넓고, 컨택부(U9) 및 컨택부(U10)에 대응하는 오프닝(O5)의 폭(w5)이 다섯번째로 넓고, 컨택부(U11) 및 컨택부(U12)에 대응하는 오프닝(O6)의 폭(w6)이 가장 좁다.
이와 같이 오프닝(O1~O6)의 크기를 조절하여 연결선(C1~C12)의 길이가 길더라도 기생 커패시턴스를 일정 수준 이하의 차이로 만들어 각 스테이지로 인가되는 클록 신호 및 클록바 신호간에 차이가 발생하지 않도록 한다.
또한, 도 11의 실시예에서는 연결선(C1~C12)의 길이 차이에 따른 저항 차이도 일정하게 하기 위한 추가 저항부(AR2~AR12)를 더 포함한다.
즉, 도 11을 참고하면, 제1 연결선(C1)이 가장 먼 클록 배선을 연결하므로, 그 길이가 길어 저항이 크다. 그러므로, 본 실시예에서는 제1 연결선(C1)가 추가 저항부를 포함하지 않는다. 하지만, 두번째로 먼 클록 배선과 연결되는 제2 연결선(C2)은 추가 저항부(AR2)를 가져 제1 연결선(C1)과 길이를 맞추어 동일한 저항을 가지도록 한다. 이와 같이 연결선(C1~C12)의 길이를 모두 제1 연결선(C1)의 길이에 맞도록 서로 다른 길이의 추가 저항부(AR2~AR12)를 추가적으로 포함한다. 그 결과 연결선(C1~C12)이 연결되는 클록 배선이 스테이지로부터 가까울수록 포함하는 추가 저항부(AR2~AR12)의 길이는 길며, 가장 긴 제1 연결선(C1)은 추가 저항부를 포함하지 않을 수 있다.
도 11에서 제1 저전압 배선(VSS1)의 연결 구조는 도 4와 동일하다. 하지만, 도 11의 제2 저전압 배선(VSS2)의 연결 구조는 약간의 차이가 있다. 제2 저전압 배선(VSS2)의 연결 구조를 살펴보면, 제2 저전압 배선(VSS2)는 돌출부를 포함한다. 제2 저전압 배선(VSS2)의 돌출부는 연결선(C'-1)와 컨택부(U'-1)를 통하여 전기적으로 연결된다. 연결선(C'-1)은 연장되어 타단이 연결선(C'-2)의 상부에 위치한다. 여기서, 연결선(C'-1)은 데이터 도전층에 위치하며, 연결선(C'-2)은 게이트 도전층에 위치한다. 연결선(C'-1) 및 연결선(C'-2)은 컨택부(U'-2)를 통하여 전기적으로 연결된다. 연결선(C'-2)은 꺾여 스테이지와 연결되는 구조를 가진다.
한편, 도 11에서는 시작 신호 배선(STV)은 별도의 연결 구조를 가지지 않으며, 게이트 도전층에 형성된 시작 신호 배선(STV)이 직접 꺾이면서 스테이지와 연결되어 있는 구조를 가진다. 하지만, 시작 신호 배선(STV)도 다른 배선들과 같이 연결 구조를 가질 수도 있다. 여기서 시작 신호 배선(STV)은 6개일 수 있다.
이상에서는 도 8 내지 도 12를 통하여 클록 배선이 총 12개인 실시예를 살펴보았다. 한편, 도 1 내지 도 7을 참고하면 클록 배선이 총 8개인 실시예도 살펴보았으나, 클록 배선의 수는 이로 한정되지 않는다. 즉, 실시예에 따라서 클록 배선의 수는 16개일 수도 있으며, 이 경우에는 클록 신호가 인가되는 제1 클록 배선이 8개이고, 클록바 신호가 인가되는 제2 클록 배선이 8개인 실시예이다. 이 경우에도 클록 배선의 상부이며, 공통 전극에는 오프닝이 형성되고, 오프닝의 크기를 변경시켜 클록 배선에서 각 스테이지로 연결되는 연결선으로 인한 기생 커패시턴스를 일정 범위 내에 유사하게 형성할 수 있다. 또한, 연결선에는 저항을 일정하게하는 추가 저항부가 형성되어 있을 수 있다.
클록 배선의 수는 클록 신호와 클록바 신호가 인가되는 쌍이 존재할 수 있어 짝수개를 가지며, 이상에서 언급하지 않은 다양한 개수의 클록 배선이 형성될 수 있다.
이상에서는 기본적으로 스테이지로부터 멀리 위치하는 클록 배선과 연결되는 연결선에 대응하는 오프닝이 크게 형성되는 실시예를 중심으로 살펴보았다. 하지만, 실시예에 따라서는 오프닝 중 적어도 일부의 오프닝의 크기가 서로 동일한 경우도 실시예로 포함할 수 있다. 이와 같은 경우에는 중첩하는 기생 커패시턴스의 크기 차이가 미세하여 동일한 오프닝으로 형성할 수도 있는 실시예이다.
이하에서는 먼저 도 13 및 도 14를 통하여 도 4 및 도 5의 실시예의 변형 실시예를 살펴본다.
도 13은 또 다른 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이고, 도 14는 도 13에서 도시된 4개의 클록 배선 연결부의 단면도이다.
도 13 및 도 14에서는 제1 오프닝(O1)의 크기와 제2 오프닝(O2)의 크기가 동일하고, 제3 오프닝(O3)의 크기와 제4 오프닝(O4)의 크기가 동일하다. 다만, 제1 오프닝(O1) 및 제2 오프닝(O2)의 크기는 제3 오프닝(O3) 및 제4 오프닝(O4)의 크기보다 크다. 그 결과 두 개의 오프닝씩 묶으면, 스테이지로부터 멀리 위치하는 클록 배선과 연결되는 오프닝이 크다는 기본적인 특징은 포함하지만, 각 두 개의 오프닝끼리는 동일한 크기를 가지는 실시예이다.
하지만, 실시예에 따라서는 인접하는 두 오프닝이 모두 서로 크기가 동일할 필요가 없으며, 도 4 및 도 5의 실시예와 도 13 및 도 14의 실시예를 적절하게 조합하는 실시예도 적용될 수 있다. 즉, 인접하는 두 오프닝이 서로 크기가 동일하지만, 그 외 오프닝은 거리에 따라서 서로 다른 오프닝의 크기를 가질 수도 있다. 또한, 실시예에 따라서는 3개의 오프닝이 동일한 크기를 가질 수도 있다.
한편, 이하에서는 도 15 및 도 16을 통하여 도 11 및 도 12의 실시예의 변형 실시예를 살펴본다.
도 15는 또 다른 실시예에 따른 게이트 구동부와 연결되는 배선부를 도시한 평면도이고, 도 16는 도 15에서 도시된 6개의 클록 배선 연결부의 단면도이다.
도 15 및 도 16에서는 제1 오프닝(O1)의 크기와 제2 오프닝(O2)의 크기가 동일하고, 제3 오프닝(O3)의 크기와 제4 오프닝(O4)의 크기가 동일하며, 제5 오프닝(O5)의 크기와 제6 오프닝(O6)의 크기가 동일하다. 다만, 제1 오프닝(O1) 및 제2 오프닝(O2)의 크기는 제3 오프닝(O3) 및 제4 오프닝(O4)의 크기보다 크고, 제3 오프닝(O3) 및 제4 오프닝(O4)의 크기는 제5 오프닝(O5) 및 제6 오프닝(O6)의 크기보다 크다. 그 결과 두 개의 오프닝씩 묶으면, 스테이지로부터 멀리 위치하는 클록 배선과 연결되는 오프닝이 크다는 기본적인 특징은 포함하지만, 각 두 개의 오프닝끼리는 동일한 크기를 가지는 실시예이다.
하지만, 실시예에 따라서는 인접하는 두 오프닝이 모두 서로 크기가 동일할 필요가 없으며, 도 11 및 도 12의 실시예와 도 15 및 도 16의 실시예를 적절하게 조합하는 실시예도 적용될 수 있다. 즉, 인접하는 두 오프닝이 서로 크기가 동일하지만, 그 외 오프닝은 거리에 따라서 서로 다른 오프닝의 크기를 가질 수도 있다. 또한, 실시예에 따라서는 3개, 4개 또는 5개의 오프닝이 동일한 크기를 가질 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 게이트 구동부 200: 데이터 구동부
200A: 구동 칩 200B: 연성 회로 기판
300: 신호 제어부 GSL: 신호 라인
DA: 표시 영역 DP: 표시 패널
DS1: 제1 기판 DS2: 제2 기판
MCB: 메인 회로 기판 NDA: 비표시 영역
PX11~PXnm: 화소 GL1~GLn: 게이트선
DL1~DLm: 데이터선 CK1~CK6: 제1 클록 배선
CK1’~CK6’: 클록 신호 CKB1~CKB6: 제2 클록 배선
CKB1’~CKB6’: 클록바 신호 VSS, VSS1, VSS2: 저전압 배선
C1~C12, C’, C’-1, C’-2: 연결선(C1~C12)
U1~U12, U’, U’-1, U’-2: 컨택부
O1~O6: 오프닝 추가 저항부(AR2~AR12)
CM: 공통 전극 BM: 차광 부재
IL1, IL2: 절연막 ST: 스테이지

Claims (20)

  1. 표시 영역과 비표시 영역을 포함하며, 상기 비표시 영역에 위치하는 게이트 구동부를 포함하는 제1 기판;
    공통 전극을 포함하며, 상기 제1 기판과 이격되어 위치하는 제2 기판을 포함하며,
    상기 게이트 구동부는
    서로 다른 클록 신호를 인가하는 제1 클록 배선 및 제2 클록 배선;
    상기 제1 클록 배선으로부터 제1 클록 신호를 전달받는 제1 스테이지;
    상기 제2 클록 배선으로부터 제2 클록 신호를 전달받는 제2 스테이지;
    상기 제1 클록 배선과 상기 제1 스테이지를 연결하는 제1 연결선;
    상기 제2 클록 배선과 상기 제2 스테이지를 연결하는 제2 연결선;
    상기 제1 클록 배선과 상기 제1 연결선을 전기적으로 연결하는 제1 컨택부; 및
    상기 제2 클록 배선과 상기 제2 연결선을 전기적으로 연결하는 제2 컨택부를 포함하며,
    상기 공통 전극은 상기 제1 컨택부에 대응하는 제1 오프닝과 상기 제2 컨택부에 대응하는 제2 오프닝을 가지며,
    상기 제1 오프닝의 크기와 상기 제2 오프닝의 크기는 상기 제1 클록 배선이 상기 제1 스테이지로부터 떨어져 있는 제1 거리 및 상기 제2 클록 배선이 상기 제2 스테이지로부터 떨어져 있는 제2 거리를 비교하여, 상기 제1 거리가 긴 경우 상기 제1 오프닝의 크기가 크며, 상기 제2 거리가 긴 경우 상기 제2 오프닝의 크기가 큰 표시 장치.
  2. 제1항에서,
    상기 제1 클록 배선 및 상기 제2 클록 배선은 게이트 도전층에 형성되어 있는 표시 장치.
  3. 제2항에서,
    상기 제1 연결선 및 상기 제2 연결선은 데이터 도전층에 형성되어 있는 표시 장치.
  4. 제3항에서,
    상기 제1 컨택부 및 상기 제2 컨택부는 화소 전극층에 형성되어 있는 표시 장치.
  5. 제4항에서,
    상기 게이트 도전층 및 상기 데이터 도전층의 사이에 위치하는 제1 절연막 및
    상기 데이터 도전층과 상기 화소 전극층 사이에 위치하는 제2 절연막을 더 포함하며,
    상기 제1 절연막 및 상기 제2 절연막에는 상기 제1 클록 배선의 일부, 상기 제2 클록 배선의 일부, 상기 제1 연결선의 일부 및 상기 제2 연결선의 일부를 각각 노출시키는 복수의 오프닝이 형성되어 있으며,
    상기 제1 컨택부는 상기 제1 절연막 및 상기 제2 절연막에 상기 제1 클록 배선의 일부 및 상기 제1 연결선의 일부를 노출시키는 상기 오프닝을 통하여 상기 제1 클록 배선 및 상기 제1 연결선을 연결하며,
    상기 제2 컨택부는 상기 제1 절연막 및 상기 제2 절연막에 상기 제2 클록 배선의 일부 및 상기 제2 연결선의 일부를 노출시키는 상기 오프닝을 통하여 상기 제2 클록 배선 및 상기 제2 연결선을 연결하는 표시 장치.
  6. 제4항에서,
    상기 제1 오프닝은 상기 제1 컨택부보다 평면상 면적이 크고, 상기 제2 오프닝은 상기 제2 컨택부보다 평면상 면적이 크며,
    상기 공통 전극은 상기 제1 컨택부 및 상기 제2 컨택부와 평면상 중첩하지 않는 표시 장치.
  7. 제4항에서,
    상기 제1 연결선 및 상기 제2 연결선의 하부에 위치하는 반도체층을 더 포함하는 표시 장치.
  8. 제1항에서,
    상기 제1 연결선은 제1 방향으로 연장되다가 꺾여 상기 제1 클록 배선과 중첩하도록 형성되며,
    상기 제2 연결선은 상기 제1 방향으로 연장되다가 꺾여 상기 제2 클록 배선과 중첩하도록 형성되어 있는 표시 장치.
  9. 제1항에서,
    상기 제1 클록 배선 및 상기 제2 클록 배선에는 오프닝이 형성되어 있어 빛이 투과되는 표시 장치.
  10. 제1항에서,
    상기 제1 클록 신호 및 상기 제2 클록 신호는 일부 구간이 중첩하는 표시 장치.
  11. 삭제
  12. 제1항에서,
    상기 제1 연결선 또는 상기 제2 연결선 중 적어도 하나는 추가 저항부를 가지며, 상기 추가 저항부는 상기 제1 거리 및 상기 제2 거리의 차이에 따른 상기 제1 연결선의 길이 및 상기 제2 연결선의 길이 차이를 일정하게 하는 표시 장치.
  13. 제1항에서,
    상기 게이트 구동부는
    서로 다른 클록 신호를 인가하는 제3 클록 배선;
    상기 제3 클록 배선으로부터 제3 클록 신호를 전달받는 제3 스테이지;
    상기 제3 클록 배선과 상기 제3 스테이지를 연결하는 제3 연결선; 및
    상기 제3 클록 배선과 상기 제3 연결선을 전기적으로 연결하는 제3 컨택부를 더 포함하며,
    상기 공통 전극은 상기 제3 컨택부에 대응하는 제3 오프닝을 더 가지며,
    상기 제3 오프닝의 크기는 상기 제1 오프닝의 크기 또는 상기 제2 오프닝의 크기와 동일한 표시 장치.
  14. 제1항에서,
    상기 게이트 구동부는
    서로 다른 클록 신호를 인가하는 제3 클록 배선 및 제4 클록 배선;
    상기 제3 클록 배선으로부터 제3 클록 신호를 전달받는 제3 스테이지;
    상기 제4 클록 배선으로부터 제4 클록 신호를 전달받는 제4 스테이지;
    상기 제3 클록 배선과 상기 제3 스테이지를 연결하는 제3 연결선;
    상기 제4 클록 배선과 상기 제4 스테이지를 연결하는 제4 연결선;
    상기 제3 클록 배선과 상기 제3 연결선을 전기적으로 연결하는 제3 컨택부; 및
    상기 제4 클록 배선과 상기 제4 연결선을 전기적으로 연결하는 제4 컨택부를 더 포함하며,
    상기 제1 오프닝은 상기 제1 컨택부 및 상기 제3 컨택부에 대응하고,
    상기 제2 오프닝은 상기 제2 컨택부 및 상기 제4 컨택부에 대응하는 표시 장치.
  15. 표시 영역과 비표시 영역을 포함하며, 상기 비표시 영역에 위치하는 게이트 구동부를 포함하는 제1 기판;
    공통 전극을 포함하며, 상기 제1 기판과 이격되어 위치하는 제2 기판을 포함하며,
    상기 게이트 구동부는
    복수의 클록 신호를 인가하는 복수의 클록 배선;
    상기 클록 배선으로부터 상기 클록 신호를 전달받는 복수의 스테이지; 및
    상기 스테이지 각각과 상기 복수의 클록 배선 중 하나를 전기적으로 연결하기 위하여 연장되어 있는 복수의 연결선을 포함하며,
    상기 공통 전극은 상기 복수의 연결선과 상기 복수의 클록 배선이 각각 전기적으로 연결되는 부분에 대응하는 위치에 복수의 오프닝을 가지며,
    상기 복수의 오프닝 중 적어도 두 오프닝의 크기는 상기 스테이지와 상기 두 오프닝 간의 거리가 멀수록 큰 표시 장치.
  16. 제15항에서,
    상기 복수의 클록 배선은 복수의 클록 신호를 전달하는 제1 클록 배선과 상기 복수의 클록 신호와 역위상인 클록바 신호를 전달하는 제2 클록 배선을 포함하는 표시 장치.
  17. 제16항에서,
    상기 총 클록 배선의 수는 8개, 12개 또는 16개인 표시 장치.
  18. 제16항에서,
    상기 게이트 구동부는 저전압 배선 및 시작 신호 배선을 더 포함하는 표시 장치.
  19. 제18항에서,
    상기 시작 신호 배선의 수는 상기 클록 배선 수의 반인 표시 장치.
  20. 제18항에서,
    상기 복수의 연결선은 복수의 추가 저항부를 더 포함하며,
    상기 복수의 연결선이 연결하는 상기 클록 배선이 상기 스테이지와 거리가 가까울수록 더 긴 길이의 추가 저항부를 가지는 표시 장치.
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