KR102470378B1 - 게이트 구동 회로 및 이를 포함하는 발광 표시 장치 - Google Patents

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Abstract

본 출원은 회로 구성이 단순화되고 발광 제어 신호를 안정적으로 출력할 수 있는 게이트 구동 회로 및 이를 포함하는 발광 표시 장치를 제공하는 것으로, 본 출원에 따른 게이트 구동 회로는 발광 표시 패널에 마련된 제 1 내지 제 m(m은 2 이상의 자연수) 발광 제어 라인 각각에 발광 제어 신호를 공급하는 제 1 내지 제 m 발광 제어 스테이지를 갖는 발광 제어 쉬프트 레지스터를 포함하며, 상기 제 1 내지 제 m 발광 제어 스테이지 각각은 서로 다른 제 1 및 제 2 입력 신호 중 적어도 하나의 입력 신호가 하이 전압 레벨을 가질 때, 게이트 오프 전압 레벨의 발광 제어 신호를 출력하고, 서로 다른 제 1 및 제 2 입력 신호가 모두 로우 전압 레벨을 가질 때, 게이트 온 전압 레벨의 발광 제어 신호를 출력할 수 있다.

Description

게이트 구동 회로 및 이를 포함하는 발광 표시 장치{GATE DRIVING CIRCUIT AND LIGHT EMITTING DISPLAY APPARATUS COMPRISING THE SAME}
본 출원은 게이트 구동 회로 및 이를 포함하는 발광 표시 장치에 관한 것이다.
표시 장치 분야에서, 현재까지 가볍고 전력 소모가 적은 액정 표시 장치가 널리 사용되고 있으나, 액정 표시 장치는 백라이트와 같은 별도의 광원이 필요하다는 단점이 있다. 이러한 액정 표시 장치와 달리 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하므로, 액정 표시 장치와 비교하여 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
일반적인 발광 표시 장치는 화소마다 형성된 화소 회로를 포함한다. 화소 회로는 스캔 신호와 발광 제어 신호 각각에 의해서 스위칭되는 스위칭 트랜지스터들을 이용해 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가하고, 구동 트랜지스터에 공급되는 데이터 전압을 스토리지 커패시터에 충전한 다음, 발광 제어 신호에 따라 스토리지 커패시터에 충전된 데이터 전압으로 구동 트랜지스터를 턴-온시켜 데이터 전압에 상응하는 데이터 전류를 발광 소자에 공급함으로써 발광 소자를 발광시킨다.
일반적인 발광 표시 장치에서, 스캔 신호와 발광 제어 신호는 발광 표시 패널의 비표시영역(또는 베젤 영역)에 형성되는 박막 트랜지스터들의 조합으로 이루어지는 게이트 구동 회로로부터 발광 표시 패널로 공급된다. 이때, 게이트 구동 회로는 스캔 신호와 발광 제어 신호 각각의 출력 타이밍이 서로 상이하기 때문에 서로 독립적으로 동작하는 쉬프트 레지스터들을 이용하여 스캔 신호와 발광 제어 신호들을 출력한다.
따라서, 일반적인 발광 표시 장치의 게이트 구동 회로는 스캔 신호와 발광 제어 신호들을 개별적으로 출력하기 위한 쉬프트 레지스터들을 구성하는 박막 트랜지스터들의 많은 개수로 인하여 발광 표시 장치의 베젤 폭을 증가시킨다. 그리고, 쉬프트 레지스터들은 N 타입의 박막 트랜지스터들로 구성된 복수의 스테이지를 포함한다.
N 타입의 박막 트랜지스터는 게이트 전압이 소스 단자에 인가되는 저전위 전압보다 낮아지지 않는 특성으로 인하여 게이트 전압으로 게이트 오프 전압이 인가되어 논리적으로는 턴-오프되더라도 게이트-소스간 전압이 0V보다 크기 때문에 누설 전류가 발생할 수 있다. 이러한 누설 전류로 인하여 박막 트랜지스터의 문턱 전압이 포지티브에서 네거티브로 쉬프트(또는 변화)하는 경우 누설 전류가 더욱 커지게 되어 회로가 정상 동작을 하지 못하여 정상적인 발광 제어 신호를 출력할 수 없게 된다. 특히, 쉬프트 레지스터들이 산화물 박막 트랜지스터로 구성될 경우, 광 및/또는 고온에 의해 산화물 박막 트랜지스터의 문턱 전압이 네거티브로 쉬프트함으로써 복수의 스테이지 각각의 제어 노드와 저전위 전압원 사이에 연결된 박막 트랜지스터의 누설 전류에 의해 제어 노드 전압이 감소하게 되어 회로가 정상 동작을 하지 못하여 정상적인 발광 제어 신호를 출력할 수 없게 된다.
본 출원은 회로 구성이 단순화되고 발광 제어 신호를 안정적으로 출력할 수 있는 게이트 구동 회로 및 이를 포함하는 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 출원에 따른 게이트 구동 회로는 발광 표시 패널에 마련된 제 1 내지 제 m(m은 2 이상의 자연수) 발광 제어 라인 각각에 발광 제어 신호를 공급하는 제 1 내지 제 m 발광 제어 스테이지를 갖는 발광 제어 쉬프트 레지스터를 포함하며, 상기 제 1 내지 제 m 발광 제어 스테이지 각각은 서로 다른 제 1 및 제 2 입력 신호 중 적어도 하나의 입력 신호가 하이 전압 레벨을 가질 때, 게이트 오프 전압 레벨의 발광 제어 신호를 출력하고, 서로 다른 제 1 및 제 2 입력 신호가 모두 로우 전압 레벨을 가질 때, 게이트 온 전압 레벨의 발광 제어 신호를 출력할 수 있다.
본 출원에 따른 발광 표시 장치는 제 1 내지 제 m(m은 2 이상의 자연수) 게이트 라인과 제 1 내지 제 m 발광 제어 라인 및 복수의 데이터 라인에 의해 정의된 영역에 마련된 복수의 화소를 갖는 발광 표시 패널, 복수의 데이터 라인 각각에 의해 데이터 신호를 공급하는 데이터 구동 회로, 및 발광 표시 패널에 형성되고 제 1 내지 제 m 게이트 라인 각각에 스캔 신호를 공급하며 제 1 내지 제 m 발광 제어 라인 각각에 발광 제어 신호를 공급하는 게이트 구동부를 포함하며, 게이트 구동부는 제 1 내지 제 m 발광 제어 라인 각각에 발광 제어 신호를 공급하는 제 1 내지 제 m 발광 제어 스테이지를 갖는 발광 제어 쉬프트 레지스터를 포함하며, 상기 제 1 내지 제 m 발광 제어 스테이지 각각은 서로 다른 제 1 및 제 2 입력 신호 중 적어도 하나의 입력 신호가 하이 전압 레벨을 가질 때, 게이트 오프 전압 레벨의 발광 제어 신호를 출력하고, 서로 다른 제 1 및 제 2 입력 신호가 모두 로우 전압 레벨을 가질 때, 게이트 온 전압 레벨의 발광 제어 신호를 출력할 수 있다.
본 출원의 일 예는 스캔 제어 쉬프트 레지스터의 스캔 제어 스테이지에서 출력되는 캐리 신호를 기반으로 발광 제어 쉬프트 레지스터에서 발광 제어 신호를 출력함으로써 게이트 구동 회로의 회로 구성을 단순화하고 발광 제어 신호를 안정적으로 출력하여 구동의 신뢰성을 향상시킬 수 있으며, 발광 표시 장치의 베젤 폭을 감소시킬 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 일 예에 따른 하나의 화소를 나타내는 도면이다.
도 3은 도 2에 도시된 화소의 동작을 설명하기 위한 동작 타이밍도이다.
도 4는 본 출원의 일 예에 따른 게이트 구동 회로를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 게이트 구동 회로에 공급되는 클럭을 나타내는 파형도이다.
도 6은 도 4에 도시된 j번째 스캔 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 7은 도 6에 도시된 스캔 제어 스테이지의 구동 파형도이다.
도 8은 도 4에 도시된 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 9는 도 8에 도시된 발광 제어 스테이지의 입출력 전압과 제 1 제어 노드의 전압을 나타내는 파형도이다.
도 10a 내지 도 10c는 도 8에 도시된 발광 제어 스테이지의 변형 예들을 설명하기 위한 도면이다.
도 11은 도 4에 도시된 본 출원의 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 12는 도 4에 도시된 본 출원의 또 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 13은 도 4에 도시된 본 출원의 또 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 14는 도 4에 도시된 본 출원의 또 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 15는 도 10b에 도시된 본 출원의 일 예에 따른 발광 제어 스테이지의 입출력 파형을 나타내는 시뮬레이션 파형도이다.
도 16a 및 도 16b는 비교 예와 본 출원의 일 예에 따른 발광 제어 스테이지의 제어 노드의 전압과 출력 파형을 나타내는 시뮬레이션 파형도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 게이트 구동 회로 및 이를 포함하는 발광 표시 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 출원의 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 출원의 일 예에 따른 발광 표시 장치는 발광 표시 패널(100), 타이밍 제어부(300), 데이터 구동 회로(500), 및 게이트 구동 회로(또는 게이트 구동부)(700)를 포함한다.
상기 발광 표시 패널(100)은 기판 상에 정의된 표시 영역(AA), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA)을 포함한다.
상기 표시 영역(AA)은 제 1 내지 제 m(m은 2 이상의 자연수) 게이트 라인(GL1 ~ GLm)과 제 1 내지 제 m 발광 제어 라인(EC1 ~ ECLm) 및 복수의 데이터 라인(DL1 ~ DLp)에 의해 정의된 화소 영역에 마련된 복수의 화소(P)를 포함할 수 있다. 또한, 표시 영역(AA)은 제 1 내지 제 m 초기화 제어 라인(ICL1 ~ ICLm)과 제 1 내지 제 m 샘플링 제어 라인(SCL1 ~ SCLm)을 더 포함할 수 있다. 그리고, 표시 영역(AA)은 화소 구동 전압(VDD)을 입력받는 복수의 화소 구동 전압 라인, 초기화 전압(Vini)을 입력받는 복수의 초기화 전압 라인, 레퍼런스 전압(Vref)을 입력받는 복수의 레퍼런스 전압 라인, 및 캐소드 전압(VSS)을 입력받는 캐소드 전극층(CEL)을 더 포함할 수 있다.
일 예에 따른 화소(P)들은 표시 영역(AA) 상에 스트라이프(stripe) 구조로 형성될 수 있다. 이때, 하나의 화소(P)는 적색 서브 화소, 녹색 서브 화소, 및 청색 서브 화소를 포함할 수 있으며, 나아가 백색 서브 화소를 더 포함할 수 있다.
다른 예에 따른 화소(P)들은 표시 영역(AA) 상에 펜타일(pentile) 구조로 형성될 수 있다. 이때, 하나의 화소(P)는 평면적으로 다각 형태로 배치된 하나의 적색 서브 화소, 2개의 녹색 서브 화소, 및 하나의 청색 서브 화소들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 화소(P)들은 하나의 적색 서브 화소, 2개의 녹색 서브 화소, 및 하나의 청색 서브 화소들이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색의 서브 화소가 가장 큰 크기를 가지며 녹색 서브 화소가 가장 작은 크기를 가질 수 있다.
상기 게이트 라인(GL)의 길이 방향을 따라 배치된 복수의 화소(P) 각각은 화소 영역을 지나는 게이트 라인(GL), 발광 제어 라인(ECL), 초기화 제어 라인(ICL), 샘플링 제어 라인(SCL), 데이터 라인(DL), 화소 구동 전압 라인, 초기화 전압 라인, 레퍼런스 전압 라인, 및 캐소드 전극층(CEL)에 연결될 수 있다. 하나의 화소 구동 전압 라인, 하나의 초기화 전압 라인, 및 하나의 레퍼런스 전압 라인 각각은 하나의 서브 화소에 연결되거나 하나의 단위 화소에 연결될 수 있다.
상기 복수의 화소(P) 각각은 게이트 라인(GL), 발광 제어 라인(ECL), 초기화 제어 라인(ICL), 샘플링 제어 라인(SCL), 데이터 라인(DL), 화소 구동 전압 라인, 초기화 전압 라인, 및 레퍼런스 전압 라인에 연결되고, 데이터 라인(DL)에 공급되는 데이터 전압과 대응되는 데이터 전류에 의해 발광한다.
상기 비표시 영역(IA)은 표시 영역(AA)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 비표시 영역(IA) 중 일측 비표시 영역은 기판 상에 마련되고 복수의 데이터 라인(DL1 ~ DLp)에 연결된 패드부를 포함한다.
상기 타이밍 제어부(300)는 입력되는 영상 데이터(Idata)를 발광 표시 패널(100)의 구동에 알맞도록 정렬하여 화소별 데이터(Pdata)를 생성하고, 입력되는 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로(500)에 제공한다.
상기 타이밍 제어부(300)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호, 복수의 게이트 클럭, 복수의 캐리 클럭, 복수의 샘플링 클럭, 및 복수의 초기화 클럭 등을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로(700)에 제공한다. 게이트 제어 신호(GCS)는 패드부를 경유하여 게이트 구동 회로(700)에 공급될 수 있다.
상기 데이터 구동 회로(500)는 발광 표시 패널(100)에 마련된 복수의 데이터 라인(DL1 ~ DLp)과 연결된다. 이러한 데이터 구동 회로(300)는 타이밍 제어부(300)로부터 제공되는 화소별 디지털 데이터(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 화소별 디지털 데이터를 아날로그 형태의 화소별 데이터 전압으로 변환하고, 변환된 화소별 데이터 전압을 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동 회로(700)는 표시 영역(AA)에 마련된 제 1 내지 제 m 게이트 라인(GL1 ~ GLm), 제 1 내지 제 m 발광 제어 라인(ECL1 ~ ECLm), 제 1 내지 제 m 초기화 제어 라인(ICL1 ~ ICLm), 및 제 1 내지 제 m 샘플링 제어 라인(SCL1 ~ SCLm) 각각에 연결된다. 게이트 구동 회로(700)는 게이트 제어 신호(GCS)에 기초하여 화소(P)의 동작 타이밍에 대응되는 초기화 제어 신호, 샘플링 제어 신호, 스캔 신호, 및 발광 제어 신호를 생성하여 출력한다. 일 예에 따른 게이트 구동 회로(700)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 스캔 신호를 생성하여 복수의 게이트 라인(GL1 ~ GLm)에 순차적으로 공급하고, 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 초기화 제어 신호를 생성하여 복수의 초기화 제어 라인(ICL1 ~ ICLm)에 순차적으로 공급하며, 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 샘플링 제어 신호를 생성하여 복수의 샘플링 제어 라인(SCL1 ~ SCLm)에 순차적으로 공급한다. 그리고, 게이트 구동 회로(700)는 동일한 주기를 가지면서 위상이 순차적으로 쉬프트되는 캐리 신호를 생성하고, 서로 다른 적어도 2개의 캐리 신호를 기반으로 서로 위상 차를 갖는 제 1 게이트 오프 전압 레벨과 제 2 게이트 오프 전압 레벨을 포함하는 발광 제어 신호를 생성하여 제 1 내지 제 m 발광 제어 라인(ECL1 ~ ECLm)에 공급한다.
상기 게이트 구동 회로(700)는 화소(P)의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역에 형성된다. 일 예로서, 게이트 구동 회로(700)는 기판의 좌측 비표시 영역에 형성되고 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다. 다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다. 다른 예로서, 게이트 구동 회로(700)는 기판의 좌측 및 우측 비표시 영역에 각각 형성되고, 더블 피딩(double feeding) 방식의 인터레이싱(interlacing) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 스캔 신호를 공급할 수 있다.
본 출원의 일 예에 따른 발광 표시 장치는 게이트 제어 신호(GCS)를 레벨 쉬프팅시키는 레벨 쉬프터부(900)를 더 포함할 수 있다.
상기 레벨 쉬프터부(900)는 게이트 온 전압 전원으로부터 공급되는 게이트 온 전압과 게이트 오프 전압 전원으로부터 공급되는 게이트 오프 전압을 기반으로 게이트 제어 신호(GCS)의 하이 로직 전압(high logic voltage)을 게이트 온 전압 레벨로 레벨 쉬프팅시키고 게이트 제어 신호(GCS)의 로우 로직 전압(low logic voltage)을 게이트 오프 전압 레벨로 레벨 쉬프팅시켜 게이트 구동 회로(700)에 제공한다. 이러한 레벨 쉬프터부(900)는 타이밍 제어부(300)에 내장될 수도 있다.
도 2는 도 1에 도시된 일 예에 따른 하나의 화소를 나타내는 도면으로서, 이는 발광 표시 패널(100)의 임의의 게이트 라인과 임의의 데이터 라인에 연결된 하나의 화소(또는 서브 화소)를 도시한 것이다.
도 1 및 도 2를 참조하면, 본 출원의 일 예에 따른 화소(P)는 화소 회로(PC) 및 발광 소자(ELD)를 포함할 수 있다.
상기 발광 소자(ELD)는 화소 회로(PC)에 연결된 제 1 전극(또는 애노드 전극)과 캐소드 전극층(CEL)에 연결된 제 2 전극(또는 캐소드 전극) 사이에 개재될 수 있다. 일 예에 따른 발광 소자(ELD)는 유기 발광부, 양자점 발광부, 또는 무기 발광부를 포함하거나, 마이크로 발광 다이오드 소자를 포함할 수 있다. 이러한 발광 소자(ELD)는 화소 회로(PC)로부터 공급되는 데이터 전류에 의해 발광한다.
상기 화소 회로(PC)는 게이트 라인(GL), 발광 제어 라인(ECL), 초기화 제어 라인(ICL), 샘플링 제어 라인(SCL), 데이터 라인(DL), 화소 구동 전압 라인(PL), 초기화 전압 라인(IL), 및 레퍼런스 전압 라인(RL)에 연결되고, 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)과 대응되는 데이터 전류를 발광 소자(ELD)에 공급한다.
일 예에 따른 화소 회로(PC)는 구동 트랜지스터(Tdr), 제 1 내지 제 4 스위칭 트랜지스터(Tsw1, Tsw2, Tsw3, Tsw4), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 구동 트랜지스터(Tdr)는 화소 구동 전압 라인(PL)과 발광 소자(ELD) 사이에 연결되고 스토리지 커패시터(Cst)의 전압에 따라 스위칭됨으로써 화소 구동 전압 라인(PL)으로부터 발광 소자(ELD)에 흐르는 전류를 제어한다. 일 예에 따른 구동 트랜지스터(Tdr)는 제 1 화소 노드(PN1)에 전기적으로 연결된 게이트 전극, 제 2 화소 노드(PN2)에 전기적으로 연결된 소스 전극, 및 화소 구동 전압 라인(PL)에 전기적으로 연결된 드레인 전극을 포함할 수 있다.
상기 제 1 스위칭 트랜지스터(Tsw1)는 게이트 온 전압 레벨의 스캔 신호(SS)에 응답하여 데이터 라인(DL)을 구동 트랜지스터(Tdr)의 게이트 전극에 연결된 제 1 화소 노드(PN1)에 전기적으로 연결한다. 일 예에 따른 제 1 스위칭 트랜지스터(Tsw1)는 인접한 게이트 라인(GL)에 전기적으로 연결된 게이트 전극, 인접한 데이터 라인(DL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 화소 노드(PN1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
상기 제 2 스위칭 트랜지스터(Tsw2)는 게이트 온 전압 레벨의 초기화 제어 신호(ICS)에 응답하여 초기화 전압 라인(IL)을 구동 트랜지스터(Tdr)의 소스 전극에 연결된 제 2 화소 노드(PN2)에 전기적으로 연결한다. 일 예에 따른 제 2 스위칭 트랜지스터(Tsw2)는 인접한 초기화 제어 라인(ICL)에 전기적으로 연결된 게이트 전극, 초기화 전압 라인(IL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 화소 노드(PN2)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
상기 제 3 스위칭 트랜지스터(Tsw3)는 게이트 온 전압 레벨의 샘플링 제어 신호(SCS)에 응답하여 레퍼런스 전압 라인(RL)을 제 1 화소 노드(PN1)에 전기적으로 연결한다. 일 예에 따른 제 3 스위칭 트랜지스터(Tsw3)는 인접한 샘플링 제어 라인(SCL)에 전기적으로 연결된 게이트 전극, 제 1 화소 노드(PN1)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 레퍼런스 전압 라인(RL)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
상기 제 4 스위칭 트랜지스터(Tsw4)는 게이트 온 전압 레벨의 발광 제어 신호(ECS)에 응답하여 화소 구동 전압 라인(PL)을 구동 트랜지스터(Tdr)의 드레인 전극에 전기적으로 연결된다. 일 예에 따른 제 4 스위칭 트랜지스터(Tsw4)는 인접한 발광 제어 라인(ECL)에 전기적으로 연결된 게이트 전극, 화소 구동 전압 라인(PL)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 구동 트랜지스터(Tdr)의 드레인 전극에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 4 스위칭 트랜지스터(Tsw4)는 발광 제어 트랜지스터로 표현될 수 있다.
상기 제 1 내지 제 4 스위칭 트랜지스터(Tsw1, Tsw2, Tsw3, Tsw4) 각각에서 제 1 소스/드레인 전극과 제 2 소스/드레인 전극은 전류 방향에 따라 소스 전극 또는 드레인 전극으로 정의될 수 있다.
상기 구동 트랜지스터(Tdr) 및 상기 제 1 내지 제 4 스위칭 트랜지스터(Tsw1, Tsw2, Tsw3, Tsw4) 각각의 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등의 산화물 반도체 물질을 포함할 수 있으나, 이에 한정되지 않고, 산화물 반도체 물질 이외의 공지된 단결정 실리콘, 다결정 실리콘, 또는 유기 물질을 포함할 수 있다. 상기 구동 트랜지스터(Tdr) 및 상기 제 1 내지 제 4 스위칭 트랜지스터(Tsw1, Tsw2, Tsw3, Tsw4) 각각은 N 타입의 박막 트랜지스터일 수 있으나, 반드시 이에 한정되지 않고 P 타입의 박막 트랜지스터로 변경될 수 있다.
상기 스토리지 커패시터(Cst)는 제 1 화소 노드(PN1)와 제 2 화소 노드(PN2) 사이에 연결된다. 즉, 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극과 소스 전극 사이에 접속된다. 이러한 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 특성 전압과 데이터 전압에 대응되는 전압을 저장하고, 저장된 전압으로 구동 트랜지스터(Tdr)를 스위칭시킨다. 일 예에 따른 스토리지 커패시터(Cst)는 제 1 화소 노드(PN1)와 제 2 화소 노드(PN2) 간의 중첩 영역에 마련될 수 있다. 일 예에 따른 스토리지 커패시터(Cst)는 제 1 화소 노드(PN1)에 전기적으로 연결된 제 1 커패시터 전극, 제 1 커패시터 전극과 중첩되면서 제 2 화소 노드(PN2)에 전기적으로 연결된 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극 사이에 정전 용량층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 특성 전압 및 데이터 전압에 대응되는 전압을 저장한다. 예를 들어, 구동 트랜지스터(Tdr)의 특성 전압은 문턱 전압을 포함할 수 있다.
도 3은 도 2에 도시된 화소의 동작을 설명하기 위한 동작 타이밍도이다.
도 1 내지 도 3을 참조하면, 본 출원의 일 예에 따른 화소(P)는 초기화 구간(IP), 보상 구간(또는 샘플링 구간)(CP), 라이팅 구간(또는 데이터 프로그래밍 구간)(DWP), 및 발광 구간(EP)으로 동작될 수 있다.
먼저, 초기화 구간(IP)에서는, 게이트 온 전압 레벨(Von)의 초기화 제어 신호(ICS)와 샘플링 제어 신호(SCS) 및 제 1 게이트 오프 전압 레벨(Voff)의 발광 제어 신호(ECS)에 응답하여 초기화 전압 라인(IL)에 공급되는 초기화 전압(Vini)과 레퍼런스 전압 라인(RL)에 공급되는 레퍼런스 전압(Vref)에 의해 스토리지 커패시터(Cst)가 초기화된다. 즉, 초기화 구간(IP)에서는, 제 4 스위칭 트랜지스터(Tsw4)가 제 1 게이트 오프 전압 레벨(Voff)의 발광 제어 신호(ECS)에 의해 턴-오프(OFF1)되고, 제 2 스위칭 트랜지스터(Tsw2)가 게이트 온 전압 레벨(Von)의 초기화 제어 신호(ICS)에 의해 턴-온되어 초기화 전압(Vini)이 제 2 화소 노드(PN2)에 공급되며, 이어서 제 3 스위칭 트랜지스터(Tsw3)가 게이트 온 전압 레벨(Von)의 샘플링 제어 신호(SCS)에 의해 턴-온되어 레퍼런스 전압(Vref)이 제 1 화소 노드(PN1)에 공급된다. 이에 따라, 스토리지 커패시터(Cst)는 초기화 전압(Vini)과 레퍼런스 전압(Vref)의 차 전압 또는 초기화 전압으로 초기화된다.
이어서, 보상 구간(CP)에서는, 게이트 온 전압 레벨(Von)의 샘플링 제어 신호(SCS)와 게이트 온 전압 레벨(Von)의 발광 제어 신호(ECS)에 응답하여 화소 구동 전압 라인(PL)에 공급되는 화소 구동 전압(VDD)과 레퍼런스 전압(Vref)에 의해 구동 트랜지스터(Tdr)의 문턱 전압에 상응하는 샘플링 전압이 스토리지 커패시터(Cst)에 저장된다. 즉, 보상 구간(CP)에서는, 제 4 스위칭 트랜지스터(Tsw4)가 게이트 온 전압 레벨(Von)의 발광 제어 신호(ECS)에 의해 턴-온(ON)되는 반면에 제 2 스위칭 트랜지스터(Tsw2)가 게이트 오프 전압 레벨(Voff)의 초기화 제어 신호(ICS)에 의해 턴-오프되며, 제 3 스위칭 트랜지스터(Tsw3)가 게이트 온 전압 레벨(Von)의 샘플링 제어 신호(SCS)에 의해 턴-온 상태를 유지한다. 이에 따라, 제 1 화소 노드(PN1)에는 제 3 스위칭 트랜지스터(Tsw3)를 통해 레퍼런스 전압(Vref)이 공급되며, 제 2 화소 노드(PN2)는 제 2 스위칭 트랜지스터(Tsw2)의 턴-오프에 의해 전기적으로 플로팅된다. 따라서, 구동 트랜지스터(Tdr)는 제 1 화소 노드(PN1)의 레퍼런스 전압(Vref)에 의해 턴-온되어 소스 팔로워(source follower)로 동작하여 소스 전압이 레퍼런스 전압(Vref)에서 자신의 문턱 전압(Vth)을 뺀 전압(Vref-Vth)일 때 턴-오프된다. 이에 따라, 스토리지 커패시터(Cst)에는 구동 트랜지스터(Tdr)의 문턱 전압에 대응되는 보상 전압(또는 샘플링 전압)이 충전된다. 예를 들어, 스토리지 커패시터(Cst)에는 레퍼런스 전압(Vref)과 구동 트랜지스터(Tdr)의 문턱 전압(Vth) 간의 차 전압(Vref-Vth) 또는 구동 트랜지스터(Tdr)의 문턱 전압(Vth)에 가까운 전압이 충전될 수 있다.
이어서, 데이터 라이팅 구간(DWP)에서는, 게이트 온 전압 레벨(Von)의 스캔 신호(SS) 및 제 2 게이트 오프 전압 레벨(Voff)의 발광 제어 신호(ECS)에 응답하여 데이터 라인(DL)으로부터 공급되는 데이터 전압(Vdata)이 제 1 화소 노드(PN1)에 공급된다. 즉, 데이터 라이팅 구간(DWP)에서는, 제 1 스위칭 트랜지스터(Tsw1)가 게이트 온 전압 레벨(Von)의 스캔 신호(SS)에 의해 턴-온되는 반면에, 제 4 스위칭 트랜지스터(Tsw4)가 제 2 게이트 오프 전압 레벨(Voff)의 발광 제어 신호(ECS)에 의해 턴-오프(OFF2)되고, 제 3 스위칭 트랜지스터(Tsw3)가 게이트 오프 전압 레벨(Voff)의 샘플링 제어 신호(SCS)에 의해 턴-오프되며, 제 2 스위칭 트랜지스터(Tsw2)가 게이트 오프 전압 레벨(Voff)의 초기화 제어 신호(ICS)에 의해 턴-오프 상태를 유지한다. 그리고, 데이터 구동 회로로부터 실제 데이터 전압(Vdata)이 데이터 라인(DL)에 공급된다. 이에 따라, 제 1 화소 노드(PN1)에는 제 1 스위칭 트랜지스터(Tsw1)를 통해 실제 데이터 전압(Vdata)이 공급되며, 제 2 화소 노드(PN2)는 제 2 스위칭 트랜지스터(Tsw2)의 턴-오프 상태에 의해 전기적으로 플로팅 상태를 유지한다. 따라서, 제 1 화소 노드(PN1)의 전압이 레퍼런스 전압(Vref)에서 실제 데이터 전압(Vdata)으로 변화되고, 플로팅 상태인 제 2 화소 노드(PN2)의 전압이 스토리지 커패시터(Cst)에 의한 전압 커플링에 의해 변화됨으로써 스토리지 커패시터(Cst)에는 구동 트랜지스터(Tdr)의 문턱 전압(Vth)에 대응되는 보상 전압과 데이터 전압에 대응되는 전압(Vdata-Vref+Vth)이 충전된다.
이어서, 발광 구간(EP)에서는, 게이트 온 전압 레벨(Von)의 발광 제어 신호(ECS)에 응답하여 화소 구동 전압(VDD)과 스토리지 커패시터(Cst)의 전압에 의해 발광 소자(ELD)가 발광한다. 즉, 발광 구간(EP)에서는, 제 4 스위칭 트랜지스터(Tsw4)가 게이트 온 전압 레벨(Von)의 발광 제어 신호(ECS)에 의해 턴-온(ON)되는 반면에 제 1 스위칭 트랜지스터(Tsw1)가 게이트 오프 전압 레벨(Voff)의 스캔 신호에 의해 턴-오프되고, 제 2 스위칭 트랜지스터(Tsw2)가 게이트 오프 전압 레벨(Voff)의 초기화 제어 신호(ICS)에 의해 턴-오프 상태를 유지하며, 제 3 스위칭 트랜지스터(Tsw3)가 게이트 온 전압 레벨(Von)의 샘플링 제어 신호(SCS)에 의해 턴-온 상태를 유지한다. 이에 따라, 제 1 화소 노드(PN1)에는 스토리지 커패시터(Cst)에 저장된 전압이 공급되고, 화소 구동 전압(VDD)이 제 4 스위칭 트랜지스터(Tsw4)를 통해 구동 트랜지스터(Tdr)의 드레인 전극에 공급된다. 따라서, 구동 트랜지스터(Tdr)는 제 1 화소 노드(PN1)의 전압에 의해 턴-온되어 스토리지 커패시터(Cst)에 저장된 전압에 대응되는 데이터 전류를 발광 소자(ELD)에 공급하여 발광 소자(ELD)를 발광시킨다. 이때, 구동 트랜지스터(Tdr)로부터 발광 소자(ELD)에 공급되는 데이터 전류(Ioled)의 식은 "Ioled =1/2×K(Vdata-Vref-C(Vdata-Vref))2"으로 결정될 수 있으며, 이러한 데이터 전류(Ioled)는 구동 트랜지스터(Tdr)의 문턱 전압에 영향을 받지 않는 것을 알 수 있다. 따라서, 본 출원의 일 예에 따른 화소(P)는 구동 트랜지스터(Tdr)의 특성 변화가 보상됨으로써 각 화소(P) 간의 휘도 편차가 감소할 수 있다.
선택적으로, 본 출원의 일 예는 발광 구간(EP)의 시작 시점에서 발광 제어 신호(ECS)가 게이트 오프 전압 레벨에서 게이트 온 전압 레벨로 라이징되는 시간을 조절함으로써 각 화소(P) 간의 구동 트랜지스터(Tdr)의 이동도 편차를 보상할 수도 있다.
도 4는 본 출원의 일 예에 따른 게이트 구동 회로를 설명하기 위한 도면이며, 도 5는 도 4에 도시된 게이트 구동 회로에 공급되는 클럭을 나타내는 파형도이다.
도 3 내지 도 5를 참조하면, 본 출원의 일 예에 따른 게이트 구동 회로(700)는 스캔 제어 쉬프트 레지스터(710) 및 발광 제어 쉬프트 레지스터(730)를 포함할 수 있다.
상기 스캔 제어 쉬프트 레지스터(710)는 제 1 내지 제 m 게이트 라인(GL1 ~ GLm) 각각에 스캔 신호(SS)를 공급하고 발광 제어 쉬프트 레지스터(730)에 캐리 신호(CS)를 공급하는 제 1 내지 제 n(n은 m과 같거나 큰 자연수) 스캔 제어 스테이지(sST1 ~ sSTn)를 포함할 수 있다. 그리고, 스캔 제어 쉬프트 레지스터(710)는 제 1 내지 제 m 초기화 제어 라인(ICL1 ~ ICLm) 각각에 초기화 제어 신호(ICS)를 공급하며, 제 1 내지 제 m 샘플링 제어 라인(SCL1 ~ SCLm) 각각에 샘플링 제어 신호(SCS)를 공급한다.
상기 제 1 내지 제 n(n은 m과 같거나 큰 자연수) 스캔 제어 스테이지(sST1 ~ sSTn) 각각은 복수의 게이트 클럭(GCLK1 ~ GCLK6), 복수의 캐리 클럭(cCLK1 ~ cCLK6), 복수의 초기화 클럭(iCLK1 ~ iCLK6), 복수의 샘플링 클럭(sCLK1 ~ sCLK6), 게이트 스타트 신호(Vst), 스테이지 구동 전압(Vdd), 및 저전위 전압(Vss1, Vss2)을 기반으로 초기화 제어 신호(ICS), 샘플링 제어 신호(SCS), 스캔 신호(SS), 및 캐리 신호(CS)를 출력한다.
복수의 게이트 클럭(GCLK1 ~ GCLK6), 복수의 캐리 클럭(cCLK1 ~ cCLK6), 복수의 초기화 클럭(iCLK1 ~ iCLK6), 및 복수의 샘플링 클럭(sCLK1 ~ sCLK6) 각각은 미리 설정된 주기로 순환 반복되는 게이트 온 전압 구간과 게이트 오프 전압 구간을 포함할 수 있다. 복수의 게이트 클럭(GCLK1 ~ GCLK6), 복수의 캐리 클럭(cCLK1 ~ cCLK6), 복수의 초기화 클럭(iCLK1 ~ iCLK6), 및 복수의 샘플링 클럭(sCLK1 ~ sCLK6) 각각에서, 게이트 온 전압 구간은 1.5 수평 기간만큼 쉬프트되어 서로 중첩되지 않을 수 있지만, 반드시 이에 한정되지 않고, 화소의 구동 타이밍에 따라 임의의 수평 기간만큼 쉬프트되거나 임의의 구간 동안 서로 중첩될 수 있다. 이하의 설명에서는 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn)가 6상 클럭들을 이용하는 것으로 가정하여 설명하기로 한다.
상기 복수의 샘플링 클럭(sCLK1 ~ sCLK6) 중 제 k(k는 1 내지 6 사이의 자연수) 샘플링 클럭(sCLKk)의 게이트 온 전압 구간은 복수의 초기화 클럭(iCLK1 ~ iCLK6) 중 제 k 초기화 클럭(iCLKk)과 일부, 예를 들어 0.5 수평 구간 동안 중첩될 수 있으나, 반드시 이에 한정되지 않고, 화소의 초기화 구간과 보상 구간에서 화소 및/또는 스토리지 커패시터의 충방전 특성에 따라 변경될 수 있다.
상기 복수의 캐리 클럭(cCLK1 ~ cCLK6) 중 제 k 캐리 클럭(cCLKk)의 게이트 온 전압 구간은 제 k 초기화 클럭(iCLKk)과 제 k 샘플링 클럭(sCLKk)에 중첩될 수 있다. 이때, 제 k 캐리 클럭(cCLKk)의 라이징(raising) 구간은 제 k 초기화 클럭(iCLKk)의 라이징 구간과 제 k 샘플링 클럭(sCLKk)의 라이징 구간 사이로 설정될 수 있으며, 제 k 캐리 클럭(cCLKk)의 폴링(falling) 구간은 제 k 초기화 클럭(iCLKk)의 폴링 구간과 제 k 샘플링 클럭(sCLKk)의 폴링 구간 사이로 설정될 수 있다. 여기서, 라이징 구간은 게이트 오프 전압 레벨에서 게이트 온 전압 레벨로 천이되는 구간으로 정의될 수 있으며, 폴링 구간은 게이트 온 전압 레벨에서 게이트 오프 전압 레벨로 천이되는 구간으로 정의될 수 있다.
상기 복수의 게이트 클럭(GCLK6) 중 제 k 게이트 클럭(GCLKk)의 게이트 온 전압 구간은 제 k 초기화 클럭(iCLKk)의 게이트 온 전압 구간으로부터 1.5 수평 기간만큼 쉬프트될 수 있으나, 반드시 이에 한정되지 않고, 화소(P)의 데이터 라이팅 구간(DWP)에서 데이터 전압의 충전 특성에 따라 변경될 수 있다.
상기 제 k 게이트 클럭(GCLKk), 제 k 초기화 클럭(iCLKk), 제 k 샘플링 클럭(sCLKk), 및 제 k 초기화 클럭(iCLKk) 각각은 6x-y(x는 자연수이고, y는 6-k인 자연수)번째 스캔 제어 스테이지(sST6x-y)에 공급될 수 있다.
제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 각각은 게이트 스타트 신호(Vst) 또는 q(q는 자연수)번째 전단 스캔 제어 스테이지로부터 공급되는 캐리 신호(CS)에 의해 인에이블되고, 스테이지 리셋 신호 또는 r(r는 자연수)번째 후단 스캔 제어 스테이지로부터 공급되는 캐리 신호(CS)에 의해 리셋될 수 있도록 종속적으로 연결된다. 예를 들어, 제 1 스캔 제어 스테이지(sST1)는 게이트 스타트 신호(Vst)에 의해 인에이블되고, 제 5 스캔 제어 스테이지(sST5)로부터 출력되는 캐리 신호(CS)에 의해 리셋될 수 있다.
본 예에 따른 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 각각은 해당하는 초기화 클럭(iCLK1 ~ iCLK6)을 화소(P)의 초기화 구간(IP) 동안 초기화 제어 신호(ICS)로 출력하고, 해당하는 샘플링 클럭(sCLK1 ~ sCLK6)을 화소(P)의 보상 구간(CP) 동안 샘플링 제어 신호(SCS)로 출력하고, 해당하는 게이트 클럭(GCLK1 ~ GCLK6)을 화소(P)의 데이터 라이팅 구간(DWP) 동안 스캔 신호(SS)로 출력하며, 해당하는 캐리 클럭(cCLK1 ~ cCLK6)을 화소(P)의 초기화 구간(IP)의 후반부와 보상 구간(CP)의 전반부 사이의 구간 동안 캐리 신호(CS)로 출력할 수 있다. 이때, 샘플링 제어 신호(SCS)의 전반부는 초기화 제어 신호(ICS)의 후반부와 중첩될 수 있다.
상기 발광 제어 쉬프트 레지스터(730)는 제 1 내지 제 m 발광 제어 라인(ECL1 ~ ECLm) 각각에 발광 제어 신호(ECS)를 공급하는 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm)를 포함할 수 있다.
상기 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 각각은 제 1 입력 단자(1)에 공급되는 제 1 입력 신호와 제 2 입력 단자(2)에 공급되는 제 2 입력 신호를 기반으로 화소(P)의 동작 타이밍에 대응되는 발광 제어 신호(ECS)를 출력한다.
일 예에 따른 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 각각은 서로 다른 제 1 및 제 2 입력 신호 중 적어도 하나의 입력 신호가 하이 전압 레벨(또는 게이트 온 전압 레벨)을 가질 때, 게이트 오프 전압 레벨(OFF)의 발광 제어 신호(ECS)를 출력하고, 서로 다른 제 1 및 제 2 입력 신호가 모두 로우 전압 레벨(또는 게이트 오프 전압 레벨)을 가질 때, 게이트 온 전압 레벨(Von)의 발광 제어 신호(ECS)를 출력한다. 예를 들어, 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 각각은 하이 전압 레벨의 제 1 입력 신호에 응답하여 제 1 게이트 오프 전압 레벨(Voff)의 발광 제어 신호(ECS)를 출력하고, 하이 전압 레벨의 제 2 입력 신호에 응답하여 제 2 게이트 오프 전압 레벨(OFF2)의 발광 제어 신호(ECS)를 출력할 수 있다. 이때, 하이 전압 레벨의 제 2 입력 신호는 하이 전압 레벨의 제 1 입력 신호로부터 적어도 3 수평 기간 동안 지연될 수 있다.
상기 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 중 i(i는 1 내지 m)번째 발광 제어 스테이지(eSTi)에 입력되는 제 1 입력 신호는 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 j-a(j는 1 내지 m이고, a는 자연수)번째 스캔 제어 스테이지(sSTj-a)로부터 출력되는 캐리 신호(CS)이고, i번째 발광 제어 스테이지(eSTi)에 입력되는 제 2 입력 신호는 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 j+b(b는 a보다 큰 자연수)번째 스캔 제어 스테이지(sSTj+b)로부터 출력되는 캐리 신호(CS)일 수 있다. 여기서, j번째 스캔 제어 스테이지(sSTj)는 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 i번째 스캔 제어 스테이지(eSTi)에 가장 근접하게 배치된 스캔 제어 스테이지로 정의될 수 있다.
도 5에 도시된 스캔 제어 스테이지들과 발광 제어 스테이지들의 배치 구조를 예로 들어 설명하면, 일 예로서, 제 1 발광 제어 스테이지(eST1)의 제 1 입력 단자(1)는 제 1 스캔 제어 스테이지(sST1)로부터 출력되는 캐리 신호(CS)를 제 1 입력 신호로 수신하고, 제 1 발광 제어 스테이지(eST1)의 제 2 입력 단자(2)는 제 4 스캔 제어 스테이지(sST4)로부터 출력되는 캐리 신호(CS)를 제 2 입력 신호로 수신할 수 있다. 다른 예로서, 제 1 발광 제어 스테이지(eST1)의 제 1 입력 단자(1)는 제 1 스캔 제어 스테이지(sST1)의 전단인 스캔 제어 더미 스테이지로부터 출력되는 캐리 신호(CS)를 제 1 입력 신호로 수신하고, 제 1 발광 제어 스테이지(eST1)의 제 2 입력 단자(2)는 제 5 스캔 제어 스테이지(sST5)로부터 출력되는 캐리 신호(CS)를 제 2 입력 신호로 수신할 수 있다. 이에 따라, 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 각각에 입력되는 제 1 및 제 2 입력 신호 각각은 화소의 동작 타이밍에 따라 결정될 수 있으며, 예를 들어 화소의 초기화 구간과 보상 구간에서 화소 및/또는 스토리지 커패시터의 충방전 특성에 따른 보상 구간의 시간에 따라 변경될 수 있다.
본 예에 따른 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 각각은 제 1 입력 신호에 응답하여 화소(P)의 초기화 구간(IP) 동안 제 1 게이트 오프 전압 레벨(Voff)의 발광 제어 신호(ECS)를 출력하고, 제 2 입력 신호에 응답하여 화소(P)의 데이터 라이팅 구간(DWP) 동안 제 2 게이트 오프 전압 레벨(OFF2)의 발광 제어 신호(ECS)를 출력한다.
한편, 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 중 초반 일부의 발광 제어 스테이지에 입력되는 제 1 입력 신호와 후반 일부의 발광 제어 스테이지에 입력되는 제 2 입력 신호 각각은 타이밍 제어부(300)에서 제공될 수 있다. 일 예에 따른 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 중 제 1 내지 제 g(g는 20 이하의 자연수) 발광 제어 스테이지 각각은 타이밍 제어부(300)로부터 제 1 입력 신호를 입력 받을 수 있다. 그리고, 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 중 제 m 내지 제 m-h(h는 g와 같거나 20 이하의 자연수) 발광 제어 스테이지 각각은 타이밍 제어부(300)로부터 제 2 입력 신호를 입력 받을 수 있다. 이 경우, 본 예는 스캔 쉬프트 레지스터에 구성되는 n개의 스캔 스테이들 중 제 1 내지 제 g 발광 제어 스테이지 각각에 제 1 입력 신호를 공급하는 g개의 더미 스캔 제어 스테이지, 및 제 1 내지 제 h 발광 제어 스테이지 각각에 제 2 입력 신호를 공급하는 h개의 더미 스캔 제어 스테이지를 생략할 수 있고, 이를 통해 게이트 구동 회로의 크기를 감소시킬 수 있다. 예를 들어, 제 1 발광 제어 스테이지(eST1)는 타이밍 제어부(300)로부터 제 1 입력 신호를 입력 받고, 제 2 스캔 제어 스테이지(sST2)의 캐리 신호를 제 2 입력 신호로 입력받을 수 있다. 그리고, 제 m 발광 제어 신호(eSTm)는 제 n 스캔 제어 스테이지(sSTn)로부터 제 1 입력 신호를 입력 받고, 타이밍 제어부(300)로부터 제 2 입력 신호를 입력 받을 수 있다.
이와 같은, 본 출원의 일 예에 따른 게이트 구동 회로(700)는 스캔 제어 쉬프트 레지스터(710)의 스캔 제어 스테이지에서 출력되는 캐리 신호(CS)를 기반으로 발광 제어 쉬프트 레지스터(730)에서 발광 제어 신호를 출력함으로써 회로 구성이 단순화되고 발광 제어 신호를 안정적으로 출력하여 구동의 신뢰성이 향상될 수 있으며, 발광 표시 장치의 베젤 폭을 감소시킬 수 있다.
도 6은 도 4에 도시된 j번째 스캔 제어 스테이지의 회로 구성을 설명하기 위한 회로도이다.
도 4 내지 도 6을 참조하면, 본 출원의 일 예에 따른 스캔 제어 스테이지(sSTj)는 노드 제어부(711) 및 스캔 출력부(713)를 포함할 수 있다.
상기 노드 제어부(711)는 게이트 스타트 신호(Vst) 또는 q(q는 자연수)번째 전단 스캔 제어 스테이지로부터의 캐리 신호 및 스테이지 리셋 신호(Vrst) 또는 r(r은 자연수)번째 후단 스캔 제어 스테이지로부터의 캐리 신호에 응답하여 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압을 제어한다. 즉, 노드 제어부(711)는 게이트 스타트 신호(Vst) 또는 q번째 전단 스캔 제어 스테이지로부터의 캐리 신호에 따라 제 1 노드(Q)에 전압을 충전하고, 스테이지 리셋 신호(Vrst) 또는 r번째 후단 스캔 제어 스테이지로부터의 캐리 신호에 응답하여 제 1 노드(Q)의 전압을 방전시키며, 제 2 노드(QB)의 전압을 제 1 노드(Q)과 반대되는 전압으로 제어한다.
일 예에 따른 노드 제어부(711)는 제 1 노드 전압 설정부(711a), 제 1 노드 전압 리셋부(711b), 제 2 노드 전압 설정부(711c), 및 노이즈 제거부(711d)를 포함할 수 있다.
상기 제 1 노드 전압 설정부(711a)는 게이트 스타트 신호(Vst)에 응답하여 제 1 노드(Q)의 전압을 설정한다. 여기서, 게이트 스타트 신호(Vst)는 q번째 전단 스캔 제어 스테이지로부터의 캐리 신호일 수 있다.
일 예에 따른 제 1 노드 전압 설정부(711a)는 제 1-1 내지 제 1-3 트랜지스터(M11, M12, M13)를 포함할 수 있다.
상기 제 1-1 및 제 1-2 트랜지스터(M11, M12)는 제 1 노드(Q)에 직렬 연결되고, 게이트 온 전압 레벨의 게이트 스타트 신호(Vst)에 따라 동시에 턴-온되어 제 1 노드(Q)에 게이트 온 전압을 충전시킨다.
상기 제 1-3 트랜지스터(M13)는 제 1 노드(Q)에 따라 턴-온되어 트랜지스터 오프셋 전압(VD)을 제 1-1 트랜지스터(M11)와 제 1-2 트랜지스터(M12) 사이의 제 1 중간 노드(Nm1)에 공급한다. 이러한 제 1-3 트랜지스터(M13)는 게이트 스타트 신호(Vst)가 게이트 오프 전압으로 변화되어 제 1-1 및 제 1-2 트랜지스터(M11, M12)가 턴-오프될 때, 제 1 중간 노드(Nm1)에 트랜지스터 오프셋 전압(VD)을 공급하여 제 1-2 트랜지스터(M12)를 완전히 턴-오프시킴으로써 제 1 노드(Q)의 전류 누설을 방지한다. 한편, 제 1-3 트랜지스터(M13)는 q번째 전단 스캔 제어 스테이지의 제 1 노드에 전기적으로 연결될 수도 있으며, 이 경우 q번째 전단 스캔 제어 스테이지의 제 1 노드의 전압에 따라 제 1 노드(Q)의 전압을 프리차징하여 제 1 노드(Q)의 누설 전류를 더욱 방지할 수 있다.
상기 제 1 노드 전압 리셋부(711b)는 스테이지 리셋 신호(Vrst)에 응답하여 제 1 노드(Q)의 전압을 리셋시킨다. 여기서, 스테이지 리셋 신호(Vrst)는 r번째 후단 스캔 제어 스테이지로부터의 캐리 신호일 수 있다.
일 예에 따른 제 1 노드 전압 리셋부(711b)는 제 2-1 및 제 2-2 트랜지스터(M21, M22)를 포함할 수 있다.
상기 제 2-1 및 제 2-2 트랜지스터(M21, M22)는 제 1 저전위 전압(Vss1)이 공급되는 제 1 저전위 전압 라인과 제 1 노드(Q) 사이에 직렬 연결되고, 게이트 온 전압 레벨의 스테이지 리셋 신호(Vrst)에 따라 동시에 턴-온되어 제 1 노드(Q)의 전압을 방전시킨다.
상기 제 2-1 및 제 2-2 트랜지스터(M21, M22) 사이의 제 2 중간 노드(Nm2)는 제 1 노드 전압 설정부(711a)의 제 1 중간 노드(Nm1)에 전기적으로 연결되고, 제 1 노드 전압 설정부(711a)의 제 1-3 트랜지스터(M13)로부터 트랜지스터 오프셋 전압(VD)을 공급받는다. 이에 따라, 제 2-1 트랜지스터(M21)는 게이트 오프 전압의 스테이지 리셋 신호(Vrst)에 의해 턴-오프 상태일 때, 제 2 중간 노드(Nm2)에 공급되는 트랜지스터 오프셋 전압(VD)에 의해 자신의 소스 전압이 게이트 전압보다 더 높아 전압 레벨을 가짐에 따라 완전한 턴-오프 상태로 유지되고, 이로 인하여 제 1 노드(Q)의 전류 누설이 방지될 수 있다.
상기 제 2 노드 전압 설정부(711c)는 스테이지 구동 전압(Vdd)과 제 1 저전위 전압(Vss1)을 기반으로 제 1 노드(Q)의 전압에 따라 제 2 노드(QB)의 전압을 설정함으로써 제 2 노드(QB)의 전압을 제 1 노드(Q)의 전압과 상반되는 전압으로 제어한다.
일 예에 따른 제 2 노드 전압 설정부(711c)는 제 3-1 내지 제 3-4 트랜지스터(M31, M32, M33, M34)를 포함할 수 있다.
상기 제 3-1 트랜지스터(M31)는 스테이지 구동 전압(Vdd)에 의해 턴-온되어 스테이지 구동 전압(Vdd)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)의 전압을 스테이지 구동 전압(Vdd)으로 설정한다.
상기 제 3-2 트랜지스터(M32)는 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 내부 노드(Ni)에 제 1 저전위 전압(Vss1)을 공급함으로써 내부 노드(Ni)의 전압을 제 1 저전위 전압(Vss1)으로 리셋(또는 방전)시킨다.
상기 제 3-3 트랜지스터(M33)는 내부 노드(Ni)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스테이지 구동 전압(Vdd)을 제 2 노드(QB)에 공급함으로써 제 2 노드(QB)의 전압을 스테이지 구동 전압(Vdd)으로 설정한다.
상기 제 3-4 트랜지스터(M34)는 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB)에 제 1 저전위 전압(Vss1)을 공급함으로써 제 2 노드(QB)의 전압을 제 1 저전위 전압(Vss1)으로 리셋(또는 방전)시킨다.
본 예에 따른 제 2 노드 전압 설정부(711c)는 제 1 노드(Q)의 전압에 따라 제 3-2 트랜지스터(M32)가 턴-오프되면, 스테이지 구동 전압(Vdd)에 의해 턴-온된 제 3-1 트랜지스터(M31)를 통해서 스테이지 구동 전압(Vdd)을 내부 노드(Ni)에 충전하고, 내부 노드(Ni)의 전압에 의해 턴-온된 제 3-3 트랜지스터(M33)를 통해서 스테이지 구동 전압(Vdd)을 제 2 노드(QB)에 충전함으로써 제 2 노드(QB)의 전압을 스테이지 구동 전압(Vdd)으로 설정한다. 반면에, 본 예에 따른 제 2 노드 전압 설정부(711c)는 제 1 노드(Q)의 전압에 따라 제 3-2 트랜지스터(M32)가 턴-온되면, 턴-온된 제 3-2 트랜지스터(M32)를 통해서 내부 노드(Ni)의 전압을 제 1 저전위 전압(Vss1)으로 리셋시키고, 이를 통해 제 3-3 트랜지스터(M33)를 턴-오프시킴과 동시에 제 1 노드(Q)의 전압에 의해 턴-온된 제 3-4 트랜지스터(M34)를 통해서 제 2 노드(QB)의 전압을 제 1 저전위 전압(Vss1)으로 리셋시킨다. 이때, 스테이지 구동 전압(Vdd)에 의해 턴-온된 제 3-1 트랜지스터(M31)를 통해서 스테이지 구동 전압(Vdd)이 내부 노드(Ni)에 공급되더라도 내부 노드(Ni)의 전압은 턴-온된 제 3-2 트랜지스터(M32)를 통해서 제 1 저전위 전압(Vss1)으로 리셋되고, 이로 인하여 내부 노드(Ni)에 연결된 제 3-2 트랜지스터(M32)가 턴-오프된다. 이를 위해, 제 3-2 트랜지스터(M32)는 제 3-1 트랜지스터(M31)보다 상대적으로 큰 채널 크기를 갖는 것이 바람직하다.
선택적으로, 다른 예에 따른 제 2 노드 전압 설정부(711c)는 대한민국 특허공개공보 제10-2014-0032792호의 도 29 내지 도 32에 개시된 인버터들 중 어느 하나로 구성될 수 있다.
상기 노이즈 제거부(711d)는 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 리셋시킨다. 즉, 노이즈 제거부(711d)는 제 2 노드(QB)의 전압에 응답해 제 1 노드(Q)에 제 1 저전위 전압(Vss1)을 공급함으로써 스캔 출력부(713)에 공급되는 클럭들(cCLK, GCLK, iCLK, sCLK)의 위상 변화로 인한 커플링 현상에 의하여 제 1 노드(Q)에서 발생되는 노이즈 성분을 제거한다.
일 예에 따른 노이즈 제거부(711d)는 제 4-1 및 제 4-2 트랜지스터(M41, M42)를 포함할 수 있다.
상기 제 4-1 및 제 4-2 트랜지스터(M41, M42)는 제 1 저전위 전압(Vss1)이 공급되는 제 1 저전위 전압 라인과 제 1 노드(Q) 사이에 직렬 연결되고, 제 2 노드(QB)에 공급되는 스테이지 구동 전압(Vdd)에 의해 동시에 턴-온되어 제 1 노드(Q)의 전압을 제 1 저저위 전압(Vss1)으로 리셋(또는 방전)시킨다.
상기 제 4-1 및 제 4-2 트랜지스터(M41, M42) 사이의 제 3 중간 노드(Nm3)는 제 1 노드 전압 설정부(711a)의 제 1 중간 노드(Nm1)에 전기적으로 연결되고, 제 1 노드 전압 설정부(711a)의 제 1-3 트랜지스터(M13)로부터 트랜지스터 오프셋 전압(VD)을 공급받는다. 이에 따라, 제 4-1 트랜지스터(M41)는 제 2 노드(QB)에 공급되는 제 1 저전위 전압(Vss1)에 의해 턴-오프 상태일 때, 제 3 중간 노드(Nm3)에 공급되는 트랜지스터 오프셋 전압(VD)에 의해 자신의 소스 전압이 게이트 전압보다 더 높아 전압 레벨을 가짐에 따라 완전한 턴-오프 상태로 유지되고, 이로 인하여 제 1 노드(Q)의 전류 누설이 방지될 수 있다.
본 예에 따른 노드 제어부(711)는 제 2 노드 전압 리셋부(711e)를 더 포함할 수 있다.
상기 제 2 노드 전압 리셋부(711e)는 게이트 스타트 신호(Vst)(또는 q번째 전단 스캔 제어 스테이지로부터의 캐리 신호)에 응답하여 제 2 노드(QB)의 전압을 제 1 저전위 전압(Vss1)으로 리셋시킨다.
일 예에 따른 제 2 노드 전압 리셋부(711e)는 게이트 스타트 신호(Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB)에 제 1 저전위 전압(Vss1)을 공급하는 제 5 트랜지스터(M5)를 포함할 수 있다.
상기 제 5 트랜지스터(M5)는 제 1 노드 전압 설정부(711a)의 제 1-1 및 제 1-2 트랜지스터(M11, M12)와 함께 동시에 턴-온되어 제 1-1 및 제 1-2 트랜지스터(M11, M12)에 의해 제 1 노드(Q)의 전압이 세트될 때, 제 2 노드(QB)에 제 1 저전위 전압(Vss1)으로 리셋시킨다.
상기 스캔 출력부(713)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 캐리 신호(CS), 스캔 신호(SS), 초기화 제어 신호(ICS), 및 샘플링 제어 신호(SCS) 각각을 출력하는 제 1 내지 제 4 신호 출력 회로(713a, 713b, 713c, 713d)를 포함한다.
상기 제 1 신호 출력 회로(713a)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 캐리 클럭(cCLK) 또는 게이트 오프 전압 레벨을 갖는 제 1 저전위 전압(Vss1)을 캐리 신호(CS)로 출력한다. 일 예에 따른 제 1 신호 출력 회로(713a)는 제 1 노드(Q)의 전압에 따라 캐리 클럭(cCLK)을 게이트 온 전압 레벨의 캐리 신호(CS)로 출력하는 제 6 트랜지스터(M6), 및 제 2 노드(QB)의 전압에 따라 제 1 저전위 전압(Vss1)을 게이트 오프 전압 레벨의 캐리 신호(CS)로 출력하는 제 7 트랜지스터(M7)를 포함할 수 있다. 일 예에 따른 제 1 신호 출력 회로(713a)는 제 6 트랜지스터(M6)의 게이트 전극과 제 1 출력 노드(No1) 사이에 접속된 제 1 커패시터(C1)를 더 포함할 수 있다. 일 예로, 제 1 커패시터(C1)는 제 6 트랜지스터(M6)의 게이트 전극과 소스 전극 간의 기생 커패시턴스일 수 있다.
상기 제 2 신호 출력 회로(713b)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 게이트 클럭(GCLK) 또는 게이트 오프 전압 레벨을 갖는 제 2 저전위 전압(Vss2)을 스캔 신호(SS)로 출력한다. 일 예에 따른 제 2 신호 출력 회로(713b)는 제 1 노드(Q)의 전압에 따라 게이트 클럭(GCLK)을 게이트 온 전압 레벨의 스캔 신호(SS)로 출력하는 제 8 트랜지스터(M8), 및 제 2 노드(QB)의 전압에 따라 제 2 저전위 전압(Vss2)을 게이트 오프 전압 레벨의 스캔 신호(SS)로 출력하는 제 9 트랜지스터(M9)를 포함할 수 있다. 일 예에 따른 제 2 신호 출력 회로(713b)는 제 8 트랜지스터(M8)의 게이트 전극과 제 2 출력 노드(No2) 사이에 접속된 제 2 커패시터(C2)를 더 포함할 수 있다. 일 예로, 제 2 커패시터(C2)는 제 8 트랜지스터(M8)의 게이트 전극과 소스 전극 간의 기생 커패시턴스일 수 있다.
상기 제 3 신호 출력 회로(713c)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 초기화 클럭(iCLK) 또는 게이트 오프 전압 레벨을 갖는 제 2 저전위 전압(Vss2)을 초기화 제어 신호(ICS)로 출력한다. 일 예에 따른 제 2 신호 출력 회로(713c)는 제 1 노드(Q)의 전압에 따라 초기화 클럭(iCLK)을 게이트 온 전압 레벨의 초기화 제어 신호(ICS)로 출력하는 제 10 트랜지스터(M10), 및 제 2 노드(QB)의 전압에 따라 제 2 저전위 전압(Vss2)을 게이트 오프 전압 레벨의 초기화 제어 신호(ICS)로 출력하는 제 11 트랜지스터(M11)를 포함할 수 있다. 일 예에 따른 제 3 신호 출력 회로(713c)는 제 10 트랜지스터(M10)의 게이트 전극과 제 3 출력 노드(No3) 사이에 접속된 제 3 커패시터(C3)를 더 포함할 수 있다. 일 예로, 제 3 커패시터(C3)는 제 10 트랜지스터(M10)의 게이트 전극과 소스 전극 간의 기생 커패시턴스일 수 있다.
상기 제 4 신호 출력 회로(713d)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 샘플링 클럭(sCLK) 또는 게이트 오프 전압 레벨을 갖는 제 2 저전위 전압(Vss2)을 샘플링 제어 신호(SCS)로 출력한다. 일 예에 따른 제 2 신호 출력 회로(713d)는 제 1 노드(Q)의 전압에 따라 샘플링 클럭(sCLK)을 게이트 온 전압 레벨의 샘플링 제어 신호(SCS)로 출력하는 제 12 트랜지스터(M12), 및 제 2 노드(QB)의 전압에 따라 제 2 저전위 전압(Vss2)을 게이트 오프 전압 레벨의 샘플링 제어 신호(SCS)로 출력하는 제 13 트랜지스터(M13)를 포함할 수 있다. 일 예에 따른 제 4 신호 출력 회로(713d)는 제 12 트랜지스터(M12)의 게이트 전극과 제 4 출력 노드(No4) 사이에 접속된 제 4 커패시터(C4)를 더 포함할 수 있다. 일 예로, 제 4 커패시터(C4)는 제 12 트랜지스터(M12)의 게이트 전극과 소스 전극 간의 기생 커패시턴스일 수 있다.
본 예에 따른 스캔 제어 스테이지를 포함하는 스캔 제어 쉬프트 레지스터에서, 스테이지 구동 전압(Vdd)은 트랜지스터 오프셋 전압(VD)과 같거나 상이할 수 있고, 제 1 저전위 전압(Vss1)과 제 2 저전위 전압(Vss2)은 서로 같거나 상이할 수 있으며, 제 1 저전위 전압(Vss1)이 제 2 저전위 전압(Vss2)과 같거나 높은 전압 레벨을 가지는 것이 바람직하다.
본 예에 따른 스캔 제어 쉬프트 레지스터의 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 각각을 구성하는 트랜지스터들(M11 ~ M13) 각각은 산화물 반도체 물질, 단결정 실리콘, 다결정 실리콘, 또는 유기 물질을 포함하는 반도체층을 갖는 N 타입의 박막 트랜지스터 또는 P 타입의 박막 트랜지스터일 수 있다.
도 7은 도 6에 도시된 스캔 제어 스테이지의 구동 파형도이다.
도 6 및 7을 참조하여 도 6에 도시된 j번째 스캔 제어 스테이지의 동작을 설명하면 다음과 같다.
우선, j번째 스캔 제어 스테이지(sSTj)는 제 1 내지 제 4 기간(t1, t2, t3, t4)을 통해 초기화 제어 신호(ICS), 캐리 신호(CS), 샘플링 제어 신호(SCS), 및 스캔 신호(SS)를 차례로 출력할 수 있다.
상기 제 1 기간(t1)에서는, 게이트 온 전압 레벨의 게이트 스타트 신호(Vst)에 의해 게이트 스타트 신호(Vst)의 게이트 온 전압이 제 1 노드(Q)에 충전된다. 즉, 제 1 기간(t1)에서, 제 1 노드 전압 설정부(711a)의 제 1-1 및 제 1-2 트랜지스터(M11, M12)는 게이트 온 전압 레벨의 게이트 스타트 신호(Vst)에 의해 동시에 턴-온됨으로써 게이트 스타트 신호(Vst)의 게이트 온 전압을 제 1 노드(Q)에 충전된다. 이에 따라, 스캔 출력부(713)의 제 6, 제 8, 제 10, 및 제 12 트랜지스터(M6, M8, M10, M12) 각각은 제 1 노드(Q)의 게이트 하이 전압에 의해 턴-온됨으로써 게이트 오프 전압을 갖는 캐리 클럭(cCLK), 게이트 클럭(GCLK), 초기화 클럭(iCLK), 및 샘플링 클럭(sCLK) 각각을 게이트 오프 전압의 캐리 신호(CS), 스캔 신호(SS), 초기화 제어 신호(ICS), 및 샘플링 제어 신호(SCS)로 각각 출력한다. 이와 동시에, 제 1 노드 전압 리셋부(711b)의 제 2-1 및 제 2-2 트랜지스터(M21, M22)는 게이트 오프 전압 레벨의 스테이지 리셋 신호(Vrst)에 의해 턴-오프된다. 이때, 제 2-1 트랜지스터(M21)는 제 1 노드 전압 설정부(711a)의 제 1-3 트랜지스터(M13)로부터 제 2 중간 노드(Nm2)에 공급되는 트랜지스터 오프셋 전압(VD)에 의해 완전히 턴-오프되고, 이로 인하여 제 1 노드(Q)의 전류 누설이 방지될 수 있다. 제 2 노드 전압 설정부(711c)는 제 1 노드(Q)의 게이트 하이 전압에 응답하여 제 2 노드(QB)를 제 1 저전위 전압(Vss1)으로 리셋하며, 이로 인하여 노이즈 제거부(711d)의 제 4-1 및 제 4-2 트랜지스터(M41, M42)는 제 2 노드(QB)의 제 1 저전위 전압(Vss1)에 의해 턴-오프된다. 이때, 노이즈 제거부(711d)의 제 4-1 트랜지스터(M41)는 제 1 노드 전압 설정부(711a)의 제 1-3 트랜지스터(M13)로부터 제 3 중간 노드(Nm3)에 공급되는 트랜지스터 오프셋 전압(VD)에 의해 완전히 턴-오프되고, 이로 인하여 제 1 노드(Q)의 전류 누설이 방지될 수 있다. 제 2 노드 전압 리셋부(711e)는 게이트 온 전압 레벨의 게이트 스타트 신호(Vst)에 응답하여 제 2 노드(QB)를 제 1 저전위 전압(Vss1)으로 리셋한다.
상기 제 2 기간(t2)에서는, 게이트 스타트 신호(Vst)가 게이트 오프 전압 레벨로 변화되고, 게이트 오프 전압 레벨의 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각이 순차적으로 게이트 온 전압 레벨로 변화된다. 이에 따라, 제 2 기간(t2)에서, 제 1 노드 전압 설정부(711a)의 제 1-1 및 제 1-2 트랜지스터(M11, M12)는 게이트 오프 전압 레벨의 게이트 스타트 신호(Vst)에 의해 턴-오프되고, 이로 인하여 제 1 노드(Q)는 게이트 온 전압 레벨 상태에서 플로팅된다. 제 1 노드(Q)의 플로팅 상태에서 스캔 출력부(713)에 인가된 초기화 클럭(iCLK)의 게이트 온 전압 레벨과 제 3 커패시터(C3)의 커플링에 의한 부트스트랩핑에 의해 플로팅 상태의 제 1 노드(Q)의 전압이 더 높은 전압으로 상승하고, 이로 인하여 스캔 출력부(713)의 제 6, 제 8, 제 10, 및 제 12 트랜지스터(M6, M8, M10, M12) 각각은 제 1 노드(Q)의 더 높은 전압에 의해 완전히 턴-온된다. 따라서, 제 2 기간(t2)에서 게이트 온 전압 레벨을 갖는 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각은 해당하는 트랜지스터(M6, M10, M12) 각각을 통해 게이트 온 전압 레벨의 초기화 제어 신호(ICS)와 캐리 신호(CS) 및 샘플링 제어 신호(SCS)로 각각 출력되며, 게이트 오프 전압 레벨을 갖는 게이트 클럭(GCLK)은 제 8 트랜지스터(M8)을 통해 게이트 오프 전압 레벨의 스캔 신호(SS)로 출력된다. 이때, 제 2 기간(t2)에서, 제 1 노드 전압 리셋부(711b), 제 2 노드 전압 설정부(711c), 노이즈 제거부(711d), 및 제 2 노드 전압 리셋부(711e) 각각은 제 1 기간(t1)의 상태로 유지된다. 제 2 기간(t2)에서, 제 1 노드(Q)의 전압은 게이트 오프 전압 레벨의 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각이 순차적으로 게이트 온 전압 레벨로 변화될 때 마다 부트스트래핑될 수 있다.
상기 제 3 기간(t3)에서는, 게이트 온 전압 레벨의 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각이 순차적으로 게이트 오프 전압 레벨로 변화된다. 제 3 기간(t3)에서, 스캔 출력부(713)의 제 6, 제 8, 제 10, 및 제 12 트랜지스터(M6, M8, M10, M12) 각각은 턴-온 상태를 유지한다. 이에 따라, 제 3 기간(t3)에서 게이트 오프 전압 레벨을 갖는 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각은 해당하는 트랜지스터(M6, M10, M12) 각각을 통해 게이트 오프 전압 레벨의 초기화 제어 신호(ICS)와 캐리 신호(CS) 및 샘플링 제어 신호(SCS)로 각각 출력되며, 게이트 오프 전압 레벨을 갖는 게이트 클럭(GCLK)은 제 8 트랜지스터(M8)을 통해 게이트 오프 전압 레벨의 스캔 신호(SS)로 출력된다. 이때, 제 3 기간(t3)에서, 제 1 노드 전압 리셋부(711b), 제 2 노드 전압 설정부(711c), 노이즈 제거부(711d), 및 제 2 노드 전압 리셋부(711e) 각각은 제 1 기간(t1)의 상태로 유지된다. 제 3 기간(t3)에서, 제 1 노드(Q)의 전압은 게이트 온 전압 레벨의 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각이 순차적으로 게이트 오프 전압 레벨로 변화될 때 마다 낮아질 수 있다.
상기 제 4 기간(t4)에서는, 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각이 게이트 오프 전압 레벨로 유지되고, 게이트 오프 전압 레벨의 게이트 클럭(GCLK)이 게이트 온 전압 레벨로 변화된다. 스캔 출력부(713)에 인가된 게이트 클럭(GCLK)의 게이트 온 전압 레벨과 제 2 커패시터(C2)의 커플링에 의한 부트스트랩핑에 의해 플로팅 상태의 제 1 노드(Q)의 전압이 다시 높은 전압으로 상승하고, 이로 인하여 스캔 출력부(713)의 제 6, 제 8, 제 10, 및 제 12 트랜지스터(M6, M8, M10, M12) 각각이 완전히 턴-온된다. 따라서, 제 4 기간(t4)에서 게이트 온 전압 레벨을 갖는 게이트 클럭(GCLK)은 제 8 트랜지스터(M8)을 통해 게이트 온 전압 레벨의 스캔 신호(SS)로 출력되며, 게이트 오프 전압 레벨을 갖는 초기화 클럭(iCLK)과 캐리 클럭(cCLK) 및 샘플링 클럭(sCLK) 각각은 해당하는 트랜지스터(M6, M10, M12) 각각을 통해 게이트 오프 전압 레벨의 초기화 제어 신호(ICS)와 캐리 신호(CS) 및 샘플링 제어 신호(SCS)로 각각 출력된다. 이때, 제 4 기간(t4)에서, 제 1 노드 전압 리셋부(711b), 제 2 노드 전압 설정부(711c), 노이즈 제거부(711d), 및 제 2 노드 전압 리셋부(711e) 각각은 제 1 기간(t1)의 상태로 유지된다.
상기 제 4 기간(t4) 또는 이후에서, 게이트 온 전압 레벨의 스테이지 리셋 신호(Vrst)가 공급되면, 제 1 노드 전압 리셋부(711b)의 제 2-1 및 제 2-2 트랜지스터(M21, M22)는 게이트 온 전압 레벨의 스테이지 리셋 신호(Vrst)에 응답하여 턴-온되어 제 1 노드(Q)를 제 1 저저위 전압(Vss1)으로 리셋시킨다. 스캔 출력부(713)의 제 6, 제 8, 제 10, 및 제 12 트랜지스터(M6, M8, M10, M12) 각각은 제 1 노드(Q)의 제 1 저저위 전압(Vss1)에 의해 턴-오프된다. 이와 동시에, 제 2 노드 전압 설정부(711c)는 제 2 노드(QB)를 스테이지 구동 전압(Vdd)으로 설정하고, 이로 인하여 제 2 노드(QB)에 연결된 스캔 출력부(713)의 제 7, 제 9, 제 11, 및 제 13 트랜지스터(M7, M9, M11, M13) 각각이 턴-온됨으로써 게이트 오프 전압 레벨을 갖는 저전위 전압(Vss1, Vss2)은 제 7, 제 9, 제 11, 및 제 13 트랜지스터(M7, M9, M11, M13) 각각을 통해 게이트 오프 전압 레벨의 캐리 신호(CS), 스캔 신호(SS), 초기화 제어 신호(ICS), 및 샘플링 제어 신호(SCS)로 각각 출력된다. 이때, 노이즈 제거부(711d)의 제 4-1 및 제 4-2 트랜지스터(M41, M42)는 제 2 노드(QB)의 스테이지 구동 전압(Vdd)에 따라 턴-온되어 제 1 노드(Q)에 제 1 저전위 전압(Vss1)을 공급함으로써 스캔 출력부(713)에 공급되는 클럭들(cCLK, GCLK, iCLK, sCLK)의 위상 변화로 인한 커플링 현상에 의하여 제 1 노드(Q)에서 발생되는 노이즈 성분을 제거한다.
이와 같은, 본 예에 따른 스캔 제어 스테이지(sSTj)는 제 1 노드(Q)의 전류 누설이 방지됨에 따라 제 1 노드(Q)의 전압이 안정적으로 유지됨으로써 출력 신호를 보다 안정적으로 출력할 수 있으므로 정상 출력을 위한 문턱 전압의 범위가 증가될 수 있다.
도 8은 도 4에 도시된 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도이며, 도 9는 도 8에 도시된 발광 제어 스테이지의 입출력 전압과 제 1 제어 노드의 전압을 나타내는 파형도이다.
도 8 및 도 9를 도 4와 결부하면, 본 출원의 일 예에 따른 발광 제어 스테이지(sSTi)는 제 1 제어 노드(N1), 제 2 제어 노드(N2), 제 3 제어 노드(N3), 출력부(731), 노드 세트부(733), 및 노드 리셋부(735)를 포함할 수 있다.
상기 제 1 제어 노드(N1)는 노드 세트부(733)의 동작에 따라 노드 구동 전압(eVdd)으로 세트되거나 노드 리셋부(735)의 동작에 따라 노드 리셋 전압(eVss)으로 리셋될 수 있다.
상기 제 2 제어 노드(N2)는 제 1 입력 단자(1)에 연결되고, 스캔 제어 쉬프트 레지스터(710)로부터 제 1 입력 신호(Vin1)를 입력 받는다. 이때, 제 1 입력 신호(Vin1)는 스캔 제어 쉬프트 레지스터(710)의 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 j-a번째 스캔 제어 스테이지(sSTj-a)로부터 출력되는 캐리 신호(CS)일 수 있다. 여기서, i번째 발광 제어 스테이지(sSTi)는 j번째 스캔 제어 스테이지(sSTj)에 가장 근접하게 배치된다. 예를 들어, 제 1 입력 신호(Vin1)는 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 j-1번째 스캔 제어 스테이지(sSTj-1)로부터 출력되는 캐리 신호(CS)일 수 있다. 이러한 제 2 제어 노드(N2)는 제 1 입력 신호(Vin1)에 따라 게이트 온 전압 레벨 또는 게이트 오프 전압 레벨을 가질 수 있다.
상기 제 3 제어 노드(N3)는 제 2 입력 단자(2)에 연결되고, 스캔 제어 쉬프트 레지스터(710)로부터 제 2 입력 신호(Vin2)를 입력 받는다. 이때, 제 2 입력 신호(Vin2)는 스캔 제어 쉬프트 레지스터(710)의 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 j+b번째 스캔 제어 스테이지(sSTj+b)로부터 출력되는 캐리 신호(CS)일 수 있다. 예를 들어, 제 2 입력 신호(Vin2)는 제 1 내지 제 n 스캔 제어 스테이지(sST1 ~ sSTn) 중 j+2번째 스캔 제어 스테이지(sSTj+2)로부터 출력되는 캐리 신호(CS)일 수 있다. 이러한 제 2 제어 노드(N2)는 제 2 입력 신호(Vin2)에 따라 게이트 온 전압 레벨(Von)(또는 하이 로직 전압 레벨(High)) 또는 게이트 오프 전압 레벨(Voff) (또는 로우 로직 전압 레벨(Low))을 가질 수 있다.
상기 출력부(731)는 제 1 내지 제 3 제어 노드(N1, N2, N3)의 전압에 따라 고전위 전압(eVH)을 게이트 온 전압 레벨의 발광 제어 신호(ECS)로 출력하거나 저전위 전압(eVL)을 게이트 오프 전압 레벨의 발광 제어 신호(ECS)로 출력한다. 예를 들어, 출력부(731)는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)의 전압에 따라 화소(P)의 초기화 구간 동안 제 1 게이트 오프 전압 레벨의 발광 제어 신호(ECS)를 출력하고, 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)의 전압에 따라 화소(P)의 데이터 라이팅 구간 동안 제 2 게이트 오프 전압 레벨의 발광 제어 신호를 출력하며, 게이트 오프 전압 레벨의 제 1 입력 신호(Vin1) 및/또는 제 2 입력 신호(Vin2)에 따른 제 1 제어 노드(N1)의 전압에 따라 한 프레임 구간 중 화소(P)의 초기화 구간과 데이터 라이팅 구간을 제외한 나머지 구간 동안 게이트 온 전압 레벨의 발광 제어 신호(ECS)를 출력한다.
일 예에 따른 출력부(731)는 풀-업 트랜지스터(eTu), 제 1 풀-다운 트랜지스터(eTd1), 및 제 2 풀-다운 트랜지스터(eTd2)를 포함할 수 있다.
상기 풀-업 트랜지스터(eTu)는 제 1 제어 노드(N1)의 전압에 따라 고전위 전압(eVH)을 출력 단자(3)로 출력한다. 일 예에 따른 풀-업 트랜지스터(eTu)는 제 1 제어 노드(N1)에 연결된 게이트 전극, 출력 단자(3)에 연결된 소스 전극, 및 고전위 전압(eVH)을 입력받는 드레인 전극을 포함한다. 이러한 풀-업 트랜지스터(eTu)는 제 1 제어 노드(N1)의 전압에 따라 턴-온 또는 턴-오프되고, 턴-온시 고전위 전압(eVH)을 게이트 온 전압 레벨의 발광 제어 신호(ECS)로 출력한다.
상기 제 1 풀-다운 트랜지스터(eTd1)는 제 2 제어 노드(N2)의 전압에 따라 저전위 전압(eVL)을 출력 단자(3)로 출력한다. 일 예에 따른 제 1 풀-다운 트랜지스터(eTd1)는 제 2 제어 노드(N2)에 연결된 게이트 전극, 출력 단자(3)에 연결된 소스 전극, 및 저전위 전압(eVL)을 입력받는 드레인 전극을 포함한다. 이러한 제 1 풀-다운 트랜지스터(eTd1)는 제 2 제어 노드(N2)의 전압에 따라 턴-온 또는 턴-오프되고, 턴-온시 저전위 전압(eVL)을 게이트 오프 전압 레벨의 발광 제어 신호(ECS)로 출력한다. 예를 들어, 제 1 풀-다운 트랜지스터(eTd1)는 화소(P)의 초기화 구간 동안 제 1 게이트 오프 전압 레벨의 발광 제어 신호(ECS)를 출력할 수 있다.
상기 제 2 풀-다운 트랜지스터(eTd2)는 제 3 제어 노드(N3)의 전압에 따라 저전위 전압(eVL)을 출력 단자(3)로 출력한다. 일 예에 따른 제 2 풀-다운 트랜지스터(eTd2)는 제 3 제어 노드(N3)에 연결된 게이트 전극, 출력 단자(3)에 연결된 소스 전극, 및 저전위 전압(eVL)을 입력받는 드레인 전극을 포함한다. 이러한 제 2 풀-다운 트랜지스터(eTd2)는 제 3 제어 노드(N3)의 전압에 따라 턴-온 또는 턴-오프되고, 턴-온시 저전위 전압(eVL)을 게이트 오프 전압 레벨의 발광 제어 신호(ECS)로 출력한다. 예를 들어, 제 2 풀-다운 트랜지스터(eTd2)는 화소(P)의 데이터 라이팅 구간 동안 제 2 게이트 오프 전압 레벨의 발광 제어 신호를 출력할 수 있다.
본 예에 따른 출력부(731)는 2개의 풀-다운 트랜지스터(eTd1, eTd2)를 통해 화소(P)의 초기화 구간과 데이터 라이팅 구간에 게이트 오프 전압 레벨의 발광 제어 신호(ECS)를 공급함으로써 2개의 풀-다운 트랜지스터(eTd1, eTd2) 각각의 열화가 감소되고, 이로 인하여 게이트 오프 전압 레벨을 갖는 발광 제어 신호의 신뢰성이 증가될 수 있다.
상기 노드 세트부(733)는 제 1 제어 노드(N1)를 노드 구동 전압(eVdd)으로 세트한다. 즉, 노드 세트부(733)는 노드 구동 전압(eVdd)을 제 1 제어 노드(N1)에 공급함으로써 제 1 제어 노드(N1)의 전압을 설정한다.
일 예에 따른 노드 세트부(733)는 직류 전압(Va)에 응답하여 노드 구동 전압(eVdd)을 제 1 제어 노드(N1)에 공급하는 제 1 트랜지스터(eT1)를 포함할 수 있다. 상기 제 1 트랜지스터(eT1)는 직류 전압(Va)을 입력받는 게이트 전극, 제 1 제어 노드(N1)에 연결된 제 1 소스/드레인 전극, 및 노드 구동 전압(eVdd)을 입력받는 제 2 소스/드레인 전극을 포함할 수 있다.
상기 노드 리셋부(735)는 제 2 제어 노드(N2)의 전압과 제 3 제어 노드(N3)의 전압을 기반으로 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 일 예에 따른 노드 리셋부(735)는 제 1 리셋 회로(735a), 제 2 리셋 회로(735b), 및 전류 누설 방지부(735c)를 포함할 수 있다.
상기 제 1 리셋 회로(735a)는 제 2 제어 노드(N2)의 전압에 응답하여 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 일 예에 따른 제 1 리셋 회로(735a)는 제 2-1 및 제 2-2 트랜지스터(eT21, eT22)를 포함할 수 있다.
상기 제 2-1 및 제 2-2 트랜지스터(eT21, eT22)는 제 1 연결 노드(Nc1)를 사이에 두고 노드 리셋 전압(eVss)이 공급되는 노드 리셋 전압 라인과 제 1 제어 노드(N1) 사이에 직렬 연결된다.
제 2-1 트랜지스터(eT21)는 제 2 제어 노드(N2)에 전기적으로 연결된 게이트 전극, 제 1 연결 노드(Nc1)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 제어 노드(N1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2-2 트랜지스터(eT22)는 제 2 제어 노드(N2)에 전기적으로 연결된 게이트 전극, 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 연결 노드(Nc1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2-1 및 제 2-2 트랜지스터(eT21, eT22)는 제 2 제어 노드(N2)의 전압에 따라 동시에 턴-온 또는 턴-오프되고, 동시 턴-온시 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 즉, 제 2-1 및 제 2-2 트랜지스터(eT21, eT22)는 제 2 제어 노드(N2)에 공급되는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따라 동시에 턴-온되어 노드 리셋 전압(eVss)을 제 1 제어 노드(N1)에 공급함으로써 제 1 제어 노드(N1)의 전압을 노드 리셋 전압(eVss)으로 방전시킨다.
상기 제 1 리셋 회로(735a)에 마련된 제 2-1 및 제 2-2 트랜지스터(eT21, eT22) 사이의 제 1 연결 노드(Nc1)는 제 2 리셋 회로(735b)에 공유될 수 있다.
상기 제 2 리셋 회로(735b)는 제 3 제어 노드(N3)의 전압에 응답하여 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 일 예에 따른 제 2 리셋 회로(735b)는 제 3-1 및 제 3-2 트랜지스터(eT31, eT32)를 포함할 수 있다.
상기 제 3-1 및 제 3-2 트랜지스터(eT31, eT32)는 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1)와 전기적으로 연결된 제 2 연결 노드(Nc2)를 사이에 두고 노드 리셋 전압 라인과 제 1 제어 노드(N1) 사이에 직렬 연결된다.
제 3-1 트랜지스터(eT31)는 제 3 제어 노드(N3)에 전기적으로 연결된 게이트 전극, 제 2 연결 노드(Nc2)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 제어 노드(N1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3-2 트랜지스터(eT32)는 제 3 제어 노드(N3)에 전기적으로 연결된 게이트 전극, 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 2 연결 노드(Nc2)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3-1 및 제 3-2 트랜지스터(eT31, eT32)는 제 3 제어 노드(N3)의 전압에 따라 동시에 턴-온 또는 턴-오프되고, 동시 턴-온시 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 즉, 제 3-1 및 제 3-2 트랜지스터(eT31, eT32)는 제 3 제어 노드(N3)에 공급되는 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따라 동시에 턴-온되어 노드 리셋 전압(eVss)을 제 1 제어 노드(N1)에 공급함으로써 제 1 제어 노드(N1)의 전압을 노드 리셋 전압(eVss)으로 방전시킨다.
상기 전류 누설 방지부(735c)는 제어 전압(Vc)에 따라 제 1 연결 노드(Nc1)에 전류 누설 방지 전압(Vx)을 공급한다. 즉, 전류 누설 방지부(735c)는 제어 전압(Vc)에 따라 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 전류 누설 방지 전압(Vx)을 공급함으로써 제 1 리셋 회로(735a)와 제 2 리셋 회로(735b) 각각의 턴-오프시 완전히 턴-오프시켜 제 1 제어 노드(N1)의 전류 누설을 방지한다.
일 예에 따른 전류 누설 방지부(735c)는 제어 전압(Vc)에 따라 턴-온되어 제 1 연결 노드(Nc1)에 전류 누설 방지 전압(Vx)을 공급하는 제 4 트랜지스터(eT4)를 포함할 수 있다. 상기 제 4 트랜지스터(eT4)는 제어 전압(Vc)을 입력받는 게이트 전극, 전류 누설 방지 전압(Vx)을 입력받는 제 1 소스/드레인 전극, 및 제 1 연결 노드(Nc1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 4 트랜지스터(eT4)는 제 1 리셋 회로(735a)의 제 2-1 및 제 2-2 트랜지스터(eT21, eT22) 및/또는 제 2 리셋 회로(735b)의 제 3-1 및 제 3-2 트랜지스터(eT31, eT32)가 턴-오프될 때 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 전류 누설 방지 전압(Vx)을 공급하여 제 1 리셋 회로(735a)의 제 2-1 트랜지스터(eT21) 및/또는 제 2 리셋 회로(735b)의 제 3-1 트랜지스터(eT31)를 완전히 턴-오프시킴으로써 제 1 제어 노드(N1)의 전류 누설을 방지한다. 즉, 제 1 리셋 회로(735a)의 제 2-1 트랜지스터(eT21) 및/또는 제 2 리셋 회로(735b)의 제 3-1 트랜지스터(eT31)는 턴-오프 상태에서 전류 누설 방지 전압(Vx)에 의해 소스 전압이 게이트 전압보다 더 높아 전압 레벨을 가짐에 따라 완전한 턴-오프 상태를 유지하게 된다.
본 예에 따른 발광 제어 스테이지(eSTi)는 서로 다른 제 1 및 제 2 입력 신호(Vin1, Vin2)에 따라 발광 제어 신호(ECS)를 출력함으로써 단순화된 회로 구성을 가질 수 있으며, 전류 누설 방지부(735c)에 의해 제 1 제어 노드(N1)의 전류 누설이 방지됨에 따라 발광 제어 신호를 정상적으로 출력할 수 있으며, 이로 인하여 발광 제어 신호의 신뢰성이 증가될 수 있다.
한편, 본 예에 따른 발광 제어 쉬프트 레지스터의 제 1 내지 제 m 발광 제어 스테이지(eST1 ~ eSTm) 각각을 구성하는 트랜지스터들(eT1 ~ sT4, eTu, eTd) 각각은 산화물 반도체 물질, 단결정 실리콘, 다결정 실리콘, 또는 유기 물질을 포함하는 반도체층을 갖는 N 타입의 박막 트랜지스터 또는 P 타입의 박막 트랜지스터일 수 있다.
도 10a 내지 도 10c는 도 8에 도시된 발광 제어 스테이지의 변형 예들을 설명하기 위한 도면이다.
먼저, 도 10a을 참조하면, 본 출원의 일 변형 예에 따른 발광 제어 스테이지(eSTi)는 발광 클럭(eCLK)이 노드 세트부(733)의 제어 신호로 공급되고, 출력부(731)의 출력이 전류 누설 방지부(735c)의 제어 신호로 공급되는 것을 제외하고는 도 8에 도시된 발광 제어 스테이지와 동일하므로, 발광 클럭(eCLK)과 전류 누설 방지부(735c)를 제외한 나머지 동일한 구성에 대한 중복 설명은 생략한다.
상기 노드 세트부(733)는 발광 클럭(eCLK)에 따라 제 1 제어 노드(N1)를 노드 구동 전압(eVdd)으로 세트한다. 일 예에 따른 노드 세트부(733)는 발광 클럭(eCLK)에 따라 턴-온 또는 턴-오프되고, 턴-온시 노드 구동 전압(eVdd)을 제 1 제어 노드(N1)에 공급하는 제 1 트랜지스터(eT1)를 포함할 수 있다.
상기 발광 클럭(eCLK)은 도 3 또는 도 9에 도시된 발광 제어 신호(ECS)와 동일한 위상을 가질 수 있다. 이 경우, 본 출원에 따른 발광 표시 장치의 타이밍 제어부는 복수의 발광 클럭을 생성해 게이트 구동 회로에 제공한다. 예를 들어, 타이밍 제어부는 제 1 내지 제 6 발광 클럭을 생성할 수 있다. 이때, 제 1 내지 제 6 발광 클럭 중 제 k(k는 1 내지 6 사이의 자연수) 발광 클럭은 6x-y(x는 자연수이고, y는 6-k인 자연수)번째 발광 제어 스테이지(eST6x-y)에 공급될 수 있다.
상기 전류 누설 방지부(735c)는 출력부(731)의 출력 단자(3)로 출력되는 발광 제어 신호(ECS)에 따라 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 전류 누설 방지 전압(Vx)을 공급함으로써 제 1 리셋 회로(735a)와 제 2 리셋 회로(735b) 각각의 턴-오프시 완전히 턴-오프시켜 제 1 제어 노드(N1)의 전류 누설을 방지한다. 이 경우, 전류 누설 방지부(735c)에 포함된 제 4 트랜지스터(eT4)의 게이트 전극은 출력부(731)의 출력 단자(3)에 전기적으로 연결된다.
선택적으로, 상기 전류 누설 방지부(735c)는 제 1 제어 노드(N1)의 전압에 따라 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 전류 누설 방지 전압(Vx)을 공급함으로써 제 1 리셋 회로(735a)와 제 2 리셋 회로(735b) 각각의 턴-오프시 완전히 턴-오프시켜 제 1 제어 노드(N1)의 전류 누설을 방지한다. 이 경우, 전류 누설 방지부(735c)에 포함된 제 4 트랜지스터(eT4)의 게이트 전극은 제 1 제어 노드(N1)에 전기적으로 연결된다.
이와 같은, 본 출원의 일 변형 예에 따른 발광 제어 스테이지(eSTi)는 게이트 온 전압 레벨의 발광 클럭(eCLK)에 따라 제 1 제어 노드(N1)에 노드 구동 전압(eVdd)을 충전함으로써 제 1 제어 노드(N1)의 전압에 따른 풀-업 트랜지스터(eTu)의 열화가 감소될 수 있으며, 출력 단자(3)로 출력되는 발광 제어 신호(ECS) 또는 제 1 제어 노드(N1)의 전압을 전류 누설 방지부(735c)의 제어 신호로 사용함으로써 전류 누설 방지부(735c)의 제어를 위한 별도의 제어 전압이 필요 없어 회로 구성이 간소화될 수 있다.
다음으로, 도 10b를 참조하면, 본 출원의 다른 변형 예에 따른 발광 제어 스테이지(eSTi)는 노드 구동 전압(eVdd)이 노드 세트부(733)의 제어 신호로 공급되고, 제 1 제어 노드(N1)의 전압이 전류 누설 방지부(735c)의 제어 신호로 공급되며, 고전위 전압(eVH)이 전류 누설 방지 전압으로 사용되는 것을 제외하고는 도 8에 도시된 발광 제어 스테이지와 동일하므로, 발광 클럭(eCLK)과 전류 누설 방지부(735c)를 제외한 나머지 동일한 구성에 대한 중복 설명은 생략한다.
상기 노드 세트부(733)는 노드 구동 전압(eVdd)에 따라 제 1 제어 노드(N1)를 노드 구동 전압(eVdd)으로 세트한다. 일 예에 따른 노드 세트부(733)는 노드 구동 전압(eVdd)에 따라 턴-온되어 노드 구동 전압(eVdd)을 제 1 제어 노드(N1)에 공급하는 제 1 트랜지스터(eT1)를 포함할 수 있다. 제 1 트랜지스터(eT1)는 노드 구동 전압(eVdd)이 공급되는 노드 구동 전압 라인에 다이오드 형태로 접속될 수 있다.
상기 전류 누설 방지부(735c)는 제 1 제어 노드(N1)의 전압에 따라 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 고전위 전압(eVH)을 공급함으로써 제 1 리셋 회로(735a)와 제 2 리셋 회로(735b) 각각의 턴-오프시 완전히 턴-오프시켜 제 1 제어 노드(N1)의 전류 누설을 방지한다. 이 경우, 전류 누설 방지부(735c)의 제 4 트랜지스터(eT4)는 제 1 제어 노드(N1)에 전기적으로 연결된 게이트 전극, 고전위 전압(eVH)을 입력받는 제 1 소스/드레인 전극, 및 제 1 연결 노드(Nc1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
선택적으로, 상기 전류 누설 방지부(735c)는 출력부(731)의 출력 단자(3)로 출력되는 발광 제어 신호(ECS)에 따라 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 고전위 전압(eVH)을 공급함으로써 제 1 리셋 회로(735a)와 제 2 리셋 회로(735b) 각각의 턴-오프시 완전히 턴-오프시켜 제 1 제어 노드(N1)의 전류 누설을 방지한다. 이 경우, 전류 누설 방지부(735c)의 제 4 트랜지스터(eT4)는 출력부(731)의 출력 단자(3)에 전기적으로 연결된 게이트 전극, 고전위 전압(eVH)을 입력받는 제 1 소스/드레인 전극, 및 제 1 연결 노드(Nc1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
한편, 본 예에서, 상기 전류 누설 방지부(735c)는, 도 10c에 도시된 바와 같이, 고전위 전압(eVH)이 대신에 노드 구동 전압(eVdd)을 전류 누설 방지 전압으로 사용할 수도 있다. 결과적으로, 전류 누설 방지부(735c)의 제 4 트랜지스터(eT4)는 제어 전압(Vc), 제 1 제어 노드의 전압, 또는 출력부(731)의 출력 전압에 따라 턴-온 또는 턴-오프될 수 있다. 그리고, 전류 누설 방지부(735c)의 제 4 트랜지스터(eT4)는 턴-온시 전류 누설 방지 전압(Vx), 고전위 전압(eVH), 또는 노드 구동 전압(eVdd)을 제 1 리셋 회로(735a)의 제 1 연결 노드(Nc1) 및 제 2 리셋 회로(735b)의 제 2 연결 노드(Nc2) 각각에 공급할 수 있다.
이와 같은, 본 출원의 다른 변형 예에 따른 발광 제어 스테이지(eSTi)는 노드 구동 전압(eVdd)에 따라 제 1 제어 노드(N1)에 노드 구동 전압(eVdd)을 충전함으로써 노드 세트부(733)를 제어하는 별도의 직류 전압 또는 발광 클럭 등의 신호가 필요 없으며, 출력 단자(3)로 출력되는 발광 제어 신호(ECS) 또는 제 1 제어 노드(N1)의 전압을 전류 누설 방지부(735c)의 제어 신호로 사용하고 고전위 전압(eVH) 또는 노드 구동 전압(eVdd)이 전류 누설 방지 전압으로 사용함으로써 전류 누설 방지부(735c)의 제어와 구동을 위한 별도의 제어 전압과 구동 전압이 필요 없어 회로 구성이 간소화될 수 있다.
도 11은 도 4에 도시된 본 출원의 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도로서, 이는 도 8에 도시된 발광 제어 스테이지에서 출력부의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 출력부 및 이와 관련된 구성에 대해서만 설명하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.
도 11을 참조하면, 본 예에 따른 발광 제어 스테이지(eSTi)에서, 출력부(731)는 제 1 내지 제 3 제어 노드(N1, N2, N3)의 전압에 따라 고전위 전압(eVH)을 게이트 온 전압 레벨의 발광 제어 신호(ECS)로 출력하거나 저전위 전압(eVL)을 게이트 오프 전압 레벨의 발광 제어 신호(ECS)로 출력한다. 본 예에 따른 출력부(731)는 풀-업 트랜지스터(eTu) 및 이중 게이트 구조를 갖는 풀-다운 트랜지스터(eTd)를 포함할 수 있다.
상기 풀-업 트랜지스터(eTu)는 제 1 제어 노드(N1)의 전압에 따라 고전위 전압(eVH)을 출력 단자(3)로 출력한다. 일 예에 따른 풀-업 트랜지스터(eTu)는 제 1 제어 노드(N1)에 연결된 게이트 전극, 출력 단자(3)에 연결된 소스 전극, 및 고전위 전압(eVH)을 입력받는 드레인 전극을 포함한다. 이러한 풀-업 트랜지스터(eTu)는 제 1 제어 노드(N1)의 전압에 따라 턴-온 또는 턴-오프되고, 턴-온시 고전위 전압(eVH)을 게이트 온 전압 레벨의 발광 제어 신호(ECS)로 출력한다.
상기 풀-다운 트랜지스터(eTd)는 제 2 제어 노드(N2)의 전압과 제 3 제어 노드(N3)에 따라 저전위 전압(eVL)을 게이트 오프 전압 레벨의 발광 제어 신호(ECS)로 출력한다.
일 예에 따른 풀-다운 트랜지스터(eTd)는 제 2 제어 노드(N2)와 제 3 제어 노드(N3) 중 어느 하나의 노드에 전기적으로 연결된 하부 게이트 전극, 제 2 제어 노드와 제 3 제어 노드 중 나머지 노드에 전기적으로 연결된 상부 게이트 전극, 출력 단자(3)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 저전위 전압(eVL)이 공급되는 저전위 전압 라인에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 예를 들어, 풀-다운 트랜지스터(eTd)의 하부 게이트 전극(GE1)은 제 2 제어 노드(N2)에 전기적으로 연결될 수 있고, 풀-다운 트랜지스터(eTd)의 상부 게이트 전극(GE2)은 제 3 제어 노드(N3)에 전기적으로 연결될 수 있다. 이러한 풀-다운 트랜지스터(eTd)는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2) 또는 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-온되며, 게이트 오프 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)과 게이트 오프 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-오프된다.
이와 같은, 본 출원의 다른 예에 따른 발광 제어 스테이지(eSTi)는 도 8에 도시된 예에 따른 발광 제어 스테이지와 동일한 효과를 가질 수 있으며, 이중 게이트 구조를 갖는 풀-다운 트랜지스터(eTd)에 의해 출력부(731)의 회로 구성이 단순화 및 회로 면적이 감소함으로써 발광 표시 장치의 베젤 폭을 감소시킬 수 있다.
한편, 본 출원의 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 세트부(733)와 전류 누설 방지부(735c) 각각은 도 10a 내지 도 10c에 도시된 노드 세트부와 전류 누설 방지부 각각과 동일한 회로 구조로 변경될 수 있다.
도 12는 도 4에 도시된 본 출원의 또 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도로서, 이는 도 8에 도시된 발광 제어 스테이지에서 노드 리셋부의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 노드 리셋부 및 이와 관련된 구성에 대해서만 설명하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.
도 12를 참조하면, 본 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 리셋부(735)는 제 2 제어 노드(N2)의 전압과 제 3 제어 노드(N3)의 전압을 기반으로 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 본 예에 따른 노드 리셋부(735)는 리셋 회로(735a), 및 전류 누설 방지부(735c)를 포함할 수 있다.
상기 리셋 회로(735a)는 제 2 제어 노드(N2)의 전압과 제 3 제어 노드(N3)의 전압에 응답하여 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 일 예에 따른 리셋 회로(735a)는 이중 게이트 구조를 갖는 제 2 및 제 3 트랜지스터(eT2, eT3)를 포함할 수 있다.
상기 제 2 및 제 3 트랜지스터(eT2, eT3)는 연결 노드(Nc)를 사이에 두고 노드 리셋 전압(eVss)이 공급되는 노드 리셋 전압 라인과 제 1 제어 노드(N1) 사이에 직렬 연결된다.
일 예에 따른 제 2 트랜지스터(eT2)는 제 2 제어 노드(N2)와 제 3 제어 노드(N3) 중 어느 하나의 노드에 전기적으로 연결된 하부 게이트 전극, 제 2 제어 노드와 제 3 제어 노드 중 나머지 노드에 전기적으로 연결된 상부 게이트 전극, 연결 노드(Nc)에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 제어 노드(N1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 예를 들어, 제 2 트랜지스터(eT2)의 하부 게이트 전극은 제 2 제어 노드(N2)에 전기적으로 연결될 수 있고, 제 2 트랜지스터(eT2)의 상부 게이트 전극은 제 3 제어 노드(N3)에 전기적으로 연결될 수 있다. 이러한 제 2 트랜지스터(eT2)는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2) 또는 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-온되며, 게이트 오프 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)과 게이트 오프 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-오프된다.
일 예에 따른 제 3 트랜지스터(eT3)는 제 2 트랜지스터(eT2)의 하부 게이트 전극과 전기적으로 하부 게이트 전극, 제 2 트랜지스터(eT2)의 상부 게이트 전극과 전기적으로 상부 게이트 전극, 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극, 및 연결 노드(Nc)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 3 트랜지스터(eT3)는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2) 또는 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-온되며, 게이트 오프 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)과 게이트 오프 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-오프된다.
상기 전류 누설 방지부(735c)는 제어 전압(Vc)에 따라 연결 노드(Nc)에 전류 누설 방지 전압(Vx)을 공급한다. 일 예에 따른 전류 누설 방지부(735c)는 제어 전압(Vc)에 따라 턴-온되어 연결 노드(Nc)에 전류 누설 방지 전압(Vx)을 공급하는 제 4 트랜지스터(eT4)를 포함할 수 있다.
상기 제 4 트랜지스터(eT4)는 제어 전압(Vc)을 입력받는 게이트 전극, 전류 누설 방지 전압(Vx)을 입력받는 제 1 소스/드레인 전극, 및 연결 노드(Nc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 4 트랜지스터(eT4)는 리셋 회로(735a)의 제 2 및 제 3 트랜지스터(eT2, eT3)가 턴-오프될 때 리셋 회로(735a)의 연결 노드(Nc)에 전류 누설 방지 전압(Vx)을 공급하여 제 2 트랜지스터(eT2)를 완전히 턴-오프시킴으로써 제 1 제어 노드(N1)의 전류 누설을 방지한다.
이와 같은, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)는 도 8에 도시된 예에 따른 발광 제어 스테이지와 동일한 효과를 가질 수 있으며, 이중 게이트 구조를 갖는 제 2 및 제 3 트랜지스터(eT2, eT3)에 의해 노드 세트부(735)의 리셋 회로(735a)의 회로 구성이 단순화 및 회로 면적이 감소함으로써 발광 표시 장치의 베젤 폭을 감소시킬 수 있다.
한편, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 세트부(733)와 전류 누설 방지부(735c) 각각은 도 10a 내지 도 10c에 도시된 노드 세트부와 전류 누설 방지부 각각과 동일한 회로 구조로 변경될 수 있다. 그리고, 또 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 출력부(731)의 제 1 및 제 2 풀-다운 트랜지스터(eTd1, eTd2)는 도 11에 도시된 이중 게이트 구조를 갖는 하나의 풀-다운 트랜지스터로 변경될 수 있다.
도 13은 도 4에 도시된 본 출원의 또 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도로서, 이는 도 8에 도시된 발광 제어 스테이지에서 노드 리셋부의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 노드 리셋부 및 이와 관련된 구성에 대해서만 설명하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.
도 13을 참조하면, 본 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 리셋부(735)는 제 2 제어 노드(N2)의 전압과 제 3 제어 노드(N3)의 전압을 기반으로 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 이때, 노드 리셋 전압(eVss)은 제 2 제어 노드(N2)에 공급되는 제 1 입력 신호(Vin1)과 제 3 제어 노드(N3)에 공급되는 제 2 입력 신호(Vin2) 각각의 게이트 오프 전압 레벨보다 높은 전압 레벨을 갖는다.
본 예에 따른 노드 리셋부(735)는 제 1 리셋 회로(735a) 및 제 2 리셋 회로(735b)를 포함할 수 있다.
상기 제 1 리셋 회로(735a)는 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)의 전압에 응답하여 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 일 예에 따른 제 1 리셋 회로(735a)는 제 2 트랜지스터(eT2)를 포함할 수 있다. 제 2 트랜지스터(eT2)는 제 2 제어 노드(N2)에 전기적으로 연결된 게이트 전극, 노드 리셋 전압(eVss)이 공급되는 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 제어 노드(N1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 2 트랜지스터(eT2)는 제 2 제어 노드(N2)의 전압에 따라 턴-온되어 제 1 제어 노드(N1)를 노드 리셋 전압 라인에 전기적으로 연결시킨다. 예를 들어, 제 2 트랜지스터(eT2)는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)에 의해 턴-온되어 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시키고, 게이트 오프 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)에 의해 턴-오프된다. 이때, 제 2 트랜지스터(eT2)가 턴-오프될 때, 제 2 트랜지스터(eT2)는 소스 전압이 노드 리셋 전압(eVss)에 의해 제 1 입력 신호(Vin1)의 게이트 오프 전압 레벨보다 더 높은 전압 레벨을 가짐에 따라 완전히 턴-오프된다.
상기 제 2 리셋 회로(735b)는 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N2)의 전압에 응답하여 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 일 예에 따른 제 2 리셋 회로(735b)는 제 3 트랜지스터(eT3)를 포함할 수 있다. 제 3 트랜지스터(eT3)는 제 3 제어 노드(N3)에 전기적으로 연결된 게이트 전극, 노드 리셋 전압(eVss)이 공급되는 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 제어 노드(N1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 제 3 트랜지스터(eT3)는 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-온되어 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시키고, 게이트 오프 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-오프된다. 이때, 제 3 트랜지스터(eT3)가 턴-오프될 때, 제 3 트랜지스터(eT3)는 소스 전압이 노드 리셋 전압(eVss)에 의해 제 2 입력 신호(Vin2)의 게이트 오프 전압 레벨보다 더 높은 전압 레벨을 가짐에 따라 완전히 턴-오프된다.
이와 같은, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)는 서로 다른 제 1 및 제 2 입력 신호(Vin1, Vin2)에 따라 발광 제어 신호(ECS)를 출력함으로써 단순화된 회로 구성을 가질 수 있으며, 노드 리셋부(735)에 공급되는 노드 리셋 전압(eVss)이 제 1 및 제 2 입력 신호(Vin1, Vin2)의 게이트 오프 전압 레벨보다 더 높은 전압 레벨을 가짐으로써 제 1 제어 노드(N1)의 전류 누설이 방지됨에 따라 발광 제어 신호를 정상적으로 출력할 수 있으며, 이로 인하여 발광 제어 신호의 신뢰성이 증가될 수 있고, 회로 구성이 단순화될 수 있다.
한편, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 세트부(733)는 도 10a 및 도 10b에 도시된 노드 세트부와 동일한 회로 구조로 변경될 수 있다. 그리고, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 출력부(731)의 제 1 및 제 2 풀-다운 트랜지스터(eTd1, eTd2)는 도 11에 도시된 이중 게이트 구조를 갖는 하나의 풀-다운 트랜지스터로 변경될 수 있다.
도 14는 도 4에 도시된 본 출원의 또 다른 예에 따른 i번째 발광 제어 스테이지의 회로 구성을 설명하기 위한 회로도로서, 이는 도 13에 도시된 발광 제어 스테이지에서 노드 리셋부의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 노드 리셋부 및 이와 관련된 구성에 대해서만 설명하고, 나머지 동일한 구성들에 대한 중복 설명은 생략하기로 한다.
도 14를 참조하면, 본 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 리셋부(735)는 제 2 제어 노드(N2)의 전압과 제 3 제어 노드(N3)의 전압을 기반으로 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시킨다. 이때, 노드 리셋 전압(eVss)은 제 2 제어 노드(N2)에 공급되는 제 1 입력 신호(Vin1)과 제 3 제어 노드(N3)에 공급되는 제 2 입력 신호(Vin2) 각각의 게이트 오프 전압 레벨보다 높은 전압 레벨을 갖는다.
본 예에 따른 노드 리셋부(735)는 이중 게이트 구조를 갖는 제 2 트랜지스터(eT2)를 포함할 수 있다.
일 예에 따른 제 2 트랜지스터(eT2)는 제 2 제어 노드(N2)와 제 3 제어 노드(N3) 중 어느 하나의 노드에 전기적으로 연결된 하부 게이트 전극, 제 2 제어 노드와 제 3 제어 노드 중 나머지 노드에 전기적으로 연결된 상부 게이트 전극, 노드 리셋 전압(eVss)이 공급되는 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극, 및 제 1 제어 노드(N1)에 전기적으로 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 예를 들어, 제 2 트랜지스터(eT2)의 하부 게이트 전극은 제 2 제어 노드(N2)에 전기적으로 연결될 수 있고, 제 2 트랜지스터(eT2)의 상부 게이트 전극은 제 3 제어 노드(N3)에 전기적으로 연결될 수 있다.
상기 제 2 트랜지스터(eT2)는 게이트 온 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2) 또는 게이트 온 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-온되어 제 1 제어 노드(N1)를 노드 리셋 전압(eVss)으로 리셋시키고, 게이트 오프 전압 레벨의 제 1 입력 신호(Vin1)에 따른 제 2 제어 노드(N2)과 게이트 오프 전압 레벨의 제 2 입력 신호(Vin2)에 따른 제 3 제어 노드(N3)에 의해 턴-오프된다. 이때, 제 2 트랜지스터(eT2)가 턴-오프될 때, 제 2 트랜지스터(eT2)는 소스 전압이 노드 리셋 전압(eVss)에 의해 제 1 입력 신호(Vin1)의 게이트 오프 전압 레벨보다 더 높은 전압 레벨을 가짐에 따라 완전히 턴-오프된다.
이와 같은, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)는 도 13에 도시된 발광 제어 스테이지와 동일한 효과를 가질 수 있으며, 이중 게이트 구조를 갖는 제 2 트랜지스터(eT2)에 의해 노드 세트부(735)의 회로 구성이 더욱 단순화 및 회로 면적이 감소함으로써 발광 표시 장치의 베젤 폭을 감소시킬 수 있다.
한편, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 노드 세트부(733)는 도 10a 및 도 10b에 도시된 노드 세트부와 동일한 회로 구조로 변경될 수 있다. 그리고, 본 출원의 또 다른 예에 따른 발광 제어 스테이지(eSTi)에서, 출력부(731)의 제 1 및 제 2 풀-다운 트랜지스터(eTd1, eTd2)는 도 11에 도시된 이중 게이트 구조를 갖는 하나의 풀-다운 트랜지스터로 변경될 수 있다.
도 15는 도 10b에 도시된 본 출원의 일 예에 따른 발광 제어 스테이지의 입출력 파형을 나타내는 시뮬레이션 파형도이다. 도 10b에서, eVdd = 20V, eVH = 20V, eVL = -5V, eVss = -5V, 및 Vin1과 Vin2는 -5V~20V의 조건으로 하고, 트랜지스터의 문턱 전압(Vth)가 1V일 때의 시뮬레이션한 결과이다.
도 15에 도시된 바와 같이, 발광 제어 스테이지의 출력 파형(Vout)이 제 1 및 제 2 입력 신호(Vin1, Vin2)에 의해 변화되는 것을 알 수 있으며, 특히, 제 1 및 제 2 입력 신호(Vin1, Vin2)이 모두 -5V의 로우 전압일 경우에 20V의 하이 전압이 출력되는 것을 확인할 수 있다.
도 16a 및 도 16b는 비교 예와 본 출원의 일 예에 따른 발광 제어 스테이지의 제어 노드의 전압과 출력 파형을 나타내는 시뮬레이션 파형도이다.
도 16a에 도시된 비교 예의 파형도는 하나의 입력 신호를 갖는 일반적인 인버터 구조, 예를 들어 도 6에 도시된 제 2 노드 전압 설정부와 동일한 구조를 갖는 발광 제어 스테이지에 대한 시뮬레이션 결과이며, 도 16b에 도시된 본 출원의 일 예의 파형도는 도 10b에 도시된 발광 제어 스테이지에 대한 시뮬레이션 결과이다. 시뮬레이션에서, eVdd = 20V, eVH = 20V, eVL = -5V, eVss = -5V, 및 Vin1과 Vin2는 -5V~5V의 조건으로 하고, 트랜지스터의 문턱 전압(Vth)가 -2V일 때의 시뮬레이션한 결과이다.
먼저, 도 16a에 도시된 바와 같이, 비교 예는 턴-오프된 트랜지스터의 누설 전류에 의해 제어 노드(Q)의 전압이 감소함으로써 출력 전압(Vout)도 낮아지는 것을 확인할 수 있다.
반면에, 도 16b에 도시된 바와 같이, 본 출원의 일 예는 전류 누설 방지부에 의해 노드 리셋부의 트랜지스터가 완전히 턴-오프됨에 따라 제어 노드(N1)의 전류 누설이 방지됨으로써 트랜지스터가 네거티브의 문턱 전압을 가지더라도 제어 노드(N1)의 전압이 안정적으로 유지되고, 이로 인해 출력 파형(Vout)이 안정적으로 출력되는 것을 확인할 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광 표시 패널 300: 타이밍 제어부
500: 데이터 구동 회로 700: 게이트 구동 회로
710: 스캔 제어 쉬프트 레지스터 711: 노드 제어부
713: 스캔 출력부 730: 발광 제어 쉬프트 레지스터
731: 출력부 733: 노드 세트부
735: 노드 리셋부

Claims (34)

  1. 발광 표시 패널에 마련된 제 1 내지 제 m(m은 2 이상의 자연수) 발광 제어 라인 각각에 발광 제어 신호를 공급하는 제 1 내지 제 m 발광 제어 스테이지를 갖는 발광 제어 쉬프트 레지스터를 포함하며,
    상기 제 1 내지 제 m 발광 제어 스테이지 각각은 서로 다른 제 1 및 제 2 입력 신호 중 적어도 하나의 입력 신호가 하이 전압 레벨을 가질 때, 게이트 오프 전압 레벨의 발광 제어 신호를 출력하고, 상기 서로 다른 제 1 및 제 2 입력 신호가 모두 로우 전압 레벨을 가질 때, 게이트 온 전압 레벨의 발광 제어 신호를 출력하며,
    상기 제 1 내지 제 m 발광 제어 스테이지 각각은,
    제 1 제어 노드;
    상기 제 1 입력 신호를 수신하는 제 1 입력 단자에 연결된 제 2 제어 노드;
    상기 제 2 입력 신호를 수신하는 제 2 입력 단자에 연결된 제 3 제어 노드;
    상기 제 1 내지 제 3 제어 노드의 전압에 따라 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하거나 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 출력부;
    노드 구동 전압을 상기 제 1 제어 노드에 공급하는 노드 세트부; 및
    상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압을 기반으로 상기 제 1 제어 노드를 노드 리셋 전압으로 리셋시키는 노드 리셋부를 포함하는, 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 m 발광 제어 스테이지 각각은 상기 하이 전압 레벨의 제 1 입력 신호에 응답하여 제 1 게이트 오프 전압 레벨의 발광 제어 신호를 출력하고, 상기 하이 전압 레벨의 제 2 입력 신호에 응답하여 제 2 게이트 오프 전압 레벨의 발광 제어 신호를 출력하며,
    상기 하이 전압 레벨의 제 2 입력 신호는 상기 하이 전압 레벨의 제 1 입력 신호로부터 적어도 3 수평 기간 동안 지연된, 게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 노드 리셋부는,
    상기 제 2 제어 노드의 전압에 따라 상기 제 1 제어 노드를 상기 노드 리셋 전압으로 리셋시키는 제 1 리셋 회로; 및
    상기 제 3 제어 노드의 전압에 따라 상기 제 1 제어 노드를 상기 노드 리셋 전압으로 리셋시키는 제 2 리셋 회로를 포함하는, 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 제 1 리셋 회로는 제 1 연결 노드를 사이에 두고 상기 노드 리셋 전압이 공급되는 노드 리셋 전압 라인과 상기 제 1 제어 노드 사이에 직렬 연결된 제 2-1 및 제 2-2 트랜지스터를 포함하며,
    상기 제 2 리셋 회로는 상기 제 1 연결 노드에 전기적으로 연결된 제 2 연결 노드를 사이에 두고 상기 노드 리셋 전압 라인과 상기 제 1 제어 노드 사이에 직렬 연결된 제 3-1 및 제 3-2 트랜지스터를 포함하며,
    상기 노드 리셋부는 제어 전압에 따라 상기 제 1 연결 노드에 전류 누설 방지 전압을 공급하는 전류 누설 방지부를 더 포함하는, 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 전류 누설 방지부는 상기 제어 전압에 따라 턴-온되어 상기 제 1 연결 노드에 상기 전류 누설 방지 전압을 공급하는 제 4 트랜지스터를 포함하며,
    상기 전류 누설 방지 전압은 상기 노드 구동 전압 또는 상기 고전위 전압이며,
    상기 제어 전압은 상기 제 1 제어 노드의 전압 또는 상기 출력부의 출력 전압인, 게이트 구동 회로.
  6. 제 4 항에 있어서,
    상기 출력부는
    상기 제 1 제어 노드의 전압에 따라 상기 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하는 풀-업 트랜지스터; 및
    이중 게이트 구조를 가지며, 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 풀-다운 트랜지스터를 포함하는, 게이트 구동 회로.
  7. 제 1 항에 있어서,
    상기 노드 리셋부는 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압의 전압에 따라 상기 제 1 제어 노드의 전압을 상기 노드 리셋 전압으로 리셋시키는 리셋 회로를 포함하는, 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 리셋 회로는 연결 노드를 사이에 두고 상기 노드 리셋 전압이 공급되는 노드 리셋 전압 라인과 상기 제 1 제어 노드 사이에 직렬 연결된 제 2 및 제 3 트랜지스터를 포함하며,
    상기 노드 리셋부는 제어 전압에 따라 상기 연결 노드에 전류 누설 방지 전압을 충전하는 전류 누설 방지부를 더 포함하는, 게이트 구동 회로.
  9. 제 8 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 2 제어 노드와 상기 제 3 제어 노드 중 어느 하나의 노드에 연결된 하부 게이트 전극, 상기 제 2 제어 노드와 상기 제 3 제어 노드 중 나머지 노드에 연결된 상부 게이트 전극, 상기 제 1 제어 노드에 연결된 제 1 소스/드레인 전극, 및 상기 연결 노드에 연결된 제 2 소스/드레인 전극을 포함하며,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 하부 게이트 전극에 연결된 하부 게이트 전극, 상기 제 2 트랜지스터의 상부 게이트 전극에 연결된 상부 게이트 전극, 상기 노드 리셋 전압 라인에 연결된 제 1 소스/드레인 전극, 및 상기 연결 노드에 연결된 제 2 소스/드레인 전극을 포함하는, 게이트 구동 회로.
  10. 제 8 항에 있어서,
    상기 전류 누설 방지부는 상기 제어 전압에 따라 턴-온되어 상기 연결 노드에 상기 전류 누설 방지 전압을 공급하는 제 4 트랜지스터를 포함하며,
    상기 전류 누설 방지 전압은 상기 노드 구동 전압 또는 상기 고전위 전압이며,
    상기 제어 전압은 상기 제 1 제어 노드의 전압 또는 상기 출력부의 출력 전압인, 게이트 구동 회로.
  11. 제 8 항에 있어서,
    상기 출력부는
    상기 제 1 제어 노드의 전압에 따라 상기 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하는 풀-업 트랜지스터; 및
    이중 게이트 구조를 가지며, 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 풀-다운 트랜지스터를 포함하는, 게이트 구동 회로.
  12. 제 3 항에 있어서,
    상기 제 1 리셋 회로는,
    상기 제 2 제어 노드의 전압에 따라 턴-온되어 상기 제 1 제어 노드를 상기 노드 리셋 전압이 공급되는 노드 리셋 전압 라인에 전기적으로 연결시키는 제 2 트랜지스터; 및
    상기 제 3 제어 노드의 전압에 따라 턴-온되어 상기 제 1 제어 노드를 상기 노드 리셋 전압이 공급되는 노드 리셋 전압 라인에 전기적으로 연결시키는 제 3 트랜지스터를 포함하며,
    상기 노드 리셋 전압은 상기 제 1 입력 신호의 게이트 오프 전압 레벨과 상기 제 2 입력 신호의 게이트 오프 전압 레벨 각각보다 더 높은 전압 레벨을 갖는, 게이트 구동 회로.
  13. 제 12 항에 있어서,
    상기 출력부는
    상기 제 1 제어 노드의 전압에 따라 상기 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하는 풀-업 트랜지스터; 및
    이중 게이트 구조를 가지며, 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 풀-다운 트랜지스터를 포함하는, 게이트 구동 회로.
  14. 제 1 항에 있어서,
    상기 노드 리셋부는 이중 게이트 구조를 가지며, 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압의 전압에 따라 상기 제 1 제어 노드의 전압을 상기 노드 리셋 전압으로 리셋시키는 제 2 트랜지스터를 포함하며,
    상기 제 2 트랜지스터는,
    상기 제 2 제어 노드와 상기 제 3 제어 노드 중 어느 하나의 노드에 연결된 하부 게이트 전극;
    상기 제 2 제어 노드와 상기 제 3 제어 노드 중 나머지 노드에 연결된 상부 게이트 전극;
    상기 노드 리셋 전압이 공급되는 노드 리셋 전압 라인에 전기적으로 연결된 제 1 소스/드레인 전극; 및
    상기 제 1 제어 노드에 연결된 제 2 소스/드레인 전극을 포함하는, 게이트 구동 회로.
  15. 제 14 항에 있어서,
    상기 출력부는
    상기 제 1 제어 노드의 전압에 따라 상기 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하는 풀-업 트랜지스터; 및
    이중 게이트 구조를 가지며, 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 풀-다운 트랜지스터를 포함하는, 게이트 구동 회로.
  16. 제 1 항에 있어서,
    상기 노드 세트부는 직류 전압과 발광 클럭 및 상기 노드 구동 전압 중 어느 하나에 응답하여 상기 노드 구동 전압을 상기 제 1 제어 노드에 공급하는 제 1 트랜지스터를 포함하는, 게이트 구동 회로.
  17. 제 1 항에 있어서,
    상기 출력부는,
    상기 제 1 제어 노드의 전압에 따라 상기 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하는 풀-업 트랜지스터;
    상기 제 2 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 제 1 풀-다운 트랜지스터; 및
    상기 제 3 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 제 2 풀-다운 트랜지스터를 포함하는, 게이트 구동 회로.
  18. 제 1 항에 있어서,
    상기 출력부는
    상기 제 1 제어 노드의 전압에 따라 상기 고전위 전압을 상기 게이트 온 전압 레벨의 발광 제어 신호로 출력하는 풀-업 트랜지스터; 및
    이중 게이트 구조를 가지며, 상기 제 2 제어 노드의 전압과 상기 제 3 제어 노드의 전압에 따라 상기 저전위 전압을 상기 게이트 오프 전압 레벨의 발광 제어 신호로 출력하는 풀-다운 트랜지스터를 포함하며,
    상기 풀-다운 트랜지스터는,
    상기 제 2 제어 노드와 상기 제 3 제어 노드 중 어느 하나의 노드에 전기적으로 연결된 하부 게이트 전극;
    상기 제 2 제어 노드와 상기 제 3 제어 노드 중 나머지 노드에 전기적으로 연결된 상부 게이트 전극;
    상기 발광 제어 신호가 출력되는 출력 단자에 전기적으로 연결된 제 1 소스/드레인 전극; 및
    상기 저전위 전압이 공급되는 저전위 전압 라인에 전기적으로 연결된 제 2 소스/드레인 전극을 포함하는, 게이트 구동 회로.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 발광 표시 패널에 마련된 제 1 내지 제 m 게이트 라인 각각에 스캔 신호를 공급하고 상기 발광 제어 쉬프트 레지스터에 캐리 신호를 공급하는 제 1 내지 제 n(n은 m과 같거나 큰 자연수) 스캔 제어 스테이지를 갖는 스캔 제어 쉬프트 레지스터를 더 포함하는, 게이트 구동 회로.
  20. 제 19 항에 있어서,
    상기 제 1 내지 제 m 발광 제어 스테이지 중 i(i는 1 내지 m)번째 발광 제어 스테이지에 입력되는 제 1 입력 신호는 상기 제 1 내지 제 n 스캔 제어 스테이지 중 j-a(j는 1 내지 m이고, a는 자연수)번째 스캔 제어 스테이지로부터 출력되는 캐리 신호이고, 상기 i번째 발광 제어 스테이지에 입력되는 제 2 입력 신호는 상기 제 1 내지 제 n 스캔 제어 스테이지 중 j+b(b는 a보다 큰 자연수)번째 스캔 제어 스테이지로부터 출력되는 캐리 신호인, 게이트 구동 회로.
  21. 제 1 내지 제 m(m은 2 이상의 자연수) 게이트 라인과 제 1 내지 제 m 발광 제어 라인 및 복수의 데이터 라인에 의해 정의된 영역에 마련된 복수의 화소를 갖는 발광 표시 패널;
    상기 복수의 데이터 라인 각각에 의해 데이터 신호를 공급하는 데이터 구동 회로; 및
    상기 발광 표시 패널에 형성되고 상기 제 1 내지 제 m 게이트 라인 각각에 스캔 신호를 공급하며 상기 제 1 내지 제 m 발광 제어 라인 각각에 발광 제어 신호를 공급하는 게이트 구동부를 포함하며,
    상기 게이트 구동부는 제 1 항 내지 제 18 항 중 어느 한 항에 따른 게이트 구동 회로를 포함하는, 발광 표시 장치.
  22. 제 21 항에 있어서,
    상기 게이트 구동부는 상기 제 1 내지 제 m 게이트 라인 각각에 스캔 신호를 공급하고 상기 제 1 내지 제 m 발광 제어 쉬프트 레지스터에 캐리 신호를 공급하는 제 1 내지 제 n(n은 m과 같거나 큰 자연수) 스캔 제어 스테이지를 갖는 스캔 제어 쉬프트 레지스터를 더 포함하는, 발광 표시 장치.
  23. 제 22 항에 있어서,
    상기 데이터 구동 회로와 상기 게이트 구동 회로 각각을 제어하는 타이밍 제어부를 더 포함하며,
    상기 제 1 내지 제 m 발광 제어 스테이지 중 i(i는 1 내지 m)번째 발광 제어 스테이지에 입력되는 제 1 입력 신호는 상기 제 1 내지 제 n 스캔 제어 스테이지 중 j-a(j는 1 내지 m이고, a는 자연수)번째 스캔 제어 스테이지로부터 출력되는 캐리 신호이고, 상기 i번째 발광 제어 스테이지에 입력되는 제 2 입력 신호는 상기 제 1 내지 제 n 스캔 제어 스테이지 중 j+b(b는 a보다 큰 자연수)번째 스캔 제어 스테이지로부터 출력되는 캐리 신호이며,
    상기 제 1 내지 제 m 발광 제어 스테이지 중 초반 일부의 발광 제어 스테이지에 입력되는 제 1 입력 신호와 후반 일부의 발광 제어 스테이지에 입력되는 제 2 입력 신호 각각은 상기 타이밍 제어부에서 제공되는, 발광 표시 장치.
  24. 제 23 항에 있어서,
    상기 발광 표시 패널은 제 1 내지 제 m 초기화 제어 라인과 제 1 내지 제 m 샘플링 제어 라인을 더 포함하며,
    상기 제 1 내지 제 n 스캔 제어 스테이지 각각은 상기 제 1 내지 제 m 초기화 제어 라인 각각에 초기화 제어 신호를 추가로 공급하고 상기 제 1 내지 제 m 샘플링 제어 라인 각각에 샘플링 제어 신호를 추가로 공급하는, 발광 표시 장치.
  25. 제 24 항에 있어서,
    상기 제 1 내지 제 n 스캔 제어 스테이지 각각은,
    게이트 스타트 신호 또는 q(q는 자연수)번째 전단 스캔 제어 스테이지로부터의 캐리 신호 및 스테이지 리셋 신호 또는 r(r은 자연수)번째 후단 스캔 제어 스테이지로부터의 캐리 신호에 응답하여 제 1 노드의 전압과 제 2 노드의 전압을 제어하는 노드 제어부; 및
    상기 제 1 노드의 전압과 상기 제 2 노드의 전압에 따라 상기 초기화 제어 신호, 상기 캐리 신호, 상기 샘플링 제어 신호 및 상기 스캔 신호 각각을 출력하는 제 1 내지 제 4 신호 출력 회로를 갖는 스캔 출력부를 포함하는, 발광 표시 장치.
  26. 제 24 항에 있어서,
    상기 복수의 화소 각각은 발광 소자와 상기 발광 소자를 발광시키는 화소 회로를 포함하며,
    상기 화소 회로는,
    상기 발광 소자와 화소 구동 전압 라인 사이에 연결된 구동 트랜지스터;
    상기 스캔 신호에 응답하여 해당하는 데이터 라인을 상기 구동 트랜지스터의 게이트 전극에 연결된 제 1 화소 노드에 연결하는 제 1 스위칭 트랜지스터;
    상기 초기화 제어 신호에 응답하여 초기화 전압 라인을 상기 구동 트랜지스터의 소스 전극에 연결된 제 2 화소 노드에 연결하는 제 2 스위칭 트랜지스터;
    상기 샘플링 제어 신호에 응답하여 레퍼런스 전압 라인을 상기 제 1 화소 노드에 연결하는 제 3 스위칭 트랜지스터;
    상기 발광 제어 신호에 응답하여 상기 화소 구동 전압 라인을 상기 구동 트랜지스터의 드레인 전극에 연결하는 제 4 스위칭 트랜지스터; 및
    상기 제 1 화소 노드와 상기 제 2 화소 노드 사이에 연결된 스토리지 커패시터를 포함하는, 발광 표시 장치.
  27. 제 26 항에 있어서,
    상기 화소 회로는,
    상기 초기화 제어 신호와 상기 샘플링 제어 신호 및 상기 제 1 게이트 오프 전압 레벨의 발광 제어 신호에 응답하여 상기 초기화 전압 라인에 공급되는 초기화 전압과 상기 레퍼런스 전압 라인에 공급되는 레퍼런스 전압을 이용해 상기 스토리지 커패시터를 초기화하는 초기화 구간;
    상기 샘플링 제어 신호 및 상기 게이트 온 전압 레벨의 발광 제어 신호에 응답하여 상기 화소 구동 전압 라인에 공급되는 화소 구동 전압과 상기 레퍼런스 전압을 이용해 상기 구동 트랜지스터의 문턱 전압에 상응하는 샘플링 전압을 상기 스토리지 커패시터에 저장하는 보상 구간;
    상기 스캔 신호 및 상기 제 2 게이트 오프 전압 레벨의 발광 제어 신호에 응답하여 해당하는 데이터 라인으로부터 공급되는 데이터 전압을 제 1 화소 노드에 공급하는 데이터 라이팅 구간; 및
    상기 게이트 온 전압 레벨의 발광 제어 신호에 응답하여 상기 화소 구동 전압과 상기 스토리지 커패시터의 전압을 이용해 상기 발광 소자를 발광시키는 발광 구간으로 구동되며,
    상기 제 1 내지 제 n 스캔 제어 스테이지 각각은 상기 초기화 구간의 후반부와 상기 보상 구간의 전반부 사이의 구간 동안 상기 캐리 신호를 출력하는, 발광 표시 장치.
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