KR101659194B1

KR101659194B1 - 세라믹 구리 회로 기판과 그것을 사용한 반도체 장치

Info

Publication number: KR101659194B1
Application number: KR1020147019767A
Authority: KR
Inventors: 게이이치 야노; 히로마사 가토; 기미야 미야시타; 다카유키 나바
Original assignee: 가부시끼가이샤 도시바; 도시바 마테리알 가부시키가이샤
Priority date: 2011-12-20
Filing date: 2012-12-20
Publication date: 2016-09-22
Also published as: US20140291699A1; JP2017130686A; JP5976678B2; US9357643B2; JPWO2013094213A1; JP2016174165A; CN104011852B; CN104011852A; WO2013094213A1; JP6125691B2; KR20140112029A

Abstract

본 실시 형태의 세라믹 구리 회로 기판(1)은, 세라믹 기판(2)과, 활성 금속 원소를 포함하는 접합층을 개재하여 세라믹 기판(2)의 양면에 접합된 제1 및 제2 동판을 구비한다. 제1 및 제2 동판의 단부의 단면에 있어서, 동판과 세라믹 기판의 접합 단부로부터 동판의 상면 내측 방향을 향하여 계면과 45°가 되는 방향으로 그은 직선 AB로부터 동판의 외측 방향을 향하여 돌출되어 나오는 단면의 면적 C의, 직선 AB를 빗변으로 하는 직각삼각형에 상당하는 단면의 면적 D에 대한 비율(C/D)이 0.2 이상 0.6 이하의 범위이다. 제1 및 제2 동판의 상면 단부에는 각각 R부가 형성되어 있고, 또한 R부의 제1 및 제2 동판의 상방으로부터 본 길이 F가 100㎛ 이하이다.

Description

세라믹 구리 회로 기판과 그것을 사용한 반도체 장치{CERAMIC COPPER CIRCUIT BOARD AND SEMICONDUCTOR DEVICE EMPLOYING SAME}

본 발명의 실시 형태는 세라믹 구리 회로 기판과 그것을 사용한 반도체 장치에 관한 것이다.

종래, 파워 모듈용 회로 기판에는 저렴한 산화알루미늄 기판, 고열전도성의 질화알루미늄 기판, 고강도의 질화규소 기판 등의 세라믹 기판과, 열전도율이 큰 동판 등의 금속판을, 몰리브덴(Mo)이나 텅스텐(W)을 사용하는 고융점 금속법, 구리와 산소의 공정 반응을 이용한 DBC(Direct Bonding Copper)법, 티타늄(Ti)과 같은 활성 금속을 사용한 활성 금속 접합법 등으로 접합한 접합 기판이 사용되고 있다. 세라믹 기판에 접합된 금속판을, 예를 들어 에칭으로 패터닝함으로써 회로 기판이 구성된다. 다양한 접합 방법 중에서는 접합 강도를 높일 수 있기 때문에 활성 금속 접합법이 일반적으로 이용되고 있다.

세라믹 회로 기판을 사용하여 반도체 장치를 구성하는 경우, 동판 등의 금속판 상에 땜납층을 개재하여 반도체 칩이 탑재된다. 세라믹 회로 기판에의 요구 특성 중 하나로서 열 사이클 시험(Thermal Cycle Test:TCT) 특성을 들 수 있다. TCT는 저온, 실온, 고온의 환경하에 각각 일정 시간 유지하고, 이러한 온도 변화에 대하여 세라믹 회로 기판이 어느 정도의 내구성을 갖고 있는지를 조사하는 시험이다.

세라믹 회로 기판의 TCT 특성을 향상시키기 위하여, 동판의 단부로부터 땜납재층을 돌출되어 나오게 한 구조가 제안되어 있다. 그러한 구조를 갖는 세라믹 구리 회로 기판에 있어서, -40℃×30분 → 실온×10분 → 125℃×30분 → 실온×10분을 1사이클로 한 TCT를 실시하였을 때, 300사이클 후에 있어서도 세라믹 기판에 균열이 발생하지 않는 것이 보고되어 있다. 그러나, 반도체 칩의 하이파워화에 수반하여, TCT 특성으로서 1000사이클 레벨에서 세라믹 기판에 균열이 발생하지 않는 세라믹 구리 회로 기판이 요구되고 있다.

또한, 세라믹 기판으로서 질화규소 기판을 사용함과 함께, 동판의 단부로부터 돌출되어 나온 땜납재의 조성을 제어함으로써, TCT 특성을 향상시킨 세라믹 구리 회로 기판이 제안되어 있다. 이러한 세라믹 구리 회로 기판에 있어서, -50℃×30분 → 실온×10분 → 155℃×30분 → 실온×10분을 1사이클로 함으로써, 조건을 보다 엄격하게 한 TCT를 실시하였을 때, 5000사이클 레벨에서 세라믹 기판에 균열이 발생하지 않는 것이 보고되어 있다.

그런데, 반도체 칩은 더 하이파워화가 진행되고 있다. 그에 수반하여 Si 소자의 동작 온도는 이제까지 100 내지 130℃ 정도이었던 것에 반하여, 160 내지 190℃ 정도까지 상승할 것이 예측되고 있다. 또한, SiC 소자에서는 동작 온도가 200 내지 250℃까지 고온화가 진행될 것이 예측되고 있다. 이러한 반도체 칩의 하이파워화와 동작 온도의 고온화에 대응시키기 위하여, 세라믹 구리 회로 기판에는 보다 엄격한 조건하에 의한 TCT 특성을 향상시키는 것이 요구되고 있다.

상술한 바와 같이, 세라믹 기판으로서 질화규소 기판을 사용함으로써 TCT 특성이 향상된다. 한편, 질화알루미늄 기판이나 산화알루미늄 기판에서는 300 내지 400사이클 정도의 내구성밖에 얻어지지 않는다. 질화규소 기판은 3점 굽힘 강도를 600MPa 이상까지 고강도화할 수 있다. 이러한 질화규소 기판을 사용함으로써 TCT 특성을 향상시킬 수 있는 반면, 질화규소 기판은 일반적으로 질화알루미늄 기판이나 산화알루미늄 기판과 비교하여 고가이기 때문에, 세라믹 구리 회로 기판의 제조 비용이 증가한다. 이로 인해, 질화알루미늄 기판이나 산화알루미늄 기판을 사용한 경우라도, TCT 특성을 향상시키는 것이 가능한 세라믹 구리 회로 기판이 요구되고 있다.

세라믹 구리 회로 기판 상에 반도체 칩을 탑재하는 경우, 일반적으로 본더 마운터 장치가 사용된다. 이러한 장치에 있어서는, 동판의 표면을 화상 인식하여 위치를 검출하고, 위치 검출된 동판에 대하여 반도체 칩을 위치 결정한 후에, 반도체 칩을 동판 상에 탑재한다. 동판의 위치 검출은, CCD 카메라 등의 검출기를 사용하여 동판의 단부 위치를 검출함으로써 실시된다. TCT 특성을 향상시키기 위하여, 동판의 단부로부터 돌출되어 나온 땜납재의 조성을 제어한 경우, 동판의 단부가 완만한 경사면이 된다. 이러한 완만한 경사면에서는 검출기에 의한 동판 단부의 검출 정밀도가 저하되는 등의 문제가 발생한다. 또한, 동판 단부에 완만한 경사면을 형성한 경우, 동판의 면적에 대하여 반도체 칩을 탑재할 수 있는 면적이 작아진다. 이로 인해, 반도체 장치의 설계상의 제약이 커진다.

일본 특허 공개 평11-340598호 공보 국제 공개 제2011/034075호 일본 특허 제4346151호 공보

본 발명이 해결하고자 하는 과제는, TCT 특성을 향상시킨 후에, 동판의 위치 검출 정밀도와 그에 기초하는 반도체 칩의 위치 결정 정밀도를 높이는 것을 가능하게 한 세라믹 구리 회로 기판과 그것을 사용한 반도체 장치를 제공하는 데 있다.

본 실시 형태의 세라믹 구리 회로 기판은, 제1 면과 제2 면을 갖는 세라믹 기판과, Ti, Zr, Hf, Al 및 Nb로부터 선택되는 적어도 1종의 활성 금속 원소와 Ag, Cu, Sn, In 및 C로부터 선택되는 적어도 1종의 원소를 포함하는 제1 접합층을 개재하여, 상기 세라믹 기판의 제1 면에 접합된 제1 동판과, Ti, Zr, Hf, Al 및 Nb로부터 선택되는 적어도 1종의 활성 금속 원소와 Ag, Cu, Sn, In 및 C로부터 선택되는 적어도 1종의 원소를 포함하는 제2 접합층을 개재하여, 상기 세라믹 기판의 제2 면에 접합된 제2 동판을 구비한다. 제1 및 제2 동판의 단부의 단면에 있어서, 동판과 세라믹 기판의 접합 단부를 점 A, 점 A로부터 동판의 상면 내측을 향하여 동판과 세라믹 기판의 계면과 45°가 되는 방향으로 그은 직선과 동판 상면이 교차하는 점을 점 B, 점 A와 점 B를 연결하는 직선 AB로부터 동판의 외측 방향을 향하여 돌출되어 나오는 단면의 면적을 면적 C, 직선 AB를 빗변으로 하는 직각삼각형에 상당하는 단면의 면적을 면적 D라고 하였을 때, 제1 및 제2 동판의 단부는 면적 D에 대한 면적 C의 비율(C/D)이 0.2 이상 0.6 이하의 범위인 형상을 갖는다. 또한, 면적 C의 코너부에 상당하는 제1 및 제2 동판의 상면의 단부에는 각각 R부가 형성되어 있고, 또한 R부의 제1 및 제2 동판의 상방으로부터 본 길이 F가 100㎛ 이하이다.

도 1은 본 실시 형태의 세라믹 구리 회로 기판을 도시하는 단면도이다.
도 2는 본 실시 형태의 세라믹 구리 회로 기판에서의 동판의 단부 구조를 도시하는 단면도이다.
도 3은 본 실시 형태의 세라믹 구리 회로 기판에서의 동판의 단부 형상을 설명하기 위한 도면이다.
도 4는 본 실시 형태의 세라믹 구리 회로 기판을 제1 동판측으로부터 본 평면도이다.
도 5는 본 실시 형태의 세라믹 구리 회로 기판을 제2 동판측으로부터 본 이면 도이다.

이하, 본 실시 형태의 세라믹 구리 회로 기판과 그것을 사용한 반도체 장치에 대하여, 도면을 참조하여 설명한다. 도 1은 본 실시 형태의 세라믹 구리 회로 기판의 구성을 도시하는 단면도이다. 도 1에 있어서, 도면 부호 1은 세라믹 구리 회로 기판, 2는 세라믹 기판, 3은 구리 회로판(제1 동판), 4는 후면측 동판(제2 동판)이다. 도 1은 구리 회로판(3)으로서 2매의 동판을 세라믹 기판(2)에 접합한 예를 도시하고 있지만, 본 실시 형태의 세라믹 구리 회로 기판의 구성은 이것에 한정되는 것이 아니다. 구리 회로판(3)의 매수는 적절하게 증감시킬 수 있다. 도 1은 세라믹 기판(2)에 1매의 동판을 후면측 동판(5)으로서 접합한 예를 도시하고 있지만, 본 실시 형태의 세라믹 구리 회로 기판의 구성은 이것에 한정되는 것이 아니다. 제2 동판은 실장이나 방열 등에 사용되는 후면측 동판(4)에 한정되지 않고, 구리 회로판이어도 된다.

본 실시 형태의 세라믹 구리 회로 기판(1)에 있어서, 세라믹 기판(2)의 제1 면(2a)에는 구리 회로판(제1 동판)(3)이 제1 접합층(5)을 개재하여 접합되어 있다. 세라믹 기판(2)의 제2 면(2b)에는 후면측 동판(제2 동판)(4)이 제2 접합층(6)을 개재하여 접합되어 있다. 제1 및 제2 접합층(5, 6)은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al) 및 니오븀(Nb)으로부터 선택되는 적어도 1종의 활성 금속 원소와, 은(Ag), 구리(Cu), 주석(Sn), 인듐(In) 및 탄소(C)로부터 선택되는 적어도 1종의 원소를 포함하고 있다. 본 실시 형태의 세라믹 구리 회로 기판(1)은, 세라믹 기판(2)의 양면(2a, 2b)에 동판(3, 4)을 활성 금속 접합법으로 접합함으로써 구성된 것이다.

활성 금속 접합법은, Ti, Zr, Hf, Al 및 Nb로부터 선택되는 적어도 1종의 활성 금속 원소와, Ag, Cu, Sn, In 및 C로부터 선택되는 적어도 1종의 원소를 포함하는 활성 금속 땜납재를 사용하여 세라믹 기판(2)과 동판(3, 4)을 접합하는 방법이다. 활성 금속 땜납재는, 활성 금속 원소, Ag, Cu, Sn, In 및 C의 합계를 100질량％라고 하였을 때, 1 내지 6질량％의 활성 금속 원소, 50 내지 80질량％의 Ag, 15 내지 30질량％의 Cu, 15질량％ 이하(0을 포함함)의 Sn, 15질량％ 이하(0을 포함함)의 In, 및 2질량％ 이하(0을 포함함)의 탄소를 함유하는 것이 바람직하다. 이러한 조성을 갖는 활성 금속 땜납재를 사용함으로써 접합층(5, 6)의 성분을 제어할 수 있다.

활성 금속 땜납재는, 또한 활성 금속 원소와, Ag와, Cu와, Sn, In 및 C로부터 선택되는 적어도 1종을 함유하는 것이 바람직하다. Sn, In 및 C로부터 선택되는 적어도 1종의 원소의 함유량은 1 내지 15질량％의 범위로 하는 것이 바람직하다. 활성 금속 원소는, 세라믹 기판(2)과 반응하여 반응상을 형성함으로써, 세라믹 기판(2)과 동판(3, 4)의 접합 강도를 향상시키는 성분이다. 활성 금속 원소로서 Ti를 사용한 경우, 세라믹 기판(2)이 산화알루미늄 기판이라면 Ti 산화물상이 형성된다. 세라믹 기판(2)으로서 질화규소 기판이나 질화알루미늄 기판을 사용한 경우에는, Ti 질화물상이 형성된다. 활성 금속 원소 중, Ti나 Zr은 세라믹 기판(2)과 반응상을 형성하기 쉽기 때문에 바람직하게 사용된다. 특히, Ti를 사용하는 것이 바람직하다.

Ag와 Cu는 공정을 생성하는 조합이다. Ag와 Cu의 공정이 형성됨으로써, 접합층(5, 6)이 강화된다. 또한, Sn, In 및 C로부터 선택되는 적어도 1종을 함유시킴으로써, 접합층(5, 6)의 열팽창 계수나 유연성을 제어할 수 있다. 세라믹 구리 회로 기판(1)의 TCT를 실시하였을 때, 세라믹 기판(2)에 발생하는 균열은, 세라믹 기판(2)과 동판(3, 4)의 열팽창차에 의한 응력에 기인한다. 열팽창차를 완화하기 위하여, 접합층(5, 6)의 열팽창 계수는 세라믹 기판(2)과 동판(3, 4)의 사이의 값이 되도록 조정하는 것이 바람직하다. Sn, In 및 C는 Ag-Cu 공정의 생성을 저해하지 않고, 열팽창 계수의 조정에 유효한 성분이다. 또한, Sn, In 및 C로부터 선택되는 적어도 1종을 함유시킴으로써, 접합층(5, 6)의 유연성을 높일 수 있다. 접합층(5, 6)의 유연성을 높임으로써, TCT시에 동판(3, 4)이 열팽창하였을 때의 변형 응력을 흡수할 수 있다.

본 실시 형태의 세라믹 구리 회로 기판(1)은, 동판(3, 4)의 단부를 단면 관찰하였을 때, 이하에 나타내는 단부 형상을 갖고 있다. 즉, 동판(3, 4)의 단부의 단면에 있어서, 동판과 세라믹 기판의 접합 단부를 점 A, 점 A로부터 동판의 상면 내측을 향하여 동판과 세라믹 기판의 계면과 45°가 되는 방향으로 그은 직선과 동판 상면이 교차하는 점을 점 B, 점 A와 점 B를 연결하는 직선 AB로부터 동판의 외측 방향을 향하여 돌출되어 나오는 단면의 면적을 면적 C, 직선 AB를 빗변으로 하는 직각삼각형에 상당하는 단면의 면적을 면적 D라고 하였을 때, 제1 및 제2 동판(3, 4)은 면적 D에 대한 면적 C의 비율(C/D)이 0.2 이상 0.6 이하의 범위인 단부 형상을 갖는다. 또한, 면적 C의 코너부에 상당하는 제1 및 제2 동판(3, 4)의 상면의 단부에는 각각 R부가 형성되어 있고, 또한 R부의 제1 및 제2 동판(3, 4)의 상방으로부터 본 길이 F가 100㎛ 이하이다.

도 2 및 도 3에 본 실시 형태의 세라믹 구리 회로 기판(1)에서의 동판(3, 4)의 단부 형상을 도시한다. 도 2 및 도 3을 참조하여, 점 A, 점 B, 직선 AB, 면적 C, 면적 D, 길이 E 및 길이 F에 대하여 설명한다. 먼저, 임의의 동판의 단부의 단면을 관찰한다. 이 관찰 단면은 동판의 두께 방향의 단면으로 한다. 도 2 및 도 3은 주로 구리 회로판(제1 동판)(3)의 단부를 도시하고 있다. 후면측 동판(제2 동판)(4)의 단부도 구리 회로판(제1 동판)(3)과 마찬가지의 형상을 갖고 있다. 이하에 나타내는 단부 형상은, 구리 회로판(제1 동판)(3) 및 후면측 동판(제2 동판)(4)의 단부 형상을 나타내는 것이다.

도 3에 도시한 바와 같이, 점 A는 동판(3)과 세라믹 기판(2)의 접합 단부이다. 또한, 도 3에서는 접합층(5)의 도시를 생략하고 있다. 점 A로부터 동판(3)의 상면 내측을 향하여 동판(3)과 세라믹 기판(2)의 계면과 45°가 되는 방향으로 직선을 긋고, 이 직선과 동판(3)의 상면이 교차하는 점을 점 B라고 한다. 점 A와 점 B를 연결하는 직선 AB로부터 동판(2)의 외측 방향을 향하여 돌출되어 나오는 단면의 면적을 면적 C, 직선 AB를 빗변으로 하는 직각삼각형에 상당하는 단면의 면적을 면적 D라고 한다. 본 실시 형태에서의 동판(3, 4)은, 면적 D에 대한 면적 C의 비율(C/D)이 0.2 내지 0.6의 범위인 단부 형상을 갖는다.

면적 비율 C/D가 0.2 내지 0.6의 범위일 때, 동판(3, 4)의 단부에는 적절한 경사면이 형성되게 된다. 동판(3, 4)의 단부에 적절한 경사면을 형성함으로써, 세라믹 구리 회로 기판(1)의 TCT시에 동판(3, 4)의 단부에 발생하는 응력(열팽창차에 기인하는 응력)이 완화된다. 따라서, 세라믹 구리 회로 기판(1)의 TCT 특성을 향상시킬 수 있다. 면적 비율(C/D)이 0.2 미만이면, 동판(3, 4)의 반도체 칩의 탑재 면적이 작아진다. 면적 비율(C/D)이 0.6을 초과하면, 열팽창차에 기인하는 응력의 완화 효과를 얻지 못하다. 면적 비율(C/D)은 0.3 내지 0.5의 범위인 것이 보다 바람직하다. 면적 D의 기준으로서 계면에 대하여 45°의 직선을 채용한 이유는, 세라믹 구리 회로 기판의 45°방열 시뮬레이션을 전제로 하기 때문이다.

도 2에 도시한 바와 같이, 동판(3, 4)의 상면의 단부에는 각각 R부가 형성되어 있다. 동판(3, 4)의 상면의 단부는 면적 C의 코너부에 상당한다. R부는 동판(3, 4)의 상방으로부터 본 R부의 길이 F가 100㎛ 이하인 형상을 갖는다. 길이 F가 100㎛ 이하라고 하는 것은, 곡률 반경 R이 작은 형상을 R부가 갖는 것을 의미한다. 길이 F가 100㎛ 이하이면, 화상 인식을 적용한 동판(3, 4)의 위치 검출 정밀도가 향상된다. 길이 F가 100㎛를 초과하면, R 형상이 완만하게 되어 화상 인식을 적용하여 동판(3, 4)의 단부를 검출할 때의 정밀도에 변동이 발생한다. 본더 마운터 장치 등에서의 위치 결정은, CCD 카메라 등의 검출기를 사용하여 동판(3, 4)을 화상 인식함으로써 실시된다. 동판(3, 4)의 단부를 정확하게 화상 인식할 수 없으면, 동판(3, 4)의 위치 결정 정밀도가 저하되어, 그에 기초하여 반도체 칩의 탑재 장소의 위치 결정 정밀도가 나빠진다.

세라믹 구리 회로 기판(1)에 반도체 칩을 탑재하여 반도체 장치를 제작하는 데 있어서, 반도체 칩의 탑재 위치에 어긋남이 발생하면, 반도체 칩에 대한 전기적인 접속을 정확하게 실시하지 못할 우려가 있다. 또한, 경우에 따라서는 반도체 장치 자체가 불량하게 된다. 반도체 칩의 탑재 공정은, 본더 마운터 장치 등에 의해 기계화되어 있다. 이로 인해, 기계에 의해 반도체 칩의 탑재 위치를 정확하게 인식하지 못하면 불량품이 된다. 상술한 바와 같은 R부를 동판(3, 4)의 상면 단부에 형성함으로써, 화상 인식을 사용하여 동판(3)의 단부를 고정밀도로 검출할 수 있다. 길이 F는 50㎛ 이하인 것이 바람직하다. 단, 길이 F가 지나치게 짧으면 응력 집중이 발생하기 쉬워지기 때문에, 길이 F는 10㎛ 이상인 것이 바람직하고, 또한 20㎛ 이상인 것이 보다 바람직하다.

도 4는 세라믹 구리 회로 기판(1)을 구리 회로판(3)측으로부터 본 평면도이고, 도 5는 세라믹 구리 회로 기판(1)을 후면측 동판(4)측으로부터 본 이면도이다. 도 4에 도시하는 구리 회로판(3)의 일부에 반도체 칩(도시하지 않음)이 탑재된다. 반도체 칩의 탑재 위치는, 화상 인식에 의해 구리 회로판(3)의 단부를 검출하고, 그로부터의 거리에 기초하여 인식된다. 이로 인해, 구리 회로판(3)의 단부가 화상 인식하기 쉬운 형상인 것이 필요하다. 본 실시 형태에서의 구리 회로판(3)은, 단부가 화상 인식하기 쉬운 형상으로서 길이 F가 100㎛ 이하인 R 형상을 갖고 있다. 또한, 도 4에서는 반도체 칩의 도시를 생략하고 있다. 본 실시 형태의 반도체 장치는, 구리 회로판(3)의 일부에 반도체 칩을 탑재함으로써 구성된다.

제1 및 제2 접합층(5, 6)에 있어서, 접합층의 10mm²의 형성 면적당 활성 금속 원소의 함유량은 0.5mg 이상 0.8m 이하의 범위인 것이 바람직하다. 전술한 바와 같이, 활성 금속 원소는 세라믹 기판(2)과 반응하여 반응상을 형성한다. 접합층(5, 6)의 10mm²의 형성 면적당 활성 금속 원소의 함유량이 0.5mg(밀리그램) 미만이면, 활성 금속 원소의 양이 부족하여 접합 강도가 저하된다. 한편, 활성 금속 원소의 함유량이 0.8mg을 초과하여도, 그 이상의 효과를 얻지 못할 뿐만 아니라, 세라믹 구리 회로 기판(1)의 제조 비용을 증가시키는 요인이 된다. 접합층(5, 6)의 10mm²의 형성 면적당 활성 금속 원소의 함유량은, 예를 들어 활성 금속 땜납재 중의 활성 금속 원소의 함유량과 활성 금속 땜납재의 도포층의 두께에 의해 조정할 수 있다.

또한, 접합층(5, 6)은 동판(3, 4)의 단부로부터 돌출되어 나와 있는 것이 바람직하다. 접합층(5, 6)의 동판(3, 4)의 단부로부터 돌출되어 나온 길이 E는 10㎛ 이상 150㎛ 이하의 범위인 것이 바람직하다. 접합층(5, 6)이 돌출되어 나온 길이 E는, 도 2에 도시한 바와 같이 점 A로부터 외측으로 돌출되어 나온 접합층(5, 6)의 폭이다. 돌출되어 나온 길이 E가 10㎛ 이상인 접합층(5, 6)에 따르면, 동판(3, 4)의 단부에 발생하는 응력을 완화할 수 있다. 단, 돌출되어 나온 길이 E가 150㎛를 초과하면, 그 이상의 효과를 얻지 못할 뿐만 아니라, 인접하는 동판과의 사이에서 절연성을 확보할 수 없어, 동판간의 단락의 원인이 될 우려가 있다. 돌출되어 나온 길이 E는 10 내지 100㎛의 범위인 것이 보다 바람직하다. 단, 경우에 따라서는 접합층(5, 6)을 동판(3, 4)의 단부로부터 돌출되어 나오지 않게 하여도 된다.

세라믹 기판(2)은, 질화규소 소결체를 포함하는 질화규소 기판, 질화알루미늄 소결체를 포함하는 질화알루미늄 기판, 또는 산화알루미늄 소결체를 포함하는 산화알루미늄 기판인 것이 바람직하다. 질화규소 기판은 소재로서 3점 굽힘 강도가 600MPa 이상과 같은 고강도를 갖고 있다. 질화알루미늄 기판은 열전도율이 170W/mㆍK 이상과 같은 고열전도성을 갖고 있다. 산화알루미늄 기판은 저렴하다. 이들 기판의 우위성에 기초하여, 목적에 따라 세라믹 기판(2)을 선정한다. 질화규소 기판은, 일본 특허 제4346151호 공보에 기재되어 있는 바와 같이, 3점 굽힘 강도가 700MPa 이상이고, 열전도율이 80W/mㆍK 이상인 것이 개발되어 있다. 고강도이며 고열전도성의 질화규소 기판이라면, 방열성을 높인 후에 TCT 특성도 향상시킬 수 있다.

세라믹 기판(2)의 두께는 0.2 내지 1mm의 범위인 것이 바람직하다. 동판(3, 4)의 두께는 0.1 내지 1mm의 범위인 것이 바람직하다. 세라믹 기판(2)의 두께가 0.2mm 미만이면, 강도가 저하되어 TCT 특성도 저하될 우려가 있다. 세라믹 기판(2)이 얇으면, 절연성을 확보할 수 없어 누설 전류가 발생할 우려도 있다. 세라믹 기판(2)의 두께가 1mm를 초과하면, 열저항체가 되어 방열성이 저하될 우려가 있다. 동판(3, 4)의 두께가 0.1mm 미만이면, 회로로서의 전류 밀도가 저하된다. 동판(3, 4)으로서의 강도도 저하된다. 동판(3, 4)의 두께가 1mm를 초과하면, 전류 밀도는 향상되지만, 열팽창에 의한 변형량이 커지기 때문에 TCT 특성이 저하될 우려가 있다. 동판(3, 4)의 두께는 0.2 내지 0.6mm의 범위인 것이 보다 바람직하다.

본 실시 형태에 따르면, 세라믹 구리 회로 기판(1)의 TCT 특성을 대폭으로 향상시킬 수 있다. TCT는 저온 영역 → 실온 → 고온 영역 → 실온을 1사이클로 하여, 이러한 사이클을 세라믹 구리 회로 기판(1)에 반복하여 가함으로써, 세라믹 기판(2)의 균열이나 동판(3, 4)의 박리 등의 문제가 발생하는 사이클수를 조사하는 내구성 시험이다. 세라믹 구리 회로 기판(1)은 -40℃×30분 → 실온(25℃)×10분 → 175℃×30분 → 실온(25℃)×10분을 1사이클로 하는 TCT에 있어서, 1000사이클 후에도 세라믹 기판(2)에 균열이 발생하지 않는다고 하는 특성을 갖는 것이다. 또한, -50℃×30분 → 실온(25℃)×10분 → 250℃×30분 → 실온(25℃)×10분을 1사이클로 하는 TCT에 있어서도 마찬가지이다.

종래의 TCT는, 예를 들어 최대 온도(고온 영역)가 125℃이었거나, 또한 최대 온도(고온 영역)가 150℃이었거나 한다. 그에 반하여, 본 실시 형태의 세라믹 구리 회로 기판(1)은 최대 온도(고온 영역)가 170℃ 이상인 TCT를 1000사이클 실시하였을 때에 있어서도, 세라믹 기판에 균열이 발생하지 않는다고 하는 우수한 특성을 나타내는 것이다. 구체적인 TCT 조건은 상기한 바와 같다. 즉, 저온 영역과 고온 영역의 온도차가 210℃ 이상인 TCT, 나아가 온도차가 300℃인 TCT와 같이 보다 엄격한 조건하에 있어서도, 본 실시 형태의 세라믹 구리 회로 기판(1)은 우수한 특성을 나타낸다.

이러한 세라믹 구리 회로 기판(1)에 따르면, 구리 회로판(3) 상에 반도체 칩을 탑재하여 구성한 반도체 장치의 신뢰성을 대폭 향상시킬 수 있다. 그로 인해, Si 소자의 하이파워화에 의해 동작 온도가 170℃가 되었다고 하여도 세라믹 구리 회로 기판(1)의 신뢰성을 유지할 수 있다. 마찬가지로, SiC 소자와 같이 동작 온도가 200 내지 250℃인 반도체 칩을 탑재하는 경우에 있어서도, 세라믹 구리 회로 기판(1)의 TCT 특성을 유지할 수 있다. 바꾸어 말하면, 세라믹 구리 회로 기판(1)은 동작 온도가 170℃ 이상인 반도체 칩을 탑재하는 회로 기판으로서 유효한 것이다.

이어서, 세라믹 구리 회로 기판(1)의 제조 방법에 대하여 설명한다. 본 실시 형태의 세라믹 구리 회로 기판(1)은, 전술한 구조를 갖고 있으면 되며, 그 제조 방법은 특별히 한정되는 것이 아니다. 본 실시 형태의 세라믹 구리 회로 기판(1)을 효율적으로 얻기 위한 방법으로서, 이하에 나타낸 바와 같은 제조 방법을 들 수 있다.

우선, 세라믹 기판(2)을 준비한다. 활성 금속 땜납재 페이스트를 제조한다. 활성 금속 땜납재에서의 활성 금속 원소, Ag, Cu, Sn, In, C의 비율은 전술한 바와 같다. 활성 금속 땜납재 페이스트를 세라믹 기판(2) 상에 도포한다. 활성 금속 땜납재 페이스트의 도포 두께는 10 내지 40㎛의 범위로 하는 것이 바람직하다. 도포 두께가 10㎛ 미만에서는 접합 강도가 저하될 우려가 있다. 접합층(5, 6)의 열응력 완화층으로서의 기능도 저하된다. 도포 두께가 40㎛를 초과하면 그 이상의 효과를 얻지 못할 뿐만 아니라, 세라믹 구리 회로 기판(1)의 제조 비용을 증가시키는 요인이 된다.

이어서, 활성 금속 땜납재 페이스트의 도포 부착 영역 상에 동판(3)을 배치한다. 이때, 세라믹 기판(2)의 이면에도 활성 금속 땜납재 페이스트를 도포하고, 양면에 동판(3, 4)을 배치한다. 동판(3, 4)은 무산소 동판인 것이 바람직하다. 동판(3, 4)은 미리 회로 패턴 형상으로 가공한 것이어도 되고, 세라믹 기판(2)과 동일한 종횡 사이즈의 것이어도 된다. 계속해서, 가열하여 세라믹 기판(2)과 동판(3, 4)을 접합한다. 가열은 진공 중이나 질소 가스 등의 불활성 가스 분위기 중에서 행하는 것이 바람직하다. 가열 조건은 700 내지 900℃×10 내지 120분인 것이 바람직하다. 가열 온도가 700℃ 미만 또는 가열 시간이 10분 미만인 경우, 활성 금속 원소와 세라믹 기판(2)의 반응상이 충분히 형성되지 않아 접합 강도가 저하될 우려가 있다. 가열 온도가 900℃를 초과하거나 또는 가열 시간이 120분을 초과하면, 동판(3, 4)에 열변형이 지나치게 가해져 불량의 발생 원인이 된다.

동판(3, 4)은, 예를 들어 회로 패턴을 형성하기 위하여 필요에 따라 에칭된다. 동판(3, 4)의 단부 형상은, 미리 목적으로 하는 형상으로 단부를 가공한 동판(3, 4)을 세라믹 기판(2)에 접합함으로써 얻어도 되고, 접합 후에 목적으로 하는 형상이 되도록 동판(3, 4)을 에칭하여 얻어도 된다. 에칭을 적용하는 경우, 동판(3, 4)의 단부 형상은 에칭 조건의 강약 등에 의해 조정할 수 있다. 접합층(5, 6)이 돌출되어 나온 길이 E의 조정에는, 예를 들어 국제 공개 제2011/034075호 공보에 나타내어진 바와 같은 마스킹 등을 사용하는 것이 유효하다.

<실시예>

이어서, 구체적인 실시예와 그 평가 결과에 대하여 설명한다.

(실시예 1 내지 11, 비교예 1 내지 9)

세라믹 기판으로서 판 두께가 0.635mm인 질화규소 기판(열전도율: 90W/mㆍK, 3점 굽힘 강도: 730MPa)과, 판 두께가 0.635mm인 질화알루미늄 기판(열전도율: 180W/mㆍK, 3점 굽힘 강도: 400MPa)과, 판 두께가 0.635mm인 산화알루미늄 기판(열전도율: 15W/mㆍK, 3점 굽힘 강도: 500MPa)을 준비하였다. 세라믹 기판의 형상은 세로 50mm×가로 30mm로 통일하였다.

이어서, 표 1에 조성을 나타내는 활성 금속 땜납재를 제조하고, 페이스트화하여 세라믹 기판 상에 도포하였다. 활성 금속 땜납재 페이스트의 도포 두께는 표 1에 나타낸 바와 같다. 계속해서, 판 두께가 0.3mm인 동판(무산소 동판)을 준비하였다. 동판의 형상은 세로 45mm×가로 25mm로 통일하였다. 실시예 1 내지 9에서는 판 두께가 0.3mm인 동판을, 실시예 10 내지 11에서는 판 두께가 0.5mm인 동판을 사용하였다. 인쇄된 활성 금속 땜납재 페이스트 상에 동판을 배치하였다.

동판을 배치한 세라믹 기판을 진공 중에서 800 내지 840℃×20 내지 40분의 조건에서 가열함으로써, 세라믹 기판의 양면에 동판을 접합하였다. FeCl₃ 에칭액을 사용하여 표면측의 동판을 에칭함으로써, 도 4에 도시하는 2개의 회로 패턴을 형성하였다. 회로 패턴은 세로 20mm×가로 20mm의 패턴을 2mm의 간격을 두고 2개 형성한 구조로 하였다. 또한, 에칭 조건을 여러가지로 바꿈으로써, 동판의 단부를 표 2에 나타내는 조건을 충족하는 형상으로 가공하였다. 표 2에 나타내는 동판의 단부 형상은 구리 회로판 및 후면측 동판의 양쪽에 형성하였다.

실시예 1 내지 11 및 비교예 1 내지 8의 세라믹 구리 회로 기판에 대하여, 동판의 접합 강도, 내전압 불량률, TCT 특성, 화상 인식에 의한 위치 결정 정밀도를 조사하였다. 접합 강도는 박리 강도에 의해 측정하였다. 내전압 불량률은, N=20에서 표리 동판간에 10kV×1분간의 전압을 인가하였을 때의 관통 불량의 발생률(％)에 의해 평가하였다. 내전압 불량률은, 그것이 낮을수록 불량이 발생하지 않는 것을 의미한다.

TCT 특성은, 이하에 나타내는 3가지 조건에 의해 평가하였다. 조건 1은 -40℃×30분 → 실온(25℃)×10분 → 125℃×30분 → 실온(25℃)×10분을 1사이클로 하였다. 조건 2는 -40℃×30분 → 실온(25℃)×10분 → 175℃×30분 → 실온(25℃)×10분을 1사이클로 하였다. 조건 3은 -50℃×30분 → 실온(25℃)×10분 → 250℃×30분 → 실온(25℃)×10분을 1사이클로 하였다. 각각 1000사이클 후의 세라믹 기판의 균열 유무를 건전율 η(％)로 조사하였다. 건전율 η(％)이란, 세라믹 구리 회로 기판의 동판의 접합 단부 주위에 형성되는 균열의 비율을 조사한 것이다. 동판의 접합 단부의 주위 길이를 100％라고 하였을 때, 균열이 발생하지 않은 비율을 측정한다. 건전율 η(％)가 100％라고 하는 것은, 균열이 발생한 것이 없었던 것을 의미한다. 건전율 η(％)가 0％라고 하는 것은, 모든 동판의 접합 단부의 주위 길이에 균열이 발생한 것을 의미한다. TCT는 시료수를 N=20으로 하여, 건전율 η(％)가 가장 큰 시료의 값을 나타낸다.

화상 인식에 의한 위치 결정 정밀도에 대해서는, 본더 마운터 장치에 의해 목적으로 하는 위치에 반도체 칩을 탑재할 수 있는지의 여부로 조사하였다. 위치 어긋남이 발생하지 않은 것을 「A」, 위치 어긋남이 발생한 것을 「B」로 하였다. 그들 결과를 표 3에 나타낸다.

표 3으로부터 알 수 있는 바와 같이, 실시예의 세라믹 구리 회로 기판은 모두 우수한 TCT 특성을 갖고 있었다. 본더 마운터 장치(CCD 카메라에 의한 화상 인식 타입)에 의한 위치 어긋남도 발생하지 않았다. 또한, 동판의 단부 형상을 개량하였기 때문에, 구리 회로판 상의 반도체 칩의 탑재 면적을 넓게 확보할 수 있다.

(실시예 12 내지 13)

실시예 9의 세라믹 구리 회로 기판을 실시예 12, 실시예 9의 세라믹 구리 회로 기판의 동판 두께를 0.5mm로 바꾼 것을 실시예 13으로 하였다. 실시예 12 및 실시예 13의 세라믹 구리 회로 기판에 대하여, 조건 2(1사이클: -40℃×30분 → 실온(25℃)×10분 → 175℃×30분 → 실온(25℃)×10분)에서 TCT를 실시하여, 세라믹 기판에 균열이 발생하는 사이클수를 조사하였다. 그 결과를 표 4에 나타낸다.

표 4로부터 알 수 있는 바와 같이, 실시예의 세라믹 구리 회로 기판은, 최대 온도가 170℃를 초과하는 TCT에 대해서도 6000사이클 이상의 내구성을 갖고 있다.

(실시예 14 내지 18)

세라믹 기판으로서 이하의 것을 준비하였다. 세라믹 기판(1)은 판 두께가 0.320mm인 질화규소 기판(열전도율: 93W/mㆍK, 3점 굽힘 강도: 700MPa)이다. 세라믹 기판(2)은 판 두께가 0.320mm인 질화규소 기판(열전도율: 100W/mㆍK, 3점 굽힘 강도: 600MPa)이다. 세라믹 기판(3)은 판 두께가 0.635mm인 질화알루미늄 기판(열전도율: 200W/mㆍK, 3점 굽힘 강도: 320MPa)이다. 세라믹 기판(4)은 판 두께가 0.635mm인 산화알루미늄 기판(열전도율: 12W/mㆍK, 3점 굽힘 강도: 400MPa)이다. 또한, 세라믹 기판의 형상은 세로 50mm×가로 30mm로 통일하였다.

이어서, 표 5에 조성을 나타내는 활성 금속 땜납재를 제조하고, 페이스트화하여 세라믹 기판 상에 인쇄하여 도포하였다. 세로 45mm×가로 20mm×두께 0.3mm의 동판을 준비하였다. 활성 금속 땜납재 페이스트의 도포층 상에 동판을 배치하였다. 동판을 배치한 세라믹 기판을 진공 중에서 800 내지 840℃×20 내지 40분의 조건에서 가열함으로써, 세라믹 기판의 양면에 동판을 접합하였다. FeCl₃ 에칭액을 사용하여 표면측의 동판을 에칭하여, 도 4에 도시하는 2개의 회로 패턴을 형성하였다. 회로 패턴은 세로 20mm×가로 20mm의 패턴을 2mm의 간격을 두고 2개 형성한 구조로 하였다. 계속해서, 에칭 조건을 여러가지로 바꿈으로써, 동판의 단부를 표 6에 나타내는 조건을 충족하는 형상으로 가공하였다. 표 6에 나타내는 동판의 단부 형상은 구리 회로판 및 후면측 동판의 양쪽에 형성하였다.

실시예 14 내지 18의 세라믹 구리 회로 기판에 대하여, 실시예 1과 마찬가지의 방법에 의해 접합 강도, 내전압 불량률, TCT 특성(조건 1, 조건 2, 조건 3), 위치 결정 정밀도를 측정하였다. 그들 결과를 표 7에 나타낸다. 표 7로부터 알 수 있는 바와 같이, 실시예의 세라믹 구리 회로 기판은 모두 우수한 특성을 갖고 있는 것이 확인되었다.

이어서, 조건 2(1사이클: -40℃×30분 → 실온(25℃)×10분 → 175℃×30분 → 실온(25℃)×10분)의 TCT를 실시하여, 세라믹 기판에 균열이 발생하는 사이클수를 조사하였다. 그 결과를 표 8에 나타낸다.

표 8로부터 알 수 있는 바와 같이, 질화규소 기판을 사용한 실시예 14 내지 16은 모두 5000사이클 이상의 내구성을 갖고 있었다. 질화알루미늄 기판을 사용한 실시예 17과 산화알루미늄 기판을 사용한 실시예 18의 내구성은 1400 내지 1500사이클 정도이며, 실시예 14 내지 16에 비하여 떨어지기는 하지만, 종래의 질화알루미늄 기판이나 산화알루미늄 기판을 사용한 세라믹 구리 회로 기판에 비하여 우수한 TCT 특성을 갖는 것이 확인되었다. 실시예 14 내지 18의 결과로부터, 질화규소 기판을 사용함으로써, 세라믹 구리 회로 기판의 TCT 특성이 한층 더 향상되는 것을 알 수 있다.

또한, 본 발명의 몇 가지 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 밖의 다양한 형태로 실시할 수 있는 것이며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims

제1 면과 제2 면을 갖는 세라믹 기판과,
Ti, Zr, Hf, Al 및 Nb로부터 선택되는 적어도 1종의 활성 금속 원소와 Ag, Cu, Sn, In 및 C로부터 선택되는 적어도 1종의 원소를 포함하는 제1 접합층을 개재하여, 상기 세라믹 기판의 제1 면에 접합된 제1 동판과,
Ti, Zr, Hf, Al 및 Nb로부터 선택되는 적어도 1종의 활성 금속 원소와 Ag, Cu, Sn, In 및 C로부터 선택되는 적어도 1종의 원소를 포함하는 제2 접합층을 개재하여, 상기 세라믹 기판의 제2 면에 접합된 제2 동판을 구비하며,
상기 제1 및 제2 동판의 단부의 단면에 있어서, 상기 동판과 상기 세라믹 기판의 접합단을 점 A, 상기 점 A로부터 상기 동판의 상면 내측을 향하여 상기 동판과 상기 세라믹 기판의 계면과 45°가 되는 방향으로 그은 직선과 상기 동판 상면이 교차하는 점을 점 B, 상기 점 A와 상기 점 B를 연결하는 직선 AB로부터 상기 동판의 외측 방향을 향하여 돌출되어 나오는 단면의 면적을 면적 C, 상기 직선 AB를 빗변으로 하는 직각삼각형에 상당하는 단면의 면적을 면적 D라고 하였을 때, 상기 제1 및 제2 동판의 단부는 상기 면적 D에 대한 상기 면적 C의 비율(C/D)이 0.2 이상 0.6 이하의 범위인 형상을 갖고,
상기 면적 C의 코너부에 상당하는 상기 제1 및 제2 동판의 상기 상면의 단부에는 각각 R부가 형성되어 있고, 또한 상기 R부의 상기 제1 및 제2 동판의 상방으로부터 본 길이 F가 10㎛ 이상 50㎛ 이하이고,
상기 제1 및 제2 접합층의 단부는, 각각 상기 제1 및 제2 동판의 단부로부터 돌출되어 나와 있고, 상기 제1 및 제2 접합층의 단부의 상기 제1 및 제2 동판의 단부로부터 돌출되어 나온 길이 E가 10㎛ 이상 150㎛ 이하의 범위인 것을 특징으로 하는 세라믹 구리 회로 기판.
제1항에 있어서, 상기 제1 및 제2 접합층의 10mm²의 형성 면적당 상기 활성 금속 원소의 함유량이 0.5mg 이상 0.8mg 이하의 범위인, 세라믹 구리 회로 기판.
삭제
제1항에 있어서, 상기 제1 및 제2 접합층은, 상기 활성 금속 원소와, Ag와, Cu와, Sn, In 및 C로부터 선택되는 적어도 1종의 원소를 함유하는, 세라믹 구리 회로 기판.
제1항에 있어서, 상기 제1 및 제2 접합층은, 상기 활성 금속 원소, Ag, Cu, Sn, In 및 C를 함유하는, 세라믹 구리 회로 기판.
제1항에 있어서, 상기 세라믹 기판은 질화규소 기판, 질화알루미늄 기판 또는 산화알루미늄 기판인, 세라믹 구리 회로 기판.
제1항에 있어서, 상기 세라믹 기판의 두께가 0.2mm 이상 1mm 이하의 범위인, 세라믹 구리 회로 기판.
제1항에 있어서, 상기 제1 및 제2 동판의 두께가 각각 0.1mm 이상 1mm 이하의 범위인, 세라믹 구리 회로 기판.
삭제
삭제
제1항에 기재된 세라믹 구리 회로 기판과,
상기 세라믹 구리 회로 기판의 상기 제1 동판 상에 탑재된 반도체 칩을 구비하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 반도체 칩은 SiC 소자를 구비하는, 반도체 장치.
제1항에 있어서,
상기 면적 D에 대한 상기 면적 C의 비율(C/D)이 0.3 이상 0.5 이하인, 세라믹 구리 회로 기판
제1항에 있어서,
상기 돌출되어 나온 길이 E가 10㎛ 이상 100㎛ 이하인, 세라믹 구리 회로 기판.
삭제