JP7002993B2 - パワー半導体モジュール - Google Patents

パワー半導体モジュール Download PDF

Info

Publication number
JP7002993B2
JP7002993B2 JP2018091165A JP2018091165A JP7002993B2 JP 7002993 B2 JP7002993 B2 JP 7002993B2 JP 2018091165 A JP2018091165 A JP 2018091165A JP 2018091165 A JP2018091165 A JP 2018091165A JP 7002993 B2 JP7002993 B2 JP 7002993B2
Authority
JP
Japan
Prior art keywords
power semiconductor
semiconductor module
end portion
ceramic substrate
surface electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018091165A
Other languages
English (en)
Other versions
JP2019197816A (ja
Inventor
大地 川村
徹 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Priority to JP2018091165A priority Critical patent/JP7002993B2/ja
Publication of JP2019197816A publication Critical patent/JP2019197816A/ja
Application granted granted Critical
Publication of JP7002993B2 publication Critical patent/JP7002993B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、パワー半導体モジュールの構造に係り、特に、電鉄向けなどの高耐圧パワー半導体モジュールに適用して有効な技術に関する。
パワー半導体モジュールを搭載する電力変換器(コンバータやインバータ)は、鉄道・自動車・産業および電力・社会インフラなどの各分野において幅広く使用されており、数百V~数kVといった高電圧を扱うため高い絶縁信頼性が要求される。パワー半導体モジュールの外周部は空気や絶縁物の沿面によって絶縁され、所定の環境において短絡や放電が発生しないような空間距離、沿面距離が規格(例えばIEC60664)によって定められている。
パワー半導体チップやセラミック基板、ボンディングワイヤ等が高密度に実装されるモジュール内部は、空間距離や沿面距離を大きくすることで絶縁性を確保することが困難であるため、内部実装部材の周囲を絶縁樹脂で封止して各部材間の絶縁を図っている。モジュール内部を封止する絶縁樹脂材としては、例えば、定格電流百アンペア以上の大容量のパワー半導体モジュールではシリコーンゲル等の軟質樹脂が用いられるのが一般的である。
本技術分野の背景技術として、例えば、特許文献1のような技術がある。特許文献1には「半導体素子を搭載した絶縁基板と中継基板を外装ケース内に収納し、シリコーンゲルやシリコーンエラストマーを用いて外装ケース内を封止する技術」が開示されている。
また、特許文献2には「絶縁基板と、絶縁基板の周囲部を露出させるように絶縁基板上に選択的に配置された導電膜と、導電膜の外周端部に接して、絶縁基板の上面に配置された固体絶縁物とからなる回路基板」が開示されている。
特許文献2の技術によれば「従来の回路基板の大きさを変えること無く、数kVから十数kVを越えるような高耐圧化が可能になり、部分放電の発生の抑制も実現できる」としている。
特開2009-147062号公報 特開2002-76190号公報
ところで、モジュール(外装ケース)内に封止される部材のうち、高電位部と低電位部間の距離が近く且つ形状が鋭利な表面電極の端部では電界集中が起こり易く、当該箇所の周囲を覆うシリコーンゲル等の封止樹脂が絶縁破壊し、パワー半導体モジュールの短絡破壊を引き起こし得るといった問題がある。表面電極の中でも特に曲率半径が小さい箇所では電界集中が増長されて、そこを起点に絶縁破壊が発生し易くなる。
上記特許文献2では、電界集中が起こり易い表面電極の側面にシリコーンゲルよりも絶縁破壊強度の高い絶縁樹脂をコーティングしており、高絶縁樹脂は表面電極の側面と表面側のロウ材の側面にコーティングされるが、表面電極の上端部分にはコーティングされず、当該箇所を起点として絶縁破壊が生じる可能性がある。
そこで、表面電極の上端部分を含む端部全体を覆うようにコーティングしようとすると、高絶縁樹脂が表面電極の表面上へ拡がってしまい、表面上へ実装するパワー半導体チップやボンディングワイヤと表面電極との接合を阻害するといった別の問題が生じる。
本発明は上述の点に鑑みてなされたものであり、モジュール内に封止される部材の電界集中を緩和し、絶縁信頼性の高いパワー半導体モジュールを提供することにある。
上記課題を解決するために、本発明は、セラミック基板と、前記セラミック基板の第1の主面に接合された表面導体と、前記セラミック基板の前記第1の主面の反対側の第2の主面に接合された裏面導体と、前記表面導体上に半田を介して接合されたパワー半導体チップと、前記裏面導体に半田を介して接合された金属ベースと、前記セラミック基板、前記表面導体、前記裏面導体、前記パワー半導体チップを収容する絶縁ケースと、前記絶縁ケース内に充填され、前記セラミック基板、前記表面導体、前記裏面導体、前記パワー半導体チップを封止する絶縁樹脂と、を備え、前記表面導体の端部は、上端部よりも前記セラミック基板の側面側へ迫り出した迫り出し部を有し、前記セラミック基板を平面視した場合において、前記表面導体の曲率半径が小さい領域ほど、前記上端部に対する前記迫り出し部の迫り出し量が大きいことを特徴とする。
本発明によれば、パワー半導体モジュールの絶縁信頼性を向上させることができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
一般的なパワー半導体モジュールの構造を示す断面図である。 図1のA部拡大図である。 図1のセラミック基板2の上面図である。 従来技術(特許文献2)のパワー半導体モジュールの構造を示す断面図である。 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例1) 図5のB部拡大図である。 ロウ材9の迫り出し長さ(L)とセラミック基板電極(表面電極)7の上端部分の電界強度比の関係を示す図である。 図5のセラミック基板2の上面図である。 図8のC-C’断面図である。 図8のD-D’断面図である。 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例2) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例2) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例3) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例3) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例4) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す断面図である。(実施例4) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す上面図である。(実施例5) セラミック基板2(表面電極7)の位置とロウ材9の迫り出し長さ(L)の関係を示す図である。(実施例5) 本発明の一実施形態に係るパワー半導体モジュールの構造を示す上面図である。(実施例6) 中継基板21(表面電極22)の位置とロウ材の迫り出し長さ(L)の関係を示す図である。(実施例6)
以下、図面を用いて本発明の実施例を説明する。なお、各図面において、同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
先ず、図1から図4を参照して、一般的なパワー半導体モジュールの構造を説明する。図1はモジュール内部をシリコーンゲルで絶縁封止するパワー半導体モジュールの構造を示す断面図である。パワー半導体モジュール100は、図1に示すように、IGBT(Insulated Gate Bipolar Transistor)やMOS(Metal Oxide Semiconductor)等のパワー半導体チップ1、セラミック基板2、金属ベース3、ボンディングワイヤ4、絶縁ケース(外装ケース)5、絶縁封止材であるシリコーンゲル6等から構成されている。
セラミック基板2の表面には表面電極(セラミック基板電極)7がロウ材9により接合され、セラミック基板2の裏面には裏面電極(セラミック基板電極)8がロウ材10により接合されている。表面電極7の表面にはパワー半導体チップ1が半田11により接合され、裏面電極8と金属ベース3とが半田12により接合されている。金属ベース3の周囲には絶縁ケース(外装ケース)5が接着剤(図示せず)により接続され、絶縁ケース5内にシリコーンゲル6が封止されている。
上述の通り、高電圧を扱うパワー半導体モジュールでは高い絶縁性が要求され、例えば、定格電圧6.5kVの電鉄向けパワー半導体モジュールの対地間絶縁に要求される絶縁耐性は10.2kVrms×60sであることが規格(IEC61287)で規定されている。
図2は図1のA部拡大図であり、セラミック基板2の側面周辺の構造を示している。図2に示す構造において対地間絶縁を考える場合、高電位部はパワー半導体チップ1、ボンディングワイヤ4、表面電極7、表面側のロウ材9、チップ下の半田11であり、低電位部は金属ベース3、裏面電極8、裏面側のロウ材10、金属ベース上の半田12である。
これらの部材の内、高電位部-低電位部間との距離が近く且つ形状が鋭利な表面電極7の端部および表面側のロウ材9の端部(図2中の符号13の部分)は電界集中が起こり易く、当該箇所の周囲を覆うシリコーンゲル6が絶縁破壊し、パワー半導体モジュール200の短絡破壊を引き起こし得るといった問題がある。
なお、高電位部-低電位部間との距離が近く且つ形状が鋭利であるという点では裏面電極8の端部、裏面側のロウ材10の端部も同様だが、周辺(近傍)に同電位の金属ベース3が広面積に広がっているため、セラミック基板2の表面側と比べ当該箇所の電界集中は緩和されている。
図3にセラミック基板2および表面電極7の上面図を示す。表面電極7の中(端部)でも曲率半径が小さくなるほど電界集中は増長する。例えば、図3の内、曲率半径が比較的大きいR1部分より曲率半径が比較的小さいR2部分の方が電界集中は増長する。その結果、R2部分を起点に絶縁破壊が生じやすくなる。
例えば上述した特許文献2では、図4に示すように、絶縁破壊を防止するため、電界集中が起こる表面電極7の側面に、シリコーンゲル6よりも絶縁破壊強度の高い絶縁樹脂(高絶縁樹脂)14をコーティングしている。
しかしながら、高絶縁樹脂14は表面電極7の側面と、表面側のロウ材9の側面にはコーティングされるが、表面電極7の上端部分15にはコーティングされず、当該箇所を起点として絶縁破壊が生じる可能性がある。そこで、表面電極7の上端部分15を含む表面電極7の端部全体を完全に覆うようにコーティングしようとすると、高絶縁樹脂14が表面電極7の表面上へ必要以上に拡がってしまい、表面電極7の表面上へ実装するパワー半導体チップ1やボンディングワイヤ4と表面電極7との接合を阻害するといった別の問題が生じる。
次に、図5から図9Bを参照して、実施例1のパワー半導体モジュールについて説明する。図5は本実施例のパワー半導体モジュール500の構造を示す断面図であり、一般的なパワー半導体モジュールの構造を示す図1に対応する図である。
図5に示すように、本実施例のパワー半導体モジュール500は、パワー半導体チップ1、セラミック基板2、金属ベース3、ボンディングワイヤ4、絶縁ケース(外装ケース)5、シリコーンゲル6から構成されている。
セラミック基板2の表面には表面電極(セラミック基板電極)7がロウ材9により接合され、セラミック基板2の裏面には裏面電極(セラミック基板電極)8がロウ材10により接合されている。表面電極7の表面にはパワー半導体チップ1が半田11により接合され、裏面電極8と金属ベース3とが半田12により接合されている。金属ベース3の周囲には絶縁ケース(外装ケース)5が接着剤(図示せず)により接続され、絶縁ケース5内にシリコーンゲル6が封止されている。
図6は図5のB部拡大図であり、セラミック基板2の側面周辺の構造を示している。図6に示すように、本実施例のパワー半導体モジュール600(500)は、図2に示す一般的なパワー半導体モジュールと同様に、電界集中が生じる表面電極7の端部と表面側のロウ材9に、シリコーンゲル6と比べ絶縁破壊電界強度の高い絶縁材、例えばポリイミド系の高絶縁樹脂14がコーティングされている。また、表面電極7の端部の内、高絶縁樹脂14がコーティングされているのは側面のみであり上端部分にはコーティングされていない点も図2の構造と同様である。
上述したように、表面電極7の上端部分を含む端部全体を覆うように高絶縁樹脂14をコーティングしようとすると、高絶縁樹脂14が表面電極7の表面上へ拡がってしまい、表面上へ実装するパワー半導体チップ1やボンディングワイヤ4と表面電極7との接合を阻害する。
そこで、本実施例のパワー半導体モジュール600(500)では、表面電極7の上端部分に対し、ロウ材9が長さL分迫り出す様に構成している。図6のように、ロウ材9の端部を表面電極7の上端部よりも長さLだけ絶縁ケース5側に迫り出させることで、表面電極7の上端部分(高電位部)と裏面電極8(低電位部)との間を、迫り出したロウ材9(高電位部)が遮蔽する配置となり、表面電極7の上端部分の電界強度を緩和することができる。
図7に、ロウ材9の迫り出し長さLに対する表面電極7の上端部分の電界強度について電界解析により算出した結果を示す。図7のグラフの横軸はロウ材9の迫り出し長さL(mm)であり、縦軸は表面電極7の上端部分の電界強度比(ロウ材9の迫り出しが無い場合の電界強度を1とした場合の電界強度比)を示している。ロウ材9の迫り出し長さLを大きくするほど表面電極7の上端部分の電界強度は小さくなり当該箇所の電界集中が緩和される。
図8に本実施例におけるセラミック基板2および表面電極7の上面図を示す。図8はセラミック基板2を平面視した場合の様子を示している。また、曲率半径R1箇所の断面図(C-C’断面図)、R1と比較して曲率半径の小さなR2箇所の断面図(D-D’断面図)を、それぞれ図9A,図9Bに示す。曲率半径R1箇所のロウ材9の迫り出し長さL1に対し、R1と比較して曲率半径の小さなR2箇所のロウ材9の迫り出し長さL2の方が長い構造となっている。(R1>R2、L1<L2の関係)
以上のパワー半導体モジュールの構造により、表面電極7の上端部分の電界集中をロウ材9の迫り出しにより緩和させることができる。特に、電界集中が増長する曲率半径Rの小さな箇所については、ロウ材9の迫り出し長さLをより大きくし電界緩和効果をより高くする。
なお、ロウ材9自体の端部にも電界集中が起き易いが、図9A,図9Bのように、ロウ材9全体に高絶縁樹脂14をコーティングすることで当該部での絶縁破壊を防ぐ様にしている。表面電極7の厚さ(数百μm程度)と比較してロウ材9の厚さは数十μmと薄いため、表面電極7の表面上に拡がらない程度に高絶縁樹脂14をロウ材9全体に厚くコーティングすることができる。
以上説明したように、本実施例のパワー半導体モジュールによれば、絶縁脆弱箇所となる表面電極7の上端部分の絶縁耐量を高くすることができ、パワー半導体モジュールの絶縁信頼性を向上させることが可能となる。
図10Aおよび図10Bを参照して、実施例2のパワー半導体モジュールについて説明する。図10A,図10Bは本実施例のパワー半導体モジュールの断面構造を示しており、それぞれ実施例1の図9A,図9Bに対応する図である。つまり、図10Aは曲率半径R1箇所の断面図(図8のC-C’断面に相当)であり、図10BはR1と比較して曲率半径の小さなR2箇所の断面図(図8のD-D’断面に相当)である。
本実施例のパワー半導体モジュール1000は、図10A,図10Bに示すように、表面電極7の端部がそれぞれ段差部(段差構造)16,17を有する点において、実施例1とは異なっている。その他の構成は実施例1と略同様である。
本実施例では、段差構造16,17を有する表面電極7について、上段上端部分に対し、下段部分が迫り出す構造となっている。このような構造によって、表面電極7の上段上端部分(高電位部)と、裏面電極8(低電位部)との間を迫り出した表面電極7の下段部分(高電位部)と迫り出したロウ材9で遮蔽する配置となり、表面電極7の上段上端部分の電界強度を緩和することができる。
なお、表面電極7の下段部分にも電界集中が起き易いが、図10A,図10Bのように、高絶縁樹脂14をコーティングすることによって当該部での絶縁破壊を防ぐ様にしている。
セラミック基板2上に形成される表面電極7のパターン(電極)は、通常複数の曲率半径Rをもっている。上述したように、図10Aは曲率半径R1箇所のセラミック基板2の断面図であり、図10Bは曲率半径R2箇所のセラミック基板2の断面図であり、曲率半径R1と曲率半径R2の関係はR1>R2である。
図10Aに示す曲率半径R1箇所の表面電極7の下段部分長さL1に対し、図10Bに示すR1より曲率半径が小さなR2箇所の下段部長さL2の方が長い構造となっている。表面電極7の上段上端部分の電界集中を、下段部分により緩和させ、電界集中が増長する曲率半径Rの小さな箇所については、下段部分長さLをより大きくし電界緩和効果をより高くする様にしている。
以上説明したように、本実施例のパワー半導体モジュールによれば、絶縁脆弱箇所となる表面電極7の上段上端部分の絶縁耐量を高くすることができ、パワー半導体モジュールの絶縁信頼性を向上させることが可能となる。
図11Aおよび図11Bを参照して、実施例3のパワー半導体モジュールについて説明する。図11A,図11Bは本実施例のパワー半導体モジュールの断面構造を示しており、それぞれ実施例1の図9A,図9Bに対応する図である。つまり、図11Aは曲率半径R1箇所の断面図(図8のC-C’断面に相当)であり、図11BはR1と比較して曲率半径の小さなR2箇所の断面図(図8のD-D’断面に相当)である。
本実施例のパワー半導体モジュール1100は、図11A,図11Bに示すように、表面電極7の端部がそれぞれテーパー部(テーパー形状)18,19を有する点において、実施例1とは異なっている。その他の構成は実施例1と略同様である。
本実施例では、表面電極7の端部がテーパー部(テーパー形状)18,19を有することによって、表面電極7の上端部分(高電位部)からみると、裏面電極8(低電位部)との間の電界を表面電極7のテーパー部18,19が遮蔽する配置となり、表面電極7の上端部分の電界強度を緩和することができる。
なお、表面電極7の下端部分にも電界集中が起き易いが、図11A,図11Bのように、高絶縁樹脂14をコーティングすることによって当該部での絶縁破壊を防ぐ様にしている。
セラミック基板2上に形成される表面電極7のパターン(電極)は、通常複数の曲率半径Rをもっている。上述したように、図11Aは曲率半径R1箇所のセラミック基板2の断面図であり、図11Bは曲率半径R2箇所のセラミック基板2の断面図であり、曲率半径R1と曲率半径R2の関係はR1>R2である。
図11Aに示す曲率半径R1箇所の表面電極7のテーパー拡がりL1に対し、図11Bに示すR1より曲率半径の小さなR2箇所の表面電極7のテーパー拡がりL2の方が長い構造となっている。表面電極7の上端部分の電界集中を、傾斜部分(テーパー部)により緩和させ、電界集中が増長する曲率半径Rの小さな箇所については、テーパー拡がりLをより大きくし電界緩和効果をより高くする様にしている。
以上説明したように、本実施例のパワー半導体モジュールによれば、絶縁脆弱箇所となる表面電極7の上端部分の絶縁耐量を高くすることができ、パワー半導体モジュールの絶縁信頼性を向上させることが可能となる。
図12Aおよび図12Bを参照して、実施例4のパワー半導体モジュールについて説明する。図12A,図12Bは本実施例のパワー半導体モジュールの断面構造を示しており、それぞれ実施例1の図9A,図9Bに対応する図である。つまり、図12Aは曲率半径R1箇所の断面図(図8のC-C’断面に相当)であり、図12BはR1と比較して曲率半径の小さなR2箇所の断面図(図8のD-D’断面に相当)である。
本実施例のパワー半導体モジュール1200は、図12A,図12Bに示すように、表面電極7の端部およびロウ材9の端部に銀エポキシといった導電性ペースト20をコーティングしている点において、実施例1とは異なっている。その他の構成は実施例1と略同様である。
本実施例では、表面電極7の上端部分(高電位部)からみると、裏面電極8(低電位部)との間の電界を導電性ペースト(高電位部)が遮蔽するため、表面電極7の上端部分の電界強度を緩和することができる。
なお、導電性ペースト20の端部にも電界集中が起き易いが、図12A,図12Bのように、高絶縁樹脂14をコーティングすることで当該部での絶縁破壊を防ぐ様にしている。
セラミック基板2上に形成される表面電極7のパターン(電極)は、通常複数の曲率半径Rをもっている。上述したように、図12Aは曲率半径R1箇所のセラミック基板2の断面図であり、図12Bは曲率半径R2箇所のセラミック基板2の断面図であり、曲率半径R1と曲率半径R2の関係はR1>R2である。
図12Aに示す曲率半径R1箇所の導電性ペースト20のコーティング拡がりL1に対し、図12Bに示すR1より曲率半径の小さなR2箇所の導電性ペースト20のコーティング拡がりL2の方が長い構造となっている。表面電極7の上端部分の電界集中を、導電性ペースト20により緩和させ、電界集中が増長する曲率半径Rの小さな箇所については、導電性ペースト拡がりLをより大きくし電界緩和効果をより高くする様にしている。
以上説明したように、本実施例のパワー半導体モジュールによれば、絶縁脆弱箇所となる表面電極7の上端部分の絶縁耐量を高くすることができ、パワー半導体モジュールの絶縁信頼性を向上させることが可能となる。
図13Aおよび図13Bを参照して、実施例5のパワー半導体モジュールについて説明する。図13Aは本実施例のパワー半導体モジュール1300のセラミック基板2および表面電極7の上面図を示しており、実施例1の図8に対応する図である。図13Aはセラミック基板2を平面視した場合の様子を示している。図13Bは図13Aにおけるセラミック基板2(表面電極7)の位置とロウ材9の迫り出し長さ(L)の関係を示している。
実施例1では、曲率半径R1箇所のロウ材9の迫り出し長さL1と、R1と比較して曲率半径の小さなR2箇所のロウ材9の迫り出し長さL2の相対的な関係(R1>R2、L1<L2の関係)を規定することで、絶縁脆弱箇所となる表面電極7の上端部分の絶縁耐量を制御しているが、本実施例では図13Bに示すように、曲率半径が無限大(曲率が0)のR3箇所のロウ材9の迫り出し長さL3との相対的な関係についても考慮してロウ材9の迫り出し長さを規定する。
図13AのR3箇所は表面電極7が直線状に形成されており、曲率半径は無限大(曲率は0)である。R1箇所およびR2箇所と比較して、R3箇所では電界集中は起こり難く、当該箇所を起点として絶縁破壊が生じる可能性は低い。そこで、R1,R2,R3の各箇所におけるロウ材9の迫り出し長さLは、図13Bに示すように、L3<L1<L2とすることができる。
本実施例のように、R1箇所およびR2箇所におけるロウ材9の迫り出し長さLの相対的な関係に加え、R3箇所のロウ材9の迫り出し長さL3を規定することで、ロウ材9の面積を必要以上に広げる必要が無くなり、ロウ材9自体の端部での電界集中のリスクを抑制することができる。
図14Aおよび図14Bを参照して、実施例6のパワー半導体モジュールについて説明する。図14Aは本実施例のパワー半導体モジュール1400のセラミック基板2と表面電極7、および中継基板21と中継基板21の表面電極22の上面図である。図14Aはセラミック基板2と中継基板21を平面視した場合の様子を示している。
パワー半導体モジュールでは、例えば特許文献1のように、パワー半導体チップが搭載されたセラミック基板と共に中継基板が絶縁ケース内に実装される場合も多い。図14Aに示すように、セラミック基板2上の表面電極7と中継基板21の表面電極22はボンディングワイヤ4により電気的に接続されているため、中継基板21の表面電極22も高電位部となる。
そこで、本実施例では、実施例5で説明したセラミック基板2上のロウ材9の迫り出し量(L)の規定に加え、中継基板21上のロウ材の迫り出し量(L)も規定する。図14Aの実装例では、中継基板21上のR4箇所およびR5箇所のロウ材の迫り出し量(L)の関係を図14Bのように規定する。つまり、曲率半径R4箇所,R5箇所におけるロウ材の迫り出し長さLをL4>L5とする。
これにより、セラミック基板2(表面電極7)における曲率半径小の箇所での電界緩和に加えて、中継基板21(表面電極22)の曲率半径小の箇所の電界を緩和することができ、パワー半導体モジュールの絶縁信頼性をさらに向上させることが可能となる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
1…パワー半導体チップ
2…セラミック基板
3…金属ベース
4…ボンディングワイヤ
5…絶縁ケース(外装ケース)
6…シリコーンゲル
7…表面電極(セラミック基板電極)
8…裏面電極(セラミック基板電極)
9,10…ロウ材
11,12…半田
13…表面電極7およびロウ材9の側面周辺部分(端部)
14…高絶縁樹脂
15…表面電極7の上端部分
16,17…表面電極7端部の段差部(段差構造)
18,19…表面電極7端部のテーパー部(テーパー形状)
20…導電性ペースト
21…中継基板
22…中継基板21の表面電極
100,200,300,400,500,600,700,800,900,1000,1100,1200,1300,1400…パワー半導体モジュール

Claims (10)

  1. セラミック基板と、
    前記セラミック基板の第1の主面に接合された表面導体と、
    前記セラミック基板の前記第1の主面の反対側の第2の主面に接合された裏面導体と、
    前記表面導体上に半田を介して接合されたパワー半導体チップと、
    前記裏面導体に半田を介して接合された金属ベースと、
    前記セラミック基板、前記表面導体、前記裏面導体、前記パワー半導体チップを収容する絶縁ケースと、
    前記絶縁ケース内に充填され、前記セラミック基板、前記表面導体、前記裏面導体、前記パワー半導体チップを封止する絶縁樹脂と、を備え、
    前記表面導体の端部は、上端部よりも前記セラミック基板の側面側へ迫り出した迫り出し部を有し、
    前記セラミック基板を平面視した場合において、前記表面導体の曲率半径が小さい領域ほど、前記上端部に対する前記迫り出し部の迫り出し量が大きいことを特徴とするパワー半導体モジュール。
  2. 請求項1に記載のパワー半導体モジュールであって、
    前記表面導体は、ロウ材により前記第1の主面に接合された表面電極であり、
    前記迫り出し部は、ロウ材であることを特徴とするパワー半導体モジュール。
  3. 請求項2に記載のパワー半導体モジュールであって、
    前記表面電極の端部は、前記上端部よりも前記セラミック基板の側面側へ迫り出した下端部を有し、
    前記上端部と前記下端部により段差が形成されていることを特徴とするパワー半導体モジュール。
  4. 請求項2に記載のパワー半導体モジュールであって、
    前記表面電極の端部は、前記上端部よりも前記セラミック基板の側面側へ迫り出した下端部を有し、
    前記上端部と前記下端部によりテーパー形状が形成されていることを特徴とするパワー半導体モジュール。
  5. 請求項1に記載のパワー半導体モジュールであって、
    前記表面導体は、ロウ材により前記第1の主面に接合された表面電極であり、
    前記迫り出し部は、導電性ペーストであることを特徴とするパワー半導体モジュール。
  6. 請求項1に記載のパワー半導体モジュールであって、
    前記表面導体は、第1の曲率半径を有する第1の領域と、
    前記第1の領域よりも曲率半径が小さい第2の領域と、
    直線状の第3の領域と、を有し、
    各領域における前記迫り出し部の迫り出し量は、第2の領域>第1の領域>第3の領域であることを特徴とするパワー半導体モジュール。
  7. 請求項1から6のいずれか1項に記載のパワー半導体モジュールであって、
    前記迫り出し部は、高絶縁樹脂により被覆されていることを特徴とするパワー半導体モジュール。
  8. 請求項7に記載のパワー半導体モジュールであって、
    前記高絶縁樹脂は、ポリイミド樹脂であることを特徴とするパワー半導体モジュール。
  9. 請求項1に記載のパワー半導体モジュールであって、
    前記絶縁ケース内に収容された中継基板と、
    前記中継基板の主面に導電性接合部材を介して接合された中継基板電極と、
    前記中継基板電極と前記表面導体を電気的に接続するボンディングワイヤと、をさらに備え、
    前記中継基板電極の端部は、上端部よりも前記中継基板の側面側へ迫り出した迫り出し部を有し、
    前記中継基板を平面視した場合において、前記中継基板電極の曲率半径が小さい領域ほど、前記上端部に対する前記迫り出し部の迫り出し量が大きいことを特徴とするパワー半導体モジュール。
  10. 請求項1から9のいずれか1項に記載のパワー半導体モジュールであって、
    前記絶縁樹脂は、シリコーンゲルであることを特徴とするパワー半導体モジュール。
JP2018091165A 2018-05-10 2018-05-10 パワー半導体モジュール Active JP7002993B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018091165A JP7002993B2 (ja) 2018-05-10 2018-05-10 パワー半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018091165A JP7002993B2 (ja) 2018-05-10 2018-05-10 パワー半導体モジュール

Publications (2)

Publication Number Publication Date
JP2019197816A JP2019197816A (ja) 2019-11-14
JP7002993B2 true JP7002993B2 (ja) 2022-01-20

Family

ID=68537608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018091165A Active JP7002993B2 (ja) 2018-05-10 2018-05-10 パワー半導体モジュール

Country Status (1)

Country Link
JP (1) JP7002993B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7258806B2 (ja) 2020-03-23 2023-04-17 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116602A (ja) 2003-10-03 2005-04-28 Denki Kagaku Kogyo Kk 回路基板及びその製造方法
WO2013094213A1 (ja) 2011-12-20 2013-06-27 株式会社 東芝 セラミックス銅回路基板とそれを用いた半導体装置
JP2013157598A (ja) 2012-01-06 2013-08-15 Mitsubishi Electric Corp 半導体モジュール及びそれを用いた半導体装置及び半導体モジュールの製造方法
WO2013140663A1 (ja) 2012-03-19 2013-09-26 三菱電機株式会社 半導体モジュール及びその製造方法
JP2015207731A (ja) 2014-04-23 2015-11-19 三菱電機株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5133960B2 (ja) * 2009-10-22 2013-01-30 電気化学工業株式会社 半導体搭載用回路基板及びその製造方法
JP5801639B2 (ja) * 2011-07-28 2015-10-28 昭和電工株式会社 電子素子搭載用基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116602A (ja) 2003-10-03 2005-04-28 Denki Kagaku Kogyo Kk 回路基板及びその製造方法
WO2013094213A1 (ja) 2011-12-20 2013-06-27 株式会社 東芝 セラミックス銅回路基板とそれを用いた半導体装置
JP2013157598A (ja) 2012-01-06 2013-08-15 Mitsubishi Electric Corp 半導体モジュール及びそれを用いた半導体装置及び半導体モジュールの製造方法
WO2013140663A1 (ja) 2012-03-19 2013-09-26 三菱電機株式会社 半導体モジュール及びその製造方法
JP2015207731A (ja) 2014-04-23 2015-11-19 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2019197816A (ja) 2019-11-14

Similar Documents

Publication Publication Date Title
JP4884830B2 (ja) 半導体装置
US6770964B2 (en) Semiconductor device including intermediate wiring element
JP6233507B2 (ja) パワー半導体モジュールおよび複合モジュール
US10763346B2 (en) Semiconductor device and power conversion apparatus
US20080105896A1 (en) Power semiconductor module
JP6991846B2 (ja) 半導体装置およびその製造方法
JP2020506551A (ja) パワー半導体モジュール
US10888941B2 (en) Power semiconductor module
JP7002993B2 (ja) パワー半導体モジュール
JP6811580B2 (ja) パワー半導体モジュール
US9271397B2 (en) Circuit device
US9655265B2 (en) Electronic module
US6440574B2 (en) Substrate for high-voltage modules
US8823053B2 (en) Semiconductor device including a plurality of first flat plates containing a material that absorbs an electromagnetic wave at a high frequency
CN111033723B (zh) 功率半导体模块
US10199365B2 (en) Semiconductor module
JP6138277B2 (ja) パワー半導体モジュール
CN111354781A (zh) 垂直晶闸管
US20240194613A1 (en) Power semiconductor device
JP2018056356A (ja) 半導体装置
JP2001057409A (ja) 半導体装置
CN113410200A (zh) 一种芯片封装框架和芯片封装结构
US20200043872A1 (en) Method of producing laminated substrate, method of producing semiconductor module, laminated substrate, and semiconductor module
CN117855174A (zh) 功率电子布置和具有该功率电子布置的功率半导体模块
CN116636004A (zh) 半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210222

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211228

R150 Certificate of patent or registration of utility model

Ref document number: 7002993

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150