JP2015079802A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルのデータを安定的に保持することのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリトランジスタを直列接続してなるメモリストリングを備える。メモリストリングは、基板に対して垂直な積層方向に延びる柱状に形成される第１半導体層ＣＬｍｎと、第１半導体層ＣＬｍｎの側面を取り囲むように形成されたトンネル絶縁膜ＴＩと、トンネル絶縁膜ＴＩを取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣを取り囲むように形成されたブロック絶縁膜ＢＩと、ブロック絶縁膜ＢＩを取り囲むように形成され、積層方向に沿って所定の間隔をもって配置された複数の第１導電層ＷＬｍ３，ＷＬｍ６とを備える。第１半導体層ＣＬｍｎは、炭素が添加されたシリコンにより形成されており、積層方向の上部と下部とで、その炭素濃度が異なるように形成されている。
【選択図】図３
【解決手段】不揮発性半導体記憶装置は、複数のメモリトランジスタを直列接続してなるメモリストリングを備える。メモリストリングは、基板に対して垂直な積層方向に延びる柱状に形成される第１半導体層ＣＬｍｎと、第１半導体層ＣＬｍｎの側面を取り囲むように形成されたトンネル絶縁膜ＴＩと、トンネル絶縁膜ＴＩを取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣを取り囲むように形成されたブロック絶縁膜ＢＩと、ブロック絶縁膜ＢＩを取り囲むように形成され、積層方向に沿って所定の間隔をもって配置された複数の第１導電層ＷＬｍ３，ＷＬｍ６とを備える。第１半導体層ＣＬｍｎは、炭素が添加されたシリコンにより形成されており、積層方向の上部と下部とで、その炭素濃度が異なるように形成されている。
【選択図】図３
Description
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
近年、メモリセルの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。この不揮発性半導体記憶装置においては、高集積化に伴い、メモリセルの大きさが微細になった場合でも、メモリセルのデータを安定的に保持できることが必要とされる。
本明細書に記載の実施の形態は、メモリセルのデータを安定的に保持することのできる不揮発性半導体記憶装置を提供することを目的とする。
一の実施の形態に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備える。前記メモリストリングは、基板に対して垂直な積層方向に延びる柱状に形成される第１半導体層と、前記第１半導体層の側面を取り囲むように形成されたトンネル絶縁膜と、前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、前記電荷蓄積膜を取り囲むように形成されたブロック絶縁膜と、前記ブロック絶縁膜を取り囲むように形成され、前記積層方向に沿って所定の間隔をもって配置された複数の第１導電層とを備える。前記第１半導体層は、炭素が添加されたシリコンにより形成されており、前記積層方向の上部と下部とで、その炭素濃度が異なるように形成されている。
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置１００の構成）
図１は、第１の実施の形態に係る不揮発性半導体記憶装置１００の概略を示す図である。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬｍｎに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤｍ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬｎに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬｎに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の構成）
図１は、第１の実施の形態に係る不揮発性半導体記憶装置１００の概略を示す図である。図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬｍｎに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤｍ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬｎに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬｎに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
図２は、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１の実施の形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝６、ｎ＝２の一例を示している。図３は、図２の一部拡大断面図である。
第１の実施の形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングＭＳが設けられている。詳しくは後述するが、メモリストリングＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒｍｎが直列に接続された構成を有する。
各メモリストリングＭＳは、Ｕ字状半導体ＳＣｍｎを備え、ワード線ＷＬｍｎ（ＷＬｍ１〜ＷＬｍ８）、ソース側選択ゲート線ＳＧＳｍ、ドレイン側選択ゲート線ＳＧＤｍ及び、バックゲート線ＢＧと接続されている。
Ｕ字状半導体ＳＣｍｎは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣｍｎは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬｍｎ、及び一対の柱状部ＣＬｍｎの下端を連結させるように形成された連結部ＪＰｍｎを有する。また、図３に示すように、Ｕ字状半導体ＳＣｍｎは、柱状部ＣＬｍｎの内部に孔部Ｈ１を有する。孔部Ｈ１内には、絶縁部Ｉが埋め込まれている。なお、柱状部ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬｍｎは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。
Ｕ字状半導体ＳＣｍｎは、一対の柱状部ＣＬｍｎの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣｍｎは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
各層のワード線ＷＬｍｎは、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬｍｎは、カラム方向に第１の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成されている。
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）のゲートは、同一のワード線ＷＬｍｎに接続されている。ワード線ＷＬｍｎのロウ方向の端部は、図１に示すように、階段状に形成されている。
図３に示すように、ワード線ＷＬｍｎと柱状部ＣＬｍｎとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬｍｎに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。
上記構成を換言すると、Ｕ字状半導体ＳＣｍｎの柱状部ＣＬｍｎは、メモリトランジスタＭＴｒｍｎのボディとして機能する。電荷蓄積層ＥＣは、Ｕ字状半導体ＳＣｍｎの柱状部ＣＬｍｎの側面を取り囲むように形成されている。また、各ワード線ＷＬｍｎは、柱状部ＣＬｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されている。また、各々のワード線ＷＬｍｎは、カラム方向に隣接する柱状部ＣＬｍｎ毎に分割されている。
ドレイン側選択ゲート線ＳＧＤｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ドレイン側選択ゲート線ＳＧＤｍは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤｍは、カラム方向に第１の間隔Ｄ１、又は第２の間隔Ｄ２（Ｄ２＞Ｄ１）を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤｍは、後述するソース側選択ゲート線ＳＧＳｍを間に挟んで第２の間隔Ｄ２で形成されている。また、ドレイン側選択ゲート線ＳＧＤｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図３に示すように、ドレイン側選択ゲート線ＳＧＤｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＤＧＩが形成されている。
ソース側選択ゲート線ＳＧＳｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ソース側選択ゲート線ＳＧＳｍは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳｍは、カラム方向に第１の間隔Ｄ１、又は第２の間隔Ｄ２を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳｍは、ドレイン側選択ゲート線ＳＧＤｍを挟んで第２の間隔Ｄ２で形成されている。また、ソース側選択ゲート線ＳＧＳｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図３に示すように、ソース側選択ゲート線ＳＧＳｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＳＧＩが形成されている。
上記構成を換言すると、カラム方向に、第１の間隔Ｄ１を設けて、２つのドレイン側選択ゲート線ＳＧＤｍ、２つのソース側選択ゲート線ＳＧＳｍが、交互に形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、柱状部ＣＬｍｎ及びゲート絶縁層ＳＧＩ、ＤＧＩを取り囲むように形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、カラム方向に隣接する柱状部ＣＬｍｎ毎に分割されている。
バックゲート線ＢＧは、複数の連結部ＪＰｍｎの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図３に示すように、バックゲート線ＢＧと連結部ＪＰｍｎとの間には、上述したＯＮＯ層ＮＬが形成されている。
また、カラム方向に隣接するＵ字状半導体ＳＣｍｎの柱状部ＣＬｍｎの上端には、ソース線ＳＬｎが形成されている。
また、ドレイン側選択ゲート線ＳＧＤｍの上方に延びる柱状部ＣＬｍｎの上端には、プラグ線ＰＬｍｎを介してビット線ＢＬｎが形成されている。各ビット線ＢＬｎは、ソース線ＳＬｎよりも上方に位置するように形成されている。各ビット線ＢＬｎは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
次に、図２〜図４を参照して、第１実施形態におけるメモリストリングＭＳにより構成される回路構成を説明する。図４は、第１実施形態における一つのメモリストリングＭＳの回路図である。
図２〜図４に示すように、第１実施形態において、各メモリストリングＭＳは、８つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ、ドレイン側選択トランジスタＳＤＴｒｍｎ、及びバックゲートトランジスタＢＧＴｒｍｎを有している。これら８つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図４参照）。
各メモリトランジスタＭＴｒｍｎは、柱状部ＣＬｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬｍｎにより構成されている。ワード線ＷＬｍｎのＯＮＯ層ＮＬに接する端部は、メモリトランジスタＭＴｒｍｎの制御ゲート電極として機能する。
ドレイン側選択トランジスタＳＤＴｒｍｎは、柱状部ＣＬｍｎ、ゲート絶縁層ＤＧＩ、及びドレイン側選択ゲート線ＳＧＤｍにより構成されている。ドレイン側選択ゲート線ＳＧＤｍのゲート絶縁層ＤＧＩに接する端部は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲート電極として機能する。
ソース側選択トランジスタＳＳＴｒｍｎは、柱状部ＣＬｍｎ、ゲート絶縁層ＳＧＩ、及びソース側選択ゲート線ＳＧＳｍにより構成されている。ソース側選択ゲート線ＳＧＳｍのゲート絶縁層ＳＧＩに接する端部は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲート電極として機能する。
バックゲートトランジスタＢＧＴｒｍｎは、連結部ＪＰｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲート電極として機能する。
（第１の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図５Ａを参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成について説明する。図５Ａは、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図５Ａは、カラム方向の断面を示している。
次に、図５Ａを参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成について説明する。図５Ａは、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図５Ａは、カラム方向の断面を示している。
図５Ａを参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の構成について説明する。図５Ａに示すように、メモリトランジスタ領域１２（メモリストリングＭＳ）は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、及び選択トランジスタ層４０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒｍｎとして機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。バックゲート導電層２２は、後述するＵ字状半導体層６３の連結部６３ａの下面及び側面を覆い且つ連結部６３ａの上面と同じ高さまで形成されている。
バックゲート絶縁層２１は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート絶縁層２１としては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。例えば、テトラエトキシシラン（ＴＥＯＳ）や熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層でもよい。
バックゲート導電層２２は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。バックゲート導電層２２は、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２４を有する。バックゲートホール２４は、ロウ方向に短手方向を有し、カラム方向に長手方向を有する開口部を有する。バックゲートホール２４は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２４は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。また、メモリトランジスタ層３０は、第４ワード線導電層３２ｄの上に堆積されたメモリ保護絶縁層３３を有する。
第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向の端部にて階段状に加工されている（図示略）。
第１〜第４ワード線間絶縁層３１ａ〜３１ｄは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線間絶縁層３１ａ〜３１ｄとしては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。例えば、テトラエトキシシラン（ＴＥＯＳ）や熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層でもよい。
第１〜第４ワード線導電層３２ａ〜３２ｄは、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。メモリ保護絶縁層３３は、例えば窒化シリコン（ＳｉＮ）にて構成されている。
また、メモリトランジスタ層３０は、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３５を有する。メモリホール３５は、各バックゲートホール２４のカラム方向の両端近傍の位置に整合するように形成されている。
選択トランジスタ層４０は、メモリ保護絶縁層３３の上に堆積されたソース側導電層４１、ドレイン側導電層４２を有する。これらソース側導電層４１、ドレイン側導電層４２は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。
ドレイン側導電層４２は、カラム方向において第１の間隔Ｄ１又は第２の間隔Ｄ２を交互に設けて形成されている（図２参照）。同様に、ソース側導電層４１は、カラム方向において第１の間隔Ｄ１又は第２の間隔Ｄ２を交互に設けて形成されている。カラム方向に第２の間隔Ｄ２をもって形成されたドレイン側導電層４２の間に、第１の間隔Ｄ１をもって形成された２層のソース側導電層４１が形成されている。また、カラム方向に第２の間隔Ｄ２をもって形成されたソース側導電層４１の間に、第１の間隔Ｄ１をもって形成された２層のドレイン側導電層４２が形成されている。
また、選択トランジスタ層４０は、ドレイン側導電層４２、ソース側導電層４１上に形成された選択トランジスタ絶縁層４４を有する。選択トランジスタ層４０及びメモリトランジスタ層３０は、ドレイン側導電層４２、ソース側導電層４１、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通して分離するように設けられた、分離絶縁層５１を備える。
ドレイン側導電層４２及びソース側導電層４１は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層４２及びソース側導電層４１は、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
選択トランジスタ絶縁層４４は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。選択トランジスタ絶縁層４４としては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。例えば、テトラエトキシシラン（ＴＥＯＳ）や熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層でもよい。
また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びドレイン側導電層４２を貫通するように形成されたドレイン側ホール４５ｂを有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びソース側導電層４１を貫通するように形成されたソース側ホール４５ａを有する。ドレイン側ホール４５ｂ及びソース側ホール４５ａは、メモリホール３５に整合する位置に形成されている。
上記構成において、ソース側ホール４５ａに面する側壁には、ソース側ゲート絶縁層６１ａが形成されている。また、ドレイン側ホール４５ｂに面する側壁には、ドレイン側ゲート絶縁層６１ｂが形成されている。ソース側ゲート絶縁層６１ａ及びドレイン側ゲート絶縁層６１ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。本実施の形態では、ソース側ゲート絶縁層６１ａ及びドレイン側ゲート絶縁層６１ｂは、後述するメモリゲート絶縁層６２と不連続に形成されたゲート絶縁膜である単層のＳｉＯ２（１．５〜６ｎｍ程度)を用いているが、メモリセルを構成するメモリゲート絶縁層６２と連続に形成されたＭＯＮＯＳ膜構造のゲート絶縁層を有していても良い。
メモリホール３５、及びバックゲートホール２４に面する側壁には、メモリゲート絶縁層６２が形成されている。また、ソース側ゲート絶縁層６１ａ、ドレイン側ゲート絶縁層６１ｂ、及びメモリゲート絶縁層６２に接するようにＵ字状半導体層６３が形成されている。Ｕ字状半導体層６３は、孔部Ｈ１を有する。Ｕ字状半導体層６３の孔部内には、内部絶縁層６４が形成されている。
ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａは、筒状の形状を有する。Ｕ字状半導体層６３は、ロウ方向からみてＵ字状の形状を有する。Ｕ字状半導体層６３は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部の下端を連結させるように形成された連結部６３ａを有する。内部絶縁層６４は、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）にて構成されている。
Ｕ字状半導体層６３は、上述したＵ字状半導体ＳＣｍｎとして機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。また、バックゲート導電層２２は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲートとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬｍ１〜ＷＬｍ８として機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤｍとして機能する。また、ドレイン側導電層４２は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。ソース側導電層４１は、ソース側選択ゲート線ＳＧＳｍとして機能する。また、ソース側導電層４１は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。また、内部絶縁層６４は、図３の絶縁部Ｉに対応する。
メモリゲート絶縁層６２は、ブロック絶縁層ＢＩ、電荷蓄積層ＥＣ、トンネル絶縁層ＴＩから構成されている。メモリゲート絶縁層６２は、ＯＮＯ層にて構成されている。メモリゲート絶縁層６２を構成するブロック絶縁層ＢＩ、電荷蓄積層ＥＣ、トンネル絶縁層ＴＩは、各々、１．５〜１２ｎｍの厚みを有する。
メモリゲート絶縁層６２を構成するブロック絶縁層ＢＩは、書き込み／消去動作時のリーク電流を防止する機能を有する。ブロック絶縁層ＢＩは、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択することができる。
メモリゲート絶縁層６２を構成する電荷蓄積層ＥＣは、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択することができる。また、この電荷蓄積層ＥＣは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
メモリゲート絶縁層６２を構成するトンネル絶縁層ＴＩは、例えば、酸化シリコン（ＳｉＯ２）層である。トンネル絶縁層ＴＩは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、トンネル絶縁層ＴＩは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
Ｕ字状半導体層６３は、メモリトランジスタ層３０から選択トランジスタ層４０まで連続して一体に形成されている。Ｕ字状半導体層６３は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。ここで、本実施の形態では、シリコンに所定の割合で炭素（Ｃ）を添加して形成されている。なお、Ｕ字状半導体層６３の炭素濃度は、１〜２０％程度とするのが好適であるが、これに限定されるものではない。本実施の形態においては、Ｕ字状半導体層６３の炭素濃度は、メモリトランジスタ層３０から選択トランジスタ層４０まで一定の値である。Ｕ字状半導体層６３の炭素濃度は、求められるバンドギャップの大きさ（伝導帯の上昇、価電子帯の低下）の程度などによって、適切な炭素の濃度が設定され得る。Ｕ字状半導体層６３を炭化ケイ素（ＳｉＣ）結晶で形成した場合、Ｕ字状半導体層６３内の炭素（Ｃ）濃度はさらに高くなるが、Ｕ字状半導体層６３を炭化ケイ素（ＳｉＣ）結晶とすることにより、動作電圧を上げる必要が生じる。そのため、Ｕ字状半導体層６３は炭素が添加されたシリコンにより形成することが望ましい。
［効果］
比較例を参照して、本実施の形態の不揮発性半導体記憶装置の効果を説明する。図６Ａは比較例に係る不揮発性半導体記憶装置の構成を示す図である。比較例の不揮発性半導体記憶装置は、Ｕ字状半導体層６３が、炭素の添加されていないポリシリコンにより形成されている点において、第１の実施の形態の不揮発性半導体記憶装置と異なる。比較例の不揮発性半導体記憶装置のその他の構成は、第１の実施の形態の不揮発性半導体記憶装置と同様であるため、その説明を省略する。
比較例を参照して、本実施の形態の不揮発性半導体記憶装置の効果を説明する。図６Ａは比較例に係る不揮発性半導体記憶装置の構成を示す図である。比較例の不揮発性半導体記憶装置は、Ｕ字状半導体層６３が、炭素の添加されていないポリシリコンにより形成されている点において、第１の実施の形態の不揮発性半導体記憶装置と異なる。比較例の不揮発性半導体記憶装置のその他の構成は、第１の実施の形態の不揮発性半導体記憶装置と同様であるため、その説明を省略する。
図５Ｂ及び図６Ｂには、本実施の形態に係るＵ字状半導体層６３と、比較例に係るＵ字状半導体層６３とのバンドギャップ図がそれぞれ示されている。図５Ｂ及び図６Ｂに示すように、本実施の形態に係るＵ字状半導体層６３は、炭素がドープされたシリコンを用いているため、比較例に係るＵ字状半導体層６３と比べて、伝導帯の下端Ｅｃが上がるとともに、価電子帯の上端Ｅｖが下がる。その結果、本実施の形態のＵ字状半導体層６３では、メモリトランジスタＭＴｒのチャネルとして機能するＵ字状半導体層６３内のチャネル電子密度が減少する。Ｕ字状半導体層６３内のチャネル電子密度が減少すると、メモリトランジスタＭＴｒの閾値電圧が高くなるため、読み出し動作時に電圧が印加されたとしても、この電圧による影響を低減することができ、メモリトランジスタＭＴｒのデータを安定的に保持することができる。
［製造方法］
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７〜図１４は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７〜図１４は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。
まず、図７に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
次に、図８に示すように、リソグラフィ法やＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、バックゲート導電層２２を掘り込み、バックゲートホール２４を形成する。続いて、バックゲートホール２４を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層５０を形成する。
次に、図９に示すように、バックゲート導電層２２及び犠牲層５０の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ及び第１〜第４ワード線導電層３２ａ〜３２ｄを形成する。さらに、酸化シリコン（ＳｉＯ２）を堆積させ、メモリ保護絶縁層３３を形成する。メモリ保護絶縁層３３上に、ポリシリコン（ｐ−Ｓｉ）を堆積させ、リソグラフィ法及びＲＩＥ法を用いて加工した後に、酸化シリコン（ＳｉＯ２）を堆積させ、ソース側導電層４１、ドレイン側導電層４２、選択トランジスタ絶縁層４４を形成する。
続いて、図１０に示すように、選択トランジスタ絶縁層４４、ソース側導電層４１、ドレイン側導電層４２、メモリ保護絶縁層３３、第１〜第４ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホールＭＨを形成する。メモリホールＭＨは、犠牲層５０のカラム方向の両端上面に達するように形成する。メモリホールＭＨは、後の工程を経て、メモリトランジスタ層３０のメモリホール３５及び選択トランジスタ層４０のドレイン側ホール４５ｂ及びソース側ホール４５ａとなる。
次に、図１１に示すように、熱燐酸溶液にて、犠牲層５０を除去する。
次に、図１２に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させる。この工程により、メモリゲート絶縁層６２が形成される。また、この工程ののち、ソース側導電層４１、ドレイン側導電層４２の側面に形成された酸化シリコン（ＳｉＯ２）、及び窒化シリコン（ＳｉＮ）を除去して、ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａを形成する。
次に、図１３に示すように、バックゲートホール２４、メモリホールＭＨ、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。通常、チャネル半導体層は、減圧ＣＶＤ法等を用いてアモルファスシリコンをバックゲートホール２４及びメモリホールＭＨの内部に堆積させることにより形成される。減圧ＣＶＤ法の終了後、熱工程が実行されることにより、アモルファスシリコンは結晶化されポリシリコンに変化する。本実施の形態では、アモルファスシリコンに所定の割合で炭素（Ｃ）を添加して堆積する。
本実施の形態では、Ｕ字状半導体層６３となるアモルファスシリコンを堆積させるためのＣＶＤ法を実行する場合において、モノシランガス（ＳｉＨ４）とモノメチルシランガス（ＣＨ３ＳｉＨ３）の混合ガスをプロセスガスとして用いるのが好ましい。あるいはアセチレンガス（Ｃ２Ｈ２）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、水素（Ｈ２）の混合ガスを用いても良い。このアモルファスシリコン層が形成されたのち、結晶化熱処理を行う。例えば、Ｎ２、５３０℃〜５７０℃、１時間〜２４時間の条件で結晶化アニールを行う。この工程により、炭素がドープされたＵ字状半導体層６３を形成することができる。
続いて、図１４に示すように、Ｕ字状半導体層６３の孔部内に、内部絶縁層６４を形成する。その後、既知の工程により、所定の配線等を形成し、図１乃至図５Ａに示す不揮発性半導体記憶装置１００を形成する。
［第２の実施の形態］
次に、第２の実施の形態を、図１５を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、メモリトランジスタ層３０のメモリホール３５及び選択トランジスタ層４０のドレイン側ホール４５ｂ及びソース側ホール４５ａの径が、上層で広く、下層で狭くなるような傾きが形成されている点において、第１の実施の形態と異なる。また、本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３の炭素濃度が、深さ方向で変化している点において、第１の実施の形態と異なる。以下、図１５を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
次に、第２の実施の形態を、図１５を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、メモリトランジスタ層３０のメモリホール３５及び選択トランジスタ層４０のドレイン側ホール４５ｂ及びソース側ホール４５ａの径が、上層で広く、下層で狭くなるような傾きが形成されている点において、第１の実施の形態と異なる。また、本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３の炭素濃度が、深さ方向で変化している点において、第１の実施の形態と異なる。以下、図１５を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
（第２の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成）
図１５は、第２の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図１５は、カラム方向の断面を示している。
図１５は、第２の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図１５は、カラム方向の断面を示している。
不揮発性半導体記憶装置１００を高集積化するためにワード線導電層３２等の積層数を増やすと、ＲＩＥによる加工の難易度が上がる。そのため、メモリトランジスタ層３０のメモリホール３５及び選択トランジスタ層４０のドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さくなるようなテーパー形状が付き易い。本実施の形態では、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。その結果、Ｕ字状半導体層６３及びメモリゲート絶縁層６２は、積層方向の上方から下方に向かうに従い、その径が小さくなるように形成されている。
また、本実施の形態では、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、膜厚が一定となるように形成されている。その結果、コア材となる内部絶縁層６４は、ドレイン側ホール４５ｂ及びソース側ホール４５ａの上部からメモリホール３５の底部に向かうにつれ、その径が小さくなるように形成されている。
そして、Ｕ字状半導体層６３は、積層方向に炭素（Ｃ）濃度勾配を持たせ、炭素（Ｃ）濃度が下層で小さく、上層に行くにつれて大きくなるように構成されている。本実施の形態においては、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのチャネルとなる部分のＵ字状半導体層６３はポリシリコンあるいは炭素（Ｃ）濃度の小さい炭素（Ｃ）ドープシリコンから構成されている。
［効果］
本実施の形態の不揮発性半導体記憶装置においては、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。そのため、最下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒは、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒよりも、チャネルとなるＵ字状半導体層６３の径が小さくなる。その場合、ワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒは、上層のメモリトランジスタＭＴｒよりもワード線導電層３２ａからの電界がかかりやすい。その結果、下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒと、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒとでは、特性が変わってしまうおそれがある。
本実施の形態の不揮発性半導体記憶装置においては、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。そのため、最下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒは、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒよりも、チャネルとなるＵ字状半導体層６３の径が小さくなる。その場合、ワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒは、上層のメモリトランジスタＭＴｒよりもワード線導電層３２ａからの電界がかかりやすい。その結果、下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒと、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒとでは、特性が変わってしまうおそれがある。
これに対し、本実施の形態の不揮発性半導体記憶装置では、Ｕ字状半導体層６３が、積層方向に炭素（Ｃ）濃度勾配を持たせ、炭素（Ｃ）濃度が下層で大きく、上層に行くにつれて小さくなるように構成されている。下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒでは、炭素が多くドープされたシリコンを用いているため、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒと比べて、伝導帯の下端Ｅｃが上がるとともに、価電子帯の上端Ｅｖが下がる。その結果、下層のＵ字状半導体層６３では、メモリトランジスタＭＴｒのチャネルとして機能するＵ字状半導体層６３内のチャネル電子密度が減少する。Ｕ字状半導体層６３内のチャネル電子密度が減少すると、メモリトランジスタＭＴｒの閾値電圧が高くなるため、読み出し動作時に電圧が印加されたとしても、この電圧による影響を低減することができ、メモリトランジスタＭＴｒのデータを安定的に保持することができる。本実施の形態の不揮発性半導体記憶装置では、Ｕ字状半導体層６３が、積層方向に炭素（Ｃ）濃度勾配を持たせることにより、上層と下層のメモリトランジスタＭＴｒとの間の特性のばらつきを抑制することが可能となる。
［製造方法］
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１６〜図２０は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。本実施の形態の不揮発性半導体記憶装置の製造方法は、図９に示す第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄ、メモリ保護絶縁層３３、ソース側導電層４１、ドレイン側導電層４２、及び選択トランジスタ絶縁層４４を積層する工程までは、第１の実施の形態の製造方法と同様である。
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１６〜図２０は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。本実施の形態の不揮発性半導体記憶装置の製造方法は、図９に示す第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄ、メモリ保護絶縁層３３、ソース側導電層４１、ドレイン側導電層４２、及び選択トランジスタ絶縁層４４を積層する工程までは、第１の実施の形態の製造方法と同様である。
図１６に示すように、選択トランジスタ絶縁層４４、ソース側導電層４１、ドレイン側導電層４２、メモリ保護絶縁層３３、第１〜第４ワード線間絶縁層３１ａ〜３１ｅ及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通させて、メモリホールＭＨを形成する。メモリホールＭＨは、犠牲層５０のカラム方向の両端上面に達するように形成する。不揮発性半導体記憶装置１００を高集積化するためにワード線導電層３２等の積層数を増やすと、ＲＩＥによる加工の難易度が上がる。そのため、メモリホールＭＨの径が上層で大きく、下層で小さくなるようなテーパー形状が形成されることがある。
次に、図１７に示すように、熱燐酸溶液にて、犠牲層５０を除去する。
次に、図１８に示すように、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を堆積させる。この工程により、メモリゲート絶縁層６２が形成される。また、この工程ののち、ソース側導電層４１、ドレイン側導電層４２の側面に形成された酸化シリコン（ＳｉＯ２）、及び窒化シリコン（ＳｉＮ）を除去して、ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａを形成する。
次に、図１９に示すように、バックゲートホール２４、メモリホールＭＨ、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。通常、チャネル半導体層は、減圧ＣＶＤ法等を用いてアモルファスシリコンをバックゲートホール２４及びメモリホールＭＨの内部に堆積させることにより形成される。減圧ＣＶＤ法の終了後、熱工程が実行されることにより、アモルファスシリコンは結晶化されポリシリコンに変化する。本実施の形態では、アモルファスシリコンに含まれる炭素（Ｃ）が所定の割合で変化するように、炭素（Ｃ）を添加して堆積する。このとき、内側に中空を残しつつ、アモルファスシリコンを堆積する。
本実施の形態では、Ｕ字状半導体層６３となるアモルファスシリコンを堆積させるためのＣＶＤ法を実行する場合において、モノシランガス（ＳｉＨ４）とモノメチルシランガス（ＣＨ３ＳｉＨ３）の混合ガスをプロセスガスとして用いて、徐々にモノメチルシランガスの割合を減少させるのが好ましい。あるいはアセチレンガス（Ｃ２Ｈ２）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、水素（Ｈ２）の混合ガスを用いて、徐々にアセチレンガスの割合を減少させるプロセスでも良い。ガス流量比を変えることで、炭素（Ｃ）濃度は、Ｕ字状半導体層６３の下層部分で炭素（Ｃ）濃度が高く、上層に向けて徐々に炭素（Ｃ）濃度が小さくなるような濃度勾配を有する構造が形成できる。このアモルファスシリコン層が形成されたのち、結晶化熱処理を行う。例えば、Ｎ２、５３０℃〜５７０℃、１時間〜２４時間の条件で結晶化アニールを行う。この工程により、炭素がドープされたＵ字状半導体層６３を形成することができる。なお、Ｕ字状半導体層６３の膜厚は、上層と下層とで同一となるように形成する。
続いて、図２０に示すように、Ｕ字状半導体層６３の孔部内に、内部絶縁層６４を形成する。その後、既知の工程により、所定の配線等を形成し、図１５に示す不揮発性半導体記憶装置１００を形成する。
［第３の実施の形態］
次に、第３の実施の形態を、図２１を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３の膜厚が、上層で大きく、下層で小さくなるように形成されている点において、第２の実施の形態と異なる。また、本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３の炭素濃度の変化の状態が、第２の実施の形態と異なる。以下、図２１を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
次に、第３の実施の形態を、図２１を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３の膜厚が、上層で大きく、下層で小さくなるように形成されている点において、第２の実施の形態と異なる。また、本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３の炭素濃度の変化の状態が、第２の実施の形態と異なる。以下、図２１を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
（第３の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成）
図２１は、第３の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図２１は、カラム方向の断面を示している。
図２１は、第３の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図２１は、カラム方向の断面を示している。
本実施の形態の不揮発性半導体記憶装置でも、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。その結果、Ｕ字状半導体層６３及びメモリゲート絶縁層６２は、積層方向の上方から下方に向かうに従い、その径が小さくなるように形成されている。
加えて、本実施の形態では、コア材となる内部絶縁層６４は、ドレイン側ホール４５ｂ及びソース側ホール４５ａの上部からメモリホール３５の底部まで一定の太さで形成されている。その結果、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、上層で膜厚が大きく、下層に行くに従って膜厚が小さくなるように形成されている。
そして、Ｕ字状半導体層６３は、積層方向に炭素（Ｃ）濃度勾配を持たせ、炭素（Ｃ）濃度が下層で小さく、上層に行くにつれて大きくなるように構成されている。本実施の形態においては、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのチャネルとなる部分のＵ字状半導体層６３はポリシリコンあるいは炭素（Ｃ）濃度の大きい炭素（Ｃ）ドープシリコンから構成されている。これに限らず、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのチャネルとなる部分のＵ字状半導体層６３は、炭素（Ｃ）濃度がメモリトランジスタ層３０の炭素（Ｃ）濃度と不連続である、ノンドープポリシリコンあるいは炭素（Ｃ）濃度の小さい炭素（Ｃ）ドープシリコンとしても良い。
［効果］
本実施の形態の不揮発性半導体記憶装置においては、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。また、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、上層で膜厚が大きく、下層で小さくなるように形成されている。上述の第２の実施の形態では、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａがテーパー形状を有するため、下層のメモリトランジスタＭＴｒにデータの変動が生じやすくなっていた。この特性の変化に対応するため、第２の実施の形態では、Ｕ字状半導体層６３の下層で炭素濃度が大きくなるように炭素を添加していた。
本実施の形態の不揮発性半導体記憶装置においては、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。また、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、上層で膜厚が大きく、下層で小さくなるように形成されている。上述の第２の実施の形態では、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａがテーパー形状を有するため、下層のメモリトランジスタＭＴｒにデータの変動が生じやすくなっていた。この特性の変化に対応するため、第２の実施の形態では、Ｕ字状半導体層６３の下層で炭素濃度が大きくなるように炭素を添加していた。
しかし、本実施の形態で示すように、Ｕ字状半導体層６３の膜厚が上層で大きく、下層で小さい場合、上層のメモリトランジスタＭＴｒでは電子が生じやすく、電位差が付きやすい。この場合、読み出し動作時に上層のメモリトランジスタＭＴｒのデータの変動が生じやすくなる。不揮発性半導体記憶装置の微細化を進めていくと、Ｕ字状半導体層６３の膜厚に起因する上層のメモリトランジスタＭＴｒのデータ変動の影響が、テーパー形状に起因する下層のメモリトランジスタＭＴｒのデータ変動の影響を上回ることがある。その結果、下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒと、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒとでは、特性が変わってしまうおそれがある。
これに対し、本実施の形態の不揮発性半導体記憶装置では、Ｕ字状半導体層６３が、積層方向に炭素（Ｃ）濃度勾配を持たせ、炭素（Ｃ）濃度が下層で小さく、上層に行くにつれて大きくなるように構成されている。上層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒでは、炭素が多くドープされたシリコンを用いているため、下層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒと比べて、伝導帯の下端Ｅｃが上がるとともに、価電子帯の上端Ｅｖが下がる。その結果、上層のＵ字状半導体層６３では、メモリトランジスタＭＴｒのチャネルとして機能するＵ字状半導体層６３内のチャネル電子密度が減少する。Ｕ字状半導体層６３内のチャネル電子密度が減少すると、メモリトランジスタＭＴｒの閾値電圧が高くなるため、読み出し動作時に電圧が印加されたとしても、この電圧による影響を低減することができ、メモリトランジスタＭＴｒのデータを安定的に保持することができる。本実施の形態の不揮発性半導体記憶装置では、Ｕ字状半導体層６３が、積層方向に炭素（Ｃ）濃度勾配を持たせることにより、上層と下層のメモリトランジスタＭＴｒとの間の特性のばらつきを抑制することが可能となる。
［製造方法］
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２２〜図２３は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。本実施の形態の不揮発性半導体記憶装置の製造方法は、図１８に示すメモリゲート絶縁層６２、ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａを形成する工程までは、第２の実施の形態の製造方法と同様である。
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２２〜図２３は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。本実施の形態の不揮発性半導体記憶装置の製造方法は、図１８に示すメモリゲート絶縁層６２、ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａを形成する工程までは、第２の実施の形態の製造方法と同様である。
図２２に示すように、バックゲートホール２４、メモリホールＭＨ、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。通常、チャネル半導体層は、減圧ＣＶＤ法等を用いてアモルファスシリコンをバックゲートホール２４及びメモリホールＭＨの内部に堆積させることにより形成される。減圧ＣＶＤ法の終了後、熱工程が実行されることにより、アモルファスシリコンは結晶化されポリシリコンに変化する。本実施の形態では、アモルファスシリコンに含まれる炭素（Ｃ）が所定の割合で変化するように、炭素（Ｃ）を添加して堆積する。このとき、内側に中空を残しつつ、アモルファスシリコンを堆積する。
本実施の形態では、Ｕ字状半導体層６３となるアモルファスシリコンを堆積させるためのＣＶＤ法を実行する場合において、モノシランガス（ＳｉＨ４）とモノメチルシランガス（ＣＨ３ＳｉＨ３）の混合ガスをプロセスガスとして用いて、徐々にモノメチルシランガスの割合を増加させるのが好ましい。あるいはアセチレンガス（Ｃ２Ｈ２）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、水素（Ｈ２）の混合ガスを用いて、徐々にアセチレンガスの割合を増加させるプロセスでも良い。ガス流量比を変えることで、炭素（Ｃ）濃度は、Ｕ字状半導体層６３の上層部分で炭素（Ｃ）濃度が高く、下層に向けて徐々に炭素（Ｃ）濃度が小さくなるような濃度勾配を有する構造が形成できる。このアモルファスシリコン層が形成されたのち、結晶化熱処理を行う。例えば、Ｎ２、５３０℃〜５７０℃、１時間〜２４時間の条件で結晶化アニールを行う。この工程により、炭素がドープされたＵ字状半導体層６３を形成することができる。なお、Ｕ字状半導体層６３を一度成膜した後、Ｕ字状半導体層６３の内部に均一の幅のメモリホールＭＨが残るように、Ｕ字状半導体層６３をエッチングする。その結果、Ｕ字状半導体層６３の膜厚は、上層で大きく、下層で小さくなるように形成される。
続いて、図２３に示すように、Ｕ字状半導体層６３の孔部内に、内部絶縁層６４を形成する。その後、既知の工程により、所定の配線等を形成し、図２１に示す不揮発性半導体記憶装置１００を形成する。
［第４の実施の形態］
次に、第４の実施の形態を、図２４を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３に対して、炭素（Ｃ）に加えて、ゲルマニウム（Ｇｅ）がドープされている点において、第３の実施の形態と異なる。以下、図２４を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
次に、第４の実施の形態を、図２４を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、Ｕ字状半導体層６３に対して、炭素（Ｃ）に加えて、ゲルマニウム（Ｇｅ）がドープされている点において、第３の実施の形態と異なる。以下、図２４を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
（第４の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成）
図２４は、第４の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図２４は、カラム方向の断面を示している。
図２４は、第４の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の断面図である。また、図２４は、カラム方向の断面を示している。
本実施の形態の不揮発性半導体記憶装置でも、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。
加えて、本実施の形態では、コア材となる内部絶縁層６４は、ドレイン側ホール４５ｂ及びソース側ホール４５ａの上部からメモリホール３５の底部まで一定の太さで形成されている。その結果、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、上層で膜厚が大きく、下層に行くに従って膜厚が小さくなるように形成されている。
Ｕ字状半導体層６３は、積層方向に炭素（Ｃ）濃度勾配を持たせ、炭素（Ｃ）濃度が下層で小さく、上層に行くにつれて大きくなるように構成されている。さらに、本実施の形態においては、Ｕ字状半導体層６３は、積層方向にゲルマニウム（Ｇｅ）濃度勾配を持たせ、ゲルマニウム（Ｇｅ）濃度が下層で大きく、上層に行くにつれて小さくなるように構成されている。Ｕ字状半導体層６３のゲルマニウム（Ｇｅ）濃度は、１〜３０％程度とするのが好適であるが、これに限定されるものではない。求められるバンドギャップの大きさ(価電子帯の上昇)の程度などによって、適切なゲルマニウムの濃度が設定され得る。過剰なゲルマニウム（Ｇｅ）ドープはメモリトランジスタＭＴｒのオフ時のリーク電流が増加してしまうおそれがある。そのため、Ｕ字状半導体層６３のゲルマニウム（Ｇｅ）濃度は、１〜３０％程度とするのが望ましい。
ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのチャネルとなる部分のＵ字状半導体層６３はポリシリコンあるいは炭素（Ｃ）濃度の大きい炭素（Ｃ）ドープシリコンから構成されている。これに限らず、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのチャネルとなる部分のＵ字状半導体層６３は、炭素（Ｃ）濃度がメモリトランジスタ層３０の炭素（Ｃ）濃度と不連続である、ノンドープポリシリコンあるいは炭素（Ｃ）濃度の小さい炭素（Ｃ）ドープシリコンとしても良い。
［効果］
本実施の形態の不揮発性半導体記憶装置においては、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。また、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、上層で膜厚が大きく、下層で小さくなるように形成されている。第３の実施の形態で示したように、Ｕ字状半導体層６３の膜厚に起因する上層のメモリトランジスタＭＴｒのデータ変動の影響が、テーパー形状に起因する下層のメモリトランジスタＭＴｒのデータ変動の影響を上回ると、読み出し動作時に上層のメモリトランジスタＭＴｒのデータの変動が生じやすくなる。その結果、下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒと、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒとでは、特性が変わってしまうおそれがある。
本実施の形態の不揮発性半導体記憶装置においては、メモリホール３５、ドレイン側ホール４５ｂ及びソース側ホール４５ａの径が上層で大きく、下層で小さいテーパー形状を有する。また、Ｕ字状半導体層６３は、メモリトランジスタ層３０及び選択トランジスタ層４０の領域では、上層で膜厚が大きく、下層で小さくなるように形成されている。第３の実施の形態で示したように、Ｕ字状半導体層６３の膜厚に起因する上層のメモリトランジスタＭＴｒのデータ変動の影響が、テーパー形状に起因する下層のメモリトランジスタＭＴｒのデータ変動の影響を上回ると、読み出し動作時に上層のメモリトランジスタＭＴｒのデータの変動が生じやすくなる。その結果、下層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒと、上層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒとでは、特性が変わってしまうおそれがある。
図２５Ａ及び図２５Ｂには、本実施の形態に係るＵ字状半導体層６３のバンドギャップ図が示されている。図２５Ａに示すように、本実施の形態に係るＵ字状半導体層６３は、炭素がドープされたシリコンを用いているため、伝導帯の下端Ｅｃが上がる。本実施の形態の不揮発性半導体記憶装置では、Ｕ字状半導体層６３が、積層方向に炭素（Ｃ）濃度勾配を持たせ、炭素（Ｃ）濃度が下層で小さく、上層に行くにつれて大きくなるように構成されている。上層のワード線導電層３２ａの位置に構成されるメモリトランジスタＭＴｒでは、炭素が多くドープされたシリコンを用いているため、下層のワード線導電層３２ｄの位置に構成されるメモリトランジスタＭＴｒと比べて、伝導帯の下端Ｅｃが上がる。その結果、上層のＵ字状半導体層６３では、メモリトランジスタＭＴｒのチャネルとして機能するＵ字状半導体層６３内のチャネル電子密度が減少する。Ｕ字状半導体層６３内のチャネル電子密度が減少すると、メモリトランジスタＭＴｒの閾値電圧が高くなるため、読み出し動作時に電圧が印加されたとしても、この電圧による影響を低減することができ、メモリトランジスタＭＴｒのデータを安定的に保持することができる。
また、本実施の形態に係るＵ字状半導体層６３は、下層にゲルマニウムがドープされたシリコンを用いている。図２５Ｂに示すように、ゲルマニウムがドープされた領域では、価電子帯の上端Ｅｖが上がり、伝導帯の下端Ｅｃはシリコンとあまり変わらない。この場合、電子のトンネル確率はノンドープシリコンと同等であると考えられるが、ゲルマニウム（Ｇｅ）がドープされたＵ字状半導体層６３では、径の小さい下層領域のメモリトランジスタＭＴｒでしきい値を下げることができる。その結果、書き込み動作時／読み出し動作時の印加電圧を下げることが可能となる。動作電圧を低下させることにより、セル特性の劣化抑制効果がある。
本実施の形態の不揮発性半導体記憶装置では、Ｕ字状半導体層６３が、積層方向に炭素（Ｃ）濃度及びゲルマニウム（Ｇｅ）濃度勾配を持たせることにより、上層と下層のメモリトランジスタＭＴｒとの間の特性のばらつきを抑制するとともに、メモリトランジスタＭＴｒ乗せる特性の劣化を防ぐことが可能となる。
［製造方法］
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２６〜図２７は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。本実施の形態の不揮発性半導体記憶装置の製造方法は、図１８に示すメモリゲート絶縁層６２、ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａを形成する工程までは、第２の実施の形態の製造方法と同様である。
以下、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図２６〜図２７は、本実施の形態に係るメモリトランジスタ領域の製造工程を説明する図である。本実施の形態の不揮発性半導体記憶装置の製造方法は、図１８に示すメモリゲート絶縁層６２、ドレイン側ゲート絶縁層６１ｂ及びソース側ゲート絶縁層６１ａを形成する工程までは、第２の実施の形態の製造方法と同様である。
図２６に示すように、バックゲートホール２４、メモリホールＭＨ、ドレイン側ホール４５ａ、及びソース側ホール４５ｂを埋めるように、アモルファスシリコン（ａ−Ｓｉ）を堆積させる。通常、チャネル半導体層は、減圧ＣＶＤ法等を用いてアモルファスシリコンをバックゲートホール２４及びメモリホールＭＨの内部に堆積させることにより形成される。減圧ＣＶＤ法の終了後、熱工程が実行されることにより、アモルファスシリコンは結晶化されポリシリコンに変化する。本実施の形態では、アモルファスシリコンに含まれる炭素（Ｃ）及びゲルマニウム（Ｇｅ）が所定の割合で変化するように、炭素（Ｃ）及びゲルマニウム（Ｇｅ）を添加して堆積する。このとき、内側に中空を残しつつ、アモルファスシリコンを堆積する。
本実施の形態では、Ｕ字状半導体層６３となるアモルファスシリコンを堆積させるためのＣＶＤ法を実行する場合において、モノシランガス（ＳｉＨ４）と水素化ゲルマニウムガス（ＧｅＨ４）と水素（Ｈ２）の混合ガスを用いて、水素化ゲルマニウムガスの割合を減少させる。また、モノシランガス（ＳｉＨ４）とモノメチルシランガス（ＣＨ３ＳｉＨ３）の混合ガスをプロセスガスとして用いて、徐々にモノメチルシランガスの割合を増加させるのが好ましい。炭素をドープする場合にはアセチレンガス（Ｃ２Ｈ２）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、水素（Ｈ２）の混合ガスを用いて、徐々にアセチレンガスの割合を増加させるプロセスでも良い。ガス流量比を変えることで、炭素（Ｃ）濃度は、Ｕ字状半導体層６３の上層部分で炭素（Ｃ）濃度が高く、下層に向けて徐々に炭素（Ｃ）濃度が小さくなるような濃度勾配を有する構造が形成できる。また、ガス流量比を変えることで、ゲルマニウム（Ｇｅ）濃度は、Ｕ字状半導体層６３の下層部分でゲルマニウム（Ｇｅ）濃度が高く、上層に向けて徐々にゲルマニウム（Ｇｅ）濃度が下がるような濃度勾配を有する構造が形成できる。このアモルファスシリコン層が形成されたのち、結晶化熱処理を行う。例えば、Ｎ２、５３０℃〜５７０℃、１時間〜２４時間の条件で結晶化アニールを行う。この工程により、炭素がドープされたＵ字状半導体層６３を形成することができる。なお、Ｕ字状半導体層６３を一度成膜した後、Ｕ字状半導体層６３の内部に均一の幅のメモリホールＭＨが残るように、Ｕ字状半導体層６３をエッチングする。その結果、Ｕ字状半導体層６３の膜厚は、上層で大きく、下層で小さくなるように形成される。
続いて、図２７に示すように、Ｕ字状半導体層６３の孔部内に、内部絶縁層６４を形成する。その後、既知の工程により、所定の配線等を形成し、図２４に示す不揮発性半導体記憶装置１００を形成する。
［第５の実施の形態］
次に、第５の実施の形態を、図２８を参照して説明する。第５の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ内の電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間に、アルミナ（Ａｌ２Ｏ３）膜７０が設けられている点において上述の実施の形態と異なる。本実施の形態の構成は、上述の実施の形態のいずれに対しても適用することができる。以下、図２８を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
次に、第５の実施の形態を、図２８を参照して説明する。第５の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ内の電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間に、アルミナ（Ａｌ２Ｏ３）膜７０が設けられている点において上述の実施の形態と異なる。本実施の形態の構成は、上述の実施の形態のいずれに対しても適用することができる。以下、図２８を参照して、本実施の形態に係る不揮発性半導体記憶装置を説明する。
（第５の実施の形態に係る不揮発性半導体記憶装置１００の具体的構成）
図２８は本実施の形態に係るメモリトランジスタＭＴｒを示す断面図である。図２８は、カラム方向及び積層方向の断面を示している。メモリトランジスタＭＴｒ内の電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間に、アルミナ（Ａｌ２Ｏ３）膜７０が設けられている。このアルミナ（Ａｌ２Ｏ３）膜７０の厚さは、０．１ｎｍ〜１ｎｍ程度である。
図２８は本実施の形態に係るメモリトランジスタＭＴｒを示す断面図である。図２８は、カラム方向及び積層方向の断面を示している。メモリトランジスタＭＴｒ内の電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間に、アルミナ（Ａｌ２Ｏ３）膜７０が設けられている。このアルミナ（Ａｌ２Ｏ３）膜７０の厚さは、０．１ｎｍ〜１ｎｍ程度である。
電荷蓄積層ＥＣ及びトンネル絶縁層ＴＩに用いられる材料は、上記の実施の形態にて説明したものに加え、電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間にアルミナ（Ａｌ２Ｏ３）膜７０を挿入した場合に、トンネル絶縁層ＴＩ側のバンドオフセットが電荷蓄積層ＥＣ側より押し上げられて、データ保持時に電荷蓄積層ＥＣからトンネル絶縁層ＴＩ方向にデトラップされる電子を抑制する効果が発現する材料であれば良い。
［効果］
本実施の形態の不揮発性半導体記憶装置においては、電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間に、アルミナ（Ａｌ２Ｏ３）膜７０を設けることにより、ダイポールによって、トンネル絶縁層ＴＩのバンドオフセットが押し上げられる。その結果、トンネル絶縁層ＴＩ方向にデトラップされる電子を減らすことができ、低電界時のリーク電流を抑制することが可能となる。そのため、メモリトランジスタＭＴｒのデータ保持特性が改善される。
本実施の形態の不揮発性半導体記憶装置においては、電荷蓄積層ＥＣとトンネル絶縁層ＴＩとの間に、アルミナ（Ａｌ２Ｏ３）膜７０を設けることにより、ダイポールによって、トンネル絶縁層ＴＩのバンドオフセットが押し上げられる。その結果、トンネル絶縁層ＴＩ方向にデトラップされる電子を減らすことができ、低電界時のリーク電流を抑制することが可能となる。そのため、メモリトランジスタＭＴｒのデータ保持特性が改善される。
［第５の実施の形態の他の例］
図２９は本実施の形態の他の例に係るメモリトランジスタＭＴｒを示す断面図である。図２９は、カラム方向及び積層方向の断面を示している。メモリトランジスタＭＴｒ内のトンネル絶縁層ＴＩの内部に、アルミナ（Ａｌ２Ｏ３）膜７０及び窒化シリコン膜７１が設けられている。このアルミナ（Ａｌ２Ｏ３）膜７０の厚さは、０．１ｎｍ〜１ｎｍ程度である。
図２９は本実施の形態の他の例に係るメモリトランジスタＭＴｒを示す断面図である。図２９は、カラム方向及び積層方向の断面を示している。メモリトランジスタＭＴｒ内のトンネル絶縁層ＴＩの内部に、アルミナ（Ａｌ２Ｏ３）膜７０及び窒化シリコン膜７１が設けられている。このアルミナ（Ａｌ２Ｏ３）膜７０の厚さは、０．１ｎｍ〜１ｎｍ程度である。
図２９に示す本例のトンネル絶縁層ＴＩの構成は、シリコン酸化膜／アルミナ（Ａｌ２Ｏ３）膜７０／窒化シリコン膜７１／シリコン酸化膜の積層構造である。トンネル絶縁層ＴＩの構成は、シリコン酸化膜／アルミナ（Ａｌ２Ｏ３）膜７０／シリコン酸化膜の積層構造、酸窒化シリコン膜／アルミナ（Ａｌ２Ｏ３）膜７０／酸窒化シリコン膜の積層構造、又はシリコン酸化膜／アルミナ（Ａｌ２Ｏ３）膜７０／窒化シリコン膜の積層構造であってもよい。
［効果］
本例の不揮発性半導体記憶装置においては、トンネル絶縁層ＴＩの内部に、アルミナ（Ａｌ２Ｏ３）膜７０を設けることにより、トンネル絶縁層ＴＩのバンドオフセットが押し上げられる。その結果、トンネル絶縁層ＴＩ方向にデトラップされる電子を減らすことができ、低電界時のリーク電流を抑制することが可能となる。そのため、メモリトランジスタＭＴｒのデータ保持特性が改善される。
本例の不揮発性半導体記憶装置においては、トンネル絶縁層ＴＩの内部に、アルミナ（Ａｌ２Ｏ３）膜７０を設けることにより、トンネル絶縁層ＴＩのバンドオフセットが押し上げられる。その結果、トンネル絶縁層ＴＩ方向にデトラップされる電子を減らすことができ、低電界時のリーク電流を抑制することが可能となる。そのため、メモリトランジスタＭＴｒのデータ保持特性が改善される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、本実施の形態のＵ字状半導体層６３は、下端が接続されたＵ字状の形状を有しているが、メモリストリングのチャネルとなる半導体層は、必ずしもＵ字状に限られるものではない。半導体基板Ｂａに垂直なＩ字状に形成したメモリストリングのチャネルとなる半導体層に対して、上述の実施の形態を適用することも可能である。
１００・・・不揮発性半導体記憶装置、 １２・・・メモリトランジスタ領域、 １３・・・ワード線駆動回路、 １４・・・ソース側選択ゲート線駆動回路、 １５・・・ドレイン側選択ゲート線駆動回路、 １６・・・センスアンプ、 １７・・・ソース線駆動回路、 １８・・・バックゲートトランジスタ駆動回路、 ２０・・・バックゲートトランジスタ層、 ３０・・・メモリトランジスタ層、 ４０・・・選択トランジスタ層、 Ｂａ・・・半導体基板、 ＣＬｍｎ・・・Ｕ字状半導体、 ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ・・・メモリトランジスタ、 ＳＳＴｒｍｎ・・・ソース側選択トランジスタ、 ＳＤＴｒｍｎ・・・ドレイン側選択トランジスタ、 ＢＧＴｒｍｎ・・・バックゲートトランジスタ。
Claims (6)
- 電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備え、
前記メモリストリングは、
基板に対して垂直な積層方向に延びる柱状に形成される第１半導体層と、
前記第１半導体層の側面を取り囲むように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、
前記電荷蓄積膜を取り囲むように形成されたブロック絶縁膜と、
前記ブロック絶縁膜を取り囲むように形成され、前記積層方向に沿って所定の間隔をもって配置された複数の第１導電層とを備え、
前記第１半導体層は、炭素が添加されたシリコンにより形成されており、前記積層方向の上部と下部とで、その炭素濃度が異なるように形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記第１半導体層は、前記積層方向の上方から下方に向かうに従い、その径が小さくなるように形成され、
前記第１半導体層は、前記積層方向の上方から下方まで略同一の膜厚を有するとともに、前記積層方向の上方から下方に向かうに従い、その炭素濃度が大きくなるように形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第１半導体層は、前記積層方向の上方から下方に向かうに従い、その径が小さくなるように形成され、
前記第１半導体層は、前記積層方向の上方から下方に向かうに従い、その膜厚が大きくなるとともに、前記積層方向の上方から下方に向かうに従い、その炭素濃度が小さくなるように形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記第１半導体層は、炭素及びゲルマニウムが添加されたシリコンにより形成されており、
前記第１半導体層は、前記積層方向の上方から下方に向かうに従い、その炭素濃度が小さくなるとともに、前記積層方向の上方から下方に向かうに従い、そのゲルマニウム濃度が大きくなるように形成されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。 - 前記トンネル絶縁膜と前記電荷蓄積膜との間に設けられたアルミナ膜をさらに有する
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。 - 前記トンネル絶縁膜の内部に設けられたアルミナ膜をさらに有する
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
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