JP2015170644A

JP2015170644A - 不揮発性半導体記憶装置

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Publication number: JP2015170644A
Application number: JP2014042736A
Authority: JP
Inventors: 恒志亀岡; Hisashi Kameoka; 大吾一之瀬; Daigo Ichinose
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-05
Filing date: 2014-03-05
Publication date: 2015-09-28
Also published as: US20150255485A1

Abstract

【課題】バックゲートの抵抗値を低減し、駆動電圧を低くすることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板と、半導体基板上に形成された絶縁層と導電層とが複数積層された積層構造体を有する。積層構造体上に形成された選択ゲート電極層と、積層構造体と選択ゲート電極層を貫通する複数のホールを有する。複数のホールのうち隣接するホールを下部において接続する接続部と、接続されたホール及び接続部に形成されたピラー絶縁膜及び半導体ピラーと、接続部の上部と前記積層構造体の間に形成されたバックゲートを有する。隣接し、接続された半導体ピラー間において積層構造体及び選択ゲート電極層を分断する分断溝を有する。分断溝は底部においてバックゲートに接し、分断溝の底面の位置はバックゲートの上面より低い位置に配置される。バックゲートの分断溝が接する部分に金属シリサイドが形成される。
【選択図】図２

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置として、例えば、ピラー構造にトランジスタを３次元的に配置し、ピラー構造の下部に連結部を備えた構造を有するＮＡＮＤ型フラッシュメモリがある。この連結部には周りを囲むようにバックゲートが配置され、連結部の導電性の制御を行っている。このバックゲートを構成するシリコン層の抵抗値が高いため、駆動電圧が高くなる等の問題がある。

特開２００９−１６４４３３号公報

ピラー構造の下部の連結部を囲むバックゲートを備えた不揮発性半導体記憶装置において、このバックゲートの抵抗値を低減し、駆動電圧を低くすることが可能な不揮発性半導体記憶装置を提供する。

本実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された、絶縁層と導電層とが複数積層された積層構造体とを有する。積層構造体上に形成された選択ゲート電極層と、積層構造体と選択ゲート電極層を貫通する複数のホールとを有する。複数のホールのうち隣接するホールを下部において接続する接続部と、接続されたホール及び接続部に形成されたピラー絶縁膜及び半導体ピラーと、接続部の上部と前記積層構造体の間に形成されたバックゲートと、を有する。隣接し、接続された半導体ピラー間において積層構造体及び選択ゲート電極層を分断する分断溝とを有する。分断溝は底部においてバックゲートに接し、分断溝の底面の位置はバックゲートの上面より低い位置に配置される。バックゲートの分断溝が接する部分に、金属シリサイドが形成されている。

実施形態に係る不揮発性半導体記憶装置のメモリセル領域の一部の構成を示す斜視図の一例。図１のＡＡ線に沿った部分の断面構造を示す縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例実施形態に係る不揮発性半導体記憶装置の製造方法を示すための縦断面図の一例

以下に、実施形態について図面を参照しつつ説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。また、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。また、本願明細書において、「積層」とは、複数の層が直接重ねられる場合の他、複数の層の間に他の要素が挿入されて重ねられる場合も含む。

（実施形態）
以下、図１から図１４を参照して、実施形態について説明する。図１は、本実施形態に係る不揮発性半導体記憶装置１０のメモリセル領域の一部の構成を示す斜視図の一例である。図２は、図１のＡＡ線に沿った部分の断面構造を示す縦断面図の一例である。図１においては、図を見やすくするために、導電部分のみを示し、絶縁部分は図示を省略している。本実施形態では、不揮発性半導体記憶装置１０として、Ｕ字型の３次元ＮＡＮＤ型フラッシュメモリを例示して説明する。すなわち、不揮発性半導体記憶装置１０において、隣接する半導体ピラーＳＰが底部で接続されてＵ字型のメモリストリングＭＳを構成している。

図１及び図２に示すように、半導体基板１２表面に、下側のバックゲートＢＧ１及び上側のバックゲートＢＧ２を有している。バックゲートＢＧ１は例えば半導体基板１２に不純物が導入されて形成されている。バックゲートＢＧ１には、後述する複数の半導体ピラーＳＰを下部において接続する接続部ＳＣを有している。バックゲートＢＧ１は、接続部ＳＣ下部及び側部を覆うように形成されている。バックゲートＢＧ２は接続部ＳＣ上部を覆うように形成されている。バックゲートＢＧ２は例えば不純物が導入されたアモルファスシリコンにより形成されている。以下、バックゲートＢＧ１及びＢＧ２を一体としてバックゲートＢＧと称する。バックゲートＢＧは、バックゲートＢＧ１及びＢＧ２が一体となって、接続部ＳＣの周り（下部、上部、及び側部）を囲んで覆っている。

半導体基板１２としては、例えばシリコン基板などが用いられる。また、半導体基板１２として、例えばシリコン基板上に素子（図示せず）を形成し、これら素子の上部を絶縁膜で覆って上面を平坦化し、さらにその上部に例えばアモルファスシリコン層を形成した状態のものでも良い。この場合は、アモルファスシリコン層中にバックゲートＢＧ及び接続部ＳＣが形成される。

バックゲートＢＧ上には、ストッパ絶縁膜１６が形成されている。ストッパ絶縁膜１６は例えばタンタルオキサイド（ＴａＯ）により形成されている。
上述の構造の上部に積層構造体ＭＬが形成されている。積層構造体ＭＬは、図中Ｚ方向に交互に積層された複数の電極膜６０（下層から順に、６０１〜６０４）と複数の電極間絶縁膜６２とを有する。以下、個々の電極膜６０を特定しない場合は電極膜６０を用い、個々の電極膜６０を特定する場合は電極膜６０１、６０２、６０３，６０４を用いる。

電極膜６０は、図中Ｘ方向（図２において、手前−奥方向）に沿って延在する帯形状を有している。電極膜６０は本実施形態の不揮発性半導体記憶装置１０のワード線ＷＬとなる。電極膜６０としては、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができる。不純物としては、例えばボロン（Ｂ）を用いることができる。

電極間絶縁膜６２は積層される電極膜６０間を絶縁分離している。ここでは、電極膜６０が４層形成された構成を例示しているが、電極膜６０の層数は任意である。電極膜６０は、例えば、多くは８の倍数の膜数で形成されており、さらに上部に、例えば複数層のダミー層を有していても良い。電極間絶縁膜６２としては、例えばシリコン酸化膜を用いることができる。

最上層の電極膜６０（６０４）の上部（すなわち、積層構造体ＭＬの上部）には、層間絶縁膜１８を介して選択ゲート電極ＳＧが形成されている。選択ゲート電極ＳＧは、Ｘ方向（図２において、手前−奥方向）に延在する帯形状を有している。選択ゲート電極ＳＧにより構成されるトランジスタは、後述するメモリストリングＭＳの選択／非選択を制御するスイッチングトランジスタとして機能する。層間絶縁膜１８としては、例えばシリコン酸化膜を用いることができる。選択ゲート電極ＳＧとしては、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができる。

不揮発性半導体記憶装置１０は、層間絶縁膜１８、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ方向に貫通する半導体ピラーＳＰを有する。以下、図に示された個々の半導体ピラーを特定しない場合は半導体ピラーＳＰを用い、個々の半導体ピラーを特定する場合は半導体ピラーＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４を用いる。

ピラー絶縁膜２８及び半導体ピラーＳＰは、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ方向に貫通するホール中に、埋め込み形成されている。半導体ピラーＳＰは、例えば、Ｚ方向に延在する筒状形状（例えば円筒状）または、柱状形状（例えば円柱状）を有している。半導体ピラーＳＰは、トランジスタのチャネル部となる。半導体ピラーＳＰの中心部は中空でも良く、また、絶縁膜で埋設されていても良い。

ピラー絶縁膜２８としては、例えば、半導体ピラーＳＰのホール内壁面から内側に向かって、第１のシリコン酸化膜（ＳｉＯ_２）／シリコン窒化膜（ＳｉＮ）／第２のシリコン酸化膜（ＳｉＯ_２）の積層膜を用いることができる。第１のシリコン酸化膜はブロック膜として機能する。シリコン窒化膜はチャージ膜として機能する。第２のシリコン酸化膜は、トンネル膜として機能する。トランジスタのチャネル部となる半導体ピラーＳＰを構成する半導体膜としては、例えばアモルファスシリコンを用いることができる。ピラー絶縁膜２８は、メモリセルＭＣの記憶層４８として、またメモリセルトランジスタのゲート酸化膜として機能する。また、ピラー絶縁膜２８は、選択ゲート電極ＳＧの選択ゲート絶縁膜ＳＧＩとして機能する。なお、メモリセルトランジスタのゲート電極は、電極膜６０（ワード線ＷＬ）である。

以下、図に示された個々の接続部を特定しない場合は接続部ＳＣを用い、個々の接続部を特定する場合は接続部ＳＣ１、ＳＣ２を用いる。また、個々のメモリストリングを特定しない場合はメモリストリングＭＳを用い、個々のメモリストリングを特定する場合はメモリストリングＭＳ１、ＭＳ２を用いる。

半導体ピラーＳＰは、図中Ｙ方向右側から、ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４の順に配列している。半導体ピラーＳＰ１〜ＳＰ４は、積層構造体ＭＬをＺ方向に沿って貫通する。

隣接する半導体ピラーＳＰ１とＳＰ２は、下部において接続部ＳＣ１によって接続され、一つのメモリストリングＭＳ１を構成している。隣接する半導体ピラーＳＰ３とＳＰ４は、下部において接続部ＳＣ２によって接続され、一つのメモリストリングＭＳ２を構成している。接続部ＳＣ内部は半導体ピラーＳＰと同様の構造を有している。バックゲートＢＧに電圧を印加することにより接続部ＳＣ内部の半導体膜を導通状態とすることができる。

電極膜６０（６０１〜６０４）と半導体ピラーＳＰ（ＳＰ１〜ＳＰ４）とが交差する部分に、メモリセルトランジスタが形成されている。メモリセルトランジスタのチャネル部となる半導体ピラーＳＰと電極膜６０との間に記憶層４８を有する。記憶層４８としてはピラー絶縁膜２８と同じ膜を用いることができる。メモリセルトランジスタは３次元マトリクス状に配列されている。メモリセルトランジスタのそれぞれは、記憶層４８に電荷が蓄積することにより情報（データ）を記憶するメモリセルＭＣとして機能する。メモリセルＭＣのそれぞれにおいて、記憶層４８は、半導体ピラーＳＰと電極膜６０との間に印加される電界によって電荷を蓄積または放出し、電荷蓄積層（情報記憶部）として機能する。

選択ゲート電極ＳＧ上には層間絶縁膜２０が設けられている。層間絶縁膜２０の上には、ソース線ＳＬとコンタクト電極４２とが設けられている。ソース線ＳＬの周りには層間絶縁膜２２が設けられている。ソース線ＳＬは、Ｘ方向（図２において、手前−奥方向）に延在する帯状の形状を有している。

ソース線ＳＬの上に層間絶縁膜２４が設けられている。層間絶縁膜２４の上にはビット線ＢＬが設けられている。ビット線ＢＬは、例えば、Ｙ方向（図２において左右方向）に延在する帯状の形状を有している。層間絶縁膜２０、２２、２４としては、例えばシリコン酸化膜を用いることができる。

選択ゲート電極ＳＧと半導体ピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。選択ゲート絶縁膜ＳＧＩとしては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。選択ゲート絶縁膜ＳＧＩとしては、ピラー絶縁膜２８と同じ膜を用いることができる。

選択ゲート電極ＳＧと半導体ピラーＳＰとが交差する部分に選択ゲートトランジスタが形成される。選択ゲートトランジスタは、選択ゲート絶縁膜ＳＧＩをゲート酸化膜とし、半導体ピラーＳＰをチャネル部とするＭＯＳトランジスタとして機能する。また、選択ゲートトランジスタは、メモリストリングＭＳを選択するスイッチングトランジスタとして機能する。

半導体ピラーＳＰ２及びＳＰ３は、上部においてピラーコンタクト部４０を介してソース線ＳＬに接続している。ソース線ＳＬと最上層の電極膜６０４間の半導体ピラーＳＰ２及びＳＰ３の周りには、ソース側選択ゲート電極ＳＧ（ＳＧＳ）が配置されている。

半導体ピラーＳＰ１及びＳＰ４は、上部においてピラーコンタクト部４０及びコンタクト電極４２を介してビット線ＢＬに接続している。ビット線ＢＬと最上層の電極膜６０４間の半導体ピラーＳＰ１及びＳＰ４の周りには、ドレイン側選択ゲート電極ＳＧ（ＳＧＤ）が配置されている。

下部が接続部ＳＣ１によって連結されている半導体ピラーＳＰ１−ＳＰ２間には、半導体ピラーＳＰ１−ＳＰ２間の選択ゲート電極ＳＧ及び電極膜６０を、Ｙ方向（図２において左右方向）に分断する分断絶縁膜ＩＬＰ１が設けられている。下部が接続部ＳＣ２によって連結されている半導体ピラーＳＰ３−ＳＰ４間においては、半導体ピラーＳＰ３−ＳＰ４間の選択ゲート電極ＳＧ及び電極膜６０を、Ｙ方向（図２において左右方向）に分断する分断絶縁膜ＩＬＰ１が設けられている。

分断絶縁膜ＩＬＰ１は、ストッパ絶縁膜１６を貫通し、ストッパ絶縁膜１６下に位置するバックゲートＢＧ（ＢＧ２）表面にまで達している。分断絶縁膜ＩＬＰ１底部は、バックゲートＢＧ（ＢＧ２）上面に溝を形成するように設けられている。分断絶縁膜ＩＬＰ１底面の位置は、バックゲートＢＧ（ＢＧ２）上面位置よりも、図中Ｚ方向に低い位置に設定されている。

分断絶縁膜ＩＬＰ１は、Ｘ方向（図２において、手前−奥方向）に沿って延在して形成されている。選択ゲート電極ＳＧ及び電極膜６０４の分断絶縁膜ＩＬＰ１に接する（対向する）側面部に金属シリサイド層７２が形成されている。バックゲートＢＧ（ＢＧ２）の分断絶縁膜ＩＬＰ１に接する部分には、金属シリサイド層７２が形成されている。金属シリサイド層７２は分断絶縁膜ＩＬＰ１に沿って、図中Ｘ方向（図２において、手前−奥方向）に延在している。金属シリサイド層７２としては、例えば、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）等、様々な金属シリサイドを用いることができる。

上述のように、分断絶縁膜ＩＬＰ１に接する電極膜６０（６０１〜６０４）及び選択ゲート電極ＳＧの側面に形成された金属シリサイド層７２によって、選択ゲート電極ＳＧ、及び電極膜６０を低抵抗化することができる。

また、バックゲートＢＧ（ＢＧ２）上面の分断絶縁膜ＩＬＰ１に接する部分に、金属シリサイド層７２が形成されている。これにより、バックゲートＢＧを低抵抗化することができる。

隣接し、接続部ＳＣによって連結されていない半導体ピラーＳＰ２−ＳＰ３間においては、半導体ピラーＳＰ２−ＳＰ３間の選択ゲート電極ＳＧを、Ｙ方向（図２において左右方向）に分断する分断絶縁膜ＩＬＰ２が設けられている。分断絶縁膜ＩＬＰ２は、Ｘ方向（図２において、手前−奥方向）に沿って延在している。分断絶縁膜ＩＬＰ２は、選択ゲート電極ＳＧ−最上層の電極膜６０４間の電極間絶縁膜６２上面まで達するように設けられている。分断絶縁膜ＩＬＰ２は、隣接するメモリストリングＭＳ間の選択ゲート電極ＳＧをＹ方向（図２において左右方向）に分断している。

選択ゲート電極ＳＧには、分断絶縁膜ＩＬＰ２によって分断された箇所の側面部の分断絶縁膜ＩＬＰ２と接する（対向する）側面部分において、金属シリサイド層７２が形成されている。金属シリサイド層７２は分断絶縁膜ＩＬＰ２に沿って、図中Ｘ方向（図２において、手前−奥方向）に延在している。このため、選択ゲート電極ＳＧは、この部分でさらに抵抗が低減されている。

以上、説明したように、本実施形態によれば、電極膜６０（６０１〜６０４）及び選択ゲート電極ＳＧの側面部分に形成された金属シリサイド層７２によって、選択ゲート電極ＳＧ、及び電極膜６０の抵抗が低減される。これにより、不揮発性半導体記憶装置１０の駆動電圧を低くすることができ、不揮発性半導体記憶装置１０の動作を高速化することができる。

また、本実施形態によれば、バックゲートＢＧ２の上面部であって、分断絶縁膜ＩＬＰ１に接する部分に、金属シリサイド層７２が形成されている。これにより、バックゲートＢＧを低抵抗化することができ、ひいては、不揮発性半導体記憶装置１０の駆動電圧の低減し、高速動作を可能とすることができる。

（製造方法）
以下に、図２〜図１４を参照して、本実施形態に係る不揮発性半導体記憶装置１０の製造方法を説明する。図２〜図１４は、本実施形態に係る不揮発性半導体記憶装置１０の製造方法を示すための縦断面図であり、図１のＡＡ線部分の構成を工程順に示した模式的縦断面図の一例である。

まず、図３に示すように、半導体基板１２上に第１のバックゲートＢＧ１を形成する。半導体基板１２としては、例えば、シリコン基板を用いることができる。バックゲートＢＧ１は、例えばシリコン基板に不純物としてボロンを導入することにより形成することができる。

次に、リソグラフィ法及びＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法を用いて、バックゲートＢＧ１に溝１３を形成する。この溝１３は、平面視で長方形を有しており、後に接続部ＳＣとなる。

また、半導体基板１２としては、シリコン基板上に、例えば周辺回路を構成するトランジスタ等の素子を形成し、その上部を絶縁膜で覆って平坦化し、さらにその上部に例えばボロンが導入されたアモルファスシリコン膜を形成したものを用いても良い。この場合は、アモルファスシリコン膜がバックゲートＢＧ１となり、そこに溝１３が形成される。

次に、溝１３内に犠牲膜１４を埋設する。犠牲膜１４としては、例えば不純物が導入されていないノンドープシリコンを用いることができる。シリコンの成膜はＣＶＤ(Chemical Vapor Deposition)法を用いて行うことができ、例えばアモルファスシリコンを形成することができる。

次に、図４に示すように、バックゲートＢＧ１及び犠牲膜１４の上面に、第２のバックゲートＢＧ２を形成する。バックゲートＢＧ２としては、例えば、ボロンが導入されたアモルファスシリコン膜を用いることができる。アモルファスシリコンは、例えばＣＶＤ法によって形成することができる。

続いて、バックゲートＢＧ２上に、ストッパ絶縁膜１６を形成する。ストッパ絶縁膜１６としては、例えば、タンタルオキサイド（ＴａＯ）を用いることができる。タンタルオキサイドは、例えばスパッタリング法により形成することができる。

ストッパ絶縁膜１６としては、タンタルオキサイドに代えて、タングステンシリサイド（ＷＳｉ）、アルミナ（ＡｌＯ）、窒化アルミ（ＡｌＮ）、ハフニウムオキサイド（ＨｆＯ）、窒化ホウ素（ＢＮ）、チタンオキサイド（ＴｉＯ）等を用いることができる。ストッパ絶縁膜１６は、後の工程で、貫通ホール２６を形成する際のエッチングストッパとして機能する。

次に、図５に示すように、ストッパ絶縁膜１６上に、電極間絶縁膜６２と電極膜６０を繰り返し形成する。電極間絶縁膜６２としては、例えばシリコン酸化膜を用いることができる。シリコン酸化膜は、例えばＣＶＤ法により形成することができる。電極膜６０としては、アモルファスシリコンを用いることができる。アモルファスシリコンは例えばＣＶＤ法により成膜することができる。電極膜６０には例えば不純物が導入されて導電性が付与されている。不純物としては、例えばボロンを用いることができる。例えばＣＶＤによる成膜中にｉｎ-ｓｉｔｕでボロンを導入することで、不純物が導入されたアモルファスシリコンを形成することができる。

本実施形態では、電極膜６０を４層積層した例を示しており、ストッパ絶縁膜１６側から電極膜６０１、６０２、６０３、６０４が形成されている。なお、電極膜６０の積層数は上述のように任意であり、４層に限定されない。最上層の電極膜６０４上には層間絶縁膜１８が形成されている。層間絶縁膜１８としては、例えばシリコン酸化膜を用いることができる。シリコン酸化膜は、例えばＣＶＤ法を用いて形成することができる。

次に、図６に示すように、層間絶縁膜１８上面からバックゲートＢＧ２上面まで達する第１分断溝３０を形成する。第１分断溝３０の形成には、リソグラフィ法及びＲＩＥ法を用いることができる。第１分断溝３０は、犠牲膜１４が形成された領域のＹ方向（図において左右方向）中央部の上方に位置し、図中Ｘ方向（図において、手前−奥方向）に延伸している。

このＲＩＥ法によるエッチングにおいては、層間絶縁膜１８（例えばシリコン酸化膜）、電極膜６０（例えばアモルファスシリコン）及び電極間絶縁膜６２（例えばシリコン酸化膜）のエッチングレート差が小さい条件を用いることができる。また、このＲＩＥ法によるエッチングにおいては、ストッパ絶縁膜１６（例えばタンタルオキサイド）のエッチングレートに比較して、層間絶縁膜１８（例えばシリコン酸化膜）、電極膜６０（例えばアモルファスシリコン）及び電極間絶縁膜６２（例えばシリコン酸化膜）のエッチングレートが大きい条件を用いることができる。これにより、第１分断溝３０の形成はストッパ絶縁膜１６上においてストップする。

次に、バックゲートＢＧ２（例えばアモルファスシリコン）のエッチレートに比較して、ストッパ絶縁膜１６のエッチングレートが大きいエッチング条件に切り換えて、ストッパ絶縁膜１６をエッチングする。ストッパ絶縁膜１６のエッチングは、バックゲートＢＧ上面でストップする。この時、バックゲートＢＧ２表面にはオーバーエッチングにより、溝（掘れ）が形成されても良い。このエッチングにおいては、第１分断溝３０が、バックゲートＢＧ２を貫通せず、犠牲膜１４に達しないように加工する。

次に、図７に示すように、第１分断溝３０を犠牲膜３２で埋設する。犠牲膜３２としては、例えばシリコン窒化膜（ＳｉＮ）を用いることができる。シリコン窒化膜は、例えばＣＶＤ法により形成することができる。シリコン窒化膜は、第１分断溝３０内を埋設し、さらに層間絶縁膜１８上面を覆うように形成した後、ＣＭＰ法（Chemical Mechanical Polishing;化学機械研磨法）又は、ＲＩＥ法を用いたエッチバックが施される。これにより、層間絶縁膜１８上面に形成されたシリコン窒化膜が除去される。

次に、図８に示すように、電極膜６４、層間絶縁膜２０を形成する。電極膜６４としては、例えばアモルファスシリコンを用いることができる。アモルファスシリコンは例えばＣＶＤ法により成膜することができる。電極膜６４には例えば不純物が導入されて導電性が付与されている。不純物としては、例えばボロンを用いることができる。例えばＣＶＤによる成膜中にｉｎ-ｓｉｔｕでボロンを導入することで、不純物が導入されたアモルファスシリコンを形成することができる。電極膜６４は、後に選択ゲート電極ＳＧとなる膜である。層間絶縁膜２０としては、例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法を用いて成膜することができる。

次に、図９に示すように、層間絶縁膜２０表面から犠牲膜１４上面までを貫通する貫通ホール２６を形成する。貫通ホール２６は、犠牲膜３２の両脇に位置し、犠牲膜１４のＹ方向の両端上に接続するように形成される。貫通ホール２６は、リソグラフィ法及びＲＩＥ法を用いて形成することができる。このＲＩＥ法によるエッチングにおいては、層間絶縁膜２０、電極膜６４、層間絶縁膜１８、電極間絶縁膜６２、及び電極膜６０のエッチレート差が小さいエッチング条件を用いることができる。すなわち、シリコン酸化膜及びシリコン（アモルファスシリコン）のエッチングレート差が小さい条件を用いることができる。このエッチングにより、層間絶縁膜２０、電極膜６４、層間絶縁膜１８、電極間絶縁膜６２、電極膜６０の積層膜を一括してエッチング加工することができる。

また、このＲＩＥ法によるエッチングにおいては、ストッパ絶縁膜１６に対するエッチングレートが小さい条件を用いることができる。すなわち、ストッパ絶縁膜１６に対してエッチング選択比を有するエッチング条件を用いることができる。この条件を用いることにより、貫通ホール２６はストッパ絶縁膜１６表面でストップさせることができる。

次に、エッチング条件を、ストッパ絶縁膜１６（例えば、タンタルオキサイド）のエッチングレートに比較して、バックゲートＢＧ（アモルファスシリコン）のエッチングレートが低い条件に切替えてエッチングを施す。すなわち、バックゲートＢＧに対してエッチング選択比を有するエッチング条件に切替えて、エッチングを施す。これにより、ストッパ絶縁膜１６のエッチングが進行し、バックゲートＢＧ上でエッチングがストップする。

次に、バックゲートＢＧ（アモルファスシリコン）をエッチングするエッチング条件に切替えて、バックゲートＢＧの上部（すなわちバックゲートＢＧ２）の膜厚分をエッチングする時間を指定してエッチングを施す。これにより、貫通ホール２６下部のバックゲートＢＧ２がエッチングされ、犠牲膜１４上面が露出する。この時、犠牲膜１４上面に多少の溝（掘れ）が形成されていても良い。

次に、図１０に示すように犠牲膜１４をエッチング除去する。犠牲膜１４のエッチング除去には、例えばアルカリ系薬液による処理を用いることができる。これにより、犠牲膜１４を選択的に除去することができる。この工程により、隣接する貫通ホール２６が、犠牲膜１４を除去した後に出来た空洞１４２を介して接続された構造を形成することができる。

次に、図１１に示すように、貫通ホール２６及び空洞１４２内に、ピラー絶縁膜２８及び半導体ピラーＳＰを形成する。ピラー絶縁膜２８としては例えば、第１のシリコン酸化膜（ＳｉＯ_２）／シリコン窒化膜（ＳｉＮ）／第２のシリコン酸化膜（ＳｉＯ_２）の積層膜を用いることができる。第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜は例えばＣＶＤ法を用いて形成することができる。

半導体ピラーＳＰとしては、例えば半導体膜を用いることができ、半導体膜としては、例えば、アモルファスシリコンを用いることができる。アモルファスシリコンは、例えばＣＶＤ法を用いて形成することができる。これにより、貫通ホール２６及び空洞１４２内は、貫通ホール２６の側壁側から中心に向かって、第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜、アモルファスシリコンの順で形成された膜によって埋設される。犠牲膜１４が除去された空洞１４２に、ピラー絶縁膜２８及び半導体ピラーＳＰ形成において成膜されたアモルファスシリコンが埋設されることで接続部ＳＣが形成されている。貫通ホール２６及び空洞１４２の中心部は、空洞にとなっていても良いし、また、さらに追加形成した絶縁膜（例えばシリコン酸化膜）によって埋設されていても良い。

層間絶縁膜２０上部に形成されたピラー絶縁膜２８及び半導体ピラーＳＰは、ＲＩＥ法によるエッチングを用いてエッチバックすることにより除去することができる。ここで、半導体ピラーＳＰについて、図中Ｙ方向右側から順にＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４とする。また、半導体ピラーＳＰ１とＳＰ２を下部において接続する部分を接続部ＳＣ（ＳＣ１）とする。同様に、半導体ピラーＳＰ３とＳＰ４を下部において接続する部分を接続部ＳＣ（ＳＣ２）とする。

次に、図１２に示すように、第２分断溝３４及び第３分断溝３６を形成する。第２分断溝３４及び第３分断溝３６は、リソグラフィ法及びＲＩＥ法を用いて形成される。第２分断溝３４及び第３分断溝３６は、層間絶縁膜２０上面から、電極膜６４下の層間絶縁膜１８上面に達するように形成される。第２分断溝３４及び第３分断溝３６は、電極膜６４（選択ゲート電極ＳＧ）を貫通するように形成されている。

第２分断溝３４は、接続部ＳＣ１によって接続される半導体ピラーＳＰ１−ＳＰ２間、及び接続部ＳＣ２によって接続される半導体ピラーＳＰ３−ＳＰ４間の電極膜６４（選択ゲート電極ＳＧ）を分断するように形成される。第３分断溝３６は、接続部ＳＣによって接続されていない半導体ピラーＳＰ２−ＳＰ３間の電極膜６４（選択ゲート電極ＳＧ）を分断するように形成される。第２分断溝３４及び３６は、図中Ｘ方向（図において、手前−奥方向）に延在している。

次に、図１３に示すように、犠牲膜３２（例えばシリコン窒化膜）を除去する。犠牲膜３２は、例えばホットリン酸を用いて除去することができる。これにより、第１分断溝３０と第２分断溝３４は接続し、一続きの分断溝３５が形成される。この第１分断溝３０と第２分断溝３４によって形成された分断溝３５の底部にはバックゲートＢＧ（ＢＧ２）表面が露出している。

分断溝３５の内壁面には、電極膜６０及び電極膜６４の側面が露出している。第３分断溝３６の内壁面には電極膜６４の側面が露出している。第３分断溝３６下部は、層間絶縁膜１８表面に接している。

次に、図１４に示すように、電極膜６０（ワード線ＷＬ）及び電極膜６４（選択ゲート電極ＳＧ）の、分断溝３５及び第３分断溝３６の内壁に露出した部分に、金属シリサイド層７２を形成する。金属シリサイド層７２の形成は、以下の工程によって実施される。すなわち、先ず、分断溝３５、第３分断溝３６内に金属膜を形成する。金属膜としては、例えば、ニッケル（Ｎｉ）を形成することができる。ニッケルに代えて、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）を用いても良い。ニッケルは、例えばＣＶＤ法により形成することができる。ニッケルを成膜した後、アニールを施す。アニールは、例えば、温度３００〜６００℃、水素及び酸素の混合雰囲気で行うことができる。

このアニールによって、金属膜と電極膜６０（ワード線ＷＬ）、電極膜６４（選択ゲート電極ＳＧ）、及びバックゲートＢＧが接する箇所において、金属シリサイド層７２（本実施形態においては、ニッケルシリサイド）が形成される。すなわち、半導体ピラーＳＰ１−ＳＰ２間、及び半導体ピラーＳＰ３−ＳＰ４間で分断溝３５によって分断された電極膜６４（選択ゲート電極ＳＧ）及び電極膜６０（ワード線ＷＬ）の側面に金属シリサイド層７２が形成される。分断溝３５底部において、バックゲートＢＧ（ＢＧ２）上面に形成された溝部に面した箇所に金属シリサイド層７２が形成される。半導体ピラーＳＰ２−ＳＰ３間で第３分断溝３６により分断された電極膜６４（選択ゲート電極ＳＧ）の側面に金属シリサイド層７２が形成される。

次に、このアニール処理で未反応の金属膜（余剰金属）を除去する。余剰金属は、例えば硫酸過水溶液（硫酸と過酸化水素水との混合溶液）によって除去することができる。
次に、図２に示すように、第１分断溝３０と第２分断溝３４によって形成された分断溝３５内に分断絶縁膜ＩＬＰ１を、第３分断溝３６内に分断絶縁膜ＩＬＰ２を形成する。分断絶縁膜ＩＬＰ１、及びＩＬＰ２は、例えば絶縁膜により形成されている。絶縁膜としては、例えばシリコン酸化膜を用いることができ、例えばＣＶＤ法を用いて成膜することができる。分断絶縁膜ＩＬＰ１及びＩＰ２は、分断溝３５、第３分断溝３６内を絶縁膜で埋設し、層間絶縁膜２０上面に成膜された絶縁膜を、例えばＣＭＰ法（Chemical Mechanical Polishing;化学機械研磨法）を用いて研磨除去することにより形成することができる。このＣＭＰ法による研磨により、層間絶縁膜２０及び半導体ピラーＳＰの上部が僅かに研磨されても良い。

上述のように第１分断溝３０及び第２分断溝３４は連続して分断溝３５を構成しており、この内部に絶縁膜が埋設されて、分断絶縁膜ＩＬＰ１が形成される。また、第３分断溝３６の内部に絶縁膜が埋設されて分断絶縁膜ＩＬＰ２が形成される。

続いて、ピラーコンタクト部４０、層間絶縁膜２２、ソース線ＳＬ、層間絶縁膜２４、コンタクト電極４２及びビット線ＢＬを順次形成する。以上に説明した工程を経ることにより、本実施形態に係る不揮発性半導体記憶装置１０を形成することができる。

以上説明したように、本実施形態を用いれば、分断絶縁膜ＩＬＰ１及び分断絶縁膜ＩＬＰ２に接する電極膜６０（６０１〜６０４）の側面部及び選択ゲート電極ＳＧの側面部に形成された金属シリサイド層７２によって、選択ゲート電極ＳＧ、及び電極膜６０の抵抗が低減される。

また、本実施形態を用いれば、分断絶縁膜ＩＬＰ１底部に接するバックゲートＢＧ（ＢＧ２）表面に形成された金属シリサイド層７２によって、バックゲートＢＧの抵抗が低減される。
これにより、不揮発性半導体記憶装置１０の駆動電圧を低くすることができ、不揮発性半導体記憶装置１０の動作を高速化することができる。

（他の実施形態）
上記に説明した実施形態は、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、その他の不揮発性半導体記憶装置に適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１０は不揮発性半導体記憶装置、１２は半導体基板、１４は犠牲膜、１４２は空洞、１６はストッパ絶縁膜、１８、２０、２２、２４は層間絶縁膜、２６は貫通ホール、２８はピラー絶縁膜、３０は第１分断溝、３２は犠牲膜、３４は第２分断溝、３５は分断溝、３６は第３分断溝、４０はピラーコンタクト部、４２はコンタクト電極、６０は電極膜、ＢＧはバックゲート、ＳＧは選択ゲート電極、ＳＰは半導体ピラーである。

Claims

半導体基板と、
前記半導体基板上に形成された、複数の絶縁層と複数の導電層とが交互に積層された積層構造体と、
前記積層構造体上に形成された選択ゲート電極層と、
前記積層構造体と前記選択ゲート電極層を貫通する複数のホールと、
前記複数のホールのうち隣接する前記ホールを下部において接続する接続部と、
前記接続された前記ホール及び前記接続部に形成されたピラー絶縁膜及び半導体ピラーと、
前記接続部の上部と前記積層構造体の間に形成されたバックゲートと、
隣接し、接続された前記半導体ピラー間において前記積層構造体及び前記選択ゲート電極層を分断する分断溝と、を有し、
前記分断溝は底部において前記バックゲートに接し、
前記分断溝の底面の位置は前記バックゲートの上面より低い位置に配置され、
前記バックゲートの前記分断溝が接する部分に、金属シリサイドが形成されていることを特徴とする不揮発性半導体記憶装置。
前記分断溝の底部は、前記接続部の前記ピラー絶縁膜に接していないことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記導電層及び前記選択ゲート電極層の側面であって、前記分断溝に接する部分において、さらに金属シリサイドが形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
前記半導体ピラーと前記導電層との交点に形成された複数のメモリセルと、前記半導体ピラーと前記選択ゲート電極層との交点に形成された選択トランジスタを有するメモリストリングを複数有し、
前記メモリストリング間に、前記選択ゲート電極層を分断する第２の分断層を有しており、
前記選択ゲート電極層の側面であって、前記第２の分断溝に接する部分において、さらに金属シリサイドが形成されていることを特徴とする請求項１から３の何れか一項に記載の不揮発性半導体記憶装置。
前記金属シリサイドは、少なくとも、ニッケル、コバルト、チタン、タングステン、モリブデンの何れかを含むことを特徴とする請求項１から４の何れか一項に記載の不揮発性半導体記憶装置。