KR102602494B1 - 3차원 메모리 디바이스 및 방법 - Google Patents
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Abstract
일 실시예에서, 디바이스는: 한 쌍의 유전체 층; 상기 유전체 층 사이의 워드 라인 - 상기 유전체 층의 측벽은 상기 워드 라인의 측벽으로부터 리세싱됨 -; 상기 워드 라인의 상부 표면, 상기 워드 라인의 상기 측벽, 상기 워드 라인의 하부 표면 및 상기 유전체 층의 상기 측벽 상에 배치된 터널링 스트립; 상기 터널링 스트립 상의 반도체 스트립; 상기 반도체 스트립의 측벽과 접촉하는 비트 라인; 및 상기 반도체 스트립의 상기 측벽과 접촉하는 소스 라인을 포함한다.
Description
우선권 주장 및 상호 참조
본 출원은 2020년 5월 28일자 출원된 미국 가출원 제63/031,114호의 이익을 주장하며, 이 출원은 참조로 여기에 포함된다.
배경
반도체 메모리는 예를 들어, 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 장치를 포함한 전자 응용을 위한 집적 회로에 사용된다. 반도체 메모리에는 2가지 주요 범주를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(RAM)가 포함되며, 이는 2가지 하위 범주인 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)로 더 나눌 수 있다. SRAM과 DRAM은 모두 전원이 공급되지 않을 때 저장한 정보를 소실하기 때문에 휘발성이다.
반면, 비휘발성 메모리는 데이터를 저장할 수 있다. 비휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(FeRAM)이다. FeRAM의 장점은 빠른 쓰기/읽기 속도 및 작은 크기이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 랜덤 액세스 메모리의 블록도이다.
도 2a 및 도 2b는 메모리 어레이의 다양한 도면이다.
도 3-11d는 일부 실시예에 따른 메모리 어레이의 제조에서의 중간 단계의 다양한 도면이다.
도 14-17c는 일부 다른 실시예에 따른 메모리 어레이(52)의 제조의 여러 중간 단계의 다양한 도면이다.
도 18a-18c는 일부 다른 실시예에 따른 메모리 어레이의 다양한 도면이다.
도 19는 일부 실시예에 따른 반도체 디바이스의 단면도이다.
도 1은 랜덤 액세스 메모리의 블록도이다.
도 2a 및 도 2b는 메모리 어레이의 다양한 도면이다.
도 3-11d는 일부 실시예에 따른 메모리 어레이의 제조에서의 중간 단계의 다양한 도면이다.
도 14-17c는 일부 다른 실시예에 따른 메모리 어레이(52)의 제조의 여러 중간 단계의 다양한 도면이다.
도 18a-18c는 일부 다른 실시예에 따른 메모리 어레이의 다양한 도면이다.
도 19는 일부 실시예에 따른 반도체 디바이스의 단면도이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따르면, 3차원 메모리 어레이는 3차원 채널 영역을 갖는 박막 트랜지스터(TFT)로 형성된다. 이러한 채널 영역은 유전체 층 사이에 워드 라인을 형성하고, 유전체 층의 측벽을 워드 라인의 측벽으로부터 리세싱함으로써 형성될 수 있다. 이후, TFT용 필름 스택이 워드 라인의 측벽을 따라 그리고 리세스에 의해 노출된 워드 라인의 상부 및 하부 표면을 따라 부착된다. TFT용 필름 스택과 접촉되게 비트 및 소스 라인이 형성되어 TFT 형성이 완료된다. 3차원 채널 영역을 갖는 TFT를 형성하면 TFT의 성능이 향상될 수 있다.
도 1은 랜덤 액세스 메모리(50)의 블록도이다. 랜덤 액세스 메모리(50)는 메모리 어레이(52), 행(row) 디코더(54) 및 열(column) 디코더(56)를 포함한다. 메모리 어레이(52), 행 디코더(54) 및 열 디코더(56)는 각각 동일한 반도체 다이의 일부일 수 있거나, 다른 반도체 다이의 일부일 수 있다. 예를 들어, 메모리 어레이(52)는 제1 반도체 다이의 일부일 수 있는 반면, 행 디코더(54) 및 열 디코더(56)는 제2 반도체 다이의 일부일 수 있다.
메모리 어레이(52)는 메모리 셀(58), 워드 라인(62), 비트 라인(64B) 및 소스 라인(64S)을 포함한다. 메모리 셀(58)은 행과 열로 배열된다. 워드 라인(62), 비트 라인(64B) 및 소스 라인(64S)은 메모리 셀(58)에 전기적으로 연결된다. 워드 라인(62)은 메모리 셀(58)의 행을 따라 연장되는 도전 라인이다. 비트 라인(64B) 및 소스 라인(64S)은 메모리 셀(58)의 열을 따라 연장되는 도전 라인이다.
행 디코더(54)는 예를 들어, 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있다. 동작 중에, 행 디코더(54)는 행에 대한 워드 라인(62)을 활성화함으로써 메모리 어레이(52)의 행에서 원하는 메모리 셀(58)을 선택한다. 열 디코더(56)는 예를 들어, 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있고, 라이터(writer) 드라이버, 감지 증폭기, 이들의 조합 등을 포함할 수 있다. 동작 중에, 열 디코더(56)는 선택된 행의 메모리 어레이(52)의 열로부터 원하는 메모리 셀(58)을 선택하고, 비트 라인(64B) 및 소스 라인(64S)을 사용하여 선택된 메모리 셀(58)에 대해 데이터를 독출 또는 기록한다.
도 2a 및 도 2b는 메모리 어레이(52)의 다양한 도면이다. 도 2a는 메모리 어레이(52)의 회로도이다. 도 2b는 메모리 어레이(52)의 일부의 3차원 도면이고, 도 2a와 관련하여 설명된다. 메모리 어레이(52)의 각 메모리 셀(58)은 프로그래밍 가능한 TFT를 포함하는 플래시 메모리 셀이다.
도 2a 및 도 2b는 명확한 예시를 위해 후속 도면에서 참조하는 3개의 수직 방향(D1, D2 및 D3)을 예시한다. 제1 방향(D1)은 하부의 기판의 주 표면에 평행하다. 제2 방향(D2)은 제1 방향(D1)에 수직이고 하부의 기판의 주 표면에 평행하다. 제3 방향(D3)은 제1 방향(D1), 제2 방향(D2) 및 하부의 기판의 주 표면에 수직이다.
일부 실시예에서, 메모리 어레이(52)는 NOR 플래시 메모리 어레이와 같은 플래시 메모리 어레이이다. 일부 실시예에서, 메모리 어레이는 자기저항 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM) 등과 같은 다른 유형의 비휘발성 메모리이다. 각 메모리 셀(58)은 TFT(68)를 포함하는 플래시 메모리 셀이다. 각 TFT(68)의 게이트는 각각의 워드 라인(62)에 전기적으로 연결되고, 각 TFT(68)의 제1 소스/드레인 영역은 각각의 비트 라인(64B)에 전기적으로 연결되고, 각 TFT(68)의 제2 소스/드레인 영역은 각각의 소스 라인(64S)(각각 접지에 전기적으로 연결됨)에 전기적으로 연결된다. 메모리 어레이(52)의 동일한 행에 있는 메모리 셀(58)은 공통 워드 라인(62)을 공유하는 반면, 메모리 어레이(52)의 동일한 열에 있는 메모리 셀은 공통 비트 라인(64B) 및 공통 소스 라인(64S)을 공유한다.
메모리 어레이(52)는 유전체 층(72)) 사이에 워드 라인(62)이 각각 배치된 복수의 수평 배열된 도전 라인(예, 워드 라인(62))을 포함한다. 워드 라인(62)은 제1 방향(D1)으로 연장된다. 워드 라인(62)은 하부 워드 라인(62)이 상부 워드 라인(62)의 종단점보다 길어서 이를 지나 측면으로 연장되도록 계단 배열을 가질 수 있다. 예를 들어, 도 2b에서, 워드 라인(62)의 다수의 적층된 층은 최상부 워드 라인(62T)이 최단 라인이고 최하부 워드 라인(62B)이 최장 라인인 것으로 예시되어 있다. 워드 라인(62)의 각각의 길이는 하부의 기판 측으로 연장되는 방향으로 증가한다. 이러한 방식으로, 각각의 워드 라인(62)의 일부는 메모리 어레이(52) 상부로부터 접근할 수 있으며, 따라서 각각의 워드 라인(62)의 노출된 부분에 도전 접촉부가 형성될 수 있다.
비트 라인(64B) 및 소스 라인(64S)은 수직 배열된 도전 라인이다. 비트 라인(64B) 및 소스 라인(66S)은 제3 방향(D3)으로 연장된다. 분리 영역(74)이 비트 라인(64B)과 소스 라인(66S)의 인접 라인 사이에 배치되어 이들을 분리시킨다. 각 메모리 셀(58)의 경계는 교차하는 워드 라인(62)과 함께 비트 라인(64B)과 소스 라인(66S)의 쌍에 의해 형성된다. 분리 영역(76)이 인접한 TFT(68)(예, 인접한 쌍의 비트 라인(64B) 및 소스 라인(66S)) 사이에 배치되어 이들을 분리시킨다. 도 2a 및 도 2b는 소스 라인(66S)에 대한 비트 라인(64B)의 특정 배치를 예시하고 있지만, 비트 라인(64B) 및 소스 라인(66S)의 배치는 다른 실시예에서 전도될 수 있음을 알아야 한다.
메모리 어레이(52)는 반도체 스트립(82) 및 터널링 스트립(84)을 더 포함한다. 터널링 스트립(84)은 워드 라인(62)과 접촉한다. 반도체 스트립(82)은 터널링 스트립(84)과 - 비트 라인(64B), 소스 라인(64S) 및 분리 영역(74) - 사이에 배치된다.
반도체 스트립(82)은 메모리 셀(58)의 TFT(68)를 위한 채널 영역을 제공하며, 채널층으로도 지칭될 수 있다. 예를 들어, 적절한 전압(예, 상응하는 TFT(68)의 개별 임계 전압보다 높은 전압)이 대응하는 워드 라인(62)을 통해 인가될 때, 워드 라인(62)과 교차하는 반도체 스트립(82)의 부분은 비트 라인(64B)으로부터 대응하는 소스 라인(66S)으로(예, 제1 방향(D1)으로) 전류가 흐르게 할 수 있다. 도 2b에서, 각각의 반도체 스트립(82)은 각각의 대응하는 워드 라인(62)의 하나의 표면과 접촉하여 TFT(68)를 위한 평면형 채널 영역을 제공한다. 아래에서 더 상세히 논의되는 바와 같이, 다양한 실시예에 따라, 반도체 스트립(82)은 대응하는 워드 라인(62)의 다중 표면과 접촉하도록 형성되어 TFT(68)에 대한 3차원 채널 영역을 제공한다.
터널링 스트립(84)은 터널링 스트립(84) 양단에 적절한 전압차를 인가함으로써 2개의 다른 방향 중 하나의 방향으로 분극될 수 있으며, 데이터 저장층으로도 지칭될 수 있다. 터널링 스트립(84)의 특정 부분의 분극 방향에 따라, 대응하는 TFT(68)의 임계 전압이 변하여 디지털 값(예, 0 또는 1)이 저장될 수 있다. 예를 들어, 터널링 스트립(84)의 부분이 제1 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 낮은 임계 전압을 가질 수 있고, 터널링 스트립(84)의 부분이 제2 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 높은 임계 전압을 가질 수 있다. 2개의 임계 전압 사이의 차이는 임계 전압 시프트로 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(58)에 저장된 디지털 값의 판독을 다 용이하게 한다(예, 오류 발생 가능성이 적음). 일부 실시예에서, 터널링 스트립(84)은 하이-k 유전체 층으로 형성되고, 따라서, 메모리 어레이(52)는 또한 강유전체 랜덤 액세스 메모리(FeRAM) 어레이로 지칭될 수도 있다.
특정 메모리 셀(58)에 기록 동작을 수행하기 위해, 메모리 셀(58)에 대응하는 터널링 스트립(84)의 부분에 기록 전압이 인가된다. 기록 전압은 예를 들어, 메모리 셀(58)에 대응하는 워드 라인(62), 비트 라인(64B) 및 소스 라인(6S6)에 적절한 전압을 인가함으로써 인가될 수 있다. 터널링 스트립(84)의 부분에 걸쳐 기록 전압을 인가함으로써, 터널링 스트립(84)의 해당 부분의 분극 방향이 변경될 수 있다. 결국, 대응하는 TFT(68)의 대응하는 임계 전압은 낮은 임계 전압에서 높은 임계 전압으로(또는 그 반대로) 전환될 수 있고, 따라서 디지털 값이 메모리 셀(58)에 저장될 수 있다. 워드 라인(62) 및 비트 라인(64B)은 메모리 어레이(52)에서 교차하므로, 개별 메모리 셀(58)이 선택되어 그것에 기록될 수 있다.
특정 메모리 셀(58)에 대한 판독 동작을 수행하기 위해, 메모리 셀(58)에 대응하는 워드 라인(62)에 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 인가된다. 터널링 스트립(84)의 대응하는 부분의 분극 방향에 따라, 메모리 셀(58)의 TFT(68)는 턴-온되거나 턴-오프될 수 있다. 그 결과, 비트 라인(64B)은 소스 라인(66S)을 통해 방전(예, 접지)될 수도 있고 그렇지 않을 수도 있고, 따라서 메모리 셀(58)에 저장된 디지털 값이 결정될 수 있다. 워드 라인(62) 및 비트 라인(64B)은 메모리 어레이(52)에서 교차하기 때문에, 개별 메모리 셀(58)이 선택되고 그로부터 판독될 수 있다.
도 3-11d는 일부 실시예에 따라 메모리 어레이(52)의 제조에서의 중간 단계의 다양한 도면이다. 도 3, 4, 5, 6, 7a, 8a, 9a, 10 및 11a는 3차원 도면이다. 도 7b, 8b 및 9b는 각각 도 7a, 8a 및 9a의 B-B 기준 단면을 따라 도시된 단면도이다. 도 11b, 11c 및 11d는 각각 도 11a의 B-B, C-C 및 D-D 기준 단면을 따라 도시된 단면도이다. 메모리 어레이(52)의 일부가 예시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 설명의 명확성을 위해 예시되지 않는다.
도 3에서, 기판(102)이 제공된다. 기판(102)은 도핑되거나(예, p-형 또는 n-형 도펀트로) 도핑되지 않을 수 있는 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판 일 수 있다. 기판(102)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(Buried Oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(102)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(102)은 유전체 재료를 포함할 수 있다. 예를 들어, 기판(102)은 유전체 기판일 수 있거나, 반도체 기판 상에 유전체 층을 포함할 수 있다. 기판(102)에 허용되는 유전체 재료는 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 이들의 조합을 포함한다. 일부 실시예에서, 기판(102)은 실리콘 탄화물로 형성된다.
다층 스택(104)이 기판(102) 위에 형성된다. 다층 스택(104)은 교번하는 유전체 층(106) 및 희생층(108)을 포함한다. 유전체 층(106)은 제1 유전체 재료로 형성되고, 희생층(108)은 제2 유전체 재료로 형성된다. 유전체 재료는 각각 기판(102)의 후보 유전체 재료로부터 선택될 수 있다.
다층 스택(104)은 후속 처리에서 패턴화될 것이다. 이와 같이, 유전체 층(106) 및 희생층(108)의 유전체 재료는 모두 기판(102)의 재료의 에칭으로부터 높은 에칭 선택비를 가진다. 패턴화된 유전체 층(106)은 후속으로 형성되는 TFT를 분리하는 데 사용될 것이다. 패턴화된 희생층(108)은 더미층으로도 지칭될 수 있고, 후속 처리에서 TFT용 워드 라인으로 대체될 것이다. 이와 같이, 희생층(108)의 제2 유전체 재료는 또한 유전체 층(106)의 제1 유전체 재료의 에칭으로부터 높은 에칭 선택비를 가진다. 기판(102)이 실리콘 탄화물로 형성되는 실시예에서, 유전체 층(106)은 실리콘 산화물로 형성될 수 있고, 희생층(108)은 실리콘 질화물로 형성될 수 있다. 서로 허용 가능한 에칭 선택비를 가지는 유전체 재료들의 다른 조합도 역시 사용될 수 있다.
다층 스택(104)의 각 층은 화학적 기상 증착(CVD), 원자층 증착(ALD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 각 층의 두께는 약 40 nm 내지 약 50 nm의 범위일 수 있다. 일부 실시예에서, 유전체 층(106)은 희생층(108)과 상이한 두께로 형성된다. 예를 들어, 유전체 층(106)은 희생층(108)보다 더 두꺼운 두께로 형성될 수 있다. 예시된 실시예에서, 다층 스택(104)은 3개의 층의 유전체 층(106)과 2개의 층의 희생층(108)을 포함한다. 다층 스택(104)은 다른 수의 유전체 층(106) 및 희생층(108)을 포함할 수 있음을 알아야 한다. 다층 스택(104)은 약 1,000 nm 내지 약 10,000 nm 범위의 전체 높이를 가질 수 있다.
도 4에서, 다층 스택(104)에 트렌치(110)가 패턴화된다. 예시된 실시예에서, 트렌치(110)는 다층 스택(104)을 통해 연장되고, 기판(102)을 노출시킨다. 다른 실시예에서, 트렌치(110)는 다층 스택(104)의 모든 층이 아닌 일부 층을 통해 연장될 수 있다. 트렌치(110)는 허용 가능한 포토리소그래피 및 에칭 기술, 예를 들어, 다층 스택(104)에 대해 선택적인 에칭 공정(예, 기판(102)의 재료보다 빠른 속도로 유전체 층(106) 및 희생층(108)의 유전체 재료를 선택적으로 제거함)으로 패턴화될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 유전체 층(106)이 실리콘 산화물로 형성되고, 희생층(108)이 실리콘 질화물로 형성되는 실시예에서, 트렌치(110)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다. 패턴화 후, 다층 스택(104)의 각 부분은 트렌치(110)의 각각의 부분 사이에 배치된다. 다층 스택(104)의 각 부분은 제2 방향(D2)의 폭(W1)을 가지며, 이는 약 100 nm 내지 약 120 nm의 범위에 있을 수 있다. 또한, 다층 스택(104)의 각 부분은 약 75 nm 내지 약 85 nm의 범위에 있을 수 있는 제2 방향(D2)의 이격 거리(S1)만큼 이격된다.
도 5에서, 희생층(108)은 워드 라인(112)으로 대체된다. 워드 라인(112)은 각각 주요층을 포함하고, 접착층, 장벽층, 확산층 등과 같은 하나 이상의 추가의 층을 포함할 수 있다. 일부 실시예에서, 워드 라인(112)은 각각 주요층 및 하나 이상의 접착층을 포함한다. 예를 들어, 접착층은 주요층의 상부 및 하부 표면을 따라 연장될 수 있다. 접착층은 티타늄 질화물, 탄탈 질화물, 몰리브덴 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 금속 질화물과 같은 유전체 층(106)의 재료에 대해 우수한 접착성을 갖는 제1 도전 재료로 형성될 수 있다. 주요층은 텅스텐, 루테늄, 몰리브덴, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등의 금속과 같은 접착층의 재료에 대해 우수한 접착성을 갖는 제2 도전 재료로 형성될 수 있다. 워드 라인(112)의 재료(들)는 각각 화학적 기상 증착(CVD), 원자층 증착(ALD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
워드 라인(112)은 서로 다른 공정에서 형성된 다수의 도전 특징부를 포함할 수 있다. 예를 들어, 제1 도전 특징부(112A)가 희생층(108)의 일부 부분을 대체하도록 형성될 수 있고, 이어서 제2 도전 특징부(112B)가 희생층(108)의 나머지 부분을 대체하도록 형성될 수 있다. 이러한 실시예에서, 제2 서브 세트의 트렌치(110)가 마스킹되는 동안 제1 서브 세트의 트렌치(110)가 확장되도록 측면 에칭이 수행된다. 구체적으로, 트렌치(110)에 의해 노출된 희생층(108)의 측벽의 일부가 리세싱되어 측벽 리세스를 형성한다. 측벽 리세스는 희생층(108)의 재료에 대해 선택적인 것과 같은 허용 가능한 에칭 공정스에 의해 형성될 수 있다 (예, 유전체 층(106) 및 기판(102)의 재료(들)보다 빠른 속도로 희생층(108)의 재료를 선택적으로 제거함). 에칭은 등방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 유전체 층(106)이 실리콘 산화물로 형성되고, 희생층(108)이 실리콘 질화물로 형성되는 실시예에서, 트렌치(110)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 다른 실시예에서, 희생층(108)의 재료에 선택적인 건식 에칭이 적용될 수 있다. 이후 워드 라인(112)의 재료(들)가 측벽 리세스에 동형으로(conformally) 성막되어 제1 도전 특징부(112A)를 형성한다. 건식 에칭(예, 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등), 습식 에칭 등등 또는 이들의 조합과 같은 허용 가능한 에칭 공정을 수행하여 유전체 층(106)의 측벽 및 기판(102)의 상부 표면으로부터 워드 라인(112)의 과잉의 재료(들)를 제거할 수 있다. 에칭은 이방성일 수 있다. 이어서, 전술한 공정을 반복하여 제2 도전 특징부(112B)를 형성할 수 있다. 제1 도전 특징부(112A) 및 제2 도전 특징부(112B)는 집합적으로 메모리 어레이(52)의 워드 라인(112)으로 지칭된다.
유전체 층(106) 및 워드 라인(112)은 다른 방식으로 형성될 수 있음을 이해해야 한다. 예를 들어, 도 3의 다층 스택(104)을 형성하고 희생층(108)을 워드 라인(112)으로 대체하는 대신에, 유전체 층 및 전도층의 교번층의 스택이 형성될 수 있다. 다층 스택은 도전층의 나머지 부분으로부터 워드 라인(112)을 형성하기 위해 트렌치로 패턴화될 수 있다.
도 6에서, 트렌치(110)는 측벽 리세스(114)를 형성하도록 확장된다. 구체적으로, 트렌치(110)에 의해 노출된 유전체 층(106)의 측벽의 일부가 리세싱되어 측벽 리세스(114)를 형성한다. 유전체 층(106)의 측벽은 직선으로 예시되고 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽 리세스(114)는 유전체 층(106)의 재료에 대해 선택적인 것과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다(예, 워드 라인(112)과 기판(102)의 재료보다 더 빠른 속도로 유전체 층(106)의 재료를 선택적으로 제거한다). 에칭은 등방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 유전체 층(106)이 실리콘 산화물로 형성되고, 워드 라인(112)이 텅스텐으로 형성되는 실시예에서, 트렌치(110)는 희석 불산(dHF)을 사용하는 습식 에칭에 의해 확장될 수 있다. 다른 실시예에서, 트렌치(110)는 사불화 탄소(CF4)를 사용하는 건식 에칭에 의해 확장될 수 있다.
형성 후, 측벽 리세스(114)는 유전체 층(106)의 측벽 너머로 연장되는 깊이(D4)를 가진다. 측벽 리세스(114)가 제2 방향(D2)으로 원하는 깊이(D4)에 도달한 후 측벽 리세스(114)의 에칭을 중지하기 위해 시간 제한 에칭 공정이 적용될 수 있다. 예를 들어, 측벽 리세스(114)는 약 30 nm 내지 약 40 nm 범위의 깊이(D4)로 형성될 수 있다. 측벽 리세스(114)를 형성하는 것은 워드 라인(112)의 상부 및 하부 표면을 노출시킨다. 아래에서 더 상세히 논의되는 바와 같이, 하나 이상의 층이 채널 영역을 제공하고 후속으로 형성되는 TFT에 대한 데이터 저장부가 측벽 리세스(114)에 형성되어 해당 층이 워드 라인(112)의 상부 표면 및 하부 표면과 접촉할 수 있다. 측벽 리세스(114)가 형성된 후, 유전체 층(106)의 나머지 부분은 약 20 nm 내지 약 40 nm의 범위에 있을 수 있는 제2 방향(D2)의 폭(W2)을 가지며, 워드 라인(112)은 약 100 nm 내지 약 120 nm의 범위에 있을 수 있는 제2 방향(D2)의 폭(W3)을 가진다. 측벽 리세스(114)를 형성하는 것은 유전체 층(106)의 폭을 약 60% 내지 약 80%만큼 감소시킬 수 있다. 본 명세서에서 논의된 범위의 치수로 측벽 리세스(114)를 형성하면, TFT가 원하는 길이의 채널 영역을 갖도록 형성될 수 있다. 본 명세서에서 논의된 범위를 벗어난 치수로 측벽 리세스(114)를 형성하면, TFT가 원하는 길이의 채널 영역을 갖도록 형성될 수 없다.
도 7a 및 도 7b에서, TFT 필름 스택이 트렌치(110) 및 측벽 리세스(114)에 형성된다. 구체적으로, 각각의 트렌치(110)(및 그 대응하는 측벽 리세스(114))에 2개의 터널링 스트립(122), 2개의 반도체 스트립(124) 및 분리 영역(126)이 형성된다. 이 실시예에서, 트렌치(110)에 다른 층이 형성되지 않는다. 다른 실시예(아래에서 더 상세히 논의됨)에서, 추가의 층이 트렌치(110)에 형성된다.
터널링 스트립(122)은 디지털 값을 저장하기 위해 허용되는 재료로 형성된 데이터 저장 스트립이다. 일부 실시예에서, 터널링 스트립(122)은 하프늄 지르코늄 산화물(HfZrO); 지르코늄 산화물(ZrO); 란탄(La), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 등과 같은 하이-k 유전체 재료로 형성된다. 다른 실시예(아래에서 추가로 논의됨)에서, 터널링 스트립(122)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 로우-k 유전체 재료를 포함한다. 터널링 스트립(122)의 재료는 ALD, CVD, 물리적 기상 증착(PVD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 터널링 스트립(122)은 약 9 nm 내지 약 11 nm 범위의 두께를 가질 수 있다.
반도체 스트립(124)은 인듐 갈륨 아연 주석 산화물(IGZTO), 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnO), 폴리실리콘, 비정질 실리콘 등과 같은 TFT를 위한 채널 영역을 제공하기 위해 허용 가능한 재료로 형성된 채널 스트립이다. 이러한 반도체 스트립(124)의 재료는 ALD, CVD, PVD 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 반도체 스트립(124)은 약 9 nm 내지 약 11 nm 범위의 두께를 가질 수 있다.
분리 영역(126)은 하부의 반도체 스트립(124) 및 터널링 스트립(122)을 보호하고 전기적으로 분리하기 위한 허용 가능한 재료로 형성된다. 허용 가능한 유전체 재료는 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 이들의 조합을 포함한다. 분리 영역(126)의 재료는 ALD, CVD, 유동성 CVD(FCVD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 분리 영역(126)은 약 8 nm 내지 약 14 nm 범위의 두께를 가질 수 있다.
터널링 스트립(122), 반도체 스트립(124) 및 분리 영역(126)은 증착, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 터널링 층은 트렌치(110) 및 측벽 리세스(114)에 동형으로 성막된다. 구체적으로, 터널링 층은 워드 라인(112)의 측벽, 유전체 층(106)의 오목한 측벽 및 측벽 리세스(114)에 의해 노출된 워드 라인(112)의 상부 및 하부 표면을 따라 연장된다. 일부 실시예에서, 터널링 층은 ALD에 의해 성막된 HfZrO이다. 터널링 층은 트렌치(110)의 바닥에서 터널링 층의 일부를 제거하도록 선택적으로 이방성 에칭됨으로써 기판(102)을 노출시키고 수평으로 인접한 TFT의 터널링 스트립을 분리할 수 있다. 이후, 반도체 층이 터널링 층의 상부와 트렌치(110) 및 측벽 리세스(114) 내에 동형으로 성막된다. 일부 실시예에서, 반도체 층은 ALD에 의해 성막된 IGZTO이다. 이후, 트렌치(110)의 바닥에서 반도체 층의 일부가 제거되도록 반도체 층이 이방성 에칭됨으로써 기판(102)을 노출시키고 수평으로 인접한 TFT의 반도체 스트립을 분리할 수 있다. 이후, 유전체 층이 반도체 층 상부와 트렌치(110) 및 측벽 리세스(114)의 나머지 부분에 동형으로 성막된다. 일부 실시예에서, 유전체 층은 FCVD에 의해 성막된 실리콘 산화물과 같은 산화물이다. 이후, 최상부 유전체 층(106)/워드 라인(112) 위의 과잉의 재료를 제거하도록 여러 층에 제거 공정이 적용된다. 제거 공정은 화학적 기계적 연마(CMP), 에치백, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 트렌치(110)에 남아 있는 터널링 층, 반도체 층 및 유전체 층의 부분들은 각각 터널링 스트립(122), 반도체 스트립(124) 및 분리 영역(126)을 형성한다. 평탄화 공정은 평탄화 과정 후에 최상부 유전체 층(106)/워드 라인(112), 터널링 스트립(122), 반도체 스트립(124) 및 분리 영역(126)의 상부 표면이 동일 평면이 되도록(공정 변수 내에서) 최상부 유전체 층(106)/워드 라인(112))을 노출시킨다.
적어도 터널링 스트립(122) 및 반도체 스트립(124)은 측벽 리세스(114)에 여러 부분을 가진다. 분리 영역(126)도 역시 측벽 리세스(114)에 여러 부분을 가질 수 있다. 따라서, 터널링 스트립(122) 및 반도체 스트립(124)은 측벽 리세스(114)에 의해 노출된 워드 라인(112)의 상부 및 하부 표면을 따라 연장됨으로써 TFT를 위한 3차원 채널 영역(124C)(도 8b 참조)을 제공한다. 워드 라인(112)의 접촉 면적을 증가시킴으로써, TFT를 위한 채널 영역(124C)의 길이가 증가될 수 있고, 이에 따라 평면형 채널 영역을 갖는 TFT에 비해 TFT의 성능 및 효율이 향상될 수 있다. 예를 들어, 3차원 채널 영역은 평면형 채널 영역보다 낮은 게이트 전압으로 더 큰 전기장을 생성할 수 있다. 채널 영역에서 전기장을 증가시키는 것은 메모리 어레이(52)의 기록 속도를 향상시키는 것을 도울 수 있다.
도 8a 및 도 8b에서, 도전 라인(132)이 분리 영역(126)에 형성된다. 도전 라인(132)은 기판(102)과 접촉할 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 도전 라인(132)은 TFT를 위한 비트 라인과 소스 라인으로 분할될 열(column)이다. 비트 라인과 소스 라인은 TFT의 소스/드레인 영역으로도 가능한다. 이와 같이, 도전 라인(132)은 반도체 스트립(124)과 접촉되게 형성되므로, 비트 라인 및 소스 라인은 채널 영역(124C)에 인접하게 된다.
도전 라인(132)을 형성하기 위한 예로서, 도전 라인(132)을 위한 개구가 분리 영역(126)을 통해 형성된다. 개구는 분리 영역(126)에 대해 선택적인 에칭 공정으로 형성될 수 있다(예, 터널링 스트립(122) 및 반도체 스트립(124)의 재료보다 더 빠른 속도로 분리 영역(126)의 재료를 선택적으로 제거함). 예를 들어, 암모니아(NH3) 및 불화수소(HF) 가스를 사용하고 도전 라인(132)의 패턴을 갖는 에칭 마스크(134)를 사용하여 수행되는 건식 에칭에 의해 분리 영역(126)을 통해 개구가 형성될 수 있다. 에칭 마스크(134)는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화될 수 있는 포토레지스트, 하드 마스크, 스페이서, 이들의 조합 등을 포함할 수 있다. 확산 방지층, 접착층 등과 같은 라이너 및 주요층이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등과 같은 도전 재료로 형성될 수 있으며, 이들 재료는 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 성막 공정에 의해 성막될 수 있다. 일부 실시예에서, 라이너는 접착층을 포함할 수 있고, 접착층의 적어도 일부는 확산 장벽층을 형성하도록 처리될 수 있다. 주요층은 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등과 같은 도전 재료로 형성될 수 있으며, 이들 재료는 ALD, CVD, PVD 등에 의해 성막될 수 있다. 일부 실시예에서, 도전 라인(132)은 티타늄 질화물로 형성된 라이너 및 텅스텐으로 형성된 주요층을 포함한다. 이후, 분리 영역(126), 반도체 스트립(124), 터널링 스트립(122) 및 최상부 유전체 층(106)/워드 라인(112) 위의 도전 라인(132)의 과잉의 재료(들)을 제거하도록 여러 층에 제거 공정이 적용된다. 제거 공정은 화학적 기계적 연마(CMP), 에치백, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 나머지 재료(들)는 개구 내에 도전 라인(132)을 형성한다. 에칭 마스크(134)는 도전 라인(132)을 형성하기 위한 공정 중에 제거될 수 있거나(예, 에칭 공정, 제거 공정 등에 의해), 예컨대, 허용 가능한 애싱(ashing) 및/또는 에칭 공정(들)에 의해 도전 라인(132)이 형성된 후에 제거될 수 있다.
도전 라인(132)이 형성된 후, 측벽 리세스(114)(도 7a 참조) 외부의 분리 영역(126)의 일부는 대체되지만, 측벽 리세스(114)의 분리 영역(126)의 일부는 남겨진다. 따라서, 분리 영역(126)의 부분(126P)은 도전 라인(132)과 대응하는 반도체 스트립(124) 사이에 배치된다. 반도체 스트립(124)은 도전 라인(132)과 접촉하는 제1 부분(예, 측벽 리세스(114) 외부의 부분)을 가지며, 분리 영역(126)의 부분(126P)에 의해 도전 라인(132)으로부터 분리된 제2 부분(예, 측벽 리세스(114) 내에 있는 부분)을 가진다.
도 9a 및 도 9b에서, 분리 영역(142)은 반도체 스트립(124), 분리 영역(126) 및 도전 라인(132)을 통해 형성된다. 분리 영역(142)은 반도체 스트립(124)과 도전 라인(132)을 분할하여 TFT(68)(도 9b 참조)를 형성한다. 구체적으로, 도전 라인(132)은 비트 라인(144B) 및 소스 라인(144S)을 형성하도록 분할된다. 위에서 언급한 바와 같이, 비트 라인(144B) 및 소스 라인(144S)은 TFT(68)의 소스/드레인 영역으로 기능한다. 분리 영역(142)이 형성된 후, 각 TFT(68)는 터널링 스트립(122)의 일부, 반도체 스트립(124)의 일부, 비트 라인(144B) 및 소스 라인(144S)을 포함한다. 분리 영역(142)은 또한 워드 라인(112) 및 터널링 스트립(122)의 부분으로 연장되지만, 워드 라인(112) 또는 터널링 스트립(122)을 분할하지 않는다.
분리 영역(142)을 형성하기 위한 예로서, 분리 영역(142)을 위한 개구가 반도체 스트립(124), 분리 영역(126) 및 도전 라인(132)을 통해 형성된다. 개구는 또한 터널링 스트립(122)의 부분(예, 워드 라인(112)의 상부, 하부 및 측면을 따라 연장되는 부분) 및 워드 라인(112)의 부분(예, 터널링 스트립(122)의 제거된 부분 아래에 있는 부분)으로 연장된다. 각각의 개구는 도전 라인(132)을 비트 라인(144B) 및 소스 라인(144S)으로 분할하고, 또한 2개의 반도체 스트립(124)을 4개의 반도체 스트립(124)으로 분할한다. 개구는 메모리 셀(52)의 층의 전도성의 유전체 재료를 제거하도록 에칭 공정으로 형성될 수 있다. 예를 들어, 개구는 불소계 가스(예, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 형성될 수 있으며, 이 건식 에칭은 분리 영역(142)의 패턴을 갖는 에칭 마스크(148)를 사용하여 수행될 수 있다. 에칭 마스크(148)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있는 포토레지스트, 하드 마스크, 스페이서, 이들의 조합 등을 포함할 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 이후, 유전체 재료가 개구 내에 형성된다. 유전체 재료는 CVD, ALD 등에 의해 성막될 수 있는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 실리콘 탄화물과 같은 탄화물, 이들의 조합 등으로 형성될 수 있다. 일부 실시예에서, 분리 영역(142)은 실리콘 질화물로 형성된다. 이후, 비트 라인(144B), 소스 라인(144S), 분리 영역(142), 분리 영역(126), 반도체 스트립(124), 터널링 스트립(122) 및 최상부 유전체 층(106)/워드 라인(112) 위의 분리 영역(142)의 과잉의 유전체 재료를 제거하기 위해 여러 층에 제거 공정이 적용된다. 제거 공정은 화학적 기계적 연마(CMP), 에치백, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 나머지 유전체 재료는 개구에 분리 영역(142)을 형성한다. 에칭 마스크(148)는 분리 영역(142)을 형성하기 위한 공정 중에 제거될 수 있거나(예, 에칭 공정, 제거 공정 등에 의해), 허용 가능한 애싱 및 제거 공정(들)에 의해 분리 영역(142)이 형성된 후에 제거될 수 있다.
분리 영역(142)은 각각 제1 방향(D1)으로 폭(W4)을 가지며, 이는 약 38 nm 내지 약 41 nm 범위일 수 있다. 분리 영역(142)은 도전 라인(132)을 동일하거나 동일하지 않은 폭의 비트 라인(144B) 및 소스 라인(144S)으로 분할할 수 있다. 비트 라인(144B)은 각각 약 38 nm 내지 약 42 nm 범위에 있을 수 있는 제1 방향(D1)의 폭(W5)을 가지며, 소스 라인(144S)은 각각 약 38 nm 내지 약 42 nm 범위에있을 수 있는 제1 방향(D1)의 폭(W6)을 가진다. 폭(W4)은 폭(W6)보다 크거나 작거나 동일할 수 있다. 비트 라인(144B)과 소스 라인(144S) 사이의 분리 영역(126)의 부분은 제1 방향(D1)의 폭(W7)을 가질 수 있으며, 이는 약 90 nm 내지 약 110 nm 범위일 수 있다. 비트 라인(144B), 소스 라인(144S) 및 해당 비트 라인(144B)과 소스 라인(144S) 사이의 분리 영역(126)의 부분은 각각 제2 방향(D2)의 폭(W3)을 가지며, 이는 약 35 nm 내지 약 45 nm의 범위에 있을 수 있다.
도 10에서, 층 유전체(ILD)(152)가 비트 라인(144B), 소스 라인(144S), 분리 영역(142), 분리 영역(126), 반도체 스트립(124), 터널링 스트립(122) 및 최상부 유전체 층(106)/워드 라인(112) 위에 성막된다. ILD(152)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), FCVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 에칭 정지층이 ILD(152)와 - 비트 라인(144B), 소스 라인(144S), 분리 영역(142), 분리 영역(126), 반도체 스트립(124), 터널링 스트립(122) 및 최상부 유전체 층(106)/워드 라인(112) - 사이에 형성된다. 에칭 정지층은 ILD(152)의 에칭으로부터 높은 식각 선택비를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. 에칭 정지층은 CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
비트 라인 접촉부(154) 및 소스 라인 접촉부(156)가 ILD(152)를 통해 연장되도록 형성된다. 접촉 개구가 ILD(152)를 통해 형성된다. 접촉 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 이후, 확산 장벽층, 접착층 등과 같은 라이너 및 도전 재료가 접촉 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 라이너는 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 동형(conformal) 성막 공정에 의해 성막될 수 있다. 일부 실시예에서, 라이너는 접착층을 포함할 수 있고, 접착층의 적어도 일부는 확산 장벽층을 형성하도록 처리될 수 있다. 도전 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등일 수 있다. 도전 재료는 ALD, CVD, PVD 등에 의해 성막될 수 있다. ILD(152)의 상부 표면으로부터 과잉의 재료를 제거하기 위해 제거 공정이 수행될 수 있다. 제거 공정은 화학적 기계적 연마(CMP), 에치백, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 접촉 개구에 남아 있는 라이너 및 도전 재료는 비트 라인 접촉부(154) 및 소스 라인 접촉부(156)를 형성한다. 비트 라인 접촉부(154)는 비트 라인(144B)에 물리적 및 전기적으로 결합된다. 소스 라인 접촉부(156)는 소스 라인(144S)에 물리적 및 전기적으로 결합된다.
도 11a, 11b, 11c 및 11d에서, 상호 접속 구조체(160)가 중간 구조체 위에 형성된다. 상호 접속 구조체(160)는 예를 들어, 유전체 재료(164)(도 11a에 예시되지 않음, 도 11b, 11c 및 11d 참조)에 배선 패턴(162)을 포함할 수 있다. 유전체 재료(164)는 하나 이상의 로우-k(LK) 또는 엑스트라 로우-k(ELK) 유전체 재료층과 같은 하나 이상의 유전체 층을 포함할 수 있다. 배선 패턴(162)은 하나 이상의 유전체 층에 형성된 금속 상호 접속부(예, 도전 라인, 도전 비아 등)일 수 있다. 상호 접속 구조체(160)는 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정으로 형성될 수 있다. 상호 접속 구조체(160)의 배선 패턴(162)은 비트 라인(144B)(비트 라인 접촉부(154)를 통해) 및 소스 라인(144S)(소스 라인 접촉부(156)를 통해)에 전기적으로 연결되고, TFT(68)를 상호 접속하여 기능 메모리를 형성한다.
도 11c 및 도 11d에 예시된 바와 같이, 비트 라인(144B)과 소스 라인(144S)은 교번 패턴으로 형성된다. 비트 라인(144B) 및 소스 라인(144S)을 교번 패턴으로 형성하는 것은 워드 라인(112)이 활성화될 때 도 11c의 단면에서 인접한 비트 라인(144B)/소스 라인(144S)의 단락을 방지하는 데 도움이 된다.
도 12a, 12b 및 12c는 다양한 실시예에 따른 메모리 어레이(52)의 단면도이다. 도 12a, 12b 및 12c는 도 11a의 C-C 기준 단면을 따라 보여진다. 상이한 프로파일 형상의 워드 라인(112)이 예시된다. 워드 라인(112)의 프로파일 형상은 측벽 리세스(114)(도 6 참조)를 형성하기 위해 사용되는 에칭 공정 중에 유전체 층(106)의 재료와 워드 라인(112)의 재료 사이의 에칭 선택비에 의해 결정될 수 있다.
도 12a에서, 워드 라인(112)은 사각형의 프로파일 형상을 가진다. 각 워드 라인(112)의 측벽은 워드 라인(112)의 상부 및 하부 표면과 직각(θ1)을 형성한다. 워드 라인(112)은 유전체 층(106)과 워드 라인(112) 사이의 에칭 선택비가 높은 애칭 공정, 예컨대, 유전체 층(106)의 재료를 워드 라인(112)의 재료보다 약 5배 내지 약 8배 빠르게 선택적으로 제거하는 에칭 공정으로 유전체 층의 측벽을 리세싱하여 사변형 프로파일 형상으로 형성될 수 있다.
도 12b에서, 워드 라인(112)은 테이퍼진 프로파일 형상을 가진다. 각 워드 라인(112)의 측벽은 워드 라인(112)의 상부 및 하부 표면과 둔각(θ2)을 형성한다. 각도(θ2)는 90도 초과, 예컨대, 약 92도 내지 약 98도의 범위이다. 워드 라인(112)은 유전체 층(106)과 워드 라인(112) 사이의 에칭 선택비가 높은 애칭 공정, 예컨대, 유전체 층(106)의 재료를 워드 라인(112)의 재료보다 약 5배 내지 약 8배 빠르게 선택적으로 제거하는 에칭 공정으로 유전체 층의 측벽을 리세싱하여 테이퍼진 프로파일 형상으로 형성될 수 있다.
도 12c에서, 워드 라인(112)은 플레어 프로파일 형상을 가진다. 각 워드 라인(112)의 측벽은 워드 라인(112)의 상부 및 하부 표면과 예각(θ3)을 형성한다. 각도(θ3)는 90도 미만, 예컨대 약 85도 내지 약 89도의 범위이다. 워드 라인(112)은 유전체 층(106)과 워드 라인(112) 사이의 에칭 선택비가 높은 애칭 공정, 예컨대, 유전체 층(106)의 재료를 워드 라인(112)의 재료보다 약 5배 내지 약 8배 빠르게 선택적으로 제거하는 에칭 공정으로 유전체 층의 측벽을 리세싱하여 플레어 프로파일 형상으로 형성될 수 있다.
도 12a, 12b, 12c의 워드 라인(112)은 날카로운 코너 형상을 가진다. 날카로운 코너 형상은 약 1.2 nm 내지 약 1.5 nm 범위의 호 길이와 같이, 워드 라인(112) 두께의 약 3% 미만의 길이를 갖는 호에 의해 형성된 것이다. 워드 라인(112)의 코너 형상은 측벽 리세스(114)(도 6 참조)를 형성하는 데 사용되는 에칭 공정의 측면 에칭 속도에 의해 결정될 수 있다. 워드 라인(112)은 약 2 ㎛/분 내지 2.5 ㎛/분의 범위의 측면 에칭 속도를 갖는 에칭 공정으로 유전체 층(106)을 리세싱함으로써 날카로운 코너 형상으로 형성될 수 있다.
도 13a, 13b 및 13c는 다양한 실시예에 따른 메모리 어레이(52)의 단면도이다. 도 13a, 13b 및 13c는 도 11a의 C-C 기준 단면을 따라 보여진다. 도 13a, 13b 및 13c에 예시된 실시예는 워드 라인(112)이 둥근 코너 형상을 갖는 것을 제외하고 각각 도 12a, 12b 및 12c에 예시된 실시예와 유사하다. 둥근 코너 형상은 약 1.2 nm 내지 약 1.5 nm 범위의 호 길이와 같이, 워드 라인(112) 두께의 약 3%보다 큰 길이를 갖는 호에 의해 형성된 것이다. 워드 라인(112)은 약 2 ㎛/분 내지 2.5 ㎛/분의 범위의 측면 에칭 속도를 갖는 에칭 공정으로 유전체 층(106)을 리세싱함으로써 둥근 코너 형상으로 형성될 수 있다.
도 14-17c는 일부 다른 실시예에 따른, 메모리 어레이(52)의 제조에서의 중간 단계의 다양한 도면이다. 도 14, 15, 16a 및 17a는 3차원 도면이다 도 16b는 도 9b와 유사한 단면을 보여주는 단면도이다. 도 17b 및 도 17c는도 11b 및 도 11c와 유사한 단면을 보여주는 단면도이다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징은 설명의 명확성을 위해 표시되지 않는다. 이 실시예에서, 분리 스트립이 터널링 스트립(122)과 워드 라인(112) 사이에 형성되며, 이는 TFT의 기생 커패시턴스를 감소시키는 것을 도울 수 있다.
도 14에서는 도 6과 관련하여 설명한 것과 유사한 구조체가 형성되거나 얻어진다. 이후, 분리층(172)이 트렌치(110) 및 측벽 리세스(114)에 동형으로 성막된다. 구체적으로, 분리층(172)은 워드 라인(112)의 측벽, 유전체 층(106)의 리세싱된 측벽 및 측벽 리세스(114)에 의해 노출된 워드 라인(112)의 상부 및 하부 표면을 따라 연장된다. 분리층(172)은 유전체 재료로 형성될 수 있다. 유전체 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 실리콘 탄화물과 같은 탄화물, 이들의 조합 등으로 형성될 수 있으며, 이들 재료는 CVD, ALD 등에 의해 성막될 수 있다. 일부 실시예에서, 분리층(172)은 ALD에 의해 성막된 실리콘 산화물 또는 알루미늄 산화물이다. 분리층(172)은 약 9 nm 내지 약 10 nm 범위의 두께를 가질 수 있다.
도 15에서, 분리층(172)은 분리 스트립(174)을 형성하도록 패턴화된다. 분리층(172)은 분리층(172)에 대해 선택적인 에칭 공정(예, 분리층(172)의 재료를 유전체 층(106) 및 워드 라인(112)의 재료보다 빠른 속도로 선택적으로 제거함)으로 패턴화될 수 있다. 예를 들어, 암모니아(NH3) 및 불화수소(HF) 가스를 사용하고 분리 스트립(174)의 패턴을 갖는 에칭 마스크(176)를 사용하여 수행될 수 있는 건식 에칭에 의해 분리층(172)을 통해 개구가 형성될 수 있다. 에칭 마스크(176)는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화될 수 있는 포토레지스트, 하드 마스크, 스페이서, 이들의 조합 등을 포함할 수 있다. 에칭 마스크(176)는 분리 스트립(174)을 형성하기 위한 공정 중에 제거될 수 있거나(예, 에칭 공정에 의해), 예컨대, 허용 가능한 애싱 및/또는 에칭 공정(들)에 의해 분리 스트립(174)이 형성된 후에 제거될 수 있다.
도 16a 및 도 16b에서, 터널링 스트립(122), 반도체 스트립(124), 분리 영역(126), 분리 영역(142), 비트 라인(144B) 및 소스 라인(144S)은 도 7a-9b에 대해 설명된 것과 유사한 공정을 이용하여 형성된다. 형성 후, 터널링 스트립(122)은 워드 라인(112)의 일부 부분과 접촉하고, 분리 스트립(174)은 워드 라인(112)의 다른 부분과 접촉한다. 즉, 터널링 스트립(122)은 분리 스트립(174)과 워드 라인(112)의 일부에 형성된다. 비트 라인(144B) 및 소스 라인(144S)은 분리 스트립(174)에 바로 인접하게 형성된다. 즉, 각각의 분리 스트립(174)은 워드 라인(112)의 열과 각각 하나의 비트 라인(144B) 또는 소스 라인(144S) 사이에 배치된다. 분리 스트립(174)은 워드 라인(112)과 비트 라인(144B)/소스 라인(144S) 사이의 전기 절연도를 증가시켜, TFT(68)의 채널 영역(124C) 상의 기생 커패시턴스를 감소시킨다. TFT(68)의 기생 커패시턴스를 감소시키는 것은 메모리 어레이(52)의 판독 속도의 향상을 도울 수 있다.
도 17a 및 도 17b에서, 상호 접속 구조체(160)가 중간 구조체 위에 형성된다. 상호 접속 구조체(160)는 도 11a, 11b, 11c 및 11d에 대해 설명된 것과 유사한 공정을 이용하여 형성될 수 있다.
도 18a-18c는 일부 다른 실시예에 따른 메모리 어레이(52)의 다양한 도면이다. 도 18a는 도 9b와 유사한 단면을 보여주는 단면도이다. 도 18b 및 18c는 도 11b 및 11c와 유사한 단면을 보여주는 단면도이다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징은 설명의 명확성을 위해 표시되지 않는다. 이 실시예에서, 터널링 스트립(122)은 로우-k 유전체 재료를 포함한다. 구체적으로, 터널링 스트립(122)은 하이-k 강유전체 층 대신에 복수의 로우-k 유전체 층(122A, 122B, 122C)을 포함한다.
제1 유전체 층(122A)은 기판(102) 상에 유전체 층(106) 및 워드 라인(112)의 측벽과 접촉되게 형성된다. 제2 유전체 층(122B)은 제1 유전체 층(122A) 상에 형성된다. 제3 유전체 층(122C)은 제2 유전체 층(122B) 상에 형성된다. 일부 실시예에서, 제1 유전체 층(122A) 및 제3 유전체 층(122C)은 제1 유전체 재료(예, 실리콘 산화물과 같은 산화물)로 형성되고, 제2 유전체 층(122B)은 상이한 제2 유전체 재료(예, 실리콘 질화물과 같은 질화물)로 형성된다. 제1 유전체 층(122A), 제2 유전체 층(122B) 및 제3 유전체 층(122C)은 하이-k 터널링 스트립(122)에 대해 위에서 논의된 것과 유사한 방식으로 증착, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(122A, 122B, 122C)은 플로팅 게이트 트랜지스터를 위한 층이다. 예를 들어, 유전체 층(122A)은 차단층일 수 있고, 유전체 층(122B)은 트래핑 층일 수 있으며, 유전체 층(122C)은 터널링 층일 수 있다.
도 14-18c의 실시예는 사변형 프로파일 형상 및 날카로운 코너 형상(도 12a에 대해 설명된 것과 유사함)을 갖는 워드 라인(112)으로 예시된다. 도 14-18c의 실시예는 테이퍼형 프로파일 형상 또는 플레어 프로파일 형상을 갖는 워드 라인(112)으로 형성될 수 있고, 둥근 코너 형상을 갖는 워드 라인(112)으로 형성될 수 있음을 이해해야 한다.
도 3-18c와 관련하여 설명된 실시예에서, 메모리 어레이(52)는 유전체 기판과 같은 기판(102) 위에 형성된다. 일부 실시예에서, 메모리 어레이(52)는 디바이스 패키징을 통해 다른 디바이스(예, 로직 다이)와 통합되는 독립형 디바이스(예, 메모리 다이)의 일부로서 형성된다. 일부 실시예에서, 메모리 어레이(52)는 로직 다이와 같은 다른 디바이스에 매립된다. 이러한 실시예에서, 기판(102)은 생략될 수 있거나, 하부 유전체 층, 하부 반도체 기판 등과 같은 하부층일 수 있다.
도 19는 일부 실시예에 따른 반도체 디바이스(200)의 단면도이다. 도 19는 단순화된 도면이며, 명확한 예시를 위해 일부 특징부는 생략된다. 반도체 디바이스(200)는 로직 영역(200L) 및 메모리 영역(200M)을 포함한다. 메모리 영역(200M)에 메모리 디바이스(예, 플래시 메모리)가 형성되고, 로직 영역(200L)에 로직 디바이스(예, 논리 회로)가 형성된다. 예를 들어, 메모리 영역(200M)에 메모리 어레이(52)(도 1 참조)가 형성될 수 있고, 로직 영역(200L)에 행 디코더(54) 및 열 디코더(56)(도 1 참조)가 형성될 수 있다. 메모리 영역(200M)은 로직 영역(200L)의 엣지에 배치되거나 로직 영역(200L)은 메모리 영역(200M)을 둘러쌀 수 있다.
논리 영역(200L)과 메모리 영역(200M)은 동일한 반도체 기판(202) 위에 형성된다. 반도체 기판(202)은 도핑되거나 또는 도핑되지 않은 실리콘 또는 반도체-온-절연체(SOI) 기판의 활성층일 수 있다. 반도체 기판(202)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 재료를 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다.
디바이스(204)는 반도체 기판(202)의 활성 표면에 형성된다. 디바이스(204)는 능동 디바이스 또는 수동 디바이스일 수 있다. 예를 들어, 전기 부품은 임의의 적절한 형성 방법에 의해 형성된 트랜지스터, 다이오드, 커패시터, 저항 등일 수 있다. 디바이스(204)는 반도체 디바이스(200)의 메모리 디바이스 및 로직 디바이스를 형성하도록 상호 연결된다.
하나 이상의 층간 유전체(ILD) 층(들)(206)이 반도체 기판(202) 상에 형성되고, 접촉 플러그(208)와 같은 도전 특징부가 디바이스(204)에 전기적으로 연결되어 형성된다. ILD 층(들)(206)은 예를 들어, 실리콘 산화물, 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG) 등과 같은 산화물; 실리콘 질화물과 같은 질화물; 등과 같은 임의의 적절한 유전체 재료로 형성될 수 있다. ILD 층(들)은 스핀 코팅, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 성막 공정에 의해 형성될 수 있다. ILD 층(들)의 도전 특징부는 증착, 다마신(예, 단일 다마신, 이중 다마신 등) 등등 또는 이들의 조합과 같은 임의의 적절한 공정을 통해 형성될 수 있다.
상호 접속 구조체(210)가 반도체 기판(202) 위에 형성된다. 상호 접속 구조체(210)는 로직 영역(200L) 및 메모리 영역(200M) 각각에 집적 회로를 형성하도록 디바이스(204)를 상호 접속한다. 상호 접속 구조체(210)는 다중 배선층(M1-M5)을 포함한다. 5개의 배선층이 예시되어 있지만, 더 많거나 적은 배선층이 포함될 수 있다는 것을 이해해야 한다. 배선층(M1-M5) 각각은 유전체 층에 배선 패턴을 포함한다. 배선 패턴은 반도체 기판(202)의 디바이스(204)에 연결되고, 각각 하나 이상의 금속간 유전체(IMD) 층에 형성된 금속 라인(L1-L5) 및 금속 비아(V1-V5)를 포함한다. 상호 접속 구조체(210)는 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정에 의해 형성될 수 있다. 일부 실시예에서, 접촉 플러그(208)는 또한 금속 비아(V1)의 최저층의 일부와 같은 배선 패턴의 일부이다.
이 실시예에서, 메모리 어레이(52)는 상호 접속 구조체(210)에 형성된다. 메모리 어레이(52)는 배선층(M1-M5) 중 임의의 층에 형성될 수 있고 중간 배선층(M4)에 형성된 것으로 예시되지만, 하부 배선층(M1-M3) 또는 상부 배선층(M5)에 형성될 수 있다. 메모리 어레이(52)는 디바이스(204)에 전기적으로 연결된다. 이 실시예에서, 메모리 어레이(52) 위의 배선층(예, 배선층(M5))은 비트 라인(144B) 및 소스 라인(144S)에 대한 상호 접속부를 포함한다. 다른 실시예에서, 메모리 어레이(52) 아래의 배선층(예, 배선층(M3))은 비트 라인(144B) 및 소스 라인(144S)에 대한 상호 접속부를 포함한다.
일부 실시예에서, 상호 접속 구조체(210)는 먼저 메모리 어레이(52) 아래에 층, 예를 들어 배선층(M1-M3)을 형성함으로써 형성될 수 있다. 이후, 메모리 어레이(52)는 배선층(M3) 상에 형성될 수 있고, 기판(102)은 배선층(M3)의 IMD 상의 에칭 정지층이다. 메모리 어레이(52)의 형성 후, 예컨대, 배선층(M4)을 위한 IMD를 성막 및 평탄화 한 다음, 금속 라인(M4) 및 금속 비아(M4)를 형성하는 것에 의해 배선층(M4)의 나머지가 형성될 수 있다. 메모리 어레이(52) 위의 층(존재한다면), 예컨대, 배선층(M5)이 형성될 수 있다.
실시예는 여러 가지 장점을 얻을 수 있다. 각각의 워드 라인(112)은 TFT(68)용 필름 스택을 형성하기 전에 유전체 층(106)을 측방향으로 리세싱함으로써 핀형 구조체로 형성될 수 있다. 핀형 구조체를 갖는 워드 라인(112)은 3차원 채널 영역(124C)을 가진다. 3차원 채널 영역을 갖는 TFT(68)를 형성하면 TFT(68)의 성능이 향상될 수 있다. 예를 들어, 3차원 채널 영역은 평면형 채널 영역보다 낮은 게이트 전압으로 더 큰 전기장을 생성할 수 있다. 따라서, 고성능 메모리(예, 인공 지능, 고성능 컴퓨팅 등)를 요구하는 응용 분야에 적절한 플래시 메모리 어레이가 형성될 수 있다. 또한, 3차원 채널 영역을 갖는 메모리 어레이를 형성하면 채널 영역이 충분한 성능을 유지하면서 메모리 어레이 내의 디바이스(예, TFT)의 평균 크기가 감소될 수 있다. 따라서, 플래시 메모리의 밀도가 향상될 수 있다.
일 실시예에서, 방법은: 한 쌍의 유전체 층 사이에 워드 라인을 형성하는 단계; 상기 워드 라인의 상부 표면 및 하부 표면을 노출시키도록 상기 워드 라인의 측벽으로부터 상기 유전체 층의 측벽을 리세싱하는 단계; 상기 유전체 층의 측벽과 상기 워드 라인의 상부 표면, 하부 표면 및 측벽 상에 터널링 스트립을 형성하는 단계; 상기 터널링 스트립 상에 반도체 스트립을 형성하는 단계; 및 상기 반도체 스트립과 접촉하는 비트 라인 및 소스 라인을 형성하는 단계를 포함한다.
일부 실시예에서, 방법은: 상기 유전체 층을 포함하는 다층 스택에 트렌치를 형성하는 단계 - 상기 유전체 층의 측벽을 리세싱하는 것에 의해 상기 트렌치가 확장되어 측벽 리세스를 형성하며, 상기 터널링 스트립과 상기 반도체 스트립은 각각 상기 측벽 리세스 내로 연장됨 -; 및 상기 트렌치 및 상기 측벽 리세스에 제1 분리 영역을 성막하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 비트 라인 및 상기 소스 라인을 형성하는 단계는: 상기 측벽 리세스 외부의 상기 제1 분리 영역의 제1 부분을 도전 라인으로 대체하는 단계 - 상기 제1 분리 영역의 제2 부분은 상기 측벽 리세스 내에 잔류함 -; 및 상기 도전 라인을 상기 비트 라인 및 상기 소스 라인으로 분할하는 제2 분리 영역을 형성하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 다층 스택은 상기 유전체 층 사이에 희생층을 더 포함하고, 상기 워드 라인을 형성하는 단계는: 상기 희생층을 상기 워드 라인으로 대체하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 유전체 층의 측벽을 리세싱하는 단계는 상기 유전체 층을 에칭 공정으로 에칭하는 단계를 포함하고, 상기 에칭 공정은 상기 워드 라인의 도전 재료보다 더 빠른 속도로 상기 유전체 층의 유전체 재료를 제거하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 에칭 공정은 상기 유전체 층의 폭을 60% 내지 80%만큼 감소시킨다. 방법의 일부 실시예에서, 상기 에칭 공정은 희석 불산으로 수행되어 측벽 리세스를 형성하는 습식 에칭을 포함하며, 상기 측벽 리세스는 각각 30 nm 내지 40 nm 범위의 깊이를 가진다. 방법의 일부 실시예에서, 상기 터널링 스트립은 상기 유전체 층의 상기 측벽 및 상기 워드 라인의 상부 표면, 하부 표면 및 측벽과 접촉한다. 일부 실시예에서, 방법은 상기 유전체 층의 상기 측벽 및 상기 워드 라인의 상기 상부 표면, 상기 하부 표면 및 상기 측벽과 접촉하는 분리 스트립 - 상기 분리 스트립은 상기 터널링 스트립과 상기 워드 라인 사이에 배치됨 - 을 형성하는 단계를 더 포함한다.
일 실시예에서, 디바이스는: 한 쌍의 유전체 층; 상기 유전체 층 사이의 워드 라인 - 상기 유전체 층의 측벽은 상기 워드 라인의 측벽으로부터 리세싱됨 -; 상기 워드 라인의 상부 표면, 상기 워드 라인의 상기 측벽, 상기 워드 라인의 하부 표면 및 상기 유전체 층의 상기 측벽 상에 배치된 터널링 스트립; 상기 터널링 스트립 상의 반도체 스트립; 상기 반도체 스트립의 측벽과 접촉하는 비트 라인; 및 상기 반도체 스트립의 상기 측벽과 접촉하는 소스 라인을 포함한다.
일부 실시예에서, 디바이스는: 상기 반도체 스트립 상의 분리 영역을 더 포함하고, 상기 비트 라인과 상기 소스 라인은 각각 상기 분리 영역을 통해 연장되고, 상기 분리 영역의 제1 부분은 상기 반도체 스트립과 - 상기 비트 라인과 상기 소스 라인 각각 - 사이에 배치된다. 디바이스의 일부 실시예에서, 상기 워드 라인의 상기 측벽은 상기 워드 라인의 상기 상부 표면 및 상기 하부 표면 각각과 예각을 형성한다. 디바이스의 일부 실시예에서, 상기 워드 라인의 상기 측벽은 상기 워드 라인의 상기 상부 표면 및 상기 하부 표면 각각과 둔각을 형성한다. 디바이스의 일부 실시예에서, 상기 워드 라인의 상기 측벽은 상기 워드 라인의 상기 상부 표면 및 상기 하부 표면 각각과 직각을 형성한다. 디바이스의 일부 실시예에서, 상기 워드 라인은 날카로운 코너 형상을 가진다. 디바이스의 일부 실시예에서, 상기 워드 라인은 둥근 코너 형상을 가진다.
일 실시예에서, 디바이스는: 제1 워드 라인; 상기 제1 워드 라인 상의 유전체 층; 상기 유전체 층 상의 제2 워드 라인; 상기 제1 워드 라인의 측벽을 따른 제1 부분, 상기 유전체 층의 측벽을 따른 제2 부분 및 상기 제2 워드 라인의 측벽을 따른 제3 부분을 가지는 반도체 스트립; 상기 반도체 스트립의 상기 제1 부분 및 상기 제3 부분과 접촉하는 비트 라인; 및 상기 비트 라인과 상기 반도체 스트립의 상기 제2 부분 사이의 분리 영역을 포함한다.
일부 실시예에서, 디바이스는 상기 반도체 스트립과 - 상기 제1 워드 라인 및 상기 제2 워드 라인 각각 - 사이에 터널링 스트립을 더 포함하고, 상기 터널링 스트립은 하이-k 강유전체 재료를 포함한다. 일부 실시예에서, 디바이스는 상기 반도체 스트립과 - 상기 제1 워드 라인 및 상기 제2 워드 라인 각각 - 사이에 터널링 스트립을 더 포함하고, 상기 터널링 스트립은 로우-k 유전체 재료를 포함한다. 일부 실시예에서, 디바이스는: 상기 비트 라인과 - 상기 제1 워드 라인 및 상기 제2 워드 라인 각각 - 사이의 분리 스트립; 및 상기 분리 스트립과 상기 반도체 스트립 사이의 터널링 스트립을 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
방법으로서,
한 쌍의 유전체 층 사이에 워드 라인을 형성하는 단계;
상기 워드 라인의 상부 표면 및 하부 표면을 노출시키도록 상기 워드 라인의 측벽으로부터 상기 유전체 층의 측벽을 리세싱(recessing)하는 단계;
상기 유전체 층의 측벽 상에 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽 상에 터널링 스트립을 형성하는 단계;
상기 터널링 스트립 상에 반도체 스트립을 형성하는 단계; 및
상기 반도체 스트립과 접촉하는 비트 라인 및 소스 라인을 형성하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 유전체 층을 포함하는 다층 스택에 트렌치를 형성하는 단계 - 상기 유전체 층의 측벽을 리세싱하는 단계는 상기 트렌치를 확장하여 측벽 리세스를 형성하며, 상기 터널링 스트립과 상기 반도체 스트립은 각각 상기 측벽 리세스 내로 연장됨 -; 및
상기 트렌치 및 상기 측벽 리세스 내에 제1 분리 영역(isolation region)을 성막하는 단계
를 더 포함하는, 방법.
[실시예 3]
실시예 2에 있어서,
상기 비트 라인 및 소스 라인을 형성하는 단계는,
상기 측벽 리세스 외부의 상기 제1 분리 영역의 제1 부분을 도전 라인으로 대체하는 단계 - 상기 제1 분리 영역의 제2 부분은 상기 측벽 리세스 내에 잔류함 -; 및
상기 도전 라인을 상기 비트 라인 및 상기 소스 라인으로 분할하는 제2 분리 영역을 형성하는 단계
를 포함하는 것인, 방법.
[실시예 4]
실시예 2에 있어서,
상기 다층 스택은 상기 유전체 층 사이에 희생층을 더 포함하고, 상기 워드 라인을 형성하는 단계는 상기 희생층을 상기 워드 라인으로 대체하는 단계를 포함하는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
상기 유전체 층의 측벽을 리세싱하는 단계는 상기 유전체 층을 에칭 공정으로 에칭하는 단계를 포함하고, 상기 에칭 공정은 상기 워드 라인의 도전 재료보다 더 빠른 속도로 상기 유전체 층의 유전체 재료를 제거하는 것인, 방법.
[실시예 6]
실시예 5에 있어서,
상기 에칭 공정은 상기 유전체 층의 폭을 60% 내지 80%만큼 감소시키는 것인, 방법.
[실시예 7]
실시예 5에 있어서,
상기 에칭 공정은 희석 불산으로 수행되어 측벽 리세스를 형성하는 습식 에칭을 포함하며, 상기 측벽 리세스는 각각 30 nm 내지 40 nm 범위의 깊이를 가지는 것인, 방법.
[실시예 8]
실시예 1에 있어서,
상기 터널링 스트립은 상기 유전체 층의 측벽과 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽과 접촉하는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 유전체 층의 측벽과 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽과 접촉하는 분리 스트립 - 상기 분리 스트립은 상기 터널링 스트립과 상기 워드 라인 사이에 배치됨 - 을 형성하는 단계
를 더 포함하는, 방법.
[실시예 10]
디바이스로서,
한 쌍의 유전체 층;
상기 유전체 층 사이의 워드 라인 - 상기 유전체 층의 측벽은 상기 워드 라인의 측벽으로부터 리세싱됨 -;
상기 워드 라인의 상부 표면, 상기 워드 라인의 측벽, 상기 워드 라인의 하부 표면, 및 상기 유전체 층의 측벽 상의 터널링 스트립;
상기 터널링 스트립 상의 반도체 스트립;
상기 반도체 스트립의 측벽과 접촉하는 비트 라인; 및
상기 반도체 스트립의 측벽과 접촉하는 소스 라인
을 포함하는, 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 반도체 스트립 상의 분리 영역을 더 포함하고, 상기 비트 라인과 상기 소스 라인은 각각 상기 분리 영역을 통해 연장되고, 상기 분리 영역의 제1 부분은 상기 반도체 스트립과 상기 비트 라인과의 사이에 그리고 상기 반도체 스트립과 상기 소스 라인과의 사이에 배치되는 것인, 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 워드 라인의 측벽은 상기 워드 라인의 상부 표면 및 하부 표면과 각각 예각을 형성하는 것인, 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 워드 라인의 측벽은 상기 워드 라인의 상부 표면 및 하부 표면과 각각 둔각을 형성하는 것인, 디바이스.
[실시예 14]
실시예 10에 있어서,
상기 워드 라인의 측벽은 상기 워드 라인의 상부 표면 및 하부 표면과 각각 직각을 형성하는 것인, 디바이스.
[실시예 15]
실시예 10에 있어서,
상기 워드 라인은 날카로운 코너 형상을 가지는 것인, 디바이스.
[실시예 16]
실시예 10에 있어서,
상기 워드 라인은 둥근 코너 형상을 가지는 것인, 디바이스.
[실시예 17]
디바이스로서,
제1 워드 라인;
상기 제1 워드 라인 상의 유전체 층;
상기 유전체 층 상의 제2 워드 라인;
상기 제1 워드 라인의 측벽을 따른 제1 부분, 상기 유전체 층의 측벽을 따른 제2 부분, 및 상기 제2 워드 라인의 측벽을 따른 제3 부분을 가지는 반도체 스트립;
상기 반도체 스트립의 상기 제1 부분 및 상기 제3 부분과 접촉하는 비트 라인; 및
상기 비트 라인과 상기 반도체 스트립의 상기 제2 부분 사이의 분리 영역
을 포함하는, 디바이스.
[실시예 18]
실시예 17에 있어서,
상기 반도체 스트립과 상기 제1 워드 라인과의 사이에 그리고 상기 반도체 스트립과 상기 제2 워드 라인과의 사이에 있으며 하이-k 강유전체 재료를 포함하는 터널링 스트립을 더 포함하는, 디바이스.
[실시예 19]
실시예 17에 있어서,
상기 반도체 스트립과 상기 제1 워드 라인과의 사이에 그리고 상기 반도체 스트립과 상기 제2 워드 라인과의 사이에 있으며 로우-k 유전체 재료를 포함하는 터널링 스트립을 더 포함하는, 디바이스.
[실시예 20]
실시예 17에 있어서,
상기 비트 라인과 상기 제1 워드 라인과의 사이에 그리고 상기 비트 라인과 상기 제2 워드 라인과의 사이에 있는 분리 스트립; 및
상기 분리 스트립과 상기 반도체 스트립과의 사이의 터널링 스트립
을 더 포함하는, 디바이스.
Claims (10)
- 방법으로서,
한 쌍의 유전체 층 사이에 워드 라인을 형성하는 단계;
상기 워드 라인의 상부 표면 및 하부 표면을 노출시키도록 상기 워드 라인의 측벽으로부터 상기 유전체 층의 측벽을 리세싱(recessing)하는 단계;
상기 유전체 층의 측벽 상에 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽 상에 터널링 스트립을 형성하는 단계;
상기 터널링 스트립 상에 반도체 스트립을 형성하는 단계; 및
상기 반도체 스트립과 접촉하는 비트 라인 및 소스 라인을 형성하는 단계
를 포함하고,
상기 워드 라인은 상기 비트 라인 및 상기 소스 라인과 교차하는 것인, 방법. - 방법으로서,
한 쌍의 유전체 층 사이에 워드 라인을 형성하는 단계;
상기 워드 라인의 상부 표면 및 하부 표면을 노출시키도록 상기 워드 라인의 측벽으로부터 상기 유전체 층의 측벽을 리세싱(recessing)하는 단계;
상기 유전체 층의 측벽 상에 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽 상에 터널링 스트립을 형성하는 단계;
상기 터널링 스트립 상에 반도체 스트립을 형성하는 단계;
상기 반도체 스트립과 접촉하는 비트 라인 및 소스 라인을 형성하는 단계;
상기 유전체 층을 포함하는 다층 스택 내에 트렌치를 형성하는 단계 - 상기 유전체 층의 측벽을 리세싱하는 단계는 상기 트렌치를 확장하여 측벽 리세스를 형성하며, 상기 터널링 스트립과 상기 반도체 스트립은 각각 상기 측벽 리세스 내로 연장됨 -; 및
상기 트렌치 및 상기 측벽 리세스 내에 제1 분리 영역(isolation region)을 성막하는 단계
를 포함하는, 방법. - 제2항에 있어서,
상기 비트 라인 및 소스 라인을 형성하는 단계는,
상기 측벽 리세스 외부의 상기 제1 분리 영역의 제1 부분을 도전 라인으로 대체하는 단계 - 상기 제1 분리 영역의 제2 부분은 상기 측벽 리세스 내에 잔류함 -; 및
상기 도전 라인을 상기 비트 라인 및 상기 소스 라인으로 분할하는 제2 분리 영역을 형성하는 단계
를 포함하는 것인, 방법. - 제2항에 있어서,
상기 다층 스택은 상기 유전체 층 사이에 희생층을 더 포함하고, 상기 워드 라인을 형성하는 단계는 상기 희생층을 상기 워드 라인으로 대체하는 단계를 포함하는 것인, 방법. - 제1항에 있어서,
상기 유전체 층의 측벽을 리세싱하는 단계는 상기 유전체 층을 에칭 공정으로 에칭하는 단계를 포함하고, 상기 에칭 공정은 상기 워드 라인의 도전 재료보다 더 빠른 속도로 상기 유전체 층의 유전체 재료를 제거하는 것인, 방법. - 제5항에 있어서,
상기 에칭 공정은 상기 유전체 층의 폭을 60% 내지 80%만큼 감소시키는 것인, 방법. - 제1항에 있어서,
상기 터널링 스트립은 상기 유전체 층의 측벽과 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽과 접촉하는 것인, 방법. - 방법으로서,
한 쌍의 유전체 층 사이에 워드 라인을 형성하는 단계;
상기 워드 라인의 상부 표면 및 하부 표면을 노출시키도록 상기 워드 라인의 측벽으로부터 상기 유전체 층의 측벽을 리세싱(recessing)하는 단계;
상기 유전체 층의 측벽 상에 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽 상에 터널링 스트립을 형성하는 단계;
상기 터널링 스트립 상에 반도체 스트립을 형성하는 단계;
상기 반도체 스트립과 접촉하는 비트 라인 및 소스 라인을 형성하는 단계; 및
상기 유전체 층의 측벽과 그리고 상기 워드 라인의 상부 표면, 하부 표면, 및 측벽과 접촉하는 분리 스트립 - 상기 분리 스트립은 상기 터널링 스트립과 상기 워드 라인 사이에 배치됨 - 을 형성하는 단계
를 포함하는, 방법. - 디바이스로서,
한 쌍의 유전체 층;
상기 유전체 층 사이의 워드 라인 - 상기 유전체 층의 측벽은 상기 워드 라인의 측벽으로부터 리세싱됨 -;
상기 워드 라인의 상부 표면, 상기 워드 라인의 측벽, 상기 워드 라인의 하부 표면, 및 상기 유전체 층의 측벽 상의 터널링 스트립;
상기 터널링 스트립 상의 반도체 스트립;
상기 반도체 스트립의 측벽과 접촉하는 비트 라인; 및
상기 반도체 스트립의 측벽과 접촉하는 소스 라인
을 포함하고,
상기 워드 라인은 상기 비트 라인 및 상기 소스 라인과 교차하는 것인, 디바이스. - 디바이스로서,
제1 워드 라인;
상기 제1 워드 라인 상의 유전체 층;
상기 유전체 층 상의 제2 워드 라인;
상기 제1 워드 라인의 측벽을 따른 제1 부분, 상기 유전체 층의 측벽을 따른 제2 부분, 및 상기 제2 워드 라인의 측벽을 따른 제3 부분을 가지는 반도체 스트립;
상기 반도체 스트립의 상기 제1 부분 및 상기 제3 부분과 접촉하는 비트 라인; 및
상기 비트 라인과 상기 반도체 스트립의 상기 제2 부분 사이의 분리 영역
을 포함하는, 디바이스.
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