KR101609004B1 - 반도체 다이 준비 방법 및 반도체 구조물 - Google Patents

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Abstract

본 발명에 따라, 웨이퍼를 두 과정으로 절단함으로써 다이 시프트가 감소되거나 실질적으로 제거된다. 일부 실시예에서, 웨이퍼를 지정 다이 두께까지 씨닝하기 전에 제 1 웨이퍼 절단 절차가 수행되고; 그 밖의 다른 실시예에서, 제 1 웨이퍼 절단 절차를 수행하기 전에 지정 다이 두께까지 웨이퍼가 씨닝된다. 제 1 웨이퍼 절단 절차에는 제1의 스트리트 세트를 따라 지정 다이 두께보다 큰 깊이까지 절단하는 단계와, 선택 사항으로서, 제2의 스트리트 세트를 따라 상기 다이 두께보다 얕은 깊이까지 절단하는 단계가 포함된다. 제 1 절단 절차 결과 다이의 스트립의 어레이 또는 다이의 블록의 어레이가 형성되고, 각각의 다이의 스트립 또는 다이의 블록은 복수의 연결된 다이를 포함하며, 이러한 다이들은 개별화된 개개의 다이보다 시프트될 가능성이 적다. 제 2 웨이퍼 절단 절차에서, 제2의 스트리트 세트를 따라 관통해 절단함으로써 다이가 개별화된다. 제 1 절단 절차에 뒤이어, 그리고 제 2 절단 절차 전에, 다이 시프트에 민감한 추가적 다이 준비 절차가 수행될 수 있다.

Description

반도체 다이 준비 방법 및 반도체 구조물{SEMICONDUCTOR DIE PREPARATION METHOD AND SEMICONDUCTOR STRUCTURE}
관련 출원의 상호-참조
본 출원은 R. Co 등이 발명자로서 2008년 6월 19일에 출원된 미국 가특허 출원 제61/132,708호와 2008년 11월 25일에 출원된 미국 특허 출원 제12/323,288호를 기초로 우선권을 주장하고(두 미국 출원의 발명의 명칭이 모두 "Semiconductor die separation method"임), 위 두 출원은 본원에 참조로서 포함된다.
본 출원은 S. J. S. McElrea 등이 발명자로서 2008년 6월 19일에 출원된 미국 특허 출원 제12/142,589호(발명의 명칭: "Wafer level surface passivation of stackable integrated circuit chips")와 관련되며, 위 미국 출원은 본원에 참조로서 포함된다.
본 발명은 반도체 웨이퍼 처리에 관한 것으로, 특히, 개별화된 반도체 집적 회로 다이 준비와 관련된다.
다이 준비 중 일부 단계에서, 웨이퍼를 절단하여 다이를 개별화한다. 즉, (예를 들어, 다이의 활성 회로 영역들 사이의 "스트리트(street)"를 따라 웨이퍼를 쏘잉(sawing)함으로써) 웨이퍼를 절단하여, 웨이퍼 지지부 상에 다이의 어레이("웨이퍼 어레이")를 형성한다. 그 후, 개별화된 다이가 추가적 처리를 위해 (예를 들어, "픽-앤드-플레이스(pick-and-place)" 툴을 이용하여) 개별적으로 조작될 수 있다.
많은 다이 준비 절차들이 웨이퍼 수준에서, 즉 다이 개별화 전에 수행될 수 있다. 그러나, 다이 준비를 위한 일부 절차들이 다이 측벽에의 접근을 요구한다. 예를 들어, 다이의 인터커넥션에 이용될 수 있고 다이 에지 또는 다이 측벽에 접촉할 수 있는 전기 전도체를 갖는 다이의 반도체 몸체의 단락을 방지하기 위하여, 다이 에지와 측벽 위에 전기 절연체를 제공하는 것이 필요할 수 있다.
이러한 절차들이 개별화된 개개의 다이 상에서 수행될 수 있다. 그러나, 증가된 처리량(throughput)에 있어서, 웨이퍼 어레이에서 다이를 제거하기 전에 다이에서 위와 같은 절차들을 수행하는 것이 유리할 수 있다.
통상적으로, 개별화된 다이가 지지부 상에서 시프트될 수 있다. 예를 들어, 개별화된 다이가 회전될 수 있고, 또는 어레이와의 관계에서 이동될 수 있고, 그 결과, 시프트된 다이는 더이상 적절한 레지스터에 있지 않게 된다. 특히, 웨이퍼 절단 절차 동안 다이싱 쏘(dicing saw)의 움직임으로 인해 다이가 레지스터 밖으로 시프트될 수도 있다.
레지스터를 벗어난 다이는 어레이 내의 다이의 후속 준비에 있어서 문제를 제기할 수 있다.
예를 들어, 다이 시프트로 인해 어레이 내의 다이들 사이의 공간이 좁아질 수 있고, 따라서 스트리트(street)가 일부 장소에서 좁아지거나 일직선이 아니게 된다. 그 이후의 다이 준비 절차가 스트리트를 지나가는 절단 툴의 추가적 통과를 요구하는 경우, 상기 절단 툴은 추가적 통과 동안 시프트된 다이에 충돌하여 손상을 가할 수 있다. 예를 들어, 다이 어레이의 배면에 다이 부착 필름을 도포하고, 그 후 어레이 내의 스트리트를 지나서 절단 툴을 통과시킴으로써 다이 부착 필름을 절단하여, 배면에 필름이 대어진 개개의 개별화된 다이의 어레이를 형성하는 것이 바람직할 수 있다.
그리고, 예를 들어, 다이 시프트로 인해 레지스터를 벗어난 다이의 피쳐(feature)의 변위(displacement)가 야기될 수 있다. 그 이후의 다이 준비 절차가 이러한 피쳐들의 처리를 요구하는 경우, 변위된 피쳐들은 후속 절차를 수행하기 위한 설비에 더이상 접근할 수 없을 수도 있다. 레지스터를 벗어난 피쳐의 이동으로 인해 이러한 절차들의 실패가 야기될 수 있다. 예를 들어, 인터커넥트 말단에 적합하도록 다이 상의 인터커넥트 패드를 처리하기 위하여, 또는 패드 위에 가로놓인 패시베이션 층을 제거하기 위하여, 패터닝된 마스크 또는 스텐실(stencil) 또는 자동화된 툴을 이용하는 것이 바람직할 수 있다.
이와 같은 경우에서, 다이 시프트는, 손상된 다이 또는 성공적이지 못한 절차의 결과를 초래함으로써 처리량을 증가시키려는 노력을 좌절시킬 수 있다.
본 발명에 따르면, 웨이퍼를 두 과정으로 절단함으로써 다이 시프트가 감소되거나 실질적으로 제거된다. 일부 실시예에서, 지정 다이 두께까지 웨이퍼를 씨닝(thinning)하기 전에 제 1 웨이퍼 절단 절차가 수행되고; 그 밖의 다른 실시예에서, 제 1 웨이퍼 절단 절차가 수행되기 전에 웨이퍼가 지정 다이 두께로 씨닝된다.
제 1 웨이퍼 절단 절차에서, 하나의 스트리트 세트를 따라 최소한 지정 다이 두께만큼의 깊이로 절단이 수행되고; 선택 사항으로서, 또 다른 스트리트 세트를 따라 지정 다이 두께보다 얕은 깊이로 절단이 수행된다. 제1의 스트리트 세트를 따라서 행한 절단으로 인해 다이 측벽이 형성되고, 제2의 스트리트 세트를 따라서 행한 절단(선택 사항으로서 이루어진 경우)으로 인해 부분 측벽이 형성된다. 제 1 절단 절차와 웨이퍼 씨닝 결과 다이의 행(일부 실시예에서는 다이의 블록)의 어레이가 형성되고, 여기서 행 또는 블록이 서로 분리되어 있으며, 각각의 행 또는 블록 내의 다이는, 절단되지 않았거나 다이 두께보다 얕은 깊이로 절단된 스트리트 세트 내의 웨이퍼의 비-절단 부분에 의해 연결된 상태로 남아 있다. 주로 부분적으로, 다이의 행 또는 다이의 블록이 밑에 놓인 웨이퍼 지지부와 접촉하는 면적이 더 크기 때문에, 이러한 다이의 행 또는 다이의 블록은 개별화된 다이보다 시프트될 가능성이 적다. 나중의 절단 절차에서, 제2의 스트리트 세트를 따라, 씨닝된 에이퍼 어레이를 완전히 관통하는 제 2 웨이퍼 절단 절차를 수행함으로써 다이가 개별화된다.
제 1 절단 절차에 뒤이어 하나 이상의 다이 준비 절차가 수행될 수 있다. 이러한 다이 준비 절차둘 중 일부는 선택된 다이 에지 또는 다이 측벽에의 접근을 요구할 수 있다. 예를 들어, 전기적 인터커넥션 와이어 또는 탭(tab) 또는 트레이스(trace)와의 접촉 사건에서 다이 에지 및/또는 다이 측벽을 전기적으로 보호하기 위하여, 인터커넥트 다이 에지 및/또는 인터커넥트 다이 에지에 인접한 다이 측벽에 전기 절연성 코팅제를 도포하는 것이 바람직할 수 있다. 따라서, 이러한 경우에서 제 1 웨이퍼 절단 절차 동안, 제1의 스트리트 세트(여기서, 최소한 다이 두께만큼의 깊이까지 절단이 수행됨)에는 인터커넥트 다이 에지와 마주하는 스트리트들이 포함된다. 그 밖의 다른 다이 준비 절차들에는 다이 상의 피쳐(feature)(가령, 다이 패드)와 관련된 공정이 포함된다. 예를 들어, 이전에 도포된 패시베이션 층이 다이 패드를 덮을 수 있고, 그 이후 다이 패드에서의 전기적 연결에 있어서, 전기 접촉을 위하여 패드 표면이 드러나도록 다이 패드 위의 패시베이션 층을 선택적으로 제거할 필요가 있다. 또는, 예를 들어, 이후의 전기적 연결을 용이하게 하기 위하여, 선택된 다이 패드에 인터커넥트 말단을 부착하는 것이 바람직할 수 있다.
일반적인 일 형태(웨이퍼 씨닝 전 제 1 웨이퍼 절단 절차)에서, 본 발명은: 반도체 칩 활성 영역(active region)이 형성되어 있는 전면(front side)을갖는 웨이퍼를 제공하는 단계, 여기서 상기 활성 영역은 쏘 스트리트(saw street)에 의해 경계 지어지고 인터커넥트 에지를 따라 인터커넥트 마진(intercovvent margin)에 배열되는 인터커넥트 패드를 가짐; 제 1 웨이퍼 절단 절차를 수행하는 단계, 여기서 절단은, 제1의 스트리트 세트를 따라 전면에서부터 최소한 지정 다이 두께만큼의 깊이까지 이루어지고, 선택 사항으로서, 제2의 스트리트 세트를 따라 지정 다이 두께보다 얕은 깊이까지 수행됨; 그 후, 다이 준비 절차를 수행하는 단계; 그리고 그 후, 제2의 스트리트 세트를 따라, 씨닝된 웨이퍼 어레이를 완전히 관통하여 통과하는 제 2 웨이퍼 절단 절차를 수행하는 단계에 의해 개별화된 반도체 다이를 준비하는 방법을 특징으로 한다. 제 1 웨이퍼 절단 절차가 다이 에지를 정의하고, 제 1 웨이퍼 절단 절차에서 최소한 다이 두께만큼의 깊이까지 절단을 수행하는 단계가 다이 측벽을 정의한다. 일부 실시예에서, 제1의 스트리트 세트에는 인터커넥트 다이 에지와 마주하는 스트리트들이 포함되고, 최소한 다이 두께만큼의 깊이까지 절단을 수행하는 단계가 인터커넥트 에지와 인터커넥트 측벽을 정의한다. 일부 실시예에서, 다이 준비 절차에는, 최소한 인터커넥트 에지에 전기 절연체를 도포하는 단계가 포함되고, 일부 실시예에서, 다이 준비 절차에는, 최소한 인터커넥트 측벽에 전기 절연체를 도포하는 단계가 포함된다. 일부 실시예에서, 다이 준비 절차에, 씨닝된 웨이퍼 어레이의 배면(backside)에 전기 절연층(가령, 다이 부착 필름)을 도포하는 단계가 포함된다. 일부 실시예에서, 다이 준비 절차에는 다이 부착 필름을 절단하는 단계가 포함된다. 일부 실시예에서, 다이의 활성면이 보호 필름으로 덮히고, 다이 준비 절차에, 피쳐(가령, 다이 인터커넥트 패드)를 노출시키도록 필름에 개구부를 형성하는 단계가 포함된다. 일부 실시예에서, 다이 준비 절차에는 인터커넥트 패드에서 피쳐의 매스(mass) 처리 단계가 포함되는데, 예를 들어, 인터커넥트 패드 상에 범프 또는 그 밖의 다른 피쳐의 매스 형성, 또는 인터커넥트 패드 상에 범프의 매스 코이닝(coining), 또는 인터커넥트 패드 상에 전기 전도성 탭 또는 리본의 매스 형성이 그것이다. 그 밖의 다른 다이 준비 절차들도 의도된다.
다이의 인터커넥트 마진과 마주하는 쏘 스트리트에서, 웨이퍼 씨닝 전 제 1 웨이퍼 절단 절차가 수행되는 실시예에서, 웨이퍼에서 최소한 지정 다이 두께만큼의 깊이까지 웨이퍼가 절단되어, 이러한 스트리트를 따라 있는 측벽이 전체 다이 두께에 걸쳐 완전하게 형성된다. 따라서, 이러한 측벽은 추가적 처리에 이용 가능하다. 다이의 인터커넥트 마진과 마주하고 있지 않은 쏘 스트리트에서, 웨이퍼는 선택 사항으로서 (다이 준비 절차를 수행하기 전) 웨이퍼의 두께를 통과해 어느 정도로만 절단되어, 웨이퍼 씨닝 절차 동안 웨이퍼가 완전히 절단되지 않는다. 웨이퍼 내의 다이의 인터커넥트 마진이 한 방향으로 나아가는 병렬 스트리트("N-S 스트리트")를 따라 배열되는 경우, 씨닝 절차 결과 다이의 행의 어레이가 형성되며, 여기서 각각의 행에서의 다이가 ("E-W 스트리트"에서) 연결된 상태로 남아 있거나 ("E-W 스트리트"에서) 부분적으로 연결된 상태로 남아 있으며, 행들은 N-S 스트리트에 의해 분리된다. 부분-절단된 다이의 행 또는 블록은 완전히-개별화된 다이보다 레지스터를 벗어나 시프트될 가능성(다이 시프트 가능성)이 더 적다. 나중의 절단 절차에서 다이의 분리(다이 개별화)가 완료된다. (이해될 수 있는 바와 같이, 본원에서 "N-S" 및 "E-W"라는 표시는 임의적이고, 편의상 이루어진 것이며, 웨이퍼의 임의의 특정 도면과 관계되는 것이 아니다).
또 다른 일반적인 형태(웨이퍼 절단 전 웨이퍼 씨닝)에서, 본 발명은: 반도체 칩 활성 영역(active region)이 형성되어 있는 전면(front side)을갖는 웨이퍼를 제공하는 단계, 여기서 상기 활성 영역은 쏘 스트리트(saw street)에 의해 경계 지어지고 인터커넥트 에지를 따라 인터커넥트 마진(intercovvent margin)에 배열되는 인터커넥트 패드를 가짐; 웨이퍼를 다이 두께까지로 씨닝하는 단계; 제 1 웨이퍼 절단 절차를 수행하는 단계, 여기서 절단은, 제1의 스트리트 세트를 따라 전면에서부터 최소한 지정 다이 두께만큼의 깊이까지(통상적으로는, 웨이퍼를 관통하여 내내) 이루어지고, 선택 사항으로서, 제2의 스트리트 세트를 따라 지정 다이 두께보다 얕은 깊이까지 수행됨; 그 후, 다이 준비 절차를 수행하는 단계; 그리고 그 후, 제2의 스트리트 세트를 따라, 씨닝된 웨이퍼 어레이를 완전히 관통하여 통과하는 제 2 웨이퍼 절단 절차를 수행하는 단계에 의해 개별화된 반도체 다이를 준비하는 방법을 특징으로 한다. 제 1 웨이퍼 절단 절차가 다이 에지를 정의하고, 제 1 웨이퍼 절단 절차에서 최소한 다이 두께만큼의 깊이까지(통상적으로는, 웨이퍼를 관통해 내내) 절단을 수행하는 단계가 다이 측벽을 정의한다. 일부 실시예에서, 제1의 스트리트 세트에 인터커넥트 다이 에지를 마주하는 스트리트들이 포함되고, 최소한 다이 두께만큼의 깊이까지 절단을 수행하는 단계가 인터커넥트 에지와 인터커넥트 측벽을 정의한다. 일부 실시예에서, 다이 준비 절차에, 최소한 인터커넥트 에지 위에 전기 절연체를 도포하는 단계가 포함되고, 일부 실시예에서, 다이 준비 절차에, 최소한 인터커넥트 측벽 위에 전기 절연체를 도포하는 단계가 포함된다. 일부 실시예에서, 다이 준비 절차에, 씨닝된 웨이퍼 어레이의 배면에 전기 절연층(가령, 다이 부착 필름)을 도포하는 단계가 포함된다. 일부 실시예에서, 다이 준비 절차에, 다이 부착 필름을 절단하는 단계가 포함된다. 일부 실시예에서, 다이의 활성면이 보호 필름에 의해 덮이고, 다이 준비 절차에, 피쳐(가령, 다이 인터커넥트 패드)를 노출시키도록 필름에 개구부를 형성하는 단계가 포함된다. 일부 실시예에서, 다이 준비 절차에, 인터커넥트 패드에서 피쳐(feature)의 매스(mass) 처리 단계가 포함되는데, 예를 들어, 인터커넥트 패드 상에 범프 또는 그 밖의 다른 피쳐의 매스 형성, 또는 인터커넥트 해드 상에 범프의 매스 코이닝(coining), 또는 인터커넥트 패드 상에 전기 전도성 탭 또는 리본의 매스 형성이 그것이다. 그 밖의 다른 다이 준비 절차들도 의도된다.
절단 전 웨이퍼가 다이 두께로 씨닝되는 실시예에서, 다이의 인터커넥트 마진과 마주하는 쏘 스트리트에서, 씨닝된 웨이퍼에 걸쳐서 전체적으로 웨이퍼가 절단되어, 이러한 스트리트를 따라 있는 다이 측벽이 전체 다이 두께에 걸쳐 완전하게 형성된다. 따라서, 이러한 측벽들이 추가적 처리에 이용될 수 있다. 다이의 인터커넥트 마진과 마주하고 있지 않은 쏘 스트리트에서, 웨이퍼는 선택 사항으로서 (다이 준비 절차를 수행하기 전) 씨닝된 웨이퍼를 통과해 어느 정도로만 절단되어, 이들 스트리트에서 다이가 완전히 절단되지 않는다(또는, 전혀 절단되지 않음). 웨이퍼 내의 다이의 인터커넥트 마진이 한 방향("N-S 스트리트")으로 나아가는 병렬 스트리트를 따라 모두 배열되는 경우, 부분 절단 결과 다이의 행의 어레이가 형성되고, 여기서 각각의 행 내의 다이가 ("E-W 스트리트"에서) 연결된 상태로 남아 있거나, ("E-W 스트리트"에서) 부분적으로 연결된 상태로 남아 있으며, 행들은 N-S 스트리트에 의해 분리된다. 부분-절단된(또는 절단되지 않은) 다이의 행 또는 블록은 완전히-절단된 다이보다 레지스터를 벗어나 시프트될 가능성(다이 기울어짐 가능성)이 더 적다. 다이의 반도체 물질을 통과하는 이후의 절단 절차가 다이의 분리(다이 개별화)를 완료한다.
또 다른 형태에서, 본 발명은 웨이퍼 지지부 상의 반도체 다이의 행(일부 실시예에서는 다이의 블록)의 어레이를 특징으로 하며, 다이의 행 또는 다이의 블록이 제1의 스트리트 세트에서 분리되고, 각각의 행 또는 각각의 블록 내의 다이가 제2의 스트리트 세트 내의 웨이퍼 물질에 의해 연결된다.
일부 실시예에서, 다이의 행(일부 실시예에서는 다이의 블록)의 어레이의 노출된 배면에 전기 절연 필름이 부착되고, 상기 필름을 통과해 절단함으로써 다이가 개별화된다. 예를 들어, 기계적 기법(쏘잉(sawing), 브레이킹(breaking), 테어링(tearing)); 또는 레이저 절단 또는 어블레이션; 또는 워터 제트(water jet) 절단; 또는 절단 기법들의 조합에 의해 절단이 이루어질 수 있다.
이러한 일부 실시예에서, 전기 절연 필름에는 접착 필름(가령, 다이 부착 접착 필름, 열관리 필름(thermal management film), 또는 예를 들어 인쇄 회로 기판 또는 그 밖의 다른 다이 또는 기판에의 부착을 위한 매체로서 구성된 임의의 필름이 포함된다.
본 발명의 방법은 다양한 디바이스(가령, 적층형 다이 조립체, 다수의 칩 모듈, 생의학적 구성요소, 광전자 장치, MEMS, 및 수직으로 인터커넥트된 반도체 조립체) 중 임의의 디바이스를 위한 반도체 다이 준비에 이용될 수 있다. 이러한 디바이스들은 예를 들어, 컴퓨터 조립, 텔레커뮤니케이션 설비, 및 가전 기기와 산업용 전자 기기를 위해 사용될 수 있다.
또 다른 형태에서, 본 발명은 다이-대-다이로 전기적으로 인터커넥트된 전술된 것과 같은 디바이스들의 스택을 포함하는 조립체를 특징으로 한다.
또 다른 형태에서, 본 발명은 (예를 들어 기판에 또는 인쇄 기판에) 밑에 놓인 회로에 전기적으로 인터커넥트된 전술된 것과 같은 다이 또는 다이의 스택을 포함하는 조립체를 특징으로 한다.
본 발명에 따른 조립체는 컴퓨터 조립, 텔레커뮤니케이션 설비, 및 가전 기기와 산업용 전자 기기를 위해서 사용될 수 있다.
도 1a-6c는 웨이퍼 어레이에 개별화된 다이를 제공하기 위한 공정의 실시예의 단계들을 보여주는 그림이다.
도 7a-11c는 웨이퍼 어레이에 개별화된 다이를 제공하기 위한 공정의 또 다른 실시예의 단계들을 보여주는 그림이다.
이전 도면에서, "a"라는 이름이 붙여진 도면들은 평면도이고, "b" 및 "c"라고 이름이 붙여진 도면들은 일반적으로 (예를 들어, 도시된 단면도의 배향이) 서로 수직인 단면을 보여준다.
도 1b는 도 1a의 B-B에서 본 단면도이다.
도 1c는 도 1a의 C-C에서 본 단면도이다. 또한, 이전 도면에서, "d", "e", 및 "e"라고 이름이 붙여진 도면은 공정의 대안적 단계들을 도시한다.
도 12는 집적 회로 칩 영역을 갖는 반도체 웨이퍼의 전면(활성면)의 부분을 보여주는 평면도이다.
도 13a 및 14a는 다이 시프트를 도시하는 종래의 방식에서, 도 12에서와 같이 웨이퍼를 쏘잉함으로써 형성된 어레이의 부분에서 개별화된 반도체를 보여주는 평면도이다.
도 13b 및 14b는 도 13a 및 14a에 표시된 외곽선 부분을 각각 확대하여 보여주는 평면도이다.
도 15a 및 16a는 집적 회로 칩 영역을 갖는 반도체 웨이퍼의 전면(활성면)의 부분을 각각 보여주는 평면도이다.
도 15b 및 16b는, 도 15a 및 16a에서와 같은 웨이퍼 상에서, 도 15a 및 16a에서와 같 본 발명의 실시예에 따라 제 1 웨이퍼 절단 절차를 수행함으로써 형성되는 웨이퍼 어레이를 각각 보여주는 평면도이다. 도 15a 및 16a에서와 같
본 발명의 대안적 실시예를 도시하는 도면을 참조하여 본 발명이 자세히 기술될 것이다. 도면은 본 발명의 특징을 그 밖의 다른 특징 및 구조와의 관계에서 도식적으로 보여주며, 단 비율-조정되지는 않았다. 본 발명의 실시예를 도시하는 도면에서 명확성을 향상시키기 위하여, 다른 도면에 도시된 요소들에 대응하는 요소들은, 비록 이들이 모든 도면에서 즉시 식별 가능하더라도 특별히 재넘버링되지는 않았다. 본 발명을 명확히 제시하기 위하여, 본 발명의 이해에 필요하지 않은 특정 특징부들은 도면에 도시되지 않았다. 예를 들어, 다이 내의 회로의 세부 사항들이 생략되었다.
도 12를 보면, 반도체 웨이퍼(120)(가령, 실리콘 웨이퍼)의 일부분이 활성면(active side)이 보이도록 도시되어 있다. 다수의 집적 회로 칩이 웨이퍼에 형성되어 있으며, 이들 중 하나가 도 12B로 표시된다. 칩의 활성 영역(120)이 쏘 스트리트(saw street)(121)에 의해 경계가 그어져 도시된다. 칩(120)의 활성 영역의 마주보는 에지들을 따라 인터커넥트 패드가 행(row)으로 배열되고, 따라서 도 12(그리고, 본원에서 그 밖의 다른 도면)에 예시로서 도시된 칩들은 주변-패드 칩이다.
도 13a, 14a는 도 12에서와 같은 웨이퍼를 스트리트(121, 123)를 따라 종래의 방식으로 쏘잉함으로써 얻어지는 어레이 부분의 개별화된 반도체 다이로서 다이 시프트(die shift)를 도시하며; "B"라고 표시된 부분이 확대되어 도 13b, 14b에서 각자 나탄난다.
도 13a, 13b에서, 다이(130)(그리고, 스트리트(131) 사이의 행에 있는 그 밖의 다른 다이)가 회전되었고; 그 결과, 스트리트(133 및 131)를 따라 있는 다이 측벽이 더이상 평행이 아니며, 따라서 스트리트(133 및 131)가 일부 지점에서 좁아져서 더이상 일직선이 아니다. 더욱이, 회전된 다이 상의 인터커넥트 패드도 더이상 절단되지 않은 웨이퍼와 동일한 패턴으로 배열되지 않는다.
도 14a 및 14b에서, 다이(140)(그리고, 스트리트(141, 141') 사이의 행에 있는 그 밖의 다른 다이)가 (도면에서 오른쪽으로) 변위되었고; 그 결과, 스트리트(141)가 절단되지 않은 웨이퍼에서보다 더 넓고; 스트리트(141')가 절단되지 않은 웨이퍼에서보다 더 좁다. 더욱이, 변위된 다이 상의 인터커넥트 패드도 더이상 절단되지 않은 웨이퍼와 동일한 패턴으로 배열되지 않는다.
도 13a, 13b 및 14a, 14b에서 명백한 바와 같이, 예를 들어 다이 밑의 다이 부착 필름을 절단하기 위하여 스트리트를 따라 절단 툴을 통과시키려는 시도로 인해, 시프트된 다이에 손상을 가할 수 있다. 더욱이, (예를 들어, 전기 전도성 범프(bump) 또는 글로브(glob)를 패드 위에 증착하기 위하여, 또는 위에 놓인 패시베이션 층을 선택적으로 제거하기 위하여) 마스크 또는 스크린 또는 자동화된 툴을 이용하여 인터커넥트 패드를 다루기 위한 시도가 실패할 수 있는데, 이는 패드가 더이상 예상된 장소에 위치되지 않기 때문이다.
본 발명에 따라, 두 과정으로 웨이퍼를 절단함으로써 다이 시프트가 감소되거나 실질적으로 제거된다. 도 1a-6b는, 웨이퍼를 지정 다이 두께로 씨닝(thinning)하기 전에 제 1 웨이퍼 절단 절차가 수행되는 실시예를 도시하고; 도 7a-11b는 제 1 웨이퍼 절단 절차를 수행하기 전에 웨이퍼가 지정 다이 두께로 씨닝(thinngint)되는 실시예를 도시한다. 제 1 웨이퍼 절단 절차에서, 하나의 스트리트 세트를 따라 최소한 지정 다이 두께만큼의 깊이까지 절단이 수행되고; 그리고 선택 사항으로서, 또 다른 스트리트 세트를 따라 지정 다이 두께보다 얕은 깊이까지 절단이 수행된다. 제 1 절단 절차 및 웨이퍼 씨닝(thinning) 결과 행의 어레이 또는 다이의 블록이 형성되며, 여기서 상기 행 또는 블록은 서로 분리되어 있지만, 각각의 행 또는 블록 내의 다이는, 절단되지 않았거나 다이 두께보다 얕은 깊이까지 절단된 스트리트의 세트 내의 비-절단 웨이퍼 부분에 의해 연결된 상태로 남아 있다. 이러한 다이의 행 또는 다이의 블록은 개별화된 다이보다 적게 시프트되는데, 이는 주로, 이들이 밑에 놓인 웨이퍼 지지부와 접촉하는 면적이 더 크기 때문이다.
그 후, 다이의 행의 어레이 또는 다이의 블록의 어레이에서 하나 이상의 다이 준비 절차가 수행될 수 있다. 그 이후에, 제2의 스트리트 세트를 따라 씨닝된 웨이퍼 어레이를 완전히 관통해 지나가는 제 2 웨이퍼 절단 절차가 수행됨으로써 다이가 개별화된다.
이러한 경우에서, 제 1 절단 절차에 뒤이어 수행되는 다이 준비 절차는 선택된 다이 에지 또는 다이 측벽에의 접근을 요구한다. 예를 들어, 전기적 인터커넥션 와이어 또는 탭(tab) 또는 트레이스(trace)와의 접촉 사건에서 다이 에지 및/또는 다이 측벽을 전기적으로 보호하기 위하여, 인터커넥트 다이 에지 및/또는 인터커넥트 다이 에지에 인접한 다이 측벽에 전기 절연성 코팅제를 도포하는 것이 바람직할 수 있다. 따라서, 이러한 경우에서 제 1 웨이퍼 절단 절차 동안, 제1의 스트리트 세트(여기서, 다이 두께만큼의 깊이까지 절단이 수행됨)에 인터커넥트 다이 에지와 마주하는 스트리트들이 포함된다.
일부 경우에서, 제 1 절단 절차에 뒤이어 수행되는 다이 준비 절차는 다이 상의 피쳐(예를 들어, 다이 패드)와 관련된 공정을 포함한다. 예를 들어, 사전에 도포된 패시베이션 층이 다이 패드를 덮을 수 있고, 뒤이어 패드에서의 전기적 연결에 있어서, 전기 접촉을 위하여 패드 표면이 드러나도록 패드 위의 패시베이션 층을 선택적으로 제거하는 것이 필요하다. 또는, 예를 들어, 후속 전기적 연결을 용이하게 하기 위하여, 선택된 다이 패드에 인터커넥트 말단을 부착하는 것이 바람직할 수 있다.
웨이퍼 씨닝 전 먼저 웨이퍼를 절단
도 1a를 참조하면, 반도체 웨이퍼(10)(가령, 실리콘 웨이퍼)의 일부분을 활성면(active side)이 보이도록 나타낸 평면도가 도시되어 있다. 다수의 집적 회로 칩이 웨이퍼상에 형성되어 있다. 칩의 활성 영역(12)이 쏘 스트리트(saw street)(11 및 13)에 의해 경계가 지어져 도시되어 있다. 칩(12)의 활성 영역의 에지를 따라 인터커넥트 패드(18)가 배열되고, 따라서 도 1a(및, 본원의 그 밖의 다른 도면)에 예시로서 도시된 칩은 주변-패드 칩이다. 이러한 패드는 제공된 웨이퍼에서 위와 같은 방식으로 위치될 수 있고(즉, 원래의 다이 패드가 적절하게 배열된 주변 패드일 수 있음); 또는, 재라우팅(rerouting) 회로가 제공된 웨이퍼 상의 패드를 원하는 주변 인터커넥트 장소로 연결할 수 있다. 이러한 도면에 도시된 예시에서, 인터커넥트 패드(18)는 각각의 칩의 맞은편 두 에지(15) 근처의 행(예를 들어, 패드(16)의 행(18))으로 배열되고, 이러한 에지를 편의상 "인터커넥트 에지"라 부를 수 있다. 인터커넥트 패드(18)의 행(16)이 배열된 인터커넥트 에지에 인접한 활성면의 영역(12)을 편의상 "인터커넥트 마진(interconnect margin)"이라 부를 수 있다. 웨이퍼의 쏘 스트리트들 중 특정한 쏘 스트리트가 인터커넥트 에지 또는 인터커넥트 마진과 대면해 있다. 이러한 도면에 도시된 예시에서, 인터커넥트 에지 또는 인터커넥트 마진과 대면해 있는 스트리트(가령, 스트리트(11))가 한 방향으로 평행하게 뻗어 있고, 인터커넥트 에지 또는 인터커넥트 마진과 대면하지 않고 있는 스트리트(가령, 스트리트 13)가 상기 첫번째 스트리트와 수직인 또 다른 방향으로 평행하게 뻗어 있다. 인터커넥트 에지 또는 인터커넥트 마진과 대면해 있는 스트리트(11)를 편의상 "N-S 스트리트"라 부를 수 있고, 또 다른 스트리트(13)를 편의상 "E-W 스트리트"라 부를 수 있다. 본원에서 "N-S" 및 "E-W"라는 표시는 임의적이고, 편리한 참조를 위하여 만들어진 것이며, 특정한 웨이퍼 도면과는 관계가 없다.
도 1b 및 1c에 나타난 바와 같이, 웨이퍼 처리 장치와 관련된 지지부(19)(가령, 쏘 척(saw chuck)) 위에 웨이퍼(10)가 실장되고, 이러한 과정에서, 웨이퍼는 전면이 지지부와 이격되게 향하도록 실장된다. 예를 들어, 다이싱 프레임의 다이싱 테이프(dicing tape)가 쏘 척 위에 위치될 수 있고, 웨이퍼가 상기 다이싱 테이프 상에 실장될 수 있으나; 이러한 과정에서 테이프가 요구되지 않고 웨이퍼가 쏘 척 위에 직접 실장될 수도 있다. 도 1b 및 1c를 다시 참조하면, 제공된 웨이퍼가 두께(w)를 갖고, 이는 최종적인 다이 두께(d)보다 더 두껍다(통상적으로 몇 배나 더 두꺼움).
제공된 웨이퍼는 임의의 두께를 가질 수 있고; 통상적인 웨이퍼가 공칭 약 30mil 또는 약 760um의 두께를 가질 수 있다. 일부 실시예에서, 완성된 다이가 약 20um 내지 250nm 범위의 두께를 가질 수 있고, 트렌치의 깊이가 원하는 완성된 다이 두께에 따라 결정될 것이다. 일부 실시예에서, 예를 들어, 완성된 다이가 약 120um 내지 250um 범위의 "표준" 두께를 가질 수 있고; 또는, 약 80um 내지 120um 범위의 두께를 갖는 "씬(thin)"일 수 있으며; 또는, 약 20um 내지 80um 범위의 두께를 갖는 "울트라 씬(ultra thin)"일 수 있다.
실장된 웨이퍼는 제 1 절단 절차를 거치고, 이러한 제 1 절단 절차에서, 제1의 스트리트 세트를 따라 (예를 들어, 다이싱 쏘(dicing saw)를 이용하여 절단함으로써) 웨이퍼가 절단되고, 선택 사항으로서, 제2의 스트리트 세트를 따라 웨이퍼가 절단된다. 도 2a, 2b, 2c는 웨이퍼에서 최종적인 다이 두께(d)보다 두꺼운 깊이(s)까지 웨이퍼의 전면에 병렬 트렌치(21)를 형성하도록 제1의 스트리트 세트(11)(N-S 스트리트)를 따라 절단한 결과를 도시한다. 트렌치가 측벽(25)에 의해 정의되는 스트립(strip)을 정의하고, 각각의 스트립이 연결된 다이(22)의 행을 포함한다. 이러한 단계에서, 트렌치(21)의 플로어(floor)에 남아 있는 웨이퍼 물질에 의해 스트립들이 연결된다.
도 3a, 3b, 3c는 최종적인 다이 두께보다 얇은 깊이까지 웨이퍼의 전면에 병렬 트렌치(33)를 형성하기 위하여 제2의 스트리트 세트(13)(E-W 스트리트)를 따라 절단한(선택 사항임) 결과를 도시한다. 제2의 스트리트 세트를 따라 절단한 섈로우 컷(shallow cut)의 깊이가 최종적인 다이 두께보다 훨씬 얇을 수 있고, 일부 실시예에서, 섈로우 컷이 거의 0일 수 있다. 이러한 섈로우 컷은 최소한 비-인터커넥트 다이 에지를 정의하고, 부분적인 다이 비-인터커넥트 측벽(37)을 정의할 수 있다.
(만일 제 1 절단 절차가 이용되는 경우라면) 제 1 웨이퍼 절단 절차의 제 1 부분 및 제 2 부분이 임의의 순서로 수행될 수 있는데; 즉, 제 2 부분이 제 1 부분 전에 수행될 수도 있고, 또는 제 1 부분이 제 2 부분 전에 수행될 수도 있으며, 하나의 스트리트 세트를 따라서 하는 절단이, 그 밖의 다른 스트리트 세트를 따라서 하는 절단이 완료되기 전에 전부 완료될 필요는 없다.
제 1 절단 절차의 이러한 섈로우 컷 부분이 완전히 생략될 수 있다. 그러나, 다이 에지를 정의하기 위하여 섈로우 컷을 수행하는 것이 다소 유리할 수 있는데; 특히, 예를 들어, 제 1 절단 절차에 뒤이어 전기적 절연 코팅제가 어레이에 도포되는 경우, 섈로우 컷에 의해 정의되는 다이 에지 위에(그리고, 부분적인 다이 측벽 위에) 코팅이 형성될 것이다(이뿐만 아니라, 딥 컷(deep cut)에 의해 정의되는 다이 에지 및 측벽에도 코팅이 형성됨). 그 이후에, 제2의 스트리트 세트를 따라 후속 절단이 수행되는 경우, 다이 전면의 에지에서보다, 컷 에지(cut edge)에서 코팅의 임의의 테어링(tearing) 또는 슈레딩(shredding)이 섈로우 트렌치에 위치될 것이다.
다양한 절단 깊이가 특정될 것이다. 일 예시에서, 표준 웨이퍼가 약 29mil의 두께를 가질 것이고, 50um의 다이 두께를 원하는 경우, 인터커넥트 마진과 마주하는 스트리트가 약 65um 깊이까지(최종 다이 두께보다 약 15um 더 깊음) 절단될 것이고, 그 밖의 다른 스트리트가 공칭 약 15um 깊이까지 절단될 것이며, 이로써 이러한 스트리트를 따라 있는 다이 에지를 정의할 수 있다.
그 후, 백그라인딩 테이프(backgrinding tape)와 같은 지지부(49)가 웨이퍼의 전면에 붙여지고, 다이싱 테이프(dicing tape)가 이전에 사용되었던 경우, 다이싱 테이프를 제거하여 웨이퍼의 배면을 노출시킨다. 그 후, 예를 들어 백그라인딩에 의해 최종 다이 두께까지 웨이퍼가 씨닝된다. 최종 구조가 도 4a, 4b, 4c에 도시되어 있다. 이번 예시에서 N-S 스트리트를 따라 있는 트렌치가 다이 두께보다 큰 깊이로 형성되기 때문에, 웨이퍼 씨닝으로 인해 이러한 트렌치에 남아 있는 물질이 제거되어, 완전히 분리된 병렬 스트립(44)의 어레이가 생성되며, 상기 스트립(44)은 측벽(45)(여기서는, 인터커넥트 다이 측벽)에 의해 정의되고 다이(42)의 행을 포함한다. 딥 트렌치(deep trench)(21)에 의해 이미 정의되었던 측벽(여기서는, 인터커넥트 다이 측벽)(45) 사이로 밑에 놓인 지지부(49)의 영역(41)이 노출된다. 섈로우 컷(이러한 컷이 수행되었었던 경우라도)은 웨이퍼 씨닝 동작에 의해 노출되기에 충분하도록 깊지 않기 때문에, 일부 웨이퍼 물질(43)이 제2의 스트리트 세트(여기서는, E-W 스트리트)에 남는다.
제 1 절단 절차에 뒤이어, 어레이가 지지부(가령, 백킹 테이프(backing tape)) 위에 실장되고, 이러한 백킹 테이프를 제거하여, 씨닝되어 분리된 어레이의 전면이 노출된다. 그 결과가 도 5a, 5b, 5c에 도시되어 있다. 스트립(54)의 배면(42)이 지지부에 대어진다. 지지부(59)의 영역(51)이 스트립(54) 사이로 노출된다. 각각의 스트립은 다이(52)의 행을 포함하고, 이러한 다이들이 스트리트(13) 내에 남아 있는 웨이퍼 물질(43)에 의해 연결된다. 이제 다이 준비 절차가 어레이의 노출 부분에서 수행될 수 있고; 특히, 다양한 절차들 중 임의의 절차가 다이의 전면 상의 피쳐(feature)(가령, 인터커넥트 패드)에서 수행될 수 있고, 및/또는 다양한 절차들 중 임의의 절차가 측벽(55)에서 또는 스트립들 사이의 공간에서 수행될 수 있다. 예를 들어, 다이 부착 필름이 웨이퍼 또는 어레이의 배면에 이미 도포된 경우, 상기 필름(도면들에는 도시되지 않음)은 스트립들 사이의 측벽(55)에 의해 정의되는 공간을 통과해 절단 툴(제 1 절단 절차에서 이용된 툴보다 다소 폭이 좁음)을 통과시킴으로써 절단될 수 있다. 또는, 예를 들어, 절연 층이 다이 준비 절차의 일부분으로서 어레이 위에 도포되는 경우, 이러한 절연층이 다이 패드 위에서 선택적으로 개방되어 후에 전기적 연결을 위해 패드 표면이 드러나도록 할 수 있고; 그리고, 스트립들 사이의 절연층은 스트립들 사이의 측벽(55)에 의해 정의되는 공간을 통과해 절단 툴(제 1 절단 절차에서 이용된 툴보다 다소 폭이 좁음)을 통과시킴으로써 제거될 수 있다.
위에서 언급된 바와 같이, 제 1 절단 절차의 섈로우 컷 부분(그리고, 도 3a, 3b, 3c에 도시된 최종 단계)이 모두 생략될 수도 있다. 이러한 실시예에서, 예를 들어 도 2a, 2b, 2c에 도시된 바와 같이, 제1의 스트리트 세트를 따라 웨이퍼를 절단한 결과 나타나는 어레이가 다음과 같이 씨닝될 수 있다. 백그라인딩 테이프와 같은 지지부(49)를 웨이퍼의 전면에 도포하고, 다이싱 테이프를 제거하여 웨이퍼의 배면을 노출시킨다. 그 후, 예를 들어 백그라인딩에 의해 최종 다이 두께까지 웨이퍼를 씨닝한다. 최종 구조가 도 4d, 4e, 4f에 도시되어 있다. 이번 예시에서 N-S 스트리트를 따라 있는 트렌치(21)가 다이 두께보다 큰 깊이로 형성되기 때문에, 웨이퍼 씨닝으로 인해 이러한 트렌치에 남아 있는 물질이 제거되어, 완전히 분리된 병렬 스트립(414)의 어레이가 생성되며, 이러한 스트립은 측벽(여기서는, 인터커넥트 다이 측벽)(415)에 의해 정의되고 다이(412)의 행을 포함한다. 딥 트렌치(21)에 의해 이미 정의되었던 측벽(여기서는, 인터커넥트 다이 측벽)(415) 사이로, 밑에 놓인 지지부(49)의 영역(41)이 노출된다. 섈로우 컷(이러한 컷이 수행되었었던 경우라도)은 웨이퍼 씨닝 동작에 의해 노출되기에 충분하도록 깊지 않기 때문에, 제2의 스트리트 세트(여기서는, E-W 스트리트)를 통과해 절단되지 않는다.
씨닝 절차에 뒤이어, 테이프(가령, 다이싱 테이프)가 웨이퍼 어레이의 배면에 놓인다. 선택 사항으로서, 그리고 일부 실시예에서 바람직하게, 다이 부착 필름이 웨이퍼 어레이의 배면에 놓이고, 그 후 테이프(다이싱 테이프)가 상기 다이 부착 필름 위에 놓인다. 그 후, 백그라인드 테이프가 제거되어, 씨닝되어 분리된 스트립 어레이의 전면이 노출된다. (제 1 절단 절차의 섈로우 컷 부분이 생략된) 그 결과가 도 5d, 5e, 5f에 도시된다. 스트립(514)의 배면(412)이 지지부(59)에 대어진다. 지지부(59)의 영역(51)이 스트립들(514) 사이로 노출된다. 각각의 스트립이 다이(512)의 행을 포함하고, 이러한 다이들이 스트리트(13) 내의 웨이퍼 물질(413)에 의해 연결된다. 이제 다이 준비 절차가 어레이의 노출 부분에서 수행될 수 있고; 특히, 다양한 절차들 중 임의의 절차가 다이의 전면 상의 피쳐(가령, 인터커넥트 패드)에서 수행될 수 있고, 및/또는 다양한 절차들 중 임의의 절차가 측벽(515)에서 또는 스트립들 사이의 공간에서 수행될 수 있다. 예를 들어, 다이 부착 필름이 웨이퍼 또는 어레이의 배면에 이미 부착된 경우, 상기 필름(도면에는 도시되지 않음)은 스트립들 사이의 측벽(515)에 의해 정의되는 공간을 통과해 절단 툴(제 1 절단 절차에서 이용된 툴보다 다소 폭이 좁음)을 통과시킴으로써 절단될 수 있다. 또는, 예를 들어, 다이 준비 절차의 일부분으로서 절연층이 어레이 위에 도포되는 경우, 상기 절연층이 다이 패드 위에서 선택적으로 개방되어, 이후의 전기적 연결을 위해 패드 표면이 드러나도록 할 수 있고; 그리고, 스트립들 사이의 절연층은 스트립들 사이의 측벽(515)에 의해 정의되는 공간을 통과해 절단 툴(제 1 절단 절차에 이용된 툴보다 다소 폭이 좁음)을 통과시킴으로써 제거될 수 있다.
제 2 웨이퍼 절단 절차를 수행하기 전 유리하게 이루어질 수도 있는 다이 준비 절차의 그 밖의 다른 예시들도 의도된다. 이러한 것들에는, 예를 들어, 스크린 프린팅(screen printin)에 의해 다이 인터커넥트 패드 상에 범프의 매스(mass) 형성하기; 또는 인터커넥트 패드 상에 UBM(under bump metallization) 형성하기가 포함된다.
그 이후, 다이의 개별화가 제 2 절단 절차에서 완료되며, 이러한 제 2 절단 절차에서, 다이 사이의 제2의 스트리트 세트를 따라 남아 있는 웨이퍼 물질을 (어레이의 전면 또는 배면으로부터) 제거하기 위하여 웨이퍼가 절단된다. 개별화된 다이의 최종 어레이가 도 6a, 6b, 6c에 도시되어 있다. 이제부터는, 측벽(67)(여기서는, 비-인터커넥트 측벽)에 의해 그리고 측벽(65)(여기서는, 인터커넥트 측벽)에 의해 다이(62)가 정의된다. 지지부(69)의 영역(63) 및 지지부(69)의 영역(61)이 다이(62) 사이의 제2의 스트리트 세트에서 노출된다. 개별화된 다이가 어레이에서 추가로 처리될 수 있고, 또는 지지부로부터 제거되어 픽-앤드-플레이스 툴(pick-and-place tool)을 이용해 조작될 수 있다.
제 1 웨이퍼 절단 전 웨이퍼 씨닝
도 7a 내지 11c는, 제 1 웨이퍼 절단 절차를 수행하기 전 웨이퍼가 전술된 다이 두께까지 씨닝되는 실시예의 과정들을 보여준다. 이러한 실시예의 과정들에는: 웨이퍼의 전면에 붙여지는 지지부(가령, 백그라인드 테이프) 위에 웨이퍼를 실장하고, 웨이퍼를 원하는 다이 두께까지 씨닝하는 단계(도 7a, 7b, 7c); 씨닝된 웨이퍼의 배면에 붙여지는 지지부(가령, 다이싱 테이프) 위에 씨닝된 웨이퍼를 실장하고, 씨닝된 웨이퍼의 전면이 드러나도록 백그라인딩 테이프를 제거하는 단계(도 8a, 8b, 8c); 제1의 스트리트 세트(여기서는, N-S 스트리트)를 관통하여 지지부까지(그리고, 약간 지지부 내부까지)의 절단(즉, 최소한 다이 두께(d)만큼의 깊이(s1)까지의 절단)을 포함하는 제 1 절단 절차를 수행하고(도 9a, 9b, 9c), (선택 사항으로서) 다이(두께 d)보다 얕은(그리고, 다이보다 상당히 얕은) 깊이(s2)까지 웨이퍼 안쪽으로 절단하는 단계(도 10a, 10b, 10c)를 포함한다. 이러한 과정의 결과, 제1의 스트리트 세트(N-S 스트리트)에서 제 1 절단 절차에 의해 형성되는 트렌치에 의해 서로 분리되는 스트립의 어레이가 형성되고, 여기서 각각의 스트립은 제2의 스트리트 세트에 남아 있는 웨이퍼 물질에 의해 붙어있는(또는 부분적으로 붙어있는) 다이의 행을 포함한다.
도 7a, 7b, 7c는 웨이퍼의 전면에 부착되는 지지부(79)(가령, 백그라인드 테이프) 위에 실장되고, (예를 들어 백그라인딩에 의해) 최종 다이 두께(d)까지 씨닝된 웨이퍼의 일부분(70)을 보여준다. 쏘 스트리트(11 및 13)에 의해 다이(72)가 경계 지어지며; 상기 쏘 스트리트는 절단되지 않은 웨이퍼 물질(71, 73)을 각각 포함하고 있다. 씨닝된 웨이퍼의 배면이 도 7a에 도시되고, 인터커넥트 패드(18)를 포함하는 다이(72)의 활성면이 지지부(79)를 마주본다.
도 8a, 8b, 8c는 씨닝된 웨이퍼의 배면에 부착되는 지지부(가령, 다이싱 테이프)에 씨닝된 웨이퍼를 실장하고, 씨닝된 웨이퍼의 전면이 드러나도록 백그라인딩 테이프를 제거한 결과를 보여준다.
도 9a, 9b, 9c, 10a, 10b, 및 10c는 제 1 웨이퍼 절단 절차의 결과를 보여주고, 이러한 제 1 웨이퍼 절단 절차에서, 제1의 스트리트 세트를 따라 (예를 들어 다이싱 쏘를 이용한 절단에 의해) 웨이퍼가 절단되고, 선택 사항으로서, 제2의 스트리트 세트를 따라 웨이퍼가 절단된다. 도 9a, 9b, 9c는 최소한 최종 다이 두께(d)만큼의 깊이(s1)로 웨이퍼의 전면에서 병렬 트렌치(91)를 형성하기 위하여, 제1의 스트리트 세트(11)(여기서는, N-S 스트리트라 칭함)를 따라서 행한 절단의 결과를 도시한다. 웨이퍼가 최종 다이 두께(d)까지 이미 씨닝되었기 때문에, 트렌치가 웨이퍼를 통과해 지지부(79)까지 또는 지지부(79) 내부까지 뻗어 있다. 트렌치는 측벽(95)에 의해 정의되는 스트립을 정의하고, 각각의 스트립은 연결된 다이(92)의 행(94)을 포함한다. 이러한 과정에서, 스트립이 서로 분리되고, 다이(92)는 스트리트(13)에 남아 있는 웨이퍼 물질에 의해 완전히 연결된다.
도 10a, 10b, 10c는 최종 다이 두께(d)보다 얕은 웨이퍼의 두께(s2)로 웨이퍼의 전면에서 병렬 트렌치(103)를 형성하기 위하여, 제2의 스트리트 세트(13)(여기서는, E-W 스트리트라 칭함)를 따라서 행한 절단(선택 사항)의 결과를 도시한다. 제2의 스트리트 세트를 따라서 한 섈로우 컷의 깊이가 최종 다이 두께보다 훨씬 얕을 수 있고, 일부 경우에서는 섈로우 컷이 거의 0일 수 있다. 최소한, 섈로우 컷은 다이(102)의 비-인터커넥트 다이 에지를 정의하고, 다이 비-인터커넥트 부분 벽(107)을 정의할 수도 있다.
위에서 언급된 바와 같이, 제 1 웨이퍼 절단 절차가 여러 과정들로 수행될 수 있고; 하나의 과정("제 1 과정")에서, 제1의 스트리트 세트를 따라 최소한 다이 두께만큼의 깊이까지 웨이퍼가 절단되고, 또 다른 과정(선택 사항인 "제 2 과정")에서, 제2의 스트리트 세트를 따라 다이 두께보다 얕은 깊이까지 웨이퍼가 절단된다. 제 1 웨이퍼 절단 절차의 위 두 과정이 수행되는 경우, 이들은 임의의 순서로 수행될 수 있는데; 즉, 선택 사항인 제 2 과정이 제 1 과정 전에 수행될 수도 있고, 또는 제 1 과정이 선택 사항인 제 2 과정 전에 수행될 수도 있으며; 하나의 스트리트 세트를 따라서 한 절단이 그 밖의 다른 하나의 스트리트 세트를 따라서 한 절단 전에 모두 완료되는 것은 아니다. 그리고, 위에서 언급된 바와 같이, 제 2 과정이 생략될 수도 있다.
더 얕은 트렌치를 형성하기 위하여 선택 사항인 절단이 수행되든지 수행되지 않든지, 위에서 기술된 바와 같이, 어레이의 노출 부분에서 지금부터 다이 준비 절차가 수행될 수 있고; 특히, 예를 들어, 다양한 절차들 중 임의의 절차가 다이의 전면 상의 피쳐(가령, 인터커넥트 패드)에서 수행될 수 있고, 및/또는 다양한 절차들 중 임의의 절차가 측벽에서 또는 스트립들 사이의 공간에서 수행될 수 있다. 예시들이 위에 주어져 있다.
다이 준비 절차를 뒤따라, 제2의 스트리트 세트(여기서는, E-W 스트리트)에서 웨이퍼를 관통해 최소한 다이 두께(d)만큼의 깊이(s3)까지 절단함으로써 다이가 개별화될 수 있다(도 11a, 11b, 11c). 웨이퍼가 최종 다이 두께(d)까지 이미 씨닝되었기 때문에, 도면부호(113)에서 보이는 바와 같이, 트렌치가 웨이퍼를 통과해 지지부(79)까지 또는 지지부(79) 내부까지 뻗어 있다. 개별화된 다이(112)가 어레이에서 추가로 처리될 수 있고, 또는 지지부로부터 제거되어 픽-앤드-플레이스 툴을 이용해 조작될 수 있다.
이전 예시들에서, 다이가 활성 영역의 맞은편 두 에지를 따라 행으로 배열된 인터커넥트 패드를 갖는데; 즉, 각각의 다이가 두 개의 맞은편 인터커넥트 에지를 가진다. 그 밖의 다른 실시예에서, 다이가 오직 하나의 에지만을 따라 배열되는 인터커넥트 패드를 가질 수 있는데; 즉, 각각의 다이가 오직 하나의 인터커넥트 에지만을 가질 수 있다. 또는, 그 밖의 다른 실시예에서, 다이가 두 개의 인접한 에지를 따라 배열되는 인터커넥트 패드를 가질 수 있는데; 즉, 각각의 다이가 다이의 코너에서 만나는 두 개의 인터커넥트 패드를 가질 수 있다. 제공되는 바와 같이 이러한 방식으로 패드가 웨이퍼에 위치될 수 있고(즉, 원래의 다이 패드가 적절하게 주변 패드로 배열될 수 있음); 또는 제공되는 바와 같이 재라우팅 회로(rerouting circuitry)가 웨이퍼 상의 패드를 원하는 주변 인터커넥트 위치로 연결할 수 있다.
도 15a는 웨이퍼의 일부분(150)을 도시하고, 이러한 웨이퍼 부분 위에 각각의 다이가 하나의 인터커넥트 에지를 가진다. 다이의 활성 에지가 한 방향으로 평행하게 나아가는 쏘 스트리트(151, 151'))와, 상기 쏘 스트리트(151, 151')와 수직인 또 다른 방향으로 평행하게 나아가는 쏘 스트리트(153)에 의해 경계가 지어진다. 스트리트(151, 151')를 편의상 "N-S 스트리트"라 칭할 수 있고, 스트리트(153)를 편의상 "E-W 스트리트"라 칭할 수 있다. 인터커넥트 패드(158)가 각각의 다이(152)의 활성 영역의 에지를 따라 행(156)으로 배열되어, 인터커넥트 에지(155)를 형성하고; 인터커넥트 에지(158')가 각각의 다이(152)의 활성 영역의 에지를 따라 행(156')으로 배열되어, 인터커넥트 에지(155')를 형성한다. 이번 예시에서, 이웃하는 다이(152, 152')의 각자의 인터커넥트 에지가 마주보는 방향으로 마주하여 있고; 따라서, 스트리트(151')는 인터커넥트 에지(155')와 양 측면을 마주하고 있고, 스트리트(151, 153)는 비-인터커넥트 에지와 마주하고 있다.
이러한 배열에서, 제 1 절단 절차가 스트리트(151')에서 수행될 수 있고, 번갈아 있는 평행 스트리트(151)는 절단되지 않고 남아 있다. 이전 예시에서 사용된 용어에서, 스트리트(151')가 제1의 스트리트 세트를 구성하고, 나머지 스트리트가 제2의 스트리트 세트를 구성한다. 그 결과가 도 15b에 도시되어 있다. 이전 예시들에서와 같이, 제 1 절단 절차에서 웨이퍼의 전면에 최종 다이 두께보다 큰 깊이까지 평행한 트렌치가 형성된다. 인터커넥트 측벽(159)에 의해 정의되는 트렌치가 스트립(157)을 정의하고, 각각의 스트립이 연결된 두 행의 다이(152, 152')를 포함한다. 제 1 절단 절차 전에 웨이퍼가 씨닝되는 실시예에서, 트렌치가 씨닝된 웨이퍼를 관통하여 웨이퍼 지지부까지(그리고, 어느 정도는 웨이퍼 지지부 내부로까지) 통과하고, 제 1 절단 절차로 인해 완전히 분리된 병렬 스트립의 어레이가 형성된다. 제 1 절단 절차가 웨이퍼 씨닝보다 선행하는 실시예에서, 씨닝 결과 완전히 분리된 평행 스트립(157)의 어레이가 형성된다. 연결된 두 행의 다이를 갖는 스트립은 오직 연결된 하나의 행의 다이만을 갖는 스트립보다 더 넓고, 따라서 지지부와 접촉하는 면적이 더 크다. 지지부와 접촉하는 더 넓은 면적을 갖는 스트립은 어레이 상의 후속 동작 동안 시프트될 가능성이 더 적을 수 있다.
제 1 절단 절차가 이러한 과정으로 완료될 수 있고; 또는, 이전 예시에서와 같이, 선택 사항으로서 섈로우 컷이 나머지 스트리트들 중 일부를 따라 또는 나머지 스트리트들 전부를 따라 이루어질 수 있다. 나머지 스트리트들을 따라 남아 있는 웨이퍼 물질을 제거하기 위하여, 제 2 절단 절차를 수행함으로써 다이 개별화가 이루어진다.
도 16a는 웨이퍼의 일부분(160)을 보여주며, 이러한 웨이퍼 부분 위에 각각의 다이가 두 개의 인접한 인터커넥트 에지를 갖는데, 즉, 두 에지가 각각의 다이의 코너에서 만난다. 다이의 활성 영역이 한 방향으로 평행하게 나아가는 쏘 스트리트(161, 161')와, 상기 쏘 스트리트(161, 161')와 수직인 또 다른 방향으로 평행하게 나아가는 쏘 스트리트(163, 163')에 의해 경계가 지어진다. 스트리트(161, 161')를 편의상 "N-S 스트리트"라 칭할 수 있고, 스트리트(163, 163')를 편의상 "E-W 스트리트"라 칭할 수 있다. 인터커넥트 패드(168)가 각각의 다이(162, 162")의 활성 영역의 에지를 따라 행(166)으로 배열되어 인터커넥트 에지(165)를 형성하고; 이와 유사하게, 인터커넥트 패드가 각각의 다이(162', 162'")의 활성 영역의 에지를 따라 행(166')으로 배열되어 인터커넥트 에지(165')를 형성한다. 인터커넥트 패드(178)가 각각의 다이(162, 162')의 활성 영역의 에지를 따라 행(176)으로 배열되어 인터커넥트 에지(175)를 형성하고; 이와 유사하게, 인터커넥트 패드가 각각의 다이(162", 162'")의 활성 영역의 에지를 따라 행(176')으로 배열되어 인터커넥트 에지(175')를 형성한다. 도면이 도시하는 바와 같이, 각각의 에지가 N-S 스트리트(161')를 마주하는 인터커넥트 에지와 E-W 스트리트(163')를 마주하는 인터커넥트 에지를 가진다. 이러한 예시에서, 이웃하는 다이(162, 162')의 각자의 인터커넥트 에지(165, 165')가 맞은편 방향으로 마주하고, 이웃하는 다이(162, 162")의 각자의 인터커넥트 에지(175, 175')가 맞은편 방향으로 마주하며; 따라서, 스트리트(161', 163')가 인터커넥트 에지와 양 측면을 마주하고, 스트리트(161 및 163)가 비-인터커넥트 에지와 마주한다.
이러한 배열에서, 제 1 절단 절차가 스트리트(161', 163')에서 수행될 수 있고, 번갈아 있는 평행한 스트리트(161, 163) 각각이 절단되지 않은 상태로 남아 있거나 오직 부분적으로만 절단된다. 이전 예시들에서 사용된 용어에서, 스트리트(161', 163')가 제1의 스트리트 세트를 구성하고, 나머지 스트리트들이 제2의 스트리트 세트를 구성한다. 그 결과가 도 16b에 도시되어 있다. 이전 예시에서와 같이, 제 1 절단 절차가 웨이퍼의 전면에서 최종 다이 두께보다 깊은 두께로 수직 방향의 병렬 트렌치를 형성한다. 인터커넥트 측벽(165, 165' 및 175, 175')에 의해 정의되는 트렌치가 블록(167)을 정의하고, 각각의 블록은 네 개의 연결된 다이(162, 162', 162", 162'")를 포함한다. 제 1 절단 절차 전에 웨이퍼가 씨닝되는 실시예에서, 트렌치가 씨닝된 웨이퍼를 관통해 웨이퍼 지지부까지(그리고, 어느 정도는 웨이퍼 지지부 내부까지) 통과하며, 제 1 절단 절차로 인해 완전히 분리된 블록의 어레이가 형성된다. 제 1 절단 절차가 웨이퍼 씨닝에 선행하는 실시예에서, 씨닝으로 인해 완전히 분리된 블록(167)이 형성된다. 네 개의 연결된 다이를 갖는 블록이 단일 다이보다 지지부와 접촉하는 면적이 더 크고, 지지부와 접촉하는 더 큰 면적을 갖는 블록이 어레이 상에서 후속 동작 동안 시프트될 가능성이 더 적을 수 있다.
제 1 절단 절차가 이러한 과정으로 완료될 수 있고; 또는, 이전 예시에서와 같이, 선택 사항으로서 섈로우 컷이 나머지 스트리트들 중 일부를 따라 또는 나머지 스트리트들 중 전부를 따라 이루어질 수 있다. 나머지 스트리트들을 따라 남아 있는 웨이퍼 물질을 제거하기 위하여, 제 2 절단 절차를 수행함으로써 다이 개별화가 이루어진다.
예시: 웨이퍼 씨닝 전 먼저 웨이퍼 절단; 코팅된 다이 표면 및 다이 부착 필름
이하의 예시는 다이 분리 공정의 세부적 단계들을 도시하며, 이러한 다이 분리 공정에서, 일부 다이 표면 또는 모든 다이 표면이 전기적으로 절연성인 폴리머 코팅을 갖고, 다이에 다이 부착 필름이 제공된다.
다이 분리 공정이 반도체 웨이퍼에서 시작되며, 반도체 웨이퍼는 쏘 스트리트에 의해 경계가 지어진 활성 다이 영역을 정의하는 반도체 회로를 갖는다. 각각의 다이 영역은 최소한 하나의 에지("인터커넥트 에지")를 따라 위치되는 인터커넥트 패드를 갖는다. 제작 공정으로부터 제공된 웨이퍼에 인터커넥트 패드가 이처럼 위치될 수도 있고; 또는, 본래의 다이 패드를 하나 이상의 인터커넥트 에지를 따라 위치되는 인터커넥트 패드에 연결하기 위하여, 제공된 웨이퍼 상에 재라우팅 회로가 형성될 수도 있다. 예를 들어, 제공된 웨이퍼의 다이가 중심 패드 다이일 수 있고, 또는, 제공된 웨이퍼의 다이가 주변 패드 다이인 경우, 패드가 마지막 이용을 위해 적절하게 배열되지 않을 수 있는데; 패드가 원하는 인터커넥트 에지에 위치되지 않을 수도 있고; 또는 패드들이 원하는 인터커넥트 기법에 있어서 서로 너무 가깝게 위치될 수도 있다.
그 후, 웨이퍼가 제 1 절단 절차를 거친다. 위에서 약술된 바와 같이, 제 1 절단 절차는 제 1 부분을 포함하고, 이러한 제 1 부분에서, 인터커넥트 다이 에지와 마주하는 제1의 스트리트 세트에서 웨이퍼의 전면으로부터 최소한 최종 다이 두께만큼의 깊이까지 절단이 이루어진다. 절단 파라미터(특히, 절단 폭 및 절단 깊이) 선택을 어느 정도 신경쓰는 것이 유리할 수 있다.
일반적으로, 쏘 커프(saw kerf)가 스트리트 폭보다 좁아야 한다. 절단 폭은 공정 파라미터이고, 최종 다이 에지에 가까운 다이 패드를 갖는 것이 바람직한 경우, 절단은 최대한 넓게 이루어져야 하나, 절단이 다이 에지에서의 다이 밀봉(die seal)에 손상을 가할 수 있을 정도로 넓어서는 안된다. 스트리트 폭은 설명서에 의해 또는 직접 측정에 의해 결정되고, 더 좁은 쏘 블레이드(saw blade)가 선택되며; 하나의 표준 규칙을 따라, 블레이드 폭이 스트리트 폭보다 좁게 약 35um인 것이 바람직하고, 스트리트 폭의 절반과 대략 동일한 것이 바람직하며, 스트리트 폭의 절반보다 일반적으로 더 큰 것이 바람직하다. 예를 들어, 80um의 스트리트 폭에 있어서, 최소한 40um 및 50um 이하인 절단 폭을 제공하는 블레이드가 선택되고; 40-50um 범위의 절단 폭(공칭, 45um 폭)을 제공하는 "DF" 블레이드가 이러한 요구사항에 적합할 수 있다.
위에서 언급된 바와 같이, 제1의 스트리트 세트에서의 절단으로 형성된 트렌치가 충분히 깊어서, 후속 웨이퍼 씨닝 공정으로 스트립 또는 연결된 다이의 블록이 완전히 분리되어야 하는데; 즉, 절단 깊이가 최종 다이 두께만큼 깊어야 한다. 종래의 "그라인딩-전-다이싱(dice-before-grind)" 다이 개별화 공정에서, 통상적으로 최종 다이 두께보다 두꺼운 약 50um 깊이까지 절단이 이루어지는데; 즉, 50um 두께 다이에 있어서, 웨이퍼에서 약 100um(50um "오버컷(overcut)")의 깊이까지 절단이 이루어질 것이다. 이러한 종래의 절단에 있어서, 트렌치와 마주친 이후로 웨이퍼의 50um 만큼을 관통해 백그라인딩이 계속된다. 씨닝 절차 동안 백그라인딩 툴이 웨이퍼에 응력(stress)을 가하고, 백그라인딩 동안 트렌치(또는, 트렌치들 중 일부)와 마주치자마자, 이러한 응력은 다이 블록의 분리된 스트립이 정렬을 벗어나도록 하게 하는 경향이 있을 수 있다. 따라서, 모든 트렌치와 마주쳐서 스트립 또는 블록 모두의 분리에 요구되는 최소치에 가깝게 백그라인딩 시간을 제한하는 것이 유리할 수 있고, 모든 트렌치와 마주친 이후에 연마되어야 하는 웨이퍼 물질의 양을 제한하는 것이 유리할 수 있다. 이는, 절단 깊이를 최종 다이 두께에 가깝게 제한함으로써, 즉 오버컷(overcut)을 제한함으로써, 본 발명에 따라 이루어질 수 있다. 실제적 컷의 임의의 변화 및 백그라인딩 이후 웨이퍼의 두께의 임의의 변화를 수용하기 위하여, 절단 깊이가 최종 다이 두께를 오직 소량만큼만 초과해야 한다. 이는, 다이 두께보다 오직 약간만 더 깊은(가령, 15um) 목표 깊이까지 절단하도록 다이싱 쏘(dicing saw)를 프로그래밍함으로써 이루어질 수 있다. 예를 들어, 약 50um의 원하는 다이 두께에 있어서, 쏘가 약 65um(15um 오버컷) 깊이까지 절단하도록 설정될 수 있다.
절단 높이는 다양한 방식들 중 임의의 방식으로 조정될 수 있다. 종래의 접근에서, 절단 테이블 위의 특정 높이까지 절단하도록 쏘가 설정된다. 웨이퍼와 다이싱 테이프의 전체 두께에서 원하는 절단 깊이를 제함으로써 절단 높이가 결정된다. 그 후, 절단 높이까지 절단하도록 쏘가 설정된다. 예를 들어, 종래의 접근에서, 웨이퍼가 약 760um의 두께를 갖고 약 110um 두께를 갖는 다이싱 테이프 위에 실장되는 경우, 웨이퍼와 테이프의 총 두께가 870um이고; 50um의 원하는 다이 두께 및 원하는 50um 오버컷에 있어서, 절단 테이블 위의 770um로 블레이드 높이가 프로그래밍된다. 더 큰 두께의 변화를 보상하기 위하여, 절단 높이가 절단 테이블에 맞추어 조정될 때 통상적으로 50um 오버컷이 요구되고; 이러한 종래의 접근을 이용하여 15um 오버컷이 확실하게 성취되지 않을 수도 있다.
선호될 수 있는 대안적 접근에서, 절단 깊이가 절단 테이블 보다는 웨이퍼의 전면으로부터 조정된다. 이러한 능력은 예를 들어 Disco Corporation(일본)에 의해 만들어진 프로그래밍 가능한 쏘에서 제공될 수 있다. 하나의 접근에서, 웨이퍼가 절단 테이블 위에 놓이고, 웨이퍼의 에지 근처에서 테스트 절단이 이루어진다. 예를 들어 Keyence Corporation(일본)에 의해 만들어진 것과 같은 비접촉식 디바이스를 이용하여 테스트 절단의 깊이를 측정하여, 장치를 교정할 수 있다. 그 후, 웨이퍼 전면 표면 아래로 원하는 깊이까지 절단하도록 쏘가 프로그래밍된다. 제 1 절단 절차 동안 다양한 간격으로 (예를 들어, 각각의 스트리트를 따라서 행해지는 절단의 완료에 뒤따르는 빈도수로) 재교정할 수 있도록 장치가 프로그래밍될 수 있다.
위에서 기술된 바와 같이, 인터커넥트 에지와 마주하는 스트리트를 따라 행해진 절단에 의해 형성되는 트랜치가 인터커넥트 에지에 인접한 인터커넥트 측벽을 정의하고, 상기 인터커넥트 에지를 따라 다이 패드가 배열된다. 따라서, 다이의 전면, 인터커넥트 에지, 및 측벽이 추가적 처리를 위해 이용 가능하도록 이루어진다.
선택 사항으로서, 위에서 약술된 바와 같이, 제 1 절단 절차의 제 2 부분이 수행되어, 인터커넥트 에지와 마주하지 않는 스트리트를 따라 행해지는 절단이 최종 다이 두께보다 얕은 깊이까지 이루어지도록 구성할 수 있다. 약 15um 깊이의 섈로우 트렌치가 적합할 수 있다. 이러한 절차가 행해지는 경우, 더 얕은 최종 트렌치가 비-인터커넥트 에지와 부분적인 비-인터커넥트 측벽을 정의하고, 따라서 이들이 추가적 처리를 위해 추가적으로 이용 가능하도록 이루어진다.
본 발명에 따라 다이가 제 1 절단 절차에 의해 개별화되지 않기 때문에, 제 1 절단 절차에 앞서 다이싱 테이프 위에 웨이퍼를 실장할 필요가 없을 수 있다. 다른 한편으로, 다이싱 테이프가 후속 처리 동안 웨이퍼 어레이의 배면을 보호할 수 있다. 다이싱 테이프가 요구되는 경우, 제 1 절단 절차를 수행하기 전에, 웨이퍼가 다이싱 테이프 위에 실장되고, 다이싱 테이프가 필름 프레임(가령, 다이싱 링) 위에 실장된다. 제 1 절단 절차에 뒤이어, 웨이퍼의 배면에 다이싱 테이프를 남기면서 필름 프레임에서 웨이퍼를 떼어내기 위하여, 웨이퍼의 외부 에지와 프레임의 내부 에지 사이에서 다이싱 테이프가 절단된다.
제 1 절단 절차가 완료된 이후, 제 1 절단 절차에 의해 웨이퍼에 노출된 피쳐가 다이 준비 절차의 대상이 될 수 있다. 이러한 예시에서, 부분적으로 절단된 웨이퍼의 노출 표면 전부에 파릴렌(parylene) 코팅제가 도포된다.
표준 파릴렌 공정이 이용된다. 부분적으로 절단된 웨이퍼가 (예를 들어, 산소 플라스마를 이용하여) 플라스마 세정될 수 있고, 표면에 대한 파릴렌의 양호한 점착성을 보장하기 위하여 점착성 촉진제(adhesion promoter)가 가해질 수 있다. 적합한 점착성 촉진제로는, 예를 들어, 다양한 "실란" 점착성 촉진제들 중 임의의 것; 즉, "Silquest"의 이름으로(가령, "Silquest A-174") 시중에서 거래되는 것과 같은 메타그릴옥시 실란(methacryloxy silane)이 포함된다. 바람직하게는 테이프(가령, 다이싱 테이프)에 의해 보호되는 배면을 갖는 부분적으로 절단된 웨이퍼가 파릴렌 챔버 내에 놓이고, 전면, 더 깊은 트렌치의 벽과 플로어, 그리고 선택 사항인 더 얕은 트렌치(만약 존재하는 경우라면)의 벽과 측면을 포함함는 노출 표면들 전부에 파릴렌이 증착된다. 파릴렌 증착 공정으로 인해, 노출 표면들 전부에 일반적으로 균일하고 등각적인 코팅이 이루어진다. 예를 들어, 공정 시간을 제어함으로써 최종 코팅의 두께가 제어될 수 있다. 파릴렌 공정을 수행하고 연속적인 코팅(바람직하게는 핀홀(pinholl)이 없는 코팅)이 제공될 수 있다. 다양한 예시에서, 다양한 파릴렌 두께가 이용되었고; 예를 들어, 약 2.5um 두께를 갖는 파릴렌(C)의 코팅이 충분할 수 있다. 그 밖의 다른 예시에서, 약 10um 두께의 코팅이 이용되었다.
파릴렌 증착에 뒤따라 이루어진 쏘 컷(saw cut)에 의해 더 두꺼운 파릴렌 코팅(가령, 10um)이 찢길 수 있다. 다이 에지 근처의 코팅이 찢김으로써 파릴렌의 방어적 가치(protective value)가 떨어질 수 있다. 트렌치의 플로어에서의 찢김은 유해 효과를 가지지 않을 수도 있고, 따라서, 이렇게 더 두꺼운 파릴렌 코팅이 이용되는 경우, 더 얕은 트렌치를 형성하기 위한 절단이 유리할 수도 있다. 다른 한편으로는, 더 얇은 파릴렌 코팅(가령, 2.5um)이 쏘 컷에 의해 찢길 가능성이 더 낮고, 더 얇은 파릴렌 코팅이 이용되는 경우, 제 1 절단 절차의 제 2 과정이 불필요할 수도 있다.
위에서 언급된 바와 같이, 파릴렌 공정에 의해 모든 노출 표면에 파릴렌이 증착되고, 파릴렌 프리커서 분자가 매우 얇은 공간을 침입해 들어갈 수 있다. 웨이퍼의 배면 상의 파릴렌은, 그라인딩 휠(grinding wheel)을 로딩하는 것에 의한 뒤이은 백그라인딩 공정을 방해할 수 있다. 따라서, 어떠한 파릴렌도 웨이퍼의 배면에 형성되지 않도록 (예를 들어, 파릴렌 공정이 완료될 때까지 테이프를 제 위치에 남겨둠으로써) 웨이퍼의 배면을 보호하는 것이 유리할 수 있다. 파릴렌 공정이 완료된 후에, 다이싱 테이프(만일 존재하는 경우라면)가 웨이퍼의 배면으로부터 제거될 수 있다.
하나 이상의 추가적인 다이 준비 절차가 수행될 수 있다. 특히, 이번 예시에서와 같이, 인터커넥트 패드가 부분적으로 절단된 웨이퍼의 모든 노출 표면 상의 파릴렌 코팅에 의해 가려져 있는 경우, 다이의 전기적 인터커넥션이 이루어질 인터커넥트 패드가 노출되어야 한다. 패드를 노출시키기에 특히 적합한 기법은 레이저 어블레이션(laser ablation)이며, 이러한 레이저 어블레이션은 다이가 개별화되기 전에 웨이퍼 어레이 과정에서 수행되어, 다이가 시프트되지 않고 다이(그리고, 패드)가 적절하게 정렬되도록 하는 것이 유리할 수 있다. 레이저 장치가 설치되어 정렬될 수 있고, 그 후 패드에서 패드로 그리고 다이에서 다이로 로봇식으로 나아갈 수 있다.
다이 준비 절차에 뒤이어, 예를 들어, 선택된 그라인딩 휠(컵, 디스크)을 이용하여 백그라인딩을 함으로써 웨이퍼 씨닝 절차가 실시될 수 있다. (이번 예시에서, 파릴렌으로 코팅된) 웨이퍼의 전면에 테이프를 부착함으로써 그라인딩 테이프 위에 웨이퍼가 실장된다. 일단 다이싱 테이프(이용된 경우)가 제거되었으면, 웨이퍼의 배면이 백그라인딩을 위해 노출된다.
백그라인딩을 위한 특정 프로토콜을 따르는 것이 유리할 수 있다. 이번 예시에서 프로토콜은 씨닝 동작 동안 웨이퍼와 웨이퍼 어레이에 대한 그라인딩 휠의 기계적 충격을 최소화하도록, 스트립 또는 블록 또는 다이의 시프트를 최소화하도록, 그리고 웨이퍼를 통과하는 응력을 최소화하도록 지시된다. 여러 과정들로 씨닝 절차를 수행하는 것이 유리할 수 있는데; 이번 예시에서, 제 1 과정에서 거친(coarse) 그라인딩 휠(가령, 320 그릿(grit))을 이용하고; 제 2 과정에서 좀 더 양호한 유리질로 된(vitrified) 그라인딩 휠(가령, 유리질로 된 4800 그릿)을 이용하고' 제 2 과정에서 연마 휠(polishing wheel)을 이용한다. 유리질로 된 (유리질 무기 섬유) 휠은 예를 들어 Disco Corporation(일본)으로부터 구입 가능하다. 기계적 충격이 유리질로 된 휠의 이용에 의해 감소되는 때, 제 2 과정 동안 다이의 스트립 또는 블록의 분리가 발생한다.
이번 예시에서, 씨닝된 웨이퍼의 연마된 배면에 다이 부착 필름이 도포된다. 바람직한 다이 부착 필름으로는, 예를 들어 Hitachi(가령, FH 900)로부터 또는 Nitto(가령, EM 500, EM 700)로부터 구입 가능한 필름이 포함되고, 이러한 필름은, 웨이퍼 어레이에 대한 신뢰할 수 있는 부착성을 보장하고, 특히 전면으로부터 그라인딩 테이프를 제거하는 동안 다이 시프트를 최소화하기 위한 시간(예를 들어, 약 4시간 이상) 동안 "고정(set)"되도록 허용될 수 있다.
일단 다이 부착 필름이 충분히 고정(set)되어 있었던 경우, 이를 벗겨냄으로써 그라인딩 테이프가 제거된다. 종래의 그라인딩 테이프 제거에서, 코너에서 코너 방향으로(예를 들어, 다이 에지에 관하여 약 45°의 방향으로) 테이프가 벗겨진다. 이번 예시에서, 인터커넥트 에지 스트리트와 평행한 방향으로(또는, 다이 블록에 있어서, 더 긴 인터커넥트 에지에 평행한 방향으로) 테이프를 벗겨내어 테이프를 제거하여, 스트립 또는 블록에 대한 측방 응력을 최소화하는 것이 바람직하다.
그 후, 인터커넥트 에지와 마주하는 딥 트렌치에서 다이 부착 필름이 절단된다. 어레이 시프트가 최소화되었기 때문에, 다이를 손상시키거나 인터커넥트 다이 측벽 상의 파릴렌 필름(존재하는 경우)을 손상시키지 않고 다이 부착 필름 절단이 확실히 이루어질 수 있다. 이러한 절단을 위하여 쏘가 사용되는 경우, 상기 쏘는 다이 또는 인터커넥트 측벽 상의 파릴렌 필름(존재하는 경우)에 충격을 가하지 않도록 충분히 좁아야 한다. 이해될 수 있는 바와 같이, 더 두꺼운 파릴렌 필름은 스트리트 폭의 더 큰 부분을 점유할 것이고, 이는 더 얇은 쏘를 요구할 것이다. 또한, 다이 부착 필름 절단을 위하여 쏘의 제어를 정교화하는 것이 유리할 수 있다. 종래의 쏘잉 절차에서, 제 1 절단을 위해 쏘가 정렬되고, 그 후, 특정된 스텝 간격 상의 적절한 정렬에 의지하여, 스트리트에서 스트리트까지 웨이퍼를 가로질러 쏘가 나아간다. 제 1 정교화(refinement)에서, 각각의 스트리트와 관련된 기준점을 이용하여 스트리드들 중 선택된 것에서 또는 스트리트들 모두에서의 절단 전에 쏘가 재정렬/재교정될 수 있다. 또 다른 정교화에서, 다수의 측정이 스트리스 내에서 또는 스트리트 상에서 이루어질 수 있고, 스트리트를 위한 최적의 쏘 경로를 결정하기 위하여 데이터가 통계적으로 처리될 수 있다.
그 후, 인터커넥트 다이 에지와 마주하지 않는 스트리트에 남아 있는 웨이퍼 물질을 절단하고 이들 스트리트 아래의 다이 부착 필름을 절단하기 위하여, 제 2 웨이퍼 절단 절차가 수행되고, 이로써 개별화된 다이가 형성된다. 개별화된 다이 어레이가 이제는 추가적 처리를 위해 준비되며, 추가적 처리에는 예를 들어 픽-앤드-플레이스 툴을 이용한 제거 및 배치가 포함된다.
위에서 언급된 바와 같이, 위에서 기술된 바대로 개별화된 다이가 적층될 수 있고, 이러한 다이가 다이-대-다이로 전기적으로 연결되어 전기적으로 연결된 적층형 다이 조립체를 형성할 수 있다. 그리고, 위에서 언급된 바와 같이, 위에서 기술된 바대로 개별화된 다이 또는 다이의 스택이 (예를 들어, 기판 또는 회로 기판에서)밑에 놓인 회로에 전기적으로 연결될 수 있다. 이해될 수 있는 바와 같이, (예를 들어 적층형 다이 조립체에서) 다른 다이 패드에 연결되거나 밑에 놓인 회로 상의 본딩 자리(bond site)에 연결되는, 각자의 다이 상의 다양한 패드가 노출되어 전기적 접촉부를 형성할 수 있다. 이전에 형성된 패시베이션 층이 패드 위로부터 또는 연결될 본딩 자리로부터 제거된 경우, 패시베이션의 선택적 제거가 개별화를 뒤따라, 다이의 적층을 뒤따라, 또는 다이 또는 지지부 위의 다이의 스택의 실장을 뒤따라 수행될 수 있다. 선택된 패드 또는 자리(site) 위의 패시베이션 층의 선택적 제거를 위한 적절한 기법으로는, 예를 들어, 레이저 어블레이션이 포함된다.
그 밖의 다른 실시예들도 청구항 내에 있다.

Claims (24)

  1. 개별화된 반도체 다이(singulated semiconductor die)를 준비(preperation)하기 위한 방법으로서, 상기 방법은,
    반도체 칩 활성 영역(active region)이 형성되어 있는 전면(font side)을 갖는 웨이퍼를 제공하는 단계 - 상기 활성 영역은 쏘 스트리트(saw street)에 의해 경계가 지어지고, 상기 활성 영역은 인터커넥트 에지(interconnect edge)를 따르는 인터커넥트 마진(interconnect margin)에 배열되는 인터커넥트 패드를 가지며, 상기 웨이퍼는 지정 다이 두께보다 큰 두께를 가짐 - ,
    제 1 스트리트 세트를 따라, 상기 전면에서부터 적어도 상기 지정 다이 두께만큼의 깊이까지 절단이 이뤄지는 제 1 웨이퍼 절단 절차를 수행하는 단계,
    다이 준비 절차를 수행하는 단계,
    상기 지정 다이 두께까지 웨이퍼를 씨닝(thinning)처리하는 단계, 및
    제 2 스트리트 세트를 따라, 웨이퍼를 완전히 관통하는 제 2 웨이퍼 절단 절차를 수행하는 단계
    를 포함하는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  2. 제1항에 있어서, 상기 제 1 웨이퍼 절단 절차는 제 2 스트리트 세트를 따라 상기 지정 다이 두께보다 얕은 깊이까지 절단을 하는 단계를 더 포함하는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  3. 제2항에 있어서, 제 1 웨이퍼 절단 절차는 다이 에지 및 다이 측벽을 형성하는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  4. 제1항에 있어서,
    상기 제 1 웨이퍼 절단 절차가 다이 에지 및 다이 측벽을 형성함,
    상기 제 1 스트리트 세트는 인터커넥트 다이 에지와 마주하는 스트리트들을 포함,
    상기 제 1 웨이퍼 절단 절차는 인터커넥트 에지와 인터커넥트 측벽을 형성함,
    중 적어도 한 가지인 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  5. 제4항에 있어서, 상기 제 1 스트리트 세트는 인터커넥트 다이 에지와 마주하는 스트리트들을 포함하고, 제 1 웨이퍼 절단 절차는 인터커넥트 에지 및 인터커넥트 측벽을 정의하며, 다이 준비 절차는
    전기 절연체를 적어도 상기 인터커넥트 에지 상으로 도포하는 것,
    전기 절연체를 적어도 인터커넥트 측벽 상으로 도포하는 것, 및
    전기 절연체를 웨이퍼 표면 상으로 도포하는 것
    중 적어도 하나를 포함함을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  6. 제1항에 있어서, 웨이퍼 씨닝 처리 결과, 연결된 다이의 개별 스트립들의 어레이가 형성되거나,
    웨이퍼 씨닝 처리 결과, 연결된 다이의 개별 블록들의 어레이가 형성되는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  7. 제1항에 있어서, 전기 절연 층을 씨닝된 웨이퍼의 후면 상으로 도포하는 단계를 더 포함하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  8. 제1항에 있어서, 웨이퍼 씨닝 처리는 제 2 웨이퍼 절단 절차를 수행하기 전에 수행되거나,
    제 2 웨이퍼 절단 절차 수행이 웨이퍼 씨닝 처리보다 먼저 수행되는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  9. 개별화된 반도체 다이를 준비하기 위한 방법으로서, 상기 방법은
    반도체 칩 활성 영역이 형성되는 전면을 갖는 웨이퍼를 제공하는 단계 - 상기 활성 영역은 쏘 스트리트(saw street)에 의해 경계가 지어지고, 상기 활성 영역은 인터커넥트 에지(interconnect edge)를 따르는 인터커넥트 마진(interconnect margin)에 배열되는 인터커넥트 패드를 가짐 - ,
    상기 웨이퍼를 지정 다이 두께까지 씨닝 처리하는 단계,
    제 1 스트리트 세트를 따라, 상기 전면에서부터 적어도 상기 지정 다이 두께만큼의 깊이까지 절단이 이뤄지는 제 1 웨이퍼 절단 절차를 수행하는 단계,
    다이 준비 절차를 수행하는 단계, 및
    제 2 스트리트 세트를 따라, 씨닝 처리된 웨이퍼를 완전히 관통하는 제 2 웨이퍼 절단 절차를 수행하는 단계
    를 포함하는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  10. 제9항에 있어서,
    제 1 웨이퍼 절단 절차는 제 2 스트리트 세트를 따라 지정 다이 두께보다 얕은 깊이까지 절단하는 것을 포함함을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  11. 제9항에 있어서, 제 1 스트리트 세트는 인터커넥트 다이 에지와 마주하는 스트리트들을 포함하며, 제 1 절단 절차는 인터커넥트 에지 및 인터커넥트 측벽을 형성하는 것을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  12. 제11항에 있어서, 상기 다이 준비 절차는 전기 절연체를 적어도 인터커넥트 에지로 도포하는 것을 포함하거나,
    상기 다이 준비 절차는 전기 절연체를 적어도 인터커넥트 측벽 상으로 도포하는 것을 포함하거나,
    상기 다이 준비 절차는 전기 절연체를 웨이퍼 표면 상으로 도포하는 것을 포함함을 특징으로 하는, 개별화된 반도체 다이를 준비하기 위한 방법.
  13. 반도체 구조물로서, 상기 반도체 구조물은
    표면을 갖는 지지부,
    다이의 활성 면에 평행인 적어도 하나의 방향으로 뻗어 있는 반도체 다이의 블록(block)들 또는 행(row)들의 어레이 - 다이 블록 또는 행 각각이 지지부의 표면 위에 놓이고 서로에 대해 유지되는 위치를 가지며, 다이 블록들 또는 행들의 적어도 제 1 블록 또는 제 1 행은, 제 1 블록 또는 제 1 행의 다이의 제 1 인터커넥트 측벽과 상기 제 1 인터커넥트 측벽을 마주보는 제 2 블록 또는 제 2 행의 다이의 제 2 측벽 사이의 제 1 스트리트에서, 상기 다이 블록들 또는 행들의 제 2 블록 또는 제 2 행과 완전히 분리되며, 각각의 블록 또는 각각의 행의 다이는 제 2 스트리트 세트의 웨이퍼 물질에 의해 연결됨 - , 및
    다이의 표면에 도포되는 등각적 전기 절연성 필름(conformal electrically insulative film)
    을 포함하고, 상기 등각적 전기 절연성 필름은 다이의 활성 면을 적어도 부분적으로 덮고, 제 1 스트리트에서 다이의 인터커넥트 측벽 및 제 2 측벽을 덮고, 상기 등각적 전기 절연성 필름은 제 2 스트리트 세트 각각에서 다이를 연결하는 웨이퍼 물질을 덮는 것을 특징으로 하는, 반도체 구조물.
  14. 제13항에 있어서,
    상기 등각적 전기 절연성 필름은 파릴렌을 포함, 및
    상기 등각적 전기 절연성 필름은 각자의 다이의 인터커넥트 마진을 덮음
    중 적어도 한 가지인 것을 특징으로 하는, 반도체 구조물.
  15. 제13항에 있어서, 복수의 다이 블록 또는 행 중 한 다이의 인터커넥트 패드의 표면을 노출시키는, 등각적 전기 절연성 필름을 관통하는 개구부(opening)를 포함하는 것을 특징으로 하는, 반도체 구조물.
  16. 제13항에 있어서, 다이 블록 또는 행의 어레이가 제 2 스트리트 세트의 한 스트리트를 따라 뻗어 있는 적어도 하나의 트렌치에 의해 부분적으로 분리되며, 상기 등각적 전기 절연성 필름은 적어도 하나의 트렌치의 벽을 덮는 것을 특징으로 하는, 반도체 구조물.

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