JP2003163324A - ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置 - Google Patents

ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置

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JP2003163324A JP2001361366A JP2001361366A JP2003163324A JP 2003163324 A JP2003163324 A JP 2003163324A JP 2001361366 A JP2001361366 A JP 2001361366A JP 2001361366 A JP2001361366 A JP 2001361366A JP 2003163324 A JP2003163324 A JP 2003163324A
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semiconductor chip
unit
dimensional stacked
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Takao Yamazaki
隆雄 山崎
Naonori Orito
直典 下戸
Sakae Hojo
栄 北城
Yuzo Shimada
勇三 嶋田
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NEC Corp
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Abstract

(57)【要約】 【課題】 種々のサイズ及び／又は種類の半導体チップ
の混載が容易にできメモリ大容量化に対応可能な構成を
有しながらも、ハンドリング時の半導体チップの破損等
に起因する歩留まりの低下が回避でき、パッケージが小
型の３次元積層型半導体装置を簡便に形成できるユニッ
ト半導体装置を提供する。 【解決手段】 本ユニット半導体装置１４は、チップ電
極を有する半導体チップ１１と、一方の面でチップ電極
をマウントする配線パターン１６と、半導体チップ１１
及び配線パターン１６を一体的に覆うモールドレジン
（１２、１７）と、モールドレジンを半導体チップ１１
の外側で貫通し、一端が配線パターン１６の前記一方の
面に接触し、他端がモールドレジンから露出するビアプ
ラグ１８とを備え、配線パターン１６の他方の面がモー
ルドレジンの表面に露出している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ユニット半導体装
置及びその製造方法並びに３次元積層型半導体装置に関
し、更に詳しくは、複数段の積層構造を簡便に得ること
ができるコンパクトなユニット半導体装置、及びこのよ
うなユニット半導体装置の製造方法、並びに、このユニ
ット半導体装置を積層した３次元積層型半導体装置に関
する。
【０００２】
【従来の技術】従来の３次元積層型の半導体装置が、特
開平11-204720号公報に記載されている（第１の従来
例）。図３０は、この公報に記載の３次元積層型の半導
体装置を示す断面図である。この半導体装置では、相互
にサイズが異なる半導体チップ１０１、１０２が、フェ
ースアップでインターポーザ基板１０６上に順次に積層
されている。テープ基板１０６と半導体チップ１０１、
及び半導体チップ１０１と半導体チップ１０２が夫々、
絶縁性接着剤１０７で接着される。半導体チップ１０
１、１０２の各回路形成面の外周部に設けられた電極パ
ッドと、テープ基板１０６上の銅パターン１０４とが、
金ワイヤ１０３を介して接続される。
【０００３】テープ基板１０６の裏面には、マザーボー
ドにフリップチップ実装するためのはんだバンプ１０５
が配列される。テープ基板１０６上の半導体チップ１０
１、１０２、銅パターン１０４及び金ワイヤ１０３が封
止樹脂１０８で覆われている。このような構成の半導体
装置では、半導体チップ１０１、１０２が２段積層され
るにも拘わらず、インターポーザ基板１０６を１枚のみ
用いることで、チップサイズに近い小型パッケージが実
現できる。
【０００４】別の３次元積層型の半導体装置が、特開平
5-283608号公報に記載されている（第２の従来例）。図
３１は、この公報に記載の半導体装置を示す断面図であ
る。この半導体装置は、積層された４つのテープキャリ
アパッケージと、各テープキャリアパッケージ間に夫々
設けられたプリプレグ１１０とを有する。各テープキャ
リアパッケージは、導電バンプ１１２を介して相互に接
続された半導体チップ１０９及びフィルムキャリア１１
１を有し、各プリプレグ１１０は、中心部分に形成され
た半導体チップ収納穴１１４と、周縁部の同じ位置に形
成された穴１１５とを有する。積層したプリプレグ１１
０の穴１１５及びフィルムキャリア１１１を連続して貫
通する貫通穴に埋め込まれた導電性物質１１３により、
各半導体チップ１０９が相互に電気的に接続される。
【０００５】
【発明が解決しようとする課題】第１の従来例では、半
導体チップ１０１、１０２を複数個積層できる構造を有
するが、半導体チップ１０１、１０２は相互に導通され
ず、半導体チップ１０１、１０２が個々にインターポー
ザ基板１０６とワイヤボンディング接続されている。こ
のため、チップ回路形成面の外周部にワイヤボンディン
グのための広い空きスペースが必要になり、パッケージ
の小型化を損なう要因となっていた。
【０００６】また、下段のチップサイズを上段のチップ
サイズよりも大きくしなければならず、サイズが異なる
異種チップの３次元積層型の半導体装置しか得ることが
できなかった。更に、チップサイズが限定されることに
より、封止樹脂１０８の厚みやワイヤボンディングの高
さ等を考慮しなければならず、情報機器のパッケージ厚
み仕様の1.2mm以下を満足させるには、異種チップの積
層個数は３〜４段が限界であった。このため、上段の半
導体チップほどサイズが小さくなり、メモリ大容量化に
は不利であった。
【０００７】第２の従来例では、半導体チップ１０９を
研削した後にフィルムキャリア１１１に接続するので、
例えば５０μｍ以下に研削した場合、半導体チップ１０
９をフィルムキャリア１１１に接続するハンドリング時
に半導体チップ１０９を割ることがあり、歩留まりの低
下を招くことがあった。従って、チップ厚を薄くするこ
とが技術的に可能であっても、組立て時に必要な強度を
得るために、最小でも５０μｍの厚みが必要になる。こ
のため、３次元積層型半導体装置の薄型化には限界があ
った。
【０００８】また、第２の従来例では、フィルムキャリ
ア１１１上に半導体チップ１０９を搭載したパッケージ
を順次に積層した後、レーザで一括に穴１１５を形成し
てから、連続する穴１１５にペースト状の導電性物質１
１３を流し込み、プレス加工して３次元積層構造を得
る。このため、同種のチップやパッケージの３次元積層
型には適するものの、異種チップの積層や、異種チップ
と同種チップとを混載した３次元積層型を得ることは困
難である。更に、プリプレグ１１０やフィルムキャリア
１１１等の他の導体パターンにまで穴を形成しなければ
ならず、極めて大きなパワーを要する。このため、廉価
であるがパワーが小さい炭酸ガスレーザを用いて穴１１
５を形成することは難しく、パワーは大きいが高価なエ
キシマレーザやＵＶ−ＹＡＧレーザ等の使用を余儀なく
され、これがコストアップの要因になっていた。
【０００９】本発明は、上記に鑑み、種々のサイズ及び
／又は種類の半導体チップの混載が容易にできメモリ大
容量化に対応可能な構成を有しながらも、ハンドリング
時の半導体チップの破損等に起因する歩留まりの低下を
回避すると共に、パッケージが小型の３次元積層型半導
体装置を簡便に形成できるユニット半導体装置、及びこ
のようなユニット半導体装置を製造する製造方法、並び
に、このユニット半導体装置を積層したコンパクトな３
次元積層型半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るユニット半導体装置は、チップ電極を
有する半導体チップと、一方の面で前記チップ電極をマ
ウントする配線パターンと、前記半導体チップ及び配線
パターンを一体的に覆うモールドレジンと、該モールド
レジンを前記半導体チップの外側で貫通し、一端が前記
配線パターンの前記一方の面に接触し、他端が前記モー
ルドレジンから露出する配線プラグとを備え、前記配線
パターンの他方の面が前記モールドレジンの表面に露出
していることを特徴とする。
【００１１】本発明に係るユニット半導体装置では、一
のユニット半導体装置の配線プラグを、上段のユニット
半導体装置の配線パターンの露出面に接触させるだけ
で、種々のサイズ及び／又は種類の半導体チップを混載
することができ、メモリ大容量化に容易に対応すること
ができる。この場合、積層される半導体チップのサイズ
が異なっていても、各半導体チップを容易且つ確実に接
触、つまり電気的に結合させることができる。例えば、
上段のユニット半導体装置が一のユニット半導体装置よ
りもサイズが小さく、一のユニット半導体装置と上段の
ユニット半導体装置とにおける各配線プラグの位置が異
なっていても、配線パターンの露出面の面積により配線
プラグの位置ずれを吸収して、良好な接触状態を得るこ
とができる。これにより、サイズ及び／又は種類が異な
る複数のユニット半導体装置を容易に混載することがで
き、メモリ大容量化に対処することができる。また、導
電バンプと配線パターンとの接続によって半導体チップ
間の配線長が短くなるので、複数の半導体チップ相互の
接続後の導通状態がより良好になる。
【００１２】本発明の好ましいユニット半導体装置で
は、前記モールドレジンが、前記半導体チップと配線パ
ターンとの間に設けられた感光性接着剤を含む。例え
ば、半導体チップの回路形成面におけるチップ電極に導
電バンプが形成されている場合に、回路形成面全体に感
光性接着剤を塗布してから露光・現像することによっ
て、導電バンプの先端を容易に露出させることができ
る。
【００１３】具体的には、前記半導体チップが５〜５０
μmの厚みを有することが好ましい。この場合、１ｍｍ
以内の厚み中に半導体チップを約２０枚実装することが
可能になり、メモリ大容量化の実現に寄与することがで
きる。
【００１４】本発明に係る３次元積層型半導体装置は、
前記ユニット半導体装置が複数段積層された３次元積層
型半導体装置であって、一のユニット半導体装置の前記
配線プラグが、上段のユニット半導体装置の前記配線パ
ターンの露出面に接触していることを特徴とする。
【００１５】本発明に係る３次元積層型半導体装置で
は、一のユニット半導体装置の配線プラグが上段のユニ
ット半導体装置の配線パターンの露出面に接触する構成
を有するので、複数のユニット半導体装置を順次に積層
することで、情報機器のパッケージ厚み仕様を満足させ
た多段積層構造を容易に得ることができる。
【００１６】ここで、前記複数段積層されたユニット半
導体装置の半導体チップは、サイズ及び／又は種類が相
互に同じであることが好ましい。或いは、これに代え
て、前記複数段積層されたユニット半導体装置における
少なくとも一つの半導体チップのサイズ及び／又は種類
が、他の半導体チップのサイズ及び／又は種類と異なる
ことも好ましい態様である。これらにより、多くの混載
バリエーションを得ることができる。
【００１７】また、最上段及び／又は最下段の露出する
面には絶縁膜が形成され、少なくとも一方の絶縁膜の露
出面には外部電極が形成されることも好ましい態様であ
る。これにより、最上段及び／又は最下段の露出面をよ
り確実に絶縁し、且つ積層する際の電気的結合が容易な
ユニット半導体装置を得ることができる。
【００１８】また、最下段のユニット半導体装置が前記
絶縁膜を介してインターポーザ基板又はマザーボードに
接着され、最上段のユニット半導体装置には前記絶縁膜
上に前記外部電極が形成され、該外部電極は前記インタ
ーポーザ基板又はマザーボードに設けられた電極パッド
にワイヤボンディング接続されることが好ましい。この
場合、複数のユニット半導体装置を積層してから、最上
段の外部電極を電極パッドにワイヤボンディング接続す
ることができるので、３次元積層型半導体装置の製造が
簡便になる。
【００１９】更に好ましくは、前記最上段のユニット半
導体装置上に、一の半導体チップがフェースアップで接
着され、前記一のユニット半導体装置のチップ電極と前
記電極パッドとがワイヤボンディング接続される。この
場合、３次元積層型半導体装置上に、サイズが異なる他
のユニット半導体装置を容易に搭載することができる。
【００２０】また、前記複数段のユニット半導体装置と
前記インターポーザ基板又はマザーボードとを接着した
積層体が複数段形成されることも好ましい態様である。
この場合、パッケージ化した複数の３次元積層型半導体
装置を容易に積層、接続することができるので、メモリ
大容量化の実現が簡便になる。
【００２１】本発明に係る第１視点のユニット半導体装
置の製造方法は、仮基板上に配線パターンを形成する工
程と、少なくとも側部及び下部がモールドレジンで被覆
され、該モールドレジンを貫通するスルーホールを介し
て前記配線パターンに接続される半導体チップを前記配
線パターン上に搭載する工程と、前記配線パターン上
に、前記半導体チップの外側を通過し前記モールドレジ
ンを貫通する配線プラグを形成する工程と、前記仮基板
を除去する工程とを備えることを特徴とする。
【００２２】本発明に係る第１視点のユニット半導体装
置の製造方法では、種々のサイズ及び／又は種類の半導
体チップの混載構造を実現し、メモリ大容量化に対応す
ることができ、パッケージをリアルチップサイズにした
３次元積層型の半導体装置を容易に得ることができる。
また、半導体チップを予め配線パターン上に搭載してか
ら半導体チップを所要の厚みに研削することが可能なの
で、従来のようにハンドリング時に半導体チップを破損
するような不具合の発生を回避することができる。更
に、配線プラグを設けるためのスルーホールを各ユニッ
ト半導体装置毎に形成できるので、廉価で小パワーの炭
酸ガスレーザ等を用いることができる。この炭酸ガスレ
ーザにより、半導体チップの極めて近い位置に配線プラ
グを位置精度良く設けることができるので、ユニット半
導体装置を積層した後にパッケージ化する際に、パッケ
ージ外形サイズをリアルチップサイズとして超小型化す
ることが可能になる。
【００２３】前記モールドレジンが、前記半導体チップ
の下部を被覆する第１モールド部と、前記半導体チップ
の少なくとも側部を被覆する第２モールド部とから成
り、前記搭載工程が、前記第１モールド部の形成工程と
前記第２モールド部の形成工程とを含むことが好まし
い。この場合、半導体チップの下部を被覆してから側部
を被覆できるので、例えば半導体チップ下部に後からモ
ールドレジンを充填するような場合に比して、より確実
な被覆が実現できる。
【００２４】具体的には、前記第２モールド部の形成工
程に先立って、前記半導体チップの上部を研削し、該半
導体チップを５〜５０μmの厚みに形成することができ
る。この場合、仮基板上に形成した配線パターンに半導
体チップを接続してから半導体チップ上部を研削するこ
とができるので、半導体チップを破損することなくチッ
プ厚を、回路パターン層厚レベル（５〜１５μｍ）まで
極薄にすることが可能になる。これにより、１パッケー
ジ当たりの厚みを約５０μmまで薄くすることができ、
厚み１ｍｍ以内に半導体チップを約２０枚実装すること
が可能になる。
【００２５】また、前記配線プラグの形成工程に後続し
て、前記第２モールド部上に前記配線パターンを形成し
てから、前記搭載工程〜前記配線プラグの形成工程を繰
り返し行って３次元積層型の半導体装置に形成すること
ができる。これにより、メモリ大容量化に対応する３次
元積層型半導体装置を容易に得ることができる。
【００２６】本発明に係る第２視点のユニット半導体装
置の製造方法は、仮基板上に配線パターンを形成する工
程と、前記配線パターン上に半導体チップ及び該半導体
チップに隣接する配線プラグを形成する工程と、モール
ドレジンによって前記半導体チップ及び前記配線プラグ
を前記配線パターン上に埋め込む工程と、前記仮基板を
除去する工程とを備えることを特徴とする。
【００２７】本発明に係る第２視点のユニット半導体装
置の製造方法では、種々のサイズ及び／又は種類の半導
体チップの混載構造を実現し、メモリ大容量化に対応す
ることができ、パッケージをリアルチップサイズにした
３次元積層型の半導体装置を容易に得ることができる。
更に、上記第１視点のユニット半導体装置の製造方法と
同様の効果を得ることができる。
【００２８】本発明の好ましいユニット半導体装置の製
造方法では、前記モールドレジンが、前記半導体チップ
の下部を被覆する第１モールド部と、前記半導体チップ
の少なくとも側部を被覆する第２モールド部とから成
り、前記埋め込み工程が、前記第１モールド部の形成工
程と前記第２モールド部の形成工程とを含む。これによ
り、半導体チップの下部を被覆してから側部を被覆でき
るので、より信頼性が高い絶縁を実現することができ
る。
【００２９】具体的には、前記半導体チップ及び配線プ
ラグの埋め込み工程に後続して、前記半導体チップ及び
配線プラグの上部を研削し、該半導体チップを５〜５０
μmの厚みに形成することができる。これにより、仮基
板上に形成した配線パターンに半導体チップを接続して
から半導体チップ上部を研削できるので、半導体チップ
を破損することなく、チップ厚を極薄に形成することが
できる。
【００３０】本発明の好ましいユニット半導体装置の製
造方法では、前記半導体チップ及び配線プラグの研削工
程に後続して、前記第２モールド部上に前記配線パター
ンを形成してから、前記半導体チップ及び該半導体チッ
プに隣接する配線プラグの形成工程〜前記埋め込み工程
を繰り返し行って３次元積層型の半導体装置に形成す
る。これにより、メモリ大容量化に対応する３次元積層
型半導体装置が容易に得られる。
【００３１】前記配線パターンの形成工程では、前記仮
基板上に予め絶縁被膜を形成してから、該絶縁被膜上に
前記配線パターンを形成することができる。この場合、
ケミカルエッチング等で仮基板を除去した後に露出すべ
き配線パターンの面を絶縁被膜で予め覆った状態が得ら
れるので、この構造のユニット半導体装置を、３次元積
層型半導体装置における最下部のユニット半導体装置と
して使用することができる。
【００３２】また、前記３次元積層型の最上段のユニッ
ト半導体装置における露出面を絶縁膜で覆い、該絶縁膜
の前記配線プラグ上に別のスルーホールを形成し、該別
のスルーホール内に、前記配線プラグに接触する外部電
極を形成することができる。
【００３３】好ましくは、前記３次元積層型の半導体装
置を積層方向と直交する平面方向に配列するように形成
してから、各３次元積層型の半導体装置毎に分割する。
この場合、複数の３次元積層型半導体装置を平面方向に
配列させた状態で一度に形成できるので、各３次元積層
型半導体装置間で仮基板を共通に使用し、仮基板上に配
線パターンを形成する工程以降、仮基板の除去工程まで
を、各層で同時進行的に実施することができる。これに
より、複数の３次元積層型半導体装置の形成工程を簡略
化し、個々の３次元積層型半導体装置を得るまでの所要
時間を短縮することができる。
【００３４】
【発明の実施の形態】以下、図面を参照し、本発明に係
る実施形態例に基づいて本発明を更に詳細に説明する。
なお、以下の各実施形態例で示す、ユニット半導体装置
１４の積層段数、半導体チップ１１のサイズや種類の組
み合わせ等は、本発明の理解を容易にするための一つの
例示であり、本発明はこの例示に限定されるものではな
く、パッケージの厚み仕様の範囲内であれば図示した段
数を超える段数の積層構造が可能である。
【００３５】半導体装置の第１実施形態例 図１（ａ）は本発明に係る第１実施形態例の３次元積層
型半導体装置の構成を示す断面図、図１（ｂ）はその変
形例を示す断面図、図１（ｃ）は更に別の変形例を示す
断面図である。
【００３６】図１（ａ）に示すように、本３次元積層型
半導体装置１０Ａは、サイズ及び／又は種類が同じ半導
体チップ１１を有するユニット半導体装置１４が２段積
層された構成を備える。各ユニット半導体装置１４は、
チップ電極（図示せず）を有する半導体チップ１１と、
一方の面でチップ電極をマウントする配線パターン１６
と、半導体チップ１１及び配線パターン１６を一体的に
覆うモールドレジン（１２、１７）とを備える。半導体
チップ１１の周囲の絶縁樹脂層１７には、スルーホール
２０ａを形成した部分に、銅めっき等で形成したビアプ
ラグ（配線プラグ）１８が形成されている。各ユニット
半導体装置１４の半導体チップ１１は夫々、５〜５０μ
mの厚みを有する。
【００３７】配線パターン１６は、銅（Cu）又はアルミ
ニウム（Al）等で構成される。半導体チップ１１のチッ
プ電極には、導電バンプ１３が電気的且つ機械的に結合
している。配線パターン１６の表面には、導電バンプ１
３を接続するための電極パッド１５が形成されている。
導電バンプ１３は、金(Au)、スズ-鉛(Sn-Pb)、スズ-銀
(Sn-Ag)、Sn-Cu、Sn-Ag-Cu、スズ-ビスマス(Sn-Bi)等か
ら成るはんだで構成され、電極パッド１５は、ニッケル
/金(Ni/Au)、パラジウム(Pd)等で構成されている。導電
バンプ１３と電極パッド１５との接続は、導電バンプ１
３の構成材料によっても異なるが、約150〜350℃の温度
下の熱圧着法又はリフローによって容易に実現できる。
【００３８】ユニット半導体装置１４は更に、モールド
レジンを半導体チップ１１の外側で貫通し、一端が配線
パターン１６の上記一方の面に接触（電気的に結合）
し、他端がモールドレジンから露出するビアプラグ１８
を備え、配線パターン１６の他方の面がモールドレジン
の表面に露出している。
【００３９】モールドレジンは、半導体チップ１１と配
線パターン１６との間に設けられた感光性接着剤（第１
モールド部）１２と、導体配線パターン１６及びビアプ
ラグ１８を含む半導体チップ１１上を覆う絶縁樹脂層
（第２モールド部）１７とを含んでいる。絶縁樹脂層１
７は、エポキシ系樹脂、ガラスクロスを含むエポキシ系
樹脂、又はポリイミド系樹脂等の絶縁樹脂で構成されて
いる。
【００４０】感光性接着剤１２によって、半導体チップ
１１の回路形成面、導電バンプ１３、電極パッド１５、
及び配線パターン１６の一部が封止される。感光性接着
剤１２には、導電バンプ１３の先端を露出させるための
スルーホール１２ａが形成される。
【００４１】上記３次元積層型半導体装置１０Ａは、ユ
ニット半導体装置１４の上面及び下面に、ソルダーレジ
スト膜（絶縁膜）２３及び絶縁膜１９が夫々形成されて
いる。上面のソルダーレジスト膜２３には、スルーホー
ル２３ａが形成されている。スルーホール２３ａ内に
は、ソルダーレジスト膜２３から露出し且つビアプラグ
１８に接触（電気的に結合）するNi/Au、Pd等から成る
外部電極２７が設けられている。絶縁膜１９は、エポキ
シ系樹脂、ガラスクロスを含むエポキシ系樹脂、ポリイ
ミド系樹脂等で構成される。
【００４２】図１（ｂ）に示す３次元積層型半導体装置
１０Ａは、図１（ａ）の３次元積層型半導体装置１０と
基本構成は同様であるが、サイズ及び／又は種類が相互
に異なる半導体チップ１１、２４、２５を３段積層した
構成を有する点で異なる。また、図１（ｃ）の３次元積
層型半導体装置１０Ａも、図１（ａ）の３次元積層型半
導体装置１０と同様の基本構成を有するが、サイズ及び
／又は種類が同じ各２段ずつの半導体チップ１１及び２
４を合計４段積層した構成を有する点で異なる。
【００４３】半導体装置の第２実施形態例 図２（ａ）、（ｂ）は夫々、本実施形態例の３次元積層
型半導体装置１０Ｂの構成を示す断面図及び平面図、図
２（ｃ）はその変形例を示す断面図、図２（ｄ）は別の
変形例を示す断面図である。
【００４４】図２（ａ）に示すように、本実施形態例の
３次元積層型半導体装置１０Ｂは、図１（ａ）に示した
３次元積層型半導体装置１０Ａを２つ、同一平面内に隣
接して配設した構成を有する。このような３次元積層型
半導体装置１０Ｂを、個々の３次元積層型半導体装置１
０Ａに分割することによって、２個の３次元積層型半導
体装置１０Ａが得られる。
【００４５】本実施形態例の３次元積層型半導体装置で
は、絶縁膜１９及びソルダーレジスト膜２３が、図１
（ａ）に比して約２倍の長さを有し、全体の中央部分に
位置する配線パターン１６は、双方の３次元積層型半導
体装置１０Ａで共用されている。配線パターン１６の共
用部分には、隣接する３次元積層型半導体装置１０Ａの
各ビアプラグ１８が形成されている。
【００４６】図２（ｂ）では、理解を容易にするため
に、実際には平面位置が同じである絶縁膜１９とソルダ
ーレジスト膜２３との位置を若干ずらして記載してい
る。本３次元積層型半導体装置１０Ｂは、ソルダーレジ
スト膜２３における各半導体チップ１１の周囲に、複数
の外部電極２７が所定のピッチで連続して形成されてい
る。
【００４７】図２（ｃ）に示す３次元積層型半導体装置
１０Ｂは、図２（ａ）の３次元積層型半導体装置１０Ｂ
と基本構成は同様であるが、中央部分に形成されたビア
プラグ１８が共用されて１つのみが配置されている点で
異なる。この構成により、図２（ａ）の３次元積層型半
導体装置１０Ｂよりも、平面方向のサイズが一層コンパ
クトになる。
【００４８】図２（ｄ）に示す３次元積層型半導体装置
１０Ｂは、図２（ａ）の３次元積層型半導体装置１０Ｂ
と基本構成は同様であるが、平面方向に配列した３次元
積層型半導体装置１０Ａが２個ではなく３個になってい
る点で異なる。つまり、本例の３次元積層型半導体装置
１０Ｂは、同一平面内に、積層した半導体チップ１１の
サイズ及び／又は種類が異なる３次元積層型半導体装置
１０Ａを３個有している。平面上の一端部に位置する３
次元積層型半導体装置１０Ａでは、サイズ及び／又は種
類が同じ構成の半導体チップ１１を４段積層している。
他端部に位置する３次元積層型半導体装置１０Ａでは、
相互にサイズ及び／又は種類が異なる半導体チップ１
１、２４、２５、２６を４段積層している。中央部に位
置する３次元積層型半導体装置１０Ａでは、２種類の異
なる半導体チップ１１、２４を夫々２個ずつ、合計４段
積層している。
【００４９】半導体装置の第３実施形態例 図３（ａ）は本実施形態例の３次元積層型半導体装置１
０Ａの構成を示す断面図、図２（ｂ）はその変形例を示
す断面図である。
【００５０】図３（ａ）に示す３次元積層型半導体装置
１０Ａは、図１（ａ）の３次元積層型半導体装置１０と
基本構成は同様であるが、下段のユニット半導体装置１
４が、下面の絶縁膜１９から露出し且つ配線パターン１
６に導通する導電バンプ３３を有する点で異なる。絶縁
膜１９には、配線パターン１６と対向する位置にスルー
ホール２０ｂが設けられ、スルーホール２０ｂ内に、Ni
/Au等から成る電極パッド３５がめっき法等で形成され
ている。この電極パッド３５上には導電バンプ（外部電
極）３３が形成されている。導電バンプ３３は、Au、Sn
-Pb、Sn-Ag、Sn-Cu、Sn-Ag-Cu、Sn-Bi、Sn-Zn、Sn-Zn-B
i等で構成される。
【００５１】図３（ｂ）に示す３次元積層型半導体装置
１０Ｂは、図３（ａ）の３次元積層型半導体装置１０Ａ
を２つ、同一平面内に隣接して配設した構成を有する。
このような３次元積層型半導体装置１０Ｂを、個々の３
次元積層型半導体装置１０Ａに分割することによって、
２個の３次元積層型半導体装置１０Ａが簡便に得られ
る。
【００５２】本実施形態例の３次元積層型半導体装置１
０Ａ、１０Ｂでは、最上段の表面に露出する外部電極２
７と最下段に露出する導電バンプ３３とを有するので、
積層する際に、上下方向に自在に積層しつつ相互に良好
な接続を得ることができる。
【００５３】半導体装置の第４実施形態例 図４（ａ）は本発明に係る第４実施形態例の３次元積層
型半導体装置１０Ａを示す断面図、図４（ｂ）は図４
（ａ）の３次元積層型半導体装置１０Ａを平面方向に２
つ配列した変形例を示す断面図である。図４（ａ）及び
（ｂ）に示す３次元積層型半導体装置１０Ａ、１０Ｂは
夫々、図３（ａ）、（ｂ）に示した３次元積層型半導体
装置１０Ａ、１０Ｂと基本構成は同様であるが、上段の
ユニット半導体装置１４表面のソルダーレジスト膜２３
にスルーホール２０ａ及び外部電極２７が形成されない
点で異なる。
【００５４】製造方法の第１実施形態例 図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、図７（ａ）
〜（ｄ）、図８（ａ）〜（ｄ）及び図９（ａ）、（ｂ）
は夫々、図１（ａ）に示した３次元積層型半導体装置１
０Ａを製造する本実施形態例の製造方法を段階的に示す
断面図である。
【００５５】まず、図５（ａ）に示すように、Ｃｕ又は
Ｃｕ合金等から成る金属板（仮基板）３４上に、真空プ
レス法等を用いて、上面に予め銅箔２１を貼り付けた絶
縁膜１９を貼り合わせる。絶縁膜１９は、エポキシ系樹
脂、ガラスクロスを含有したエポキシ系樹脂、又は、ポ
リイミド系樹脂等で構成することができる。
【００５６】次いで、図５（ｂ）に示すように、銅箔２
１上にレジスト膜（図示せず）を形成し、このレジスト
膜をパターニングした後に、めっき法を用いて、Ni/Au
等から成る電極パッド１５を形成する。更に、レジスト
膜を除去してから、図５（ｃ）に示すように、銅箔２１
を配線パターン１６に形成する。
【００５７】続いて、図５（ｄ）に示すように、金スタ
ッドバンプ等から成る導電バンプ１３を備えた回路形成
面に、予め感光性接着剤１２を設けた半導体チップ１１
を電極パッド１５に押し付け、熱圧着法等を用いて、導
電バンプ１３を電極パッド１５に接続しマウントする。
これにより、半導体チップ１１の下面と、配線パターン
１６の一部と、配線パターン１６上の電極パッド１５及
び導電バンプ１３とが感光性接着剤１２によって封止さ
れる。ここで、感光性接着剤１２は、所定の露光・現像
工程によって、導電バンプ１３の先端が露出するように
予めパターニングされている。
【００５８】引き続き、導電バンプ１３を感光性接着剤
１２で封止した後に、化学機械研磨(ＣＭＰ)等を用い
て、半導体チップ１１の上部を研削し、図６（ａ）に示
すように、厚みが５〜５０μmの極めて薄い半導体チッ
プ１１を得る。続いて、熱プレス法又は真空熱プレス法
等により、図６（ｂ）に示すように、半導体チップ１１
の全体と、配線パターン１６の感光性接着剤１２から露
出した部分とを絶縁樹脂層１７で覆い、硬化させる。
【００５９】次いで、図６（ｃ）に示すように、炭酸ガ
スレーザ、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を用
いて、配線パターン１６上に、半導体チップ１１の外側
を通過し絶縁樹脂層１７を貫通するスルーホール２０ｂ
を形成する。更に、Ｃｕめっき法によって、図６（ｄ）
に示すように、スルーホール２０ｂ内にビアプラグ１８
を形成したユニット半導体装置１４を得る。
【００６０】ビアプラグ１８は、例えば図６（ａ）の工
程後に、Ｃｕめっき法等で、配線パターン１６上に直接
に形成することもできる。この場合には、ビアプラグ１
８の形成工程に続いて、ビアプラグ１８を含む全体を絶
縁樹脂層１７で覆った後に、炭酸ガスレーザ等で絶縁樹
脂層１７を除去してビアプラグ１８を露出させ、図６
（ｄ）に示す構成を得る。
【００６１】次いで、めっき法等により、図７（ａ）に
示すように、Ｃｕめっき膜３２を形成してから、図５
（ｂ）〜図６（ｄ）までの工程と同様に、図７（ｂ）〜
図７（ｄ）の工程を行う。これにより、図７（ｄ）に示
すように、図６（ｄ）に示したユニット半導体装置１４
を２段積層したユニット半導体装置１４が得られる。
【００６２】引き続き、上段のユニット半導体装置１４
における、ビアプラグ１８の上端部を含む絶縁樹脂層１
７上に、図８（ａ）に示すように、ソルダーレジスト膜
２３を形成する。更に、図８（ｂ）に示すように、絶縁
膜１９に貼り合せていた金属板３４を、ケミカルエッチ
ングによって除去する。
【００６３】続いて、図８（ｃ）に示すように、ソルダ
ーレジスト膜２３における上段のビアプラグ１８に対向
する位置に、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ、エ
キシマレーザ等で、スルーホール２３ａを形成する。更
に、めっき法等で、スルーホール２３ａ内に、ビアプラ
グ１８に接続する外部電極２７を形成する。引き続き、
ビアプラグ１８周囲の絶縁樹脂層１７、配線パターン１
６、ソルダーレジスト膜２３、及び絶縁膜１９をダイシ
ングすることにより、図１（ａ）に示したように外形サ
イズがコンパクトな３次元積層型半導体装置１０Ａが得
られる。
【００６４】或いは、図８（ｂ）に後続して、炭酸ガス
レーザ等により、図８（ｄ）に示すように、絶縁膜１９
の電極パッド１５に対応する位置にスルーホール２０ｂ
を形成し、このスルーホール２０ｂ内に電極パッド３５
を形成することができる。この場合、電極パッド３５
は、Ｎｉ／Ａｕ、Ｐｄ等を用いた無電解めっき法等によ
って形成する。更に、リフロー等により、図９（ａ）に
示すように、電極パッド３５上に導電バンプ３３を形成
する。
【００６５】次いで、ビアプラグ１８周囲の絶縁樹脂層
１７、配線パターン１６、ソルダーレジスト膜２３及び
絶縁膜１９をダイシングすることによって、図４（ａ）
に示した外形サイズがコンパクトな３次元積層型半導体
装置１０Ａが得られる。
【００６６】製造方法の第２実施形態例 図１０（ａ）〜（ｅ）、図１１（ａ）〜（ｅ）、図１２
（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）は夫々、図１
（ａ）に示した３次元積層型半導体装置１０Ａを製造す
る本実施形態例の製造方法を段階的に示す断面図であ
る。
【００６７】まず、図１０（ａ）に示すように、Ｃｕ又
はＣｕ合金等から成る金属板（仮基板）３４上に、配線
パターン１６を直接に形成する。次いで、配線パターン
１６上にレジスト膜（図示せず）を形成し、このレジス
ト膜をパターニングした後、めっき法により、図１０
（ｂ）に示すように、Ni/Au等から成る電極パッド１５
を形成する。
【００６８】続いて、レジスト膜を除去してから、図１
０（ｃ）に示すように、回路形成面に感光性接着剤１２
を設けた半導体チップ１１を電極パッド１５に押し付
け、熱圧着法等を用いて、導電バンプ１３と電極パッド
１５とを接続する。ここで、感光性接着剤１２には、導
電バンプ１３の先端を露出させるスルーホール１２aが
予め形成されている。
【００６９】引き続き、図１０（ｄ）に示すように、半
導体チップ１１の下部を感光性接着剤１２で封止した
後、半導体チップ１１の上部を研削して、厚みが５〜５
０μmの極めて薄い半導体チップ１１を得る。
【００７０】次いで、図１０（ｅ）に示すように、熱プ
レス法又は真空熱プレス法等を用いて、配線パターン１
６の露出部分を含む半導体チップ１１全体を絶縁樹脂層
１７で覆い、硬化させる。更に、炭酸ガスレーザ等を用
いて、半導体チップ１１近傍の絶縁樹脂層１７に、図１
１（ａ）に示すように、スルーホール２０ａを形成す
る。この後、めっき法により、図１１（ｂ）に示すよう
に、スルーホール２０ａ内にＣｕめっきから成るビアプ
ラグ１８を形成する。
【００７１】或いは、上記に代えて、図１０（ｄ）の工
程後に、配線パターン１６上にＣｕめっき法でビアプラ
グ１８を形成してから、ビアプラグ１８及び半導体チッ
プ１１を含む全体を絶縁樹脂層１７で覆うことができ
る。この場合には、更に、炭酸ガスレーザ等を用いて、
絶縁樹脂層１７を選択的に除去してビアプラグ１８の上
端を露出させ、図１１（ｂ）の状態を得ることもでき
る。
【００７２】次いで、めっき法により、図１１（ｃ）に
示すように、ビアプラグ１８上端面を含む絶縁樹脂層１
７上にＣｕめっき膜３２を形成してから、図１１（ｄ）
〜図１２（ａ）に示すように、図１０（ａ）〜図１１
（ｃ）と同様の工程を繰り返し行い、図１２（ｂ）に示
すように、最上面にソルダーレジスト膜２３を形成す
る。
【００７３】続いて、ケミカルエッチングによって、絶
縁膜１９の下面に貼り付いている金属板３４を図１２
（ｃ）に示すように除去する。更に、真空プレス法等を
用いて、図１２（ｄ）に示すように、下段のユニット半
導体装置１４における、配線パターン１６の露出面を含
む感光性接着剤１２上に、エポキシ系樹脂等から成る絶
縁膜１９を形成する。
【００７４】次いで、炭酸ガスレーザ等を用いて、図１
３（ａ）に示すように、絶縁膜１９における配線パター
ン１６に対向する位置に、スルーホール２０ｂを形成す
る。更に、無電解めっき法等によって、図１３（ｂ）に
示すように、スルーホール２０ａ内に露出した配線パタ
ーン１６上に、Ni/Au、Pd等から成る電極パッド３５を
形成する。続いて、リフロー等により、電極パッド３５
上に、Sn-Pb、Sn-Ag、Sn-Cu、Sn-Ag-Cu、Sn-Bi、Sn-Z
n、Sn-Zn-Bi等から成る導電バンプ３３を形成する。
【００７５】引き続き、ビアプラグ１８の周囲の絶縁樹
脂層１７、配線パターン１６、ソルダーレジスト膜２３
及び絶縁膜１９をダイシングすることにより、図４
（ａ）に示した３次元積層型半導体装置１０Ａを得る。
【００７６】或いは、上記に代えて、図１２（ｃ）の工
程に後続して、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ、
エキシマレーザ等を用いて、ソルダーレジスト膜２３
に、ビアプラグ１８に対応するスルーホール２３ａ（図
１参照）を形成した後、無電解めっき法等で、スルーホ
ール内に電極パッド２７（図１参照）を形成することが
できる。この場合、更に、最下層の配線パターン１６下
面に、図１２（ｄ）に示す絶縁膜１９を形成する。引き
続き、電極パッド２７の周囲部分をダイシングすること
により、図１（ａ）に示した３次元積層型半導体装置１
０Ａを得る。
【００７７】製造方法の第３実施形態例 図１４（ａ）〜（ｄ）及び図１５（ａ）〜（ｃ）は夫
々、図４に示した３次元積層型半導体装置を製造する本
実施形態例の製造方法を段階的に示す断面図である。
【００７８】まず、図５（ｃ）の工程に後続して、図１
４（ｂ）に示すように、配線パターン１６の電極パッド
１５上に、導電バンプ１３を有する回路形成面に感光性
接着剤１２が設けられた半導体チップ１１を熱圧着法等
により接続する。次いで、めっき法等により、配線パタ
ーン１６上に、半導体チップに隣接する起立状態のビア
プラグ１８を形成する。
【００７９】引き続き、熱プレス法や真空熱プレス法等
によって、図１４（ｃ）に示すように、半導体チップ１
１、ビアプラグ１８、及び配線パターン１６の露出面を
絶縁樹脂層１７で覆う。この後、図１４（ｄ）に示すよ
うに、絶縁樹脂層１７の表面側から絶縁樹脂層１７及び
半導体チップ１１を研削し、厚みが５μm〜５０μmの半
導体チップ１１を得る。
【００８０】続いて、熱プレス法や真空熱プレス法等に
よって、図１５（ａ）に示すように、絶縁樹脂層１７表
面及びビアプラグ１８上端面を含む半導体チップ１１上
部に、絶縁膜３７を形成する。更に、炭酸ガスレーザ、
ＵＶ−ＹＡＧレーザ、エキシマレーザ等を用いて、図１
５（ｂ）に示すように、ビアプラグ１８上の絶縁膜３７
にスルーホール２０ａを形成し、ビアプラグ１８を露出
させる。
【００８１】引き続き、図１５（ｃ）に示すように、ス
ルーホール２０ａ内を含む絶縁樹脂３７上に銅箔（３
６）を形成してから、配線パターン３６に形成する。更
に、図１４（ａ）〜図１５（ｃ）の工程を繰り返し行っ
た後、図８（ａ）〜図９（ｂ）の工程を行って、図４
（ａ）に示す３次元積層型半導体装置１０Ａを得る。
【００８２】製造方法の第４実施形態例 図１６（ａ）〜（ｄ）及び図１７（ａ）〜（ｃ）は夫
々、図４に示した３次元積層型半導体装置１０Ａを製造
する本実施形態例の製造方法を段階的に示す断面図であ
る。
【００８３】まず、図１６（ａ）に示すように、金属板
３４上に配線パターン１６を形成し、配線パターン１６
上に電極パッド１５を形成した後、図１６（ｂ）に示す
ように、製造方法の第３実施形態例と同様に、熱圧着法
等により、フェースダウンで半導体チップ１１の導電バ
ンプ１３を電極パッド１５に接続する。
【００８４】次いで、めっき法等を用いて、配線パター
ン１６上に、ビアプラグ１８を起立状態で形成する。更
に、熱プレス法や真空熱プレス法等によって、図１６
（ｃ）に示すように、半導体チップ１１、ビアプラグ１
８、及び配線パターン１６の露出面を絶縁樹脂層１７で
覆う。この後、図１６（ｄ）に示すように、絶縁樹脂層
１７の表面側から絶縁樹脂層１７及び半導体チップ１１
上部を研削し、厚みが５μm〜５０μmの半導体チップ１
１を得る。
【００８５】続いて、熱プレス法や真空熱プレス法等を
用いて、絶縁樹脂層１７と同じ材質の絶縁膜３７で、図
１７（ａ）に示すように、絶縁樹脂層１７、ビアプラグ
１８及び半導体チップ１１上部を覆う。更に、炭酸ガス
レーザ、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を用い
て、絶縁膜３７にスルーホール２０ａを形成してビアプ
ラグ１８を露出させる。引き続き、めっき法等により、
スルーホール２０ａ内を含む表面全体を銅箔（３６）で
覆った後、この銅箔（３６）を配線パターン３６に形成
する。続いて、図１６（ｂ）〜図１７（ｃ）までの工程
を繰り返し行った後、図８（ａ）〜図９（ｂ）の工程を
行って、図４（ａ）に示す３次元積層型半導体装置１０
Ａを得る。
【００８６】半導体装置の第５実施形態例 図１８（ａ）及び（ｂ）は夫々、本実施形態例の３次元
積層型半導体装置１０Ｂを示す断面図である。図１８
（ａ）に示す３次元積層型半導体装置１０Ｂは、サイズ
及び／又は種類が同じ半導体チップ１１の２段積層の３
次元積層型半導体装置１０Ｂ（図２(a)）を４段積層構
造にしたものである。この４段積層の３次元積層型半導
体装置１０Ｂは、最上段のユニット半導体装置１４の表
面を覆うソルダーレジスト膜２３に、外部電極２７（図
１８(ｂ)）は形成されず、最下段のユニット半導体装置
１４の下面を覆う絶縁膜１９に、導電バンプ３３（図３
(b)）は形成されていない。また、図１８（ｂ）は、図
２（ａ）に示した３次元積層型半導体装置１０Ｂにおけ
る導電バンプ３３を無くした形態を示している。
【００８７】製造方法の第５実施形態例 図１９（ａ）、（ｂ）及び図２０（ａ）、（ｂ）は夫
々、図１８（ａ）、（ｂ）に示した３次元積層型半導体
装置１０Ｂを製造する本実施形態例の製造方法を示す断
面図である。
【００８８】図１９及び図２０に示す製造プロセスの概
要において、個々の３次元積層型半導体装置１０Ａを形
成する製造プロセスは、図５〜図９で説明した製造プロ
セスとほぼ同様である。しかし、本製造プロセスでは、
平面方向に長い金属板３４を仮基板として使用し、金属
板３４上に、ユニット半導体装置１４を４段積層して、
平面方向に複数の３次元積層型半導体装置１０Ａを一括
して作製する。
【００８９】図１９（ａ）、（ｂ）に示す製造プロセス
では、金属板３４上に絶縁膜１９を形成してから、ユニ
ット半導体装置１４を積層する。これに対し、図２０
（ａ）、（ｂ）に示す製造プロセスでは、金属板３４上
に絶縁膜１９を形成せずにユニット半導体装置１４を積
層するため、ケミカルエッチングで金属板３４を除去し
た際に露出する最下層の配線パターン１６を絶縁膜１９
で覆う。
【００９０】図１９及び図２０に示した製造プロセスで
は、金属板３４を除去した後に露出する又は新たに形成
する絶縁膜１９に、炭酸ガスレーザ等により、図９に示
すようなスルーホール２０ｂを形成し、このスルーホー
ル２０ｂ内に電極パッド３５を形成する。更に、スルー
ホール２０ｂ内に、リフロー等で導電バンプ３３を形成
して電極パッド３５に接続する。
【００９１】最後に、図１９（ｂ）及び図２０（ｂ）に
示す３次元積層型半導体装置１０Ｂをダイシングし、３
次元積層型半導体装置１０Ａを個別化することにより、
図１（ａ）及び図４（ａ）に示した３次元積層構造を４
段にした３次元積層型半導体装置１０Ａを、一括して得
ることができる。このようにして作製した３次元積層型
半導体装置１０Ａをダイシングする際に、同一平面内に
複数の３次元積層型半導体装置１０Ａが残るようにすれ
ば、図２（ａ）、（ｃ）、図３（ｂ）、及び図４（ｂ）
に示すような、３次元積層型半導体装置１０Aを一括で
得ることができる。
【００９２】本実施形態例によると、複数の３次元積層
型半導体装置１０Ａを平面方向に配列させた状態で一度
に形成できるので、各３次元積層型半導体装置１０Ａ間
で金属板３４を共通に使用し、金属板３４上に配線パタ
ーン１６を形成する工程以降、金属板３４の除去工程ま
でを、各層で同時進行的に実施することができる。これ
により、複数の３次元積層型半導体装置１０Ａの形成工
程を簡略化し、個々の３次元積層型半導体装置１０Ａを
得るまでに要する時間を短縮することができる。
【００９３】半導体装置の第６実施形態例 図２１は、封止絶縁膜４１で覆ってパッケージ化した本
実施形態例の３次元積層型半導体装置１０Ａを示す断面
図である。本実施形態例では、図１（ａ）に示した３次
元積層型半導体装置１０Ａが、最下層の絶縁膜１９をマ
ザーボード４７又はインターポーザ基板４９に接着され
ている。また、図１（ａ）に示したソルダーレジスト膜
２３が除去されて電極パッド２７が突出し、電極パッド
２７と、マザーボード４７又はインターポーザ基板４９
上に形成された電極パッド４５とが、金ワイヤ４０でワ
イヤボンディング接続されている。更に、金ワイヤ４０
を含む３次元積層型半導体装置１０Ａ全体が封止絶縁膜
４１で封止されてパッケージ化されている。
【００９４】半導体装置の第７実施形態例 図２２は、封止絶縁膜４１で覆ってパッケージ化した本
実施形態例の３次元積層型半導体装置１０Ａを示す断面
図である。本実施形態例では、図２１に示した最上層の
半導体チップ１１上に、サイズ及び／又は種類が異なる
半導体チップ２５が、絶縁膜１９を介してフェースアッ
プで接着されている。この半導体チップ２５上に形成さ
れた電極パッド２５ａと、マザーボード１７又はインタ
ーポーザ基板１９上の電極パッド４５とが、金ワイヤ４
０でワイヤボンディング接続されている。更に、金ワイ
ヤ４０を含む３次元積層型半導体装置１０Ａ全体が封止
絶縁膜４１で封止されてパッケージ化されている。
【００９５】図２２では、３次元積層型半導体装置１０
Ａ上に、この半導体装置１０Ａとはサイズが異なる半導
体チップ２５を１枚積層した例を示したが、パッケージ
の厚み仕様の範囲内であれば、２枚以上の半導体チップ
２５を同様の手法で積層することができる。
【００９６】半導体装置の第８実施形態例 図２３は、本実施形態例の３次元積層型半導体装置１０
Ａを示す断面図である。本実施形態例の３次元積層型半
導体装置１０Ａでは、図３に示した３次元積層型半導体
装置１０Ａ上に、図４に示した構成とは導電バンプ３３
の位置がやや異なる３次元積層型半導体装置１０Ａが積
層され、上段側の導電バンプ３３を介して相互に接続さ
れている。この構成を実現するために、上層側の３次元
積層型半導体装置１０Ａでは、導電バンプ３３がビアプ
ラグ１８の下部に形成されている。本実施形態例では、
上下の３次元積層型半導体装置１０Ａ間のスペースに、
アンダーフィル樹脂を挿入することもできる。
【００９７】半導体装置の第９実施形態例 図２４は、本実施形態例のパッケージ化した３次元積層
型半導体装置１０Ａを示す断面図である。本実施形態例
では、図１２（ｄ）の３次元積層型半導体装置１０Ａ上
に、これとはサイズ及び／又は種類が異なる図１（ａ）
の３次元積層型半導体装置１０Ａが、絶縁膜１９を介し
て積層され接着されている。また、下段の３次元積層型
半導体装置１０Ａの絶縁膜１９が、マザーボード４７又
はインターポーザ基板４９上に接着され、上下の各３次
元積層型半導体装置１０Ａが夫々、マザーボード４７又
はインターポーザ基板４９上の電極パッド４５に、ビア
プラグ１８及び外部電極２７を接続している。更に、金
ワイヤ４０を含む３次元積層型半導体装置１０Ａ全体が
封止絶縁膜４１で封止されて、パッケージ化されてい
る。
【００９８】半導体装置の第１０実施形態例 図２５（ａ）は本実施形態例のパッケージ化した３次元
積層型半導体装置１０Ａを示す断面図、図２５（ｂ）は
図２５（ａ）の変形例を示す断面図である。
【００９９】本実施形態例では、マザーボード４７又は
インターポーザ基板４９上にパッケージ化された図１
（ａ）の３次元積層型半導体装置１０Ａが２段積層さ
れ、双方の３次元積層型半導体装置１０Ａが、導電バン
プ３３を介して相互に接続されている。
【０１００】図２５（ａ）に示すように、上段の３次元
積層型半導体装置１０Ａでは、最下部の絶縁膜１９がマ
ザーボード４７又はインターポーザ基板４９上に接着さ
れている。上段のユニット半導体装置１４の外部電極２
７が、マザーボード４７又はインターポーザ基板４９上
の電極パッド４５に、金ワイヤ４０を介してワイヤボン
ディング接続される。マザーボード４７又はインターポ
ーザ基板４９の下面には、電極パッド４５に導通する電
極パッド５９が形成され、この電極パッド５９上に導電
バンプ３３が形成される。更に、金ワイヤ４０を含む３
次元積層型半導体装置１０Ａ全体が封止絶縁膜４１で封
止されている。
【０１０１】下段の３次元積層型半導体装置１０Ａは上
段と同様の構成を有するが、下段の半導体装置１０Ａで
は、マザーボード４７又はインターポーザ基板４９の上
面及び下面の双方に電極パッド６０ａ、６０ｂが形成さ
れている。上段と同様に、金ワイヤ４０を含む３次元積
層型半導体装置１０Ａ全体が封止絶縁膜４１で封止さ
れ、更に、封止絶縁膜４１の上面が、上段のマザーボー
ド４７又はインターポーザ基板４９の下面に接着され
る。この状態で、上段側の電極パッド５９と下段側の電
極パッド６０ａとが導電バンプ３３を介して接続され、
電極パッド６０ｂ上には、別の導電バンプ３３が形成さ
れる。
【０１０２】図２５（ｂ）に示す変形例では、下段の３
次元積層型半導体装置１０Ａが、マザーボード４７又は
インターポーザ基板４９より厚く、上面にのみ電極パッ
ド６０が形成された絶縁樹脂層４７上に接着される点
で、図２５（ａ）の構成例と異なる。
【０１０３】半導体装置の第１１実施形態例 図２６は、本実施形態例のパッケージ化した３次元積層
型半導体装置１０Ａを示す断面図である。本実施形態例
では、図２２のパッケージ化した３次元積層型半導体装
置１０Ａを２段積層し、導電バンプ３３を介して相互に
接続している。
【０１０４】半導体装置の第１２実施形態例 図２７（ａ）は本実施形態例の３次元積層型半導体装置
１０Ａを示す断面図、図２７（ｂ）はその変形例を示す
断面図である。本実施形態例では、図４に示した３次元
積層型半導体装置１０Ａをマザーボード４７に実装して
いる。
【０１０５】図２７（ａ）に示す３次元積層型半導体装
置１０Ａでは、絶縁膜１９とマザーボード４７との間
に、アンダーフィル樹脂４８が設けられている。このア
ンダーフィル樹脂４８は、エポキシ樹脂を主成分とする
もので、パッケージの２次実装の信頼性を高めている。
【０１０６】また、図２７（ｂ）に示す変形例では、図
２７（ａ）に示したアンダーフィル樹脂４８が形成され
ず、従って、マザーボード４７に形成された電極パッド
５５に導電バンプ３３を直接に接着して、絶縁膜１９と
マザーボード４７とで導電バンプ３３を封止している。
【０１０７】半導体装置の第１３実施形態例 図２８は本実施形態例のパッケージ化した３次元積層型
半導体装置１０Ａを夫々示す断面図であり、図２８
（ａ）は個々の３次元積層型半導体装置単位に分割する
前の状態を示し、図２８（ｂ）及び（ｃ）は分割後にマ
ザーボード４７に実装した異なる構成例を夫々示す。
【０１０８】図２８（ａ）に示す３次元積層型半導体装
置１０Ａは、積層した複数の半導体チップが全てのサイ
ズ及び種類が異なる半導体チップ１１、２４、２５、４
６を有している。この３次元積層型半導体装置１０Ａを
製造する製造プロセスでは、半導体チップの種類以外に
関する点は図１０〜図１３に示した製造プロセスと同様
である。
【０１０９】図２８（ｂ）に示す構成例では、個別化し
た３次元積層型半導体装置１０Ａがマザーボード４７上
にアンダーフィル樹脂４８を介して接着されている。
【０１１０】図２８（ｃ）の構成例では、３次元積層型
半導体装置とマザーボード４７との間にアンダーフィル
樹脂４８が形成されず、マザーボード４７に形成された
電極パッド５５に導電バンプ３３が直接に接着されて、
絶縁膜１９とマザーボード４７とで導電バンプ３３が封
止されている。
【０１１１】半導体装置の第１４実施形態例 図２９は本実施形態例のパッケージ化した３次元積層型
半導体装置１０Ａを示す断面図であり、図２９（ａ）は
個々の３次元積層型半導体装置１０Ａ単位に分割する前
の状態を示し、図２９（ｂ）及び（ｃ）は分割後にマザ
ーボード４７に実装した異なる構成例を夫々示す。
【０１１２】図２９（ａ）に示す３次元積層型半導体装
置１０Ａでは、サイズ及び／又は種類が同じ半導体チッ
プ１１を２段積層したユニット半導体装置１４上に、サ
イズ及び／又は種類が同じ半導体チップ２４を２段積層
したユニット半導体装置１４が積層されている。この３
次元積層型半導体装置１０Ａを製造する製造プロセスで
は、半導体チップの種類以外に関する点は図１０〜図１
３に示した製造プロセスと同様である。
【０１１３】図２９（ｂ）の構成例では、３次元積層型
半導体装置１０Ａとマザーボード４７との間にアンダー
フィル樹脂４８が設けられている。図２９（ｃ）の構成
例では、３次元積層型半導体装置１０Ａとマザーボード
４７とが、熱硬化性又は熱可塑性を有する絶縁膜１９を
介して接着され、これにより、最下層の導電バンプ３３
が封止されている。
【０１１４】以上の各実施形態例では、積層したユニッ
ト半導体装置１４の半導体チップ１１（２４、２５、４
６）をビアプラグ１８によって相互に機械的且つ電気的
に結合することができるので、半導体チップ１１を多数
段積層した高密度で大容量の構成が得られ、多機能化、
高速化に適する廉価な３次元積層型半導体装置１０Ａを
簡便に得ることができる。
【０１１５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明に係るユニット半導体装置及
びその製造方法並びに３次元積層型半導体装置は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施したユニ
ット半導体装置及びその製造方法並びに３次元積層型半
導体装置も、本発明の範囲に含まれる。
【０１１６】
【発明の効果】以上説明したように、本発明によると、
種々のサイズ及び／又は種類の半導体チップの混載が容
易にできメモリ大容量化に対応可能な構成を有しながら
も、ハンドリング時の半導体チップの破損等に起因する
歩留まりの低下を回避すると共に、パッケージが小型の
３次元積層型半導体装置を簡便に形成できるユニット半
導体装置、及びこのようなユニット半導体装置を製造す
る製造方法、並びに、このユニット半導体装置を積層し
たコンパクトな３次元積層型半導体装置を得ることがで
きる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の半導体装置の第１実施形
態例における一構成例を示す断面図、図１（ｂ）はその
変形例を示す断面図、図１（ｃ）は更に別の変形例を示
す断面図である。
【図２】図２（ａ）、（ｂ）は夫々、本発明の半導体装
置の第２実施形態例における一構成例を示す断面図及び
平面図、図２（ｃ）はその変形例を示す断面図、図２
（ｄ）は別の変形例を示す断面図である。
【図３】図３（ａ）は本発明の半導体装置の第３実施形
態例における一構成例を示す断面図、図２（ｂ）はその
変形例を示す断面図である。
【図４】図４（ａ）は本発明の半導体装置の第４実施形
態例における一構成例を示す断面図、図４（ｂ）は図４
（ａ）の３次元積層型半導体装置１０Ａを平面方向に２
つ配列した変形例を示す断面図である。
【図５】図５（ａ）〜（ｄ）は本発明の製造方法の第１
実施形態例における製造工程を段階的に示す断面図であ
る。
【図６】図６（ａ）〜（ｄ）は本発明の製造方法の第１
実施形態例における製造工程を段階的に示す断面図であ
る。
【図７】図７（ａ）〜（ｄ）は本発明の製造方法の第１
実施形態例における製造工程を段階的に示す断面図であ
る。
【図８】図８（ａ）〜（ｄ）は本発明の製造方法の第１
実施形態例における製造工程を段階的に示す断面図であ
る。
【図９】図９（ａ）、（ｂ）は本発明の製造方法の第１
実施形態例における製造工程を段階的に示す断面図であ
る。
【図１０】図１０（ａ）〜（ｅ）は本発明の製造方法の
第２実施形態例における製造工程を段階的に示す断面図
である。
【図１１】図１１（ａ）〜（ｅ）は本発明の製造方法の
第２実施形態例における製造工程を段階的に示す断面図
である。
【図１２】図１２（ａ）〜（ｄ）は本発明の製造方法の
第２実施形態例における製造工程を段階的に示す断面図
である。
【図１３】図１３（ａ）〜（ｃ）は本発明の製造方法の
第２実施形態例における製造工程を段階的に示す断面図
である。
【図１４】図１４（ａ）〜（ｄ）は本発明の製造方法の
第３実施形態例における製造工程を段階的に示す断面図
である。
【図１５】図１５（ａ）〜（ｃ）は本発明の製造方法の
第３実施形態例における製造工程を段階的に示す断面図
である。
【図１６】図１６（ａ）〜（ｄ）は本発明の製造方法の
第４実施形態例における製造工程を段階的に示す断面図
である。
【図１７】図１７（ａ）〜（ｃ）は本発明の製造方法の
第４実施形態例における製造工程を段階的に示す断面図
である。
【図１８】図１８（ａ）、（ｂ）は本発明の半導体装置
の第５実施形態例における一構成例を示す断面図であ
る。
【図１９】図１９（ａ）、（ｂ）は本発明の製造方法の
第５実施形態例における製造工程を段階的に示す断面図
である。
【図２０】図２０（ａ）、（ｂ）は本発明の製造方法の
第５実施形態例における製造工程を段階的に示す断面図
である。
【図２１】本発明の半導体装置の第６実施形態例におけ
る構成例を示す断面図である。
【図２２】本発明の半導体装置の第７実施形態例におけ
る構成例を示す断面図である。
【図２３】本発明の半導体装置の第８実施形態例におけ
る構成例を示す断面図である。
【図２４】本発明の半導体装置の第９実施形態例におけ
る構成例を示す断面図である。
【図２５】本発明の半導体装置の第１０実施形態例にお
ける構成例を示す断面図である。
【図２６】本発明の半導体装置の第１１実施形態例にお
ける構成例を示す断面図である。
【図２７】本発明の半導体装置の第１２実施形態例にお
ける構成例を示す断面図である。
【図２８】本発明の半導体装置の第１３実施形態例にお
ける構成例を示す断面図であり、図２８（ａ）は各３次
元積層型半導体装置単位に分割する前の状態を示し、図
２８（ｂ）及び（ｃ）は夫々、分割後にマザーボード４
７に実装した異なる構成例を示す。
【図２９】本発明の半導体装置の第１４実施形態例にお
ける構成例を示す断面図であり、図２９（ａ）は各３次
元積層型半導体装置単位に分割する前の状態を示し、図
２９（ｂ）及び（ｃ）は夫々、分割後にマザーボード４
７に実装した異なる構成例を示す。
【図３０】従来の半導体装置の一構成例を示す断面図で
ある。
【図３１】従来の半導体装置の別の構成例を示す断面図
である。
【符号の説明】
１０Ａ、１０Ｂ：３次元積層型半導体装置 １１、２４、２５、４６：半導体チップ １２：感光性接着剤（第１モールド部） １３：導電バンプ １４：ユニット半導体装置 １５、３５、４５：電極パッド １６：配線パターン １７：絶縁樹脂層（第２モールド部） １８：ビアプラグ（配線プラグ） １９：絶縁膜 ２０ａ、２０ｂ、２３ａ：スルーホール ２１：銅箔 ２３：ソルダーレジスト膜 ２５ａ：電極パッド ２７：外部電極 ３２：銅めっき膜 ３３：導電バンプ（外部電極） ３４：金属板（仮基板） ３７：絶縁膜 ４０：金ワイヤ線 ４１：封止樹脂 ４７：マザーボード ４８：アンダーフィル樹脂 ４９：インターポーザ基板 ５５、５９、６０ａ、６０ｂ：電極パッド １０１、１０２：半導体チップ １０３：金ワイヤ １０４：銅パターン １０５：バンプ １０６：テープ基板 １０７：絶縁性接着剤 １０８：封止樹脂 １０９：半導体チップ １１０：プリプレグ １１１：フィルムキャリア １１２：導電バンプ １１３：導電性物質 １１４：半導体チップ収納穴 １１５：穴
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北城 栄 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 嶋田 勇三 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 チップ電極を有する半導体チップと、一
    方の面で前記チップ電極をマウントする配線パターン
    と、前記半導体チップ及び配線パターンを一体的に覆う
    モールドレジンと、該モールドレジンを前記半導体チッ
    プの外側で貫通し、一端が前記配線パターンの前記一方
    の面に接触し、他端が前記モールドレジンから露出する
    配線プラグとを備え、前記配線パターンの他方の面が前
    記モールドレジンの表面に露出していることを特徴とす
    るユニット半導体装置。
  2. 【請求項２】 前記モールドレジンが、前記半導体チッ
    プと配線パターンとの間に設けられた感光性接着剤を含
    むことを特徴とする、請求項１に記載のユニット半導体
    装置。
  3. 【請求項３】 前記半導体チップが５〜５０μmの厚み
    を有することを特徴とする、請求項１又は２に記載のユ
    ニット半導体装置。
  4. 【請求項４】 請求項１に記載のユニット半導体装置が
    複数段積層された３次元積層型半導体装置であって、 一のユニット半導体装置の前記配線プラグが、上段のユ
    ニット半導体装置の前記配線パターンの露出面に接触し
    ていることを特徴とする３次元積層型半導体装置。
  5. 【請求項５】 前記複数段積層されたユニット半導体装
    置の半導体チップは、サイズ及び／又は種類が相互に同
    じであることを特徴とする、請求項４に記載の３次元積
    層型半導体装置。
  6. 【請求項６】 前記複数段積層されたユニット半導体装
    置における少なくとも一つの半導体チップのサイズ及び
    ／又は種類が、他の半導体チップのサイズ及び／又は種
    類と異なることを特徴とする、請求項４に記載の３次元
    積層型半導体装置。
  7. 【請求項７】 最上段及び／又は最下段の露出する面に
    は絶縁膜が形成され、少なくとも一方の絶縁膜の露出面
    には外部電極が形成されることを特徴とする、請求項４
    〜６の内の何れか１項に記載の３次元積層型半導体装
    置。
  8. 【請求項８】 最下段のユニット半導体装置が前記絶縁
    膜を介してインターポーザ基板又はマザーボードに接着
    され、最上段のユニット半導体装置には前記絶縁膜上に
    前記外部電極が形成され、該外部電極は前記インターポ
    ーザ基板又はマザーボードに設けられた電極パッドにワ
    イヤボンディング接続されることを特徴とする、請求項
    ７に記載の３次元積層型半導体装置。
  9. 【請求項９】 前記最上段のユニット半導体装置上に、
    一の半導体チップがフェースアップで接着され、前記一
    のユニット半導体装置のチップ電極と前記電極パッドと
    がワイヤボンディング接続されることを特徴とする、請
    求項８に記載の３次元積層型半導体装置。
  10. 【請求項１０】 前記複数段のユニット半導体装置と前
    記インターポーザ基板又はマザーボードとを接着した積
    層体が複数段形成されることを特徴とする、請求項８又
    は９に記載の３次元積層型半導体装置。
  11. 【請求項１１】 仮基板上に配線パターンを形成する工
    程と、 少なくとも側部及び下部がモールドレジンで被覆され、
    該モールドレジンを貫通するスルーホールを介して前記
    配線パターンに接続される半導体チップを前記配線パタ
    ーン上に搭載する工程と、 前記配線パターン上に、前記半導体チップの外側を通過
    し前記モールドレジンを貫通する配線プラグを形成する
    工程と、 前記仮基板を除去する工程とを備えることを特徴とする
    ユニット半導体装置の製造方法。
  12. 【請求項１２】 前記モールドレジンが、前記半導体チ
    ップの下部を被覆する第１モールド部と、前記半導体チ
    ップの少なくとも側部を被覆する第２モールド部とから
    成り、前記搭載工程が、前記第１モールド部の形成工程
    と前記第２モールド部の形成工程とを含むことを特徴と
    する、請求項１１に記載のユニット半導体装置の製造方
    法。
  13. 【請求項１３】 前記第２モールド部の形成工程に先立
    って、前記半導体チップの上部を研削し、該半導体チッ
    プを５〜５０μmの厚みに形成することを特徴とする、
    請求項１２に記載のユニット半導体装置の製造方法。
  14. 【請求項１４】 前記配線プラグの形成工程に後続し
    て、前記第２モールド部上に前記配線パターンを形成し
    てから、前記搭載工程〜前記配線プラグの形成工程を繰
    り返し行って３次元積層型の半導体装置に形成すること
    を特徴とする、請求項１１〜１３の内の何れか１項に記
    載のユニット半導体装置の製造方法。
  15. 【請求項１５】 仮基板上に配線パターンを形成する工
    程と、 前記配線パターン上に半導体チップ及び該半導体チップ
    に隣接する配線プラグを形成する工程と、 モールドレジンによって前記半導体チップ及び前記配線
    プラグを前記配線パターン上に埋め込む工程と、 前記仮基板を除去する工程とを備えることを特徴とする
    ユニット半導体装置の製造方法。
  16. 【請求項１６】 前記モールドレジンが、前記半導体チ
    ップの下部を被覆する第１モールド部と、前記半導体チ
    ップの少なくとも側部を被覆する第２モールド部とから
    成り、前記埋め込み工程が、前記第１モールド部の形成
    工程と前記第２モールド部の形成工程とを含むことを特
    徴とする、請求項１５に記載のユニット半導体装置の製
    造方法。
  17. 【請求項１７】 前記半導体チップ及び配線プラグの埋
    め込み工程に後続して、前記半導体チップ及び配線プラ
    グの上部を研削し、該半導体チップを５〜５０μmの厚
    みに形成することを特徴とする、請求項１６に記載のユ
    ニット半導体装置の製造方法。
  18. 【請求項１８】 前記半導体チップ及び配線プラグの研
    削工程に後続して、前記第２モールド部上に前記配線パ
    ターンを形成してから、前記半導体チップ及び該半導体
    チップに隣接する配線プラグの形成工程〜前記埋め込み
    工程を繰り返し行って３次元積層型の半導体装置に形成
    することを特徴とする、請求項１７に記載のユニット半
    導体装置の製造方法。
  19. 【請求項１９】 前記配線パターンの形成工程では、前
    記仮基板上に予め絶縁被膜を形成してから、該絶縁被膜
    上に前記配線パターンを形成することを特徴とする、請
    求項１５〜１８の内の何れか１項に記載のユニット半導
    体装置の製造方法。
  20. 【請求項２０】 前記３次元積層型の最上段のユニット
    半導体装置における露出面を絶縁膜で覆い、該絶縁膜の
    前記配線プラグ上に別のスルーホールを形成し、該別の
    スルーホール内に、前記配線プラグに接触する外部電極
    を形成することを特徴とする、請求項１４又は１８に記
    載のユニット半導体装置の製造方法。
  21. 【請求項２１】 前記３次元積層型の半導体装置を積層
    方向と直交する平面方向に配列するように形成してか
    ら、各３次元積層型の半導体装置毎に分割することを特
    徴とする、請求項１４及び１８〜２０の内の何れか１項
    に記載のユニット半導体装置の製造方法。
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