KR101581971B1 - 플립 칩 반도체 부품 패키징 방법 및 플립 칩 반도체 부품 패키지 - Google Patents
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Abstract
플립 칩 다이 접합 공정 동안 다이의 선택된 부분 아래의 캐비티의 인시튜 형성을 통합하는 플립 칩 반도체 패키징 소자 및 방법이 제공된다. 플립 칩 반도체 부품 패키징 방법은 제 1 면을 갖는 다이를 제공하는 단계, 다이의 제 1 면 상의 지정된 위치를 적어도 부분적으로 둘러싸는 배리어를 다이의 제 1 면 상에 형성하는 단계, 플립 칩 구성에서 기판에 다이를 접합하는 단계, 및 다이 위와 기판의 적어도 일부 위로 몰딩 화합물을 흐르게 하는 단계를 포함한다. 기판에 다이를 접합하는 단계는 배리어와 기판 사이를 접촉시키는 단계를 포함하며, 몰딩 화합물의 흐름은 배리어에 의해 차단되어 다이와 기판 사이에 캐비티를 제공하고, 캐비티는 다이의 제 1 면 상의 지정된 위치에 근접한다.
Description
본 발명은 일반적으로 반도체 소자, 및 그것을 제작하는 방법에 관한 것이다. 특히, 적어도 몇몇 실시형태는 언더 다이(under-die) 캐비티를 통합하는 플립 칩 반도체 패키지, 및 패키징 공정을 나타낸다.
무선 주파수 집적 회로(RFIC)는 휴대폰 등의 무선 장치에 널리 사용된다. RFIC는 기판 상에 송신선, 매칭 네트워크, 및 인덕터, 레지스터, 캐패시터 및 트랜지스터 등의 개별 부품을 조합하여 예를 들면, 약 0.1~100기가헤르츠(㎓) 범위 내의 고주파 신호를 송신 및 수신할 수 있는 서브시스템을 제공한다. 패키지는 종종 RF 회로의 일부이고, RFIC의 복합 RF 전기 및/또는 자기장은 어떠한 인근의 절연체 및 전도체와 상호 작용을 할 수 있으므로 RFIC의 패키징은 디지털 IC의 패키징과 명백히 다르다. 무선 산업에 있어서 증가되는 요구를 충족시키기 위해 RFIC 패키징 개발은 높은 신뢰성을 제공하고 무연 솔더 및 다른 "친환경" 재료를 사용하면서 멀티 다이 RF 모듈을 수용할 수 있는 소형, 저가, 고성능 소자의 제공을 추구한다. 싱글 또는 멀티 다이 RFIC가 개별적으로 패키징된 싱글 칩 패키지는 RFIC의 소형 및 저가 조건에 대한 직접적인 해결책이며 현재 대부분의 RFIC에 사용된다.
마이크로 전자기계 시스템(MEMS)은 마이크로 규모의 기계적 동작과 예를 들면 특정 주파수를 갖는 특정 전기 신호 사이의 전환을 제어할 수 있다. MEMS는 RFIC에 있어서 널리 사용되고 있다. 기계적 움직임에 의거하여 RF MEMS는 표면 탄성파(SAW) 필터, 벌크 탄성파(BAW) 필터, 및 고주파 RF 스위치를 포함하는 RF 대역 필터에 대하여 우수한 신호 품질 인자를 성취할 수 있다. SAW 필터는 예를 들면 전기적 신호를 다시 전기적 신호로 변환되기 전에 압전 소자 기판을 가로질러 전파되는 만큼 지연되는 기계적인 파형으로 변환한다. BAW 필터는 볼륨 벌크 움직임을 사용하여 특정 소망의 공진을 성취하고, RF 스위치에 있어서 전기적 신호가 스위치 온 또는 오프하기 위한 마이크로 전극의 제어 동작에 사용된다. 현재 MEMS 기술은 반도체 제작 공정으로부터 전개되었다. 그러나, MEMS와 고유하게 연관된 기계적인 동작은 종래의 반도체 IC와 매우 다른 패키징 구조 및 조건을 요구한다. 특히, 모든 MEMS IC 내부에서 어떠한 재료는 방해없이 자유롭게 움직여야하므로 MEMS IC는 그들의 움직임을 허용하면서 그들을 보호하기 위해 움직이는 재료 주위에 작은 진공 또는 에어 캐비티를 형성하도록 "캡핑(capping)"되어야 한다.
Infineon Technologies, AG에 의해 개발된 RF MEMS 소자용 패키지의 일례는 SAW/BAW 필터 다이 아래에 에어 캐비티를 생성하기 위해 복잡한 패시베이션 구조를 사용한다. 포토리소그래픽 폴리머가 각각의 공명기를 위한 캐비티를 형성하는 미로 구조를 생성하기 위해 사용된다. 리버스 와이어 접합은 필터 다이와 기판 사이에 상호 접속을 만들기 위해 사용된다. 실리콘 리드, 예를 들면 일반적으로 평편한 실리콘 웨이퍼가 B-스테이지 접착제에 의해 미로 구조의 상부에 부착되어 IC를 "캡핑"하고 밀폐된 캐비티를 완성한다. 이러한 패키지는 표준 다이 부착 및 와이어 접합 조립 기술을 이용하므로 상대적으로 효율적인 MEMS 패키지였다. 그러나, 그것은 패키지 사이즈 감소를 제한하고 미로 패터닝 및 리드 부착의 추가적인 공정 단계가 패키지에 상당한 복잡함과 비용을 추가시켜 패키지 효율성을 감소시키고 비용을 증가시킨다.
적어도 몇몇 형태 및 실시형태는 종래의 조립 및 패키징 공정의 복잡함없이 MEMS 소자에 의해 요구되는 언더 다이 캐비티를 제공하는 반도체 패키지 및 패키징 공정을 나타낸다. 일실시형태에 있어서 서모소닉(thermosonic) 다이 접합 공정은, 이하 더 논의되는 바와 같이, 캐리어 기판으로 다이를 접합시키기 위한 플립 칩 패키징 공정에 사용된다. 다이 및/또는 기판은 기판에 다이가 접합될 때 지정된 위치 주위에 배리어를 형성하는 유전체벽을 제공하여 몰딩 화합물이 지정된 위치로 흐르는 것을 방지한다. 이러한 방식으로 캐비티 또는 에어 간극이 다이의 선택된 부분 아래, 예를 들면 MEMS 소자 아래에 형성될 수 있다. 적어도 일실시형태에 의하면, 캐비티 형성은 다이 접합 공정 동안 발생하는 인시튜(in-situ)에 행해지고 종래의 패키징 공정에 의해 요구되는 바와 같은 복잡한 패터닝 또는 리드 부착의 추가적인 단계가 요구되지 않는다.
일실시형태에 의하면, 플립 칩 반도체 부품 패키징 방법은 제 1 면을 갖는 다이를 제공하는 단계, 상기 다이의 제 1 면 상의 지정된 위치를 적어도 부분적으로 둘러싸는 배리어를 상기 다이의 제 1 면 상에 형성하는 단계, 플립 칩 구성에서 기판에 상기 다이를 접합하는 단계, 및 상기 다이 위와 상기 기판의 적어도 일부 위로 몰딩 화합물을 흐르게 하는 단계를 포함한다. 상기 기판에 상기 다이를 접합하는 단계는 상기 배리어와 상기 기판 사이를 접촉시키는 단계를 포함하며, 상기 몰딩 화합물의 흐름은 상기 배리어에 의해 차단되어 상기 다이와 상기 기판 사이에 캐비티를 제공하고, 상기 캐비티는 상기 다이의 제 1 면 상의 지정된 위치에 근접한다.
일례에 있어서, 상기 방법은 상기 다이를 범핑하는 행동을 더 포함한다. 상기 다이를 범핑하는 단계는 상기 다이의 제 1 면 상에 금 범프 또는 구리 기둥 범프를 형성하는 단계를 포함한다. 상기 금 범프에 대하여, 상기 기판에 상기 다이를 접합하는 단계는 상기 다이 상의 금 범프와 상기 기판 상의 금도금된 도전성 패드 사이에 접합을 형성하기 위해 금-금 상호접속 공정(gold-to-gold interconnect process)을 사용하는 단계를 성취할 수 있다. 상기 구리 기둥 범프에 대하여, 상기 기판에 상기 다이를 접합하는 단계는 상기 다이 상의 구리 기둥 범프와 상기 기판 상의 도전성 패드 사이에 접합을 형성하기 위해 서모소닉 접합 공정을 사용하는 단계를 포함할 수 있다. 상기 배리어를 형성하는 단계는 유전체 배리어, 예를 들면 SU8 폴리머를 포함하는 배리어 등을 형성하는 단계를 포함한다.
다른 실시형태에 의하면, 플립 칩 패키징된 부품은 제 1 면을 갖고, 상기 제 1 면에 배치된 복수의 도전성 패드를 포함하는 기판, 제 2 면을 갖고, 상기 제 2 면에 배치된 복수의 범프를 포함하며, 상기 복수의 범프 각각이 상기 도전성 패드 각각에 접합되는 다이, 상기 기판과 상기 다이 사이에 결합되고 상기 다이 상의 지정된 위치를 적어도 부분적으로 둘러싸도록 배치되어 상기 다이와 상기 기판 사이에 캐비티를 형성하는 유전체 배리어, 및 상기 다이 및 상기 다이의 적어도 일부를 커버하는 몰딩 화합물을 포함하며, 상기 몰딩 화합물은 상기 캐비티에 존재하지 않는다.
상기 복수의 범프는 예를 들면 복수의 구리 기둥 범프 또는 복수의 금 범프를 포함할 수 있다. 일례에 있어서, 상기 다이는 지정된 위치 내에 배치되는 회로를 포함한다. 상기 다이는 지정된 위치 내에 배치되는 MEMS 소자를 포함할 수 있다. 다른 예에 있어서, 상기 캐비티는 공진 캐비티이다. 상기 유전체 배리어는 SU8 폴리머를 포함할 수 있다. 일례에 있어서, 상기 유전체 배리어와 상기 기판 사이, 및 상기 유전체 배리어와 상기 다이 사이에 간극이 없다. 다른 예에 있어서, 상기 유전체 배리어는 상기 다이의 제 2 면 상의 지정된 위치를 완전히 둘러싼다.
다른 실시형태는 복수의 접속 범프가 제 1 면 상에 형성된 다이를 제공하는 단계, 대응하는 복수의 도전성 접합 패드가 제 2 면 상에 형성된 기판을 제공하는 단계, 상기 다이의 제 1 면 상의 지정된 위치를 적어도 부분적으로 둘러싸는 유전체 배리어를 상기 다이의 제 1 면 상에 형성하는 단계, 상기 기판에 상기 다이를 서모소닉 접합하는 단계, 및 상기 유전체 배리어와 상기 기판 사이에 간극을 제거하여 상기 다이와 상기 기판 사이에 상기 배리어에 의해 형성되는 캐비티를 형성하도록 접합 동안에 상기 유전체 배리어를 압축하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법을 나타낸다. 상기 기판에 상기 다이를 서모소닉 접합하는 단계는 상기 복수의 접속 범프를 상기 대응하는 복수의 도전성 접합 패드에 접합하기 위해 금-금 상호접속 공정을 사용하는 단계를 포함할 수 있다. 상기 다이를 제공하는 단계는 상기 다이 상의 지정된 위치 내에 적어도 부분적으로 배치되는 MEMS 소자를 포함하는 다이를 제공하는 단계를 포함할 수 있다. 일례에 있어서, 상기 유전체 배리어를 형성하는 단계는 상기 다이의 제 1 면 상의 지정된 위치를 완전히 둘러싸는 유전체 배리어를 형성하는 단계를 포함한다. 다른 예에 있어서, 상기 방법은 상기 다이 위와 상기 기판의 적어도 일부 위로 몰딩 화합물을 흐르게 하는 행동을 더 포함하며, 상기 몰딩 화합물의 흐름은 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지하는 상기 유전체 배리어에 의해 차단된다. 상기 유전체 배리어를 형성하는 단계는 SU8 폴리머로 제작된 배리어를 형성하는 단계를 포함할 수 있다.
다른 실시형태에 의하면, 플립 칩 반도체 부품 패키징 방법은 복수의 접속 범프가 제 1 면 상에 형성된 다이를 제공하는 단계, 대응하는 복수의 도전성 접합 패드가 제 2 면 상에 형성된 기판을 제공하는 단계, 상기 기판의 제 2 면 상에 유전체 배리어를 형성하는 단계, 상기 기판에 상기 다이를 서모소닉 접합하는 단계, 및 상기 배리어와 상기 다이 사이에 간극을 제거하여 상기 다이와 상기 기판 사이에 상기 배리어에 의해 형성되는 캐비티를 형성하도록 접합 동안에 상기 유전체 배리어를 압축하는 단계를 포함한다. 일례에 있어서, 상기 유전체 배리어를 형성하는 단계는 SU8 폴리머로 제작된 배리어를 형성하는 단계를 포함한다. 상기 기판에 상기 다이를 서모소닉 접합하는 단계는 상기 복수의 접속 범프를 상기 대응하는 복수의 도전성 접합 패드에 접합하기 위해 금-금 상호접속 공정을 사용하는 단계를 포함할 수 있다. 일례에 있어서, 상기 다이를 제공하는 단계는 상기 다이 상의 지정된 위치 내에 적어도 부분적으로 배치되는 MEMS 소자를 포함하는 다이를 제공하는 단계를 포함한다. 다른 예에 있어서, 상기 유전체 배리어를 형성하는 단계는 상기 다이의 제 1 면 상의 지정된 위치를 완전히 둘러싸는 유전체 배리어를 형성하는 단계를 포함한다. 상기 방법은 상기 다이 위와 상기 기판의 적어도 일부 위로 몰딩 화합물을 흐르게 하는 단계를 더 포함할 수 있고, 상기 몰딩 화합물의 흐름은 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지하는 상기 유전체 배리어에 의해 차단된다.
또 다른 형태, 실시형태, 및 이러한 예시적인 형태 및 실시형태의 이점이 이하 상세하게 논의된다. 게다가, 상기 정보 및 하기 상세한 설명 모두는 단지 각종 형태 및 실시형태의 예를 설명하는 것이며, 청구된 형태 및 실시형태의 본질 및 특성을 이해하기 위한 체계 또는 개요를 제공하도록 의도됨이 이해될 것이다. 첨부 도면은 각종 형태 및 실시형태를 예시하여 보다 이해를 돕기 위해 포함되며, 본 명세서의 일부에 통합되어 구성된다. 나머지 명세서와 함께 도면은 설명되고 청구된 형태 및 실시형태의 원리 및 동작을 설명하기 위해 이용된다.
적어도 일실시형태의 각종 형태는 첨부 도면을 참조하여 이하 논의된다. 일정한 비율로 도시되도록 의도된 것이 아닌 도면에 있어서, 여러 도면에서의 나타내어지는 각각의 동일한 또는 거의 동일한 구성요소는 동일한 참조번호에 의해 지시된다. 명료화를 위해서 모든 도면에서 구성요소에 라벨링되지 않을 수도 있다. 도면은 도시 및 예시의 목적으로 제공되고 본 발명의 한정을 정의하도록 의도되지 않는다.
도 1은 본 발명의 형태에 의한 패키징 공정의 일례를 설명하는 흐름도이다.
도 2는 RFIC 다이의 일례의 단면도이다.
도 3은 본 발명의 형태에 의한 유전체벽을 포함하는 다이의 단면도이다.
도 4는 범핑후의 도 3의 다이의 단면도이다.
도 5는 종래의 도금된 기판의 일례의 단면도이다.
도 6은 본 발명의 형태에 의한 도 5의 도금된 기판에 접합된 도 4의 다이의 단면도이다.
도 7은 본 발명의 형태에 의한 패키징 소자의 단면도이다.
도 8은 본 발명의 형태에 의한 BAW 필터가 형성된 반도체 기판의 일부의 화상이다.
도 9는 몰딩 화합물이 캐비티로 유입되는 것을 차단하는 유전체벽을 설명하는 도 8의 BAW 필터의 일부의 확대 화상이다.
도 2는 RFIC 다이의 일례의 단면도이다.
도 3은 본 발명의 형태에 의한 유전체벽을 포함하는 다이의 단면도이다.
도 4는 범핑후의 도 3의 다이의 단면도이다.
도 5는 종래의 도금된 기판의 일례의 단면도이다.
도 6은 본 발명의 형태에 의한 도 5의 도금된 기판에 접합된 도 4의 다이의 단면도이다.
도 7은 본 발명의 형태에 의한 패키징 소자의 단면도이다.
도 8은 본 발명의 형태에 의한 BAW 필터가 형성된 반도체 기판의 일부의 화상이다.
도 9는 몰딩 화합물이 캐비티로 유입되는 것을 차단하는 유전체벽을 설명하는 도 8의 BAW 필터의 일부의 확대 화상이다.
무선 주파수 집적 회로(RFIC)에 대해 널리 사용되는 하나의 반도체 패키징 기술을 "플립 칩" 패키징이라 칭하며, 다이의 표면 상에 직접 위치되는 도전성 "범프"를 통하여 다이(RF 회로를 포함) 및 기판(구조 지지체를 제공) 사이의 상호접속이 이루어진다. 이때, 범핑된 다이는 "플립드 오버(flipped over)"이며 기판에 직접 다이를 접속하는 범프에 의해 기판 상에 하방을 향하여 배치된다. 상기 논의된 바와 같이, 플립 칩 RFIC, 특히 MEMS 소자를 포함하는 것은 MEMS 회로와 기판 사이에 배치되는 캐비티가 요구된다(또는 그것으로부터 큰 이점이 있다). 그러나, 그러한 캐비티를 제공하는 종래의 기술은 캐비티를 완성하는 평편한 "리드" 웨이퍼의 부착을 포함하는 복잡한 조립 절차를 요구하였다. 그에 반해서, 적어도 몇몇 형태 및 실시형태는 플립 칩 다이 접합 공정 동안 다이의 선택된 부분 아래의 캐비티의 인시튜 형성을 통합하는 플립 칩 패키징 방법을 나타낸다.
다이 아래의 캐비티(예를 들면, 에어 간극)의 인시튜 생성은 다이 및/또는 기판 상의 도전성(예를 들면, 구리) 및 유전체(예를 들면, 솔더 마스크 및 폴리머) 물질의 선택적인 패터닝 및 제어된 오버몰딩 공정의 이용을 통하여 성취될 수 있다. 이하 논의되는 바와 같이, 적어도 일실시형태에 의하면 유전체의 벽은 기판에 다이가 접합될 때 지정된 위치 주위에 배리어를 형성하기 위해 다이 또는 기판 상에 제공될 수 있다. 실질적으로, 벽과 다이/기판 사이에 간극이 없도록 하여 벽이 오버몰딩 공정 동안 지정된 위치로의 몰딩 화합물의 흐름을 방지한다. 본 발명의 실시형태는 종래의 캐비티 형성 기술에 의해 요구되는 리드 부착, 캡 웨이퍼 접합 등의 추가적인 공정 단계를 감소시키거나 없애는 이점을 제공한다. 그러므로, 본 발명의 실시형태는 BAW 또는 SAW 필터 등의 RFIC, 또는 다른 MEMS 소자의 간이한 조립 공정 흐름 및 저가의 패키징을 용이하게 할 수 있다. 게다가, 이하 논의되는 바와 같이, 서모소닉 다이 접합 공정은 저가의 금 스터드 또는 구리 기둥 범핑 기술과 함께 사용되어 오염을 최소화하기 위한 무플럭스 접합뿐만 아니라 저가의 패키징을 더 용이하게 할 수 있다.
여기서 논의되는 방법 및 장치의 실시형태는 그 어플리케이션에 있어서 첨부 도면에서 이하 설명되거나 예시되는 구성의 상세 및 구성요소의 배열에 한정되지 않는다고 인식된다. 방법 및 장치는 다른 실시형태로 구현될 수 있고, 다양한 방식으로 실시되거나 수행될 수 있다. 특정 구현의 예가 예시의 목적으로만 여기에 제공되고 제한을 의도하지 않는다. 특히, 어떠한 하나 이상의 실시형태와 함께 논의되는 행동, 요소 및 특징은 어떠한 다른 실시형태에 있어서 동일한 역할로부터 배제되도록 의도되지 않는다. 또한, 여기서 사용되는 표현과 용어는 설명을 위한 것이며, 한정으로 간주되지 않아야 한다. 여기서, "포함하다", "구비하다", "갖는다", "내포하다", "수반하다" 및 그 변형의 사용은 이후 열거된 항목, 추가적 항목뿐만 아니라 그 동등물을 포함하는 것을 의미한다.
반도체 소자를 패키징하는 방법의 일례의 흐름도가 도 1에 나타내어진다. 패키징 방법의 형태 및 실시형태가 도 1을 계속 참조하여 이하 논의된다.
도 2를 참조하면, 다이(200)의 일례의 단면도가 나타내어져 있다. 다이(200)는 RFIC일 수 있고, 적어도 일례에 있어서 회로(202)에 의해 지정되는 마이크로 전자기계 시스템(MEMS) 소자를 포함한다. 그러나, 본 발명은 MEMS 소자에 한정되지 않고, 회로(202)는 RF 회로 이외의 회로를 포함할 수 있고 MEMS 소자 이외의 것일 수 있다. 또한, 다이(200)는, 이하 더 논의되는 바와 같이, 다이(200)가 기판에 플립 칩을 장착하도록 범프가 부착될 수 있는 접합 패드(204)를 포함한다.
일실시형태에 의하면, 패키징 방법에 있어서 단계(100)는 다이(200) 상의 지정된 위치 주위, 예를 들면 회로(202) 주위에 배리어를 형성하는 것을 포함한다. 이 배리어는, 이하 더 논의되는 바와 같이, 기판에 다이(200)가 접합된 후에 회로(202)에 근접한 캐비티를 제공할 것이다. 배리어는 회로(202)를 둘러싸거나, 또는 적어도 부분적으로 둘러싸는 다이 상의 벽(206)을 형성함으로써 제공된다. 일례에 있어서, 그러한 벽(206)은 SU8 등의 폴리머로 형성된다. 단계(100)는 벽(206)을 형성하기 위해 다이 상에 폴리머층을 적층하고 폴리머를 선택적으로 제거하는 것을 포함할 수 있다. 대안으로, 폴리머는 벽(206)을 직접 형성하기 위해 선택적으로 적층될 수 있다. 폴리머 적층(및 선택적 제거)은 알려진 제작 기술을 사용하여 성취될 수 있는 간이한 제조 방법이라는 이점이 있다. 그러나, 본 발명은 벽(206)을 형성하기 위해 폴리머를 사용하는 것에 한정되지 않고, 폴리머 이외의 유전체 등의 다른 재료가 대신 사용될 수 있다.
상기 논의된 바와 같이, 플립 칩 패키징에 있어서 다이는 다이 상에 배치된 "범프"를 통하여 기판에 직접 접합된다. 그러므로, 도 1을 다시 참조하면, 단계(102)는 접합용 다이(200)를 준비하기 위한 다이 범핑 공정을 포함한다. 범프(208)를 포함하는 다이(200)는 도 4에 나타내어진다. 플립 칩 소자에 대하여 여러 유형의 범프 및 범핑 공정이 사용된다. 일례는 금 와이어를 접합하는 표준 와이어로 스터드 형상의 범프를 생성함으로써 다이(200) 상에 금 범프(208)를 형성하는 것을 포함한다. 다른 예에 있어서, 금 범프는 소망의 범프 위치에 금층을 적층하거나 다른 재료(예를 들면, 니켈)로 형성된 접합 패드(204)를 금도금함으로써 형성될 수 있다. 금 범프는 금 접합이 양호한 접합력, 우수한 고주파 성능 및 낮은 저항을 가지므로 많은 어플리케이션에 있어서 유리하다. 다른 예에 있어서, 범핑 공정(102)은 다이(200) 상에 구리 기둥 범프(208)를 형성하는 것을 포함할 수 있다. 구리 기둥 범프는 접합 패드(204)에 부착되는 구리 기둥, 및 구리 기둥의 상부에 배치되는 접합 캡(도시되지 않음)을 포함한다. 구리 기둥 범프는 구리의 양호한 도전성으로 인한 향상된 열 특성에 의해 우수한 전기 접속 등의 이점을 제공한다. 추가적으로, 구리 기둥 범프는 구리 실린더 때문에 동일한 높이의 구형 솔더 범프보다 좁을 수 있고, 따라서 보다 미세한 접속 그리드를 용이하게 할 수 있다. 구리 기둥 범프를 제조하기 위해서 범핑 단계(100)는 구리 기둥이 패드(204)에 전기도금되고, 접합 캡(전형적으로 솔더 또는 금을 포함할 수 있다)이 구리 실린더의 상부에 배치되는 2단 전기도금 공정을 포함할 수 있다.
배리어를 형성하는 단계(100)가 다이 범핑 공정(102)을 선행하는 것처럼 도 1에 나타내어지지만, 본 발명은 그것에 한정되지 않고 그러한 단계가 행해지는 순서를 뒤집을 수 있다고 인식된다. 게다가, 단계(100 및 102) 중 하나 또는 모두가 개별의 다이 레벨 또는 웨이퍼 레벨에서 행해질 수 있다. 예를 들면 웨이퍼는 복수의 다이, 전형적으로 수백 또는 수천의 다이를 포함할 수 있다. 배리어의 범핑 및/또는 형성후에 웨이퍼는 개별의 다이(200)로 분리될 수 있다.
여전히 도 1을 참조하면, 일실시형태에 있어서 패키징 공정은 다이 접합 공정(106)을 위해 기판을 준비하는 단계(104)를 포함한다. 도 5를 참조하면, 기판의 예가 나타내어져 있다. 기판(210)은 다이의 범프가 부착될 수 있는 도전성 패드(212)를 포함한다. 일반적인 기판 재료는 유기 수지로 이루어진 프린트 회로 보드이다. 그러나, 기판(210)은 대안으로 세라믹, 실리콘 또는 다른 절연 재료를 포함할 수 있다. 일례에 있어서, 패드(212)가 금으로 형성되도록(또는 적어도 금도금되도록) 기판은 금으로 마무리된 FR4 등의 적층 기판이다. 대안으로, 다른 예에 있어서 패드는 예들 들면 구리, 은, 팔라듐, 또는 솔더 등의 금 이외의 도전성 재료 또는 금속을 포함할 수 있다. 다이를 접합하기 전에 도전성 패드(212)는 예를 들면 당업자에게 알려진 플라즈마 세정 공정을 사용하여 세정될 수 있다[단계(104)의 일부]. 또한, 준비 단계(104)는 유전체층(솔더 마스크 등)(214)을 퇴적하는 것을 포함할 수 있다. 단계(104)가 단계(100 및 102)를 후행하는 것처럼 도 1에 나타내어지지만, 본 발명은 그것에 한정되지 않고 단계(104)가 접합[즉, 단계(106)] 이전의 어떠한 시간에 행해질 수 있다고 인지된다.
도 1을 다시 참조하면, 단계(106)는 기판(210)에 하나 이상의 다이(200)를 접합하는 것을 포함한다. 일실시형태에 의하면, 다이 접합 공정(106)은 기판(210) 상의 패드(212)와 범프(208) 사이에 접합을 형성하기 위해 다이(200)에 열 에너지 및 기계적 압력이 가해지는 서모소닉 공정을 포함한다. 상기 논의된 바와 같이, 일례에 있어서 범프(208)는 금 범프일 수 있다. 이러한 경우에 표준 금-금 상호접속(GGI) 접합 공정이 사용될 수 있다. GGI는 GGI 본더라 불리는 기계를 사용하여 금 범프와 금 접합 패드가 압력 수두 하에 열 및 초음파 파워에 의해 함께 이어지는 서모소닉 공정이다. 서모소닉 공정 접속은 2개의 금층 사이의 고체상 접합에 의해 이루어진다. 하중 및 초음파 파워 하의 금의 확산(마이크로 용접)은 보이드 프리(void-free)이고 모놀리식인 접합층으로서 금-금 접속을 생성한다. GGI 접합은 상대적으로 저가의 기술이며, 또한 친환경적이고 소자의 오염을 최소화하는 무플럭스 접합 방법이다. 초음파 GGI 공정은 대략 +/-10㎛의 장착 정밀도를 가지며, 100㎛만큼 얇은 두께의 다이를 신뢰성있게 접합할 수 있다. 다른 예에 있어서, 범프(208)는 상기 논의된 바와 같은 구리 기둥일 수 있고, 기판(210)에 다이(200)를 접합하기 위해 서모소닉 공정이 사용될 수 있다. 사용될 수 있는 서모소닉 접합 공정의 예가 2007년 12월 17일에 출원된 "Thermal Mechanical Flip Chip Bonding,"이란 명칭의 공공재이며 동시계류중인 미국 특허 출원 11/957,730호에 기재되어 있고 그것은 그 전체가 여기서 참조에 의해 통합된다.
도 6을 참조하면, 기판(210)에 접합된 다이(200)의 단면도가 나타내어져 있다. 일실시형태에 있어서, 벽(206)의 높이 h를 제어하여 기판(210)에 다이(200)가 접합될 때 벽(206)과 기판(210) 사이에 본질적으로 간극을 남기지 않도록 벽(206)을 약간 누른다. 그러므로, 벽(206)은 회로(202) 주위에 배리어를 형성하고, 다이 아래에 캐비티(216)를 형성한다. 이 캐비티(또는 에어 간극)(216)는 종래의 캐비티 형성 방법의 경우와 마찬가지로 캐비티를 완성하기 위해 부착될 분리된 "캡"을 필요로 하지 않고 다이 접합 공정(106) 동안 인 시튜로 형성된다. 도 7에는 좌우의 벽만 도시되지만 회로(202)를 부분적으로 또는 완전히 둘러싸도록 추가적인 벽(예를 들면, 도 7에서 전후의 벽)이 제공될 수 있다고 인지된다. 또한, 벽은 회로가 의도되는 어플리케이션의 필요에 의해서만 좌우되는 어떠한 소망의 형상을 가질 수 있다고 인지된다. 제어된 오버몰딩 공정[단계(108)]에서 몰딩 화합물(218)(도 7 참조)이 다이(200) 및 기판(210) 위로 도포될 때, 벽(206)은 몰딩 화합물(218)이 캐비티(216)로 유입되는 것을 방지하므로 회로(202) 아래의 캐비티(216)가 유지된다. 캐비티는 가장 일반적으로 에어로 충전될 수 있지만, 이것은 다른 물질 또는 진공으로 충전될 수도 있다고 인지된다.
일례에 의하면, 벽(206)의 높이는 벽(206)을 이루는 재료(즉, 벽의 압축성), 접합 패드(212)의 알려진 높이(222), 범프(208)의 스탠드오프(stand-off)(220), 및 기판(210)에 다이(200)를 서모소닉 접합하는 동안에 가해질 압력에 적어도 일부 의거하여 선택된다. 일례에 있어서, 도전성 접합 패드(212)의 높이(222)는 대략 27마이크로미터(㎛)이고, 범프 스탠드오프(220)는 대략 10~20㎛의 범위이다. 범프 스탠드오프는 기판(210)에 다이(200)를 접합하는 동안 감소될 수 있다. 그러므로, 일례에 있어서, 벽(206)의 높이 h는 접합후에 벽(206)과 기판(210) 사이에 본질적으로 간극이 없도록 대략 40㎛이다. 여기서 주어진 치수는 단지 예이고 한정을 의도하지 않는다고 인지된다. 벽(206), 도전성 패드(212) 및 범프 스탠드오프(220)의 치수는 어플리케이션, 사용되는 재료 및 사용되는 다이 접합 공정에 매우 의존할 수 있다.
상기 논의된 바와 같이, 적어도 몇몇 실시형태에 있어서 벽(206)은 기판(210)에 다이(200)를 접합하기 전에 다이(200) 상에 형성된다. 그러나, 대안으로 벽(206)은 기판(210)에 다이(200)를 접합하기 전에 기판(210) 상에 형성될 수 있다. 벽(206)은, 상기 논의된 바와 같이, 종래의 유전체 퇴적 공정 및 경우에 따라 선택적인 제거 공정을 사용하고 기판의 제어된 패터닝을 통하여 기판(210) 상에 형성될 수 있다. 이 예에 있어서, 벽(206) 및 범프(208)의 스탠드오프(즉, 높이)는 기판(210)에 다이(200)가 접합될 때 벽의 상부와 다이(200) 사이에 본질적으로 간극을 제공하지 않도록 제어될 수 있다.
패키징된 BAW 필터의 몇몇 실시예가 여기 논의되는 패키징 방법의 실시형태를 이용하여 생성되었다. 도 8에는 BAW 필터(300)의 실시예를 포함하는 기판의 일부의 상면 화상을 나타낸다. BAW 필터(300)는 종래의 방법을 사용하여 형성된 "스트리트"(302)에 의해 기판 상에 다른 하나로부터 이격된다. BAW 필터는 BAW 필터(300)와 신호를 송수신하는 복수의 도전성 접속점(304)을 포함한다. 유전체 벽(206)(도 6 참조)에 의해 형성되는 배리어(308)는 BAW 필터 다이 둘레에 선명하게 보인다. 이 실시예에 있어서, 배리어(308)는 SU8 폴리머를 포함한다. 몰딩 화합물이 제어된 오버몰딩 공정을 사용하여 BAW 필터 위에 도포되었다. 배리어(308)는 지정된 위치에서의 몰딩 화합물 흐름이 BAW 필터 다이 아래에 충전되지 않은 에어 간극을 생성하는 것을 방지한다. 배리어(308)에 의한 몰딩 화합물(310)의 차단은 BAW 필터(300)의 일부의 확대 화상인 도 9에서 볼 수 있다. 오버몰딩 공정후에 기판은 개별의 패키징된 부품을 형성하기 위해 스트리트(302)를 따라 분리될 수 있다[도 1에서 단계(110)].
본 발명의 실시형태의 플립 칩 패키징 방법을 사용하여 형성된 부품의 견고성을 테스트하기 위해 BAW 필터 부품의 여러 실시예가 생성되어 "전단" 테스트되었다. 이러한 테스트에 있어서, 전단력은 기판으로부터 다이가 전단될 때까지 연속적으로(또는 점진적으로) 증가되는 힘과 함께 부품 위에 가해진다. 이러한 테스트는 범프(208)와 다이(200) 사이, 및 범프(208)와 기판 패드(212) 사이의 접합의 강도 또는 기계적 인테그러티(mechanical integrity)에 관한 데이터를 제공한다. 이하 표 1은 여기에 논의되는 패키징 공정의 실시형태에 의해 제조된 BAW 필터의 11개의 실시예에 대한 테스트 결과 데이터를 포함한다. 각 실시예에 있어서, 다이는 금 범프(208)를 포함하였고 GGI 접합 공정을 사용하여 기판에 접합되었다. GGI 접합 기계는 GGI 접합 공정 동안 5뉴턴의 힘을 가하고, 0.3초동안 1.5와트의 초음파 파워를 가하도록 프로그램되었다.
실시예 No. | 범프 전사* | 범프 높이(㎛) | 다이 전단력(Kgf) |
1 | 6 | 20.3 | 261.50 |
2 | 5 | 21.9 | 331.80 |
3 | 4 | 19.5 | 227.90 |
4 | 5 | 20.9 | 202.80 |
5 | 5 | 22.0 | 254.60 |
6 | 5 | 22.5 | 255.40 |
7 | 4 | 21.8 | 241.40 |
8 | 6 | 24.3 | 248.20 |
9 | 4 | 23.8 | 244.00 |
10 | 6 | 23.4 | 210.20 |
11 | 6 | 20.8 | 219.40 |
최소 | 4.00 | 19.5 | 202.80 |
최대 | 6.00 | 24.3 | 331.80 |
평균 | 5.09 | 21.93 | 245.17 |
표준 편차 | 0.83 | 1.5 | 34.60 |
*"범프 전사(bump transfer)"는 4열에 열거된 다이 전단력 하에 다이로부터 전단되는 범프의 수를 말하고, 범프와 기판 패드 사이의 양호한 접합을 제안한다.
표 1의 데이터는 여기서 논의되는 패키징 방법의 실시예에 의해 패키징된 부품이 양호한 이음 강도 및 신뢰도를 발휘함을 나타낸다. 인시튜 캐비티의 존재, 및 캐비티 지역에서의 몰딩 화합물의 부족은 부품의 기계적 신뢰성에 악영향을 주지 않는다. 그러므로, 형태 및 실시형태는 간이하고, 정확하며 저가인 패키징 방법으로 언더 다이 캐비티의 인시튜 형성을 통합하는 RFIC(특히, MEMS 소자) 등의 견고하고 신뢰성있게 패키징된 부품을 제공한다.
적어도 일실시형태의 여러 형태를 설명하여 다양한 변경, 수정, 및 개선이 당업자에 의해 용이하게 발생될 것으로 인식된다. 그러한 변경, 수정, 및 개선은 본 명세서의 일부가 되도록 의도되고, 본 발명의 범위 내에 있도록 의도된다. 따라서, 상기 설명과 도면은 단지 예시의 방법에 의한 것이며, 본 발명의 범위는 첨부된 청구항의 참된 해석 및 그 동등물로부터 결정되어야 한다.
Claims (31)
- 플립 칩 반도체 부품 패키징 방법으로서,
제1 면을 갖는 다이를 제공하는 단계;
상기 다이의 상기 제1 면 상에 유전체 배리어를 형성하는 단계 - 상기 유전체 배리어는 상기 다이의 상기 제1 면 상의 지정된 위치를 적어도 부분적으로 둘러쌈 -;
상기 다이의 상기 제1 면 상에 복수의 범프를 형성하는 단계 - 상기 복수의 범프는 상기 지정된 위치로부터 상기 유전체 배리어의 반대측 상에 위치함 -;
플립 칩 구성으로 상기 다이를 기판에 접합하는 단계 - 상기 기판은 상기 기판의 제2 면 상의 복수의 접합 패드를 포함하고, 상기 다이를 상기 기판에 접합하는 것은 상기 복수의 범프를 상기 복수의 접합 패드에 접속시킴으로써 달성되고, 상기 접합은 상기 유전체 배리어와 상기 기판 사이의 접촉이 상기 다이의 상기 제1 면, 상기 유전체 배리어 및 상기 기판에 의해 정의되는 캐비티를 제공하게 하고, 상기 캐비티는 상기 다이의 상기 제1 면 상의 상기 지정된 위치에 근접함 -; 및
상기 다이, 및 상기 기판의 적어도 일부를 캡슐화하는 상기 플립 칩 반도체 부품 패키징을 생성하도록 몰딩 화합물을 이용하여 상기 다이 및 상기 기판의 상기 일부를 오버몰딩하는 단계 - 상기 몰딩 화합물은 그에 의해 또한 상기 다이의 일부를 언더필하고, 상기 몰딩 화합물의 흐름은 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지하는 상기 유전체 배리어에 의해 차단됨 -
를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제1항에 있어서,
상기 복수의 범프를 형성하는 단계는 도전성 재료로 제작된 범프들을 형성하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제2항에 있어서,
상기 복수의 범프를 형성하는 단계는 상기 다이의 상기 제1 면 상에 금 범프들을 형성하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제3항에 있어서,
상기 복수의 접합 패드는 금도금된 접합 패드들이고, 상기 다이를 상기 기판에 접합하는 단계는 상기 다이 상의 상기 금 범프들과 상기 기판 상의 상기 금도금된 접합 패드들 사이의 접합들을 형성하기 위해 금-금 상호접속 공정을 사용하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제2항에 있어서,
상기 복수의 범프를 형성하는 단계는 상기 다이의 상기 제1 면 상에 구리 기둥 범프들을 형성하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제5항에 있어서,
상기 복수의 접합 패드는 도전성 접합 패드들이고, 상기 다이를 상기 기판에 접합하는 단계는 상기 다이 상의 상기 구리 기둥 범프들과 상기 기판 상의 상기 도전성 접합 패드들 사이의 접합들을 형성하기 위해 서모소닉 접합 공정을 사용하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 플립 칩 반도체 부품 패키징 방법으로서,
제1 면 상에 형성된 복수의 접속 범프를 갖는 다이를 제공하는 단계;
제2 면 상에 형성된 대응하는 복수의 도전성 접합 패드를 갖는 기판을 제공하는 단계;
상기 다이의 상기 제1 면 상에 유전체 배리어를 형성하는 단계 - 상기 유전체 배리어는 상기 다이의 상기 제1 면 상의 지정된 위치를 적어도 부분적으로 둘러싸고, 상기 지정된 위치는 상기 복수의 접속 범프 중 어느 것도 없음 -;
상기 다이의 상기 제1 면 상의 상기 복수의 접속 범프를 상기 기판의 상기 제2 면 상의 상기 복수의 도전성 접합 패드에 서모소닉 접합하는 단계;
상기 접합 동안에 상기 유전체 배리어를 압축하여 상기 유전체 배리어와 상기 기판 사이의 임의의 간극을 제거하고 상기 다이의 상기 제1 면과 상기 기판 사이에 캐비티를 형성하는 단계 - 상기 캐비티는 상기 유전체 배리어에 의해 정의됨 -; 및
상기 다이, 및 상기 기판의 적어도 일부를 캡슐화하는 상기 플립 칩 반도체 부품 패키징을 생성하도록 몰딩 화합물을 이용하여 상기 다이 및 상기 기판의 상기 일부를 오버몰딩하는 단계 - 상기 몰딩 화합물은 그에 의해 또한 상기 다이의 일부를 언더필하고, 상기 몰딩 화합물의 흐름은 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지하는 상기 유전체 배리어에 의해 차단됨 -
를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제7항에 있어서,
상기 유전체 배리어를 형성하는 단계는 상기 다이의 상기 제1 면 상의 상기 지정된 위치를 완전히 둘러싸는 유전체 배리어를 형성하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 플립 칩 반도체 부품 패키징 방법으로서,
제1 면 상에 형성된 복수의 접속 범프를 갖는 다이를 제공하는 단계;
제2 면 상에 형성된 대응하는 복수의 도전성 접합 패드를 갖는 기판을 제공하는 단계;
상기 기판의 상기 제2 면 상에 유전체 배리어를 형성하는 단계;
상기 다이의 상기 제1 면 상의 상기 복수의 접속 범프를 상기 기판의 상기 제2 면 상의 상기 복수의 도전성 접합 패드에 서모소닉 접합하는 단계;
상기 접합 동안에 상기 유전체 배리어를 압축하여 상기 유전체 배리어와 상기 다이의 상기 제1 면 사이의 임의의 간극을 제거하고 상기 다이의 상기 제1 면과 상기 기판 사이에 캐비티를 형성하는 단계 - 상기 캐비티는 상기 유전체 배리어에 의해 정의됨 -; 및
상기 다이, 및 상기 기판의 적어도 일부를 캡슐화하는 상기 플립 칩 반도체 부품 패키징을 생성하도록 몰딩 화합물을 이용하여 상기 다이 및 상기 기판의 상기 일부를 오버몰딩하는 단계 - 상기 몰딩 화합물은 그에 의해 또한 상기 다이의 일부를 언더필하고, 상기 몰딩 화합물의 흐름은 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지하는 상기 유전체 배리어에 의해 차단됨 -
를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제1항, 제7항 또는 제9항에 있어서,
상기 유전체 배리어를 형성하는 단계는 SU8 폴리머로 제작된 배리어를 형성하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제7항 또는 제9항에 있어서,
상기 다이를 상기 기판에 서모소닉 접합하는 단계는 상기 복수의 접속 범프를 상기 대응하는 복수의 도전성 접합 패드에 접합하기 위해 금-금 상호접속 공정을 사용하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제7항 또는 제9항에 있어서,
상기 다이를 제공하는 단계는 MEMS 소자를 포함하는 다이를 제공하는 단계를 포함하는 플립 칩 반도체 부품 패키징 방법. - 제9항에 있어서,
상기 유전체 배리어를 형성하는 단계는 상기 다이의 상기 제1 면 상의 지정된 위치를 완전히 둘러싸는 유전체 배리어를 형성하는 단계를 포함하고, 상기 다이의 상기 제1 면 상의 상기 지정된 위치는 상기 복수의 접속 범프 중 어느 것도 없는 플립 칩 반도체 부품 패키징 방법. - 플립 칩 패키징 부품으로서,
제1 면을 갖는 다이;
상기 다이의 상기 제1 면 상에 배치된 유전체 배리어 - 상기 유전체 배리어는 상기 다이의 상기 제1 면 상의 지정된 위치를 적어도 부분적으로 둘러쌈 -;
상기 다이의 상기 제1 면 상에 배치된 복수의 범프 - 상기 복수의 범프는 상기 지정된 위치로부터 상기 유전체 배리어의 반대측 상에 위치함 -;
기판의 제2 면 상의 복수의 접합 패드를 포함하는 상기 기판 - 상기 다이는 플립 칩 구성으로 상기 기판에 접합되고, 상기 복수의 범프는 상기 복수의 접합 패드에 접합되고, 상기 유전체 배리어는 상기 기판에 접촉함 -;
상기 다이의 상기 제1 면, 상기 유전체 배리어, 및 상기 기판에 의해 정의되는 캐비티 - 상기 캐비티는 상기 다이의 상기 제1 면 상의 상기 지정된 위치에 근접함 -; 및
상기 다이, 및 상기 기판의 적어도 일부를 캡슐화하는 몰딩 화합물 - 상기 몰딩 화합물은 상기 다이의 일부를 언더필하고 상기 지정된 위치로부터 상기 유전체 배리어의 상기 반대측을 접촉하고, 상기 유전체 배리어는 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지함 -
을 포함하는 플립 칩 패키징 부품. - 제14항에 있어서,
상기 복수의 범프는 도전성 재료를 포함하는 플립 칩 패키징 부품. - 제15항에 있어서,
상기 복수의 범프는 금 범프들을 포함하는 플립 칩 패키징 부품. - 제16항에 있어서,
상기 복수의 접합 패드는 금도금된 접합 패드들인 플립 칩 패키징 부품. - 제15항에 있어서,
상기 복수의 범프는 구리 기둥 범프들을 포함하는 플립 칩 패키징 부품. - 제14항에 있어서,
상기 캐비티는 상기 몰딩 화합물이 없는 플립 칩 패키징 부품. - 제14항에 있어서,
상기 유전체 배리어는 SU8 폴리머를 포함하는 플립 칩 패키징 부품. - 플립 칩 반도체 부품 패키지로서,
제1 면 상에 형성된 복수의 접속 범프를 갖는 다이;
제2 면 상에 형성된 대응하는 복수의 도전성 접합 패드를 갖는 기판 - 상기 다이의 상기 제1 면 상의 상기 복수의 접속 범프는 상기 기판의 상기 제2 면 상의 상기 복수의 도전성 접합 패드에 접합됨 -;
상기 다이의 상기 제1 면 상에 배치된 유전체 배리어 - 상기 유전체 배리어는 상기 다이의 상기 제1 면 상의 지정된 위치를 적어도 부분적으로 둘러싸고, 상기 지정된 위치는 상기 복수의 접속 범프 중 어느 것도 없고, 상기 유전체 배리어는 간극없는 접합으로 상기 기판에 접합됨 -;
상기 다이의 상기 제1 면과 상기 기판 사이의 상기 유전체 배리어에 의해 정의되는 캐비티; 및
상기 다이, 및 상기 기판의 적어도 일부를 캡슐화하는 몰딩 화합물 - 상기 몰딩 화합물은 상기 다이의 일부를 언더필하고, 상기 유전체 배리어는 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지함 -
을 포함하는 플립 칩 반도체 부품 패키지. - 제21항에 있어서,
상기 다이는 MEMS 소자를 포함하는 플립 칩 반도체 부품 패키지. - 제22항에 있어서,
상기 MEMS 소자는 상기 지정된 위치 내에 적어도 부분적으로 배치되는 플립 칩 반도체 부품 패키지. - 제21항에 있어서,
상기 유전체 배리어는 상기 지정된 위치를 완전히 둘러싸는 플립 칩 반도체 부품 패키지. - 플립 칩 반도체 부품 패키지로서,
제1 면 상에 형성된 복수의 접속 범프를 갖는 다이;
제2 면 상에 형성된 대응하는 복수의 도전성 접합 패드를 갖는 기판 - 상기 다이의 상기 제1 면 상의 상기 복수의 접속 범프는 상기 기판의 상기 제2 면 상의 상기 복수의 도전성 접합 패드에 접합됨 -;
상기 기판의 상기 제2 면 상에 배치되고 간극없는 접합으로 상기 다이에 접합되는 유전체 배리어;
상기 다이의 상기 제1 면과 상기 기판 사이의 상기 유전체 배리어에 의해 정의되는 캐비티; 및
상기 다이, 및 상기 기판의 적어도 일부를 캡슐화하는 몰딩 화합물 - 상기 몰딩 화합물은 상기 다이의 일부를 언더필하고, 상기 유전체 배리어는 상기 몰딩 화합물이 상기 캐비티로 유입되는 것을 방지함 -
을 포함하는 플립 칩 반도체 부품 패키지. - 제21항 또는 제25항에 있어서,
상기 유전체 배리어는 SU8 폴리머를 포함하는 플립 칩 반도체 부품 패키지. - 제21항 또는 제25항에 있어서,
상기 복수의 도전성 접합 패드는 금도금된 접합 패드들이고 상기 복수의 접속 범프는 금 범프들을 포함하는 플립 칩 반도체 부품 패키지. - 제25항에 있어서,
상기 다이는 MEMS 소자를 포함하는 플립 칩 반도체 부품 패키지. - 제25항에 있어서,
상기 유전체 배리어는 상기 캐비티를 완전히 둘러싸는 플립 칩 반도체 부품 패키지. - 제29항에 있어서,
상기 캐비티는 상기 복수의 접속 범프들 중 어느 것도 없는 플립 칩 반도체 부품 패키지. - 제25항에 있어서,
상기 캐비티는 공진 캐비티인 플립 칩 반도체 부품 패키지.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/964,092 | 2007-12-26 | ||
US11/964,092 US8900931B2 (en) | 2007-12-26 | 2007-12-26 | In-situ cavity integrated circuit package |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100119858A KR20100119858A (ko) | 2010-11-11 |
KR101581971B1 true KR101581971B1 (ko) | 2015-12-31 |
Family
ID=40824624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020107016450A KR101581971B1 (ko) | 2007-12-26 | 2008-11-10 | 플립 칩 반도체 부품 패키징 방법 및 플립 칩 반도체 부품 패키지 |
Country Status (6)
Country | Link |
---|---|
US (2) | US8900931B2 (ko) |
EP (1) | EP2235747B1 (ko) |
KR (1) | KR101581971B1 (ko) |
CN (1) | CN101978483B (ko) |
HK (1) | HK1150470A1 (ko) |
WO (1) | WO2009085409A1 (ko) |
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A201 | Request for examination | ||
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