KR101577072B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

50V 이상의 전압 하에서도 안전하게 동작할 수 있는 오프셋 MOS 트랜지스터의 제조 방법을 제공한다. LOCOS 산화 막을 포함하는 오프셋 MOS 트랜지스터에서, 높은 내전압(withstanding voltage)을 필요로 하는 드레인 확산 층의 주변에 형성된 LOCOS 산화 막이 에칭되고, LOCOS 산화 막이 얇은 영역 아래에 위치한 반도체 기판의 표면 영역 내로 확산하도록 드레인 확산 층이 형성된다. 그 결과, 드레인 확산 층의 단부 부분은 오프셋 확산 층으로 덮여서, 드레인 확산 층의 하단부 영역에서 발생하는 전계 집중을 완화할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 고전압 동작을 위한 LOCOS(LOCal Oxidation-of-Silicon) 오프셋을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치, 및 이 반도체 장치의 제조 방법에 관한 것이다.
일정 전압을 얻기 위해 전원 전압을 제어하는, 전압 조정기 및 스위칭 조정기와 같은 집적 회로(ICs:　Integrated Circuits)에 대한 시장에서의 최근의 요구는, 예컨대 50V 이상의 전압 범위 하에서도 안정적인 동작을 보장할 수 있는 IC를 요구하는 것과 같이 다양화되고 있다. 고전압 동작을 위한 ICs에서 사용되는 전계 효과 트랜지스터(이후 MOS(Metal-Oxide Semiconductor) 트랜지스터라 함)로서, 고전압 동작을 위한 종래의 평면(planar) MOS 트랜지스터의 예와 같이 LOCOS 오프셋 드레인 구조를 갖는 MOS 트랜지스터가 알려져 있다.
도 3a 내지 도 3c는 LOCOS 오프셋 MOS 트랜지스터의 제조 방법을 예시한다. 도 3a에 예시한 바와 같이, 희생 산화 막(22) 및 질화 막(21)이 P-형 실리콘 기판 상에 증착되고, 질화 막(21)은, 그 타겟 영역에 대해 개구를 갖도록 패터닝된 마스 크로서 포토레지스트를 사용하여 선택적으로 제거되고, N-형 오프셋 확산 층(31)이 이온 주입을 통해 형성된다. 그 다음에, 도 3b에 예시한 바와 같이, 패턴으로서 질화 막(21)을 사용하여, LOCOS 산화 막(23)이 예컨대 습식 산화를 통해 선택적으로 형성된다. 그러면, 질화 막(21) 및 희생 산화 막(22)은 제거되어 게이트 산화 막(24)을 형성하며, 예컨대 다결정 실리콘 막이 게이트 산화 막(24)상에 증착된다. 다결정 실리콘 막은, 그 타겟 영역에 대해 개구를 갖도록 패터닝된 마스크로서 포토레지스트를 사용하여 제거되어, 게이트 전극(25)을 형성한다. N-형 드레인 확산 층(34) 및 N-형 소스 확산 층(35)은, 그 타겟 영역에 대해 개구를 갖도록 패터닝된 마스크로서 포토레지스트를 사용하여 이온 주입을 통해 형성되어, 도 3c의 구조를 얻는다.
도 3c에 예시한 종래의 구조에 따라, 게이트 전극과 드레인 확산 층 사이의 전계 완화(electric field relaxation)는 향상될 수 있어서, LOCOS 산화 막(23)의 두께와 오프셋 확산 층(31)의 농도를 적절히 설정함으로써 고전압 동작을 달성할 수 있다. 그러나 오프셋 확산 층(31)과 드레인 확산 층(34) 사이의 접합부에서, 오프셋 확산 층(31)은, 제조 공정 동안에 초래된 LOCOS 산화 막(23)과 질화 막(21)의 두께 변동으로 인해 드레인 확산 층(34)의 하단 에지(34a)를 충분히 덮을 수 없고, 결국 드레인 확산 층(34)의 하단 에지(34a)상의 전계 집중을 완화시키기에 불충분한 구조를 얻게 된다. 예컨대, 오프셋 확산 층(31)의 농도가 충분히 높게 설정되 고, 오프셋 확산 층(31)이 드레인 확산 층(34)의 하단 에지(34a)까지 확산될 때, 공핍 층은 오프셋 확산 층(31)으로부터 연장할 수 없고, 그 결과, 게이트 전극과 드레인 확산 층 사이의 전계는 증가하여, 상대적으로 낮은 전압에서 애벌랜치 브레이크다운(avalanche breakdown)을 초래하는 인자가 된다. 50V에서 동작하는 그러한 고전압 동작 소자의 장치 설계에서, 앞서 언급한 구조를 채택하는 것은 어렵게 된다.
앞서 언급한 문제에 대한 대응책은 일본공개특허공보, JP 06-29313A에 개시되어 있고, 이 특허공보는, 트렌치가 LOCOS 오프셋 MOS 트랜지스터의 오프셋 부분에 형성되고, 오프셋 확산 층이 트렌치에 형성되며, LOCOS 산화 막이 트렌치를 채워서, 고농도로 도핑된 드레인 층의 전계 집중 영역이 오프셋 확산의 도움으로 덮이게 되는 방법을 제안한다.
일본공개특허공보, JP 06-29313A에 개시한 MOS 트랜지스터의 구조에 따라, 오프셋 확산 층의 효과적인 폭은 증가하며, 그에 따라 저항 성분은 증가하여 MOS 트랜지스터의 구동성을 낮춘다. 나아가, LOCOS 산화 막이 매설된 리세스부는, 바닥 쪽으로 불쑥 나온(flare) 형상을 갖는다. 따라서 오프셋 확산 층은 또한 바닥 쪽으로 불쑥 나온 형상을 가지며, 확산 층은 MOS 트랜지스터의 채널 방향에서 또한 연장하는 구조를 갖는다. 따라서 고전압이 드레인 전극에 인가되어, 드레인 오프셋 확산 층과 기판 사이에 생성된 공핍 층이 소스 확산 층 측의 공핍 층과 접촉하게 될 때 발생하는 펀치 스루 현상(punch through phenomenon)으로 인한 누설 전류 흐름을 막기 위해, MOS 트랜지스터의 게이트 길이를 더 길게 설정하는 것이 필요하 다. 이러한 상태는, 특히 드레인 전극과 소스 전극 둘 모두가 높은 내전압(withstanding voltage)을 가져야 하며, 이것이 크기 증가로 인해 그 제조비용에 상당히 영향을 미치는 경우에 중요하다.
특히, 종래의 구조에 따라, 게이트 전극과 드레인 전극 사이의 내전압은, 오프셋 영역에 대한 리세스부 형성 동안 및 리세스부를 채우는 LOCOS 산화 막의 형성 동안에 제조 변동으로 인해 변한다. 예컨대, 만약 리세스부가 제조 변동으로 인해 더 깊게 형성되고, LOCOS 산화 막이 더 얇아진다면, 오프셋 확산 층의 채널 단부는 가파른 코너(sharp corners)가 있는 형상을 가져, 그 결과 내전압은 매우 악화되며, 이는 전계 집중이 발생하기 때문이다. 따라서 제조 변동을 고려한다면, 앞서 언급한 구조를 가지고 고전압 동작을 보장하는 것은 매우 어렵다.
앞서 언급한 문제를 해결하기 위해, 본 발명은 다음의 수단을 사용한다.
(1) LOCOS 오프셋 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
제 1 도전형 반도체 기판 상에 희생 산화 막을 형성하는 단계;
희생 산화 막상에 질화 막을 형성하고, 포토레지스트를 사용한 패턴으로 상기 질화 막의 타겟 영역만을 에칭하는 단계;
이온 주입을 통해 제 1 오프셋 확산 층이 될 영역에서만, 제 2 도전형 오프셋 확산 층을 형성하는 단계;
상기 질화 막이 에칭되는 영역에서 LOCOS 산화 막을 형성하는 단계;
상기 질화 막과 희생 산화 막을 제거하는 단계;
상기 제 1 도전형 반도체 기판의 표면상에 게이트 산화 막을 형성하고, 상기 게이트 산화 막상에 다결정 실리콘 막을 형성하며, 포토레지스트를 사용한 패턴으로 상기 다결정 실리콘 막의 타겟 영역만을 에칭하는 단계;
포토레지스트를 사용한 패턴으로, 상기 게이트 산화 막 및 상기 LOCOS 산화 막의 영역을 에칭하는 단계로서, 상기 영역 아래에는, 드레인 확산 층으로서 기능하는 고농도로 도핑된 확산 층이, 상기 드레인 확산 층 쪽으로의 상기 LOCOS 산화 막의 막 두께를 감소시키도록 형성되며, 상기 영역은 상기 LOCOS 산화 막의 형성부에 해당하는, 에칭 단계; 및
이온 주입을 통해 제 2 도전형의 고농도로 도핑된 확산 층을 형성하는 단계를 포함하는,
반도체 장치의 제조 방법.
(2) 이러한 반도체 장치의 제조 방법에서는, 상기 게이트 산화 막 및 LOCOS 산화 막을 에칭하는 단계는 등방성 에칭(isotropic etching)을 수행하는 단계를 포함한다.
(3) 반도체 장치로서,
제 1 도전형의 반도체 기판;
제 1 도전형의 반도체 기판의 표면 일부상에 형성되며, 한 단부와 다른 단부를 포함하는 게이트 산화 막;
상기 게이트 산화 막의 한 단부 측상의 제 1 도전형의 반도체 기판의 제 1 표면 근처에 형성된 제 2 도전형의 소스 확산 층;
한 단부와 다른 단부를 포함하는 LOCOS 산화 막으로서, 한 단부는, 상기 게이트 산화 막의 다른 단부에서 상기 게이트 산화 막과 접촉하게 되는, LOCOS 산화 막;
상기 제 2 도전형의 소스 확산 층의 단부로부터 상기 LOCOS 산화 막으로 확장하도록, 상기 게이트 산화 막상에 형성된 게이트 전극;
상기 LOCOS 산화 막 아래에 위치한 제 1 도전형의 반도체 기판의 제 2 표면 인근에 형성된 제 2 도전형의 오프셋 확산 층; 및
상기 게이트 산화 막에 대향하는 측상에 위치한, 상기 LOCOS 산화 막의 다른 단부에 인접하도록, 상기 제 1 도전형의 반도체 기판의 제 3 표면 인근에 형성된 제 2 도전형의 드레인 확산 층을 포함하며,
상기 LOCOS 산화 막의 두께는, 상기 게이트 전극에서 멀이 떨어진 위치로부터 상기 LOCOS 산화 막의 다른 단부까지 연속해서 감소하여 상기 LOCOS 산화 막의 초기 두께보다 더 얇게 되고;
상기 LOCOS 산화 막은, 상기 제 2 도전형의 드레인 확산 층의 표면에 해당하는 상기 제 1 도전형의 반도체 기판의 제 3 표면보다 더 아래에 위치한 상기 LOCOS 산화 막의 다른 단부의 표면을 포함하며; 및
상기 제 2 도전형의 드레인 확산 층은, 상기 LOCOS 산화 막의 두께가 감소하는 영역 아래에 위치한 상기 제 1 도전형의 반도체 기판의 제 4 면 인근으로 각각 확산하고, 상기 제 2 도전형의 오프셋 확산 층과 중첩하는 단부를 포함하는,
반도체 장치.
LOCOS 오프셋 MOS 트랜지스터에서, 고전압 동작이 필요한 드레인 확산 층 및/또는 소스 확산 층 주변에서 형성되는 LOCOS 산화 막은 LOCOS 산화 막이 제거되는 영역을 덮도록 드레인 확산 층이나 소스 확산 층을 형성하기 위해 에칭된다. 그 결과, 드레인 확산 층이나 소스 확산 층의 하단부는 오프셋 확산 층으로 덮이며, 그에 따라, 드레인 확산 층의 하단부의 영역에서 발생하는 전계 집중은 완화될 수 있어, 50V 이상의 전압에서도 안전한 동작을 보장할 수 있는 MOS 트랜지스터를 포함하는 반도체 장치의 공급을 허용할 수 있다.
첨부한 도면을 참조하여, 본 발명의 바람직한 형태를 이하에서 상세하게 기재할 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법을 예시한다. 다음의 설명에서, N-채널 MOS 트랜지스터의 경우를 예로들 것이다.
도 1a는, 희생 산화 막(22)이 P-채널 반도체 기판(11)상에 형성되고; 질화 막(21)이 희생 산화 막(22)상에 형성되고; 질화 막(21)이 타겟 영역을 위한 개구를 갖도록 패터닝되며; 그런 다음 오프셋 확산 층(31)이, 이온 주입을 통해 개구의 P-형 반도체 기판(11)의 각 표면 영역에 형성되는 상태를 예시한다. 질화 막(21)의 패터닝에서, 포토레지스트를 질화 막(21)상에 균일하게 도포하고, 포토리소그래피를 사용하여 포토레지스트에서 타겟을 위한 개구를 만든다. 그런 다음, 마스크로서 패터닝된 포토레지스트를 사용하여, 건식 에칭을 플루오르 가스 등을 사용하여 수행한다. 질화 막(21)의 에칭 동안에 사용하였던 것과 동일한 마스크를 이온 주입을 통한 오프셋 확산 층(31) 형성을 위한 마스크로서 사용한다. 오프셋 확산 층(31)의 최종 불순물 농도는 대략 1x1016atom/cm3 내지 1x1018atom/cm3의 범위 내에 속하도록 설정된다. 도입할 불순물로서 인을 사용한다. 주입 에너지는 도입할 불순물의 양에 의존하지만, 반도체 기판의 표면으로부터 오프셋 확산 층(31)의 깊이 방향으로의 최종 확산 길이가 0.3㎛ 이상이 되도록 설정된다.
그 다음으로, 열 산화(thermal oxidation)가 마스크로서 질화 막(21)을 사용하여 수행되어, 도 1b에 예시한 바와 같이, 대략 600nm 내지 800nm의 두께를 갖는 LOCOS 산화 막(23)을 형성한다. 그러 다음, 질화 막(21) 및 희생 산화 막(22)이 제거되고, 게이트 산화 막(24)이 열 산화를 통해 형성된다. 200nm 내지 400nm의 막 두께를 갖는 다결정 실리콘 막은 예컨대 화학 기상 증착을 통해 게이트 산화 막(24)의 전 표면상에 형성된다. 그런 다음, 인 등을 고체 확산(solid phase diffusion)을 통해 다결정 실리콘 내로 확산하여, 그 불순물 농도는 대략 1x1020atom/cm3가 되어, 다결정 실리콘 막에 도전성을 제공한다. 이 경우, 고체 확산에 대한 대안으로서, 이온 주입이, 불순물을 다결정 실리콘 내로 주입하는데 사용될 수 도 있다. 그 이후, 도전성을 갖는 다결정 실리콘 막은, LOCOS 산화 막(23)의 일부분으로부터 소스 영역 측의 게이트 산화 막(24) 상으로 연장하는 게이트 전극(25)을 형성하도록 패터닝되어, 도 1c에 예시한 구조를 얻는다.
그 다음으로, 후속하여 드레인 확산 층이 되는 영역의 주변에 대해 개구를 갖도록 포토레지스트를 형성한다. 그런 다음, LOCOS 산화 막(23) 사이에 삽입된 게이트 산화 막(24) 및 상기 영역의 양 측상에 위치한 LOCOS 산화 막(23) 부분은 습식 에칭을 통해 등방적으로 에칭된다(isotropically etched). 이 경우, 후속하여 소스 확산 층이 되는 영역에 형성된 게이트 산화 막(24)이 동시에 에칭될 수 도 있다.
그 이후, 후속하여 드레인 확산 층이 되는 영역과, 소스 확산 층을 위한 영역과 같이, LOCOS 산화 막(23)이 제거되는 타겟 영역을 위한 개구를 갖는 패터닝된 포토레지스트를 마스크로서 사용하여, 불순물을 이온 주입을 통해 개구부 내로 주입한다. 드레인 확산 층(34) 및 소스 확산 층(35)을 형성하도록 열처리를 수행하여, 도 1d에 예시한 구조를 얻는다. 이 경우에, 드레인 확산 층(34) 및 소스 확산 층(35)을 형성하도록 이온 주입을 수행할 때, 인이나 비소를 도입할 불순물로서 사용하며, 드레인 확산 층(34)과 소스 확산 층(35) 각각의 최종 표면 불순물 농도는 1x1019atom/cm3 이상으로 설정된다. 이온 주입 에너지는, 반도체 기판의 표면으로부터 드레인 확산 층(34) 및 소스 확산 층(35)의 깊이 방향에서의 각각의 확산 길이가 대략 0.2㎛가 되도록 설정된다. 전술한 바와 같이, LOCOS 산화 막(23)은 LOCOS 산화 막(23)의 에칭 시에 등방적으로 에칭되며, 그에 따라 드레인 확산 층(34) 측상의 LOCOS 산화 막(23)의 단부는 도 1d에 예시한 바와 같이 둥근 형상(round shape)으로 형성된다. 그 결과, 오프셋 확산 층(31)상에 형성된 LOCOS 산화 막(23) 은 그 두께가 드레인 확산 층(34)의 단부쪽으로 감소하는 형상을 갖는다. 드레인 확산 층(34)은, LOCOS 산화 막(23)이 에칭된 영역을 덮도록 이온 주입을 통해 형성되므로, 드레인 확산 층(34)의 단부 각각은 오프셋 확산 층(31) 내로 연장하도록 형성된다. 나아가, 드레인 확산 층(34)은, 에칭 이후 LOCOS 산화 막(23)의 두께에 해당하는 농도 분포를 갖는다. 다시 말해, 드레인 확산 층(34)의 단부의 불순물 농도는 드레인 확산 층(34)의 중심부의 불순물 농도보다 더 낮다. 전계 완화를 위한 확산 층 영역이 그에 따라 드레인 단부에 형성된다. 게다가, 드레인 확산 층(34)의 깊이는 드레인 확산 층(34)의 불순물 농도 분포에 따라 변한다. 따라서 드레인 확산 층(34)의 하단 에지(34b)는 완만한 형상(smooth shape)을 가져서, 전계 집중은 덜 발생할 것이다. 그 결과, 고전압 동작을 보장할 수 있게 된다.
도 2는, 전술한 제조 방법에 의해 제조한, 본 발명에 따른 반도체 장치의 개략적인 단면도를 예시한다. 반도체 장치는 P-형 반도체 기판(11) 상에 형성된 오프셋 드레인 MOS 트랜지스터를 포함하며, 여기서 LOCOS 산화 막(23)은 기판의 표면상에 형성되고, 게이트 산화 막(24)은 LOCOS 산화 막(23) 사이의 활성 영역 위에 형성된다. 고농도로 도핑된 N-형 불순물로 형성된 소스 확산 층(35)은 LOCOS 산화 막(23)으로부터 멀리 떨어진 위치에서 형성되고, 게이트 전극(25)은 게이트 산화 막(24)상에 형성된다. 게이트 전극(25)은, 소스 확산 층(35)의 단부로부터 LOCOS 산화 막(23)의 일부분까지 확장하도록 형성된다. N-형 오프셋 확산 층(31)은 LOCOS 산화 막(23) 아래에 형성된다. 오프셋 확산 층(31)의 불순물 농도는 소스 확산 층(35) 및 드레인 확산 층(34)의 불순물 농도보다 더 낮다. 드레인 확산 층(34)은 오프셋 확산 층(31) 사이에 형성된다. 드레인 확산 층(34)에 인접한 LOCOS 산화 막(23)의 부분은, 습식 에칭의 결과 특정한 형상인 둥근 형상의 윤곽을 갖는다. 고농도로 도핑된 N-형 불순물로 형성된 드레인 확산 층(34)의 상단부의 높이는 LOCOS 산화 막(23)의 단부보다 더 높다. 드레인 확산 층(34)의 단부 각각은 이러한 윤곽을 갖는 LOCOS 산화 막(23)의 단부 및 오프셋 확산 층(31)의 단부와 접촉하게 된다. 드레인 확산 층(34)의 단부의 불순물 농도는 드레인 확산 층(34)의 중심부의 불순물 농도보다 더 낮다. 앞서 언급한 구조로, 드레인 확산 층(34)의 하단부의 영역에서 발생하는 전계 집중은 완화될 수 있어서, 50V 이상의 전압 하에서도 안전한 동작을 확보할 수 있는 MOS 트랜지스터를 포함하는 반도체 장치를 제공할 수 있게 된다.
앞서 언급한 설명에서, 본 발명은 N-채널 MOS 트랜지스터의 경우에 대해 상세하게 설명하였다. 그러나 본 발명은 P-채널 MOS 트랜지스터의 경우에도 적용 가능함은 말할 필요도 없다. MOS 트랜지스터의 동작 방법으로서, MOS 트랜지스터가 소스 전극과 드레인 전극이 그 사이에 삽입되는 상태 하에서 사용될 때, 소스 전극과 드레인 전극 둘 다에서 높은 내전압을 보장할 필요가 있다. 그러나 앞서 언급한 경우에도, 높은 내전압은 본 발명에 따른 구조를 통해서 보장할 수 있다. 나아가, 앞서 언급한 설명에서, MOS 트랜지스터를 반도체 기판 상에 형성한 경우는 예를 들어 기재한 것이다. 그러나 본 발명은 MOS 트랜지스터가 P-형의 깊은 확산 층, 즉 소위 웰(well) 확산 층상에 형성되는 경우에도 적용될 수 있다. 게다가, MOS 트랜지스터의 특성은 종래의 구조의 경우와 비교하여 악화되지 않으며, 이는 본 발명에 따른 MOS 트랜지스터는 채널 단부의 드레인 구조에서 종래의 LOCOS 오프셋 MOS 트랜지스터와 다르지 않기 때문이다.
도 1a 내지 도 1d는, 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정 흐름을 예시한 개략적인 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 개략적인 단면도를 예시한다.
도 3a 내지 도 3c는 종래 실시예에 따른 반도체 장치의 제조 방법의 공정 흐름을 예시한 개략적인 단면도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
11: P-형 반도체 기판 21: 질화 막
22: 희생 산화막 23: LOCOS 산화막
24: 게이트 산화막 25: 게이트 전극
34: 드레인 확산 층 35: 소스 확산 층

Claims (3)

  1. LOCOS 오프셋을 갖는 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
    제 1 도전형을 갖는 반도체 기판 상에 희생 산화 막을 형성하는 단계;
    상기 희생 산화 막 상에 질화 막을 형성하는 단계;
    상기 질화 막의 타겟 영역만을 에칭하는 단계;
    이온 주입을 통해 제 2 도전형을 갖는 오프셋 확산 층을 형성하는 단계;
    상기 질화 막이 에칭되는 영역 상에 LOCOS 산화 막을 형성하는 단계;
    상기 질화 막과 상기 희생 산화 막을 제거하는 단계;
    상기 반도체 기판의 표면 상에 게이트 산화 막을 형성하고, 상기 게이트 산화 막 상에 다결정 실리콘 막을 형성하며, 상기 다결정 실리콘 막의 타겟 영역만을 에칭하는 단계;
    드레인 확산 층으로서 기능하며 제 2 도전형을 갖는 고농도로 도핑된 확산 층을 이온 주입을 통해 형성하는 단계;
    상기 드레인 확산 층 쪽으로의 상기 LOCOS 산화 막의 막 두께를 감소시키도록 상기 드레인 확산 층에 인접한 상기 LOCOS 산화 막의 일부분을 에칭하는 단계로서, 드레인 확산 층 측상의 상기 LOCOS 산화 막의 단부는 둥근 형상으로 형성되는, 단계를 포함하며,
    상기 LOCOS 산화 막에 인접한 상기 드레인 확산 층의 단부는, 상기 오프셋 확산 층 내로 연장되어 상기 LOCOS 산화 막의 상기 일부분이 에칭된 영역을 덮도록 형성되고, 또한 상기 LOCOS 산화 막에 인접한 상기 드레인 확산 층의 상기 단부의 불순물 농도는 상기 드레인 확산 층의 중심부의 불순물 농도보다 낮은,
    반도체 장치의 제조 방법.
  2. 청구항 1에 있어서, 상기 게이트 산화 막 및 LOCOS 산화 막을 에칭하는 단계는 등방성 에칭(isotropic etching)을 수행하는 단계를 포함하는, 반도체 장치의 제조 방법.
  3. 제 1 도전형을 갖는 반도체 기판;
    상기 반도체 기판의 표면의 일부분 상에 배치되는 게이트 산화 막;
    상기 게이트 산화 막에 인접한 상기 반도체 기판의 상기 표면 인근에 배치된, 제 2 도전형을 갖는 소스 확산 층;
    상기 소스 확산 층과 떨어져서 배치된 LOCOS 산화 막으로서, 상기 게이트 산화 막은 상기 소스 확산 층과 상기 LOCOS 산화 막 사이에 배열되는, LOCOS 산화 막;
    상기 게이트 산화 막 상에 배치되고, 상기 소스 확산 층의 단부에서부터 상기 LOCOS 산화 막까지 연장하는 게이트 전극;
    상기 LOCOS 산화 막 아래에 위치하고 상기 반도체 기판의 상기 표면 인근에 배치된, 제 2 도전형을 갖는 오프셋 확산 층; 및
    상기 게이트 산화 막에 대향하는 측상에서 상기 LOCOS 산화 막에 인접하여 배열되고, 상기 반도체 기판의 상기 표면 인근에 배치된, 제 2 도전형을 갖는 드레인 확산 층으로서, 상기 드레인 확산 층은 상기 오프셋 확산 층 및 이웃하는 LOCOS 산화 막 아래에 배열된 다른 오프셋 확산 층 사이에 배치되는, 드레인 확산 층을 포함하며,
    상기 LOCOS 산화 막은 상기 드레인 확산 층 쪽으로 연속적으로 감소하는 두께를 가지며,
    드레인 확산 층 측상의 상기 LOCOS 산화 막의 단부는 둥근 형상의 윤곽을 가지며,
    상기 LOCOS 산화 막에 인접한 상기 드레인 확산 층의 단부는, 상기 오프셋 확산 층 내로 연장되어 상기 LOCOS 산화 막의 에칭된 부분을 갖는 영역을 덮도록 형성되고, 또한 상기 LOCOS 산화 막에 인접한 상기 드레인 확산 층의 상기 단부의 불순물 농도는 상기 드레인 확산 층의 중심부의 불순물 농도보다 낮은,
    반도체 장치.
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