KR20100111021A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법을 제공하며, 이는 제 1 도전형 웰이 형성된 반도체 기판과, 제 1 도전형 웰 내에 서로 이격되어 형성된 저농도 제 1 도전형 드리프트 영역 및 저농도 제 2 도전형 드리프트 영역과, 저농도 제 1 도전형 드리프트 영역 내에 형성된 고농도 제 1 도전형 드리프트 영역과, 저농도 제 2 도전형 드리프트 영역 내에 형성된 고농도 제 2 도전형 드리프트 영역과, 저농도 제 1 도전형 드리프트 영역 및 저농도 제 2 도전형 드리프트 영역 사이의 반도체 기판 상에 형성되는 측벽 스페이서를 포함하는 폴리 게이트와, 측벽 스페이서를 포함하는 폴리 게이트 양측의 고농도 제 1 도전형 드리프트 영역 및 고농도 제 2 도전형 드리프트 영역 각각에 형성되는 소스 및 드레인 영역과, 고농도 제 1 도전형 드리프트 영역 및 고농도 제 2 도전형 드리프트 영역 각각의 표면에 형성되는 제 1 및 제 2 LDD 영역을 포함하는 것을 특징으로 한다.
고전압 트랜지스터, LDMOS

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 디자인 룰 변경 없이 수직(Vertical) 및 측면(Lateral) 내압을 향상시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
이상적으로, 전력용 반도체 소자로는 반도체의 이론적 항복전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다.
이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소스에 있어서는 드레인 및 소스와 반도체 기판 사이의 펀치스루(punch through) 전압과 드레인 및 소스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 고전압보다 커야 한다.
고전압 반도체 소자중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극 에 의하여 제어되어 고전압에 적합한 구조를 갖는다.
도 1은 일반적인 LDMOS 트랜지스터의 구조를 나타내는 단면도이다.
도 1에 도시된 바와 같이, LDMOS 트랜지스터는 소자 분리막(12)이 형성된 반도체 기판(도시하지 않음) 내에 딥 N웰 영역(10)을 형성하고, 딥 N웰 영역(10) 내에 형성된 P형 바디(P-type body; 20) 영역 및 N형 드리프트 영역(25)과, P형 바디 영역(20)과 N형 드리프트 영역(25) 사이의 반도체 기판(도시하지 않음) 상에는 측벽 스페이서(42)를 포함하는 폴리 게이트(40)가 형성된다. P형 바디 영역(20)에는 제 1 LDD 영역(36) 및 소스 영역(30)이 형성되고, N형 드리프트 영역(25)에는 제 2 LDD 영역(38) 및 드레인 영역(32)이 형성된다.
이와 같은 LDMOS 트랜지스터는 브레이크 다운 전압(Breakdown Voltage; BV)과 온 저항(Ron) 특성을 향상시키기 위해 근본적으로 주어진 디자인 룰을 바탕으로 드리프트 영역의 농도와 길이를 조절하여야 하기 때문에 고전압 소자 설계에 많은 어려움이 존재한다.
본 발명이 이루고자 하는 기술적 과제는 디자인 룰 변경 없이 수직(Vertical) 및 측면(Lateral) 내압을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 제 1 도전형 웰이 형성된 반도체 기판과, 제 1 도전형 웰 내에 서로 이격되어 형성된 저농도 제 1 도전형 드리프트 영역 및 저농도 제 2 도전형 드리프트 영역과, 저농도 제 1 도전형 드리프트 영역 내에 형성된 고농도 제 1 도전형 드리프트 영역과, 저농도 제 2 도전형 드리프트 영역 내에 형성된 고농도 제 2 도전형 드리프트 영역과, 저농도 제 1 도전형 드리프트 영역 및 저농도 제 2 도전형 드리프트 영역 사이의 반도체 기판 상에 형성되는 측벽 스페이서를 포함하는 폴리 게이트와, 측벽 스페이서를 포함하는 폴리 게이트 양측의 고농도 제 1 도전형 드리프트 영역 및 고농도 제 2 도전형 드리프트 영역 각각에 형성되는 소스 및 드레인 영역과, 고농도 제 1 도전형 드리프트 영역 및 고농도 제 2 도전형 드리프트 영역 각각의 표면에 형성되는 제 1 및 제 2 LDD 영역을 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제1 도전형 웰을 형성하는 단계와, 제1 도전형 웰 내에 제1 도전형 드리프트 영역을 형성하는 단계와, 제1 도전형 웰 내에 제1 도전형 드리프트 영역과 이격되도록 제2 도전형 드리프트 영역을 형성하는 단계와, 제1 및 제2 도전형 드리프트 영역 사이의 반도체 기판 상에 폴리 게이트를 형성하는 단계와, 폴리 게이트 양측의 제1 및 제2 도전형 드리프트 영역 표면 각각에 제1 및 제2 LDD 영역을 형성하는 단계와, 폴리 게이트 양측에 측벽 스페이서를 형성하는 단계와, 측벽 스페이서를 포함하는 폴리 게이트 양측의 제1 및 제2 도전형 드리프트 영역에 각각 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
폴리 게이트 형성 전에 웰 공정에서 드리프트 영역 형성을 위해 불순물을 주입하게 되면 마스크 패턴으로 인해 불순물 주입 에너지의 사용 폭이 커지게 되어 드리프트 영역 확보에 많은 마진을 확보하게 되는 효과를 갖는다.
또한, 디자인 룰(design rule) 변경 없이 수직(Vertical) 및 측면(Lateral) 내압을 향상시킬 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명에 따른 LDMOS 트랜지스터를 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(100) 내에 활성 영역인 딥 P웰 영역(110)이 형성되고, 활성 영역을 분리시키기 위한 소자 분리막(102)이 형성된다. 주변 소자의 활성 영역(120)으로는 동일한 웰 타입인 P형으로 형성되거나, 다른 웰 타입인 N형으로 형성될 수도 있다.
딥 P웰 영역(110) 내에 서로 이격되어 형성된 저농도 P형 드리프트 영역(140) 및 저농도 N형 드리프트 영역(130)과, 저농도 P형 드리프트 영역(140) 및 저농도 N형 드리프트 영역(130) 각각에 형성된 고농도 P형 드리프트 영역(142) 및 고농도 N형 드리프트 영역(132)과, 저농도 P형 드리프트 영역(140) 및 저농도 N형 드리프트 영역(130) 사이의 반도체 기판(100) 상에 형성된 폴리 게이트(160)를 포함한다.
예컨데, NMOS 트랜지스터의 경우에는 활성 영역이 P형 웰이고, PMOS 트랜지스터의 경우는 활성 영역이 N형 웰이 된다. 활성 영역은 MOS 트랜지스터에서 소스 및 드레인 간에 채널(channel)을 형성하는 부분이 된다. 주변 소자들의 활성 영역(120)으로는 동일한 웰 타입인 P형으로 형성되거나, 다른 웰 타입인 N형으로 형성될 수도 있다.
폴리 게이트(160) 양측의 기판에 즉, 폴리 게이트(160) 양측의 저농도 P형 드리프트 영역(140) 및 저농도 N형 드리프트 영역(130)에 각각 저농도 불순물 이온 주입을 통한 LDD(Lightly doped drain) 영역(144, 146)을 형성한 후, 폴리 게이트(160) 양측벽에는 측벽 스페이서(158)를 형성한다. 측벽 스페이서(158) 양측의 저농도 P형 드리프트 영역(140) 및 저농도 N형 드리프트 영역(130)에 측벽 스페이서(158) 및 마스크를 이용하여 저농도 P형 드리프트 영역(140)에 고농도 불순물 이온 주입을 통해 소스 영역(166)이 형성되고, 저농도 N형 드리프트 영역(130)에 고농도 불순물 이온 주입을 통해 드레인 영역(168)이 형성된다.
여기서, 도 1과 비교하여 딥 P웰 영역(110) 내에 형성된 N형 드리프트 영역(130, 132) 뿐만 아니라 P형 드리프트 영역(140, 142)의 농도도 변화시킴으로써 즉, 고농도 N형 및 고농도 P형 드리프트 영역(132, 142)을 추가로 형성하여 소스-드레인 브레이크 다운 전압을 보상시켜 준다.
도 3a 내지 도 3d는 본 발명에 따른 LDMOS 트랜지스터의 제조방법을 나타내 는 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 MOS 트랜지스터의 활성 영역을 정의하기 위해 P형 불순물 이온을 주입하여 딥 P웰 영역(110)을 형성한다. 여기서, 활성 영역은 딥 P웰 영역(110)이 형성되지만, PMOS 트랜지스터의 경우에는 활성 영역이 N웰 영역이 된다. 활성 영역은 MOS 트랜지스터에서 소스 및 드레인 간에 채널을 형성하는 부분이 된다.
그리고, 활성 영역을 분리시키기 위한 소자 분리막(Shallow Trench isolation, STI; 102)이 형성된다.
이어서, 반도체 기판(100)의 일부분을 노출하는 제 1 포토 레지스트 패턴(150)을 마스크로 사용하여 활성 영역인 딥 P웰 영역(110)에 LDNMOS 트랜지스터의 내압 형성을 위해 저농도 N형 불순물 이온을 주입하여 저농도 N형 드리프트 영역(130)을 형성하고, 저농도 N형 드리프트 영역(130) 내에 고농도 N형 불순물 이온을 주입하여 고농도 N형 드리프트 영역(132)을 형성한다.
이어서, 제 1 포토 레지스트 패턴(150)은 제거한다.
도 3b를 참조하면, 반도체 기판(100) 상에 N형 드리프트 영역(130, 132)과 이격되도록 즉, N형 드리프트 영역(130, 132)이 형성된 영역을 제외한 영역이 노출되는 제 2 포토 레지스트 패턴(152)을 형성한 후, 제 2 포토 레지스트 패턴(152)을 마스크로 하여 P형 드리프트 영역(140. 142)을 형성한다.
구체적으로, LDNMOS 트랜지스터의 P웰 영역 특성 보상을 위해 제 2 포토 레지스트 패턴(152)을 마스크로 사용하여 딥 P웰 영역(110)에 N형 드리프트 영 역(130, 132)과 이격되도록 저농도 P형 불순물 이온을 주입하여 저농도 P형 드리프트 영역(140)을 형성하고, 저농도 P형 드리프트 영역(140) 내에 고농도 P형 불순물 이온을 주입하여 고농도 P형 드리프트 영역(142)을 형성한다.
이와 같이, 딥 P웰 영역(110) 내에 형성된 N형 드리프트 영역(130, 132) 뿐만 아니라 P형 드리프트 영역(140, 142)의 농도를 변화시킴으로써, 즉, 저농도 N형 및 저농도 P형 드리프트 영역(130, 140) 내에 각각 고농도 N형 및 고농도 P형 드리프트 영역(132, 142)을 추가로 형성하여 소스-드레인 브레이크 다운 전압을 보상시켜 준다.
또한, 일반적인 LDMOS 트랜지스터의 제조 방법은 폴리 게이트 형성 후에 드리프트 영역을 형성하게 되는데 이 경우 폴리 게이트의 두께에 제약을 받게 된다. 즉, 높은 에너지 주입에서는 폴리 게이트(예를 들어, 2000Å의 두께)의 두께를 뚫고 채널 아래로 들어가기 때문에 이온 주입에너지에 한계가 있다. 따라서, 도 3a 및 도 3b와 같이 폴리 게이트 형성 전에 웰 공정에서 드리프트 영역 형성을 위해 불순물을 주입하게 되면 마스크 패턴으로 인해 불순물 주입 에너지의 사용 폭이 커지게 되어 드리프트 영역 확보에 많은 마진을 확보하게 되는 효과를 갖는다. 이온 주입 에너지가 커지게 되면 N형 드리프트 영역(130, 132)의 수직(Vertical) 영역으로 깊게 가져갈 수 있기 때문에 브레이크 다운 전압(BV)이 커지게 된다. 또한, 웰 공정시 임의로 마스크 위치를 조정할 수 있기 때문에 N형 드리프트 영역(130, 132) 형성시 불순물의 침투 위치도 조정할 수 있어 측면(Lateral) 길이로도 조정이 가능해져 길이의 컨트롤로 인해 브레이크 다운 전압 조절도 가능해진다.
그러나, N형 드리프트 영역(130, 132)을 폴리 게이트 형성 전에 수행하기 때문에 마스크 형성시 정확한 위치에 N형 드리프트 영역(130, 132)을 형성하기 어렵다. 다시 말해, N형 드리프트 영역(130, 132)의 N형 불순물이 원하는 기준보다 더 추후 형성될 소스 방향으로 들어가게 되면, 폴리 게이트 아래 P형 불순물을 상쇄시키게 된다. 따라서, 이를 방지하기 위해 P형 드리프트 영역(140, 142)을 형성할 때 P형 드리프트 마스크를 사용하여 불순물 이온을 주입하게 되면 폴리 게이트 아래와 소스 영역 사이로 P형 불순물이 침투하게 되어 N형 드리프트 영역(130, 132) 형성시 N형 불순물 침투로 약해진 P형 불순물 농도를 보강해주는 역할을 하게 된다.
이에 따라, 소자의 문턱 전압(Threshold Voltage, VT)이 낮아지게 되고, 문턱 전압이 낮아지면, 오프 커런트(Ioff Current) 및 포화 전류(Idsat)의 증가, 브레이크 다운 전압(BV)도 낮아지는 원인이 된다. 이는 전자가 채널을 통해 소스에서 드레인으로 이동하기 수월해져 동작 특성이 좋아지게 된다.
이어서, 제 2 포토 레지스트 패턴(152)은 제거한다.
도 3c를 참조하면, N형 드리프트 영역(130, 132) 및 P형 드리프트 영역(140, 142)이 형성된 반도체 기판(100) 상에 게이트 산화막(도시하지 않음) 및 폴리 실리콘층(도시하지 않음)을 증착한 후, 마스크를 이용한 식각 공정을 통해 패터닝하여 N형 드리프트 영역(130, 132) 및 P형 드리프트 영역(140, 142) 사이의 반도체 기판(100) 상에 폴리 게이트(160)를 형성한다.
이어서, 폴리 게이트(160) 상에 P형 드리프트 영역(140, 142)이 노출되고, N 형 드리프트 영역(130, 132)의 일부분 즉, 폴리 게이트(160)와 이격되도록 N형 드리프트 영역(130, 132)의 고농도 N형 드리프트 영역(132)의 일부분을 노출시키는 제 3 포토 레지스트 패턴(154)을 형성한다. 폴리 게이트(160)와 제 3 포토 레지스트 패턴(154)을 마스크로 하여 N형 불순물 이온을 주입하여 P형 드리프트 영역(140, 142) 표면에 제 1 LDD(Lightly doped drain) 영역(144)과, 폴리 게이트(160)와 이격되도록 고농도 N형 드리프트 영역(132) 표면에 제 2 LDD(Lightly doped drain) 영역(146)이 각각 형성된다.
일반적으로 반도체의 도핑은 저항과 밀접한 관련이 있는데, 불순물 양이 많게 되면 전도성이 좋아지므로 저항이 낮아지게 되고, 불순물 양이 적게 되면 반대로 저항이 높아지게 된다. 따라서, 불순물 양이 상대적으로 높은 LDD 영역이 폴리 게이트 근처에 가깝게 형성되면 드레인에 인가된 전압이 폴리 게이트 근처까지 전달되어 폴리 게이트와 LDD 영역 사이에서도 드레인 전압이 인가되어 낮은 전압에서도 브레이크 다운 전압(Breakdown Voltage; BV)이 발생하게 되므로 폴리 게이트(160)와 제 2 LDD 영역(146)은 적절한 간격으로 이격되도록 형성하여야 한다.
또한, 고농도 N형 드리프트 영역(132)에 제 2 LDD 영역(146)을 형성함으로써 불순물 농도가 더 증가하게 되어 저항을 낮출 수 있는 효과를 갖는다.
이어서, 제 3 포토 레지스트 패턴(154)을 제거한다.
도 3d를 참조하면, 제 1 및 제 2 LDD 영역(144, 146)이 형성된 반도체 기판(100) 상의 폴리 게이트(160)의 양 측벽에 측벽 공간(sidewall spacer)인 측벽 스페이서(158)를 형성한다. 측벽 스페이서(158)는 추후에 소스 및 드레인 주입이 커질수록 채널이 너무 가까워져 펀치 스루(Punch through)가 발생되는 것을 방지하기 위하여 형성한다.
이어서, 반도체 기판(100) 상에 소스 및 드레인 영역(166, 168)이 형성될 영역 즉, P형 드리프트 영역(140, 142)과 고농도 N형 드리프트 영역(146)의 제 2 LDD 영역(146)의 일부분을 노출하도록 제 4 포토 레지스트 패턴(156)을 형성한다. 제 4 포토 레지스트 패턴(156)과 측벽 스페이서(158)를 포함하는 폴리 게이트(160)를 마스크로 하여 N형 불순물 이온을 주입하여 P형 드리프트 영역(140, 142)에 소스 영역(166)을, N형 드리프트 영역(130, 132)에 드레인 영역(168)을 형성한다.
이와 같이, 폴리 게이트 형성 전에 웰 공정에서 드리프트 영역 형성을 위해 불순물을 주입하게 되면 마스크 패턴으로 인해 불순물 주입 에너지의 사용 폭이 커지게 되어 드리프트 영역 확보에 많은 마진을 확보하게 되는 효과를 갖는다. 또한, 디자인 룰(design rule) 변경 없이 수직(Vertical) 및 측면(Lateral) 내압을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 LDMOS 트랜지스터의 구조를 나타내는 단면도이다.
도 2는 본 발명에 따른 LDMOS 트랜지스터를 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 LDMOS 트랜지스터의 제조방법을 나타내는 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 소자 분리막
110 : 딥 P웰 영역 130 : 저농도 N형 드리프트 영역
132 : 고농도 N형 드리프트 영역 140 : 저농도 P형 드리프트 영역
142 : 고농도 P형 드리프트 영역 144, 146 : LDD 영역
166, 168 : 소스 및 드레인 영역 160 : 폴리 게이트

Claims (6)

  1. 제 1 도전형 웰이 형성된 반도체 기판과,
    상기 제 1 도전형 웰 내에 서로 이격되어 형성된 저농도 제 1 도전형 드리프트 영역 및 저농도 제 2 도전형 드리프트 영역과,
    상기 저농도 제 1 도전형 드리프트 영역 내에 형성된 고농도 제 1 도전형 드리프트 영역과,
    상기 저농도 제 2 도전형 드리프트 영역 내에 형성된 고농도 제 2 도전형 드리프트 영역과,
    상기 저농도 제 1 도전형 드리프트 영역 및 저농도 제 2 도전형 드리프트 영역 사이의 상기 반도체 기판 상에 형성되는 측벽 스페이서를 포함하는 폴리 게이트와,
    상기 측벽 스페이서를 포함하는 상기 폴리 게이트 양측의 상기 고농도 제 1 도전형 드리프트 영역 및 상기 고농도 제 2 도전형 드리프트 영역 각각에 형성되는 소스 및 드레인 영역과,
    상기 고농도 제 1 도전형 드리프트 영역 및 상기 고농도 제 2 도전형 드리프트 영역 각각의 표면에 형성되는 제 1 및 제 2 LDD 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 또는 제2 LDD 영역 중 어느 하나는 상기 폴리 게이트와 이격되도록 형성되는 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판 상에 제1 도전형 웰을 형성하는 단계와,
    상기 제1 도전형 웰 내에 제1 도전형 드리프트 영역을 형성하는 단계와,
    상기 제1 도전형 웰 내에 상기 제1 도전형 드리프트 영역과 이격되도록 제2 도전형 드리프트 영역을 형성하는 단계와,
    상기 제1 및 제2 도전형 드리프트 영역 사이의 상기 반도체 기판 상에 폴리 게이트를 형성하는 단계와,
    상기 폴리 게이트 양측의 제1 및 제2 도전형 드리프트 영역 표면 각각에 제1 및 제2 LDD 영역을 형성하는 단계와,
    상기 폴리 게이트 양측에 측벽 스페이서를 형성하는 단계와,
    상기 측벽 스페이서를 포함하는 폴리 게이트 양측의 제1 및 제2 도전형 드리프트 영역에 각각 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 또는 제2 LDD 영역 중 어느 하나는 상기 폴리 게이트와 이격되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    제1 드리프트 영역을 형성하는 단계는,
    상기 제1 도전형 웰 내의 일측에 저농도 제1 도전형 불순물 이온을 주입하여 저농도 제1 도전형 드리프트 영역을 형성하는 단계와,
    상기 저농도 제1 도전형 드리프트 영역에 고농도 제1 도전형 불순물 이온을 주입하여 고농도 제1 도전형 드리프트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서,
    제2 드리프트 영역을 형성하는 단계는,
    상기 제1 도전형 웰 내의 타측에 저농도 제2 도전형 불순물 이온을 주입하여 저농도 제2 도전형 드리프트 영역을 형성하는 단계와,
    상기 저농도 제2 도전형 드리프트 영역에 고농도 제2 도전형 불순물 이온을 주입하여 고농도 제2 도전형 드리프트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20170113346A (ko) * 2016-03-30 2017-10-12 에스아이아이 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

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