KR101745647B1 - 반도체 메모리 장치 - Google Patents

Abstract

본 발명의 실시예들에 따른 반도체 메모리 장치는 기판 상에 수직으로 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부를 포함하는 적층 구조체, 일 방향으로 상기 적층 구조체를 가로지르며, 상기 수직 채널부와 연결되는 비트라인, 및 상기 적층 구조체 상에 상기 게이트 전극들과 연결되어 복수의 층들로 적층되며, 제 1 도전 라인들 및 제 2 도전 라인들을 포함하는 도전 라인들을 포함하되, 상기 기판에서 제 1 높이에 배치된 제 1 도전 라인들의 개수와 제 1 높이와 다른 레벨에 위치하는 제 2 높이에 배치된 제 2 도전 라인들의 개수는 서로 다를 수 있다.

Description

반도체 메모리 장치{A semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 장치에 관한 것이다.

우수한 성능 및 저렴한 가격을 충족시키기 위해, 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치가 제안되었다. 3차원 반도체 메모리 장치는 집적도를 향상시키기 위해 더욱 많은 셀 메모리 전극들을 제공하고, 동시에 셀 메모리 전극들과 연결되는 금속 배선들의 수도 증가하게 된다. 그러나, 한정된 면적 내에 많은 개수의 금속 배선들을 배치하는데 어려움이 있다.

본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예들에 따른 반도체 메모리 장치는 기판 상에 수직으로 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부를 포함하는 적층 구조체, 일 방향으로 상기 적층 구조체를 가로지르며, 상기 수직 채널부와 연결되는 비트라인, 및 상기 적층 구조체 상에 상기 게이트 전극들과 연결되어 복수의 층들로 적층되며, 제 1 도전 라인들 및 제 2 도전 라인들을 포함하는 도전 라인들을 포함하되, 상기 기판에서 제 1 높이에 배치된 제 1 도전 라인들의 개수와 제 1 높이와 다른 레벨에 위치하는 제 2 높이에 배치된 제 2 도전 라인들의 개수는 서로 다를 수 있다.

상기 제 2 높이는 상기 제 1 높이보다 높은 레벨에 위치하되, 상기 제 1 도전 라인들의 개수는 상기 제 2 도전 라인들의 개수보다 더 적을 수 있다.

상기 제 2 높이는 상기 제 1 높이보다 높은 레벨에 위치하되, 상기 제 1 도전 라인들의 개수는 상기 제 2 도전 라인들의 개수보다 더 많을 수 있다.

상기 제 1 도전 라인들의 개수는 상기 제 2 도전 라인들의 개수보다 더 적되, 상기 제 1 도전 라인들 간의 간격은 상기 제 2 도전 라인들 간의 간격보다 클 수 있다.

상기 제 1 도전 라인들의 폭은 상기 제 2 도전 라인들의 폭보다 큰되, 제 1 도전 라인들 간의 이격 폭은 상기 제 2 도전 라인들 간의 이격 폭보다 클 수 있다.

상기 제 1 도전 라인들의 폭은 상기 제 2 도전 라인들의 폭과 동일하되, 상기 제 1 도전 라인들 간의 이격 폭은 상기 제 2 도전 라인들 간의 이격 폭보다 클 수 있다.

상기 게이트 전극들은 접지 도전 게이트 전극들 및 셀 게이트 전극들을 포함하고, 상기 도전 라인들은 상기 접지 선택 게이트 전극들과 연결되는 접지 도전 라인들을 더 포함하되, 상기 접지 도전 라인들은 상기 제 1 및 제 2 높이들과 다른 레벨에 위치하는 제 3 높이에 배치될 수 있다.

상기 반도체 메모리 장치는 상기 게이트 전극들 각각에 배치되는 연결 콘택들, 동일한 레벨 상에 위치하는 적어도 하나 이상의 상기 게이트 전극들 상에 배치된 상기 연결 콘택들과 연결되는 제 1 어레이 패드들, 적어도 하나 이상의 상기 제 1 어레이 패드들의 각각에 배치되며, 상기 제 1 도전 라인들 각각과 연결되는 제 1 콘택들, 상기 제 1 콘택들이 제공되지 않은 적어도 하나 이상의 상기 제 1 어레이 패드들 각각에 배치되는 버퍼 콘택들, 상기 버퍼 콘택들의 각각 상에 배치된 제 2 어레이 패드들, 및 상기 제 2 어레이 패드들 각각에 배치되며, 상기 제 2 도전 라인들 각각과 연결되는 제 2 콘택들을 더 포함할 수 있다.

상기 제 1 콘택들은 상기 일 방향에 사선 방향인 제 2 방향으로 배열되고, 상기 제 2 콘택들은 상기 제 2 방향으로 배열되되, 평면적 관점에서, 상기 제 1 콘택들과 상기 제 2 콘택들은 서로 평행하게 배열될 수 있다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 기판 상에 수직으로 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부를 포함하는 적층 구조체, 일 방향으로 상기 적층 구조체를 가로지르며, 상기 수직 채널부와 연결되는 비트라인, 및 상기 적층 구조체 상에 상기 게이트 전극들과 연결되어 복수의 층들로 적층되며, 제 1 도전 라인들 및 제 2 도전 라인들을 포함하는 도전 라인들을 포함하되, 상기 제 1 도전 라인들 간의 간격과 상기 제 2 도전 라인들 간의 간격은 서로 다를 수 있다.

본 발명의 실시예들에 따른 반도체 메모리 장치는 워드 라인들과 연결되는 금속 배선들을 다층 구조로 배치함으로써, 금속 배선들의 공간적인 제약을 해결할 수 있다. 따라서, 반도체 메모리 장치의 신뢰성을 확보할 수 있다.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치에 관한 것으로, 도 2의 A 부분을 확대한 확대도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치에 대한 평면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 Ⅰ-Ⅰ' 선 방항으로 자른 단면도이다.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 B 부분을 확대한 평면도들이다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 B 부분을 확대한 평면도이다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 B 부분을 확대한 평면도이다.
도 9a 및 도 9b는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 B 부분을 확대한 평면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 4 및 5를 참조하여 설명한 반도체 메모리 장치의 셀 어레이 영역(CAR)에 대응되는 부분을 도시한 단면도이다.
도 11은 본 발명의 실시예들에 따라 형성된 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 실시예들에 따라 형성된 반도체 메모리 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.

도 1을 참조하면, 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.

비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.

셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.

공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.

도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다. 도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치에 관한 것으로, 도 2의 A 부분을 확대한 확대도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치에 대한 평면도이다. 도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 Ⅰ-Ⅰ' 선 방항으로 자른 단면도이다. 도 6a 내지 도 6c는 본 발명의 메모리 장치에 관한 것으로, 도 4의 B 부분을 확대한 평면도들이다.

도 2 내지 도 5를 참조하면, 기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 기판(100)에 평행하는 제 1 방향(D1)에 교차하는 제 2 방향(D2)으로 연장될 수 있다. 적층 구조체들(ST)은 셀 어레이 영역(CAR) 및 콘택 영역(WCTR) 상에 배치될 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.

적층 구조체들(ST) 사이의 기판(100) 내에 불순물 영역(102)이 제공될 수 있다. 불순물 영역(102)은 기판(100) 내에 제 2 방향(D2)으로 연장될 수 있다. 불순물 영역(102)은 공통 소오스 라인일 수 있다. 이 경우, 기판(100)과 불순물 영역(102)은 서로 다른 도전형을 가질 수 있다.

적층 구조체들(ST)은 기판(100) 상에 적층된 절연 패턴들(110)과 절연 패턴들(110) 사이에 개재된 게이트 전극들(120)을 포함할 수 있다. 예를 들어, 기판(100) 상에 절연 패턴들(110) 및 게이트 전극들(120)은 교대로, 그리고 반복적으로 적층될 수 있다. 적층 구조체(ST)와 기판(100) 사이에 버퍼 절연막(101; 도 3 참조)이 더 제공될 수 있다. 버퍼 절연막(101)은 예를 들어, 실리콘 산화막일 수 있다.

게이트 전극들(120)은 기판(100)에 수직인 제 3 방향(D3)으로 적층되고, 제 2 방향(D2)으로 연장될 수 있다. 제 2 방향(D2)으로의 게이트 전극들(120) 각각의 길이는 서로 다를 수 있다. 예를 들어, 게이트 전극들(120)의 길이는 기판(100)과 멀어질수록 점점 짧아질 수 있다. 즉, 기판(100)의 콘택 영역(WCTR) 상의 게이트 전극들(120)은 계단식의 형태를 가질 수 있다. 이에 따라, 게이트 전극들(120) 각각의 단부는 기판(100)의 콘택 영역(WCTR) 상에서 노출될 수 있다.

게이트 전극들(120)은 기판(100) 상에 적층된 순서대로 접지 선택 게이트 전극(GST), 셀 게이트 전극들, 및 스트링 선택 게이트 전극(SST)을 포함할 수 있다. 최하부 게이트 전극(120a)은 접지 선택 게이트 전극(GST)일 수 있고, 최상부 게이트 전극(120z)은 스트링 선택 게이트 전극(SST)일 수 있다. 다시 말해, 접지 선택 게이트 전극(GST)과 스트링 선택 게이트 전극(SST) 사이에 셀 게이트 전극들이 제공될 수 있다. 게이트 전극들(120)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극들(120)은 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 또는 전이금속(예를 들어, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.

게이트 전극들(120) 사이에 제공되는 절연 패턴들(110)은 제 2 방향(D2)으로 연장될 수 있다. 제 2 방향(D2)으로 연장된 절연 패턴들(110) 각각의 길이는 서로 다를 수 있다. 예를 들어, 절연 패턴들(110)의 길이는 기판(100)과 멀어질수록 점점 짧아질 수 있다. 절연 패턴들(110)은 절연 패턴들(110)의 각각의 아래에 배치되는 게이트 전극들(120) 각각과 동일한 길이를 가질 수 있다. 예를 들어, 최하부 절연 패턴(110)은 최하부 게이트 전극(120)과 동일한 길이로 제 2 방향(D2)으로 연장될 수 있다. 이에 따라, 절연 패턴들(110)은 콘택 영역(WCTR) 상에서 노출된 게이트 전극들(120) 각각의 단부를 덮을 수 있다.

절연 패턴들(110)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하부 절연 패턴(110) 및 최상부 절연 패턴(110)의 두께는 다른 절연 패턴들의 두께보다 더 두꺼울 수 있다. 절연 패턴들(110)은 예를 들어, 실리콘 산화물을 포함할 수 있다.

적층 구조체들(ST) 각각을 기판(100)에 수직인 제 3 방향(D3)으로 관통하는 반도체 패턴들(SP)이 배치될 수 있다. 상세하게, 반도체 패턴들(SP)은 절연 패턴들(110) 및 게이트 전극들(120)을 관통하여, 기판(100)과 접촉할 수 있다. 반도체 패턴들(SP)은 제 2 방향(D2)으로 배열될 수 있다. 예를 들어, 평면적인 관점에서, 반도체 패턴들(SP)은 직선형태(도 2 및 도 4 참조) 또는 지그재그 형태(미도시)로 배열될 수 있다. 반도체 패턴들(SP) 각각은 기판(100)의 상부면과 절연 패턴들(110) 및 게이트 전극들(120)의 측벽들을 덮을 수 있다.

상세하게, 도 3을 참조하면, 반도체 패턴들(SP)은 제 1 채널패턴(CH1) 및 제 2 채널패턴(CH2)을 포함할 수 있다. 제 1 채널패턴(CH1)은 속이 빈 파이프 형태(pipe-shape), 실린더 형태(cylindrical shape), 또는 컵(cup) 형태일 수 있다. 제 1 채널패턴(CH1)의 하단은 닫힌 상태(closed state)일 수 있다. 제 1 채널패턴(CH1)의 하부면은 기판(100)과 접촉하며, 기판(100) 내로 제공될 수 있다. 제 2 채널패턴(CH2)은 제 1 채널패턴(CH1)의 외측벽 상에 수직 벽 형태로 배치되며, 제 1 채널패턴(CH1)의 외측벽과 접촉할 수 있다.

도면 상에 도시하지 않았지만, 반도체 패턴들(SP)은 원 기둥(pillar) 형태일 수 있다.

반도체 패턴들(SP)은 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체 패턴들(SP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.

적층 구조체들(ST)과 반도체 패턴들(SP) 사이에 수직 절연막(VL)이 제공될 수 있다. 수직 절연막(VL)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 어느 하나를 포함한 단일막 또는 복수 개의 막들로 구성될 수 있다. 상세하게, 수직 절연막(VL)은 게이트 전극들(120)의 측벽들 상에 차례로 증착된 블로킹 절연막(BKL), 트랩 절연막(TL) 및 터널 절연막(TTL)을 포함할 수 있다. 블로킹 절연막(BKL)은 예를 들어, 실리콘 산화막일 수 있고, 트랩 절연막(TL)은 예를 들어, 실리콘 질화막일 수 있다. 터널 절연막(TTL)은 예를 들어, 실리콘 산화막일 수 있다.

수직 절연막(VL)과 게이트 전극들(120) 각각 사이에 수평 절연막(PL)이 개재될 수 있다. 수평 절연막(PL)은 게이트 전극들(120)의 측벽, 상부면 및 하부면을 컨포말하게 덮을 수 있다. 수평 절연막(PL)은 예를 들어, 실리콘 산화막일 수 있다. 수직 절연막(VL)과 수평 절연막(PL)은 전하 저장막(DS)을 구성할 수 있다.

적층 구조체들(ST) 각각에 제 3 방향(D3)으로 관통하며 반도체 패턴들(SP) 각각의 내부를 채우는 절연기둥(IP)이 배치될 수 있다. 절연기둥(IP)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.

다시 도 2, 도 4 및 도 5를 참조하면, 반도체 패턴들(SP) 각각의 상부에 도전패드(D)가 배치될 수 있다. 도전패드(D)는 도전물질 또는 반도체 패턴들(SP)과 다른 도전형의 불순물을 포함할 수 있다. 기판(100) 상에 도전패드(D)의 상부면을 노출시키는 제 1 층간 절연막(MD1)이 배치될 수 있다. 제 1 층간 절연막(MD1)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 도전패드(D) 상에 비트라인 콘택 플러그(BLCP)가 배치되고, 비트라인 콘택 플러그(BLCP) 상에 비트라인(BL)이 배치될 수 있다. 복수 개의 비트 라인들(BL)은 제 1 방향(D1)으로 적층 구조체들(ST)를 가로지를 수 있다. 비트 라인들(BL) 각각은 도전패드(D)를 통해 반도체 패턴들(SP) 각각과 연결될 수 있다. 비트 라인들(BL)은 도전물질(예를 들어, 텅스텐 또는 구리)를 포함할 수 있다.

도 4 내지 도 6a를 참조하면, 게이트 전극들(120)은 접지 선택 게이트 전극(120a), 셀 게이트 전극들(120b-120r) 및 스트링 선택 게이트 전극(120z)을 포함할 수 있다. 접지 선택 게이트 전극들(120a)은 제 2 방향(D2)으로 연장되는 불순물 영역(102)을 노출시키는 트렌치(미도시)에 의해 분리될 수 있다. 이에 따라, 복수 개의 접지 선택 게이트 전극들(120a)은 제 1 방향(D1)으로 배열될 수 있다. 셀 게이트 전극들(120b-120r) 각각은 기판(100)의 수직방향(예를 들어, D3 방향)으로 적층되며, 불순물 영역(102)을 노출시키는 트렌치(미도시) 의해 복수 개로 분리될 수 있다. 이에 따라, 동일한 레벨 상에 위치하는 셀 게이트 전극들(120b-120r)은 제 1 방향(D1)으로 배열될 수 있다.

기판(100)의 콘택 영역(WCTR) 상에 제 1 층간 절연막(MD1) 및 최하부 절연패턴(110)을 관통하여 접지선택 게이트 전극들(120a)의 단부와 접촉하는 접지 선택 콘택들(GSLC)이 배치될 수 있다. 그리고, 제 1 층간 절연막(MD1) 상에 접지 선택 콘택들(GSLC) 각각과 접촉하는 접지선택 라인(GSL)이 배치될 수 있다. 복수 개의 접지 선택 라인들(GSL)은 제 1 방향(D1)으로 배열되고, 제 2 방향(D2)으로 연장될 수 있다. 접지 선택 라인들(GSL)은 동일한 레벨 상에 위치할 수 있다.

인접하는 접지 선택 라인들(GSL) 간의 간격(P1)은 하나의 접지 선택 라인(GSL)의 폭(W1)과 인접하는 접지 선택 라인들(GSL) 사이의 이격 폭(SP1)의 합일 수 있다.(P1=W1+SP1) 접지 선택 라인들(GSL)은 예를 들어, 텅스텐(W)을 포함할 수 있다.

기판(100)의 콘택 영역(WCTR) 상에 제 1 층간 절연막(MD1) 및 절연 패턴들(110)을 관통하여 셀 게이트 전극들(120b~120r)의 단부들 각각에 접촉하는 연결 콘택들(BC)이 배치될 수 있다. 연결 콘택들(BC)은 2 방향(D2)으로 배열될 수 있다. 셀 게이트 전극들(120b~120r)은 서로 다른 단차를 갖고 있기 때문에, 연결 콘택들(BC) 각각은 서로 다른 높이를 가질 수 있다. 다시 말해, 연결 콘택들(BC)의 각각의 상부면들은 동일한 레벨 상에 위치하고, 연결 콘택들(BC)의 각각의 하부면들은 다른 레벨 상에 위치할 수 있다.

연결 콘택들(BC) 상에 제 1 방향(D1)으로 배치된 복수 개의 연결 콘택들(BC)을 연결하는 제 1 어레이 패드들(AP1)이 배치될 수 있다. 예를 들어, 제 1 어레이 패드들(AP1) 각각은 제 1 방향(D1)으로 배열된 한 쌍의 연결 콘택들(BC)과 접촉할 수 있다. 제 1 어레이 패드들(AP1)은 제 2 방향(D2)으로 배열되고, 제 1 방향(D1)으로 마주보는 셀 게이트 전극들(120b~120r)을 가로지를 수 있다.

제 1 층간 절연막(MD1) 상에 접지 선택 라인들(GSL) 및 제 1 어레이 패드들(AP1)을 덮는 제 2 층간 절연막(MD2)이 제공될 수 있다. 제 2 층간 절연막(MD2)은 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.

도 5 및 도 6b를 참조하면, 기판(100)의 콘택 영역(WCTR) 상에 제 2 층간 절연막(MD2)을 관통하여 제 1 어레이 패드들(AP1)과 접촉하는 제 1 콘택들(MC1) 및 버퍼 콘택들(BPC)이 배치될 수 있다. 제 1 콘택들(MC1) 각각은 제 1 내지 제 7 셀 게이트 전극들(120b~120h)과 연결된 제 1 어레이 패드들(AP1) 각각에 배치될 수 있다. 제 1 콘택들(MC1)은 수평적으로(예를 들어, 제 2 방향(D2)으로) 서로 중첩되지 않도록 배열될 수 있다. 일 실시예에 따르면, 제 1 콘택들(MC1)은 제 1 방향(D1)과 제 2 방향(D2)에 대하여 사선방향인 제 4 방향(D4)으로 배열될 수 있다. 제 1 콘택들(MC1) 및 버퍼 콘택들(BPC)의 단면적은 접지 선택 콘택들(GSLC)의 단면적 보다 작을 수 있다.

버퍼 콘택들(BPC) 각각은 제 8 내지 제 17 셀 게이트 전극들(120i~120r) 과 연결된 제 1 어레이 패드들(AP1) 각각에 배치될 수 있다. 도면 상에서 버퍼 콘택들(BPC)은 수평적으로 서로 중첩되도록 배열되었지만 이에 한정하지 않으며, 서로 중첩되지 않게 배열될 수도 있다.

제 1 콘택들(MC1), 버퍼 콘택들(BPC) 및 접지 선택 콘택들(GSLC)은 서로 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 1 콘택들(MC1)는 접지 선택 콘택들(GSLC) 보다 많은 개수를 가질 수 있고, 버퍼 콘택들(BPC) 보다는 적은 개수를 가질 수 있다.

제 2 층간 절연막(MD2) 상에 제 1 콘택들(MC1) 각각과 연결되는 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)이 배치될 수 있다. 이에 따라, 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7) 각각은 제 1 내지 제 7 셀 게이트 전극들(120b~120h) 각각과 대응되게 연결될 수 있다. 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)은 제 2 방향(D2)으로 연장되고, 제 1 방향(D1)으로 배열될 수 있다. 제 1 콘택들(MC1)이 수평적으로 서로 중첩되지 않기 때문에, 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)은 수평적으로 서로 중첩되지 않을 수 있다. 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)은 제 2 방향(D2)으로 서로 다른 길이를 가질 수 있다. 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)은 예를 들어, 텅스텐(W)을 포함할 수 있다.

제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)는 동일한 레벨 상에 위치할 수 있고, 접지 선택 라인들(GSL) 보다 높은 레벨 상에 위치할 수 있다. 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)은 접지 선택 라인들(GSL)과 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)은 접지 선택 라인들(GSL) 보다 많은 개수를 가질 수 있다. 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7) 중 적어도 어느 하나는 수직으로 인접하는 접지 선택 라인들(GSL) 중 어느 하나와 수직적으로 서로 중첩되지 않을 수 있다.

제 1 내지 제 7 하부 워드라인들(LGW1~LGW7) 중에서 인접하는 하부 워드라인들(LGW) 간의 간격(P2)은 하나의 하부 워드라인(LGW)의 폭(W2)과 인접하는 하부 워드라인들(LGW) 간의 이격 폭(SP2)의 합일 수 있다 (P2=W2+SP2). 일 실시예에 따르면, 하부 워드라인들(LGW)의 폭(W2)은 접지 선택 라인들(GSL)의 폭(W1) 보다 작을 수 있다(W2<W1). 하부 워드라인들(LGW) 간의 이격 폭(SP2)은 접지 선택 라인들(GSL) 간의 이격 폭(SP1) 보다 작을 수 있다(SP2<SP1). 이에 따라, 인접하는 하부 워드라인들(LGW) 간의 간격(P2)은 인접하는 접지 선택 라인들(GSL) 간의 간격(P1) 보다 작을 수 있다(P2<P1).

제 2 층간 절연막(MD2) 상에 버퍼 콘택들(BPC)과 접촉하는 제 2 어레이 패드들(AP2)이 배치될 수 있다. 제 2 어레이 패드들(AP2)은 제 1 방향(D1)으로 마주보는 한 쌍의 제 8 내지 제 17 셀 게이트 전극들(120i~120r)을 가로지르며, 제 2 방향(D2)으로 배열될 수 있다. 제 2 어레이 패드들(AP2)은 제 1 내지 제 7 하부 워드라인들(LGW1-LGW7)과 동일한 레벨 상에 위치할 수 있고, 제 1 어레이 패드들(AP1) 보다는 높은 레벨 상에 위치할 수 있다.

제 2 층간 절연막(MD2) 상에 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7) 및 제 2 어레이 패드들(AP2)을 덮는 제 3 층간 절연막(MD3)이 제공될 수 있다. 제 3 층간 절연막(MD3)은 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.

도 5 및 도 6c를 참조하면, 기판(100)의 콘택 영역(WCTR) 상에 제 3 층간 절연막(MD3)을 관통하여 제 2 어레이 패드들(AP2) 각각과 접촉하는 제 2 콘택들(MC2)이 배치될 수 있다. 제 2 콘택들(MC2) 각각은 수평적으로 서로 중첩되지 않도록 제 2 어레이 패드들(AP2) 각각과 접촉될 수 있다. 평면적인 관점에서, 제 2 콘택들(MC2)은 제 1 콘택들(MC1)이 배열된 방향의 반대 방향으로 배열될 수 있다. 예를 들어, 제 2 콘택들(MC2)은 제 4 방향(D4)에 대칭인 방향으로 배열될 수 있다.

본 발명의 제 2 실시예에 따르면, 도 7을 참조하면, 평면적인 관점에서, 제 2 콘택들(MC2)은 제 1 콘택들(MC1)이 배열된 방향의 실질적으로 동일한 방향으로 배열될 수 있다. 예를 들어, 제 2 콘택들(MC2)은 제 4 방향(D4)으로 배열될 수 있다. 이에 따라, 평면적 관점에서, 상기 제 1 콘택들(MC1)과 상기 제 2 콘택들(MC2)은 서로 평행하게 배열될 수 있다. 제 2 콘택들(MC2)의 단면적은 제 1 콘택들(MC1)의 단면적 보다 작을 수 있다.

다시 도 5 및 도 6c를 참조하면, 제 2 콘택들(MC2)는 제 1 콘택들(MC1)과 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 2 콘택들(MC2)은 제 1 콘택들(MC1) 보다 더 많을 수 있다.

제 3 층간 절연막(MD3) 상에 제 2 콘택들(MC2)과 연결되는 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)이 배치될 수 있다. 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20) 각각은 제 8 내지 제 17 셀 게이트 전극들(120i~120r) 각각과 대응되게 연결될 수 있다. 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)은 제 2 방향(D2)으로 연장되고, 제 1 방향(D1)으로 배열될 수 있다. 제 2 콘택들(MC2)이 수평적으로 서로 중첩되지 않기 때문에, 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)은 수평적으로 서로 중첩되지 않을 수 있다. 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)은 제 2 방향(D2)으로 서로 다른 길이를 가질 수 있다.

제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)은 동일한 레벨 상에 위치할 수 있으며, 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)보다 높은 레벨 상에 위치할 수 있다. 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)은 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7)과 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20)은 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7) 보다 많은 개수를 가질 수 있다. 제 1 내지 제 10 상부 워드라인들(UGW11~UGW20) 중 적어도 어느 하나는 수직으로 인접하는 제 1 내지 제 7 하부 워드라인들(LGW1~LGW7) 중 어느 하나와 수직적으로 서로 중첩되지 않을 수 있다.

제 1 내지 제 10 상부 워드라인들(UGW11~UGW20) 중에서 인접하는 상부 워드라인들(UGW) 간의 간격(P3)은 하나의 상부 워드라인(UGW)의 폭(W3)과 인접하는 상부 워드라인들(UGW) 간의 이격 폭(SP3)의 합일 수 있다(P3=W3+SP3). 일 실시예에 따르면, 상부 워드라인들(UGW)의 폭(W3)은 하부 워드라인들(LGW)의 폭(W2) 보다 작을 수 있다(W3<W2). 상부 워드라인들(UGW) 간의 이격 폭(SP3)은 하부 워드 라인들(LGW) 간의 이격 폭(SP2) 보다 작을 수 있다(SP3<SP2). 이에 따라, 인접하는 상부 워드라인들(UGW) 간의 간격(P3)은 인접하는 하부 워드 라인들(LGW) 간의 간격(P2) 보다 작을 수 있다(P3<P2).

상부 워드라인들(UGW)의 폭(W3)이 하부 워드라인들(LGW)의 폭(W2) 보다 작아짐으로 인해 상부 워드라인들(UGW)의 저항이 하부 워드라인들(LGW) 보다 클 수 있다. 이에 따라, 상부 워드라인들(UGW)은 하부 워드라인들(LGW)과 다른 금속 물질로 형성될 수 있다. 예를 들어, 상부 워드라인들(UGW)은 구리(Cu)를 포함할 수 있다.

본 발명의 제 3 실시예에 따르면, 도 8을 참조하면, 상부 워드라인들(UGW)의 폭(W3)은 하부 워드라인들(LGW)의 폭(W2)과 동일할 수 있다(W3=W2). 상부 워드라인들(UGW) 간의 이격 폭(SP3)은 하부 워드 라인들(LGW) 간의 이격 폭(SP2) 보다 작을 수 있다(SP3<SP2). 상부 워드라인(UGW)의 폭(W3)은 하부 워드라인(LGW)의 폭(W2)과 동일하더라도, 상부 워드라인들(UGW)이 하부 워드라인들(LGW) 보다 많은 개수로 제공되기 때문에, 상부 워드라인들(UGW) 간의 간격(P3)은 인접하는 하부 워드 라인들(LGW) 간의 간격(P2) 보다 작게 된다(P2>P3). 하부 워드라인들(LGW)이 폭과 상부 워드라인들(UGW)의 폭이 같을 경우, 하부 워드라인들(LGW)과 상부 워드라인들(UGW)은 동일한 물질을 포함할 수 있다. 예를 들어, 상부 워드라인들(UGW)은 텅스텐(W)을 포함할 수 있다.

본 발명의 일 실시예에 따르면, 워드 라인들의 배선들은 다층의 구조를 갖도록 배치할 수 있다. 아울러, 동일한 레벨 상에서 배치되는 워드라인 배선들은 다른 레벨 상에 배치되는 워드라인 배선들과 다른 개수를 갖도록 제공될 수 있다. 이에 따라, 반도체 메모리 소자의 집적도가 증가함으로 인하여 셀 게이트 전극들과 연결되어야 하는 배선들의 개수가 증가하더라도, 배선들의 공간적인 제약을 해결할 수 있다. 결국에, 반도체 메모리 장치의 신뢰성을 확보할 수 있다.

도 9a 및 도 9b는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치에 관한 것으로, 도 4의 B 부분을 확대한 평면도들이다.

도 4, 도 5 및 도 9a를 동시에 참조하면, 기판(100)의 콘택 영역 상의 제 1 층간 절연막(MD1) 및 절연 패턴들(110) 각각을 관통하여 제 1 방향(D1)으로 배열된 접지 선택 게이트 전극들(120a) 각각의 단부와 접촉하는 접지 선택 콘택들(GSLCa) 및 셀 게이트 전극들(120b~120r)의 단부들과 접촉하는 연결 콘택들(BCa)을 제공할 수 있다.

제 1 층간 절연막(MD1) 상에 접지 선택 콘택들(GSLCa) 각각과 연결하며 제 2 방향(D2)으로 연장되는 접지 선택라인들(GSLa)이 배치되고, 제 1 방향(D1)으로 배치된 한 쌍의 연결 콘택들(BCa)을 연결하는 제 1 어레이 패드들(AP1)이 배치될 수 있다. 접지 선택 라인들(GSLa)은 제 1 방향(D1)으로 배열될 수 있다. 제 1 어레이 패드들(AP1)은 제 2 방향(D2)으로 배열될 수 있다. 인접하는 접지 선택 라인들(GSLa) 간의 간격(P1)은 하나의 접지 선택 라인(GSLa)의 폭(W1)과 인접하는 접지 선택 라인들(GSLa) 사이의 이격 폭(SP1)의 합일 수 있다.(P1=W1+SP1)

제 2 층간 절연막(MD2)을 관통하여 제 1 어레이 패드들(AP1) 각각과 접촉하는 제 1 콘택들(MC1a) 및 버퍼 콘택들(BPCa)이 제공될 수 있다. 제 1 콘택들(MC1a) 각각은 제 1 내지 제 10 셀 게이트 전극들(120b~120k)과 연결된 제 1 어레이 패드들(AP1) 각각에 배치될 수 있다. 제 1 콘택들(MC1a)은 수평적으로 서로 중첩되지 않도록 배열될 수 있다. 일 실시예에 따르면, 제 1 콘택들(MC1a)은 제 1 방향(D1)과 제 2 방향(D2)에 대하여 사선방향인 제 4 방향(D4)으로 배열될 수 있다.

버퍼 콘택들(BPCa) 각각은 제 11 내지 제 17 셀 게이트 전극들(120l~120r) 과 연결된 제 1 어레이 패드들(AP1) 각각에 배치될 수 있다. 버퍼 콘택들(BPCa)은 제 2 방향(D2)을 따라 수평적으로 서로 중첩되도록 배열될 수 있다. 그러나, 이에 한정하지 않으며, 버퍼 콘택들(BPCa) 서로 중첩되지 않도록 배열될 수도 있다.

제 1 콘택들(MC1a), 버퍼 콘택들(BPCa) 및 접지 선택 콘택들(GSLCa)은 서로 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 1 콘택들(MC1a)는 접지 선택 콘택들(GSLCa) 및 버퍼 콘택들(BPCa) 보다 많은 개수를 가질 수 있다.

제 2 층간 절연막(MD2) 상에 제 1 콘택들(MC1a)과 연결하는 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)이 배치될 수 있다. 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a) 각각은 제 1 내지 제 10 셀 게이트 전극들(120b~120k) 각각과 대응되게 연결될 수 있다. 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)은 제 2 방향(D2)으로 연장되고, 제 1 방향(D1)으로 배열될 수 있다. 제 1 콘택들(MC1a)이 수평적으로(예를 들어, 제 2 방향(D2)으로) 서로 중첩되지 않기 때문에, 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)은 수평적으로 서로 중첩되지 않을 수 있다. 그리고, 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)은 제 2 방향(D2)으로 서로 다른 길이를 가질 수 있다. 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)은 예를 들어, 텅스텐(W)을 포함할 수 있다.

제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)는 동일한 레벨 상에 위치할 수 있고, 접지 선택 라인들(GSLa) 보다 높은 레벨 상에 위치할 수 있다. 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)은 접지 선택 라인들(GSLa)과 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)은 접지 선택 라인들(GSLa) 보다 많은 개수를 가질 수 있다. 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a) 중의 적어도 어느 하나는 수직으로 인접하는 접지 선택 라인들(GSLa) 중 어느 하나와 수직적으로 서로 중첩되지 않을 수 있다.

제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a) 중에서 인접하는 하부 워드라인들(LGWa) 간의 간격(P2)은 하나의 하부 워드라인(LGWa)의 폭(W2)과 인접하는 하부 워드라인들(LGWa) 간의 이격 폭(SP2)의 합일 수 있다.(P2=W2+SP2) 일 실시예에 따르면, 하부 워드라인들(GBLa)의 폭(W2)은 접지 선택 라인들(GSLa)의 폭(W1) 보다 작을 수 있다.(W2<W1) 하부 워드라인들(GBLa) 간의 이격 폭(SP2)은 접지 선택 라인들(GSLa) 간의 이격 폭(SP1) 보다 작을 수 있다.(SP2<SP1) 이에 따라, 인접하는 하부 워드라인들(LGWa) 간의 간격(P2)은 인접하는 접지 선택 라인들(GSLa) 간의 간격(P1) 보다 작을 수 있다. (P2<P1)

도 4, 도 5 및 도 9b를 참조하면, 제 2 층간 절연막(MD2) 상에 버퍼 콘택들(BPCa)과 접촉하는 제 2 어레이 패드들(AP2)이 배치될 수 있다. 제 2 어레이 패드들(AP2)은 제 1 방향(D1)으로 배열된 한 쌍의 제 11 내지 제 17 셀 게이트 전극들(120l~120r)을 가로지르며, 제 2 방향(D2)으로 배열될 수 있다. 제 2 어레이 패드들(AP2)은 제 1 내지 제 10 하부 워드라인들(LGW1a-LGW10a)과 동일한 레벨 상에 위치할 수 있다.

제 2 층간 절연막(MD2) 상에 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a) 및 제 2 어레이 패드들(AP2)을 덮는 제 3 층간 절연막(MD3)이 제공될 수 있다.

기판(100)의 콘택 영역(WCTR) 상에 제 3 층간 절연막(MD3)을 관통하여 제 2 어레이 패드들(AP2) 각각과 접촉하는 제 2 콘택들(MC2a)이 제공될 수 있다. 제 2 콘택들(MC2a) 각각은 수평적으로 서로 중첩되지 않도록 제 2 어레이 패드들(AP2)과 접촉될 수 있다. 평면적인 관점에서, 제 2 콘택들(MC2a)은 제 1 콘택들(MC1a)이 배열된 방향의 반대 방향으로 배열될 수 있다. 예를 들어, 제 2 콘택들(MC2a)은 제 4 방향(D4)에 대칭인 방향으로 배열될 수 있다.

제 2 콘택들(MC2a)는 제 1 콘택들(MC1a)과 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 2 콘택들(MC2a)은 제 1 콘택들(MC1a) 보다 더 적은 개수를 가질 수 있다.

제 3 층간 절연막(MD3) 상에 제 2 콘택들(MC2a)과 연결하는 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)이 배치될 수 있다. 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a) 각각은 제 11 내지 제 17 셀 게이트 전극들(120b~120h) 각각과 대응되게 연결될 수 있다. 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)은 제 2 방향(D2)으로 연장되고, 제 1 방향(D1)으로 배열될 수 있다. 제 2 콘택들(MC2)이 수평적으로 서로 중첩되지 않기 때문에, 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)은 수평적으로 서로 중첩되지 않을 수 있다. 그리고, 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)은 제 2 방향(D2)으로 서로 다른 길이를 가질 수 있다.

제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)은 동일한 레벨 상에 위치할 수 있으며, 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a)보다 높은 레벨 상에 위치할 수 있다. 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)은 제 1 내지 제 10 하부 워드라인들(LGW1~LGW10a)과 다른 개수로 제공될 수 있다. 일 실시예에 따르면, 제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a)은 제 1 내지 제 10 하부 워드라인들(LGW1a~LGW10a) 보다 적은 개수를 가질 수 있다.

제 1 내지 제 7 상부 워드라인들(UGW11a~UGW17a) 중에서 인접하는 상부 워드라인들 간의 간격(P3)은 하나의 상부 워드라인(UGWa)의 폭(W3)과 인접하는 상부 워드라인들(UGWa) 간의 이격 폭(SP3)의 합일 수 있다(P3=W3+SP3). 일 실시예에 따르면, 상부 워드라인들(UGWa)의 폭(W3)은 하부 워드라인들(LGWa)의 폭(W2) 보다 클 수 있다(W3>W2). 상부 워드라인들(UGWa) 간의 이격 폭(SP3)은 하부 워드 라인들(LGWa) 간의 이격 폭(SP2) 보다 클 수 있다(SP3>SP2). 이에 따라, 인접하는 상부 워드라인들(UGWa) 간의 간격(P3)은 인접하는 하부 워드 라인들(LGWa) 간의 간격(P2) 보다 클 수 있다(P3>P2).

도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도로서, 도 4 및 5를 참조하여 설명한 반도체 메모리 장치의 셀 어레이 영역(CAR)에 대응되는 부분을 도시한 단면도이다.

도 10을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 기판(300) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST) 상에 공통 소오스 라인(CSL)이 배치될 수 있다. 적층 구조체들(ST)은 기판(300)과 평행한 제 1 방향(D1)에 교차하는 제 2 방향(D2)으로 연장될 수 있다. 적층 구조체들(ST) 각각은 기판(300) 상에 차례로 적층된 절연 패턴들(310) 및 게이트 전극들(320)을 포함할 수 있다. 기판(300)과 최하부 절연패턴(310) 사이에 버퍼 절연막(311)이 개재될 수 있다. 게이트 전극들(320)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 절연 패턴들(310) 및 버퍼 절연막(311)은 실리콘 산화막일 수 있다.

기판(300) 상에 절연 패턴들(310) 및 게이트 전극들(320)은 교대로 그리고 반복적으로 적층될 수 있다. 게이트 전극들(320)는 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 분리 트렌치(324)에 의해 제 1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 워드 라인들(WL)은 제 1 및 제 2 워드 라인들(WL1, WL2)을 포함하며, 제 1 및 제 2 워드 라인들(WL1, WL2)은 분리 트렌치(324)에 의해 제 1 방향(D1)으로 서로 이격될 수 있다. 상세하게, 워드 라인들(WL)은 기판(300)과 접지 선택 라인(GSL) 사이에 제공되는 제 1 워드 라인들(WL1)과 기판(300)과 스트링 선택 라인(SSL) 사이에 제공되는 제 2 워드 라인들(WL2)을 포함할 수 있다. 즉, 접지 선택 라인(GSL)은 최상부 제 1 워드라인(WL1)과 공통 소오스 라인(CSL) 사이에 배치될 수 있고, 스트링 선택 라인(SSL)은 최상부 제 2 워드라인(WL2)과 비트라인(BL) 사이에 배치될 수 있다.

분리 트렌치(324) 내에 소자 분리 패턴(DSP)이 제공될 수 있다. 소자 분리 패턴(DSP)은 제 2 방향(D2)으로 연장된 라인 형태일 수 있다. 소자 분리 패턴(DSP)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.

복수 개의 활성 기둥들(AP)은 적층 구조체들(ST)을 관통할 수 있다. 활성 기둥들(AP)은 평면적 관점에서 제 2 방향(D2)을 따라 배열될 수 있다.

활성 기둥들(AP) 각각은 비트 라인(BL)과 공통 소오스 라인(CSL)을 연결할 수 있다. 적층 구조체들(ST)과 비트 라인(BL) 사이에, 이들 사이의 전기적 연결을 위한 비트 라인 플러그들(PLG) 및 패드(PAD)가 더 배치될 수 있다.

활성 기둥들(AP)은 적층 구조체들(ST)을 관통하는 수직 부분들(VP) 및 적층 구조체들(ST) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 적층 구조체들(ST)을 관통하는 수직 홀들(323) 내에 제공될 수 있다. 수평 부분(HP)은 기판(300) 상부의 수평 리세스부(RC) 내에 제공될 수 있다. 수직 부분들(VP) 중의 하나는 공통 소오스 라인(CSL)에 연결되고, 수직 부분들(VP) 중의 다른 하나는 비트라인(BL)과 접촉하는 패드(PAD)와 연결될 수 있다. 수평 부분(HP)은 기판(300)과 각각의 적층 구조체들(ST) 사이에 제공되어 인접하는 한 쌍의 수직 부분들(VP)을 연결할 수 있다.

예를 들면, 활성 기둥들(AP)에 있어서, 수직 부분들(VP)은 제 1 워드 라인들(WL1)과 접지 선택 라인(SSL)을 관통하는 제 1 수직 부분(VP1), 및 제 2 워드 라인들(WL2)과 스트링 선택 라인(SSL)을 관통하는 제 2 수직 부분(VP2)을 포함할 수 있다. 제 1 수직 부분(VP1)은 비트라인(BL)과 연결되고, 제 2 수직 부분(VP2)은 공통 소오스 라인(CSL)과 연결될 수 있다. 수평 부분(HP)은 제 2 워드 라인들(WL2)의 아래에서 제 1 워드 라인들(WL1)의 아래로 연장되어 제 1 수직 부분(VP1) 및 제 2 수직 부분(VP2)을 연결할 수 있다.

활성 기둥들(AP)과 게이트 전극들(320) 사이에 데이터 저장막(DS)이 제공될 수 있다. 게이트 절연막(GOX)은 활성 기둥들(AP)과 기판(300) 사이에 제공될 수 있다. 게이트 절연막(GOX)은 실리콘 산화막일 수 있다.

제 2 방향(D2)으로 연장된 적층 구조체들(ST) 및 게이트 전극들(320) 상에 제공되는 콘택들(미도시)은 도 4 및 5을 참조하여 설명한 콘택 영역(도 4 내지 도 6의 WCTR 참조) 상에 형성된 구조와 실질적으로 동일한 구조를 갖도록 형성될 수 있다.

도 11은 본 발명의 실시예들에 따라 형성된 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.

도 11을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 12는 본 발명의 실시예들에 따라 형성된 반도체 메모리 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.

도 12를 참조하면, 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 소자를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.

메모리 컨트롤러(1220)는 메모리 시스템의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 예를 들면, 메모리 시스템(1200)은 메모리 카드(1200), 또는 SSD(Solid State Drive)일 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 기판
120: 게이트 전극들
SP: 반도체 패턴들
GSLC: 접지 선택 콘택들
GSL: 접지 선택 라인들
AP1: 제 1 어레이 패드들
BC: 연결 콘택들
LGW: 하부 워드라인들
UGW: 상부 워드라인들
MC1: 제 1 콘택들
MC2: 제 2 콘택들
ST: 적층 구조체

Claims (10)

1. 기판 상에 수직으로 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부를 포함하는 적층 구조체;
   일 방향으로 상기 적층 구조체를 가로지르며, 상기 수직 채널부와 연결되는 비트라인; 및
   상기 적층 구조체 상에 상기 게이트 전극들과 연결되어 복수의 층들로 적층되며, 제 1 도전 라인들, 제 2 도전 라인들, 및 제 3 도전 라인들을 포함하는 도전 라인들을 포함하되,
   상기 기판에서 제 1 높이에 배치된 상기 제 1 도전 라인들의 개수와 상기 제 1 높이와 다른 레벨에 위치하는 제 2 높이에 배치된 상기 제 2 도전 라인들의 개수는 서로 다르고,
   상기 제 1 및 제 2 높이들보다 낮은 레벨에 위치하는 제 3 높이에 배치된 상기 제 3 도전 라인들의 개수는 상기 제 1 도전 라인들의 개수 및 상기 제 2 도전 라인들의 개수보다 작은 반도체 메모리 장치.
   
2. 제 1 항에 있어서,
   상기 제 2 높이는 상기 제 1 높이보다 높은 레벨에 위치하되,
   상기 제 1 도전 라인들의 개수는 상기 제 2 도전 라인들의 개수보다 더 적은 반도체 메모리 장치.
   
3. 제 1 항에 있어서,
   상기 제 2 높이는 상기 제 1 높이보다 높은 레벨에 위치하되,
   상기 제 1 도전 라인들의 개수는 상기 제 2 도전 라인들의 개수보다 더 많은 반도체 메모리 장치.
   
4. 제 1 항에 있어서,
   상기 제 1 도전 라인들의 개수는 상기 제 2 도전 라인들의 개수보다 더 적되,
   상기 제 1 도전 라인들 간의 간격은 상기 제 2 도전 라인들 간의 간격보다 큰 반도체 메모리 장치.
   
5. 제 4 항에 있어서,
   상기 제 1 도전 라인들의 폭은 상기 제 2 도전 라인들의 폭보다 크되, 제 1 도전 라인들 간의 이격 폭은 상기 제 2 도전 라인들 간의 이격 폭보다 큰 반도체 메모리 장치.
   
6. 제 4 항에 있어서,
   상기 제 1 도전 라인들의 폭은 상기 제 2 도전 라인들의 폭과 동일하되,
   상기 제 1 도전 라인들 간의 이격 폭은 상기 제 2 도전 라인들 간의 이격 폭보다 큰 반도체 메모리 장치.
   
7. 제 1 항에 있어서,
   상기 게이트 전극들은 접지 선택 게이트 전극들 및 셀 게이트 전극들을 포함하고,
   상기 제 1 및 제 2 도전 라인들은 상기 셀 게이트 전극들과 전기적으로 연결되고,
   상기 제 3 도전 라인들은 상기 접지 선택 게이트 전극들과 전기적으로 연결되는 반도체 메모리 장치.
   
8. 제 1 항에 있어서,
   상기 게이트 전극들 각각에 배치되는 연결 콘택들;
   동일한 레벨 상에 위치하는 적어도 하나 이상의 상기 게이트 전극들 상에 배치된 상기 연결 콘택들과 연결되는 제 1 어레이 패드들;
   적어도 하나 이상의 상기 제 1 어레이 패드들의 각각에 배치되며, 상기 제 1 도전 라인들 각각과 연결되는 제 1 콘택들;
   상기 제 1 콘택들이 제공되지 않은 적어도 하나 이상의 상기 제 1 어레이 패드들 각각에 배치되는 버퍼 콘택들;
   상기 버퍼 콘택들의 각각 상에 배치된 제 2 어레이 패드들; 및
   상기 제 2 어레이 패드들 각각에 배치되며, 상기 제 2 도전 라인들 각각과 연결되는 제 2 콘택들을 더 포함하는 반도체 메모리 장치.
   
9. 제 8 항에 있어서,
   상기 제 1 콘택들은 상기 일 방향에 사선 방향인 제 2 방향으로 배열되고, 상기 제 2 콘택들은 상기 제 2 방향으로 배열되되,
   평면적 관점에서, 상기 제 1 콘택들과 상기 제 2 콘택들은 서로 평행하게 배열되는 반도체 메모리 장치.
   
10. 기판 상에 수직으로 적층된 게이트 전극들 및 상기 게이트 전극들을 관통하는 수직 채널부를 포함하는 적층 구조체;
    일 방향으로 상기 적층 구조체를 가로지르며, 상기 수직 채널부와 연결되는 비트라인; 및
    상기 적층 구조체 상에 상기 게이트 전극들과 연결되어 복수의 층들로 적층되며, 제 1 도전 라인들, 제 2 도전 라인들, 및 제 3 도전 라인들을 포함하는 도전 라인들을 포함하되,
    상기 기판에서 제 1 높이에 배치된 상기 제 1 도전 라인들 간의 간격과 상기 제 1 높이와 다른 레벨에 위치하는 제 2 높이에 배치된 상기 제 2 도전 라인들 간격은 서로 다르고,
    상기 제 1 높이 및 상기 제 2 높이 보다 낮은 레벨에 위치하는 제 3 높이에 배치된 상기 제 3 도전 라인들 간의 간격은 상기 제 1 도전 라인들 간의 간격 및 상기 제 2 도전 라인들 간의 간격 보다 큰 반도체 메모리 장치.

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