JP3688899B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数の品種に対応したモード設定用データや、リダンダンシ技術に使用されるリダンダンシデータ等を記憶させるヒューズセルを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
複数の品種に対応したモード設定用データ、例えばＩ／Ｏのビット数を変えるようなデータを不揮発性メモリセルに記憶させ、これによりＩ／Ｏのビット数が変えられるような半導体集積回路装置は、特開平２−１１６０８４号公報、特開平２−２４３６７７号公報等に記載されている。
【０００３】
最近では、モード設定用データばかりでなく、不良のカラム／ローを予備のカラム／ローに置換する、いわゆるリダンダンシ技術に使用されるリダンダンシデータについても、ヒューズに代わって不揮発性メモリセルに記憶させることが実用化されつつある。この明細書においては、モード設定用データやリダンダンシデータを記憶させる不揮発性メモリセルを“ヒューズセル”と呼ぶ。
【０００４】
ヒューズセルに記憶されているデータは、製品の品種を決定するデータ、および不良カラム／ローをスペアのカラム／ローに切り換えるデータである。これらのデータは、装置が通常動作を開始する前に読み出し／ラッチされていなければならない。このため、ヒューズセルを備える半導体集積回路装置においては、通常動作を開始する前に、ヒューズセルからのデータ読み出し／ラッチを実行する回路が設けられる。このデータ読み出し／ラッチを実行する回路系の構成を図１７に、その主要な信号または電圧波形を図１８に示す。以下、その構成を動作とともに説明する。
【０００５】
図１８に示す信号PONRSTは、パワーオンリセット信号である。信号PONRSTは、外部電源Ｖｄｄの電位が０Ｖから上昇し、電源投入検知レベルＶPONRST（〜２Ｖ）に達すると“Ｌ”レベルとなる。これにより電源が投入されたことが検知される。
【０００６】
信号PONRST’は、パワーオンリセット信号の一つである。信号PONRSTと異なるところは、信号PONRSTが、外部電源Ｖｄｄが検知レベルＶPONRSTに達した時に“Ｌ”レベルになるのに対し、信号PONRST’は、外部電源Ｖｄｄが安定レベル（〜３Ｖ）に達した後に“Ｌ”レベルになることである。即ち、信号PONRST’は、外部電源Ｖｄｄが安定レベルに達したことを示す信号である。
【０００７】
図１７に示す昇圧回路２０１は、信号PONRST’が“Ｌ”レベルとなると活性化し、外部電源Ｖｄｄを所定レベル（〜６．５Ｖ）の昇圧電圧ＶＤＤＰに昇圧する。昇圧電圧ＶＤＤＰは、電圧変換回路２０２に供給される。昇圧電圧ＶＤＤＰは、電圧変換回路２０２において読み出し電圧ＶＤＤＲに変換される。
【０００８】
電圧変換回路２０２は、昇圧電圧ＶＤＤＰを所定レベル（〜４．８Ｖ）の読み出し電圧ＶＤＤＲにレギュレートする図示せぬＶＤＤＲレギュレータ、および読み出し電圧ＶＤＤＲが所定レベルであるか否かを検知する図示せぬＶＤＤＲディテクタを含んでいる。
【０００９】
図示せぬＶＤＤＲレギュレータは、参照電圧Ｖref を使用して、昇圧電圧ＶＤＤＰを所定レベルの読み出し電圧ＶＤＤＲにレギュレートする。
図示せぬＶＤＤＲディテクタは、参照電圧Ｖref を使用して、読み出し電圧ＶＤＤＲが所定レベルに達したか否かを検知する信号ＳVDDRを出力する。信号ＳVDDRは、読み出し電圧ＶＤＤＲが所定レベルに達すると“Ｈ”レベルとなる。この信号ＳVDDRは、ヒューズセル制御回路２０３に供給される。
【００１０】
ヒューズセル制御回路２０３は、信号PONRST’が“Ｌ”レベルとなると活性化し、信号ＳVDDRが“Ｈ”レベルとなると、ヒューズセルからのデータ読み出し／ラッチシーケンスを実行する。
【００１１】
ヒューズセル回路２０４は、ヒューズセルＦＣ、ヒューズセルＦＣからデータを読み出すときの負荷となるＰＭＯＳ Ｐ２０２、ヒューズセルＦＣとＰＭＯＳＰ２０２との間に接続され、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ２０１、装置が通常動作をしている間、ヒューズセルＦＣから読み出されたデータをラッチするラッチ回路ＬＡＴ、および読み出し／ラッチシーケンスが実行されている間、ラッチ回路ＬＡＴと、ＰＭＯＳ Ｐ２０２とＮＭＯＳ ＮＩ２０１とのノード２４１とを接続する接続回路ＴＧを有している。
【００１２】
ヒューズセル制御回路２０３は、信号PONRST’が“Ｌ”レベルのとき、信号ＳVDDRが“Ｈ”レベルとなると、信号ＦＳREADを所定期間“Ｈ”レベルとする。信号ＦＳREADは、ＰＭＯＳ Ｐ２０２、および接続回路ＴＧに供給される。信号ＦＳREADが“Ｈ”レベルの間、ＰＭＯＳ Ｐ２０２、および接続回路ＴＧはともに導通状態となる。
【００１３】
次いで、信号ＦＳBIASおよび信号ＦＳWLがそれぞれ、所定期間“Ｈ”レベルとなる。これによりノード２４１の電位は、ヒューズセルＦＣが“ＯＮ”か“ＯＦＦ”かで変化する。ノード２４１の電位は、接続回路ＴＧの入力に供給される。接続回路ＴＧは、ノード２４１の電位に応じ、“Ｈ”レベルまたは“Ｌ”レベルいずれかの出力をラッチ回路ＬＡＴに供給する。
【００１４】
このようにしてヒューズセルＦＣに記憶されていたデータは、装置が通常動作を開始する前に読み出され、ラッチ回路ＬＡＴにラッチされる。ラッチ回路ＬＡＴは、装置が通常動作をしている間、そのラッチしているデータFUSEを出力する。
【００１５】
このようなヒューズセル制御回路２０３において、信号ＦＳWLを外部電源Ｖｄｄよりも高い読み出し電圧ＶＤＤＲとする理由は、次の通りである。
半導体集積回路装置は低消費電力化の傾向にあり、現在では、外部電源Ｖｄｄのレベルは３Ｖ以下まで進展してきている。外部電源Ｖｄｄが３Ｖ以下になると、プロセス条件にもよるが、ヒューズセルＦＣの中性しきい値電圧（紫外線を照射し、浮遊ゲートから電子を放出させた状態、以下初期しきい値電圧という）のほうが、外部電源Ｖｄｄよりも高くなることがある。
【００１６】
このような場合において、ヒューズセルＦＣが記憶するデータの一つを初期しきい値電圧としていると、ヒューズセルＦＣは“ＯＦＦ”してしまい、正しいデータを読み出せくなる。
【００１７】
これを防ぐために、ヒューズセルＦＣのゲートに対し、外部電源Ｖｄｄよりも高い読み出し電圧ＶＤＤＲを与えるのである。このようにすることで、ヒューズセルＦＣのしきい値電圧が初期しきい値電圧にあっても、ヒューズセルＦＣを正しく“ＯＮ”させることができる。
【００１８】
このような読み出し電圧ＶＤＤＲは、電圧変換回路２０２において、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換することで得られる。昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換するためには、基準となる参照電圧Ｖref が必要である。図１７中、参照符号２０５に示す回路が、参照電圧Ｖref を発生させる参照電圧発生回路である。
【００１９】
従来、この参照電圧発生回路２０５には、電源電圧依存性および温度依存性が少ないバンドギャップレファレンス回路が用いられており、バンドギャップレファレンス回路を用いて参照電圧Ｖref を発生させている。これにより、参照電圧Ｖref は、電源電圧の変動や温度の変動に係わらずに、ほぼ一定のレベル（〜１．２５Ｖ）で発生させることができる。
【００２０】
【発明が解決しようとする課題】
このようにバンドギャップレファレンス回路は、電源電圧依存性および温度依存性が少ない、という優れた面を有している。しかしながら、バンドギャップレファレンス回路を用いて発生させた参照電圧Ｖref を使用して、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換すると、変換された読み出し電圧ＶＤＤＲは、電源電圧の変動や温度の変動に係わらずに、ほぼ一定のレベルとなってしまう。
【００２１】
これに対し、ヒューズセルＦＣのしきい値電圧は、電源電圧依存性および温度依存性を持つ。このため、外部電源Ｖｄｄが大きく変動したり、装置が高温または低温環境下にある場合には、読み出し電圧ＶＤＤＲと、記憶データに対応したヒューズセルＦＣのしきい値電圧との差、即ちマージンが小さくなってしまう事情がある。
【００２２】
この発明は、上記の事情に鑑みて為されたもので、その主要な目的は、電源の電圧変動や温度変動に係わらずに、読み出し電圧と、記憶データに対応したヒューズセルのしきい値電圧との差を大きく保てる半導体集積回路装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記主要な目的を達成するために、この発明に係る半導体集積回路装置では、読み出し電圧の変換に使用する参照電圧を、ヒューズセルと同一構造の素子のしきい値電圧を利用して発生させることを特徴としている。
【００２４】
上記構成を有する半導体集積回路装置であると、参照電圧を、ヒューズセルと同一構造の素子のしきい値電圧を利用して発生させる。このため、参照電圧は、ヒューズセルのしきい値電圧と同じように、電源電圧の変動や温度の変動によって変動するようになる。このように変動する参照電圧を使用して、集積回路の動作に使用する動作電圧を読み出し電圧に変換すると、読み出し電圧は、ヒューズセルのしきい値電圧の変動に併せて変動するようになる。
【００２５】
このように読み出し電圧が、ヒューズセルのしきい値電圧の変動に併せて変動することで、読み出し電圧と記憶データに対応するヒューズセルのしきい値電圧との差は、電源電圧の変動や温度変動に係わらずに大きく保つことができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係るヒューズセルからのデータ読み出し／ラッチを実行する回路系の構成を示す回路図である。図２は、その主要な信号または電圧波形を示す波形図である。以下、その構成を、その動作とともに説明する。
【００２７】
図２に示す信号PONRSTは、パワーオンリセット信号である。信号PONRSTは、外部電源Ｖｄｄの電位が０Ｖから上昇し、電源投入検知レベルＶPONRST（〜２Ｖ）に達すると“Ｌ”レベルとなる。これにより電源が投入されたことが検知される。
【００２８】
信号PONRST’は、パワーオンリセット信号の一つである。信号PONRSTと異なるところは、信号PONRSTが、外部電源Ｖｄｄが検知レベルＶPONRSTに達した時に“Ｌ”レベルになるのに対し、信号PONRST’は、外部電源Ｖｄｄが安定レベル（〜３Ｖ）に達した後に“Ｌ”レベルになることである。即ち、信号PONRST’は、外部電源Ｖｄｄが安定レベルに達したことを示す信号である。
【００２９】
図１に示す昇圧回路１は、信号PONRST’が“Ｌ”レベルとなると活性化し、外部電源Ｖｄｄを所定レベル（〜６．５Ｖ）昇圧電圧ＶＤＤＰに昇圧する。昇圧電圧ＶＤＤＰは、電圧変換回路２に供給される。昇圧電圧ＶＤＤＰは、電圧変換回路２において読み出し電圧ＶＤＤＲに変換される。
【００３０】
電圧変換回路２は、昇圧電圧ＶＤＤＰが所定レベルであるか否かを検知するＶＤＤＰディテクタ２１、昇圧電圧ＶＤＤＰを所定レベル（〜４．８Ｖ）の読み出し電圧ＶＤＤＲにレギュレートするＶＤＤＲレギュレータ２２、および読み出し電圧ＶＤＤＲが所定レベルであるか否かを検知するＶＤＤＲディテクタ２３を含んでいる。
【００３１】
ＶＤＤＰディテクタ２１は、差動増幅器（オペアンプ）OP. １を有する。この差動増幅器OP. １は、その正入力端子（＋）に、抵抗Ｒ１、Ｒ２によって昇圧電圧ＶＤＤＰを抵抗分割した電圧を受け、その負入力端子（−）に、参照電圧Ｖref を受ける。これにより、差動増幅器OP. １は、昇圧電圧ＶＤＤＰが所定レベルに達したか否かを検知するアナログ信号を出力する。このアナログ信号は、インバータINV.１に入力され、昇圧電圧ＶＤＤＰが所定レベルに達したか否かを検知するデジタル信号CPENに変換される。信号CPENは、昇圧回路１に供給される。
【００３２】
図３は、昇圧回路１の一回路例を示す回路図である。
図３に示すように、昇圧回路１は、発振信号φを発振するリングオシレータ１１、および発振信号φにしたがって、外部電源Ｖｄｄを昇圧電圧ＶＤＤＰに昇圧するチャージポンプ回路１２を含んでいる。リングオシレータ１１は、信号PONRST’が“Ｌ”レベルとなると活性化し、信号CPENが“Ｌ”レベルの間、発振信号φを出力する。発振信号φが発振されている間、チャージポンプ回路１２は外部電源Ｖｄｄを昇圧する。信号CPENは、昇圧電圧ＶＤＤＰが所定レベルより低い間、“Ｌ”レベルとなってリングオシレータ１１を動作させ、昇圧電圧ＶＤＤＰが所定レベルに達すると、“Ｈ”レベルとなってリングオシレータ１１の動作を停止させる。これにより、昇圧電圧ＶＤＤＰは、所定レベルに保たれる。
【００３３】
ＶＤＤＲレギュレータ２２は、差動増幅器（オペアンプ）OP. ２を有する。この差動増幅器OP. ２は、その正入力端子（＋）に、抵抗Ｒ３、Ｒ４によって読み出し電圧ＶＤＤＲを抵抗分割した電圧を受け、その負入力端子（−）に、参照電圧Ｖref を受ける。これにより、差動増幅器OP. ２は、昇圧電圧ＶＤＤＰを所定レベルの読み出し電圧ＶＤＤＲにレギュレートするアナログ信号ＶＲを出力する。アナログ信号ＶＲは、ＰＭＯＳ Ｐ１のゲートに供給され、ＰＭＯＳ Ｐ１の電流駆動能力をアナログ制御する。これにより、昇圧電圧ＶＤＤＰは、所定レベルの読み出し電圧ＶＤＤＲにレギュレートされる。
【００３４】
ＶＤＤＲディテクタ２３は、差動増幅器（オペアンプ）OP. ３を有する。この差動増幅器OP. ３は、その正入力端子（＋）に、抵抗Ｒ５、Ｒ６によって読み出し電圧ＶＤＤＲを抵抗分割した電圧を受け、その負入力端子（−）に、参照電圧Ｖref を受ける。これにより、差動増幅器OP. ３は、読み出し電圧ＶＤＤＲが所定レベルに達したか否かを検知するアナログ信号を出力する。このアナログ信号は、インバータINV.２に入力され、読み出し電圧ＶＤＤＲが所定レベルに達したか否かを検知するデジタル信号ＳVDDRに変換される。信号ＳVDDRは、読み出し電圧ＶＤＤＲが所定レベルに達すると、“Ｈ”レベルとなる。信号ＳVDDRは、ヒューズセル制御回路３に供給される。
【００３５】
ヒューズセル制御回路３は、信号PONRST’が“Ｌ”レベルとなると活性化し、信号ＳVDDRが“Ｈ”レベルとなると、ヒューズセルからのデータ読み出し／ラッチシーケンスを実行する。
【００３６】
ヒューズセル回路４は、ヒューズセルＦＣ、ヒューズセルＦＣからデータを読み出すときの負荷となるＰＭＯＳ Ｐ２、ヒューズセルＦＣとＰＭＯＳ Ｐ２との間に接続され、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ１、装置が通常動作をしている間、ヒューズセルＦＣから読み出されたデータをラッチするラッチ回路ＬＡＴ、および読み出し／ラッチシーケンスが実行されている間、ラッチ回路ＬＡＴと、ＰＭＯＳ Ｐ２とＮＭＯＳ ＮＩ１とのノード４１とを接続する接続回路ＴＧを有している。
【００３７】
図４および図５は、ヒューズセル制御回路３の一回路例を示す回路図である。図４に示すように、ヒューズセル制御回路３は、フリップフロップ３１を有する。フリップフロップ３１は、信号PONRST’によりリセットされ、信号ＳVDDRによりセットされる。フリップフロップ３１は、信号ＳVDDRLAT を出力する。信号ＳVDDRLAT は、フリップフロップ３１が信号PONRST’によってリセットされた後、信号ＳVDDRが一旦“Ｈ”レベルとなると、“Ｈ”レベルを維持する。信号ＳVDDRLAT は、パルス信号発生回路３２に入力される。
【００３８】
パルス信号発生発生回路３２は、信号ＳVDDRLAT が“Ｈ”レベルとなると、パルス幅τ１を持つパルス信号TRRIGER を出力する。パルス信号TRRIGER が“Ｈ”レベルとなると、図４に示すインバータINV.３は“Ｈ”レベルの信号ＦREADを出力する。信号ＦREADが“Ｈ”レベルとなると、図５に示すインバータINV.４は“Ｌ”レベルの信号を出力する。インバータINV.４が“Ｌ”レベルの信号を出力することによって、インバータINV.５は“Ｈ”レベルの信号ＦＳREADを出力する。さらにインバータINV.６が“Ｈ”レベルの信号ＦＳBIAS、およびレベルシフタLS. １が“Ｈ”レベルの信号ＦＳWLをそれぞれ出力する。
【００３９】
このとき、信号ＦREADのレベルは外部電源Ｖｄｄ、信号ＦＳWLのレベルは読み出し電圧ＶＤＤＲである。また、信号ＦＳBIASのレベルは、ＮＭＯＳ ＮＥ２のしきい値電圧程度となる。図５中、ＮＭＯＳ ＮＩ３は、しきい値電圧がほぼ０ＶとされたＮＭＯＳである。、
信号ＦＳREADは、ヒューズセル回路４のＰＭＯＳ Ｐ２、および接続回路ＴＧに供給される。信号ＦＳREADが“Ｈ”レベルの間、ＰＭＯＳ Ｐ２、および接続回路ＴＧはともに導通状態となる。信号ＦＳBIASはＮＭＯＳ ＮＩ１のゲートに供給され、信号ＦＳWLはヒューズセルＦＣのゲートに供給される。これにより、ノード４１の電位は、ヒューズセルＦＣが“ＯＮ”か“ＯＦＦ”かで変化する。ノード４１の電位は、接続回路ＴＧの入力に供給される。接続回路ＴＧは、ノード４１の電位に応じ、“Ｈ”レベルまたは“Ｌ”レベルいずれかの出力を出力する。ラッチ回路ＬＡＴは、この出力をラッチする。
【００４０】
このようにしてヒューズセルＦＣに記憶されていたデータは、装置が通常動作を開始する前に読み出され、ラッチ回路ＬＡＴにラッチされる。ラッチ回路ＬＡＴは、装置が通常動作をしている間、そのラッチしているデータFUSEを出力する。
【００４１】
この後、パルス信号TRRIGER が“Ｈ”レベルから“Ｌ”レベルとなり、図４に示す遅延回路３３が持つ遅延時間τ２が経過すると、信号ＦREADが“Ｌ”レベルとなる。信号ＦREADが“Ｌ”レベルとなると、信号ＦＳREADが“Ｌ”レベルとなり、信号ＦＳBIASおよび信号ＦＳWLがそれぞれ遅延時間τ３経過後に“Ｌ”レベルとなる。さらに遅延時間τ４が経過すると、パルス信号発生回路３４は、パルス幅τ５を持つパルス信号ＦEND を出力する。信号ＦEND が出力されることにより、読み出し／ラッチシーケンスは終了する。
【００４２】
このような回路系において、第１の実施形態では、参照電圧Ｖref を、バンドギャップレファレンス回路ではなく、ヒューズセルＦＣと同一構造の素子を用いて発生させる。
【００４３】
以下、この参照電圧Ｖref を発生する参照電圧発生回路５の一回路例を説明する。
図１に示すように、参照電圧発生回路５は、参照電圧Ｖref を出力する参照電圧出力段５１、出力段５１に入力電流を入力する入力段５２、およびバイアス電圧ＶBIASを出力するＶBIAS発生回路５３とを含んでいる。
【００４４】
出力段５１は、ソースに外部電源Ｖｄｄを受けるＰＭＯＳ Ｐ３、このＰＭＯＳ Ｐ３のドレインにドレインを接続した、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ４、およびこのＮＭＯＳ ＮＩ４のソースにドレインを接続し、ソースに回路内接地電位Ｖｓｓを受ける基準セルＲＥＦＣを有している。基準セルＲＥＦＣは、ヒューズセルＦＣと同じ形状および特性を有する不揮発性型のメモリセルである。即ち、ヒューズセルＦＣと同一構造の素子である。
【００４５】
参照電圧Ｖref は、ＰＭＯＳ Ｐ３のドレインとＮＭＯＳ ＮＩ４のドレインとのノード５４から得られる。このノード５４は、電圧変換回路２に接続されるとともに、基準セルＲＥＦＣのゲートに接続される。ＮＭＯＳ ＮＩ４のゲートは、ＶBIAS発生回路５３に接続されている。
【００４６】
ＶBIAS発生回路５３は、ソースに外部電源Ｖｄｄを受け、ゲートに回路内接地電位Ｖｓｓを受けるＰＭＯＳ ＰＭＯＳ Ｐ４、このＰＭＯＳ Ｐ４のドレインにドレインとゲートとを接続し、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ５、このＮＭＯＳ ＮＩ５のソースにドレインとゲートとを接続し、ソースに回路内接地電位Ｖｓｓを受けるＮＭＯＳ ＮＥ６を有している。このＶBIAS発生回路５３は、外部電源Ｖｄｄが１Ｖ程度でも動作可能である。
【００４７】
バイアス電圧ＶBIASは、ＰＭＯＳ Ｐ４のドレインとＮＭＯＳ ＮＩ５のドレインとのノード５５から得られる。このノード５５は、ＮＭＯＳ ＮＩ４のゲートに接続されている。
【００４８】
バイアス電圧ＶBIASのレベルは、ＮＭＯＳ ＮＩ５の五極管しきい値電圧とＮＭＯＳ ＮＥ６の五極管しきい値電圧との和である。ＮＭＯＳ ＮＩ５のしきい値電圧を“ＶTHI ”とし、ＮＭＯＳ ＮＥ６のしきい値電圧を“ＶTHE ”とすると、バイアス電圧ＶBIASは、
ＶBIAS ＝ ＶTHI ＋ ＶTHE
となる。ＮＭＯＳ ＮＩ５のしきい値電圧ＶTHI はほぼ０Ｖであるので、バイアス電圧ＶBIASは、
ＶBIAS ≒ ＶTHE
となり、ＮＭＯＳ ＮＥ６のしきい値電圧ＶTHE にほぼ等しくなる。ＮＭＯＳＮＥ６のしきい値電圧ＶTHE をほぼ１Ｖとすると、バイアス電圧ＶBIASはほぼ１Ｖとなる。よって、ＮＭＯＳ ＮＩ４のゲートの電圧ＶＧＮＩ４は１Ｖ程度となる。
【００４９】
ＮＭＯＳ ＮＩ４の役目は、基準セルＲＥＦＣのドレインの電圧が大きくなったときに、基準セルＲＥＦＣに生ずる“ソフトライト現象”を抑制することである。基準セルＲＥＦＣは、不揮発性メモリセルであり、そのゲート絶縁膜中には電荷を蓄積するための電荷蓄積部（浮遊ゲート）が設けられている。このため、基準セルＲＥＦＣにおいても、ヒューズセルＦＣと同様に、“ソフトライト現象”によるしきい値電圧の変動を抑制することが望まれる。この発明においては、基準セルＲＥＦＣのしきい値電圧が変動すると、参照電圧Ｖref の値が変わってしまうからである。
【００５０】
ソフトライトを抑制するためには、基準セルＲＥＦＣのドレインの電圧ＶＤを１Ｖ以下とするのが良い。このために、ＮＭＯＳ ＮＩ４を設け、かつＮＭＯＳＮＩ４のゲートの電圧ＶGNI4を１Ｖ程度とする。ＮＭＯＳ ＮＩ４のソースと基準セルＲＥＦＣのドレインとは互いに接続されているために、基準セルＲＥＦＣのドレインの電圧ＶＤは、ＮＭＯＳ ＮＩ４のソースの電圧となる。ここで、ＮＭＯＳ ＮＩ４のしきい値電圧を、ＮＭＯＳ ＮＩ５と同じ“ＶTHI ”とすると、基準セルＲＥＦＣのドレインの電圧ＶＤは、
ＶＤ ＝ ＶGNI4 − ＶTHI
となる。ゲートの電圧ＶGNI4はバイアス電圧ＶBIASであるので、基準セルＲＥＦＣのドレインの電圧ＶＤは、
となり、ＮＭＯＳ ＮＥ６のしきい値電圧ＶTHE にほぼ等しくなる。これにより、基準セルＲＥＦＣのドレインの電圧ＶＤを１Ｖ以下にでき、基準セルＲＥＦＣに生ずる“ソフトライト現象”が抑制される。
【００５１】
ＮＭＯＳ ＮＩ１、ＮＩ５にはそれぞれ、しきい値電圧がほぼ０Ｖとされた、いわゆるイントリンシック型のＮＭＯＳを用いているが、これはエンハンスメント型のＮＭＯＳに変更されても良い。しかし、イントリンシック型のＮＭＯＳを用いることで、基準セルＲＥＦＣのドレインの電圧ＶＤのばらつきが抑制される、という利点があるので、ＮＭＯＳ ＮＩ１、ＮＩ５にはそれぞれ、イントリンシック型のＮＭＯＳを用いることが好ましい。
【００５２】
また、参照電圧出力段５１の、参照電圧Ｖref を発生させるときの負荷となる部分には、ＰＭＯＳ Ｐ３が用いられている。このため、参照電圧Ｖref を発生させるためには、このＰＭＯＳ Ｐ３を“ＯＮ”させなければならない。ＰＭＯＳ Ｐ３を“ＯＮ”させる回路が入力段５２である。
【００５３】
入力段５２は、ソースに外部電源Ｖｄｄを受けるＰＭＯＳ Ｐ５、およびＰＭＯＳ Ｐ５のドレインと回路内接地電位Ｖｓｓとの間に接続された定電流源５６を有している。定電流源５６は、１μＡの定電流を流す。また、基準セルＲＥＦＣのしきい値電圧ＶTHREFCは、そのドレイン電流が規定値に達したときのゲートの電圧、と定義される。参照電圧発生回路５の入力段５２と出力段５１とはカレントミラー回路の構成である。したがって、この第１の実施形態では、基準セルＲＥＦＣのしきい値電圧ＶTHREFCは、ドレイン電流が１μＡに達したときのゲートの電圧と定義される。
【００５４】
ＰＭＯＳ Ｐ３を“ＯＮ”させるための電圧ＶGP3 は、ＰＭＯＳ Ｐ５のドレインと定電流源５６のドレインとのノード５７から得られる。
このような参照電圧発生回路５であると、定電流源５６が１μＡの定電流を流したとき、ＰＭＯＳ Ｐ３が“ＯＮ”し、外部電源Ｖｄｄがノード５４を介して、基準セルＲＥＦＣのゲートに供給される。このとき、外部電源Ｖｄｄが、基準セルＲＥＦＣのしきい値電圧ＶTHREFC以上であると、基準セルＲＥＦＣが“ＯＮ”する。このとき、基準セルＲＥＦＣがＮＭＯＳで構成されている、とすると、ノード５４の電圧、即ち参照電圧Ｖref は、
Ｖref ＝ ＶTHI ＋ ＶTHREFC
となる。ＮＭＯＳ５２のしきい値電圧ＶTHI はほぼ０Ｖであるので、参照電圧Ｖref は、
Ｖref ≒ ＶTHREFC
となる。
【００５５】
このように第１の実施形態に係る半導体集積回路装置が具備する参照電圧発生回路５は、参照電圧Ｖref を、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを利用して発生する。
【００５６】
上記参照電圧発生回路５においては、参照電圧Ｖref は、実質的に基準セルＲＥＦＣのしきい値電圧ＶTHREFCとなる。基準セルＲＥＦＣは、ヒューズセルＦＣと同一構造の素子である。このため、参照電圧Ｖref は、電源電圧の変動や温度の変動に応じてヒューズセルのしきい値電圧ＶTHFCと同じように変動する。このように変動する参照電圧Ｖref を使用して、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換することで、読み出し電圧ＶＤＤＲを、ヒューズセルＦＣのしきい値電圧ＶTHFCの変動に併せて変動させることができる。
【００５７】
図６はヒューズセルＦＣのしきい値電圧および読み出し電圧ＶＤＤＲの温度依存性を示す図である。同図（Ａ）は参照電圧Ｖref を、バンドギャップレファレンス回路を利用して発生させた場合、同図（Ｂ）は参照電圧Ｖref を、基準セルＲＥＦＣのしきい値電圧を利用して発生させた場合を示している。
【００５８】
同図（Ａ）に示すように、参照電圧Ｖref を、バンドギャップレファレンス回路を利用して発生させた場合には、低温側で、ヒューズセルＦＣが“ＯＮ”するときのしきい値電圧（初期しきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ１）、反対に高温側で、ヒューズセルＦＣが“ＯＦＦ”するときのしきい値電圧（書き込みしきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ２）がそれぞれ小さくなってしまう。
【００５９】
これに対し、同図（Ｂ）に示すように、参照電圧Ｖref を、基準セルＲＥＦＣのしきい値電圧を利用して発生させた場合には、読み出し電圧ＶＤＤＲが、ヒューズセルＦＣのしきい値電圧の変動に併せて変動する。このため、ヒューズセルＦＣが“ＯＮ”するときのしきい値電圧（初期しきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ１）、ヒューズセルＦＣが“ＯＦＦ”するときのしきい値電圧（書き込みしきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ２）は、温度に係わらず、ほぼ一定に保つことができる。
【００６０】
なお、電源電圧依存性については特に図示しないが、図６と同様の傾向を示すことはもちろんである。
また、参照電圧発生回路５から、バンドギャップレファレンス回路を排除したことによって、下記のような利点も得ることができる。
【００６１】
図１７に示した参照電圧発生回路２０５では、差動増幅器（オペアンプ）OP. ２００を用いて、参照電圧Ｖref のレベルを帰還制御する。このために“発振現象”への対策が必要である。
【００６２】
これに対し、図１に示した参照電圧発生回路５では、帰還制御を行わないので、“発振現象”への対策が不要である。
特に“発振現象”への対策には、集積回路中に発振防止用のコンデンサを必要とし、面積の増加を招きやすいが、このようなコンデンサが不要なため、参照電圧発生回路５は、参照電圧発生回路２０５に比べてより小さい面積で形成できる。
【００６３】
また、差動増幅器OP. ２００は、回路設計が難しいアナログ系回路、即ちオペアンプである。
これに対し、参照電圧発生回路５はデジタル系回路である。デジタル系回路は、アナログ系回路に比べて回路設計が簡単である。膨大な回路が集積される集積回路中から、アナログ系回路を一つでも省けることは、設計者に対する負担の軽減、および開発速度の向上に寄与する。
【００６４】
さらに、参照電圧発生回路２０５は、電源投入後、装置が通常動作を開始する前から動作される。このため、その最小動作電圧Ｖｄｄmin には、次のような条件が設定される。
【００６５】
Ｖｄｄmin ＜ ＶPONRST
Ｖｄｄmin ＜ ＶBGRMIN
電圧ＶPONRSTは電源投入検知レベル、電圧ＶBGRMINは、バンドギャップレファレンス回路の出力が安定する、最小の外部電源Ｖｄｄのレベルである。
【００６６】
この最小動作電圧Ｖｄｄmin の条件は、あらゆる温度やプロセスバラツキを含めて満足する必要がある。
最小動作電圧Ｖｄｄmin が、上記の条件のように制限されると、参照電圧発生回路２０５の後段に接続される電圧変換回路２０２や、ヒューズセル制御回路２０３、ヒューズセル回路２０４の回路設計マージンが小さくなってしまう。回路設計が制約されたり、マージンが小さくなってしまうと、歩留りが悪化するなどの影響がでる。
【００６７】
さらに電圧ＶBGRMINと電圧ＶPONRSTとの間には、次のような関係がある。
ＶBGRMIN ＜ ＶPONRST
電圧ＶBGRMINが電圧ＶPONRST以上になってしまうと、バンドギャップレファレンス回路は、一定レベルの参照電圧Ｖref を保証できなくなる。
【００６８】
これに対し、参照電圧発生回路５は、バンドギャップレファレンス回路を含まないので、最小動作電圧Ｖｄｄmin の条件に、電圧ＶBGRMINによる制約がなくなる。このため、参照電圧発生回路５の後段に接続される電圧変換回路２や、ヒューズセル制御回路３、ヒューズセル回路４の回路設計マージンが大きくなる。
【００６９】
よって、参照電圧発生回路５は、参照電圧発生回路２０５に比べて、後段の回路の設計に自由度が得られる。
また、マージンが大きくなる、および電圧ＶBGRMINを電圧ＶPONRSTよりも小さくしなければならない、という制約がなくなるので、歩留りの向上が期待できる。
【００７０】
上記第１の実施形態では、これらのような利点についても得ることができる。
なお、上記参照電圧発生回路５においては、出力段５１の負荷にＰＭＯＳ Ｐ３を用いたが、この負荷は、数メガオームの高抵抗に変えることもできる。この場合には、入力段５２は不要である。
【００７１】
また、出力段５１の負荷を高い抵抗とすれば、電源投入によって上がり出した外部電源Ｖｄｄの電位が、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを超えれば、基準電圧Ｖref が発生されるようになる。このため、昇圧回路１を信号PONRST’によってリセットしなくても、昇圧回路１を動作させることも可能になる。
【００７２】
［第２の実施形態］
上記第１の実施形態に示した参照電圧発生回路５は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCのレベルを持つ参照電圧Ｖref を発生した。しかし、参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFC以外のレベルとすることもできる。
【００７３】
この第２の実施形態は、参照電圧Ｖref のレベルを変換する例に関する。
図７は、この発明の第２の実施形態に係る半導体集積回路装置の回路図である。なお、図７において、図１と同一の部分については同一の参照符号を付す。
【００７４】
図７に示すように、第２の実施形態では、参照電圧発生回路５の後段に、電流変換回路６が接続されている。電流変換回路６は、参照電圧Ｖref を電流変換し、参照電圧Ｖref ’に変換する。参照電圧Ｖref ’は、電圧変換回路２に供給される。電流変換回路６は、参照電圧Ｖref が入力される入力段６１、参照電圧Ｖref ’を出力する出力段６２を有するカレントミラー回路である。
【００７５】
電流変換回路６は、参照電圧Ｖref を、以下説明するようなレベルの参照電圧Ｖref ’に変換する。
抵抗Ｒ１１に流れる入力段電流Ｉ１１は、
Ｉ１１ ＝ Ｖref ／Ｒ１１
抵抗Ｒ１２に流れる出力段電流Ｉ１２は、
Ｉ１２ ＝ Ｖref ’／Ｒ１２
カレントミラー回路においては、入力段電流Ｉ１１と出力段電流Ｉ１２とが互いに等しいので、
Ｖref ／Ｒ１１ ＝ Ｖref ’／Ｒ１２
となる。
【００７６】
ゆえに参照電圧Ｖref ’は、
Ｖref ’ ＝（Ｒ１２／Ｒ１１）・Ｖref
となる。
【００７７】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCであるので、参照電圧Ｖref ’は、
Ｖref ’ ≒ （Ｒ１２／Ｒ１１）・ＶTHREFC
となる。
【００７８】
このように第２の実施形態によれば、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCのレベルを持つ参照電圧Ｖref を、抵抗Ｒ１１と抵抗Ｒ１２との抵抗比倍したレベルを持つ参照電圧Ｖref ’に変換することができる。参照電圧Ｖref ’は、参照電圧Ｖref を電流変換して得たものである。このため、参照電圧Ｖref ’は、ヒューズセルのしきい値電圧ＶTHFCと同様に、電源電圧の変動や温度の変動に応じて変動する。よって、第１の実施形態と同様の効果を得ることができる。
【００７９】
［第３の実施形態］
上述の実施形態は、参照電圧発生回路５は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCのレベルを持つ参照電圧Ｖref を発生する。しきい値電圧ＶTHREFCは、初期しきい値電圧を想定している。即ち、しきい値電圧ＶTHREFCは、基準セルＲＥＦＣに紫外線を照射し、その浮遊ゲートから電子を放出させた状態でのしきい値電圧である。したがって、参照電圧Ｖref は、ほぼ基準セルＲＥＦＣの初期しきい値電圧ＶTHREFCint.となる。
【００８０】
このような参照電圧Ｖref を、初期しきい値電圧ＶTHREFCint.以外のレベルに変更するには、上記第２の実施形態により説明したように、参照電圧Ｖref を電流変換回路６により電流変換すれば良い。
【００８１】
しかし、参照電圧Ｖref を、初期しきい値電圧ＶTHREFCint.以外のレベルに変更するには、基準セルＲＥＦＣの浮遊ゲートに電子を注入、即ち基準セルＲＥＦＣにデータを書き込むようにしても良い。
【００８２】
このような第３の実施形態によれば、電流変換回路６がなくても、参照電圧Ｖref を、初期しきい値電圧ＶTHREFCint.以外のレベルに変更することができる。
しかも、浮遊ゲートに注入される電子の量を制御することにより、そのしきい値電圧ＶTHREFCを、アナログ的に変化させることができる。よって、参照電圧Ｖref のレベルの設定に、より広い自由度を得ることができる。
【００８３】
このように基準セルＲＥＦＣにデータを書き込み、参照電圧Ｖref のレベルを設定する構成は、特に図示しないが、参照電圧発生回路５にデータ書き込み回路を接続すれば良い。
【００８４】
また、参照電圧発生回路５にデータ消去回路を接続することも可能である。この場合には、基準セルＲＥＦＣからデータを消去できるので、参照電圧Ｖref の設定をやり直すことができる。
【００８５】
参照電圧Ｖref の設定をやり直せる構成によれば、参照電圧Ｖref の最適なレベルをチップ状態で試験してモニタできる、という利点を得ることができる。
なお、この第３の実施形態は、第２の実施形態と併用されても良い。
【００８６】
［第４の実施形態］
上記第１の実施形態では、信号ＦＳBIASを、ヒューズセル制御回路３により発生させた。信号ＦＳBIASをゲートに受けるＮＭＯＳ ＮＩ１の役目は、ヒューズセルＦＣに生ずる“ソフトライト現象”を抑制することである。即ちＮＭＯＳ ＮＩ１は、ＮＭＯＳ ＮＩ４と同様の役目を持つ。したがって、ＮＭＯＳ ＮＩ１のゲートには、信号ＦＳBIASに代え、バイアス電圧ＶBIASを供給するようにしても良い。
【００８７】
図８は、この発明の第４の実施形態に係る半導体集積回路装置の回路図である。なお、図８において、図１と同一の部分については同一の参照を付す。
図８に示すように、第４の実施形態では、ＶBIAS発生回路５３が発生する電圧ＶBIASを、ＮＭＯＳ ＮＩ４のゲートに供給すると同時に、ＮＭＯＳ ＮＩ１のゲートにも供給する。
【００８８】
このような第４の実施形態によれば、ＮＭＯＳ ＮＩ４、ＮＩ１のゲートにそれぞれ、バイアス電圧ＶBIASを供給するので、ＮＭＯＳ ＮＩ４、ＮＩ１それぞれのゲートの電圧を互いに等しくできる。これにより、基準セルＲＥＦＣのドレインの電圧と、ヒューズセルＦＣのドレインの電圧とを、高い精度で等しくすることができる。このため、基準セルＲＥＦＣに印加される電圧の条件を、ヒューズセルＦＣに印加される電圧の条件に極めて近くすることができる。よって、電源電圧の変動や温度の変動に応じた参照電圧Ｖref のレベルの変動を、ヒューズセルのしきい値電圧ＶTHFCの変動に、より近いものにできる。
【００８９】
また、第４の実施形態によれば、ヒューズセル制御回路３から、信号ＦＳBIASを発生させるための回路系を削減でき、回路の規模を縮小できる利点も同時に得ることができる。
【００９０】
［第５の実施形態］
第１の実施形態においても述べたが、膨大な回路が集積される集積回路中から、アナログ系回路を一つでも省くことは、設計者に対する負担の軽減、および開発速度の向上に寄与する。
【００９１】
上記第１の実施形態により説明した電圧変換回路２は、ＶＤＤＲレギュレータ２２を有する。ＶＤＤＲレギュレータ２２は、差動増幅器OP. ２を用いて、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲにレギュレートする。差動増幅器OP. ２は、アナログ系回路である。
【００９２】
この第５の実施形態は、差動増幅器OP. ２を用いないＶＤＤＲレギュレータ１２を提供するものである。
図９は、この発明の第５の実施形態に係るレギュレータの一回路例を示す回路図である。
【００９３】
図９に示すように、第５の実施形態に係るレギュレータ２２’は、電流変換回路７１、およびドレインに昇圧電圧ＶＤＤＰが供給され、ソースから読み出し電圧ＶＤＤＲを出力する、しきい電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ７を有している。ＮＭＯＳ ＮＩ７は、ソースフォロワ型の降圧回路を構成する。
【００９４】
ＮＭＯＳ ＮＩ７のしきい値電圧を“ＶTHI ”とすると、ＮＭＯＳ ＮＩ７のソースの電圧、即ち読み出し電圧ＶＤＤＲは、
ＶＤＤＲ ＝ ＶＲ − ＶTHI
となる。ＮＭＯＳ ＮＩ７のしきい値電圧ＶTHI はほぼ０Ｖであるので、読み出し電圧ＶＤＤＲは、
ＶＤＤＲ ≒ ＶＲ
となる。
【００９５】
このように、ＮＭＯＳ ＮＩ７は、昇圧電圧ＶＤＤＰをほぼ、そのゲートの電圧、即ちレギュレート電圧ＶＲにレギュレートする。
電流変換回路７１は、参照電圧Ｖref を電流変換し、レギュレート電圧ＶＲに変換する。レギュレート電圧ＶＲは、ＮＭＯＳ ＮＩ７のゲートに供給される。電流変換回路７１は、参照電圧Ｖref が入力される入力段７２、レギュレート電圧ＶＲを出力する出力段７３を有するカレントミラー回路である。
【００９６】
電流変換回路７１は、参照電圧Ｖref を、以下説明するようなレベルのレギュレート電圧ＶＲに変換する。
抵抗Ｒ２１に流れる入力段電流Ｉ２１は、
Ｉ２１ ＝ Ｖref ／Ｒ２１
抵抗Ｒ２２に流れる出力段電流Ｉ２２は、
Ｉ２２ ＝ ＶＲ／Ｒ２２
カレントミラー回路においては、入力段電流Ｉ２１と出力段電流Ｉ２２とが互いに等しいので、
Ｖref ／Ｒ２１ ＝ ＶＲ／Ｒ２２
となる。
【００９７】
ゆえにレギュレート電圧ＶＲは、
ＶＲ ＝（Ｒ２２／Ｒ２１）・Ｖref
となる。
【００９８】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCである、とすると、レギュレート電圧ＶＲは、
ＶＲ ≒ （Ｒ２２／Ｒ２１）・ＶTHREFC
となる。
【００９９】
このように第５の実施形態によれば、参照電圧Ｖref を、抵抗Ｒ２１と抵抗Ｒ２２との抵抗比倍したレベルを持つレギュレート電圧ＶＲに変換する。レギュレート電圧ＶＲは、参照電圧Ｖref を電流変換して得たものである。このため、レギュレート電圧ＶＲは、ヒューズセルのしきい値電圧ＶTHFCと同様に、電源電圧の変動や温度の変動に応じて変動する。
【０１００】
このように変動するレギュレート電圧ＶＲを、ソースフォロワ型の降圧回路、即ちＮＭＯＳ ＮＩ７のゲートに供給し、このＮＭＯＳ ＮＩ７によって昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲにレギュレートする。ソースフォロワ型の降圧回路においては、そのソースの電圧が、ゲートの電圧に応じて変動するので、読み出し電圧ＶＤＤＲは、レギュレート電圧ＶＲの変動に応じて変動するようになる。
【０１０１】
よって、読み出し電圧ＶＤＤＲを、電源電圧の変動や温度の変動に応じたヒューズセルのしきい値電圧ＶTHFCの変動に併せて、変動させることができる。
しかも、第５の実施形態では、このようなレギュレータ２２’を、アナログ系回路、即ち差動増幅器や、帰還制御を用いないで構成できる。
【０１０２】
よって、レギュレータ２２’は、レギュレータ２２よりも、より小面積で形成できる。また、膨大な回路が集積される集積回路中から、アナログ系回路を一つ削減でき、設計者に対する負担の軽減、および開発速度を向上できる。
【０１０３】
図１０は、この発明の第５の実施形態に係るレギュレータの他の回路例を示す回路図である。図１０において、図９と同一の部分については同一の参照符号を付す。
【０１０４】
他の回路例は、参照電圧Ｖref を、電流変換回路７１の抵抗Ｒ２１と抵抗Ｒ２２との抵抗比倍だけでは、所望のレギュレート電圧ＶＲに変換することが困難となった場合に使用できるものである。
【０１０５】
図１０に示すように、他の回路例は、電流変換回路７１に、入力段７４をさらに加えたものである。入力段７４には、バイアス電圧ＶBIASが入力される。
他の回路例では、参照電圧Ｖref を、以下説明するようなレベルのレギュレート電圧ＶＲに変換する。
【０１０６】
抵抗Ｒ２１に流れる第１の入力段電流Ｉ２１は、
Ｉ２１ ＝ Ｖref ／Ｒ２１
抵抗Ｒ２３に流れる第２の入力段電流Ｉ２３は、
Ｉ２３ ＝ ＶBIAS／Ｒ２３
抵抗Ｒ２２に流れる出力段電流Ｉ２２は、
Ｉ２２ ＝ ＶＲ／Ｒ２２
複数のカレントミラー入力段を有するカレントミラー回路においては、入力段電流の和と出力段電流とが互いに等しくなるので、
Ｖref ／Ｒ２１ ＋ ＶBIAS／Ｒ２３ ＝ ＶＲ／Ｒ２２
となる。
【０１０７】
ゆえにレギュレート電圧ＶＲは、
ＶＲ＝（Ｒ２２／Ｒ２１）・Ｖref ＋（Ｒ２２／Ｒ２３）・ＶBIAS
となる。
【０１０８】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCである、とすると、レギュレート電圧ＶＲは、
ＶＲ≒（Ｒ２２／Ｒ２１）・ＶTHREFC＋（Ｒ２２／Ｒ２３）・ＶBIAS
となる。
【０１０９】
このように、他の回路例によれば、一回路例に比べて、レギュレート電圧ＶＲに、電圧（Ｒ２２／Ｒ２３）・ＶBIASが加算されるので、例えば集積回路中の抵抗の種類が限られている場合に、レギュレート電圧ＶＲの設定に自由度を持たせることができる。
【０１１０】
また、特に図示しないが、カレントミラー入力段７４に入力される電圧は、バイアス電圧ＶBIAS以外の電圧に変更することも可能である。他の電圧の例としては、バンドギャップレファレンス回路から発生された電圧がある。
【０１１１】
なお、この発明は、バンドギャップレファレンス回路を否定するものではなく、読み出し電圧ＶＤＤＲの変換に使用する参照電圧Ｖref を、バンドギャップレファレンス回路を利用して発生させると、読み出し電圧ＶＤＤＲのレベルが電源電圧の変動や、温度変動に係わらずに一定となってしまう事情を解消するものである。
【０１１２】
半導体集積回路中には、電源電圧の変動や、温度の変動に係わらずに、ほぼ一定レベルの電圧を発生できるバンドギャップレファレンス回路を必要とする回路も多い。即ち、この発明が適用される半導体集積回路装置においても、バンドギャップレファレンス回路は、搭載されていることが多いのである。
【０１１３】
また、特に図示しないが、第２の実施形態で説明した参照電圧Ｖref ’を、電流変換回路７１の入力段７２に入力するように変形することでも、レギュレート電圧ＶＲの設定値を、電圧（Ｒ２２／Ｒ２１）・ＶTHREFC以外のレベルにできる。
【０１１４】
もちろん、この変形は、上記他の回路例と併用することも可能である。
［第６の実施形態］
上記第１の実施形態に係る半導体集積回路装置では、ＶＤＤＰディテクタ２１、ＶＤＤＲレギュレータ２２、ＶＤＤＲディテクタ２３を有する。これらの回路は全て、差動増幅器（オペアンプ）を含んでいる。
【０１１５】
この第６の実施形態は、差動増幅器を用いないで、読み出し電圧ＶＤＤＲを出力できる回路を提供するものである。
図１１は、この発明の第６の実施形態に係る電圧変換回路の一回路例を示す回路図である。図１２は、その主要な信号または電圧波形を示す波形図である。
【０１１６】
なお、上記実施形態では、信号PONRST’が“Ｌ”レベルとなると、昇圧回路１が昇圧電圧ＶＤＤＰを出力し出す例を示したが、この第５の実施形態では、信号PONRST’が無くても、動作し出す例を示す。以下、その構成を、その動作とともに説明する。
【０１１７】
図１２に示すように、外部電源Ｖｄｄの電位が０Ｖから上昇し、最小動作電圧Ｖｄｄｍｉｎに達すると、図１１に示す電圧変換回路２’のインバータINV.７の出力が、外部電源Ｖｄｄの電位上昇に併せて上昇し出す。これとともに、昇圧回路１’は、外部電源Ｖｄｄの昇圧動作を開始し、昇圧電圧ＶＤＤＰを出力する。昇圧回路１’の一回路例を図１３に示す。昇圧電圧ＶＤＤＰは、参照電圧発生回路５’に供給される。この第５の実施形態では、昇圧電圧ＶＤＤＰが、読み出し電圧ＶＤＤＲとなる。
【０１１８】
図１１に示すように、参照電圧発生回路５’の参照電圧出力段５１’は、参照電圧Ｖref を発生させるための負荷を、ＰＭＯＳ Ｐ３ではなく、抵抗Ｒ３１としている。抵抗Ｒ３１は、数メガオームの高い抵抗値を持つ。このような参照電圧発生回路５’は、図１に示したような入力段５２を必要とせずに、参照電圧Ｖref を発生することができる。
【０１１９】
昇圧電圧ＶＤＤＰのレベルが、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを超えると、基準セルＲＥＦＣは“ＯＮ”する。基準セルＲＥＦＣが“ＯＮ”すると、参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCで安定するようになる。昇圧電圧ＶＤＤＰと参照電圧Ｖref との関係を図１４（Ａ）に示す。参照電圧Ｖref は、電圧変換回路２''のＶＤＤＲレギュレータ２２''に供給される。
【０１２０】
ＶＤＤＲレギュレータ２２''は、昇圧電圧ＶＤＤＰを、所定レベルの読み出し電圧ＶＤＤＲにレギュレートする機能と同時に、読み出し電圧ＶＤＤＲが所定レベルに達したことを検知するディテクタとしての機能を併せ持つ。
【０１２１】
ＶＤＤＲレギュレータ２２''は、ソースに昇圧電圧ＶＤＤＰの供給を受けるＰＭＯＳ Ｐ６、およびＰＭＯＳ Ｐ６のドレインと回路内接地電位Ｖｓｓとの間に直列に接続された抵抗Ｒ３２とを含む。抵抗Ｒ３２は、数メガオームの高い抵抗値を持つ。ＰＭＯＳ Ｐ６のドレインと抵抗Ｒ３２とのノード８１からは、昇圧電圧ＶＤＤＰが、所定の読み出し電圧ＶＤＤＲのレベルに達したか否かを検知する検知電圧ＶＯが得られる。
【０１２２】
検知電圧ＶＯは、昇圧電圧ＶＤＤＰのレベルが、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを超え、さらにＰＭＯＳ Ｐ６のしきい値電圧ＶTHP の絶対値を超えると、昇圧電圧ＶＤＤＰの上昇に併せて上昇する。即ち、検知電圧ＶＯのレベルは、ＰＭＯＳ Ｐ６が“ＯＦＦ”している間、“Ｌ”レベルであり、“ＯＮ”すると“Ｈ”レベルとなる。昇圧電圧ＶＤＤＰと検知電圧ＶＯとの関係を図１４（Ｂ）に示す。検知電圧ＶＯは、インバータINV. ８、およびレベルシフタLS. ２に供給される。
【０１２３】
検知電圧ＶＯのレベルが、インバータINV.８、およびレベルシフタLS. ２のしきい値電圧よりも低い間（ＰＭＯＳ Ｐ６が“ＯＦＦ”）は、レベルシフタLS. ２のＮＭＯＳ ＮＥ８が“ＯＦＦ”、ＮＭＯＳ ＮＥ９が“ＯＮ”する。これにより、電圧変換回路２''は、“Ｌ”レベルの信号ＳVDDR、“Ｈ”レベルの信号CPENを出力する。信号CPENが“Ｈ”レベルの間、昇圧回路１’は、外部電源Ｖｄｄの昇圧動作を行う。
【０１２４】
ＰＭＯＳ Ｐ６が“ＯＮ”し、検知電圧ＶＯのレベルが、インバータINV.８、およびレベルシフタLS. ２のしきい値電圧を超えると、レベルシフタLS. ２のＮＭＯＳ ＮＥ８が“ＯＮ”、ＮＭＯＳ ＮＥ９が“ＯＦＦ”する。これにより、電圧変換回路２''は、“Ｈ”レベルの信号ＳVDDR、“Ｌ”レベルの信号CPENを出力する。信号CPENが“Ｌ”レベルの間、昇圧回路１’は、外部電源Ｖｄｄの昇圧動作を停止する。これとともに、信号ＳVDDRが“Ｈ”レベルとなることにより、昇圧電圧ＶＤＤＰが所定の読み出し電圧ＶＤＤＲに達したことが検知される。
【０１２５】
次に、読み出し電圧ＶＤＤＲのレベルについて説明する。
ＶＤＤＲレギュレータ２２''のＰＭＯＳ Ｐ６のしきい値電圧を“ＶTHP ”とすると、ＰＭＯＳ Ｐ６は、昇圧電圧ＶＤＤＰが下記のレベルに達したとき、“ＯＮ”する。
【０１２６】
ＶＤＤＰ ＝ Ｖref ＋ ｜ＶTHP ｜
即ち、昇圧電圧ＶＤＤＰは、ＰＭＯＳ Ｐ６が“ＯＮ”することにより、電圧“Ｖref ＋｜ＶTHP ｜”にレギュレートされる。この電圧“Ｖref ＋｜ＶTHP ｜”が、読み出し電圧ＶＤＤＲとなる。
【０１２７】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCである、とすると、昇圧電圧ＶＤＤＰは、
ＶＤＤＰ ≒ ＶTHREFC ＋ ｜ＶTHP ｜
となる。
【０１２８】
このように第６の実施形態では、昇圧電圧ＶＤＤＰを、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCに、ＰＭＯＳ Ｐ６のしきい値電圧ＶTHP の絶対値を加算したレベルにレギュレートできる。このレギュレートされた電圧が、読み出し電圧ＶＤＤＲとなる。電圧“ＶTHREFC ＋ ｜ＶTHP ｜”は、ほぼ３．７Ｖである。
【０１２９】
このような読み出し電圧ＶＤＤＲであっても、電源電圧の変動や温度の変動によって、基準セルＲＥＦＣのしきい値電圧ＶTHREFCが変動するので、ヒューズセルＦＣのしきい値電圧の変動に併せて変動するようになる。これにより、上記実施形態と同様の効果を得ることができる。
【０１３０】
しかも、第６の実施形態によれば、差動増幅器OP. ２および帰還制御を用いずに、昇圧電圧ＶＤＤＲを読み出し電圧ＶＤＤＲにレギュレートできるので、回路設計が行い易く、かつ“発振現象”への対策が不要である。歩留りの向上も期待できる。さらに第６の実施形態によれば、差動増幅器OP. ３を含むＶＤＤＲディテクタ２３も不要であるので、回路数の削減を達成できると同時に、上記の効果をより顕著に得ることができる。
【０１３１】
また、第６の実施形態により説明された参照電圧発生回路５’では、その出力段５１’の電源として、昇圧電圧ＶＤＤＰを用いている。この構成によれば、次のような利点がある。
【０１３２】
外部電源Ｖｄｄが３Ｖ以下となると、ヒューズセルＦＣと同じ不揮発性メモリセルで構成された基準セルＲＥＦＣにおいても、その初期しきい値電圧のほうが外部電源Ｖｄｄよりも高くなることがある。基準セルＲＥＦＣのゲートの電圧は、参照電圧Ｖref を得るノード５４から得る。このため、基準セルＲＥＦＣのしきい値電圧が、外部電源Ｖｄｄよりも高くなると、基準セルＲＥＦＣは“ＯＦＦ”してしまう。即ち、参照電圧Ｖref を発生できなくなる。
【０１３３】
そこで、第６の実施形態のように、出力段５１’の電源を、外部電源Ｖｄｄを昇圧した昇圧電圧ＶＤＤＰとすることで、外部電源Ｖｄｄが、基準セルＲＥＦＣのしきい値電圧よりも低い場合においても、基準セルＲＥＦＣを“ＯＮ”させることができる。
【０１３４】
第６の実施形態によれば、このような利点をさらに得ることができる。
なお、第６の実施形態において、読み出し電圧ＶＤＤＲは“Ｖref ＋｜ＶTHP ｜”となる。このような読み出し電圧ＶＤＤＲのレベルを変更するには、
（Ａ）参照電圧Ｖref のレベルを変更する、
（Ｂ）ＰＭＯＳ Ｐ６のしきい値電圧ＶTHP を変更する、
これらの少なくともいずれかで可能である。
【０１３５】
上記（Ａ）については、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを変更すれば良い。上記第３の実施形態でも述べた通り、基準セルＲＥＦＣは、不揮発性メモリセルであるので、電子を浮遊ゲートに注入（即ちデータを書き込む）すれば、そのしきい値電圧ＶTHREFCを変更できる。
【０１３６】
また、抵抗Ｒ３１、Ｒ３２の抵抗値を変更することでも、参照電圧Ｖref を変更できる。
抵抗Ｒ３１、Ｒ３２の抵抗値は、参照電圧出力段５１’の電源電圧（第６の実施形態では昇圧電圧ＶＤＤＰ）と基準セルＲＥＦＣのドレイン電流との関係に作用する。基準セルＲＥＦＣのしきい値電圧ＶTHREFCは、そのドレイン電流が規定値（通常、１μＡ）に達したときのゲートの電圧、と定義される。即ち、基準セルＲＥＦＣのドレイン電流が規定値に達したときの、参照電圧出力段５１’の電源電圧のレベルを変更すれば、ドレイン電流が規定値に達したときのゲートの電圧を変更できる。これは、基準セルＲＥＦＣのしきい値電圧ＶTHREFCが変更されたことと等価になる。
【０１３７】
上記（Ｂ）については、ＰＭＯＳ Ｐ６のゲート酸化膜の厚さを変更する、チャネルイオン注入の有無、およびゲート長を変更する、の少なくともいずれかで可能である。
【０１３８】
また、これらのような方法によりしきい値電圧ＶTHP を変更したＰＭＯＳを、数種類、チップ中に設けておいても良い。このように構成すれば、配線用マスクを変更し、任意のしきい値電圧のＰＭＯＳを選べば、ＰＭＯＳ Ｐ６のしきい値電圧ＶTHP を変更できる。即ち、製造プロセスを変更せず、配線用マスクを交換するだけでＰＭＯＳ Ｐ６のしきい値電圧ＶTHP を変更できる。
【０１３９】
また、この方法は、抵抗Ｒ３１、Ｒ３２においても使用できる。即ち、抵抗値の異なる抵抗を、数種類、チップ中に設けておく。そして、配線用マスクを変更して、任意の抵抗値の抵抗を選べば、抵抗Ｒ３１、Ｒ３２の抵抗値を変更できる。
【０１４０】
このようなしきい値電圧の異なるＰＭＯＳ、および抵抗値の異なる抵抗を、数種類チップに設けておく方法は、製造プロセスを変更せず、配線用マスクを交換するだけで、読み出し電圧ＶＤＤＲのレベルを変更できる。このため、製品の受注から完成までのターン・アラウンド・タイムを短くできる。
【０１４１】
また、基準セルＲＥＦＣにデータを書き込んで、そのしきい値電圧ＶTHREFCを変更する構成においても、参照電圧発生回路５’に、書き込み回路、および消去回路を設ければ良いので、製造プロセスを変更せずに、読み出し電圧ＶＤＤＲのレベルを変更できる。このため、上記同様、製品の受注から完成までのターン・アラウンド・タイムを短くできる。
【０１４２】
［第７の実施形態］
上述した実施形態は、昇圧回路１または１’を、データの読み出し／ラッチシーケンス終了後においても動作させることが想定されている。
【０１４３】
しかし、昇圧回路１または１’は、データの読み出し／ラッチシーケンス終了後に、非活性としても良い。
なお、昇圧回路１または１’を、データの読み出し／ラッチシーケンス終了後に非活性とするには、特に図示しないが、信号ＦEND を使用して、昇圧回路１または１’のリングオシレータ１１を、非活性にすれば良い。
【０１４４】
このような第７の実施形態によれば、データの読み出し／ラッチシーケンス終了後に、昇圧回路１または１’を非活性とするので、消費電力を低減できる、という利点を得ることができる。
【０１４５】
［第８の実施形態］
この第８の実施形態は、この発明が適用される半導体集積回路装置の一例に関する。
【０１４６】
図１５は、この発明を適用できるフラッシュＥＥＰＲＯＭの一構成例を示すブロック図、図１６はヒューズセル回路の一回路例を示す回路図である。
図１５に示すように、フラッシュＥＥＰＲＯＭチップ１００内には、メモリセルＭＣが行列状に集積されたメモリセルアレイ１０１が形成されている。
【０１４７】
メモリセルアレイ１０１に集積されたメモリセルＭＣはそれぞれ、浮遊ゲート、制御ゲート、ソースおよびドレインを有し、浮遊ゲートに電子を注入することで、そのしきい値電圧を変化させる不揮発性型である。この不揮発性型のメモリセルＭＣは、ヒューズセルＦＣ、および基準セルＲＥＦＣと同じものである。メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、そのドレインはビット線ＢＬに接続され、そのソースはソース線ＳＬに接続されている。
【０１４８】
アドレスバッファ１０２は、外部からのアドレス信号を受け、内部アドレス信号を発生する。アドレスバッファ１０２で発生された内部アドレス信号は、ローデコーダ（Ｒ／Ｄ）１０３、カラムデコーダ（Ｃ／Ｄ）１０４に供給される。
【０１４９】
ローデコーダ１０３は、内部アドレス信号にしたがって、ワード線ＷＬ（ロー）を選択する。
カラムデコーダ１０４は、内部アドレス信号にしたがって、ビット線ＢＬ（カラム）を選択する。
【０１５０】
カラムセレクタ１０５は、カラムデコーダ１０４の出力を受け、選択されたビット線ＢＬを、センスアンプ１０６、または書き込み回路１０７に電気的に接続する。
【０１５１】
センスアンプ１０６は、データ読み出し時に、選択されたメモリセルＭＣから、ビット線ＢＬを介して読み出されたデータを増幅する。
書き込み回路１０７は、データ書き込み時に、選択されたメモリセルＭＣに、ビット線ＢＬを介してデータを書き込む。
【０１５２】
Ｉ／Ｏバッファ１０８は、データ読み出し時に、センスアンプ１０６から出力された読み出しデータを、外部に出力する。また、データ書き込み時に、外部から入力された書き込みデータを、書き込み回路１０７に入力する。
【０１５３】
このようなフラッシュＥＥＰＲＯＭにおいて、ヒューズセル回路４は、メモリセルアレイ１０１内の不良カラム／ローを、予備のカラム／ローに置換する、いわゆるリダンダンシデータを記憶する回路に使用される。
【０１５４】
ヒューズセル回路４は、不良カラム／ローに対応した不良アドレスデータを記憶している。ヒューズセル回路４は、記憶した不良アドレスデータ（FUSE）を、不良アドレス判定回路１０９に対して出力する。ヒューズセル回路４の具体的な回路例を図１６に示す。上記実施形態では、ヒューズセルＦＣを１つのみ示した。しかし、実際には多くのデータを記憶するために、図１６に示すように、ヒューズセルＦＣは、複数設けられる。そして、これら複数のヒューズセルＦＣから一度にデータを読み出し、それぞれラッチ回路ＬＡＴにラッチするようになっている。ラッチ回路ＬＡＴは、装置が通常の動作をしている間、複数のデータFUSE（同図には、８ビットのデータFUSE１〜FUSE８を示す。）を出力し続ける。この第８の実施形態では、複数のラッチ回路ＬＡＴは、８ビットのデータFUSE１〜FUSE８を、不良アドレスデータとして出力する。
【０１５５】
不良アドレスデータは、不良アドレス判定回路１０９に供給される。不良アドレス判定回路１０９は、アドレスバッファ１０２からの内部アドレスと、不良アドレスデータと比較する。内部アドレスと、不良アドレスデータとが一致したら、不良アドレス判定回路１０９は、正規のローデコーダ（Ｒ／Ｄ）、もしくは正規のカラムデコーダ（Ｃ／Ｄ）に代えて、予備のローデコーダ（スペアＲ／Ｄ）、もしくは予備のカラムデコーダ（スペアＣ／Ｄ）を選択する。これにより、欠陥のあった正規のワード線、もしくは正規のビット線に代わって、予備のワード線、もしくは予備のビット線が選択されるようになり、欠陥のあったメモリセルアレイ１０１を持つチップを救済できる。
【０１５６】
この発明は、図１５に示すようなフラッシュＥＥＰＲＯＭに使用することができる。
なお、この発明は、図１５に示すフラッシュＥＥＰＲＯＭばかりでなく、リダンダンシ技術が用いられる、他の半導体メモリにも使用できることはもちろんである。
【０１５７】
また、ヒューズセル回路４には、リダンダンシデータばかりでなく、チップの仕様を切り換えるようなデータを記憶させることができる。チップの仕様を切り換えるデータの例を下記する。
【０１５８】
（Ａ） Ｉ／Ｏビット数を切り換えるデータ、
（Ｂ） 書き込み／消去禁止のブロックを指定するデータ、
（Ｃ） 外部パッドの位置をパッケージに対応させて切り換えるデータ、
（Ｄ） データ消去のブロックサイズを決めるトップ・ブート／ボトム・ブートを切り換えるデータ、
これらのようなデータを記憶させることができる。
【０１５９】
また、チップのテストに使用されていたビルトインテスト回路を、テスト終了後に使用禁止にするデータを記憶させることもできる。
このように、この発明に係る半導体集積回路装置が具備するヒューズセル回路４は、リダンダンシデータばかりでなく、上記のようなデータを記憶させることができる。
したがって、この発明は、半導体メモリに限らず、他の半導体集積回路装置、例えばマイクロプロセッサにも使用することができる。
【０１６０】
【発明の効果】
以上説明したように、この発明によれば、読み出し電圧とヒューズセルの記憶データに対応したしきい値電圧との差を、電源の電圧変動や温度変動に係わらずに大きく保てる半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体集積回路装置の回路図。
【図２】図２はこの発明の第１の実施形態に係る半導体集積回路装置の動作を示す波形
図。
【図３】図３は昇圧回路の一回路例を示す回路図。
【図４】図４はヒューズセル制御回路の一回路例を示す回路図。
【図５】図５はヒューズセル制御回路の一回路例を示す回路図。
【図６】図６（Ａ）は従来における読み出し電圧およびヒューズセルのしきい値電圧の
温度依存性を示す図、図６（Ｂ）はこの発明における読み出し電圧およびヒュー
ズセルのしきい値電圧の温度依存性を示す図。
【図７】図７はこの発明の第２の実施形態に係る半導体集積回路装置の回路図。
【図８】図８はこの発明の第４の実施形態に係る半導体集積回路装置の回路図。
【図９】図９はこの発明の第５の実施形態に係る半導体集積回路装置の回路図。
【図１０】図１０はこの発明の第５の実施形態に係る半導体集積回路装置の他の回路図。
【図１１】図１１はこの発明の第６の実施形態に係る半導体集積回路装置の回路図。
【図１２】図１２はこの発明の第６の実施形態に係る半導体集積回路装置の動作を示す波形図。
【図１３】図１３は昇圧回路の一回路例を示す回路図。
【図１４】図１４（Ａ）は参照電圧Ｖref と昇圧電圧ＶＤＤＰとの関係を示す図、図１４（Ｂ）は電圧ＶＯと昇圧電圧ＶＤＤＰとの関係を示す図。
【図１５】図１５はこの発明を適用できるフラッシュＥＥＰＲＯＭのブロック図。
【図１６】図１６はヒューズセル回路の一回路例を示す回路図。
【図１７】図１７は従来回路の回路図。
【図１８】図１８は従来回路の動作を示す波形図。
【符号の説明】
１、１’…昇圧回路、
２、２’、２''…電圧変換回路、
３…ヒューズセル制御回路、
４…ヒューズセル回路、
５、５’…参照電圧発生回路、
６…電流変換回路（カレントミラー回路）、
１１…リングオシレータ、
１２…チャージポンプ回路、
２１…ＶＤＤＰディテクタ、
２２、２２’、２２''…ＶＤＤＲレギュレータ、
２３…ＶＤＤＲディテクタ、
３１…フリップフロップ、
３２…パルス信号発生回路、
３３…遅延回路、
３４…パルス信号発生回路、
４１…読み出しデータが得られるノード、
５１、５１’…参照電圧出力段、
５２…ＶBIAS発生回路、
５３…入力段、
５４…参照電圧が得られるノード、
５５…バイアス電圧が得られるノード、
５６…定電流源、
５７…入力電圧が得られるノード、
６１…入力段、
６２…出力段、
７１…電流変換回路（カレントミラー回路）、
７２…入力段、
７３…出力段、
７４…入力段、
８１…検知電圧が得られるノード、
Ｐ１〜Ｐ６…ＰＭＯＳ、
ＮＩ１〜ＮＩ５…しきい値電圧がほぼ０ＶとされたＮＭＯＳ、
ＮＥ１〜ＮＥ９…ＮＭＯＳ、
ＭＣ…メモリセル、
ＦＣ…ヒューズセル、
ＲＥＦＣ…基準セル、
ＬＡＴ…ラッチ回路、
ＴＧ…接続回路、
INV.１〜INV.７…インバータ、
LS. １、LS. ２…レベルシフタ、
OP. １〜OP. ３…差動増幅器。
【発明の属する技術分野】
この発明は、複数の品種に対応したモード設定用データや、リダンダンシ技術に使用されるリダンダンシデータ等を記憶させるヒューズセルを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
複数の品種に対応したモード設定用データ、例えばＩ／Ｏのビット数を変えるようなデータを不揮発性メモリセルに記憶させ、これによりＩ／Ｏのビット数が変えられるような半導体集積回路装置は、特開平２−１１６０８４号公報、特開平２−２４３６７７号公報等に記載されている。
【０００３】
最近では、モード設定用データばかりでなく、不良のカラム／ローを予備のカラム／ローに置換する、いわゆるリダンダンシ技術に使用されるリダンダンシデータについても、ヒューズに代わって不揮発性メモリセルに記憶させることが実用化されつつある。この明細書においては、モード設定用データやリダンダンシデータを記憶させる不揮発性メモリセルを“ヒューズセル”と呼ぶ。
【０００４】
ヒューズセルに記憶されているデータは、製品の品種を決定するデータ、および不良カラム／ローをスペアのカラム／ローに切り換えるデータである。これらのデータは、装置が通常動作を開始する前に読み出し／ラッチされていなければならない。このため、ヒューズセルを備える半導体集積回路装置においては、通常動作を開始する前に、ヒューズセルからのデータ読み出し／ラッチを実行する回路が設けられる。このデータ読み出し／ラッチを実行する回路系の構成を図１７に、その主要な信号または電圧波形を図１８に示す。以下、その構成を動作とともに説明する。
【０００５】
図１８に示す信号PONRSTは、パワーオンリセット信号である。信号PONRSTは、外部電源Ｖｄｄの電位が０Ｖから上昇し、電源投入検知レベルＶPONRST（〜２Ｖ）に達すると“Ｌ”レベルとなる。これにより電源が投入されたことが検知される。
【０００６】
信号PONRST’は、パワーオンリセット信号の一つである。信号PONRSTと異なるところは、信号PONRSTが、外部電源Ｖｄｄが検知レベルＶPONRSTに達した時に“Ｌ”レベルになるのに対し、信号PONRST’は、外部電源Ｖｄｄが安定レベル（〜３Ｖ）に達した後に“Ｌ”レベルになることである。即ち、信号PONRST’は、外部電源Ｖｄｄが安定レベルに達したことを示す信号である。
【０００７】
図１７に示す昇圧回路２０１は、信号PONRST’が“Ｌ”レベルとなると活性化し、外部電源Ｖｄｄを所定レベル（〜６．５Ｖ）の昇圧電圧ＶＤＤＰに昇圧する。昇圧電圧ＶＤＤＰは、電圧変換回路２０２に供給される。昇圧電圧ＶＤＤＰは、電圧変換回路２０２において読み出し電圧ＶＤＤＲに変換される。
【０００８】
電圧変換回路２０２は、昇圧電圧ＶＤＤＰを所定レベル（〜４．８Ｖ）の読み出し電圧ＶＤＤＲにレギュレートする図示せぬＶＤＤＲレギュレータ、および読み出し電圧ＶＤＤＲが所定レベルであるか否かを検知する図示せぬＶＤＤＲディテクタを含んでいる。
【０００９】
図示せぬＶＤＤＲレギュレータは、参照電圧Ｖref を使用して、昇圧電圧ＶＤＤＰを所定レベルの読み出し電圧ＶＤＤＲにレギュレートする。
図示せぬＶＤＤＲディテクタは、参照電圧Ｖref を使用して、読み出し電圧ＶＤＤＲが所定レベルに達したか否かを検知する信号ＳVDDRを出力する。信号ＳVDDRは、読み出し電圧ＶＤＤＲが所定レベルに達すると“Ｈ”レベルとなる。この信号ＳVDDRは、ヒューズセル制御回路２０３に供給される。
【００１０】
ヒューズセル制御回路２０３は、信号PONRST’が“Ｌ”レベルとなると活性化し、信号ＳVDDRが“Ｈ”レベルとなると、ヒューズセルからのデータ読み出し／ラッチシーケンスを実行する。
【００１１】
ヒューズセル回路２０４は、ヒューズセルＦＣ、ヒューズセルＦＣからデータを読み出すときの負荷となるＰＭＯＳ Ｐ２０２、ヒューズセルＦＣとＰＭＯＳＰ２０２との間に接続され、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ２０１、装置が通常動作をしている間、ヒューズセルＦＣから読み出されたデータをラッチするラッチ回路ＬＡＴ、および読み出し／ラッチシーケンスが実行されている間、ラッチ回路ＬＡＴと、ＰＭＯＳ Ｐ２０２とＮＭＯＳ ＮＩ２０１とのノード２４１とを接続する接続回路ＴＧを有している。
【００１２】
ヒューズセル制御回路２０３は、信号PONRST’が“Ｌ”レベルのとき、信号ＳVDDRが“Ｈ”レベルとなると、信号ＦＳREADを所定期間“Ｈ”レベルとする。信号ＦＳREADは、ＰＭＯＳ Ｐ２０２、および接続回路ＴＧに供給される。信号ＦＳREADが“Ｈ”レベルの間、ＰＭＯＳ Ｐ２０２、および接続回路ＴＧはともに導通状態となる。
【００１３】
次いで、信号ＦＳBIASおよび信号ＦＳWLがそれぞれ、所定期間“Ｈ”レベルとなる。これによりノード２４１の電位は、ヒューズセルＦＣが“ＯＮ”か“ＯＦＦ”かで変化する。ノード２４１の電位は、接続回路ＴＧの入力に供給される。接続回路ＴＧは、ノード２４１の電位に応じ、“Ｈ”レベルまたは“Ｌ”レベルいずれかの出力をラッチ回路ＬＡＴに供給する。
【００１４】
このようにしてヒューズセルＦＣに記憶されていたデータは、装置が通常動作を開始する前に読み出され、ラッチ回路ＬＡＴにラッチされる。ラッチ回路ＬＡＴは、装置が通常動作をしている間、そのラッチしているデータFUSEを出力する。
【００１５】
このようなヒューズセル制御回路２０３において、信号ＦＳWLを外部電源Ｖｄｄよりも高い読み出し電圧ＶＤＤＲとする理由は、次の通りである。
半導体集積回路装置は低消費電力化の傾向にあり、現在では、外部電源Ｖｄｄのレベルは３Ｖ以下まで進展してきている。外部電源Ｖｄｄが３Ｖ以下になると、プロセス条件にもよるが、ヒューズセルＦＣの中性しきい値電圧（紫外線を照射し、浮遊ゲートから電子を放出させた状態、以下初期しきい値電圧という）のほうが、外部電源Ｖｄｄよりも高くなることがある。
【００１６】
このような場合において、ヒューズセルＦＣが記憶するデータの一つを初期しきい値電圧としていると、ヒューズセルＦＣは“ＯＦＦ”してしまい、正しいデータを読み出せくなる。
【００１７】
これを防ぐために、ヒューズセルＦＣのゲートに対し、外部電源Ｖｄｄよりも高い読み出し電圧ＶＤＤＲを与えるのである。このようにすることで、ヒューズセルＦＣのしきい値電圧が初期しきい値電圧にあっても、ヒューズセルＦＣを正しく“ＯＮ”させることができる。
【００１８】
このような読み出し電圧ＶＤＤＲは、電圧変換回路２０２において、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換することで得られる。昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換するためには、基準となる参照電圧Ｖref が必要である。図１７中、参照符号２０５に示す回路が、参照電圧Ｖref を発生させる参照電圧発生回路である。
【００１９】
従来、この参照電圧発生回路２０５には、電源電圧依存性および温度依存性が少ないバンドギャップレファレンス回路が用いられており、バンドギャップレファレンス回路を用いて参照電圧Ｖref を発生させている。これにより、参照電圧Ｖref は、電源電圧の変動や温度の変動に係わらずに、ほぼ一定のレベル（〜１．２５Ｖ）で発生させることができる。
【００２０】
【発明が解決しようとする課題】
このようにバンドギャップレファレンス回路は、電源電圧依存性および温度依存性が少ない、という優れた面を有している。しかしながら、バンドギャップレファレンス回路を用いて発生させた参照電圧Ｖref を使用して、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換すると、変換された読み出し電圧ＶＤＤＲは、電源電圧の変動や温度の変動に係わらずに、ほぼ一定のレベルとなってしまう。
【００２１】
これに対し、ヒューズセルＦＣのしきい値電圧は、電源電圧依存性および温度依存性を持つ。このため、外部電源Ｖｄｄが大きく変動したり、装置が高温または低温環境下にある場合には、読み出し電圧ＶＤＤＲと、記憶データに対応したヒューズセルＦＣのしきい値電圧との差、即ちマージンが小さくなってしまう事情がある。
【００２２】
この発明は、上記の事情に鑑みて為されたもので、その主要な目的は、電源の電圧変動や温度変動に係わらずに、読み出し電圧と、記憶データに対応したヒューズセルのしきい値電圧との差を大きく保てる半導体集積回路装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記主要な目的を達成するために、この発明に係る半導体集積回路装置では、読み出し電圧の変換に使用する参照電圧を、ヒューズセルと同一構造の素子のしきい値電圧を利用して発生させることを特徴としている。
【００２４】
上記構成を有する半導体集積回路装置であると、参照電圧を、ヒューズセルと同一構造の素子のしきい値電圧を利用して発生させる。このため、参照電圧は、ヒューズセルのしきい値電圧と同じように、電源電圧の変動や温度の変動によって変動するようになる。このように変動する参照電圧を使用して、集積回路の動作に使用する動作電圧を読み出し電圧に変換すると、読み出し電圧は、ヒューズセルのしきい値電圧の変動に併せて変動するようになる。
【００２５】
このように読み出し電圧が、ヒューズセルのしきい値電圧の変動に併せて変動することで、読み出し電圧と記憶データに対応するヒューズセルのしきい値電圧との差は、電源電圧の変動や温度変動に係わらずに大きく保つことができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係るヒューズセルからのデータ読み出し／ラッチを実行する回路系の構成を示す回路図である。図２は、その主要な信号または電圧波形を示す波形図である。以下、その構成を、その動作とともに説明する。
【００２７】
図２に示す信号PONRSTは、パワーオンリセット信号である。信号PONRSTは、外部電源Ｖｄｄの電位が０Ｖから上昇し、電源投入検知レベルＶPONRST（〜２Ｖ）に達すると“Ｌ”レベルとなる。これにより電源が投入されたことが検知される。
【００２８】
信号PONRST’は、パワーオンリセット信号の一つである。信号PONRSTと異なるところは、信号PONRSTが、外部電源Ｖｄｄが検知レベルＶPONRSTに達した時に“Ｌ”レベルになるのに対し、信号PONRST’は、外部電源Ｖｄｄが安定レベル（〜３Ｖ）に達した後に“Ｌ”レベルになることである。即ち、信号PONRST’は、外部電源Ｖｄｄが安定レベルに達したことを示す信号である。
【００２９】
図１に示す昇圧回路１は、信号PONRST’が“Ｌ”レベルとなると活性化し、外部電源Ｖｄｄを所定レベル（〜６．５Ｖ）昇圧電圧ＶＤＤＰに昇圧する。昇圧電圧ＶＤＤＰは、電圧変換回路２に供給される。昇圧電圧ＶＤＤＰは、電圧変換回路２において読み出し電圧ＶＤＤＲに変換される。
【００３０】
電圧変換回路２は、昇圧電圧ＶＤＤＰが所定レベルであるか否かを検知するＶＤＤＰディテクタ２１、昇圧電圧ＶＤＤＰを所定レベル（〜４．８Ｖ）の読み出し電圧ＶＤＤＲにレギュレートするＶＤＤＲレギュレータ２２、および読み出し電圧ＶＤＤＲが所定レベルであるか否かを検知するＶＤＤＲディテクタ２３を含んでいる。
【００３１】
ＶＤＤＰディテクタ２１は、差動増幅器（オペアンプ）OP. １を有する。この差動増幅器OP. １は、その正入力端子（＋）に、抵抗Ｒ１、Ｒ２によって昇圧電圧ＶＤＤＰを抵抗分割した電圧を受け、その負入力端子（−）に、参照電圧Ｖref を受ける。これにより、差動増幅器OP. １は、昇圧電圧ＶＤＤＰが所定レベルに達したか否かを検知するアナログ信号を出力する。このアナログ信号は、インバータINV.１に入力され、昇圧電圧ＶＤＤＰが所定レベルに達したか否かを検知するデジタル信号CPENに変換される。信号CPENは、昇圧回路１に供給される。
【００３２】
図３は、昇圧回路１の一回路例を示す回路図である。
図３に示すように、昇圧回路１は、発振信号φを発振するリングオシレータ１１、および発振信号φにしたがって、外部電源Ｖｄｄを昇圧電圧ＶＤＤＰに昇圧するチャージポンプ回路１２を含んでいる。リングオシレータ１１は、信号PONRST’が“Ｌ”レベルとなると活性化し、信号CPENが“Ｌ”レベルの間、発振信号φを出力する。発振信号φが発振されている間、チャージポンプ回路１２は外部電源Ｖｄｄを昇圧する。信号CPENは、昇圧電圧ＶＤＤＰが所定レベルより低い間、“Ｌ”レベルとなってリングオシレータ１１を動作させ、昇圧電圧ＶＤＤＰが所定レベルに達すると、“Ｈ”レベルとなってリングオシレータ１１の動作を停止させる。これにより、昇圧電圧ＶＤＤＰは、所定レベルに保たれる。
【００３３】
ＶＤＤＲレギュレータ２２は、差動増幅器（オペアンプ）OP. ２を有する。この差動増幅器OP. ２は、その正入力端子（＋）に、抵抗Ｒ３、Ｒ４によって読み出し電圧ＶＤＤＲを抵抗分割した電圧を受け、その負入力端子（−）に、参照電圧Ｖref を受ける。これにより、差動増幅器OP. ２は、昇圧電圧ＶＤＤＰを所定レベルの読み出し電圧ＶＤＤＲにレギュレートするアナログ信号ＶＲを出力する。アナログ信号ＶＲは、ＰＭＯＳ Ｐ１のゲートに供給され、ＰＭＯＳ Ｐ１の電流駆動能力をアナログ制御する。これにより、昇圧電圧ＶＤＤＰは、所定レベルの読み出し電圧ＶＤＤＲにレギュレートされる。
【００３４】
ＶＤＤＲディテクタ２３は、差動増幅器（オペアンプ）OP. ３を有する。この差動増幅器OP. ３は、その正入力端子（＋）に、抵抗Ｒ５、Ｒ６によって読み出し電圧ＶＤＤＲを抵抗分割した電圧を受け、その負入力端子（−）に、参照電圧Ｖref を受ける。これにより、差動増幅器OP. ３は、読み出し電圧ＶＤＤＲが所定レベルに達したか否かを検知するアナログ信号を出力する。このアナログ信号は、インバータINV.２に入力され、読み出し電圧ＶＤＤＲが所定レベルに達したか否かを検知するデジタル信号ＳVDDRに変換される。信号ＳVDDRは、読み出し電圧ＶＤＤＲが所定レベルに達すると、“Ｈ”レベルとなる。信号ＳVDDRは、ヒューズセル制御回路３に供給される。
【００３５】
ヒューズセル制御回路３は、信号PONRST’が“Ｌ”レベルとなると活性化し、信号ＳVDDRが“Ｈ”レベルとなると、ヒューズセルからのデータ読み出し／ラッチシーケンスを実行する。
【００３６】
ヒューズセル回路４は、ヒューズセルＦＣ、ヒューズセルＦＣからデータを読み出すときの負荷となるＰＭＯＳ Ｐ２、ヒューズセルＦＣとＰＭＯＳ Ｐ２との間に接続され、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ１、装置が通常動作をしている間、ヒューズセルＦＣから読み出されたデータをラッチするラッチ回路ＬＡＴ、および読み出し／ラッチシーケンスが実行されている間、ラッチ回路ＬＡＴと、ＰＭＯＳ Ｐ２とＮＭＯＳ ＮＩ１とのノード４１とを接続する接続回路ＴＧを有している。
【００３７】
図４および図５は、ヒューズセル制御回路３の一回路例を示す回路図である。図４に示すように、ヒューズセル制御回路３は、フリップフロップ３１を有する。フリップフロップ３１は、信号PONRST’によりリセットされ、信号ＳVDDRによりセットされる。フリップフロップ３１は、信号ＳVDDRLAT を出力する。信号ＳVDDRLAT は、フリップフロップ３１が信号PONRST’によってリセットされた後、信号ＳVDDRが一旦“Ｈ”レベルとなると、“Ｈ”レベルを維持する。信号ＳVDDRLAT は、パルス信号発生回路３２に入力される。
【００３８】
パルス信号発生発生回路３２は、信号ＳVDDRLAT が“Ｈ”レベルとなると、パルス幅τ１を持つパルス信号TRRIGER を出力する。パルス信号TRRIGER が“Ｈ”レベルとなると、図４に示すインバータINV.３は“Ｈ”レベルの信号ＦREADを出力する。信号ＦREADが“Ｈ”レベルとなると、図５に示すインバータINV.４は“Ｌ”レベルの信号を出力する。インバータINV.４が“Ｌ”レベルの信号を出力することによって、インバータINV.５は“Ｈ”レベルの信号ＦＳREADを出力する。さらにインバータINV.６が“Ｈ”レベルの信号ＦＳBIAS、およびレベルシフタLS. １が“Ｈ”レベルの信号ＦＳWLをそれぞれ出力する。
【００３９】
このとき、信号ＦREADのレベルは外部電源Ｖｄｄ、信号ＦＳWLのレベルは読み出し電圧ＶＤＤＲである。また、信号ＦＳBIASのレベルは、ＮＭＯＳ ＮＥ２のしきい値電圧程度となる。図５中、ＮＭＯＳ ＮＩ３は、しきい値電圧がほぼ０ＶとされたＮＭＯＳである。、
信号ＦＳREADは、ヒューズセル回路４のＰＭＯＳ Ｐ２、および接続回路ＴＧに供給される。信号ＦＳREADが“Ｈ”レベルの間、ＰＭＯＳ Ｐ２、および接続回路ＴＧはともに導通状態となる。信号ＦＳBIASはＮＭＯＳ ＮＩ１のゲートに供給され、信号ＦＳWLはヒューズセルＦＣのゲートに供給される。これにより、ノード４１の電位は、ヒューズセルＦＣが“ＯＮ”か“ＯＦＦ”かで変化する。ノード４１の電位は、接続回路ＴＧの入力に供給される。接続回路ＴＧは、ノード４１の電位に応じ、“Ｈ”レベルまたは“Ｌ”レベルいずれかの出力を出力する。ラッチ回路ＬＡＴは、この出力をラッチする。
【００４０】
このようにしてヒューズセルＦＣに記憶されていたデータは、装置が通常動作を開始する前に読み出され、ラッチ回路ＬＡＴにラッチされる。ラッチ回路ＬＡＴは、装置が通常動作をしている間、そのラッチしているデータFUSEを出力する。
【００４１】
この後、パルス信号TRRIGER が“Ｈ”レベルから“Ｌ”レベルとなり、図４に示す遅延回路３３が持つ遅延時間τ２が経過すると、信号ＦREADが“Ｌ”レベルとなる。信号ＦREADが“Ｌ”レベルとなると、信号ＦＳREADが“Ｌ”レベルとなり、信号ＦＳBIASおよび信号ＦＳWLがそれぞれ遅延時間τ３経過後に“Ｌ”レベルとなる。さらに遅延時間τ４が経過すると、パルス信号発生回路３４は、パルス幅τ５を持つパルス信号ＦEND を出力する。信号ＦEND が出力されることにより、読み出し／ラッチシーケンスは終了する。
【００４２】
このような回路系において、第１の実施形態では、参照電圧Ｖref を、バンドギャップレファレンス回路ではなく、ヒューズセルＦＣと同一構造の素子を用いて発生させる。
【００４３】
以下、この参照電圧Ｖref を発生する参照電圧発生回路５の一回路例を説明する。
図１に示すように、参照電圧発生回路５は、参照電圧Ｖref を出力する参照電圧出力段５１、出力段５１に入力電流を入力する入力段５２、およびバイアス電圧ＶBIASを出力するＶBIAS発生回路５３とを含んでいる。
【００４４】
出力段５１は、ソースに外部電源Ｖｄｄを受けるＰＭＯＳ Ｐ３、このＰＭＯＳ Ｐ３のドレインにドレインを接続した、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ４、およびこのＮＭＯＳ ＮＩ４のソースにドレインを接続し、ソースに回路内接地電位Ｖｓｓを受ける基準セルＲＥＦＣを有している。基準セルＲＥＦＣは、ヒューズセルＦＣと同じ形状および特性を有する不揮発性型のメモリセルである。即ち、ヒューズセルＦＣと同一構造の素子である。
【００４５】
参照電圧Ｖref は、ＰＭＯＳ Ｐ３のドレインとＮＭＯＳ ＮＩ４のドレインとのノード５４から得られる。このノード５４は、電圧変換回路２に接続されるとともに、基準セルＲＥＦＣのゲートに接続される。ＮＭＯＳ ＮＩ４のゲートは、ＶBIAS発生回路５３に接続されている。
【００４６】
ＶBIAS発生回路５３は、ソースに外部電源Ｖｄｄを受け、ゲートに回路内接地電位Ｖｓｓを受けるＰＭＯＳ ＰＭＯＳ Ｐ４、このＰＭＯＳ Ｐ４のドレインにドレインとゲートとを接続し、しきい値電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ５、このＮＭＯＳ ＮＩ５のソースにドレインとゲートとを接続し、ソースに回路内接地電位Ｖｓｓを受けるＮＭＯＳ ＮＥ６を有している。このＶBIAS発生回路５３は、外部電源Ｖｄｄが１Ｖ程度でも動作可能である。
【００４７】
バイアス電圧ＶBIASは、ＰＭＯＳ Ｐ４のドレインとＮＭＯＳ ＮＩ５のドレインとのノード５５から得られる。このノード５５は、ＮＭＯＳ ＮＩ４のゲートに接続されている。
【００４８】
バイアス電圧ＶBIASのレベルは、ＮＭＯＳ ＮＩ５の五極管しきい値電圧とＮＭＯＳ ＮＥ６の五極管しきい値電圧との和である。ＮＭＯＳ ＮＩ５のしきい値電圧を“ＶTHI ”とし、ＮＭＯＳ ＮＥ６のしきい値電圧を“ＶTHE ”とすると、バイアス電圧ＶBIASは、
ＶBIAS ＝ ＶTHI ＋ ＶTHE
となる。ＮＭＯＳ ＮＩ５のしきい値電圧ＶTHI はほぼ０Ｖであるので、バイアス電圧ＶBIASは、
ＶBIAS ≒ ＶTHE
となり、ＮＭＯＳ ＮＥ６のしきい値電圧ＶTHE にほぼ等しくなる。ＮＭＯＳＮＥ６のしきい値電圧ＶTHE をほぼ１Ｖとすると、バイアス電圧ＶBIASはほぼ１Ｖとなる。よって、ＮＭＯＳ ＮＩ４のゲートの電圧ＶＧＮＩ４は１Ｖ程度となる。
【００４９】
ＮＭＯＳ ＮＩ４の役目は、基準セルＲＥＦＣのドレインの電圧が大きくなったときに、基準セルＲＥＦＣに生ずる“ソフトライト現象”を抑制することである。基準セルＲＥＦＣは、不揮発性メモリセルであり、そのゲート絶縁膜中には電荷を蓄積するための電荷蓄積部（浮遊ゲート）が設けられている。このため、基準セルＲＥＦＣにおいても、ヒューズセルＦＣと同様に、“ソフトライト現象”によるしきい値電圧の変動を抑制することが望まれる。この発明においては、基準セルＲＥＦＣのしきい値電圧が変動すると、参照電圧Ｖref の値が変わってしまうからである。
【００５０】
ソフトライトを抑制するためには、基準セルＲＥＦＣのドレインの電圧ＶＤを１Ｖ以下とするのが良い。このために、ＮＭＯＳ ＮＩ４を設け、かつＮＭＯＳＮＩ４のゲートの電圧ＶGNI4を１Ｖ程度とする。ＮＭＯＳ ＮＩ４のソースと基準セルＲＥＦＣのドレインとは互いに接続されているために、基準セルＲＥＦＣのドレインの電圧ＶＤは、ＮＭＯＳ ＮＩ４のソースの電圧となる。ここで、ＮＭＯＳ ＮＩ４のしきい値電圧を、ＮＭＯＳ ＮＩ５と同じ“ＶTHI ”とすると、基準セルＲＥＦＣのドレインの電圧ＶＤは、
ＶＤ ＝ ＶGNI4 − ＶTHI
となる。ゲートの電圧ＶGNI4はバイアス電圧ＶBIASであるので、基準セルＲＥＦＣのドレインの電圧ＶＤは、
【００５１】
ＮＭＯＳ ＮＩ１、ＮＩ５にはそれぞれ、しきい値電圧がほぼ０Ｖとされた、いわゆるイントリンシック型のＮＭＯＳを用いているが、これはエンハンスメント型のＮＭＯＳに変更されても良い。しかし、イントリンシック型のＮＭＯＳを用いることで、基準セルＲＥＦＣのドレインの電圧ＶＤのばらつきが抑制される、という利点があるので、ＮＭＯＳ ＮＩ１、ＮＩ５にはそれぞれ、イントリンシック型のＮＭＯＳを用いることが好ましい。
【００５２】
また、参照電圧出力段５１の、参照電圧Ｖref を発生させるときの負荷となる部分には、ＰＭＯＳ Ｐ３が用いられている。このため、参照電圧Ｖref を発生させるためには、このＰＭＯＳ Ｐ３を“ＯＮ”させなければならない。ＰＭＯＳ Ｐ３を“ＯＮ”させる回路が入力段５２である。
【００５３】
入力段５２は、ソースに外部電源Ｖｄｄを受けるＰＭＯＳ Ｐ５、およびＰＭＯＳ Ｐ５のドレインと回路内接地電位Ｖｓｓとの間に接続された定電流源５６を有している。定電流源５６は、１μＡの定電流を流す。また、基準セルＲＥＦＣのしきい値電圧ＶTHREFCは、そのドレイン電流が規定値に達したときのゲートの電圧、と定義される。参照電圧発生回路５の入力段５２と出力段５１とはカレントミラー回路の構成である。したがって、この第１の実施形態では、基準セルＲＥＦＣのしきい値電圧ＶTHREFCは、ドレイン電流が１μＡに達したときのゲートの電圧と定義される。
【００５４】
ＰＭＯＳ Ｐ３を“ＯＮ”させるための電圧ＶGP3 は、ＰＭＯＳ Ｐ５のドレインと定電流源５６のドレインとのノード５７から得られる。
このような参照電圧発生回路５であると、定電流源５６が１μＡの定電流を流したとき、ＰＭＯＳ Ｐ３が“ＯＮ”し、外部電源Ｖｄｄがノード５４を介して、基準セルＲＥＦＣのゲートに供給される。このとき、外部電源Ｖｄｄが、基準セルＲＥＦＣのしきい値電圧ＶTHREFC以上であると、基準セルＲＥＦＣが“ＯＮ”する。このとき、基準セルＲＥＦＣがＮＭＯＳで構成されている、とすると、ノード５４の電圧、即ち参照電圧Ｖref は、
Ｖref ＝ ＶTHI ＋ ＶTHREFC
となる。ＮＭＯＳ５２のしきい値電圧ＶTHI はほぼ０Ｖであるので、参照電圧Ｖref は、
Ｖref ≒ ＶTHREFC
となる。
【００５５】
このように第１の実施形態に係る半導体集積回路装置が具備する参照電圧発生回路５は、参照電圧Ｖref を、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを利用して発生する。
【００５６】
上記参照電圧発生回路５においては、参照電圧Ｖref は、実質的に基準セルＲＥＦＣのしきい値電圧ＶTHREFCとなる。基準セルＲＥＦＣは、ヒューズセルＦＣと同一構造の素子である。このため、参照電圧Ｖref は、電源電圧の変動や温度の変動に応じてヒューズセルのしきい値電圧ＶTHFCと同じように変動する。このように変動する参照電圧Ｖref を使用して、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲに変換することで、読み出し電圧ＶＤＤＲを、ヒューズセルＦＣのしきい値電圧ＶTHFCの変動に併せて変動させることができる。
【００５７】
図６はヒューズセルＦＣのしきい値電圧および読み出し電圧ＶＤＤＲの温度依存性を示す図である。同図（Ａ）は参照電圧Ｖref を、バンドギャップレファレンス回路を利用して発生させた場合、同図（Ｂ）は参照電圧Ｖref を、基準セルＲＥＦＣのしきい値電圧を利用して発生させた場合を示している。
【００５８】
同図（Ａ）に示すように、参照電圧Ｖref を、バンドギャップレファレンス回路を利用して発生させた場合には、低温側で、ヒューズセルＦＣが“ＯＮ”するときのしきい値電圧（初期しきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ１）、反対に高温側で、ヒューズセルＦＣが“ＯＦＦ”するときのしきい値電圧（書き込みしきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ２）がそれぞれ小さくなってしまう。
【００５９】
これに対し、同図（Ｂ）に示すように、参照電圧Ｖref を、基準セルＲＥＦＣのしきい値電圧を利用して発生させた場合には、読み出し電圧ＶＤＤＲが、ヒューズセルＦＣのしきい値電圧の変動に併せて変動する。このため、ヒューズセルＦＣが“ＯＮ”するときのしきい値電圧（初期しきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ１）、ヒューズセルＦＣが“ＯＦＦ”するときのしきい値電圧（書き込みしきい値電圧）と読み出し電圧ＶＤＤＲとの差（ΔＶ２）は、温度に係わらず、ほぼ一定に保つことができる。
【００６０】
なお、電源電圧依存性については特に図示しないが、図６と同様の傾向を示すことはもちろんである。
また、参照電圧発生回路５から、バンドギャップレファレンス回路を排除したことによって、下記のような利点も得ることができる。
【００６１】
図１７に示した参照電圧発生回路２０５では、差動増幅器（オペアンプ）OP. ２００を用いて、参照電圧Ｖref のレベルを帰還制御する。このために“発振現象”への対策が必要である。
【００６２】
これに対し、図１に示した参照電圧発生回路５では、帰還制御を行わないので、“発振現象”への対策が不要である。
特に“発振現象”への対策には、集積回路中に発振防止用のコンデンサを必要とし、面積の増加を招きやすいが、このようなコンデンサが不要なため、参照電圧発生回路５は、参照電圧発生回路２０５に比べてより小さい面積で形成できる。
【００６３】
また、差動増幅器OP. ２００は、回路設計が難しいアナログ系回路、即ちオペアンプである。
これに対し、参照電圧発生回路５はデジタル系回路である。デジタル系回路は、アナログ系回路に比べて回路設計が簡単である。膨大な回路が集積される集積回路中から、アナログ系回路を一つでも省けることは、設計者に対する負担の軽減、および開発速度の向上に寄与する。
【００６４】
さらに、参照電圧発生回路２０５は、電源投入後、装置が通常動作を開始する前から動作される。このため、その最小動作電圧Ｖｄｄmin には、次のような条件が設定される。
【００６５】
Ｖｄｄmin ＜ ＶPONRST
Ｖｄｄmin ＜ ＶBGRMIN
電圧ＶPONRSTは電源投入検知レベル、電圧ＶBGRMINは、バンドギャップレファレンス回路の出力が安定する、最小の外部電源Ｖｄｄのレベルである。
【００６６】
この最小動作電圧Ｖｄｄmin の条件は、あらゆる温度やプロセスバラツキを含めて満足する必要がある。
最小動作電圧Ｖｄｄmin が、上記の条件のように制限されると、参照電圧発生回路２０５の後段に接続される電圧変換回路２０２や、ヒューズセル制御回路２０３、ヒューズセル回路２０４の回路設計マージンが小さくなってしまう。回路設計が制約されたり、マージンが小さくなってしまうと、歩留りが悪化するなどの影響がでる。
【００６７】
さらに電圧ＶBGRMINと電圧ＶPONRSTとの間には、次のような関係がある。
ＶBGRMIN ＜ ＶPONRST
電圧ＶBGRMINが電圧ＶPONRST以上になってしまうと、バンドギャップレファレンス回路は、一定レベルの参照電圧Ｖref を保証できなくなる。
【００６８】
これに対し、参照電圧発生回路５は、バンドギャップレファレンス回路を含まないので、最小動作電圧Ｖｄｄmin の条件に、電圧ＶBGRMINによる制約がなくなる。このため、参照電圧発生回路５の後段に接続される電圧変換回路２や、ヒューズセル制御回路３、ヒューズセル回路４の回路設計マージンが大きくなる。
【００６９】
よって、参照電圧発生回路５は、参照電圧発生回路２０５に比べて、後段の回路の設計に自由度が得られる。
また、マージンが大きくなる、および電圧ＶBGRMINを電圧ＶPONRSTよりも小さくしなければならない、という制約がなくなるので、歩留りの向上が期待できる。
【００７０】
上記第１の実施形態では、これらのような利点についても得ることができる。
なお、上記参照電圧発生回路５においては、出力段５１の負荷にＰＭＯＳ Ｐ３を用いたが、この負荷は、数メガオームの高抵抗に変えることもできる。この場合には、入力段５２は不要である。
【００７１】
また、出力段５１の負荷を高い抵抗とすれば、電源投入によって上がり出した外部電源Ｖｄｄの電位が、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを超えれば、基準電圧Ｖref が発生されるようになる。このため、昇圧回路１を信号PONRST’によってリセットしなくても、昇圧回路１を動作させることも可能になる。
【００７２】
［第２の実施形態］
上記第１の実施形態に示した参照電圧発生回路５は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCのレベルを持つ参照電圧Ｖref を発生した。しかし、参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFC以外のレベルとすることもできる。
【００７３】
この第２の実施形態は、参照電圧Ｖref のレベルを変換する例に関する。
図７は、この発明の第２の実施形態に係る半導体集積回路装置の回路図である。なお、図７において、図１と同一の部分については同一の参照符号を付す。
【００７４】
図７に示すように、第２の実施形態では、参照電圧発生回路５の後段に、電流変換回路６が接続されている。電流変換回路６は、参照電圧Ｖref を電流変換し、参照電圧Ｖref ’に変換する。参照電圧Ｖref ’は、電圧変換回路２に供給される。電流変換回路６は、参照電圧Ｖref が入力される入力段６１、参照電圧Ｖref ’を出力する出力段６２を有するカレントミラー回路である。
【００７５】
電流変換回路６は、参照電圧Ｖref を、以下説明するようなレベルの参照電圧Ｖref ’に変換する。
抵抗Ｒ１１に流れる入力段電流Ｉ１１は、
Ｉ１１ ＝ Ｖref ／Ｒ１１
抵抗Ｒ１２に流れる出力段電流Ｉ１２は、
Ｉ１２ ＝ Ｖref ’／Ｒ１２
カレントミラー回路においては、入力段電流Ｉ１１と出力段電流Ｉ１２とが互いに等しいので、
Ｖref ／Ｒ１１ ＝ Ｖref ’／Ｒ１２
となる。
【００７６】
ゆえに参照電圧Ｖref ’は、
Ｖref ’ ＝（Ｒ１２／Ｒ１１）・Ｖref
となる。
【００７７】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCであるので、参照電圧Ｖref ’は、
Ｖref ’ ≒ （Ｒ１２／Ｒ１１）・ＶTHREFC
となる。
【００７８】
このように第２の実施形態によれば、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCのレベルを持つ参照電圧Ｖref を、抵抗Ｒ１１と抵抗Ｒ１２との抵抗比倍したレベルを持つ参照電圧Ｖref ’に変換することができる。参照電圧Ｖref ’は、参照電圧Ｖref を電流変換して得たものである。このため、参照電圧Ｖref ’は、ヒューズセルのしきい値電圧ＶTHFCと同様に、電源電圧の変動や温度の変動に応じて変動する。よって、第１の実施形態と同様の効果を得ることができる。
【００７９】
［第３の実施形態］
上述の実施形態は、参照電圧発生回路５は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCのレベルを持つ参照電圧Ｖref を発生する。しきい値電圧ＶTHREFCは、初期しきい値電圧を想定している。即ち、しきい値電圧ＶTHREFCは、基準セルＲＥＦＣに紫外線を照射し、その浮遊ゲートから電子を放出させた状態でのしきい値電圧である。したがって、参照電圧Ｖref は、ほぼ基準セルＲＥＦＣの初期しきい値電圧ＶTHREFCint.となる。
【００８０】
このような参照電圧Ｖref を、初期しきい値電圧ＶTHREFCint.以外のレベルに変更するには、上記第２の実施形態により説明したように、参照電圧Ｖref を電流変換回路６により電流変換すれば良い。
【００８１】
しかし、参照電圧Ｖref を、初期しきい値電圧ＶTHREFCint.以外のレベルに変更するには、基準セルＲＥＦＣの浮遊ゲートに電子を注入、即ち基準セルＲＥＦＣにデータを書き込むようにしても良い。
【００８２】
このような第３の実施形態によれば、電流変換回路６がなくても、参照電圧Ｖref を、初期しきい値電圧ＶTHREFCint.以外のレベルに変更することができる。
しかも、浮遊ゲートに注入される電子の量を制御することにより、そのしきい値電圧ＶTHREFCを、アナログ的に変化させることができる。よって、参照電圧Ｖref のレベルの設定に、より広い自由度を得ることができる。
【００８３】
このように基準セルＲＥＦＣにデータを書き込み、参照電圧Ｖref のレベルを設定する構成は、特に図示しないが、参照電圧発生回路５にデータ書き込み回路を接続すれば良い。
【００８４】
また、参照電圧発生回路５にデータ消去回路を接続することも可能である。この場合には、基準セルＲＥＦＣからデータを消去できるので、参照電圧Ｖref の設定をやり直すことができる。
【００８５】
参照電圧Ｖref の設定をやり直せる構成によれば、参照電圧Ｖref の最適なレベルをチップ状態で試験してモニタできる、という利点を得ることができる。
なお、この第３の実施形態は、第２の実施形態と併用されても良い。
【００８６】
［第４の実施形態］
上記第１の実施形態では、信号ＦＳBIASを、ヒューズセル制御回路３により発生させた。信号ＦＳBIASをゲートに受けるＮＭＯＳ ＮＩ１の役目は、ヒューズセルＦＣに生ずる“ソフトライト現象”を抑制することである。即ちＮＭＯＳ ＮＩ１は、ＮＭＯＳ ＮＩ４と同様の役目を持つ。したがって、ＮＭＯＳ ＮＩ１のゲートには、信号ＦＳBIASに代え、バイアス電圧ＶBIASを供給するようにしても良い。
【００８７】
図８は、この発明の第４の実施形態に係る半導体集積回路装置の回路図である。なお、図８において、図１と同一の部分については同一の参照を付す。
図８に示すように、第４の実施形態では、ＶBIAS発生回路５３が発生する電圧ＶBIASを、ＮＭＯＳ ＮＩ４のゲートに供給すると同時に、ＮＭＯＳ ＮＩ１のゲートにも供給する。
【００８８】
このような第４の実施形態によれば、ＮＭＯＳ ＮＩ４、ＮＩ１のゲートにそれぞれ、バイアス電圧ＶBIASを供給するので、ＮＭＯＳ ＮＩ４、ＮＩ１それぞれのゲートの電圧を互いに等しくできる。これにより、基準セルＲＥＦＣのドレインの電圧と、ヒューズセルＦＣのドレインの電圧とを、高い精度で等しくすることができる。このため、基準セルＲＥＦＣに印加される電圧の条件を、ヒューズセルＦＣに印加される電圧の条件に極めて近くすることができる。よって、電源電圧の変動や温度の変動に応じた参照電圧Ｖref のレベルの変動を、ヒューズセルのしきい値電圧ＶTHFCの変動に、より近いものにできる。
【００８９】
また、第４の実施形態によれば、ヒューズセル制御回路３から、信号ＦＳBIASを発生させるための回路系を削減でき、回路の規模を縮小できる利点も同時に得ることができる。
【００９０】
［第５の実施形態］
第１の実施形態においても述べたが、膨大な回路が集積される集積回路中から、アナログ系回路を一つでも省くことは、設計者に対する負担の軽減、および開発速度の向上に寄与する。
【００９１】
上記第１の実施形態により説明した電圧変換回路２は、ＶＤＤＲレギュレータ２２を有する。ＶＤＤＲレギュレータ２２は、差動増幅器OP. ２を用いて、昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲにレギュレートする。差動増幅器OP. ２は、アナログ系回路である。
【００９２】
この第５の実施形態は、差動増幅器OP. ２を用いないＶＤＤＲレギュレータ１２を提供するものである。
図９は、この発明の第５の実施形態に係るレギュレータの一回路例を示す回路図である。
【００９３】
図９に示すように、第５の実施形態に係るレギュレータ２２’は、電流変換回路７１、およびドレインに昇圧電圧ＶＤＤＰが供給され、ソースから読み出し電圧ＶＤＤＲを出力する、しきい電圧がほぼ０ＶとされたＮＭＯＳ ＮＩ７を有している。ＮＭＯＳ ＮＩ７は、ソースフォロワ型の降圧回路を構成する。
【００９４】
ＮＭＯＳ ＮＩ７のしきい値電圧を“ＶTHI ”とすると、ＮＭＯＳ ＮＩ７のソースの電圧、即ち読み出し電圧ＶＤＤＲは、
ＶＤＤＲ ＝ ＶＲ − ＶTHI
となる。ＮＭＯＳ ＮＩ７のしきい値電圧ＶTHI はほぼ０Ｖであるので、読み出し電圧ＶＤＤＲは、
ＶＤＤＲ ≒ ＶＲ
となる。
【００９５】
このように、ＮＭＯＳ ＮＩ７は、昇圧電圧ＶＤＤＰをほぼ、そのゲートの電圧、即ちレギュレート電圧ＶＲにレギュレートする。
電流変換回路７１は、参照電圧Ｖref を電流変換し、レギュレート電圧ＶＲに変換する。レギュレート電圧ＶＲは、ＮＭＯＳ ＮＩ７のゲートに供給される。電流変換回路７１は、参照電圧Ｖref が入力される入力段７２、レギュレート電圧ＶＲを出力する出力段７３を有するカレントミラー回路である。
【００９６】
電流変換回路７１は、参照電圧Ｖref を、以下説明するようなレベルのレギュレート電圧ＶＲに変換する。
抵抗Ｒ２１に流れる入力段電流Ｉ２１は、
Ｉ２１ ＝ Ｖref ／Ｒ２１
抵抗Ｒ２２に流れる出力段電流Ｉ２２は、
Ｉ２２ ＝ ＶＲ／Ｒ２２
カレントミラー回路においては、入力段電流Ｉ２１と出力段電流Ｉ２２とが互いに等しいので、
Ｖref ／Ｒ２１ ＝ ＶＲ／Ｒ２２
となる。
【００９７】
ゆえにレギュレート電圧ＶＲは、
ＶＲ ＝（Ｒ２２／Ｒ２１）・Ｖref
となる。
【００９８】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCである、とすると、レギュレート電圧ＶＲは、
ＶＲ ≒ （Ｒ２２／Ｒ２１）・ＶTHREFC
となる。
【００９９】
このように第５の実施形態によれば、参照電圧Ｖref を、抵抗Ｒ２１と抵抗Ｒ２２との抵抗比倍したレベルを持つレギュレート電圧ＶＲに変換する。レギュレート電圧ＶＲは、参照電圧Ｖref を電流変換して得たものである。このため、レギュレート電圧ＶＲは、ヒューズセルのしきい値電圧ＶTHFCと同様に、電源電圧の変動や温度の変動に応じて変動する。
【０１００】
このように変動するレギュレート電圧ＶＲを、ソースフォロワ型の降圧回路、即ちＮＭＯＳ ＮＩ７のゲートに供給し、このＮＭＯＳ ＮＩ７によって昇圧電圧ＶＤＤＰを読み出し電圧ＶＤＤＲにレギュレートする。ソースフォロワ型の降圧回路においては、そのソースの電圧が、ゲートの電圧に応じて変動するので、読み出し電圧ＶＤＤＲは、レギュレート電圧ＶＲの変動に応じて変動するようになる。
【０１０１】
よって、読み出し電圧ＶＤＤＲを、電源電圧の変動や温度の変動に応じたヒューズセルのしきい値電圧ＶTHFCの変動に併せて、変動させることができる。
しかも、第５の実施形態では、このようなレギュレータ２２’を、アナログ系回路、即ち差動増幅器や、帰還制御を用いないで構成できる。
【０１０２】
よって、レギュレータ２２’は、レギュレータ２２よりも、より小面積で形成できる。また、膨大な回路が集積される集積回路中から、アナログ系回路を一つ削減でき、設計者に対する負担の軽減、および開発速度を向上できる。
【０１０３】
図１０は、この発明の第５の実施形態に係るレギュレータの他の回路例を示す回路図である。図１０において、図９と同一の部分については同一の参照符号を付す。
【０１０４】
他の回路例は、参照電圧Ｖref を、電流変換回路７１の抵抗Ｒ２１と抵抗Ｒ２２との抵抗比倍だけでは、所望のレギュレート電圧ＶＲに変換することが困難となった場合に使用できるものである。
【０１０５】
図１０に示すように、他の回路例は、電流変換回路７１に、入力段７４をさらに加えたものである。入力段７４には、バイアス電圧ＶBIASが入力される。
他の回路例では、参照電圧Ｖref を、以下説明するようなレベルのレギュレート電圧ＶＲに変換する。
【０１０６】
抵抗Ｒ２１に流れる第１の入力段電流Ｉ２１は、
Ｉ２１ ＝ Ｖref ／Ｒ２１
抵抗Ｒ２３に流れる第２の入力段電流Ｉ２３は、
Ｉ２３ ＝ ＶBIAS／Ｒ２３
抵抗Ｒ２２に流れる出力段電流Ｉ２２は、
Ｉ２２ ＝ ＶＲ／Ｒ２２
複数のカレントミラー入力段を有するカレントミラー回路においては、入力段電流の和と出力段電流とが互いに等しくなるので、
Ｖref ／Ｒ２１ ＋ ＶBIAS／Ｒ２３ ＝ ＶＲ／Ｒ２２
となる。
【０１０７】
ゆえにレギュレート電圧ＶＲは、
ＶＲ＝（Ｒ２２／Ｒ２１）・Ｖref ＋（Ｒ２２／Ｒ２３）・ＶBIAS
となる。
【０１０８】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCである、とすると、レギュレート電圧ＶＲは、
ＶＲ≒（Ｒ２２／Ｒ２１）・ＶTHREFC＋（Ｒ２２／Ｒ２３）・ＶBIAS
となる。
【０１０９】
このように、他の回路例によれば、一回路例に比べて、レギュレート電圧ＶＲに、電圧（Ｒ２２／Ｒ２３）・ＶBIASが加算されるので、例えば集積回路中の抵抗の種類が限られている場合に、レギュレート電圧ＶＲの設定に自由度を持たせることができる。
【０１１０】
また、特に図示しないが、カレントミラー入力段７４に入力される電圧は、バイアス電圧ＶBIAS以外の電圧に変更することも可能である。他の電圧の例としては、バンドギャップレファレンス回路から発生された電圧がある。
【０１１１】
なお、この発明は、バンドギャップレファレンス回路を否定するものではなく、読み出し電圧ＶＤＤＲの変換に使用する参照電圧Ｖref を、バンドギャップレファレンス回路を利用して発生させると、読み出し電圧ＶＤＤＲのレベルが電源電圧の変動や、温度変動に係わらずに一定となってしまう事情を解消するものである。
【０１１２】
半導体集積回路中には、電源電圧の変動や、温度の変動に係わらずに、ほぼ一定レベルの電圧を発生できるバンドギャップレファレンス回路を必要とする回路も多い。即ち、この発明が適用される半導体集積回路装置においても、バンドギャップレファレンス回路は、搭載されていることが多いのである。
【０１１３】
また、特に図示しないが、第２の実施形態で説明した参照電圧Ｖref ’を、電流変換回路７１の入力段７２に入力するように変形することでも、レギュレート電圧ＶＲの設定値を、電圧（Ｒ２２／Ｒ２１）・ＶTHREFC以外のレベルにできる。
【０１１４】
もちろん、この変形は、上記他の回路例と併用することも可能である。
［第６の実施形態］
上記第１の実施形態に係る半導体集積回路装置では、ＶＤＤＰディテクタ２１、ＶＤＤＲレギュレータ２２、ＶＤＤＲディテクタ２３を有する。これらの回路は全て、差動増幅器（オペアンプ）を含んでいる。
【０１１５】
この第６の実施形態は、差動増幅器を用いないで、読み出し電圧ＶＤＤＲを出力できる回路を提供するものである。
図１１は、この発明の第６の実施形態に係る電圧変換回路の一回路例を示す回路図である。図１２は、その主要な信号または電圧波形を示す波形図である。
【０１１６】
なお、上記実施形態では、信号PONRST’が“Ｌ”レベルとなると、昇圧回路１が昇圧電圧ＶＤＤＰを出力し出す例を示したが、この第５の実施形態では、信号PONRST’が無くても、動作し出す例を示す。以下、その構成を、その動作とともに説明する。
【０１１７】
図１２に示すように、外部電源Ｖｄｄの電位が０Ｖから上昇し、最小動作電圧Ｖｄｄｍｉｎに達すると、図１１に示す電圧変換回路２’のインバータINV.７の出力が、外部電源Ｖｄｄの電位上昇に併せて上昇し出す。これとともに、昇圧回路１’は、外部電源Ｖｄｄの昇圧動作を開始し、昇圧電圧ＶＤＤＰを出力する。昇圧回路１’の一回路例を図１３に示す。昇圧電圧ＶＤＤＰは、参照電圧発生回路５’に供給される。この第５の実施形態では、昇圧電圧ＶＤＤＰが、読み出し電圧ＶＤＤＲとなる。
【０１１８】
図１１に示すように、参照電圧発生回路５’の参照電圧出力段５１’は、参照電圧Ｖref を発生させるための負荷を、ＰＭＯＳ Ｐ３ではなく、抵抗Ｒ３１としている。抵抗Ｒ３１は、数メガオームの高い抵抗値を持つ。このような参照電圧発生回路５’は、図１に示したような入力段５２を必要とせずに、参照電圧Ｖref を発生することができる。
【０１１９】
昇圧電圧ＶＤＤＰのレベルが、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを超えると、基準セルＲＥＦＣは“ＯＮ”する。基準セルＲＥＦＣが“ＯＮ”すると、参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCで安定するようになる。昇圧電圧ＶＤＤＰと参照電圧Ｖref との関係を図１４（Ａ）に示す。参照電圧Ｖref は、電圧変換回路２''のＶＤＤＲレギュレータ２２''に供給される。
【０１２０】
ＶＤＤＲレギュレータ２２''は、昇圧電圧ＶＤＤＰを、所定レベルの読み出し電圧ＶＤＤＲにレギュレートする機能と同時に、読み出し電圧ＶＤＤＲが所定レベルに達したことを検知するディテクタとしての機能を併せ持つ。
【０１２１】
ＶＤＤＲレギュレータ２２''は、ソースに昇圧電圧ＶＤＤＰの供給を受けるＰＭＯＳ Ｐ６、およびＰＭＯＳ Ｐ６のドレインと回路内接地電位Ｖｓｓとの間に直列に接続された抵抗Ｒ３２とを含む。抵抗Ｒ３２は、数メガオームの高い抵抗値を持つ。ＰＭＯＳ Ｐ６のドレインと抵抗Ｒ３２とのノード８１からは、昇圧電圧ＶＤＤＰが、所定の読み出し電圧ＶＤＤＲのレベルに達したか否かを検知する検知電圧ＶＯが得られる。
【０１２２】
検知電圧ＶＯは、昇圧電圧ＶＤＤＰのレベルが、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを超え、さらにＰＭＯＳ Ｐ６のしきい値電圧ＶTHP の絶対値を超えると、昇圧電圧ＶＤＤＰの上昇に併せて上昇する。即ち、検知電圧ＶＯのレベルは、ＰＭＯＳ Ｐ６が“ＯＦＦ”している間、“Ｌ”レベルであり、“ＯＮ”すると“Ｈ”レベルとなる。昇圧電圧ＶＤＤＰと検知電圧ＶＯとの関係を図１４（Ｂ）に示す。検知電圧ＶＯは、インバータINV. ８、およびレベルシフタLS. ２に供給される。
【０１２３】
検知電圧ＶＯのレベルが、インバータINV.８、およびレベルシフタLS. ２のしきい値電圧よりも低い間（ＰＭＯＳ Ｐ６が“ＯＦＦ”）は、レベルシフタLS. ２のＮＭＯＳ ＮＥ８が“ＯＦＦ”、ＮＭＯＳ ＮＥ９が“ＯＮ”する。これにより、電圧変換回路２''は、“Ｌ”レベルの信号ＳVDDR、“Ｈ”レベルの信号CPENを出力する。信号CPENが“Ｈ”レベルの間、昇圧回路１’は、外部電源Ｖｄｄの昇圧動作を行う。
【０１２４】
ＰＭＯＳ Ｐ６が“ＯＮ”し、検知電圧ＶＯのレベルが、インバータINV.８、およびレベルシフタLS. ２のしきい値電圧を超えると、レベルシフタLS. ２のＮＭＯＳ ＮＥ８が“ＯＮ”、ＮＭＯＳ ＮＥ９が“ＯＦＦ”する。これにより、電圧変換回路２''は、“Ｈ”レベルの信号ＳVDDR、“Ｌ”レベルの信号CPENを出力する。信号CPENが“Ｌ”レベルの間、昇圧回路１’は、外部電源Ｖｄｄの昇圧動作を停止する。これとともに、信号ＳVDDRが“Ｈ”レベルとなることにより、昇圧電圧ＶＤＤＰが所定の読み出し電圧ＶＤＤＲに達したことが検知される。
【０１２５】
次に、読み出し電圧ＶＤＤＲのレベルについて説明する。
ＶＤＤＲレギュレータ２２''のＰＭＯＳ Ｐ６のしきい値電圧を“ＶTHP ”とすると、ＰＭＯＳ Ｐ６は、昇圧電圧ＶＤＤＰが下記のレベルに達したとき、“ＯＮ”する。
【０１２６】
ＶＤＤＰ ＝ Ｖref ＋ ｜ＶTHP ｜
即ち、昇圧電圧ＶＤＤＰは、ＰＭＯＳ Ｐ６が“ＯＮ”することにより、電圧“Ｖref ＋｜ＶTHP ｜”にレギュレートされる。この電圧“Ｖref ＋｜ＶTHP ｜”が、読み出し電圧ＶＤＤＲとなる。
【０１２７】
参照電圧Ｖref は、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCである、とすると、昇圧電圧ＶＤＤＰは、
ＶＤＤＰ ≒ ＶTHREFC ＋ ｜ＶTHP ｜
となる。
【０１２８】
このように第６の実施形態では、昇圧電圧ＶＤＤＰを、ほぼ基準セルＲＥＦＣのしきい値電圧ＶTHREFCに、ＰＭＯＳ Ｐ６のしきい値電圧ＶTHP の絶対値を加算したレベルにレギュレートできる。このレギュレートされた電圧が、読み出し電圧ＶＤＤＲとなる。電圧“ＶTHREFC ＋ ｜ＶTHP ｜”は、ほぼ３．７Ｖである。
【０１２９】
このような読み出し電圧ＶＤＤＲであっても、電源電圧の変動や温度の変動によって、基準セルＲＥＦＣのしきい値電圧ＶTHREFCが変動するので、ヒューズセルＦＣのしきい値電圧の変動に併せて変動するようになる。これにより、上記実施形態と同様の効果を得ることができる。
【０１３０】
しかも、第６の実施形態によれば、差動増幅器OP. ２および帰還制御を用いずに、昇圧電圧ＶＤＤＲを読み出し電圧ＶＤＤＲにレギュレートできるので、回路設計が行い易く、かつ“発振現象”への対策が不要である。歩留りの向上も期待できる。さらに第６の実施形態によれば、差動増幅器OP. ３を含むＶＤＤＲディテクタ２３も不要であるので、回路数の削減を達成できると同時に、上記の効果をより顕著に得ることができる。
【０１３１】
また、第６の実施形態により説明された参照電圧発生回路５’では、その出力段５１’の電源として、昇圧電圧ＶＤＤＰを用いている。この構成によれば、次のような利点がある。
【０１３２】
外部電源Ｖｄｄが３Ｖ以下となると、ヒューズセルＦＣと同じ不揮発性メモリセルで構成された基準セルＲＥＦＣにおいても、その初期しきい値電圧のほうが外部電源Ｖｄｄよりも高くなることがある。基準セルＲＥＦＣのゲートの電圧は、参照電圧Ｖref を得るノード５４から得る。このため、基準セルＲＥＦＣのしきい値電圧が、外部電源Ｖｄｄよりも高くなると、基準セルＲＥＦＣは“ＯＦＦ”してしまう。即ち、参照電圧Ｖref を発生できなくなる。
【０１３３】
そこで、第６の実施形態のように、出力段５１’の電源を、外部電源Ｖｄｄを昇圧した昇圧電圧ＶＤＤＰとすることで、外部電源Ｖｄｄが、基準セルＲＥＦＣのしきい値電圧よりも低い場合においても、基準セルＲＥＦＣを“ＯＮ”させることができる。
【０１３４】
第６の実施形態によれば、このような利点をさらに得ることができる。
なお、第６の実施形態において、読み出し電圧ＶＤＤＲは“Ｖref ＋｜ＶTHP ｜”となる。このような読み出し電圧ＶＤＤＲのレベルを変更するには、
（Ａ）参照電圧Ｖref のレベルを変更する、
（Ｂ）ＰＭＯＳ Ｐ６のしきい値電圧ＶTHP を変更する、
これらの少なくともいずれかで可能である。
【０１３５】
上記（Ａ）については、基準セルＲＥＦＣのしきい値電圧ＶTHREFCを変更すれば良い。上記第３の実施形態でも述べた通り、基準セルＲＥＦＣは、不揮発性メモリセルであるので、電子を浮遊ゲートに注入（即ちデータを書き込む）すれば、そのしきい値電圧ＶTHREFCを変更できる。
【０１３６】
また、抵抗Ｒ３１、Ｒ３２の抵抗値を変更することでも、参照電圧Ｖref を変更できる。
抵抗Ｒ３１、Ｒ３２の抵抗値は、参照電圧出力段５１’の電源電圧（第６の実施形態では昇圧電圧ＶＤＤＰ）と基準セルＲＥＦＣのドレイン電流との関係に作用する。基準セルＲＥＦＣのしきい値電圧ＶTHREFCは、そのドレイン電流が規定値（通常、１μＡ）に達したときのゲートの電圧、と定義される。即ち、基準セルＲＥＦＣのドレイン電流が規定値に達したときの、参照電圧出力段５１’の電源電圧のレベルを変更すれば、ドレイン電流が規定値に達したときのゲートの電圧を変更できる。これは、基準セルＲＥＦＣのしきい値電圧ＶTHREFCが変更されたことと等価になる。
【０１３７】
上記（Ｂ）については、ＰＭＯＳ Ｐ６のゲート酸化膜の厚さを変更する、チャネルイオン注入の有無、およびゲート長を変更する、の少なくともいずれかで可能である。
【０１３８】
また、これらのような方法によりしきい値電圧ＶTHP を変更したＰＭＯＳを、数種類、チップ中に設けておいても良い。このように構成すれば、配線用マスクを変更し、任意のしきい値電圧のＰＭＯＳを選べば、ＰＭＯＳ Ｐ６のしきい値電圧ＶTHP を変更できる。即ち、製造プロセスを変更せず、配線用マスクを交換するだけでＰＭＯＳ Ｐ６のしきい値電圧ＶTHP を変更できる。
【０１３９】
また、この方法は、抵抗Ｒ３１、Ｒ３２においても使用できる。即ち、抵抗値の異なる抵抗を、数種類、チップ中に設けておく。そして、配線用マスクを変更して、任意の抵抗値の抵抗を選べば、抵抗Ｒ３１、Ｒ３２の抵抗値を変更できる。
【０１４０】
このようなしきい値電圧の異なるＰＭＯＳ、および抵抗値の異なる抵抗を、数種類チップに設けておく方法は、製造プロセスを変更せず、配線用マスクを交換するだけで、読み出し電圧ＶＤＤＲのレベルを変更できる。このため、製品の受注から完成までのターン・アラウンド・タイムを短くできる。
【０１４１】
また、基準セルＲＥＦＣにデータを書き込んで、そのしきい値電圧ＶTHREFCを変更する構成においても、参照電圧発生回路５’に、書き込み回路、および消去回路を設ければ良いので、製造プロセスを変更せずに、読み出し電圧ＶＤＤＲのレベルを変更できる。このため、上記同様、製品の受注から完成までのターン・アラウンド・タイムを短くできる。
【０１４２】
［第７の実施形態］
上述した実施形態は、昇圧回路１または１’を、データの読み出し／ラッチシーケンス終了後においても動作させることが想定されている。
【０１４３】
しかし、昇圧回路１または１’は、データの読み出し／ラッチシーケンス終了後に、非活性としても良い。
なお、昇圧回路１または１’を、データの読み出し／ラッチシーケンス終了後に非活性とするには、特に図示しないが、信号ＦEND を使用して、昇圧回路１または１’のリングオシレータ１１を、非活性にすれば良い。
【０１４４】
このような第７の実施形態によれば、データの読み出し／ラッチシーケンス終了後に、昇圧回路１または１’を非活性とするので、消費電力を低減できる、という利点を得ることができる。
【０１４５】
［第８の実施形態］
この第８の実施形態は、この発明が適用される半導体集積回路装置の一例に関する。
【０１４６】
図１５は、この発明を適用できるフラッシュＥＥＰＲＯＭの一構成例を示すブロック図、図１６はヒューズセル回路の一回路例を示す回路図である。
図１５に示すように、フラッシュＥＥＰＲＯＭチップ１００内には、メモリセルＭＣが行列状に集積されたメモリセルアレイ１０１が形成されている。
【０１４７】
メモリセルアレイ１０１に集積されたメモリセルＭＣはそれぞれ、浮遊ゲート、制御ゲート、ソースおよびドレインを有し、浮遊ゲートに電子を注入することで、そのしきい値電圧を変化させる不揮発性型である。この不揮発性型のメモリセルＭＣは、ヒューズセルＦＣ、および基準セルＲＥＦＣと同じものである。メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、そのドレインはビット線ＢＬに接続され、そのソースはソース線ＳＬに接続されている。
【０１４８】
アドレスバッファ１０２は、外部からのアドレス信号を受け、内部アドレス信号を発生する。アドレスバッファ１０２で発生された内部アドレス信号は、ローデコーダ（Ｒ／Ｄ）１０３、カラムデコーダ（Ｃ／Ｄ）１０４に供給される。
【０１４９】
ローデコーダ１０３は、内部アドレス信号にしたがって、ワード線ＷＬ（ロー）を選択する。
カラムデコーダ１０４は、内部アドレス信号にしたがって、ビット線ＢＬ（カラム）を選択する。
【０１５０】
カラムセレクタ１０５は、カラムデコーダ１０４の出力を受け、選択されたビット線ＢＬを、センスアンプ１０６、または書き込み回路１０７に電気的に接続する。
【０１５１】
センスアンプ１０６は、データ読み出し時に、選択されたメモリセルＭＣから、ビット線ＢＬを介して読み出されたデータを増幅する。
書き込み回路１０７は、データ書き込み時に、選択されたメモリセルＭＣに、ビット線ＢＬを介してデータを書き込む。
【０１５２】
Ｉ／Ｏバッファ１０８は、データ読み出し時に、センスアンプ１０６から出力された読み出しデータを、外部に出力する。また、データ書き込み時に、外部から入力された書き込みデータを、書き込み回路１０７に入力する。
【０１５３】
このようなフラッシュＥＥＰＲＯＭにおいて、ヒューズセル回路４は、メモリセルアレイ１０１内の不良カラム／ローを、予備のカラム／ローに置換する、いわゆるリダンダンシデータを記憶する回路に使用される。
【０１５４】
ヒューズセル回路４は、不良カラム／ローに対応した不良アドレスデータを記憶している。ヒューズセル回路４は、記憶した不良アドレスデータ（FUSE）を、不良アドレス判定回路１０９に対して出力する。ヒューズセル回路４の具体的な回路例を図１６に示す。上記実施形態では、ヒューズセルＦＣを１つのみ示した。しかし、実際には多くのデータを記憶するために、図１６に示すように、ヒューズセルＦＣは、複数設けられる。そして、これら複数のヒューズセルＦＣから一度にデータを読み出し、それぞれラッチ回路ＬＡＴにラッチするようになっている。ラッチ回路ＬＡＴは、装置が通常の動作をしている間、複数のデータFUSE（同図には、８ビットのデータFUSE１〜FUSE８を示す。）を出力し続ける。この第８の実施形態では、複数のラッチ回路ＬＡＴは、８ビットのデータFUSE１〜FUSE８を、不良アドレスデータとして出力する。
【０１５５】
不良アドレスデータは、不良アドレス判定回路１０９に供給される。不良アドレス判定回路１０９は、アドレスバッファ１０２からの内部アドレスと、不良アドレスデータと比較する。内部アドレスと、不良アドレスデータとが一致したら、不良アドレス判定回路１０９は、正規のローデコーダ（Ｒ／Ｄ）、もしくは正規のカラムデコーダ（Ｃ／Ｄ）に代えて、予備のローデコーダ（スペアＲ／Ｄ）、もしくは予備のカラムデコーダ（スペアＣ／Ｄ）を選択する。これにより、欠陥のあった正規のワード線、もしくは正規のビット線に代わって、予備のワード線、もしくは予備のビット線が選択されるようになり、欠陥のあったメモリセルアレイ１０１を持つチップを救済できる。
【０１５６】
この発明は、図１５に示すようなフラッシュＥＥＰＲＯＭに使用することができる。
なお、この発明は、図１５に示すフラッシュＥＥＰＲＯＭばかりでなく、リダンダンシ技術が用いられる、他の半導体メモリにも使用できることはもちろんである。
【０１５７】
また、ヒューズセル回路４には、リダンダンシデータばかりでなく、チップの仕様を切り換えるようなデータを記憶させることができる。チップの仕様を切り換えるデータの例を下記する。
【０１５８】
（Ａ） Ｉ／Ｏビット数を切り換えるデータ、
（Ｂ） 書き込み／消去禁止のブロックを指定するデータ、
（Ｃ） 外部パッドの位置をパッケージに対応させて切り換えるデータ、
（Ｄ） データ消去のブロックサイズを決めるトップ・ブート／ボトム・ブートを切り換えるデータ、
これらのようなデータを記憶させることができる。
【０１５９】
また、チップのテストに使用されていたビルトインテスト回路を、テスト終了後に使用禁止にするデータを記憶させることもできる。
このように、この発明に係る半導体集積回路装置が具備するヒューズセル回路４は、リダンダンシデータばかりでなく、上記のようなデータを記憶させることができる。
したがって、この発明は、半導体メモリに限らず、他の半導体集積回路装置、例えばマイクロプロセッサにも使用することができる。
【０１６０】
【発明の効果】
以上説明したように、この発明によれば、読み出し電圧とヒューズセルの記憶データに対応したしきい値電圧との差を、電源の電圧変動や温度変動に係わらずに大きく保てる半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体集積回路装置の回路図。
【図２】図２はこの発明の第１の実施形態に係る半導体集積回路装置の動作を示す波形
図。
【図３】図３は昇圧回路の一回路例を示す回路図。
【図４】図４はヒューズセル制御回路の一回路例を示す回路図。
【図５】図５はヒューズセル制御回路の一回路例を示す回路図。
【図６】図６（Ａ）は従来における読み出し電圧およびヒューズセルのしきい値電圧の
温度依存性を示す図、図６（Ｂ）はこの発明における読み出し電圧およびヒュー
ズセルのしきい値電圧の温度依存性を示す図。
【図７】図７はこの発明の第２の実施形態に係る半導体集積回路装置の回路図。
【図８】図８はこの発明の第４の実施形態に係る半導体集積回路装置の回路図。
【図９】図９はこの発明の第５の実施形態に係る半導体集積回路装置の回路図。
【図１０】図１０はこの発明の第５の実施形態に係る半導体集積回路装置の他の回路図。
【図１１】図１１はこの発明の第６の実施形態に係る半導体集積回路装置の回路図。
【図１２】図１２はこの発明の第６の実施形態に係る半導体集積回路装置の動作を示す波形図。
【図１３】図１３は昇圧回路の一回路例を示す回路図。
【図１４】図１４（Ａ）は参照電圧Ｖref と昇圧電圧ＶＤＤＰとの関係を示す図、図１４（Ｂ）は電圧ＶＯと昇圧電圧ＶＤＤＰとの関係を示す図。
【図１５】図１５はこの発明を適用できるフラッシュＥＥＰＲＯＭのブロック図。
【図１６】図１６はヒューズセル回路の一回路例を示す回路図。
【図１７】図１７は従来回路の回路図。
【図１８】図１８は従来回路の動作を示す波形図。
【符号の説明】
１、１’…昇圧回路、
２、２’、２''…電圧変換回路、
３…ヒューズセル制御回路、
４…ヒューズセル回路、
５、５’…参照電圧発生回路、
６…電流変換回路（カレントミラー回路）、
１１…リングオシレータ、
１２…チャージポンプ回路、
２１…ＶＤＤＰディテクタ、
２２、２２’、２２''…ＶＤＤＲレギュレータ、
２３…ＶＤＤＲディテクタ、
３１…フリップフロップ、
３２…パルス信号発生回路、
３３…遅延回路、
３４…パルス信号発生回路、
４１…読み出しデータが得られるノード、
５１、５１’…参照電圧出力段、
５２…ＶBIAS発生回路、
５３…入力段、
５４…参照電圧が得られるノード、
５５…バイアス電圧が得られるノード、
５６…定電流源、
５７…入力電圧が得られるノード、
６１…入力段、
６２…出力段、
７１…電流変換回路（カレントミラー回路）、
７２…入力段、
７３…出力段、
７４…入力段、
８１…検知電圧が得られるノード、
Ｐ１〜Ｐ６…ＰＭＯＳ、
ＮＩ１〜ＮＩ５…しきい値電圧がほぼ０ＶとされたＮＭＯＳ、
ＮＥ１〜ＮＥ９…ＮＭＯＳ、
ＭＣ…メモリセル、
ＦＣ…ヒューズセル、
ＲＥＦＣ…基準セル、
ＬＡＴ…ラッチ回路、
ＴＧ…接続回路、
INV.１〜INV.７…インバータ、
LS. １、LS. ２…レベルシフタ、
OP. １〜OP. ３…差動増幅器。
Claims (13)
- ヒューズセルを含むヒューズセル回路と、
前記ヒューズセルからデータを読み出すヒューズセル制御回路と、
外部電源を昇圧して昇圧電圧を発生させる昇圧回路と、
参照電圧を使用して、前記昇圧電圧を前記ヒューズセルからデータを読み出すときに使用される読み出し電圧に変換する電圧変換回路と、
前記参照電圧を、前記ヒューズセルと同一構造を有した素子のしきい値電圧を利用して発生させる参照電圧発生回路と
を具備することを特徴とする半導体集積回路装置。 - 前記電圧変換回路は、前記読み出し電圧が所定のレベルに達したとき、前記昇圧回路の昇圧動作を停止させるディテクタを含むことを特徴とする請求項１に記載の半導体集積回路装置。
- 前記昇圧回路は、前記ヒューズセルからのデータ読み出しが終了した後、非活性となることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記参照電圧のレベルを電流変換により他のレベルに変換する電流変換回路を、さらに具備することを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
- 前記電圧変換回路は、前記参照電圧の変動成分を含む電圧をゲートに受けて前記昇圧電圧を前記読み出し電圧にレギュレートするトランジスタを含むことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
- 前記参照電圧の変動成分を含む電圧は、
（Ａ）前記参照電圧と前記読み出し電圧との差を差動増幅した電圧
（Ｂ）前記参照電圧を電流変換した電圧
（Ｃ）前記参照電圧そのもの
上記（Ａ）〜（Ｃ）のいずれか一つであることを特徴とする請求項５に記載の半導体集積回路装置。 - 前記ヒューズセルと同一構造を有した素子のゲートと、そのドレインとの間に接続され、前記素子のドレイン電圧を一定にレギュレートするトランジスタを、さらに、具備することを特徴とする請求項１乃至請求項６いずれか一項に記載の半導体集積回路装置。
- バイアス電圧を発生するバイアス発生回路を、さらに具備し、
前記バイアス電圧は、前記トランジスタのゲートに供給されることを特徴とする請求項７に記載の半導体集積回路装置。 - 前記トランジスタのしきい値電圧はほぼ０Ｖであることを特徴とする請求項８に記載の半導体集積回路装置。
- 前記バイアス電圧の値は、前記素子のドレインに与える電圧の値と等しいことを特徴とする請求項９に記載の半導体集積回路装置。
- 前記ヒューズセル、及び前記ヒューズセルと同一構造を有した素子は、浮遊ゲートを持つ不揮発性メモリセルであることを特徴とする請求項１乃至請求項１０いずれか一項に記載の半導体集積回路装置。
- 前記不揮発性メモリセルのデータに対応したしきい値電圧の一つは、中性しきい値電圧であることを特徴とする請求項１１に記載の半導体集積回路装置。
- 前記読み出し電圧は、前記ヒューズセルのしきい値電圧の変動に併せて変動することを特徴とする請求項１乃至請求項１２いずれか一項に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25399598A JP3688899B2 (ja) | 1998-09-08 | 1998-09-08 | 半導体集積回路装置 |
| US09/391,153 US6108246A (en) | 1998-09-08 | 1999-09-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25399598A JP3688899B2 (ja) | 1998-09-08 | 1998-09-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091505A JP2000091505A (ja) | 2000-03-31 |
| JP3688899B2 true JP3688899B2 (ja) | 2005-08-31 |
Family
ID=17258809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25399598A Expired - Fee Related JP3688899B2 (ja) | 1998-09-08 | 1998-09-08 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6108246A (ja) |
| JP (1) | JP3688899B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2792761B1 (fr) * | 1999-04-21 | 2003-05-23 | St Microelectronics Sa | Dispositif de programmation d'une memoire non volatile electriquement programmable |
| JP2001160294A (ja) * | 1999-11-30 | 2001-06-12 | Sharp Corp | 半導体記憶装置 |
| US6252806B1 (en) * | 2000-05-26 | 2001-06-26 | International Business Machines Corporation | Multi-generator, partial array Vt tracking system to improve array retention time |
| JP4093705B2 (ja) * | 2000-06-30 | 2008-06-04 | 富士通株式会社 | 半導体集積回路 |
| US6320809B1 (en) * | 2000-07-05 | 2001-11-20 | Micron Technology, Inc. | Low voltage level power-up detection circuit |
| JP2002133895A (ja) * | 2000-08-17 | 2002-05-10 | Toshiba Corp | アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法 |
| US6426910B1 (en) | 2000-08-30 | 2002-07-30 | Micron Technology, Inc. | Enhanced fuse configurations for low-voltage flash memories |
| JP2002074979A (ja) * | 2000-08-31 | 2002-03-15 | Mitsubishi Electric Corp | プログラム回路およびそれを用いた半導体記憶装置 |
| KR100525913B1 (ko) * | 2000-12-29 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 포스트 프로그램 검증 회로 |
| US6421282B1 (en) * | 2001-03-14 | 2002-07-16 | Micron Technology, Inc. | Cascade-booted programming voltage circuit |
| KR100463201B1 (ko) * | 2002-05-28 | 2004-12-23 | 삼성전자주식회사 | 파워 검출 회로, 이를 이용한 플래시 메모리 장치, 그 플래시 메모리 장치의 파워-온 독출 신호 발생 방법 및 플래시 메모리 장치의 안정적인 파워-온 독출 방법 |
| JP2004062924A (ja) * | 2002-07-25 | 2004-02-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその初期化方法 |
| US6868024B2 (en) * | 2002-12-26 | 2005-03-15 | Micron Technology, Inc. | Low voltage sense amplifier for operation under a reduced bit line bias voltage |
| ITMI20031924A1 (it) * | 2003-10-07 | 2005-04-08 | Atmel Corp | Convertitore da digitale ad analogico ad alta precisione con consumo di energia ottimizzato. |
| JP2005176513A (ja) * | 2003-12-11 | 2005-06-30 | Sanyo Electric Co Ltd | 電源回路 |
| US20050247995A1 (en) * | 2004-05-06 | 2005-11-10 | Pitts Robert L | Metal contact fuse element |
| JP2006331497A (ja) * | 2005-05-24 | 2006-12-07 | Denso Corp | 半導体装置 |
| JP2007004887A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体記憶装置 |
| JP4693520B2 (ja) * | 2005-06-29 | 2011-06-01 | 株式会社東芝 | 半導体集積回路装置 |
| JP4761959B2 (ja) | 2005-12-26 | 2011-08-31 | 株式会社東芝 | 半導体集積回路装置 |
| JP4822895B2 (ja) * | 2006-03-24 | 2011-11-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4946260B2 (ja) * | 2006-08-16 | 2012-06-06 | 富士通セミコンダクター株式会社 | アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 |
| JP4818024B2 (ja) * | 2006-08-23 | 2011-11-16 | 株式会社東芝 | 半導体記憶装置 |
| US7545665B2 (en) * | 2006-09-06 | 2009-06-09 | Glacier Microelectronics, Inc. | High yielding, voltage, temperature, and process insensitive lateral poly fuse memory |
| US7573762B2 (en) * | 2007-06-06 | 2009-08-11 | Freescale Semiconductor, Inc. | One time programmable element system in an integrated circuit |
| US7781908B2 (en) * | 2007-07-19 | 2010-08-24 | Igo, Inc. | Output power port management control |
| KR101062775B1 (ko) * | 2009-12-28 | 2011-09-06 | 주식회사 하이닉스반도체 | 퓨즈 회로 및 그 제어 방법 |
| KR101878903B1 (ko) * | 2012-03-30 | 2018-07-16 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동 방법 |
| KR20150144147A (ko) * | 2014-06-16 | 2015-12-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 동작방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116084A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| US5579256A (en) * | 1988-11-01 | 1996-11-26 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| JPH0620494A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | 半導体記憶装置 |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| DE69529367T2 (de) * | 1994-08-19 | 2004-01-22 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung |
-
1998
- 1998-09-08 JP JP25399598A patent/JP3688899B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-08 US US09/391,153 patent/US6108246A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091505A (ja) | 2000-03-31 |
| US6108246A (en) | 2000-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040427 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050609 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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