KR101502676B1 - 어레이 기판, 그 제조방법 및 디스플레이 장치 - Google Patents

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Abstract

본 발명은 디스플레이 장치, 어레이 기판 및 이의 제조방법에 관한 것이다. 어레이 기판은 기판, 및 기판상에 형성되는 박막 트랜지스터 및 픽셀 전극을 포함한다. 박막 트랜지스터는 게이트 전극, 게이트 절연층, 활성층, 및 소스 및 드레인 전극들을 포함하고, 패시베이션층으로 피복되며, 박막 트랜지스터의 활성층은 산화물 반도체로 이루어지고, 패시베이션층은 무기 절연 박막 또는 유기 절연 박막중 적어도 하나의 층을 포함한다. 이러한 어레이 기판을 이용하면, 산화물 반도체는 수소 함유기에 의한 영향을 효과적으로 회피할 수 있어, 전체 TFT 장치의 안정성이 크게 향상되고, 최종 제품의 수율이 증가된다.

Description

어레이 기판, 그 제조방법 및 디스플레이 장치{ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE}
본 발명의 실시예들은 어레이 기판, 그 제조방법 및 디스플레이 장치에 관한 것이다.
산화물 박막 트랜지스터는 활성층들에 금속 산화물 반도체를 채용하는 박막 트랜지스터(thin film transistor, TFT)의 일종으로, 초박 프로파일(ultrathin profile), 저전력 소모 등의 이점들을 갖는다. TFT는 액정 디스플레이 패널을 제조하는데 유용할 뿐만 아니라 차세대 유기 발광 다이오드(organic light-emitting diode, OLED) 디스플레이 패널에 사용될 수 있다.
도 1 및 도 2a 내지 2m을 참조하여, 종래의 산화물 TFT 어레이 기판을 제조하는 방법이 아래에서 설명될 것이다.
도 1은 종래의 산화물 TFT 어레이 기판을 제조하는 방법을 설명하는 플로우차트이고, 도 2a 내지 도 2m은 산화물 TFT 어레이 기판을 제조하는 과정의 단면도이다.
S101', 게이트 금속 박막이 기판상에 형성된다.
도 2a에 도시된 바와 같이, 게이트 금속 박막(13)이 기판(12)상에 형성된다. TFT의 제조 동안, 게이트 금속 박막들은 일반적으로 마그네트론 스터퍼링에 의해 제조되고, 이들에 대한 재료는 상이한 장치 구조 및 프로세스 요건에 따라 선택될 수 있다. 기판(12)은 유리 기판, 석영 기판 또는 무기 재료의 다른 투명 기판일 수 있거나, 또는 유기 유연성 재료를 이용하여 형성되는 투명 기판일 수도 있다.
S102', 게이트 금속 박막이 패터닝되어 게이트 라인 및 게이트 전극이 형성된다.
도 2b에 도시된 바와 같이, 습식 에칭에 의해, 게이트 금속 박막(13)이 패터닝되어 게이트 라인(도시하지 않음), 게이트 전극(13a) 및 공통 전극 라인(13b)이 획득된다. 특정 디자인에 있어서 공통 전극 라인이 형성되지 않을 수도 있다.
S103', 게이트 절연층이 게이트 전극상에 형성된다.
도 2c에 도시된 바와 같이, 게이트 전극의 패터닝 후, 게이트 패턴이 형성된 기판상에 예비세정 프로세스(막 형성전의 세정), PECVD(plasma enhanced chemical vapor deposition) 등을 통해 게이트 절연층(14)이 형성된다.
S104', 산화물 반도체 박막이 형성된다.
도 2d에 도시된 바와 같이, 산화물 반도체 박막(15)이 형성된다. 산화물 TFT의 제조에 있어서 매우 중요한 단계는 산화물 반도체 박막의 제조이다. 현재 광범위하게 사용되는 산화물 반도체는 IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), IZO(indium zinc oxide) 등 및 이들 재료들과 관련하여 다른 화학양론으로 이루어지는 조성물을 포함한다. 주 제조 방법들은 마그네트론 스퍼터링 증착(magnetron sputtering deposition), 용액법(solution method) 등을 포함한다.
S105', 산화물 반도체 박막이 패터닝되어 산화물 TFT의 활성층이 형성된다.
도 2e에 도시된 바와 같이, 산화물 반도체 박막이 패터닝되어 활성층(15a)의 패턴이 획득된다. 활성층 산화물 반도체의 패터닝에 대한 2가지 주요 에칭 프로세스가 있는데, 하나는 습식 에칭 프로세스이고, 나머지는 건식 에칭 프로세스이다. 그러나, 사용하는 방법을 달리하면, 그 방법에 따라 산화물 반도체 층에 상이한 손상을 초래할 것이다.
S106', 에칭 스톱층의 박막이 형성되고 패터닝된다.
도 2f에 도시된 바와 같이, 후속되는 데이터 라인의 패터닝 중에 산화물 반도체로부터 형성되는 활성층의 손상을 감소시키기 위해 에층 스톱층(ESL)의 박막(16)이 형성된다. 에칭 스톱층의 박막이 형성된 후, 도 2g에 도시된 바와 같이, 패터닝이 수행되어 에칭 스톱층(16a)이 형성된다.
S107', 소스-드레인 금속층이 형성되고 패터닝되어 소스 전극, 드레인 전극 및 데이터 라인이 형성된다.
도 2h에 도시된 바와 같이, LCD의 제조 프로세스 동안, 우선, 소스-드레인 금속층(17)이 증착되고, 그 후 습식 에칭에 의해 패터닝되고, 다음으로 소스 전극(17b), 드레인 전극(17a, 도 2i에 도시됨), 및 소스 전극(17b)과 일체형으로 형성되는 데이터 라인(도시하지 않음)이 형성된다.
OLED의 제조 프로세스 동안, 본 단계에서 소스-드레인 금속층이 패터닝된 후에, 소스 전극, 드레인 전극, 및 소스 전극과 일체형으로 형성되거나 또는 소스 전극에 접속되는 전원 공급 라인이 형성된다.
S108', 패시베이션층이 형성되고, 비아-홀 에칭이 패시베이션층 상에 수행된다.
도 2j에 도시된 바와 같이, 데이터 라인 또는 전원 공급 라인의 패터닝 후, 패시베이션층(18)이 전체 평면상에 형성된다. 패시베이션층의 형성 후, 비아-홀 에칭이 수행되어, 도 2k에 도시된 바와 같이, 드레인 전극(17a)을 픽셀 전극에 접속시키기 위한 비아-홀(19b)이 형성된다. 더욱이, 에칭 동안, 비아 홀이 소스 전극(17b) 상에도 형성되어, 소스 전극(17b)이 소스 전극(17b)과는 다른 층상에 형성되는 데이터 라인 또는 전원 공급 라인과 같은 신호 접속 단자와 접속될 수도 있다.
S109', 픽셀 전극층이 증착되고 패터닝된다.
도 2l에 도시된 바와 같이, 비아 홀의 형성 후, ITO(indium tin oxide) 재료가 현재 광범위하게 이용되고 있는 픽셀 전극층(20)이 형성되고, 습식 에칭에 의해 패터닝되어, 도 2m에 도시된 바와 같이, 픽셀 전극(20a) 및 접촉 전극(20b, contact electrode)이 형성된다.
어레이 기판의 전술한 제조 프로세스 동안, OH- 및 H+와 같은 수소 함유기가 패시베이션층으로 도핑되는 것을 회피하는 것은 불가능하거나 수소 성분이 패시베이션층의 제조 공정에서 흡수된다. 이 수소 함유기는 장치의 제조 및 장치의 작동상태에서 쉽게 파괴되고, 시간의 경과 및 환경변화에 따라 아마도 산화물 반도체층으로 확산될 것이다. OH-, H2O, H+ 등의 확산 물질은 장치의 안정성에 불리한 영향을 미치고, 산화물 박막 트랜지스터 장치의 임계 전압(Vth)에 비교적 높은 드리프트(drift)가 발생하고, 심지어 제품의 오작동(malfunction)이 발생할 수 있다.
본 발명의 실시예에 따르면, 도핑된 수소기가 장치의 안정성을 파괴하고 제품의 수율에 악영향을 주는 종래의 어레이 기판에서의 문제점들을 극복하기 위한 어레이 기판, 그 제조방법 및 디스플레이 장치가 제공된다.
본 발명의 일 양태에 있어서, 기판; 및 기판상에 형성되는 박막 트랜지스터 및 픽셀 전극을 포함하는 어레이 기판이 제공하는데, 박막 트랜지스터는 게이트 전극, 게이트 절연층, 활성층, 및 소스 및 드레인 전극들을 포함하고, 패시베이션층과 중첩되며, 박막 트랜지스터의 활성층은 산화물 반도체의 활성층이고, 패시베이션층은 무기 절연 박막 또는 유기 절연 박막 중 적어도 하나의 층을 포함한다.
어레이 기판에 대해서는, 예를 들어 패시베이션층은 제1 패시베이션층을 포함하는 단일층이고, 제1 패시베이션층은 무기 절연층 또는 유기 절연층일 수 있다. 무기 절연층은 실리콘 산화물 박막, 실리콘 질화물 박막, 실리콘 산화질화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막 또는 네오듐 산화물 박막을 포함하고, 유기 절연층은 수지 절연층 또는 아크릴 절연층을 포함한다.
예를 들면, 제1 패시베이션층이 무기 절연층인 경우, 두께는 50㎚~500㎚이고, 제1 패시베이션층이 유기 절연층인 경우, 두께는 0.5㎛~2.5㎛이다.
예를 들면, 제1 패시베이션층은 어닐링 공정을 거친 패시베이션층이다.
어레이 기판에 대해서는, 예를 들어 패시베이션층은 소스-드레인 전극층에 인접한 제1 패시베이션층과 제2 패시베이션층을 포함한다. 제1 패시베이션층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 이트륨 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 실리콘 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제2 패시베이션층은 제2 무기 절연층 또는 제1 유기 절연층이다. 제2 무기 절연층은 실리콘 질화물 박막, 이트륨 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막 또는 네오듐 산화물 박막을 포함할 수 있다. 제1 유기 절연층은 수지 절연막 또는 아크릴 절연막을 포함할 수 있다.
예를 들면, 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다.
예를 들면, 제2 패시베이션층이 무기 절연층인 경우, 제2 패시베이션층의 두께는 50㎚~500㎚일 수 있다.
예를 들면, 제2 패시베이션층이 유기 절연층인 경우, 제2 패시베이션층의 두께는 0.5㎛~2.5㎛이다.
예를 들면, 제1 패시베이션층 및 상기 제2 패시베이션층 각각은 어닐링 공정을 거친 패시베이션층이다.
어레이 기판에 대해서는, 예를 들어 패시베이션층은 연속적으로 배치되는 제1 패시베이션층, 제2 패시베이션층 및 제3 패시베이션층을 포함하는 삼중층 구조를 갖는다. 제1 패시베이션층은 박막 트랜지스터에 인접한다. 제1 패시베이션층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막 또는 네오듐 산화물 박막을 포함하는 제1 무기 절연층이다. 제2 패시베이션층은 제2 무기 절연층 또는 제1 유기 절연층이다. 제2 무기 절연층은 실리콘 산화질화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함한다. 제1 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함한다. 제3 패시베이션층은 제3 무기 절연층 또는 제2 유기 절연층이다. 제3 무기 절연층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함한다. 제2 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함한다.
예를 들면, 제1 패시베이션층의 두께는 50㎚~600㎚이다. 제2 패시베이션층이 무기 절연층인 경우, 제2 패시베이션층의 두께는 50㎚~650㎚이고, 제2 패시베이션층이 유기 절연층인 경우, 제2 패시베이션층의 두께는 0.5㎛~2.5㎛이다. 제3 패시베이션층이 무기 절연층인 경우, 제3 패시베이션층의 두께는 50㎚~500㎚이고, 제3 패시베이션층이 유기 절연층인 경우, 제3 패시베이션층의 두께는 0.5㎛~2.5㎛이다.
상기 어레이 기판에 대해서는, 예를 들어 패시베이션층은 연속적으로 제공되는 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층 및 제4 패시베이션층을 포함하는 사중층 구조로 이루어진다. 제1 패시베이션층은 박막 트랜지스터에 인접하고, 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제2 패시베이션층은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제2 무기 절연층이다. 제3 패시베이션층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제3 무기 절연층이다. 제4 패시베이션층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있는 제1 유기 절연층이다.
예를 들면, 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다. 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다. 제3 패시베이션층의 두께는 50㎚~500㎚일 수 있다. 제4 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다.
어레이 기판에 대해서는, 예를 들어 패시베이션층은 연속적으로 제공되는 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층, 제4 패시베이션층 및 제5 패시베이션층을 포함하는 오중층 구조로 이루어진다. 제1 패시베이션층은 소스-드레인 전극층에 인접하고, 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제2 패시베이션층은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제2 무기 절연층이다. 제3 패시베이션층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제3 무기 절연층이다. 제4 패시베이션층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있는 제1 유기 절연층이다. 제5 패시베이션층은 실리콘 산화질화물 박막, 실리콘 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제4 무기 절연층이다.
예를 들면, 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다. 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다. 제3 패시베이션층의 두께는 50㎚~500㎚일 수 있다. 제4 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다. 제5 패시베이션층의 두께는 20㎚~450㎚일 수 있다.
어레이 기판에 대해서는, 예를 들어 게이트 절연층은 활성층과 게이트 전극 사이에 위치하고, 게이트 절연층은 무기 절연 박막의 적어도 하나의 층을 포함한다.
예를 들면, 게이트 절연층은 단일층 구조를 가지며, 실리콘 산화물 박막, 이트륨 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 이트륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막일 수 있다.
예를 들면, 제1 게이트 절연층은 어닐링 공정을 거친 절연막이다.
예를 들면, 제1 게이트 절연층의 두께는 50㎚~500㎚일 수 있다.
예를 들면, 게이트 절연층은 게이트 전극에 인접한 제1 게이트 절연층 및 활성층에 인접한 제2 게이트 절연층을 포함한다. 제1 게이트 절연층은 알루미늄 산화질화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 이트륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막이다. 제2 게이트 절연층은 실리콘 산화물 박막, 이트륨 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 이트륨 산화질화물 박막 또는 네오듐 산화질화물 박막이다.
예를 들면, 제1 게이트 절연층은 어닐링 공정을 거친 절연층이고, 제2 게이트 절연층은 어닐링 공정을 거친 절연층이다.
예를 들면, 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있고, 제2 게이트 절연층의 두께는 50㎚~650㎚일 수 있다.
예를 들면, 게이트 절연층은 게이트 전극에 인접한 제1 게이트 절연층, 제2 게이트 절연층 및 활성층에 인접한 제3 게이트 절연층을 포함하는 삼중층 구조를 포함한다. 제2 게이트 절연층은 제1 게이트 절연층과 제3 게이트 절연층 사이에 위치한다. 제1 게이트 절연층은 알루미늄 산화질화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 이트륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막이다. 제2 게이트 절연층은 알루미늄 산화질화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 이트륨 산화질화물 박막 또는 네오듐 산화질화물 박막이다. 제3 게이트 절연층은 실리콘 산화물 박막, 이트륨 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 이트륨 산화질화물 박막 또는 네오듐 산화질화물 박막이다.
예를 들면, 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있다. 제2 게이트 절연층의 두께는 50㎚~650㎚일 수 있다. 제3 게이트 절연층의 두께는 20㎚~600㎚일 수 있다.
예를 들면, 게이트 전극 및/또는 소스 및 드레인 전극들은 구리 또는 구리 합금의 전극들이다.
본 발명의 다른 양태에 있어서, 어레이 기판을 제조하는 방법이 제공되고, 상기 방법은 패시베이션층을 제조하는 단계를 포함하고, 패시베이션층은 무기 절연 박막 또는 유기 절연 박막 중 적어도 하나의 층을 포함한다.
어레이 기판을 제조하는 방법에 대해서는, 예를 들어 패시베이션층은 제1 패시베이션층을 포함하는 단일층으로 이루어진다. 패시베이션층은:
단계 S11, 무기 절연 재료 및 유기 절연 재료로 제1 패시베이션층을 형성하는 단계; 및
단계 S12, 제1 패시베이션층에 어닐링 공정을 수행하는 단계에 의해 제조될 수 있다.
예를 들면, 어닐링 공정에서는, 질소 가스 또는 공기를 가진 어닐링 챔버가 PECVD 장치에 통합되어, 탈수소 공정이 제1 패시베이션층에 수행될 수 있고, 어닐링 챔버에서의 온도가 200℃~350℃일 수 있으며, 어닐링 시간 주기는 15분~90분일 수 있다.
어레이 기판을 제조하는 방법에 대해서는, 예를 들어 패시베이션층은 소스-드레인 전극층에 인접한 제1 패시베이션층 및 제2 패시베이션층을 포함하는 이중 층 구조로 이루어진다. 패시베이션층은:
단계 S21, 무기 절연 재료로 제1 패시베이션층을 형성하는 단계;
단계 S22, 어닐링 공정을 제1 패시베이션층에 수행하는 단계;
단계 S23, 무기 절연 재료 및 유기 절연 재료로 제2 패시베이션층을 형성하는 단계; 및
단계 S24, 제2 패시베이션층에 어닐링 공정을 수행하는 단계에 의해 제조될 수 있다.
예를 들면, 어닐링 공정에서는, 질소 가스 또는 공기를 가진 어닐링 챔버가 PECVD 장치에 포함되고, 탈수소 공정이 제1 패시베이션층 상에 수행될 수 있고, 어닐링 챔버에서의 온도가 200℃~350℃일 수 있으며, 어닐링 시간 주기가 15분~90분일 수 있다.
어레이 기판을 제조하는 방법에 대해서는, 예를 들어 패시베이션층은 연속적으로 배치되는 제1 패시베이션층, 제2 패시베이션층 및 제3 패시베이션층을 포함하는 삼중층 구조로 이루어지고, 제1 패시베이션층은 박막 트랜지스터에 인접한다. 패시베이션층은:
단계 S31, 무기 절연 재료로 제1 패시베이션층을 형성하는 단계;
단계 S32, 무기 절연 재료 및 유기 절연 재료로 제2 패시베이션층을 형성하는 단계; 및
단계 S33, 무기 절연 재료 및 유기 절연 재료로 제3 패시베이션층을 형성하는 단계에 의해 제조될 수 있다.
어레이 기판을 제조하는 방법에 대해서는, 예를 들어 패시베이션층은 연속적으로 제공되는 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층 및 제4 패시베이션층을 포함하는 사중층 구조로 이루어진다. 제1 패시베이션층은 박막 트랜지스터에 인접한다. 패시베이션층은:
단계 S41, 무기 절연 재료로 제1 패시베이션층을 형성하는 단계;
단계 S42, 무기 절연 재료로 제2 패시베이션층을 형성하는 단계;
단계 S43, 무기 절연 재료로 제3 패시베이션층을 형성하는 단계; 및
단계 S44, 유기 절연 재료로 제4 패시베이션층을 형성하는 단계에 의해 제조될 수 있다.
어레이 기판을 제조하는 방법에 대해서는, 예를 들어, 패시베이션층은 연속적으로 제공되는 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층, 제4 패시베이션층 및 제5 패시베이션층을 포함하는 오중층 구조로 이루어진다. 제1 패시베이션층은 소스-드레인 전극층에 인접한다. 패시베이션층은:
단계 S51, 무기 절연 재료로 제1 패시베이션층을 형성하는 단계;
단계 S52, 무기 절연 재료로 제2 패시베이션층을 형성하는 단계;
단계 S53, 무기 절연 재료로 제3 패시베이션층을 형성하는 단계;
단계 S54, 유기 절연 재료로 제4 패시베이션층을 형성하는 단계; 및
단계 S55, 무기 절연 재료로 제5 패시베이션층을 형성하는 단계에 의해 제조될 수 있다.
본 발명의 또 다른 측면에 있어서, 전술한 어레이 기판을 포함하는 디스플레이 장치가 제공된다.
본 발명의 실시예들에서 제공되는 어레이 기판, 그 제조방법 및 디스플레이 장치에 따르면, 어레이 기판에서의 게이트 절연층 및 패시베이션층은 어닐링 공정과 조합하여 층상 구조를 이용하여 제조된다. 층상 구조를 이용함으로써 패시베이션층 및 외부 분위기에서의 수소 함유기가 큰 폭으로 감소할 수 있어, 수소 함유기가 산화물 반도체에 미치는 영향을 효과적으로 방지할 수 있다. 따라서, 전체 TFT 장치의 안정성이 크게 향상되고 최종 제품의 수율이 증가한다.
본 발명의 실시예들의 기술적 해결방안을 명확하게 설명하기 위하여, 이하에 실시예들의 도면들을 간단히 설명할 것이며, 이하에 설명된 도면들은 단지 본 발명의 실시예들에 관련되어 있을 뿐이며 본 발명의 제한하는 것은 아니다.
도 1은 종래의 산화물 박막 트랜지스터 어레이 기판의 제조방법을 도시한 플로우차트.
도 2a 내지 2m은 종래의 산화물 박막 트랜지스터의 각 제조공정을 도시한 제1 내지 제13 개략도.
도 3은 본 발명의 제1 실시예에 따른 어레이 기판을 도시한 구조도.
도 4는 본 발명의 제1 실시예에 따른 어레이 기판의 제조방법을 도시한 플로우차트.
도 5는 본 발명의 제3 실시예에 따른 어레이 기판을 도시한 구조도.
도 6은 본 발명의 제3 실시예에 따른 어레이 기판을 도시한 다른 구조도.
도 7은 본 발명의 제3 실시예에 따른 어레이 기판의 제조방법을 도시한 플로우차트.
도 8은 본 발명의 제5 실시예에 따른 어레이 기판을 도시한 구조도.
도 9는 본 발명의 제5 실시예에 따른 어레이 기판의 제조방법을 도시한 플로우차트.
도 10은 본 발명의 제7 실시예에 따른 어레이 기판을 도시한 구조도.
도 11은 본 발명의 제7 실시예에 따른 어레이 기판의 제조방법을 도시한 플로우차트.
도 12는 본 발명의 제9 실시예에 따른 어레이 기판을 도시한 구조도.
도 13은 본 발명의 제9 실시예에 따른 어레이 기판의 제조방법을 도시한 플로우차트.
본 발명의 실시예들의 목적, 기술적 세부사항 및 장점들이 명확해지도록 하기 위해, 실시예의 기술적 해법들이 본 발명의 실시예들에 관한 도면들과 연계하여 명확하고 충분히 이해 가능한 방식으로 설명될 것이다. 설명된 실시예들은 본 발명의 일부일 뿐이며 발명의 실시예 전체에 해당하는 것이 아님은 자명하다. 여기서 설명된 실시예들에 기초하여, 당업자가 어떠한 창의적인 작업을 하지 않고도 획득한 다른 실시예(들)는 본 발명의 보호범위에 속해야 한다.
별도의 정의가 없으면, 여기서 사용된 모든 기술적 및 과학적 용어들은 본 발명이 속하는 기술분야의 당업자가 일반적으로 이해하는 바와 동일한 의미를 가져야 한다. 발명에 대한 본 출원의 상세한 설명 및 특허청구범위에 사용되는 용어들 "제1", "제2" 등은 어떤 순서, 양 또는 중요성을 나타내기 위한 것이 아니라 다양한 구성요소들을 구별하기 위한 것으로 의도된다. 또한, 하나의("a", "an"), 그("the") 등의 용어들은 양을 제한하기 위한 것이 아니라 적어도 하나의 존재를 나타내기 위한 것으로 의도된다. "포함하다(comprises)", "포함하는(comprising)", "구비하다(includes)", "구비하는(including)" 등의 용어들은 다른 부재들 또는 대상들을 제외하는 것이 아니라, 이들 용어들 전에 명시된 부재들 및 대상들이 이들 용어들 이후에 열거된 부재들 또는 대상들 및 이들의 등가물들을 포함하는 것을 명시하기 위한 것으로 의도된다. "접속하다(connect)", "접속된(connected)" 등의 문구들은 물리적 접속 또는 기계적 접속을 정의하는 것이 아니라, 직접적으로 또는 간접적으로 전기적 접속을 포함할 수 있는 것으로 의도된다. "상(on)", "하(under)", "우(right)", "좌(left)" 등은 단순히 상대적인 위치 관계를 나타내기 위해 사용되며, 설명되는 대상의 위치가 변경되는 경우, 상대적 위치 관계도 이에 따라 변경될 수 있다.
이하에 기재되는 실시예들 및 대응하는 첨부 도면들에 있어서, TN(twisted nematic) 모드 LCD의 어레이 기판들이 본 발명에 의해 제공되는 향상된 기술적 해법을 소개하기 위한 예로서 설명되나, 본 발명은 이에 한정되지 않는다.
본 발명의 실시예들에 따른 어레이 기판은, 예를 들어 복수의 게이트 라인 및 복수의 데이터 라인을 포함하고, 이들 게이트 라인 및 데이터 라인은 서로 교차하여 어레이로 배열된 픽셀 유닛들을 정의하고, 각 픽셀 유닛은 스위치 소자로 작용하는 박막 트랜지스터와 픽셀전극을 포함할 수 있다. 예를 들면, 각 픽셀 유닛의 박막 트랜지스터에 있어서, 박막 트랜지스터의 게이트 전극은 대응하는 게이트 라인에 전기적으로 접속되거나 또는 일체형으로 형성되고, 박막 트랜지스터의 소스 전극은 대응하는 데이터 라인에 전기적으로 접속되거나 또는 일체형으로 형성되며, 박막 트랜지스터의 드레인 전극은 대응하는 픽셀 전극에 전기적으로 접속되거나 또는 일체형으로 형성된다. 이하에서는 단일 픽셀 유닛 또는 복수의 픽셀 유닛에 관하여 설명되지만, 다른 픽셀 유닛들이 동일한 방식으로 형성될 수도 있다.
제1 실시예
도 3에 도시된 바와 같이, 본 실시예에서 제공되는 어레이 기판은 박막 트랜지스터에 대한 게이트층이 저면에 위치하는(즉, 바텀-게이트 타입, bottom-gate type) 어레이 기판 구조를 갖는다. 어레이 기판은 기판(401)상에 위치하는 게이트 전극(402), 게이트 전극(402) 위에 각각 위치하는 게이트 절연층(403), 활성층(404), 소스-드레인 전극층(406), 픽셀 전극층(412) 및 패시베이션층을 포함한다. 게이트 절연층(403)은 게이트 전극(402)과 활성층(404) 사이에 위치하고, 패시베이션층은 소스-드레인 전극층(406)과 픽셀 전극층(412) 사이에 위치한다. 소스-드레인 전극층(406)은 패터닝된 소스 전극, 드레인 전극 및 데이터 라인(또는 전원 공급 라인)을 포함한다. 패시베이션층이 소스-드레인 전극(406)과 픽셀 전극층(412) 사이에 위치함으로써, 패시베이션층에서의 수소 성분 및 수소 복합물과, 외부 분위기에 존재하는 수소 성분 및 수소 복합물이 소스 전극과 드레인 전극 사이의 채널 구조를 통해 산화물 반도체 활성층으로 쉽게 침투된다. 이는 산화물 반도체의 특성에 일부 부정적인 영향을 초래할 수 있고, 결국 전체 장치의 성능에 영향을 미친다. 따라서, 본 실시예에 있어서, 패시베이션층의 구조, 물질 및 제조공정을 최적화하여, 패시베이션층에서의 수소 성분 및 수소 복합물과 외부 분위기로부터의 수소 성분 및 수소 복합물에 의해 전체 장치에 미치는 영향이 크게 감소되고, 또한 전체 장치의 안전성과 안정성이 향상된다.
활성층(404)은 산화물 반도체이고, 게이트 전극 및/또는 소스 및 드레인 전극은 Cu, Cu 합금, 또는 알루미늄, 크롬, 몰리브덴, 티타늄, 네오듐 및 망간 중 어느 하나이거나, 전술한 금속들의 합금 및 전술한 금속들의 적층 구조(stacked structure)로 형성된다. 소스 및 드레인 전극은 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함한다.
본 실시예에 있어서, 패시베이션층은 제1 패시베이션층(407)을 포함하는 단일 층 구조로 이루어진다. 제1 패시베이션층(407)은 실리콘 산화물 박막, 실리콘 질화물 박막, 실리콘 산화질화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 무기 절연 재료의 다른 박막층을 포함하는 무기 절연층일 수 있다. 무기 절연 재료로 형성되는 제1 패시베이션층(407)의 두께는 50㎚~500㎚일 수 있다.
제1 패시베이션층(407)의 두께가 50㎚~500㎚의 범위 내에 있는 경우, 제1 패시베이션층의 제조가 보다 단시간에 완성되고, 즉 생산 효율이 보장되고, 반면에 산화물 반도체가 수소 함유기에 의한 영향으로부터 효과적으로 회피하는 것을 보장할 수 있다. 만약 제1 패시베이션층(407)의 두께가 너무 얇으면, 산화물 반도체가 수소 함유기에 의한 영향으로부터 회피하는 기능을 수행할 수 없고, 제1 패시베이션층의 두께가 너무 두꺼우면, 보다 긴 소요시간(tact time)이 요구되어 생산 효율의 감소를 초래한다.
더욱이, 제1 패시베이션층(407)은 수지 절연막, 아크릴 절연막 또는 유기 절연 재료를 이용하는 다른 막층을 포함하는 유기 절연층일 수도 있다. 유기 절연 재료로 형성되는 제1 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다.
제1 패시베이션층(407)의 두께가 0.5㎛~2.5㎛의 범위 내에 있는 경우, 제1 패시베이션층의 제조가 보다 단시간에 완성되고, 즉 생산 효율이 보장되고, 반면에 수소 함유기에 의해 산화물 반도체 상에 초래되는 영향을 효과적으로 회피하는 것을 보장할 수 있다. 만약 제1 패시베이션층(407)의 두께가 너무 얇으면, 산화물 반도체가 수소 함유기에 의한 영향으로부터 회피하는 작용을 수행할 수 없고, 만약 제1 패시베이션층의 두께가 너무 두꺼우면, 보다 긴 소요시간이 요구되어 생산 효율의 감소를 초래한다.
장치의 보다 양호한 특성을 보장하기 위해, 본 실시예에 있어서, 어닐링 공정이 제1 패시베이션층(407)에 수행(즉, 제1 패시베이션층(407)은 어닐링 공정을 거친 패시베이션층임)될 수 있어, 패시베이션층의 수소 성분 및 수소 복합물에 의해 산화물 반도체 특성에 초래되는 역효과가 감소할 수 있고, 따라서 장치의 안정성을 향상시키는 효과가 달성된다.
본 실시예에 있어서, 제1 패시베이션층(407)에 대해서는 실리콘 산화물 박막, 실리콘 질화물 박막, 실리콘 산화질화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막 또는 네오듐 산화물 박막, 또한 그 이외에도 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다. 대안적으로, 수지 절연막 또는 아크릴 절연막 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 유기 절연 재료로 형성되는 박막이 사용될 수도 있다.
실제로, 무기 재료들이 보다 저가이고, 보다 긴 사용 수명을 가지기 때문에, 플렉시블(Flexible) 특성이 장치에 대한 요건으로 고려되지 않는다면, 패시베이션층은 무기 재료를 이용하여 제조될 수 있다. 유기 재료들은 보다 양호한 플렉시블 특성을 가지기 때문에, 처리되는 장치에 플렉시블에 관한 인자를 강조할 필요가 있으면, 패시베이션층은 유기 재료를 이용하여 제조될 수 있다.
본 실시예에서의 게이트 절연층(403)의 구조는 단일층, 이중층 또는 삼중층일 수 있다. 게이트 절연층이 단일층 구조를 채택하는 경우, 게이트 절연층은 제1 게이트 절연층으로 칭한다. 제1 게이트 절연층은 실리콘 산화물 박막, 실리콘 질화물 박막, 실리콘 산화질화물 박막, 알루미늄 산화물 박막 또는 티타늄 산화물 박막이다. 제1 게이트 절연층의 두께는 50㎚~500㎚일 수 있다.
분명히, 본 실시예에 있어서, 제1 게이트 절연층에 대해서 실리콘 산화물 박막, 실리콘 질화물 박막, 실리콘 산화질화물 박막, 알루미늄 산화물 박막 또는 티타늄 산화물 박막, 또한 그 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성된 박막이 사용될 수도 있다.
장치의 보다 양호한 특성을 보장하기 위해, 본 실시예에 있어서, 어닐링 공정이 제1 게이트 절연층에 수행(즉, 제1 게이트 절연층이 어닐링 공정을 거치는 절연층임)될 수 있어, 게이트 절연층에서 수소 성분 및 수소 복합물에 의해 산화물 반도체 특성에 초래되는 역효과를 감소시킨다.
게이트 절연층이 이중층 구조를 채택하는 경우, 게이트 절연층은 게이트 전극에 인접한 제1 게이트 절연층 및 활성층에 인접한 제2 게이트 절연층을 포함한다. 제1 게이트 절연층은 실리콘 질화물 박막 또는 실리콘 산화질화물 박막일 수 있고, 제2 게이트 절연층은 실리콘 산화물 박막, 이트륨 산화물 박막 또는 실리콘 산화질화물 박막일 수 있다. 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있고, 제2 게이트 절연층의 두께는 50㎚~650㎚일 수 있다.
분명히, 본 실시예에 있어서, 제1 게이트 절연층에 대해서, 실리콘 질화물 박막, 또는 실리콘 산화질화물 박막 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다. 제2 게이트 절연층에 대해서, 실리콘 산화물 박막, 이트륨 산화물 박막 또는 실리콘 산화질화물 박막 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
장치의 보다 양호한 특성을 보장하기 위해, 본 실시예에 있어서, 어닐링 공정이 제1 게이트 절연층에 수행(즉, 제1 게이트 절연층이 어닐링 공정을 거치는 절연층임)될 수 있어, 게이트 절연층에서 수소 성분 및 수소 복합물에 의해 산화물 반도체의 특성에 초래되는 역효과를 감소시킨다. 본 실시예에 있어서, 보다 양호한 기술적 효과를 더 달성하기 위해, 어닐링 공정이 제2 게이트 절연층에 수행될 수도 있다.
게이트 전극에 의해 생성된 결함은 전술한 제1 게이트 절연층의 재료에 의해(특히, 게이트 전극에 대해 Cu 또는 Cu 합금이 채택되는 경우) 순조롭게 억제될 수 있다. 제2 게이트 절연층의 기능은 산화물 반도체와의 순조로운 매칭을 실현하고, 장치의 특성을 향상시키는 효과를 달성하는 것이다. 제2 게이트 절연층에 대한 물질은 통상적으로 대부분의 경우에 산화 절연층이고, 이 재료는 H+, OH- 등과 같은 작용기에 대하여 보다 나쁜 확산 저항을 가지고, 따라서 제1 게이트 절연층이 제조된 후에, 바람직하게는 어닐링 공정이 제1 게이트 절연층에 수행되어, 제1 게이트 절연층에서 끊어짐과 확산이 발생할 수 있는 H+, OH- 등과 같은 작용기를 감소시킨다. 따라서, 장치의 안정성을 향상시키는 효과가 달성된다.
게이트 절연층이 삼중층 구조를 채택하는 경우, 게이트 절연층은 게이트 전극에 인접한 제1 게이트 절연층, 제2 게이트 절연층 및 활성층에 인접한 제3 게이트 절연층을 포함하고, 제2 게이트 절연층은 제1 게이트 절연층과 제3 게이트 절연층 사이에 위치한다. 제1 게이트 절연층은 실리콘 질화물 박막, 실리콘 산화질화물 박막 또는 유사한 무기 절연 박막일 수 있고, 제2 게이트 절연층은 실리콘 산화질화물 박막 또는 유사한 무기 절연 박막일 수 있으며, 제3 게이트 절연층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막 또는 유사한 무기 절연 박막일 수 있다.
제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있고, 제2 게이트 절연층의 두께는 50㎚~650㎚일 수 있고, 제3 게이트 절연층의 두께는 20㎚~600㎚일 수 있다.
본 실시예에 있어서, 게이트 전극은 Cu 또는 Cu 합금으로 형성될 수 있고, 또한 Mo, Mo-Al-Mo 합금, Mo/Al-Nd/Mo의 적층 구조, 정제 Al 또는 Al 합금, Mo/Nd/Cu, Ti/Cu 또는 유사한 금속으로 형성될 수 있다. 물론, 게이트 전극으로 Cu 또는 Cu 합금을 사용하는 것은 패터닝 공정을 최적화하고, 장치의 특성을 향상시키며, 비용을 감소시키는 등의 효과를 갖는다.
본 실시예에 있어서, 제1 게이트 절연층에 대해서, 실리콘 질화물 박막 또는 실리콘 산화질화물 박막 이외에도, 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제2 게이트 절연층에 대해서, 실리콘 산화질화물 박막 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제3 게이트 절연층에 대해서, 실리콘 산화물 박막, 알루미늄 산화물 박막 또는 티타늄 산화물 박막 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제1 게이트 절연층은 실리콘 산화물 박막, 실리콘 산화질화물 박막 또는 유사한 무기 절연 재료를 채택한다. 산화물 반도체와의 직접적인 접촉이 산화물 반도체 층의 특성 저하를 초래하겠지만, 게이트 금속(특히, Cu 및 Cu 합금이 게이트 전극으로서 채택되는 경우)과 접촉하여 생성된 결함은 재료에 의해 양호하게 억제될 수 있다. 따라서, 제1 게이트 절연층은 게이트 전극에 인접하지만, 활성층으로부터는 떨어지도록 배치된다. 제2 게이트 절연층은 개재층으로서 배치된다. 실리콘 산화질화물 박막 또는 유사한 무기 절연 재료로 형성된 제2 게이트 절연층은 그 자체로 적은 함유량의 H+, OH- 등의 작용기를 함유하고, 게다가 H+, OH- 등의 작용기에 대해 침투 저항 능력이 있기 때문에, 산화물 반도체를 향한 H+, OH- 등의 작용기의 확산이 양호하게 억제될 수 있다. 따라서, 장치의 안정성 향상의 목적이 달성될 수 있다. 더욱이, 장치의 특성을 크게 향상시키기 위해, 제3 게이트 절연층은 산화물 반도체에 매우 인접하도록 형성되어, 산화물 반도체와의 양호한 매칭이 달성될 수 있다. 따라서, 장치의 안정성 향상의 효과가 획득될 수 있다.
본 실시예에 있어서, 패시베이션층이 단일층 구조를 채택하는 경우, 게이트 절연층의 구조에는 제한이 없이 단일층, 이중층 또는 삼중층 구조일 수 있다. 특정한 층 구조의 선택은 실질적인 요건에 따라 결정될 수 있다.
어레이 기판의 제조방법은 단일층 패시베이션층 및 단일층 게이트 절연층을 채택하는 것을 예를 들어 하기에 설명될 것이다. 도 3 및 도 4와 연계하여, 어레이 기판의 제조방법의 예는 다음 단계들을 포함한다.
단계 S101, 게이트 금속 박막이 기판상에 형성된다.
예를 들면, 게이트 금속 박막은 유리 기판(401) 상에 형성된다. 게이트 금속 박막은 통상적으로 마그네트론 스퍼터링(magnetron sputtering)에 의해 제조되고, 구리 또는 구리 합금이 게이트 금속 박막의 재료로서 선택될 수 있으며, 게이트 금속 박막의 두께는 상대적으로 낮은 레벨의 시트 저항을 유지하기 위해 200㎚~350㎚일 수 있다.
단계 S102, 게이트 금속 박막이 패터닝 된다.
습식 에칭에 의해, 게이트 라인 및 게이트 전극(402)이 형성되도록 게이트 금속 박막이 패터닝 된다. 필요하다면, 공통 전극 라인이 동시에 제조될 수도 있다.
단계 S103, 제1 게이트 절연층이 게이트 전극 상에 형성된다.
본 실시예에서 게이트 절연층은 단일층이고, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물, 티타늄 산화물 또는 유사한 무기 절연 재료가 제1 게이트 절연층을 형성하는데 사용될 수 있다. 제1 게이트 절연층의 두께는 50㎚~500㎚일 수 있다.
단계 S104, 어닐링 공정이 제1 게이트 절연층에 수행된다.
예를 들면, 어닐링 공정은: 제1 게이트 절연층은 고온 어닐링 로에서 탈수소화되고, 어닐링은 질소 가스, 진공 또는 불활성 가스의 보호 하에서 수행되며, 어닐링 온도는 250℃~450℃이며, 어닐링 시간 주기가 20분~150분으로 최적화될 수 있다.
또는, 어닐링 공정은: 진공 어닐링 챔버가 PECVD 장치에 포함되고, 그 내부 압력은 10-4㎩~1㎩이며, 탈수소화 공정이 제1 게이트 절연층에 수행되고, 어닐링 챔버 내의 온도는 350℃~480℃이며, 어닐링 시간 주기가 10분~30분으로 최적화될 수 있다.
본 실시예에서의 어닐링 공정은 최적화된 어닐링 공정으로서, 종래의 어닐링 공정에 비해 어닐링 공정에 대한 공정시간 주기가 짧아질 수 있고, 제품의 처리량이 증가할 수 있으며, 장비에 대한 투자가 감소할 수 있다.
단계 S105, 산화물 반도체 활성층이 제1 게이트 절연층 상에 형성된다.
IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 등과, 전술한 물질들의 상이한 비율을 가진 혼합물이 산화물 반도체에 대해 이용될 수 있다.
단계 S106, 산화물 반도체의 전술한 활성층이 제조된 후, 에칭 스톱층(etch stop layer)이 활성층 상에 형성된다.
단계 S107, 박막 트랜지스터(TFT) 장치의 소스-드레인 전극층이 전술한 단계들 후에 기판상에 형성된다. 소스-드레인 전극층(406)에서의 소스 전극 및 드레인 전극은 각각 반도체층(404)의 활성층의 양 측면에 접촉하고, 서로 대향하게 배치된다.
단계 S108, 제1 패시베이션층이 전술한 단계들 후에 기판상에 형성된다.
제1 패시베이션층(407)은 실리콘 산화물 박막, 실리콘 질화물 박막, 실리콘 산화질화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 유사한 무기 절연 재료일 수 있다. 제1 패시베이션층의 두께는 50㎚~500㎚일 수 있다.
또는, 제1 패시베이션층(407)은 수지 절연막, 아크릴 절연막 또는 유사한 유기 절연 재료일 수 있다. 제1 패시베이션층(407)의 두께는 0.5㎛~2.5㎛일 수 있다.
단계 S109, 어닐링 공정이 제1 패시베이션층에 수행된다.
산화물 반도체 활성층이 단계 S109 이전에 제조되기 때문에, 어닐링 공정에 의해 활성층에 초래되는 영향을 크게 감소시키기 위해, 단계 S109에서의 어닐링 공정에 채택되는 온도가 너무 높지 않도록 한다.
어닐링 공정의 방법은 다음과 같다. 진공 또는 공기로 채워지는 어닐링 챔버가 PECVD 장치에 포함되고, 탈수소화 공정이 제1 패시베이션층에 수행되고, 어닐링 챔버에서의 온도는 200℃~350℃이고, 어닐링 시간은 15분~90분일 수 있다.
물론, 어닐링 공정에 있어 전술한 주어진 조건에 더하여, 탈수소화 공정이 제1 패시베이션층에 수행될 수 있으면, 현존하는 다른 어닐링 방식이 실질적인 환경에 따라 선택될 수도 있다.
단계 S110, 픽셀 전극층이 전술한 단계들 후에 기판상에 형성된다.
본 실시예에 있어서, 게이트 절연층 및/또는 패시베이션층에 대해 이용된 층 구조를 제외하고, 다른 박막에 대한 제조 공정들은 종래의 기술 수단으로 실시될 수 있고, 이는 본 실시예의 설계 포인트(design point)가 아니므로, 여기에서 이에 대한 상세 설명은 생략한다.
본 실시예에서의 게이트 절연층 및 패시베이션층에 있어 특정 재료들이 선택되어, 게이트 절연층 및 패시베이션층에서 또는 외부 분위기에서 도핑된 수소 성분 및 수소 복합물에 의해 산화물 반도체의 특성에 초래되는 역효과를 감소시키는 것이 가능하다. 본 실시예에서의 게이트 금속은 통상적으로 Cu 및 Cu 합금에 더하여, Mo, Mo-Al-Mo 합금, Mo/Al-Nd/Mo의 적층 구조, 정제된 Al 또는 Al 합금, Mo/Nd/Cu, Ti/Cu 또는 유사한 금속을 사용할 수도 있다.
제2 실시예
본 실시예가 제1 실시예와의 차이점은, 본 실시예에서 제공되는 어레이 기판의 박막 트랜지스터가 활성층 상에 게이트 전극을 갖는다는 데 있다(톱-게이트 타입(top-gate type)의 어레이 기판). TN 타입의 구조는 본 실시예에서도 여전히 예로서 설명되고, 어레이 기판상의 패시베이션층은 게이트 전극 및 픽셀 전극층 사이에 위치한다. 패시베이션층의 구조 및 제조방법은 제1 실시예에서의 패시베이션층의 구조 및 제조방법과 동일하므로, 본 실시예에서 상세하게 설명하지 않는다.
제3 실시예
도 5 및 도 6에 도시된 바와 같이, 본 실시예에서 제공되는 어레이 기판은 박막 트랜지스터의 게이트 전극이 저면에 위치하는(바텀-게이트 타입) 어레이 기판 구조를 갖는다.
본 실시예에서 제공되는 어레이 기판은 기판(401) 상에 위치하는 게이트 전극(402), 게이트 전극(402) 위에 각각 위치하는 게이트 절연층(403), 활성층(404), 소스-드레인 전극층(406), 픽셀 전극층(412) 및 패시베이션층을 포함한다. 게이트 절연층(403)은 게이트 전극(402)과 활성층(404) 사이에 위치하고, 패시베이션층은 소스-드레인 전극층(406)과 픽셀 전극층(412) 사이에 위치한다.
활성층(404)은 산화물 반도체이고, 게이트 전극과 소스 및 드레인 전극 각각은 Cu, Cu 합금, 알루미늄, 알루미늄 합금, 크롬, 몰리브덴, 티타늄, 네오듐, 망간, 또는 전술한 금속의 합금이나 적층 구조일 수 있다. 패시베이션층은 소스-드레인 전극층(406)에 인접한 제1 패시베이션층(407) 및 픽셀 전극층(412)에 인접한 제2 패시베이션층(408)을 포함하는 이중층 구조를 갖는다. 제1 패시베이션층(407)은 실리콘 산화물 박막, 알루미늄 산화물 박막, 이트륨 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 실리콘 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다.
제2 패시베이션층(408)은 제2 무기 절연층 또는 제1 유기 절연층이다. 제2 무기 절연층은 실리콘 질화물 박막, 이트륨 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막 또는 네오듐 산화물 박막을 포함할 수 있다. 제1 유기 절연층은 수지 절연막 또는 아크릴 절연막을 포함할 수 있다.
제2 패시베이션층이 무기 절연층인 경우, 제2 패시베이션층의 두께는 50㎚~500㎚일 수 있고, 제2 패시베이션층이 유기 절연층인 경우, 제2 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다. 도 6을 참조하여, 제1 패시베이션층 및 제2 패시베이션층 각각은 어닐링 공정을 거친 패시베이션층이다.
전술한 개별적인 구조 층의 두께를 가질 경우, 제1 패시베이션층의 제조가 보다 단시간에 완성되고, 즉 생산 효율이 보장되고, 반면에 수소 함유기에 의해 산화물 반도체 상에 초래되는 악영향을 효과적으로 방지하게 됨을 보장할 수 있다. 두께가 너무 얇게 설정되면, 산화물 반도체가 수소 함유기에 의한 영향으로부터 회피하는 효과가 실현될 수 없고, 두께가 너무 두껍게 설정되면, 보다 긴 소요시간이 요구되어, 생산 효율의 감소가 초래된다.
본 실시예에 있어서, 제1 패시베이션층(407)에 대해서 전술한 무기 절연 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제2 패시베이션층(408)에 대해서 전술한 제2 무기 절연 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다. 또는, 제2 패시베이션층에 대해서 수지 절연막, 아크릴 절연막 등의 제1 유기 절연 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 유기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에서 제1 패시베이션층에 대한 재료로서 바람직하게는 산화물이 선택되어, 이 산화물이 채널 위치에서 산화물 반도체와 효과적으로 접촉하는 것을 양호하게 확립할 수 있으며, 제2 패시베이션층에 대하여 바람직하게는 질화물이 선택되어, 이 질화물은 외부로부터 수소 성분 또는 수소 복합물이 산화물 반도체 상에 가하는 간섭을 효과적으로 방지할 수 있는 것을 주목해야 한다.
실질적인 재료가 선택되면, 제1 패시베이션층 및 제2 패시베이션층 각각에 대해 바람직하게는 상이한 재료들이 선택된다. 제1 패시베이션층 및 제2 패시베이션층에 대해 동일한 재료를 채택하는 경우, 산화물 반도체 측에 인접하게 배치된 패시베이션층은 산소 부화 처리(oxygen-rich treatment)를 행하여 이 경우 산소 함유량을 증가시키고, 산화물 반도체 층으로부터 멀리 떨어져 배치된 패시베이션층은 외부 수소 원자 및 수중기가 박막에 침투하는 것을 막는 특성이 있어 요구된 기술적 효과를 달성하도록, 재료에 관한 구조적 디자인이 형성될 수 있다.
본 실시예에 있어서, 제1 패시베이션층(407)은 실리콘 산화물 박막, 알루미늄 산화물 박막, 이트륨 산화물 박막, 실리콘 산화질화물 박막 등의 제1 무기 절연 재료를 채택할 수 있다. 이 재료들은 H+, OH- 등과 같은 작용기의 성분을 적게 함유하고, 게다가 H+, OH- 등의 작용기에 대해 침투 저항 능력이 있으므로, H+, OH- 등의 작용기가 산화물 반도체층으로 확산되는 것을 양호하게 억제할 수 있다. 따라서, 장치의 안정성 향상의 목적을 달성시키고, 장치의 오작동(malfunction)을 회피한다. 장치의 특성을 크게 향상시키기 위해, 실리콘 산화물, 이트륨 산화물, 실리콘 산화질화물 등의 제2 무기 절연 재료 또는 수지 절연막, 아크릴 절연막 등의 제1 유기 절연 재료로 형성되는 제2 패시베이션층을 픽셀 전극층에 매우 인접시키는 것이 가능하다. 이와 같이, 픽셀 전극층의 접착력이 양호하게 증가할 수 있고, 장치의 안정성 향상의 효과가 달성된다.
이중층 패시베이션층 및 단일층 게이트 절연층을 채택하는 것을 예를 들어, 어레이 기판의 제조방법이 하기에서 설명될 것이다. 도 7에 도시된 바와 같이, 어레이 기판을 제조방법의 예는 다음 단계를 포함한다.
단계 S201, 게이트 금속 박막이 기판상에 형성된다.
예를 들면, 게이트 금속 박막은 유리 기판(401) 상에 형성된다. 게이트 금속 박막은 통상적으로 마그네트론 스퍼터링에 의해 제조될 수 있고, 구리 또는 구리 합금이 금속 게이트 박막에 대한 재료로서 선택될 수 있으며, 그 두께는 통상 200㎚~350㎚이고, 시트 저항은 상대적으로 낮은 레벨로 유지된다.
단계 S202, 게이트 금속 박막이 패터닝된다.
습식 에칭에 의해 게이트 금속 박막이 패터닝되어, 게이트 라인 및 게이트 전극(402)이 형성된다. 또한, 필요하다면, 공통 전극 라인이 동시에 제조될 수도 있다.
단계 S203, 제1 게이트 절연층이 게이트 전극 상에 형성된다.
예를 들면, 실리콘 질화물 박막 또는 실리콘 산화질화물 박막이 게이트층 상에 제1 게이트 절연층을 형성하도록 사용된다. 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있다.
단계 S204, 어닐링 공정이 제1 게이트 절연층 상에 수행된다.
제1 게이트 절연층이 형성된 후에, 제1 게이트 절연층에서 끊어지거나 확산될 수 있는 H+, OH- 등의 작용기 함유량이 감소하도록 어닐링 공정이 수행된다. 따라서, 장치의 안정성을 향상시키는 효과가 달성된다.
단계 S205, 산화물 반도체 활성층이 제1 게이트 절연층 상에 형성되고 패터닝된다.
일반적으로, IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 등 및 상이한 비율의 전술한 재료 혼합물이 산화물 반도체에 사용될 수 있다. 주요 제조 방법은 마그네트론 스퍼터링 증착법, 용액법 등을 포함한다. 활성층 산화물 반도체에 대해 통상적으로 사용되는 2가지 에칭 공정이 있는데, 하나는 습식 에칭이고, 나머지는 건식 에칭이다. 현재 널리 사용되는 프로세스는 습식 에칭이고, 에칭 정확도가 양호하게 제어될 수 있다. 산화물 반도체는 에칭에 의해 패터닝된다. 후속되는 각 실시예들도 전술한 바와 동일하므로 이에 대한 상세 설명을 더 이상 반복하지 않는다.
단계 S206, 전술한 산화물 반도체 활성층이 형성된 후, 에칭 스톱층이 활성층 상에 형성된다.
단계 S207, TFT 장치의 소스 및 드레인 전극이 전술한 단계들 후의 기판상에 형성된다.
단계 S208, 제1 패시베이션층이 전술한 공정들 후의 기판상에 형성된다.
제1 패시베이션층(407)은 실리콘 산화물 박막, 알루미늄 산화물 박막, 이트륨 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 실리콘 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다.
단계 S209, 어닐링 공정이 제1 패시베이션층에 수행된다.
어닐링 공정의 방법은: 질소 가스 또는 공기로 채워지는 어닐링 챔버가 PECVD 장치에 포함되고, 탈수소화 공정이 제1 패시베이션층 상에 수행되며, 어닐링 챔버에서의 온도는 200℃~350℃이고, 어닐링 시간 주기가 15분~90분으로 이루어질 수 있다.
단계 S210, 제2 패시베이션층이 제1 패시베이션층 상에 형성된다.
제2 패시베이션층(408)은 제2 무기 절연층 또는 제1 유기 절연층이다. 제2 무기 절연층은 실리콘 질화물 박막, 이트륨 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막 또는 네오듐 산화물 박막을 포함할 수 있고, 무기 절연 박막층으로 형성되는 제2 패시베이션층의 두께는 50㎚~500㎚일 수 있다. 제1 유기 절연층은 수지 절연막 또는 아크릴 절연막을 포함할 수 있고, 유기 절연 박막층으로 형성되는 제2 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다.
단계 S211, 어닐링 공정이 제2 패시베이션층 상에 수행된다.
어닐링 공정의 방법은: 질소 가스 또는 공기로 채워지는 어닐링 챔버가 PECVD 장치에 포함되고, 탈수소화 공정이 제2 패시베이션층에 수행되며, 어닐링 챔버에서의 온도가 200℃~350℃이고, 어닐링 시간 주기가 15분~90분으로 이루어질 수 있다.
단계 S212, 픽셀 전극층이 전술한 단계들 후의 기판상에 형성된다.
본 실시예에 있어서, 게이트 절연층 및 패시베이션층에 대해 사용된 층 구조를 제외하고, 다른 막 구조에 대한 제조 공정의 단계들은 종래의 기술적 수단에 의해 실시될 수 있다. 그러나, 이들은 본 실시예의 설계 포인트가 아니므로, 여기에서 이에 대한 상세 설명은 생략된다. 본 실시예에서 게이트 절연층에 대해서 단일층 구조가 채택될 수 있을 뿐만 아니라, 제1 실시예에 기재된 바와 같은 이중층 또는 삼중층 구조가 사용될 수도 있다.
제4 실시예
본 실시예와 제3 실시예 간의 차이점은, 본 실시예에서 제공되는 어레이 기판이 박막 트랜지스트의 게이트층이 상부에 위치하는 어레이 기판(톱-게이트 타입의 어레이 기판)이라는 데 있다. 패시베이션층은 게이트 전극에 인접한 제1 패시베이션층 및 픽셀 전극층에 인접한 제2 패시베이션층을 포함한다. 패시베이션층의 구조, 재료 및 제조방법은 제3 실시예에서의 패시베이션층의 구조, 재료 및 제조방법과 동일하고, 각 구조층을 형성하기 위한 공정 방법은 제3 실시예와 동일하므로, 여기에서 이에 대한 상세 설명은 생략한다.
제5 실시예
도 8에 도시된 바와 같이, 본 실시예에서 제공되는 어레이 기판은 박막 트랜지스터의 게이트층이 저면에 위치하는(바텀-게이트 타입) 어레이 기판 구조를 갖는다. 본 실시예에서 제공되는 어레이 기판은 기판(401)상에 위치하는 게이트 전극(402), 게이트 전극(402) 위에 각각 위치하는 게이트 절연층(403), 활성층(404), 소스-드레인 전극층(406), 픽셀 전극층(412) 및 패시베이션층을 포함한다. 게이트 절연층(403)은 게이트 전극(402)과 활성층(404) 사이에 위치하고, 패시베이션층은 소스-드레인 전극층과 픽셀 전극층 사이에 위치한다.
활성층(404)은 산화물 반도체로 이루어지고, 게이트 전극은 Cu 또는 Cu 합금으로 이루어지며, 패시베이션층은 소스-드레인 전극층(406)에 인접한 제1 패시베이션층(407), 제2 패시베이션층(408) 및 픽셀 전극층(412)에 인접한 제3 패시베이션층(409)를 포함하는 삼중층 구조를 갖는다. 제2 패시베이션층(408)은 제1 패시베이션층(407)과 제3 패시베이션층(409) 사이에 위치한다.
제1 패시베이션층(407)은 제1 무기 절연층이고, 제1 무기 절연층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 유사한 무기 절연 재료를 포함한다. 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다.
제2 패시베이션층(408)은 제2 무기 절연층 또는 제1 유기 절연층이다. 제2 무기 절연층은 실리콘 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막 또는 유사한 무기 절연 재료를 포함할 수 있다. 제1 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있다. 제3 패시베이션층(409)은 제3 무기 절연층 또는 제2 유기 절연층이다. 제3 무기 절연층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막, 탄탈륨 질화물 박막 또는 유사한 무기 절연 재료를 포함할 수 있다. 제2 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있다.
제2 패시베이션층(408)이 무기 절연층인 경우, 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다. 제2 패시베이션층이 유기 절연층인 경우, 제2 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다. 제3 패시베이션층(409)이 무기 절연층인 경우, 제3 패시베이션층(409)의 두께는 50㎚~500㎚일수 있다. 제3 패시베이션층(409)이 유기 절연층인 경우, 제3 패시베이션층(409)의 두께는 0.5㎛~2.5㎛일 수 있다.
소스-드레인 전극층(406)에 인접한 제1 패시베이션층(407)에 채택되는 산화물의 무기 절연 재료는 산화물 반도체 활성층에 부착되는데 유용하게 함으로써, 장치의 안정성을 향상시킨다. 제2 패시베이션층(408)에 채택되는 산화질화물 또는 유사한 무기 절연 재료를 이용하면, 그 재료는 H+, OH- 등의 작용기를 적게 함유하고 H+, OH- 등의 작용기에 대해 흡수 능력을 더 가지기 때문에, H+, OH- 등의 작용기가 산화물 반도체 층으로 확산하는 것이 양호하게 억제되어, 장치의 안정성 향상의 목적이 달성되고 장치의 오작동을 피할 수 있다. 제3 패시베이션층(409)에 채택되는 재료는 외부 수소 분위기에 의해 장치에 미치는 악영향을 방지할 수 있고, 장치의 안정성 향상의 효과를 실현할 수 있다.
전술한 개별적인 구조 층의 두께를 이용하여, 제1 패시베이션층의 제조가 보다 단시간에 완성되고, 즉 생산 효율이 보장되고, 반면에 수소 함유기에 의한 영향으로부터 산화물 반도체 상에 초대되는 악영향을 효율적으로 회피하는 것이 가능하다. 설정된 두께가 너무 얇으면, 수소 함유기에 의한 영향으로부터 산화물 반도체를 보호되는 효과가 실현될 수 없고, 설정된 두께가 너무 두꺼우면, 보다 긴 소요시간이 요구되어, 생산 효율의 감소를 초래한다.
본 실시예에 있어서, 제1 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제2 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 또는 유기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제3 패시베이션층에 대해서 전술한 재료 이외에도, 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 또는 유기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에서 게이트 절연층의 구조는 제1 실시예에서의 게이트 절연층의 구조와 동일하므로 여기에서 이에 대한 상세 설명은 생략한다.
삼중층 패시베이션층 및 단일층 게이트 절연층을 채택하는 것을 예로 하여, 어레이 기판의 제조방법이 하기에 설명될 것이다. 도 9에 도시된 바와 같이, 어레이 기판의 제조방법의 예는 다음 단계들을 포함한다.
단계 S301, 게이트 금속 박막이 기판상에 형성된다.
예를 들면, 게이트 금속 박막은 유리 기판(401) 상에 형성된다. 게이트 금속 박막은 통상적으로 마그네트론 스퍼터링에 의해 제조되고, 이에 대한 재료로서 구리 또는 구리 합금이 선택될 수 있으며, 두께는 통상적으로 200㎚~350㎚이고, 시트 저항은 상대적으로 낮은 레벨로 유지된다.
단계 S302, 게이트 금속 박막이 패터닝된다.
예를 들면, 습식 에칭에 의해 게이트 금속 박막이 패터닝되어, 게이트 라인 및 게이트 전극(402)이 형성된다. 게다가, 필요하다면, 공통 전극 라인이 동시에 제조될 수도 있다.
단계 S303, 제1 게이트 절연층이 게이트 전극 상에 형성된다.
예를 들면, 실리콘 질화물 박막 또는 실리콘 산화질화물 박막이 게이트층 상에 제1 게이트 절연층을 형성하도록 이용된다. 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있다.
단계 S304, 어닐링 공정이 제1 게이트 절연층 상에 수행된다.
어닐링 공정은 제1 게이트 절연층이 형성된 후에 수행되어, 제1 게이트 절연층에서 끊어지거나 또는 확산될 수 있는 H+, OH- 등의 작용기의 함유량을 감소시킨다. 따라서, 장치의 안정성 향상의 효과가 달성된다.
단계 S305, 산화물 반도체 활성층이 제1 게이트 절연층 상에 형성되고 패터닝된다.
일반적으로, IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 등과, 전술한 물질의 상이한 비율의 혼합물이 산화물 반도체로서 이용될 수 있다.
단계 S306, 활성층의 전술한 산화물 반도체가 형성된 후, 에칭 스톱층이 활성층 상에 형성된다.
단계 S307, TFT 장치의 소스 및 드레인 전극이 전술한 단계 후의 기판상에 형성된다.
단계 S308, 제1 패시베이션층이 전술한 단계 후의 기판상에 형성된다.
공정 S309, 제2 패시베이션층이 제1 패시베이션층 상에 형성된다.
공정 S310, 제3 패시베이션층이 제2 패시베이션층 상에 형성된다.
전술한 단계들에 있어서, 제1 패시베이션층(407)은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막 또는 유사한 무기 절연 재료를 포함하는 제1 무기 절연층이다. 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다. 제2 패시베이션층(408)은 제2 무기 절연층 또는 제1 유기 절연층일 수 있다. 제2 무기 절연층은 실리콘 산화질화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막 또는 유사한 무기 절연 재료를 포함할 수 있다. 제1 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있다. 제3 패시베이션층(409)은 제3 무기 절연층 또는 제2 유기 절연층이다. 제2 패시베이션층(408)이 무기 절연층인 경우, 제2 패시베이션층의 두께는 50㎚~650㎚인 것이 좋다. 제2 패시베이션층(408)이 유기 절연층인 경우, 제2 패시베이션층의 두께는 0.5㎛~2.5㎛인 것이 좋다.
제3 패시베이션층(409)은 제3 무기 절연층 또는 제2 유기 절연층이다. 제3 무기 절연층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막, 탄탈륨 질화물 박막 또는 유사한 무기 절연 재료를 포함할 수 있다. 제2 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있다.
제3 패시베이션층(409)이 무기 절연층인 경우, 제3 패시베이션층(409)의 두께는 50㎚~500㎚일 수 있다. 제3 패시베이션층(409)이 유기 절연층인 경우, 제3 패시베이션층(409)의 두께는 0.5㎛~2.5㎛일 수 있다.
단계 S311, 픽셀 전극층이 전술한 단계 후의 기판상에 형성된다.
본 실시예에 있어서, 게이트 절연층 및 패시베이션층에 대해 사용된 층 구조를 제외하고, 다른 막 구조에 대한 제조 공정의 단계들은 종래의 기술적 수단에 의해 실시될 수 있다. 그러나, 이들은 본 실시예의 설계 포인트가 아니므로 여기에서 이에 대한 상세한 설명은 생략한다. 본 실시예에서의 게이트 절연층에 대해서 단일층 구조가 채택될 수 있을 뿐만 아니라, 제1 실시예에 기재된 바와 같은 이중층 또는 삼중층 구조가 사용될 수도 있다.
제6 실시예
본 실시예와 제5 실시예 간의 차이점은, 본 실시예에서 제공되는 어레이 기판은 박막 트랜지스터의 게이트층이 상부에 위치하는 어레이 기판(톱-게이트 타입의 어레이 기판)이라는 데 있다. 패시베이션층은 게이트 전극에 인접한 제1 패시베이션층, 제2 패시베이션층 및 픽셀 전극층에 인접한 제3 패시베이션층을 포함한다. 제2 패시베이션층은 제1 패시베이션층과 제3 패시베이션층 사이에 위치한다. 패시베이션층의 구조, 재료 및 제조방법은 제5 실시예에서의 패시베이션층의 구조, 재료 및 제조방법과 동일하고, 각 구조층을 형성하기 위한 특정 공정 방법은 제5 실시예에서의 경우와 동일하므로, 여기에서 이에 대한 상세한 설명은 생략한다.
제7 실시예
도 10에 도시된 바와 같이, 본 실시예에서 제공되는 어레이 기판은 박막 트랜지스터의 게이트층이 저면에 위치하는(바텀-게이트 타입) 어레이 기판 구조를 갖는다. 본 실시예에서 제공되는 어레이 기판은 기판(401) 상에 위치하는 게이트 전극(402), 게이트 전극(402) 위에 각각 위치하는 게이트 절연층(403), 활성층(404), 소스-드레인 전극층(406), 픽셀 전극층(412) 및 패시베이션층을 포함한다. 게이트 절연층(403)은 게이트 전극(402)과 활성층(404) 사이에 위치하고, 패시베이션층은 소스-드레인 전극층과 픽셀 전극층 사이에 위치한다.
활성층(404)은 산화물 반도체로 이루어지고, 게이트 전극은 Cu 또는 Cu 합금으로 이루어지며, 패시베이션층은 소스-드레인 전극층(406)에 인접한 제1 패시베이션층(407), 제2 패시베이션층(408), 제3 패시베이션층(409) 및 픽셀 전극층(412)에 인접한 제4 패시베이션층(410)을 포함하는 사중층 구조를 갖는다. 제2 패시베이션층(408) 및 제3 패시베이션층(409)은 제1 패시베이션층(407)과 제4 패시베이션층(410) 사이에 위치한다.
제1 패시베이션층(407)은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제2 패시베이션층(408)은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제2 무기 절연층이다. 제3 패시베이션층(409)은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제3 무기 절연층이다. 제4 패시베이션층(410)은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있는 제1 유기 절연층이다.
제1 패시베이션층(407)의 두께는 50㎚~600㎚일 수 있다. 제2 패시베이션층(408)의 두께는 50㎚~650㎚일 수 있다. 제3 패시베이션층(409)의 두께는 50㎚~500㎚일 수 있다. 제4 패시베이션층(410)의 두께는 0.5㎛~2.5㎛일 수 있다.
전술한 개별적인 구조층의 두께를 이용하면, 제1 패시베이션층의 제조가 보다 단시간에 완성되고, 즉 생산 효율이 보장되고, 반면에 수소 함유기에 의해 산화물 반도체 상에 초래되는 영향은 효율적으로 회피하는 것을 보장할 수 있다. 설정된 두께가 너무 얇으면, 수소 함유기에 의한 영향으로부터 산화물 반도체가 회피하는 효과가 실현될 수 없고, 설정된 두께가 너무 두꺼우면, 보다 긴 소요시간이 요구되어, 생산 효율의 감소를 초래한다.
본 실시예에 있어서, 제1 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제2 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제3 패시베이션층에 대해서 전술한 재료 이외에도, 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제4 패시베이션층에 대해서는 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 유기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 실리콘 산화물 박막, 알루미늄 산화물 박막, 이트륨 산화물 박막, 실리콘 산화질화물 박막 또는 유사한 무기 절연 재료로서 제1 패시베이션층에 채용하고, 이와 함께 실리콘 산화물 박막 또는 유사한 무기 절연 재료를 제 2 패시베이션층에 채용하고, 실리콘 질화물 박막 또는 유사한 무기 절연 재료를 제3 패시베이션층에 채용함으로써, H+, OH- 등의 작용기가 산화물 반도체로 확산되는 것을 양호하게 억제될 수 있고, 장치의 안정성 향상의 효과를 달성하며, 장치의 오작동을 피할 수 있는데, 이는 이들 재료들이 H+, OH- 등의 적용기의 함유량을 적게 포함하고, 게다가 H+, OH- 등의 작용기에 대한 침투 저항 능력을 가지고 있기 때문이다. 장치의 특성을 크게 향상시키기 위해서는, 제4 패시베이션층이 픽셀 전극층에 매우 인접하도록 형성되어, 픽셀 전극층과의 접착력이 양호하게 향상될 수 있다. 따라서, 장치의 안정성 향상의 효과가 달성된다.
본 실시예에서 게이트 절연층의 구조는 제1 실시예에서의 게이트 절연층의 구조와 동일하므로 여기에서 이에 대한 상세 설명은 생략한다.
사중층 패시베이션층 및 단일 층 게이트 절연층을 채택하는 것을 예로 하여, 어레이 기판의 제조방법이 하기에 설명될 것이다. 도 11에 도시된 바와 같이, 어레이 기판의 제조방법의 예는 다음 단계들을 포함한다.
단계 S401, 게이트 금속 박막이 기판상에 형성된다.
예를 들면, 게이트 금속 박막은 유리 기판(401) 상에 형성된다. 게이트 금속 박막은 통상적으로 마그네트론 스퍼터링에 의해 제조되고, 구리 또는 구리 합금이 게이트 금속 박막의 재료로서 선택될 수 있으며, 그 두께는 통상 200㎚~350㎚이고, 시트 저항은 상대적으로 낮은 레벨로 유지된다.
단계 S402, 게이트 금속 박막이 패터닝된다.
예를 들면, 습식 에칭에 의해, 게이트 금속 박막이 패터닝되어, 게이트 라인 및 게이트 전극(402)이 형성된다. 더욱이, 필요하다면, 공통 전극 라인이 동시에 제조될 수도 있다.
단계 S403, 제1 게이트 절연층이 게이트 전극 상에 형성된다.
예를 들면, 실리콘 질화물 박막 또는 실리콘 산화질화물 박막이 제1 게이트 절연층을 게이트층 상에 형성하는데 이용된다. 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있다.
단계 S404, 어닐링 공정이 제1 게이트 절연층 상에 수행된다.
어닐링 공정은 제1 게이트 절연층이 형성된 후에 수행되어, 제1 게이트 절연층에서 끊어지거나 확산될 수 있는 H+, OH- 등의 작용기의 함유량을 감소시킨다. 따라서, 장치의 안정성 향상의 효과가 달성된다.
단계 S405, 산화물 반도체의 활성층(404)이 제1 게이트 절연층 상에 형성되고 패터닝된다.
일반적으로, IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 등과, 전술한 물질의 상이한 비율의 혼합물이 산화물 반도체에 이용될 수 있다.
단계 S406, 활성층의 전술한 산화물 반도체가 형성된 후, 에칭 스톱층이 활성층 상에 형성된다.
단계 S407, TFT 장치의 소스 및 드레인 전극이 전술한 단계 후의 기판상에 형성된다.
단계 S408, 제1 패시베이션층이 전술한 단계 후의 기판상에 형성된다.
예를 들면, 제1 패시베이션층(407)은 제1 무기 절연층이고, 제1 무기 절연층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함한다. 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다.
단계 S409, 제2 패시베이션층이 제1 패시베이션층상에 형성된다.
예를 들면, 제2 패시베이션층(408)은 제2 무기 절연층이고, 제2 무기 절연층은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함한다. 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다.
단계 S410, 제3 패시베이션층이 제2 패시베이션층 상에 형성된다.
예를 들면, 제3 패시베이션층은 제3 무기 절연층이고, 제3 무기 절연층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함한다. 제3 패시베이션층의 두께는 50㎚~500㎚일 수 있다.
단계 S411, 제4 패시베이션층이 제3 패시베이션층 상에 형성된다.
예를 들면, 제4 패시베이션층은 제1 유기 절연층이고, 제1 유기 절연층은 수지 절연 박막 또는 아크릴 절연 박막을 포함한다. 제4 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다.
단계 S412, 픽셀 전극층이 전술한 단계들이 수행된 기판상에 형성된다.
본 실시예에 있어서, 게이트 절연층 및 패시베이션층에 대해 사용된 층 구조를 제외하고, 다른 막 구조들에 대한 제조 프로세스의 단계들은 종래의 기술적 수단에 의해 실시될 수 있다. 이들은 본 실시예의 설계 포인트가 아니므로 여기에서 이에 대한 상세 설명은 생략한다. 본 실시예에서의 게이트 절연층에 대해서 단일층 구조가 채택될 수 있을 뿐만 아니라, 제1 실시예에 기재된 바와 같은 이중층 또는 삼중층 구조가 사용될 수도 있다.
제8 실시예
본 실시예와 제7 실시예 간의 차이점은, 본 실시예에서 제공되는 어레이 기판이 박막 트랜지스터에 대한 게이트층이 상부에 위치하는(탑-게이트 타입) 어레이 기판이라는 것이다. 패시베이션층은 게이트 전극에 인접한 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층 및 픽셀 전극층에 인접한 제4 패시베이션층을 포함한다. 제2 패시베이션층 및 제3 패시베이션층은 제1 패시베이션층과 제4 패시베이션층 사이에 위치한다. 패시베이션층의 구조, 재료 및 제조방법은 제7 실시예에서의 패시베이션층의 구조, 재료 및 제조방법과 동일하고, 각 구조층을 형성하기 위한 특정 공정 방법은 제7 실시예에서의 경우와 동일하므로, 여기에서 이에 대한 상세 설명은 생략한다.
제9 실시예
도 12에 도시된 바와 같이, 본 실시예에서 제공되는 어레이 구조는 박막 트랜지스터에 대한 게이트층이 저면에 위치하는(바텀-게이트 타입) 어레이 기판 구조를 갖는다. 본 실시예에서 제공되는 어레이 기판은 기판(401)상에 위치하는 게이트 전극(402), 게이트 전극(402) 위에 각각 위치하는 게이트 절연층(403), 활성층(404), 소스-드레인 전극층(406), 픽셀 전극층(412) 및 패시베이션층을 포함한다. 게이트 절연층은 게이트 전극과 활성층 사이에 위치하고, 패시베이션층은 소스-드레인 전극층과 픽셀 전극층 사이에 위치한다.
활성층(404)은 산화물 반도체로 이루어지고, 게이트 전극은 Cu 또는 Cu 합금으로 이루어지며, 패시베이션층은 제1 패시베이션층(407), 제2 패시베이션층(408), 제3 패시베이션층(409), 제4 패시베이션층(410) 및 제5 패시베이션층(411)을 포함하는 오중층 구조를 갖는다.
제1 패시베이션층(407)은 소스-드레인 전극층(406)에 인접하고, 제5 패시베이션층(411)은 픽셀 전극층(412)에 인접한며, 제2 패시베이션층(408), 제3 패시베이션층(409) 및 제4 패시베이션층(410)은 제1 패시베이션층(407)과 제5 패시베이션층(411) 사이에 위치한다.
제1 패시베이션층(407)은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제2 패시베이션층(408)은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제2 무기 절연층이다. 제3 패시베이션층(409)은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제3 무기 절연층이다. 제4 패시베이션층(410)은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있는 제1 유기 절연층이다. 제5 패시베이션층(411)은 실리콘 산화질화물 박막, 실리콘 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제4 무기 절연층이다. 제4 패시베이션층은 수지 절연 박막, 아크릴 절연 박막 등의 유기 절연층을 채용함으로써, 어레이 기판의 개구율을 효과적으로 증가시킬 수 있고, 커플링 커패시턴스(coupling capacitance)가 감소하며, 게다가 단차(step difference)를 감소시키기 위한 평탄화 효과(planarization effect)가 실현될 수 있다. 제5 패시베이션층은 실리콘 산화질화물 박막, 실리콘 산화물 박막, 실리콘 질화물 박막 등의 무기 절연 재료를 이용하여, 패시베이션층과 픽셀 전극층 간의 접착력이 강화될 수 있고, 작동 중 유기 절연 재료의 결함의 문제점을 효과적으로 방지할 수 있다.
제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다. 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다. 제3 패시베이션층의 두께는 50㎚~500㎚일 수 있다. 제4 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다. 제5 패시베이션층의 두께는 20㎚~450㎚일 수 있다.
전술한 개별적인 구조층의 두께를 이용하면, 제1 패시베이션층의 제조가 보다 단시간에 완성되고, 즉, 생산 효율이 보장되고, 반면에 수소 함유기에 의해 산화물 반도체 상에 초래되는 영향은 효과적으로 회피하는 것을 보장할 수 있다. 설정된 두께가 너무 얇으면, 수소 함유기에 의한 영향으로부터 산화물 반도체가 회피하는 효과가 실현될 수 없고, 설정된 두께가 너무 두꺼우면, 보다 긴 소요시간이 요구되어, 생산 효율의 감소를 초래한다.
본 실시예에 있어서, 제1 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제2 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제3 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시예에 있어서, 제4 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 유기 절연 재료로 형성되는 박막이 사용될 수도 있다.
본 실시에에 있어서, 제5 패시베이션층에 대해서 전술한 재료 이외에도, 각각의 전술한 물질과 동일한 또는 유사한 재료 특성을 가진 다른 무기 절연 재료로 형성된 박막이 사용될 수도 있다.
본 실시예에서의 게이트 절연층의 구조는 제1 실시예에서의 게이트 절연층의 구조와 동일하므로, 여기에서 이에 대한 상세 설명은 생략된다.
오중층 패시베이션층 및 단일층 게이트 절연층을 채택하는 것을 예로 하여, 어레이 기판의 제조방법이 하기에 설명될 것이다. 도 13에 도시된 바와 같이, 어레이 기판의 제조방법의 예는 다음 단계들을 포함한다.
단계 S501, 게이트 금속 박막이 기판상에 형성된다.
예를 들면, 게이트 금속 박막은 유리 기판(401)상에 형성된다. 게이트 금속 박막은 통상적으로 마그네트론 스퍼터링에 의해 제조되고, 구리 또는 구리 합금이 전극에 대한 재료로서 선택될 수 있으며, 그 두께는 통상 200㎚~350㎚이고, 시트 저항은 상대적으로 낮은 레벨로 유지된다.
단계 S502, 게이트 금속 박막이 패터닝된다.
예를 들면, 습식 에칭에 의해, 게이트층이 패터닝되어, 게이트 라인 및 게이트 전극(402)을 형성한다. 더욱이, 필요하다면, 공통 전극 라인이 동시에 제조될 수 있다.
단계 S503, 제1 게이트 절연층이 게이트 전극 상에 형성된다.
예를 들면, 실리콘 질화물 박막 또는 실리콘 산화질화물 박막이 게이트층 상에 제1 게이트 절연층을 형성하도록 이용된다. 제1 게이트 절연층의 두께는 50㎚~600㎚일 수 있다.
단계 S504, 어닐링 공정이 제1 게이트 절연층 상에 수행된다.
어닐링 공정은 제1 게이트 절연층이 형성된 후에 수행되어, 제1 게이트 절연층에서 끊어지거나 또는 확산될 수 있는 H+, OH- 등의 작용기의 함유량을 감소시킨다. 따라서, 장치의 안정성 향상의 효과가 달성된다.
단계 S505, 활성층 산화물 반도체가 제1 게이트 절연층 상에 형성되고 패터닝된다.
일반적으로, IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 등과, 전술한 물질의 상이한 비율의 혼합물이 산화물 반도체에 채택될 수 있다.
단계 S506, 전술한 산화물 반도체의 활성층이 완성된 후, 에칭 스톱층이 활성층 상에 형성된다.
단계 S507, TFT 장치의 소스 및 드레인 전극이 전술한 단계들 후의 기판상에 형성된다.
단계 S508, 제1 패시베이션층이 전술한 단계들 후의 기판상에 형성된다.
예를 들면, 제1 패시베이션층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제1 패시베이션층의 두께는 50㎚~600㎚일 수 있다.
단계 S509, 제2 패시베이션층이 제1 패시베이션층 상에 형성된다.
예를 들면, 제2 패시베이션층은 제2 무기 절연층이고, 제2 무기 절연층은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함한다. 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다.
단계 S510, 제3 패시베이션층이 제2 패시베이션층 상에 형성된다.
예를 들면, 제3 패시베이션층은 제3 무기 절연층이고, 제3 무기 절연층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함한다. 제3 패시베이션층의 두께는 50㎚~500㎚일 수 있다.
단계 S511, 제4 패시베이션층이 제3 패시베이션층 상에 형성된다.
제4 패시베이션층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있는 제1 유기 절연층이다. 제4 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다.
단계 S512, 제5 패시베이션층이 제4 패시베이션층 상에 형성된다.
예를 들면, 제5 패시베이션층은 제4 무기 절연층이고, 제4 무기 절연층은 실리콘 산화질화물 박막, 실리콘 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함한다. 제5 패시베이션층의 두께는 20㎚~450㎚일 수 있다.
단계 S513, 픽셀 전극층이 전술한 단계들이 수행된 기판상에 형성된다.
본 실시예에 있어서, 게이트 절연층 및 패시베이션층에 이용된 층 구조를 제외하고, 모든 다른 막 구조에 대한 제조 공정의 단계들은 종래의 기술적 수단에 의해 실시될 수 있다. 이들은 본 실시예의 설계 포인트가 아니므로, 여기에서 이에 대한 상세한 설명은 생략한다. 본 실시예에서의 게이트 절연층에 대해서 단일층 구조가 채택될 수 있는 것에 더하여, 제1 실시예에 기재된 바와 같은 이중층 또는 삼중층 구조가 사용될 수도 있다.
제10 실시예
본 실시예와 제9 실시예 간의 차이점은, 본 실시예에서 제공되는 어레이 기판은 박막 트랜지스터의 게이트층이 상부에 위치하는 어레이 기판(톱-게이트 타입의 어레이 기판)이라는 데 있다. 패시베이션층은 게이트층에 인접한 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층, 제4 패시베이션층 및 픽셀 전극층에 인접한 제5 패시베이션층을 포함한다. 제2 패시베이션층, 제3 패시베이션층 및 제4 패시베이션층은 제1 패시베이션층과 제5 패시베이션층 사이에 위치한다. 패시베이션층의 구조, 재료 및 제조방법은 제7 실시예에서의 패시베이션층의 구조, 재료 및 제조방법과 동일하고, 각 구조층을 형성하기 위한 특정 공정 방법은 제9 실시예의 경우와 동일하므로, 여기에서 이에 대한 상세 설명은 생략한다.
제11 실시예
삼중층 게이트 절연층과 결합하여 제9 실시예에서의 오중층 패시베이션층에 기초하는 것을 예로 하여, 어레이 기판의 제조방법이 하기에 설명될 것이다. 어레이 기판의 제조방법의 예는 다음 단계들을 포함한다.
단계 S601, 게이트 금속 박막이 기판상에 형성된다.
예를 들면, 게이트 금속 박막은 유리 기판상에 형성된다. TFT의 제조 동안, 게이트 전극들은 통상적으로 마그네트론 스퍼터링에 의해 제조되고, 전극들에 대한 재료들은 상이한 장치 구조 및 공정 요건에 따라 선택될 수 있다. 통상적으로 이용되는 게이트 금속은 Mo, Mo-Al-Mo 합금, Mo/Al-Nd/Mo의 적층 구조, 정제된 Al 및 Al 합금, Cu 및 Cu 합금, Mo/Nd/Cu, Ti/Cu 또는 유사한 금속들을 포함하고, 두께는 통상 200㎚~350㎚이며, 시트 저항은 상대적으로 낮은 레벨로 유지된다.
단계 S602, 게이트 금속 박막이 패터닝된다.
예를 들면, 습식 에칭에 의해, 게이트층이 패터닝되어, 게이트 전극 및 공통 전극 라인을 형성한다.
단계 S603, 실리콘 질화물 박막 또는 실리콘 산화질화물 박막이 게이트 전극 상에 제1 게이트 절연층을 형성하도록 이용된다. 제1 게이트 절연층의 두께는 50㎚~300㎚일 수 있다.
단계 S604, 실리콘 산화질화물 박막이 제1 게이트 절연층 상에 제2 게이트 절연층을 형성하도록 이용된다.
단계 S605, 실리콘 산화물, 알루미늄 산화물 또는 티타늄 산화물이 제2 게이트 절연층 상에 제3 게이트 절연층을 형성하도록 이용된다.
단계 S606, 산화물 반도체 활성층이 제3 게이트 절연층 상에 형성되고 패터닝된다.
산화물 반도체 활성층의 형성에 있어서, 산화물 반도체는 IGZO(indium gallium zinc oxide), ITZO(indium tin zinc oxide), IZO(indium zinc oxide) 등과, 전술한 물질의 상이한 비율의 혼합물일 수 있다.
단계 S607, 에칭 스톱층이 형성되고 패터닝된다.
에칭 스톱층(ESL)은 패터닝된 산화물 반도체층 상에 직접 형성되고, 통상적으로 SiOx, SiNx, SiOxNy, Al2O3, TiOx, Y2O3 등의 무기 절연 재료가 이용될 수 있으므로, 데이터 라인의 패터닝 동안 산화물 반도체 박막에 대한 손상이 감소될 수 있다. 더욱이, 장치의 안정성이 효과적으로 향상될 수 있고, 장치가 외부 분위기에 의해 영향받는 것을 피할 수 있다. ESL에 패터닝이 수행되는데, 통상적으로 건식 에칭법이 채택된다.
단계 S608, 데이터 라인이 형성된다.
S606 및 S607의 제조 공정에 이어서, 데이터 라인이 형성된다. 우선, 금속 층이 증착되어, 데이터 라인 및 전원 공급 라인에 대한 전극층을 형성한다. 금속 층은 일반적으로 마그네트론 스퍼터링에 의해 제조되고, 금속층에 대한 재료는 상이한 장치 구조 및 공정 요건에 따라 선택될 수 있다. 통상적으로 채택되는 전극 금속은 Mo, Mo-Al-Mo 합금, Mo/Al-Nd/Mo의 적층 구조, Cu 및 금속 타타늄, Cu 및 금속 티타늄의 합금, ITO 전극, Ti/Al/Ti, Mo/ITO 등을 포함하고, 두께는 통상 100㎚~350㎚이고, 시트 저항은 비교적 낮은 레벨로 유지된다. 금속 전극층의 형성 후, 패터닝 공정이 금속 전극층에 수행된다. 통상적으로, 금속 전극층은 습식 에칭에 의해 패터닝된다.
단계 S609, 전술한 단계들의 완료 후의 기판상에 제1 패시베이션층이 형성된다. 제1 패시베이션층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있는 제1 무기 절연층이다. 제1 패시베이션층의 두께는 50㎚~600㎚일수 있다.
단계 S610, 제2 패시베이션층이 제1 패시베이션층상에 형성된다. 제2 패시베이션층은 제2 무기 절연층이고, 제2 무기 절연층은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 또는 네오듐 산화질화물 박막을 포함할 수 있다. 제2 패시베이션층의 두께는 50㎚~650㎚일 수 있다.
단계 S611, 제3 패시베이션층이 제2 패시베이션층 상에 형성된다. 제3 패시베이션층은 제3 무기 절연층이고, 제3 무기 절연층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있다. 제3 패시베이션층의 두께는 50㎚~500㎚일 수 있다.
단계 S612, 제4 패시베이션층이 제3 패시베이션층상에 형성된다. 제4 패시베이션층은 수지 절연 박막 또는 아크릴 절연 박막을 포함할 수 있는 제1 유기 절연층이다. 제4 패시베이션층의 두께는 0.5㎛~2.5㎛일 수 있다.
단계 S613, 제5 패시베이션층이 제4 패시베이션층 상에 형성된다. 제5 패시베이션층은 실리콘 산화질화물 박막, 실리콘 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 또는 탄탈륨 질화물 박막을 포함할 수 있는 제4 무기 절연층이다. 제5 패시베이션층의 두께는 20㎚~450㎚일 수 있다.
단계 S614, 비아 홀이 에칭에 의해 형성되고 픽셀 전극이 증착 및 패터닝에 의해 형성된다.
비아 홀의 에칭 공정은 도전 라인들 및 픽셀 전극으로의 연결을 달성하도록 패시베이션층의 형성 후에 수행된다. 전술한 공정의 완료 후, 픽셀 전극의 증착 및 패터닝이 수행된다. 도면에 도시된 바와 같이, 비아 홀의 형성 후, 픽셀 전극층이 형성되고, 습식 에칭에 의해 패터닝된다. 현재 픽셀 전극층에 대한 재료로서 통상적으로 ITO(indium tin oxide)가 사용된다.
어레이 기판을 제조하는 전술한 방법에 대해서 게이트 절연층 및 패시베이션층의 제조 방법을 제외하면, 다른 구조 층은 종래의 프로세스 방법에 의해 제조될 수 있다.
전술한 실시예들 및 대응하는 첨부 도면 각각이 본 발명에 의해 제공되는 어레이 기판 구조를 설명하기 위한 예로서 TN 모드로서 설명되었다. TN 모드 어레이 기판의 구조에 있어서, 통상적으로 픽셀 전극이 패시베이션층 상에 위치한다. ADS(Advanced Super Dimensional Switching) 모드 어레이 기판의 구조에서는 2개의 투명 전극층이 포함되어, 패시베이션층의 상부측 및 하부측에 각각 위치한다(예를 들어, 패시베이션층 아래에 위치하는 투명 전극은 기판상에 직접 형성될 수 있다). 그리고, 패시베이션층 위에 위치하는 투명 전극층은 픽셀 적극 또는 공통 전극일 수 있다.
ADS(또는 AD-SDS) 기술에 있어서, 다차원 전극 필드 전계가 동일 평면 내의 슬릿 전극들의 에지에서 형성된 전계 및 슬릿 전극의 층과 판상 전극의 층 사이에서 형성된 전계에 의해 형성되어, 전극들 상에 및 슬릿 전극들 사이에 직접 위치하는 액정 셀 내의 모든 배열의 액정 분자들이 회전되도록 하여, 액정의 작업 효율을 향상시키고, 투과율을 증가시킨다. ADS 기술은 TFT-LCD 제품의 화질을 증가시킬 수 있고, 고해상도, 고투과율, 저전력 소모, 광시야각, 고개구율, 낮은 색수차, 푸시 무라-프리(push Mura-free) 등의 장점들을 실현할 수 있다.
본 발명의 실시예에 따른 다양한 어레이 기판 및 이를 제조하는 방법에 관하여, 이들은 TN 모드 어레이 기판, ADS 모드 어레이 기판, IPS 모드 어레이 기판 또는 VA 모드 어레이 기판 등의 액정 디스플레이에 대한 어레이 기판일 수 있고, 또한 OLED 디스플레이에 대한 어레이 기판일 수도 있다.
더욱이, 본 발명의 실시예들에 따르면, 전술한 어레이 기판을 포함하는 디스플레이 장치가 더 제공된다. 디스플레이 장치는 액정 패널, OLED 패널, 액정 디스플레이, 액정 텔레비전, 액정 디스플레이 패널, 타블렛 컴퓨터 또는 다른 전자 디스플레이 장치들을 포함하지만, 이에 한정되지는 않는다.
본 발명의 실시예들에 의해 제공되는 디스플레이 장치, 어레이 기판 및 이를 제조하는 방법에 따르면, 어레이 기판에서의 게이트 절연층 및 패시베이션층이 어니링 공정과 조합하여 층 구조를 이용하여 제조된다. 층 구조를 이용하여 패시베이션층 및 외부 분위기에서의 수소 함유기를 크게 감소할 수 있어, 산화물 반도체가 수소 함유기에 의해 영향받는 것을 효과적으로 회피할 수 있다. 따라서, 전체 TFT 장치의 안정성이 크게 향상되고 최종 제품의 수율이 증가한다.
전술한 설명들은 단지 본 발명의 예시적인 실시예들에 지나지 않으며, 본 발명의 보호 범위를 제한하는데 사용되지 않는다. 본 발명의 보호 범위는 첨부된 특허청구범위에 의해 한정된다.

Claims (16)

  1. 어레이 기판으로서,
    기판과, 상기 기판상에 형성되는 박막 트랜지스터 및 픽셀 전극을 포함하고,
    상기 박막 트랜지스터는, 게이트 전극, 게이트 절연층, 활성층, 및 소스 및 드레인 전극을 포함하고, 다층 패시베이션층으로 피복되며,
    상기 박막 트랜지스터의 상기 활성층은 산화물 반도체로 이루어지고,
    상기 다층 패시베이션층은 순차적으로 배치된 제1 패시베이션층, 제2 패시베이션층, 제3 패시베이션층 및 제4 패시베이션 층을 포함하며, 상기 제1 패시베이션층은 상기 박막 트랜지스터에 인접하고,
    상기 제1 패시베이션층은 실리콘 산화물 박막, 알루미늄 산화물 박막, 티타늄 산화물 박막, 실리콘 산화질화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 및 네오듐 산화질화물 박막으로 구성되는 그룹으로부터 어느 하나를 포함하는 제1 무기 절연층이며,
    상기 제2 패시베이션층은 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막 및 네오듐 산화질화물 박막으로 구성되는 그룹으로부터 어느 하나를 포함하는 제2 무기 절연층이고,
    상기 제3 패시베이션층은 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 및 탄탈륨 질화물 박막으로 구성되는 그룹으로부터 어느 하나를 포함하는 제3 무기 절연층이며,
    상기 제4 패시베이션층은 수지 절연 박막 또는 아크릴 절연 박막을 포함하는 제1 유기 절연층인, 어레이 기판.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 패시베이션층의 두께는 50㎚~600㎚이고, 상기 제2 패시베이션층의 두께는 50㎚~650㎚이며, 상기 제3 패시베이션층의 두께는 50㎚~500㎚이고, 상기 제4 패시베이션층의 두께는 0.5㎛~2.5㎛인, 어레이 기판.
  5. 제1항에 있어서, 상기 다층 패시베이션층은 상기 제4 패시베이션층 상에 제공되는 제5 패시베이션층을 더 포함하고,
    상기 제5 패시베이션층은 실리콘 산화질화물 박막, 실리콘 산화물 박막, 지르코늄 산화물 박막, 탄탈륨 산화물 박막, 티탄산 바륨 박막, 네오듐 산화물 박막, 알루미늄 산화질화물 박막, 지르코늄 산화질화물 박막, 탄탈륨 산화질화물 박막, 네오듐 산화질화물 박막, 실리콘 질화물 박막, 알루미늄 질화물 박막, 지르코늄 질화물 박막 및 탄탈륨 질화물 박막으로 구성되는 그룹으로부터 어느 하나를 포함하는 제4 무기 절연층인, 어레이 기판.
  6. 제5항에 있어서, 상기 제1 패시베이션층의 두께는 50㎚~600㎚이고, 상기 제2 패시베이션층의 두께는 50㎚~650㎚이고, 상기 제3 패시베이션층의 두께는 50㎚~500㎚이고, 상기 제4 패시베이션층의 두께는 0.5㎛~2.5㎛이고, 상기 제5 패시베이션층의 두께는 20㎚~450㎚인, 어레이 기판.
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  15. 제1항에 있어서, 상기 게이트 전극 및 상기 소스 및 드레인 전극은, 구리 또는 구리 합금의 전극인, 어레이 기판.
  16. 삭제
KR1020130021782A 2012-10-26 2013-02-28 어레이 기판, 그 제조방법 및 디스플레이 장치 KR101502676B1 (ko)

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