KR101421879B1 - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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송윤흡
양형준
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한양대학교 산학협력단
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Abstract

반도체 메모리 소자가 제공된다. 기판 상에 수직 전극이 제공되고, 상기 수직 전극의 측벽 상에 블로킹 절연층이 제공된다. 상기 블로킹 절연층에 의하여 상기 수직 전극과 이격된 복수의 활성 패턴들이 제공된다. 상기 활성 패턴들 사이에 정보 저장 패턴들이 제공된다.

Description

반도체 메모리 소자 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 메모리 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초고가의 장비들 또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 공정을 단순화할 수 있는 메모리 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 반도체 소자의 제조 방법이 제공된다. 기판 상의 수직 전극; 상기 수직 전극의 측벽 상의 블로킹 절연층; 상기 기판 상에 차례로 배치되고 상기 블로킹 절연층에 의하여 상기 수직 전극과 이격된 복수의 활성 패턴들; 및 상기 활성 패턴들 사이의 정보 저장 패턴들을 포함할 수 있다.
상기 정보 저장 패턴들은 전하 저장층을 포함하고, 상기 전하 저장층은 상기 수직 전극에 의한 프린징 전계에 의하여 전하를 저장할 수 있다.
상기 정보 저장 패턴들은 상기 전하 저장층과 상기 활성 패턴들 사이에 터널 절연층을 더 포함할 수 있다.
상기 터널 절연층은 상기 전하 저장층 아래의 제 1 터널 절연층과 상기 전하 저장층 위의 제 2 터널 절연층을 포함할 수 있다.
상기 블로킹 절연층은 상기 제 1 터널 절연층 및 상기 제 2 터널 절연층보다 두꺼울 수 있다.
상기 전하 저장층은 상기 블로킹 절연층과 접할 수 있다.
상기 블로킹 절연층은 상기 수직 전극과 상기 기판 사이로 연장될 수 있다.
상기 수직 전극은 복수 개로 제공되고, 상기 반도체 메모리 소자는 상기 복수 개의 수직 전극들 사이에 매립 패턴들을 더 포함할 수 있다.
상기 복수 개의 수직 전극들 및 상기 매립 패턴들은 상기 기판의 표면과 평행한 제 1 방향을 따라 교대로 배치되고, 상기 활성 패턴들 및 상기 정보 저장 패턴들은 상기 제 1 방향을 따라 연장될 수 있다.
상기 활성 패턴들의 측벽들 및 상기 정보 저장 패턴들의 측벽들은 상기 매립 패턴들과 접할 수 있다.
기판 상에 교대로 반복하여 적층된 활성 패턴들 및 정보 저장 패턴들을 포함하는 적어도 하나의 적층 구조체; 상기 적층 구조체의 측벽을 따라 상기 기판의 표면에 수직한 방향으로 연장되는 수직 전극들; 및 상기 적층 구조체와 상기 수직 전극들 사이로 연장되는 블로킹 절연층을 포함할 수 있다.
상기 정보 저장 패턴들은 차례로 적층된 제 1 터널 절연층, 전하 저장층, 및 제 2 터널 절연층을 포함할 수 있다.
상기 정보 저장 패턴들의 측벽은 상기 블로킹 절연층과 접하고, 상기 정보 저장 패턴의 연장 방향은 상기 블로킹 절연층의 연장 방향과 실질적으로 수직할 수 있다.
상기 전하 저장층은 상기 수직 전극들에 의한 프린징 전계에 의하여 전하를 저장할 수 있다.
상기 적어도 하나의 적층 구조체는 복수의 적층 구조체들을 포함하고, 상기 복수의 적층 구조체들은 상기 수직 전극들을 사이에 두고 상호 이격될 수 있다.
상기 수직 전극들은 상기 블로킹 절연층에 의하여 상기 기판과 이격될 수 있다.
제 1 활성 패턴 및 상기 제 1 활성 패턴에 인접하는 제 2 활성 패턴; 상기 제 1 활성 패턴과 상기 제 2 활성 패턴 사이의 전하 저장층; 상기 전하 저장층과 상기 제 1 활성 패턴 사이의 제 1 터널 절연층; 상기 전하 저장층과 상기 제 2 활성 패턴 사이의 제 2 터널 절연층; 상기 제 1 및 제 2 활성 패턴들의 측벽들, 상기 제 1 및 제 2 터널 절연층들의 측벽들, 및 상기 전하 저장층의 측벽을 따라 연장되는 블로킹 절연층; 및 상기 블로킹 절연층을 사이에 두고 상기 전하 저장층과 이격되는 게이트 전극을 포함할 수 있다.
상기 제 1 및 제 2 터널 절연층들은 상기 블로킹 절연층과 실질적으로 수직할 수 있따.
상기 전하 저장층은 상기 게이트 전극에 의한 프린징 전계에 의하여 전하를 저장할 수 있다.
상술한 기술적 과제를 해결하기 위한 반도체 메모리 소자가 제공된다. 기판 상에 교대로 반복하여 활성층들 및 정보 저장층들을 형성하는 단계; 상기 활성층들 및 상기 정보 저장층들을 관통하는 트렌치들을 형성하는 단계; 상기 트렌치들 내에 상기 기판의 표면을 노출하는 관통홀들을 정의하는 매립 패턴들을 형성하는 단계; 및 상기 관통홀들 내에 블로킹 절연층 및 수직 전극을 차례로 형성하는 단계를 포함할 수 있다.
상기 정보 저장층을 형성하는 단계는 제 1 터널 절연층, 전하 저장층, 제 2 터널 절연층을 차례로 형성하는 단계를 더 포함할 수 있다.
상기 관통홀들은 상기 활성층들 및 상기 정보 저장층들의 측벽을 노출하고, 상기 블로킹 절연층은 상기 활성층들 및 상기 정보 저장층들과 접하도록 형성될 수 있다.
상기 블로킹 절연층은 상기 제 1 터널 절연층 및 상기 제 2 터널 절연층보다 두껍게 형성될 수 있다.
본 발명의 실시예들에 따르면, 공정 단순화가 가능하며 고집적화에 최적화된 반도체 메모리 소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀을 설명하기 위한 개념도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 실시예에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL1-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL1-BL3)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL1-BL3) 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL1-BL3)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 상기 스트링 선택 트랜지스터(SST)는 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL1-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL1-WL2) 및 스트링 선택 라인(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극층들로서 각각 사용될 수 있다.
상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 반도체층을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 사시도이다.
도 2를 참조하여, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 기판(100)은 p형 도펀트로 도핑된 기판일 수 있다. 상기 기판(100) 상에 적층 구조체들(ST)이 제공될 수 있다. 상기 적층 구조체들(ST)은 상기 기판(100) 상에 교대로 반복하여 적층된 활성 패턴들(111) 및 정보 저장 패턴들(121)을 포함할 수 있다. 상기 활성 패턴들(111)은 4개의 층으로 도시되고 및 상기 정보 저장 패턴들(121)은 3개의 층으로 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 상기 기판(100)과 상기 적층 구조체들(ST) 사이에 버퍼 절연층(105)이 제공될 수 있다. 상기 버퍼 절연층(105)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 활성 패턴들(111)은 실리콘, 게르마늄 등 반도체 물질을 포함할 수 있다. 일 예로, 상기 활성 패턴들(111)은 폴리 실리콘을 포함할 수 있다. 상기 활성 패턴들(111)은 n형 또는 p형으로 도핑된 영역일 수 있다. 상기 정보 저장 패턴들(121)은 제 1 터널 절연층(TL1), 제 2 터널 절연층(TL2), 및 상기 제 1 터널 절연층(TL1)과 상기 제 2 터널 절연층(TL2) 사이의 전하 저장층(CL)을 포함할 수 있다.
상기 정보 저장 패턴들(121)에 대하여 이하, 상세히 설명된다.
상기 전하 저장층(CL)은 트랩 사이트들이 풍부한 절연층들 및 나노 입자들을 포함하는 절연층들 중의 하나일 수 있으며, 화학 기상 증착(Chemical Vapor Deposition: CVD) 또는 원자층 증착(Atomic Layer Deposition:ALD) 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장층(CL)은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연층 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장층(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
제 1 및 제 2 터널 절연층들(TL1, TL2)은 상기 전하 저장층(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 제 1 및 제 2 터널 절연층들(TL1, TL2)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 일 예로, 상기 제 1 및 제 2 터널 절연층들(TL1, TL2)에 열처리 공정이 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다. 상기 제 1 터널 절연층(TL1)과 상기 제 2 터널 절연층(TL2)은 동일한 물질을 포함할 수 있으나 이에 한정되지 않고 서로 다른 물질을 포함할 수 있다.
블로킹 절연층(BIL)은 상기 전하 저장층(CL)보다 큰 밴드갭을 갖는 물질을 포함할 수 있다. 상기 블로킹 절연층(BIL)은 단일 층이거나 복수의 층을 포함할 수 있다. 일 예로, 상기 블로킹 절연층(BIL)은 제 1 블로킹 절연층 및 제 2 블로킹 절연층을 포함할 수 있다. 상기 제 1 및 제 2 블로킹 절연층들은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연층들 중의 하나는 상기 제 1 및 제 2 터널 절연층들(TL1, TL2)보다 작고 상기 전하 저장층(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연층들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연층은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연층은 상기 제 1 블로킹 절연층보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연층은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연층은 상기 제 2 블로킹 절연층보다 작은 유전 상수를 갖는 물질일 수 있다.
상기 활성 패턴들(111) 및 상기 정보 저장 패턴들(121)은 y 방향으로 연장될 수 있다. 상기 기판(100)으로부터 z 방향으로 교대로 반복하여 적층된 상기 활성 패턴들(111) 및 상기 정보 저장 패턴들(121)은 하나의 적층 구조체(ST)를 구성하고, 상기 적층 구조체(ST)는 매립 패턴들(132) 및 수직 전극들(151)에 의하여 인접 적층 구조체(ST)와 x 방향으로 이격될 수 있다.
상기 수직 전극들(151)은 상기 적층 구조체들(ST) 사이의 관통홀들(TH) 내에 제공되고, 블로킹 절연층(BIL)에 의하여 상기 적층 구조체들(ST)과 이격될 수 있다. 즉, 상기 수직 전극들(151)은 상기 적층 구조체들(ST)의 측벽을 따라 연장되고, 상기 블로킹 절연층(BIL)은 상기 적층 구조체들(ST)과 상기 수직 전극들(151) 사이로 연장될 수 있다. 상기 수직 전극들(151)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 수직 전극들(151)은 텅스텐, 티타늄, 또는 탄탈륨을 포함할 수 있다. 상기 블로킹 절연층(BIL)은 상기 수직 전극들(151)의 측벽 상으로부터 상기 수직 전극들(151)의 하면과 상기 기판(100) 사이로 연장될 수 있다.
상기 매립 패턴들(132)은 y 방향을 따라 배치된 상기 수직 전극들(151) 사이에 제공될 수 있다. 일 예로, 상기 매립 패턴들(132)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 수직 전극들(151) 및 상기 매립 패턴들(132)은 상기 기판(100)의 표면과 평행한 제 1 방향(y 방향)을 따라 교대로 배치되고, 상기 활성 패턴들(111) 및 상기 정보 저장 패턴들(121)은 상기 제 1 방향을 따라 연장될 수 있다. 상기 활성 패턴들(111)의 측벽들 및 상기 정보 저장 패턴들(121)의 측벽들은 상기 매립 패턴들(132)과 접할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 셀을 설명하기 위한 개념도이다.
제 1 활성 패턴(ACT1)과 제 2 활성 패턴(ACT2) 사이에 정보 저장 패턴(121)이 제공될 수 있다. 상기 제 1 및 제 2 활성 패턴들(ACT1, ACT2)은 도 2의 활성 패턴들(111)에 대응될 수 있다.
상기 정보 저장 패턴(121)은 전하를 저장할 수 있는 전하 저장층(CL)을 포함할 수 있다. 상기 전하 저장층(CL)과 상기 제 1 활성 패턴(ACT1) 사이에 제 1 터널 절연층(TL1)이 제공되고, 상기 전하 저장층(CL)과 상기 제 2 활성 패턴(ACT2) 사이에 제 2 터널 절연층(TL2)이 제공될 수 있다.
상기 제 1 및 제 2 활성 패턴들(ACT1, ACT2)의 측벽들, 상기 제 1 및 제 2 터널 절연층들(TL1, TL2)의 측벽들, 및 상기 전하 저장층(CL)의 측벽을 따라 연장되는 블로킹 절연층(BIL)이 제공될 수 있다. 상기 제 1 및 제 2 터널 절연층들(TL1, TL2)은 상기 블로킹 절연층(BIL)과 실질적으로 수직할 수 있다. 상기 블로킹 절연층(BIL)은 상기 제 1 터널 절연층(TL1) 및 상기 제 2 터널 절연층(TL2)보다 두꺼울 수 있다. 상기 블로킹 절연층(BIL)을 사이에 두고 상기 전하 저장층(CL)과 이격되는 게이트 전극(GE)이 제공될 수 있다. 일 예로, 상기 게이트 전극(GE)은 도 2의 수직 전극들(151)에 대응될 수 있다. 상기 블로킹 절연층(BIL)은 상기 전하 저장층(CL)과 접할 수 있다.
상기 게이트 전극(GE)에 프로그램 전압이 인가되는 경우, 상기 게이트 전극(GE)로부터 상기 제 1 및 제 2 활성 패턴들(ACT1, ACT2) 사이의 정보 저장 패턴들(121)로 프린징 필드(fringing field:FF)가 형성될 수 있다. 상기 프린징 필드(FF)에 의하여 상기 제 1 및 제 2 활성 패턴들(ACT1, ACT2)로부터 상기 전하 저장층(CL)으로 전하들이 유입될 수 있다. 전하들은 F-N 터널링(Fowler-Nordheim tunneling)에 의하여 상기 제 1 및 제 2 터널 절연층들(TL1, TL2)을 관통하여 상기 전하 저장층(CL)에 저장될 수 있다. 일 예로, 상기 프로그램 전압은 음의 전압일 수 있다. 상기 전하 저장층(CL)에 저장된 전하들에 의하여 메모리 셀의 문턱 전압은 상승할 수 있다. 상기 전하 저장층(CL)에는 하나의 데이터가 저장되거나, 이와는 달리, 인접한 게이트 전극들(GE)에 인가되는 전압을 조절하여 2개 이상의 상태를 구현할 수 있다.
본 발명의 일 실시예에 따르면, 프린징 필드를 이용하여 메모리 셀에 프로그램할 수 있다. 또한, 일반적인 3차원 메모리 기술과는 달리 전극 패턴들을 용이하게 형성할 수 있다. 일반적인 3차원 메모리 소자의 경우, 게이트 전극들이 수평적으로 연장되고 활성층인 반도체 패턴이 상기 게이트 전극들을 관통하여 배치된다. 정보 저장막은 상기 게이트 전극이 제공되는 콘택홀 내에 제공되며 따라서 상기 콘택홀의 사이즈가 증가되어 메모리 소자의 집적도가 저하된다.
본 발명의 일 실시예에 따르면, 상기 전하 저장층(CL)은 상기 관통홀들(TH) 내에 제공되지 않으며, 상기 기판(100)에 평행하도록 배치될 수 있다. 그 결과, 상기 관통홀들(TH)의 직경을 줄일 수 있어 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 일반적인 3차원 반도체 기술과는 달리 전극들을 상기 기판(100)에 수직으로 형성함으로써 공정 단순화가 가능하다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4를 참조하여, 기판(100) 상에 버퍼 절연층(105)이 형성될 수 있다. 상기 버퍼 절연층(105)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 일 예로, 상기 버퍼 절연층(105)은 열산화공정 또는 화학 기상 증착(CVD) 공정에 의하여 형성될 수 있다. 상기 버퍼 절연층(105) 상에 교대로 반복하여 활성층들(110) 및 정보 저장층들(120)이 형성될 수 있다. 상기 활성층들(110)은 실리콘, 게르마늄 등 반도체 물질을 포함할 수 있다. 일 예로, 상기 활성층들(110)은 폴리 실리콘을 포함할 수 있다. 상기 활성층들(110)은 n형 또는 p형으로 도핑될 수 있다.
상기 정보 저장층들(120)은 제 1 터널 절연층(TL1), 제 2 터널 절연층(TL2), 및 상기 제 1 터널 절연층(TL1)과 상기 제 2 터널 절연층(TL2) 사이의 전하 저장층(CL)을 포함할 수 있다. 상기 전하 저장층(CL)은 트랩 사이트들이 풍부한 절연층들 및 나노 입자들을 포함하는 절연층들 중의 하나일 수 있다. 예를 들면, 상기 전하 저장층(CL)은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연층 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장층(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 활성층들(110) 및 상기 정보 저장층들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD), 원자층 증착(Atomic Layer Deposition: ALD), 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 중 하나 이상의 방법으로 형성될 수 있다.
도 5를 참조하여, 상기 기판(100) 상의 구조물에 패터닝 공정이 수행되어 상기 기판(100)을 노출하는 트렌치들(TR)이 형성될 수 있다. 상기 트렌치들(TR)의 형성은 최상층의 활성층(110) 상에 제 1 마스크 패턴들(101)을 형성한 후, 이를 식각 마스크로하는 이방성 식각 공정에 의하여 형성될 수 있다. 상기 제 1 마스크 패턴들(101)은 y 방향으로 연장되는 라인 형상일 수 있다. 그 결과, 활성 패턴들(111) 및 정보 저장 패턴들(121)을 포함하고 상기 트렌치들(TR)에 의하여 상호 분리된 적층 구조체들(ST)이 형성될 수 있다. 상기 제 1 마스크 패턴들(101)은 상기 식각 공정 이후 제거될 수 있다.
도 6을 참조하여, 상기 트렌치들(TR)을 채우는 매립층(131)이 형성될 수 있다. 일 예로, 상기 매립층(131)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 매립층(131)은 상기 트렌치들(TR)을 채우는 절연층을 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 일 예로, 상기 절연층은 CVD 공정에 의하여 형성될 수 있다.
상기 매립층(131)이 형성된 결과물 상에, 제 2 마스크 패턴들(102)이 형성될 수 있다. 상기 제 2 마스크 패턴들(102)은 상기 제 1 마스크 패턴들(101)과 동일한 물질을 포함할 수 있다. 상기 제 2 마스크 패턴들(102)은 상기 제 1 마스크 패턴들(101)과 교차하는 x 방향으로 연장되는 라인 형상일 수 있다.
도 7을 참조하여, 상기 제 2 마스크 패턴들(102)에 의하여 노출된 상기 매립층(131)을 제거하여 매립 패턴들(132)이 형성될 수 있다. 상기 매립 패턴들(132)은 그들 사이의 관통홀들(TH)에 의하여 y 방향으로 상호 이격될 수 있다. 상기 관통홀들(TH)은 상기 기판(100)을 노출할 수 있으나, 이에 한정되지 않는다.
도 2를 다시 참조하여, 상기 관통홀들(TH) 내에 차례로 블로킹 절연층(BIL) 및 수직 전극들(151)이 형성될 수 있다. 상기 블로킹 절연층(BIL) 및 상기 수직 전극들(151)은 상기 관통홀들(TH)이 형성된 결과물 상에 차례로 절연층 및 도전층을 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 상기 블로킹 절연층(BIL)은 상기 제 1 및 제 2 터널 절연층들(TL1, TL2) 보다 두껍게 형성될 수 있다. 일 예로 상기 절연층 및 상기 도전층은 CVD 또는 스퍼터링에 의하여 형성될 수 있다. 상기 블로킹 절연층(BIL)은 상기 기판(100)과 상기 수직 전극들(151) 사이로 연장될 수 있다.
본 발명의 일 실시예에 따르면, 프린징 필드로 전하 저장층에 전하를 저장할 수 있는 반도체 메모리 소자를 제조할 수 있다. 그에 따라 메모리 소자의 집적도를 향상시킬 수 있으며, 보다 용이한 방법으로 3차원 메모리 소자의 게이트 전극을 형성할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 8을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 9를 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 메모리 컨트롤러(1312) 및 본 발명의 실시예들에 따른 플래시 메모리(1311)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111: 활성 패턴들
121: 전보 저장층들 132: 매립 패턴들
TL1, TL2: 터널 절연층들 CL : 전하 저장층
BIL : 블로킹 절연층

Claims (23)

  1. 기판 상의 수직 전극;
    상기 수직 전극의 측벽 상의 블로킹 절연층;
    상기 기판 상에 차례로 적층되고 상기 블로킹 절연층에 의하여 상기 수직 전극과 이격되어 수평으로 배치된 복수의 활성 패턴들; 및
    상기 활성 패턴들 사이의 정보 저장 패턴들을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 정보 저장 패턴들은 전하 저장층을 포함하고,
    상기 전하 저장층은 상기 수직 전극에 의한 프린징 전계에 의하여 전하를 저장하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 정보 저장 패턴들은 상기 전하 저장층과 상기 활성 패턴들 사이에 터널 절연층을 더 포함하는 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 터널 절연층은 상기 전하 저장층 아래의 제 1 터널 절연층과 상기 전하 저장층 위의 제 2 터널 절연층을 포함하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 블로킹 절연층은 상기 제 1 터널 절연층 및 상기 제 2 터널 절연층보다 두꺼운 반도체 메모리 소자.
  6. 제 3 항에 있어서,
    상기 전하 저장층은 상기 블로킹 절연층과 접하는 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 블로킹 절연층은 상기 수직 전극과 상기 기판 사이로 연장되는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 수직 전극은 복수 개로 제공되고,
    상기 반도체 메모리 소자는 상기 복수 개의 수직 전극들 사이에, 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 어느 하나를 포함하는 매립 패턴들을 더 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 복수 개의 수직 전극들 및 상기 매립 패턴들은 상기 기판의 표면과 평행한 제 1 방향을 따라 교대로 배치되고,
    상기 활성 패턴들 및 상기 정보 저장 패턴들은 상기 제 1 방향을 따라 연장되는 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 활성 패턴들의 측벽들 및 상기 정보 저장 패턴들의 측벽들은 상기 매립 패턴들과 접하는 반도체 메모리 소자.
  11. 기판 상에 교대로 반복하여 적층된 활성 패턴들 및 정보 저장 패턴들을 포함하는 적어도 하나의 적층 구조체;
    상기 적층 구조체의 측벽을 따라 상기 기판의 표면에 수직한 방향으로 연장되는 수직 전극들; 및
    상기 적층 구조체와 상기 수직 전극들 사이로 연장되는 블로킹 절연층을 포함하는 반도체 메모리 소자.
  12. 제 11 항에 있어서,
    상기 정보 저장 패턴들은 차례로 적층된 제 1 터널 절연층, 전하 저장층, 및 제 2 터널 절연층을 포함하는 반도체 메모리 소자.
  13. 제 12 항에 있어서,
    상기 정보 저장 패턴들의 측벽은 상기 블로킹 절연층과 접하고,
    상기 정보 저장 패턴의 연장 방향은 상기 블로킹 절연층의 연장 방향과 수직하는 반도체 메모리 소자.
  14. 제 12 항에 있어서,
    상기 전하 저장층은 상기 수직 전극들에 의한 프린징 전계에 의하여 전하를 저장하는 반도체 메모리 소자.
  15. 제 11 항에 있어서,
    상기 적어도 하나의 적층 구조체는 복수 개이고,
    상기 복수 개의 적층 구조체들은 상기 수직 전극들을 사이에 두고 상호 이격되는 반도체 메모리 소자.
  16. 제 11 항에 있어서,
    상기 수직 전극들은 상기 블로킹 절연층에 의하여 상기 기판과 이격되는 반도체 메모리 소자.
  17. 제 1 활성 패턴 및 상기 제 1 활성 패턴과 수직으로 인접하는 제 2 활성 패턴;
    상기 제 1 활성 패턴과 상기 제 2 활성 패턴 사이의 전하 저장층;
    상기 전하 저장층과 상기 제 1 활성 패턴 사이의 제 1 터널 절연층;
    상기 전하 저장층과 상기 제 2 활성 패턴 사이의 제 2 터널 절연층;
    상기 제 1 및 제 2 활성 패턴들의 측벽들, 상기 제 1 및 제 2 터널 절연층들의 측벽들, 및 상기 전하 저장층의 측벽을 따라 연장되는 블로킹 절연층; 및
    상기 블로킹 절연층을 사이에 두고 상기 전하 저장층과 이격되는 게이트 전극을 포함하는 반도체 메모리 소자.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 터널 절연층들은 상기 블로킹 절연층과 수직하는 반도체 메모리 소자.
  19. 제 17 항에 있어서,
    상기 전하 저장층은 상기 게이트 전극에 의한 프린징 전계에 의하여 전하를 저장하는 반도체 메모리 소자.
  20. 기판 상에 교대로 반복하여 활성층들 및 정보 저장층들을 형성하는 단계;
    상기 활성층들 및 상기 정보 저장층들을 관통하는 트렌치들을 형성하는 단계;
    상기 트렌치들 내에 상기 기판의 표면을 노출하는 관통홀들을 정의하는 매립 패턴들을 형성하는 단계; 및
    상기 관통홀들 내에 블로킹 절연층 및 수직 전극을 차례로 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 정보 저장층을 형성하는 단계는 제 1 터널 절연층, 전하 저장층, 제 2 터널 절연층을 차례로 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 관통홀들은 상기 활성층들 및 상기 정보 저장층들의 측벽을 노출하고,
    상기 블로킹 절연층은 상기 활성층들 및 상기 정보 저장층들과 접하도록 형성되는 반도체 메모리 소자의 제조 방법.
  23. 제 21 항에 있어서,
    상기 블로킹 절연층은 상기 제 1 터널 절연층 및 상기 제 2 터널 절연층보다 두껍게 형성되는 반도체 메모리 소자의 제조 방법.
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