KR101461329B1 - 반도체 유닛 - Google Patents

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유리 오토베
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Abstract

반도체 유닛은, 제 1 절연층이 배치되는 표면을 갖는 베이스, 제 1 절연층으로부터 이격되어 사이에 영역이 형성되어 있고, 제 1 절연층이 배치되는 베이스의 표면에 평행하게 배치된 제 2 절연층, 제 1 절연층 및 제 2 절연층에 걸쳐 배치된 단일의 도전층, 및 그 도전층에 접합된 반도체 디바이스를 포함한다.

Description

반도체 유닛{SEMICONDUCTOR UNIT}
본 발명은 도전층에 반도체 디바이스를 접합시킨 반도체 유닛에 관한 것이다.
일본 미심사 특허출원공보 제2011-243916호는, 절연층이 그 상면 상에, 이격된 제 1 도전층 및 제 2 도전층을 갖는 반도체 유닛을 개시하고 있다. 반도체 디바이스는 제 1 도전층에 접합되고, 전극 단자는 제 2 도전층에 접합된다. 제 1 도전층과 제 2 도전층은 와이어에 의해 접속된다.
상기 구성의 반도체 유닛에서는, 절연층에 작용하는 열 응력을 감소시키기 위한 요구가 있어 왔다.
본 발명은, 절연층에 대한 열 응력의 감소를 허용하는 구조의 반도체 유닛을 제공하는 것과 관련된다.
본 발명의 일 양태에 따르면, 반도체 유닛은, 제 1 절연층이 배치되는 표면을 갖는 베이스, 제 1 절연층으로부터 이격되어 사이에 영역이 형성되어 있고, 제 1 절연층이 배치되는 베이스의 표면에 평행하게 배치된 제 2 절연층, 제 1 절연층 및 제 2 절연층에 걸쳐 배치된 단일의 도전층, 및 그 도전층에 접합된 반도체 디바이스를 포함한다.
본 발명의 다른 양태들 및 이점들은 본 발명의 원리들을 일 예로 예시한, 첨부 도면들과 함께 얻어진, 다음의 설명으로부터 명백해질 것이다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 유닛의 개략 투시도.
도 2 는 도 1 의 라인 II-II 를 따라 얻어진 단면도.
도 3 은 본 발명에 따른 반도체 유닛의 다른 실시형태의 단면도.
이하, 첨부 도면들을 참조하여 본 발명에 따른 반도체 유닛의 하나의 실시형태를 설명할 것이다. 도 1 을 참조하면, 10 으로 일반적으로 지정되는 본 실시형태의 반도체 유닛은 회로 기판 (11) 및 그 회로 기판 (11) 상에 탑재된 2 개의 반도체 디바이스들 (21, 22) 을 포함한다. 반도체 유닛 (10) 의 상부면과 하부면은 도 1 에서 보여진 바와 같이, 각각 그 상부면과 하부면에 대응한다는 것에 주목한다. 회로 기판 (11) 은 제 1 세라믹 기판 (12) 또는 제 1 절연층, 제 2 세라믹 기판 (13) 또는 제 2 절연층, 및 각각의 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 상면들에 접합된 단일의 금속판 (14) 또는 도전층을 포함한다.
도 2 를 참조하면, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 하방에는 각각, 제 1 응력 완화 부재 (stress relief member) (15) 및 제 2 응력 완화 부재 (16) 가 제공된다. 응력 완화 부재들 (15, 16) 은 그들의 상면들에서, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 브레이징되고, 그들의 하면들에서, 평면에서 보아 직사각형 프로파일을 갖는 열 싱크 (23) 에 브레이징된다. 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은, 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 가 사이에 개재되어 있는 상태로 열 싱크 (23) 의 상면 상방에 제공된다. 본 실시형태에서, 열 싱크 (23) 는 본 발명의 방열 부재 (heat radiation member) 에, 그리고 또한 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 이 배치되는 본 발명의 베이스에 대응한다. 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은 열 싱크 (23) 의 상면에 평행한 동일 평면에 위치된다. 제 2 세라믹 기판 (13) 은, 제 1 세라믹 기판 (12) 이 제공되는 표면에 평행하게 배치된다. 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은 열 싱크 (23) 의 길이 방향으로 서로 이격되어 사이에 영역 (17) 이 형성되어 있다.
제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은 예를 들어 질화 알루미늄, 알루미나 또는 질화 규소로 이루어진다. 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 는 예를 들어, 순도 99.99wt% 이상의 알루미늄 (또는 4N-Al) 으로 이루어진 금속판에 의해 제공된다. 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 는 각각 그들의 두께 방향으로 복수의 홀들 (15A, 16A) 이 관통하여 형성되어 있다.
열 싱크 (23) 는 그 안에 냉각수가 흐르는 복수의 직선 채널 (straight channel) 들 (23A) 을 갖는다. 도면에는 도시하고 있지 않지만, 열 싱크 (23) 는 그 채널들 (23A) 안밖으로 냉각수가 흐르는 유입구 및 유출구를 갖는다.
제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 상면들 상의 금속판 (14) 은 평면에서 보아 직사각형 프로파일을 갖고, 알루미늄 또는 구리와 같은 도전성 재료로 이루어진다. 금속판 (14) 은 그 하부에서, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 브레이징된다. 금속판 (14) 은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 걸쳐 배치된다. 즉, 단일의 금속판 (14) 은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 의해 공유되고, 제 1 세라믹 기판 (12) 과 제 2 세라믹 기판 (13) 사이에서 접속한다.
금속판 (14) 은 그 길이 방향 중앙부에서, 금속판 (14) 의 두께 방향의 굴곡부 (bent portion) (14A) 를 갖는다. 굴곡부 (14A) 는 금속판 (14) 의 가로 길이 (transverse length) 전체에 걸쳐 형성된다. 굴곡부 (14A) 는, 금속판 (14) 이 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대해 적소에 브레이징될 때 제 1 세라믹 기판 (12) 과 제 2 세라믹 기판 (13) 사이에 정의되는 영역 (17) 에 대향하여 포지셔닝된다. 굴곡부 (14A) 는 영역 (17) 으로부터 떨어져 위로 향하게 되어, 금속판 (14) 에는 오목부 (14D) 가 형성되어 있다.
굴곡부 (14A) 는, 굴곡부 (14A) 의 어느 부분도 제 1 세라믹 기판 (12) 의 상면과 제 2 세라믹 기판 (13) 에 대향하는 제 1 세라믹 기판 (12) 의 단부면 사이에서 제 1 세라믹 기판 (12) 의 제 1 각부 (corner) (12A) 와 접촉하고 있지 않고, 또한 굴곡부 (14A) 의 어느 부분도 제 2 세라믹 기판 (13) 의 상면과 제 1 세라믹 기판 (12) 에 대향하는 제 2 세라믹 기판 (13) 의 단부면 사이에서 제 2 세라믹 기판 (13) 의 제 2 각부 (13A) 와 접촉하고 있지 않도록 하는 방식으로 형성된다. 구체적으로, 굴곡부 (14A) 는, 그 굴곡부 (14A) 가 제 1 각부 (12A) 및 제 2 각부 (13A) 로부터 떨어져 연장되도록, 제 1 각부 (12A) 로부터 떨어진 위치에서 제 1 세라믹 기판 (12) 으로부터, 그리고 또한 제 2 각부 (13A) 로부터 떨어진 위치에서 제 2 세라믹 기판 (13) 으로부터 연장된다.
금속판 (14) 에는, 그 금속판 (14) 의 두께 방향으로 홀 (14B) 이 굴곡부 (14A) 를 관통하여 형성되어 있다. 절연된 게이트 바이폴라 트랜지스터 또는 전계 효과 트랜지스터와 같은 예를 들어 전력 반도체 디바이스들인 반도체 디바이스들 (21, 22) 은 땜납 (solder) (H) 에 의해, 금속판 (14) 의 상면에 접합된다. 반도체 디바이스들 (21, 22) 은 각각 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 위의 위치들에서 금속판 (14) 의 상면에 접합된다.
반도체 유닛 (10) 에서, 열 싱크 (23) 의 부분 및 그 위에 탑재된 컴포넌트들은 몰드 수지 (18) 에 의해 몰딩된다. 구체적으로, 몰드 수지 (18) 는 열 싱크 (23) 의 상면을 커버하고, 또한 반도체 디바이스들 (21, 22), 금속판 (14), 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13), 및 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 를 커버한다. 몰드 수지 (18) 는 제 1 세라믹 기판 (12) 과 제 2 세라믹 기판 (13) 사이의 영역 (17), 그리고 또한 금속판 (14) 의 굴곡부 (14A) 내의 홀 (14B) 을 충진한다.
다음에, 본 실시형태의 반도체 유닛 (10) 의 동작을 설명할 것이다.
반도체 유닛 (10) 은, 차량에 설치되고 배터리의 DC 전력을 AC 전력으로 컨버팅하여 차량의 주행 모터를 구동하는 인버터로서 사용될 수 있다.
동작 시 반도체 디바이스들 (21, 22) 에 의해 발생된 열은 금속판 (14), 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13), 및 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 를 통하여 열 싱크 (23) 로 전달된다. 이 경우에, 금속판 (14) 은 반도체 디바이스들 (21, 22) 의 열에 의해서뿐만 아니라, 금속판 (14) 을 통하여 흐르는 전류에 의해 야기된 줄 열 (joule heat) 에 의해서도 가열된 후, 열 팽창된다.
금속판 (14) 의 이러한 열 팽창은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 변형을 야기하지만, 본 실시형태에서의 단일의 금속판 (14) 에 대한 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 별개의 제공은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 변형을 제한하는데 도움이 된다.
제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 임의의 변형은, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제 1 각부 (12A) 및 제 2 각부 (13A) 가 도 2 의 화살표 Y 로 나타낸 바와 같은 방향으로 금속판 (14) 을 향하여 이동되도록 하는 방식으로 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 이 편향하도록 야기할 수도 있다. 그러나, 굴곡부 (14A) 때문에, 금속판 (14) 의 어느 부분도 제 1 각부 (12A) 및 제 2 각부 (13A) 와 접촉하게 되지 않는다. 굴곡부 (14A) 는 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제 1 각부 (12A) 및 제 2 각부 (13A) 와 금속판 (14) 사이의 접촉을 방지하는 릴리프 (relief) 로서 기능한다.
본 실시형태의 반도체 유닛 (10) 은 다음의 이점들을 제공한다.
(1) 금속판 (14) 은 이격된 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 걸쳐 배치된다. 단일의 금속판 (14) 또는 도전층에 대해 제공되는 별개의 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은, 금속판 (14) 에 대해 단일의 세라믹 기판이 제공되는 경우와 비교하여 사이즈가 비교적 더 작게 형성될 수도 있다. 동작 시 반도체 디바이스들 (21, 22) 의 열로 인한 금속판 (14) 의 열 팽창은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 변형을 야기하지만, 더 작은 사이즈의 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제공은 금속판 (14) 의 팽창으로 인한 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 더 적은 변형을 초래하여, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 더 적은 열 응력을 초래한다.
(2) 금속판 (14) 은 제 1 세라믹 기판 (12) 과 제 2 세라믹 기판 (13) 사이의 영역 (17) 에 대향하는 위치에 굴곡부 (14A) 를 갖는다. 금속판 (14) 은 또한 굴곡부 (14A) 에 의해 형성된 오목부 (14D) 를 갖는다. 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 변형으로 인해, 굴곡부 (14A) 는, 오목부 (14D) 가 좁아지는 그러한 방식으로 변형되어, 금속판 (14) 에 대한, 그리고 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 더 적은 응력을 초래한다.
(3) 금속판 (14) 의 굴곡부 (14A) 에 형성된 홀 (14B) 은 금속판 (14) 에 대한 응력을 더욱 감소시키게 돕는다.
(4) 굴곡부 (14A) 는, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 편향이 발생하고 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제 1 각부 (12A) 및 제 2 각부 (13A) 가 금속판 (14) 을 향하여 이동될 때, 금속판 (14) 의 어느 부분도 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제 1 각부 (12A) 및 제 2 각부 (13A) 와 접촉하게 되지 않는 그러한 방식으로 형성된다. 굴곡부 (14A) 의 이러한 구성은 제 1 각부 (12A) 와 금속판 (14) 사이에, 그리고 제 2 각부 (13A) 와 금속판 (14) 사이에 18 과 같은 수지가 충진되는 것을 허용한다. 이 경우에, 수지는 또한 제 1 각부 (12A) 와 제 2 각부 (13A) 의 변형량 (displacement) 을 제한하는데 도움이 된다.
(5) 열 싱크 (23) 는 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 에 접합된다. 반도체 디바이스들 (21, 22) 의 열은, 반도체 디바이스들 (21, 22) 이 열 싱크 (23) 에 의해 냉각되고 반도체 디바이스들 (21, 22) 의 열로 인한 금속판 (14) 의 팽창이 제한되도록, 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 를 통하여 열 싱크 (23) 로 전달된다. 따라서, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 변형이 적어지게 되어, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 열 응력의 추가 감소를 초래한다.
(6) 열 싱크 (23) 와 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 사이에 개재된 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 는 반도체 디바이스들 (21, 22) 의 열로 인한 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 열 응력을 더욱 감소시키게 돕는다.
(7) 반도체 디바이스들 (21, 22) 및 회로 기판 (11) 을 커버하는 몰드 수지 (18) 는 반도체 디바이스들 (21, 22) 의 열로 인한 회로 기판 (11) 의 금속판 (14) 의 열 팽창을 제한하는데 도움이 되어, 금속판 (14) 에 접합된 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 더 적은 변형을 초래하고, 따라서 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 더 적은 열 응력을 초래한다.
(8) 금속판 (14) 또는 단일의 도전층은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 접합된다. 이러한 구성은 제 1 세라믹 기판 (12) 과 제 2 세라믹 기판 (13) 사이를 접속하기 위한 어떠한 와이어도 요구되지 않아, 상기 인용된 공보 제2011-243916호에 개시되어 있는 바와 같이 각각의 절연층들 상의 별개의 도전층들이 와이어에 의해 접속되는 경우와 비교하여 도전층들의, 그리고 또한 반도체 유닛의 컴포넌트들의 수가 감소되게 된다.
(9) 금속판 (14) 에는, 홀 (14B) 이 제 1 세라믹 기판 (12) 과 제 2 세라믹 기판 (13) 사이의 영역 (17) 에 대향하는 굴곡부 (14A) 를 관통하여 형성되어 있다. 몰드 수지 (18) 가 흐를 수 있는 이러한 홀 (14B) 은 영역 (17) 을 몰드 수지 (18) 로 충진하게 돕는다.
(10) 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 응력을 감소시키는 것은, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에서 균열 (crack) 이 발생하는 것을 방지하게 돕는다.
(11) 금속판 (14) 및 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 응력을 감소시키는 것은 그들 사이의 접합층들, 예를 들어, 금속판 (14) 과 제 1 세라믹 기판 (12) 사이의 층에서 균열이 발생하는 것을 방지하게 돕는다.
상기 실시형태는 이하 예시한 바와 같이 다양한 방식으로 변경될 수도 있다.
금속판 (14) 은, 금속판 (14) 에 대한 열 응력이 충분히 감소되는 한은 (도 2 에 도시된) 굴곡부 (14A) 를 생략할 수도 있다. 도 3 에 도시한 바와 같이, 140 에 의해 지정된 금속판은 14A 와 같은 굴곡부를 갖지 않고 평면 형상으로 형성될 수도 있다. 금속판 (140) 은 그 하면 내에, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제 1 각부 (12A) 및 제 2 각부 (13A) 위의 위치들에서 2 개의 오목부들 (14C) 을 갖는다. 오목부들 (14C) 은 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 의 제 1 각부 (12A) 및 제 2 각부 (13A) 와 금속판 (140) 사이의 접촉을 방지하는 릴리프로서 기능한다. 오목부들 (14C) 은 또한 금속판 (140) 에 대한 열 응력을 감소시키는데 도움이 된다.
굴곡부 (14A) 를 관통하여 형성된 홀 (14B) 은, 금속판 (14) 의 변형을 허용하며, 따라서 금속판 (14) 에 대한 열 응력을 감소시키는 그러한 절삭부 (cutout) 에 의해 대체될 수도 있다.
금속판 (14) 은, 그 금속판 (14) 에 대한 응력이 충분히 감소되는 한은 홀 (14B) 을 생략할 수도 있다.
반도체 유닛 (10) 은, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 열 응력이 충분히 감소되는 한은 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 를 생략할 수도 있다.
제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 에 접합된 열 싱크 (23) 는 임의의 적합한 평면의 방열 부재에 의해 대체될 수도 있다.
열 싱크 (23) 및 그 위에 탑재된 컴포넌트들은, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 에 대한 열 응력이 충분히 감소되는 한은 반드시 18 과 같은 몰드 수지에 의해 몰딩될 필요가 없다.
21, 22 와 같은 반도체 디바이스들의 수는 요구에 따라 증가되거나 감소될 수도 있다.
12, 13 과 같은 절연층들의 수는 요구에 따라 증가될 수도 있다.
별개의 제 1 응력 완화 부재 (15) 및 제 2 응력 완화 부재 (16) 는 단일의 응력 완화 부재에 의해 대체될 수도 있다.
제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은 반드시 동일 평면에 위치될 필요가 없다. 제 2 세라믹 기판 (13) 은 단지 제 1 세라믹 기판 (12) 이 배치되는 베이스 또는 열 싱크 (23) 의 표면에 평행하게 배치될 필요가 있다. 예를 들어, 제 1 세라믹 기판 (12) 및 제 2 세라믹 기판 (13) 은 별개의 베이스들 상에 배치될 수도 있다.
10 : 반도체 유닛
12 : 제 1 세라믹 기판
13 : 제 2 세라믹 기판
14 : 금속판
15 : 제 1 응력 완화 부재
16 : 제 2 응력 완화 부재
18 : 몰드 수지
21, 22 : 반도체 디바이스
23 : 열 싱크

Claims (7)

  1. 제 1 절연층이 배치되는 표면을 갖는 베이스;
    상기 제 1 절연층으로부터 이격되어 사이에 영역이 형성되어 있는 제 2 절연층으로서, 상기 제 2 절연층은, 상기 제 1 절연층이 배치되는 상기 베이스의 상기 표면에 평행하게 배치되는, 상기 제 2 절연층;
    상기 제 1 절연층 및 상기 제 2 절연층에 걸쳐 배치된 단일의 도전층; 및
    상기 도전층에 접합된 반도체 디바이스를 포함하는, 반도체 유닛.
  2. 제 1 항에 있어서,
    상기 도전층은 상기 제 1 절연층과 상기 제 2 절연층 사이에 형성된 상기 영역에 대향하는 굴곡부 (bend portion) 를 갖는, 반도체 유닛.
  3. 제 2 항에 있어서,
    상기 굴곡부에는, 홀 또는 절삭부 (cutout) 가 관통하여 형성되어 있는, 반도체 유닛.
  4. 제 1 항에 있어서,
    상기 베이스는 방열 부재인, 반도체 유닛.
  5. 제 1 항에 있어서,
    상기 제 1 절연층과 상기 베이스 사이, 그리고 상기 제 2 절연층과 상기 베이스 사이에 제공된 응력 완화 부재를 더 포함하는, 반도체 유닛.
  6. 제 1 항에 있어서,
    상기 반도체 디바이스, 상기 도전층, 상기 제 1 절연층, 상기 제 2 절연층 및 상기 베이스는 몰드 수지에 의해 몰딩되는, 반도체 유닛.
  7. 제 1 항에 있어서,
    상기 제 1 절연층은, 상기 도전층이 접합되는 상기 제 1 절연층의 표면과 상기 제 2 절연층에 대향하는 상기 제 1 절연층의 단부면 사이에 제 1 각부를 갖고, 상기 제 2 절연층은, 상기 도전층이 접합되는 상기 제 2 절연층의 표면과 상기 제 1 절연층에 대향하는 상기 제 2 절연층의 단부면 사이에 제 2 각부를 가지며,
    상기 도전층은 상기 도전층과 상기 제 1 절연층의 상기 제 1 각부 사이, 그리고 상기 도전층과 상기 제 2 절연층의 상기 제 2 각부 사이의 접촉을 방지하는 릴리프 (relief) 를 갖는, 반도체 유닛.
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