KR101451461B1 - 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 - Google Patents

돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 Download PDF

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Abstract

조합 회로의 입력 라인에 순차 인가하는 제1, 제2의 입력 벡터에 의해 활성화된 조합 회로 내의 패스(path)를 보증하여 제1, 제2의 입력 벡터로부터 돈 케어 비트를 추출하는 것이 가능한 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 제공한다. 0 및 1의 논리값 비트의 조합으로 구성되고, 스캔 설계된 순서 회로 내의 또는 단독의 조합 회로(10)의 입력 라인에 순차 인가되는 제1, 제2의 입력 벡터 V1, V2로부터, 제1, 제2의 돈 케어 비트 X1, X2를 추출하는 돈 케어 비트 추출 방법으로서, 제1, 제2의 입력 벡터 V1, V2의 인가에 의해 활성화된 조합 회로(10) 내의 패스 Pi의 일부 또는 전부의 활성화를 보증하여 제1, 제2의 입력 벡터 V1, V2로부터, 제1, 제2의 돈 케어 비트 X1, X2를 추출하는 추출 공정을 포함한다.

Description

돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체{DON'T-CARE BIT EXTRACTION METHOD AND COMPUTER READABLE RECORDING MEDIUM RECORDING DON'T-CARE BIT EXTRACTION PROGRAM}
본 발명은, 0(영) 및 1(일)의 논리값 비트(bit)의 조합으로 구성되고, 스캔(scan) 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로의 입력 라인에 순차적으로 인가되는 제1, 제2의 입력 벡터(vector)로부터, 각각 돈 케어 비트를 추출하는 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체에 관한 것이다.
반도체 대규모 집적회로(이하, 단지 LSI 회로라고 하는 것도 있다)는 도 5에 나타내듯이 설계, 제조, 테스트의 단계를 거쳐 출하된다. 여기서, 테스트라는 것은 설계 데이터에 기초하여 제조된 LSI 회로(구체적으로는 순서 회로 내의 조합 회로)에 테스트 벡터(이하, 단지 벡터라고 한다)를 인가하여, 그에 대한 응답을 기대값과 비교하여 양품, 불량품의 판정을 실시하는 작업을 말한다. 또한, 테스트에 합격하는 LSI 회로의 양품율(수율)은 LSI 회로의 품질, 신뢰성, 및 코스트(cost)를 크게 좌우하기 때문에, 반도체 산업의 생명선이라고까지 일컬어지고 있다. 그리고 LSI 회로를 실제 사용과 동일한 정도의 동작 속도로 테스트를 실시하는 실제 속도 테스트는 벡터를 초기화 패턴과 고장을 검출하는 런치 패턴(launch pattern)으로 구성한 경우, 도 6에 나타내듯이 쉬프트 펄스(shift pulse) SL의 상승 시각에 초기화 패턴이 조합 회로에 입력되고 그 다음에 펄스 C1의 상승 시각에 런치 패턴이 입력되는 것에 의해 발생한 조합 회로의 응답을 펄스 C2의 상승 시각에서 관측함으로써 행해진다. 또한, 조합 회로의 테스트 상태는 쉬프트 펄스 S1의 상승 시각에 해제된다.
여기서, 펄스 C1 후의 런치 패턴의 입력에 의해 발생하는 조합 회로 내의 스위칭 동작이 많으면 전원 전압 강하(IR 드롭(drop))나 전원 노이즈가 증가하여, 조합 회로 내의 지연이 과도하게 증가한 경우, 펄스 C2에 있어서 본래 얻어져야 할 응답이 얻어지지 않고, 타이밍 위반에 의해 잘못된 응답이 순서 회로 내의 플립ㆍ플롭(flip-flop) 군(群)에서 수확되어 버린다. 그 결과, 조합 회로로부터의 응답과 기대값이 일치하지 않기 때문에 불량품이라고 하는 잘못된 판정을 하는 오테스트가 발생한다. 그리고 오테스트는 캡처(capture) C1과 캡처(capture) C2의 시간 간격이 짧은 실제 속도 테스트에 있어서 현저하게 되고 있다.
한편, IR 드롭이 발생하지 않는 벡터를 결정하는 방법으로서 X매립(X-filling) 기술이 있다. X매립 기술은 LSI 회로(구체적으로는 순서 회로 내의 조합 회로) 내의 1 또는 2종류 이상의 고장을 검출하는 경우, 벡터 중에서 검출하는 고장에 관여하는 일부의 비트에 대해서만 0 또는 1의 논리값을 할당하면 고장 검출이 가능하게 되어, 벡터 중에서 고장에 관여하지 않는(즉, 고장 검출 능력을 저하시키지 않는) 나머지의 비트를 돈 케어 비트(X비트라고 한다)로 하여, 이 돈 케어 비트에 목적에 따른 논리값 0 또는 1을 할당하는 기술이다. 예를 들면, 도 7에 나타내듯이, VP 및 VS로 구성되는 벡터 V에 대해서 FP(V) 및 FS(V)의 응답이 주어지는 경우, VS와 FS(V)와의 상위(相違)를 작게 할 수 있다. 또한, 도 7에서, pi(i=1∼6), qi(i=1∼6)는 각각 조합 회로의 입, 출력 라인을 나타낸다. 여기서, 비특허 문헌 1에는, 각 비트에 대해서 차례로 돈 케어 비트로 될 수 있는지 아닌지의 체크를 실시하는 수법을 사용하여 테스트 입력마다 돈 케어 비트를 특정하는 것이 기재되어 있다.
비특허 문헌 1 : 알 산카라린감(R. Sankaralingam), 알 오르간티(R. Oruganti), 엔 트우바(N. Touba), 「스캔 체인 디세이블을 이용한 테스트시의 소비 전력 삭감(Reducing Power Dissipation during Test Using Scan Chain Disable)」, 프로시딩 브이엘에스아이 테스트 심포지엄(Proc. VLSI Test Symp.) 2001년, p. 319-324
그렇지만, 비특허 문헌 1에서는, 벡터간의 상관관계를 완전히 무시하고 있으므로, 오테스트 회피에 유효한 돈 케어 비트가 얻어지지 않는 것이 많다고 하는 문제가 있다. 또, 돈 케어 비트가 특정일 때는 벡터에 의한 고장 검출만을 보증하고 있어, 최근 중요시되고 있는 미소한 지연 고장(타이밍 관련의 고장)의 검출을 보증할 수가 없다고 하는 문제가 있다. 또한, 돈 케어 비트에의 논리값 할당에서는, 의사 외부 입력(플립ㆍ플롭 군으로부터의 출력)에 있는 돈 케어 비트에만 주목하여, 의사 외부 출력(플립ㆍ플롭 군에의 입력)에 있는 돈 케어 비트를 완전히 무시하고 있다. 이 때문에, 최적인 오테스트 회피 효과가 얻어지지 않는다고 하는 문제도 생긴다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 조합 회로의 입력 라인에 순차적으로 인가하는 제1, 제2의 입력 벡터에 의해 활성화된 조합 회로 내의 패스를 보증하여 제1, 제2의 입력 벡터로부터 각각 돈 케어 비트를 추출하는 것이 가능한 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체를 제공하는 것을 목적으로 한다.
상기 목적을 따르는 본 발명에 관한 돈 케어 비트 추출 방법은, 0 및 1의 논리값 비트의 조합으로 구성되고, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로의 입력 라인에 순차적으로 인가되는 제1, 제2의 입력 벡터로부터, 제1, 제2의 돈 케어 비트를 추출하는 돈 케어 비트 추출 방법으로서, 상기 제1, 제2의 입력 벡터의 인가에 의해 활성화된 상기 조합 회로 내의 패스(path)의 일부 또는 전부의 활성화를 보증하여 상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 돈 케어 비트를 추출하는 추출 공정을 포함한다.
본 발명에 관한 돈 케어 비트 추출 방법에 있어서, 상기 추출 공정은, 상기 제2의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제2의 입력 라인을 특정하는 제1의 공정과, 상기 제1의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인 및 상기 제2의 입력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제1의 입력 라인을 특정하는 제2의 공정과, 상기 제1, 제2의 입력 라인에 각각 대응하는 상기 제1, 제2의 입력 벡터 중의 논리값 비트를 각각 제1, 제2의 필수 비트로 특정하는 제3의 공정과, 상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 필수 비트를 각각 제외한 나머지를 상기 제1, 제2의 돈 케어 비트로 특정하여 추출하는 제4의 공정을 포함하는 것이 바람직하다.
상기 목적을 따르는 본 발명에 관한 돈 케어 비트 추출 프로그램은, 0 및 1의 논리값 비트의 조합으로 구성되고, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로의 입력 라인에 순차적으로 인가되는 제1, 제2의 입력 벡터로부터, 제1, 제2의 돈 케어 비트를 추출하는 돈 케어 비트 추출 프로그램으로서, 상기 제1, 제2의 입력 벡터의 인가에 의해 활성화된 상기 조합 회로 내의 패스의 일부 또는 전부의 활성화를 보증하여 상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 돈 케어 비트를 추출하는 추출 순서를 포함한다.
본 발명에 관한 돈 케어 비트 추출 프로그램에 있어서, 상기 추출 순서는, 상기 제2의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제2의 입력 라인을 특정하는 제1의 순서와, 상기 제1의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인 및 상기 제2의 입력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제1의 입력 라인을 특정하는 제2의 순서와, 상기 제1, 제2의 입력 라인에 각각 대응하는 상기 제1, 제2의 입력 벡터 중의 논리값 비트를 각각 제1, 제2의 필수 비트로 특정하는 제3의 순서와, 상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 필수 비트를 각각 제외한 나머지를 상기 제1, 제2의 돈 케어 비트로 특정하여 추출하는 제4의 순서를 포함하는 것이 바람직하다.
본 발명에 관한 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램에 있어서는, 조합 회로의 입력 라인에 순차적으로 인가하는 제1, 제2의 입력 벡터에 의해 활성화된 조합 회로 내의 패스를 보증하여 제1, 제2의 입력 벡터로부터 제1, 제2의 돈 케어 비트를 각각 추출하므로, 제1, 제2의 입력 벡터의 테스트 판정 능력을 유지하는 것이 가능하게 된다.
특히, 본 발명에 관한 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램에 있어서, 제1, 제2의 입력 벡터의 인가로 형성되는 패스의 종점 출력 라인으로부터 조합 회로 내를 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 제1, 제2의 필수 비트를 각각 특정하고, 제1, 제2의 입력 벡터로부터 제1, 제2의 필수 비트를 각각 제외한 나머지를 제1, 제2의 돈 케어 비트로 각각 특정한 경우에는, 패스의 활성화를 보증하여 제1, 제2의 돈 케어 비트를 각각 추출할 수가 있다.
도 1은 본 발명의 일실시예에 관한 돈 케어 비트 추출 방법이 적용되는 조합 회로에 제1, 제2의 입력 벡터 V1, V2를 인가했을 때의 설명도이다.
도 2의 (A), (B)는 동일한 돈 케어 비트 추출 방법의 설명도이다.
도 3은 동일한 돈 케어 비트 추출 방법이 적용되는 조합 회로를 구비한 스캔 설계된 순서 회로의 설명도이다.
도 4는 본 발명의 일실시예에 관한 돈 케어 비트 추출 프로그램을 나타내는 플로차트이다.
도 5는 반도체 대규모 집적회로의 설계로부터 출하까지의 흐름을 나타내는 설명도이다.
도 6은 반도체 대규모 집적회로의 실제 속도 테스트에서 오테스트가 발생하는 원인의 설명도이다.
도 7은 조합 회로에 인가되는 테스트용의 벡터와 응답의 관계를 나타내는 설명도이다.
이어서, 첨부한 도면을 참조하면서, 본 발명을 구체화한 실시예에 대해 설명하고 본 발명의 이해로 제공한다.
본 발명의 일실시예에 관한 돈 케어 비트 추출 방법은, 도 1에 나타내듯이, 0 및 1의 논리값 비트의 조합으로 구성되고, 조합 회로(10)의 입력 라인에 조합 회로(10)의 테스트를 실시할 목적으로 순차적으로 인가되는 제1, 제2의 입력 벡터 V1, V2로부터, 제1, 제2의 돈 케어 비트(조합 회로(10)의 테스트에 영향을 미치지 않는 논리값 비트)를 추출하는 것이다. 그리고 돈 케어 비트 추출 방법은, 제1, 제2의 입력 벡터 V1, V2의 인가에 의해 활성화된 조합 회로(10) 내의 패스 Pi의, 예를 들면, 전부의 활성화를 보증하여, 즉, 처음으로 인가되는 제1의 입력 벡터 V1에 의해 조합 회로(10) 내에 형성되는 패스 Pi(제1의 입력 벡터의 신호가 조합 회로의 입력 라인의 하나인 기점 입력 라인 S로부터 입력되어 조합 회로(10)의 출력 라인의 하나인 종점 출력 라인 E로부터 출력될 때에, 조합 회로(10) 내에 형성되는 신호의 경로)의 전부가 다음에 인가되는 제2의 입력 벡터 V2에 의해서도 조합 회로(10) 내에 형성되도록 하여, 제1, 제2의 입력 벡터 V1, V2로부터 각각 제1, 제2의 돈 케어 비트를 추출하는 추출 공정을 포함하고 있다. 여기서, 조합 회로(10)는, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로를 가리킨다.
추출 공정은, 도 2의 (A), (B)에 나타내듯이, 제2의 입력 벡터 V2가 인가되는 조합 회로(10)에서, 조합 회로(10)에 형성되는 각 패스 Pi의 종점 출력 라인 E로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측(각 패스 Pi의 기점 입력 라인 S측)에 소급하여 도달하는 범위 R2에 존재하는 조합 회로(10)의 입력 라인의 일부인 제2의 입력 라인을 특정하는 제1의 공정과, 제1의 입력 벡터 V1가 인가되는 조합 회로(10)에서, 조합 회로(10)에 형성되는 각 패스 Pi의 종점 출력 라인 E와 제2의 입력 라인에 출력을 각각 공급하는 조합 회로(10)의 출력 라인의 일부인 종점 출력 라인 군(群) T2로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측(각 패스 Pi의 기점 입력 라인 S측)에 각각 소급하여 도달하는 범위 R1에 존재하는 조합 회로(10)의 입력 라인의 일부인 제1의 입력 라인을 특정하는 제2의 공정과, 제1, 제2의 입력 라인에 각각 대응하는 제1, 제2의 입력 벡터 V1, V2 중의 논리값 비트를 각각 제1, 제2의 필수 비트 B1, B2로 특정하는 제3의 공정과, 제1, 제2의 입력 벡터 V1, V2로부터 제1, 제2의 필수 비트 B1, B2를 각각 제외한 나머지를 제1, 제2의 돈 케어 비트 X1, X2로 특정하여 추출하는 제4의 공정을 포함한다.
도 2(A)에 나타내듯이, 패스 Pi의 종점 출력 라인 E로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위 R2에 존재하는 조합 회로(10)의 제2의 입력 라인을 특정하여, 이 제2의 입력 라인에 대응하는 제2의 입력 벡터 V2 중의 논리값 비트를 제2의 필수 비트 B2로 하므로, 제2의 필수 비트 B2는 제2의 입력 벡터 V2 중에서 패스 Pi의 활성화에 영향을 미치는 입력값(비트)으로 된다. 또, 도 2(B)에 나타내듯이, 패스 Pi의 종점 출력 라인 E 및 제2의 입력 라인으로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측에 각각 소급하여 도달하는 범위 R1에 존재하는 조합 회로(10)의 제1의 입력 라인을 특정하고, 이 제1의 입력 라인에 대응하는 제1의 입력 벡터 V1 중의 논리값 비트를 제1의 필수 비트 B1로 하므로, 제1의 필수 비트 B1는 제1의 입력 벡터 V1 중에서 패스 Pi의 활성화에 영향을 미치는 입력값(비트)으로 된다.
이와 같이, 제1, 제2의 입력 벡터 V1, V2에 있어서, 제1, 제2의 필수 비트 B1, B2를 결정하는 것에 의해, 제1, 제2의 입력 벡터 V1, V2를 조합 회로(10)에 각각 인가했을 때에 동일한 패스 Pi의 형성을 보증할 수가 있다. 또, 제1, 제2의 입력 벡터 V1, V2로부터 제1, 제2의 필수 비트 B1, B2를 각각 제외한 나머지를 제1, 제2의 돈 케어 비트 X1, X2로 특정하면, 돈 케어 비트 X1, X2에 임의의 논리값을 주어도 패스 Pi의 형성이 영향을 받는 일이 없다.
그리고 제1, 제2의 돈 케어 비트 X1, X2에 특정의 논리값을 적용함으로써, 조합 회로(10)의 미소 지연 고장의 검출, 소비 전력을 감소시켜 전원 전압 강하(IR 드롭)에 수반하는 오테스트의 회피, 테스트용의 데이터 삭감 등을 달성할 수가 있다. 예를 들면, 도 3에 나타내듯이, 스캔 설계된 순서 회로(11) 내에 있는 조합 회로(10) 내에 형성되는 패스 Pi에 있어서의 미소 지연을 검출하는 경우, 이 조합 회로(10)에서는 조합 회로(10)의 외부 입력 라인은 외부로부터 직접 액세스(access) 가능한 고유의 외부 입력 라인 PIs와 순서 회로(11) 내의 플립ㆍ플롭 군(12)의 출력 라인인 의사 외부 입력 라인 PPIs로 구성된다. 또한, POs는 외부에 직접 나오는 외부 출력 라인을 나타내고, PPOs는 플립ㆍ플롭 군(12)에의 입력 라인인 의사 외부 출력 라인을 나타낸다.
본 발명의 일실시예와 관련되는 돈 케어 비트 추출 프로그램은, 도 4에 나타내듯이, 조합 회로(10)의 테스트를 실시할 목적으로 조합 회로(10)에 순차적으로 인가하여 조합 회로(10) 내에 복수의 패스 Pi를 형성하는 제1, 제2의 입력 벡터 V1, V2를 준비하는 입력 벡터 작성 순서(S-1)와, 조합 회로(10)에 형성되는 패스 Pi마다 제1, 제2의 돈 케어 비트 X1, X2의 특정이 종료하고 있는지 아닌지를 판정하는 판정 순서(S-2)와, 제1, 제2의 입력 벡터 V1, V2의 인가에 의해 활성화된 조합 회로(10) 내의 각 패스 Pi의 활성화를 보증하여, 제1, 제2의 입력 벡터 V1, V2로부터 각각 제1, 제2의 돈 케어 비트 X1, X2를 추출하는 추출 순서(S-3)를 포함하고 있다.
여기서, 추출 순서(S-3)는, 제2의 입력 벡터 V2의 인가에 대응하는 조합 회로(10)에서, 각 패스 Pi의 종점 출력 라인 E로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위 R2에 존재하는 조합 회로(10)의 입력 라인의 일부인 제2의 입력 라인을 특정하는 제1의 순서(SS-1)와, 제1의 입력 벡터 V1의 인가에 대응하는 조합 회로(10)에서, 각 패스 Pi의 종점 출력 라인 E 및 제2의 입력 라인에 출력을 각각 공급하는 조합 회로(10)의 출력 라인의 일부인 종점 출력 라인 군 T2로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측에 각각 소급하여 도달하는 범위 R1에 존재하는 조합 회로(10)의 입력 라인의 일부인 제1의 입력 라인을 특정하는 제2의 순서(SS-2)와, 제1, 제2의 입력 라인에 각각 대응하는 제1, 제2의 입력 벡터 V1, V2 중의 논리값 비트를 각각 제1, 제2의 필수 비트 B1, B2로 특정하는 제3의 순서(SS-3)와, 제1, 제2의 입력 벡터 V1, V2로부터 제1, 제2의 필수 비트 B1, B2를 각각 제외한 나머지를 제1, 제2의 돈 케어 비트 X1, X2로 특정하여 추출하는 제4의 순서(SS-4)를 포함하고 있다. 이하, 각 순서마다 설명한다.
먼저, 입력 벡터 작성 순서(S-1)에 있어서, 예를 들면, 종래의 ATPG 프로그램(자동 테스트 벡터 생성 프로그램)을 사용하여, 제1, 제2의 입력 벡터 V1, V2를 작성한다. 그리고, 판정 순서(S-2)에서 제1, 제2의 입력 벡터 V1, V2를 조합 회로(10)에 인가했을 때에 형성되는 패스 Pi를 모두 구하여 패스 중에서 하나의 패스 Pi를 선택하고, 이 패스 Pi에 대해서 제1, 제2의 입력 벡터 V1, V2에 있어서 제1, 제2의 돈 케어 비트 X1, X2의 특정이 행해지고 있는지의 여부를 판정한다. 통상, 작성된 제1, 제2의 입력 벡터 V1, V2에 대해서는, 돈 케어 비트 X1, X2는 특정되어 있지 않으므로, 제1, 제2의 입력 벡터 V1, V2로부터 각각 돈 케어 비트 X1, X2를 추출하는 추출 순서(S-3)로 이행한다.
추출 순서(S-3) 내의 제1의 순서(SS-1)에서 선택된 패스 Pi에 대해서 제2의 입력 벡터 V2가 인가된 경우에, 패스 Pi의 종점 출력 라인 E로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위 R2에 존재하는 조합 회로(10)의 입력 라인의 일부인 제2의 입력 라인을 특정한다. 그 다음에, 제2의 순서(SS-2)에서 선택된 패스 Pi에 대해서 제1의 입력 벡터 V1이 인가된 경우에 패스 Pi의 종점 출력 라인 E 및 제2의 입력 라인에 출력을 각각 공급하는 조합 회로(10)의 출력 라인의 일부인 종점 출력 라인 군 T2로부터 조합 회로(10) 내를 조합 회로(10)의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위 R1에 존재하는 조합 회로(10)의 입력 라인의 일부인 제1의 입력 라인을 특정한다.
또한, 제3의 순서(SS-3)에서 제1, 제2의 입력 라인에 각각 대응하는 제1, 제2의 입력 벡터 V1, V2 중의 논리값 비트를 각각 제1, 제2의 필수 비트 B1, B2로 특정한다. 제1, 제2의 입력 벡터 V1, V2에 있어서, 제1, 제2의 필수 비트 B1, B2를 결정하는 것에 의해, 제1, 제2의 입력 벡터 V1, V2를 조합 회로(10)에 각각 인가했을 때에 동일한 패스 Pi의 형성이 보증된다. 그 다음에, 제4의 순서(SS-4)에서 제1, 제2의 입력 벡터 V1, V2로부터 제1, 제2의 필수 비트 B1, B2를 각각 제외한 나머지를 제1, 제2의 돈 케어 비트 X1, X2로 특정하여 추출한다. 그리고 제1, 제2의 돈 케어 비트 X1, X2가 특정되고 추출된 선택된 패스 Pi에 대한 제1, 제2의 입력 벡터 V1, V2는 판정 순서(S-2)에서 돈 케어 비트가 추출용 입력 벡터로서 보존된다.
그리고 나머지의 패스에 대해서도, 제1, 제2의 입력 벡터 V1, V2에 있어서 제1, 제2의 돈 케어 비트 X1, X2의 특정과 추출을 순차적으로 실시하여, 모든 패스에 대해서 제1, 제2의 입력 벡터 V1, V2에 있어서의 제1, 제2의 돈 케어 비트 X1, X2의 특정과 추출을 실시한다.
또한, 얻어진 제1, 제2의 입력 벡터 V1, V2는 패스 Pi마다 제1, 제2의 돈 케어 비트 X1, X2가 특정되어 있기 때문에, 제1, 제2의 돈 케어 비트 X1, X2를 포함한 제1, 제2의 입력 벡터 V1, V2는 패스 Pi의 수만큼 각각 존재한다. 이 때문에, 제1(제2)의 돈 케어 비트 X1(X2)를 포함한 제1(제2)의 입력 벡터 V1(V2) 사이에서 제1(제2)의 돈 케어 비트끼리 겹치는 경우는 제1(제2)의 돈 케어 비트 X1(X2), 제1(제2)의 돈 케어 비트 X1(X2)와 논리값 0이 겹치는 경우는 논리값 0, 제1(제2)의 돈 케어 비트 X1(X2)와 논리값 1이 겹치는 경우는 논리값 1로 할 수 있으므로, 이 규칙을 적용함으로써, 제1, 제2의 입력 벡터 V1, V2를 각각 하나의 벡터로 정리할 수가 있다.
이상, 본 발명을 실시예를 참조하여 설명해 왔지만, 본 발명은 어떤 상기한 실시예에 기재한 구성으로 한정되는 것은 아니고, 특허 청구의 범위에 기재되어 있는 사항의 범위 내에서 생각되는 그 외의 실시예나 변형예도 포함하는 것이다.
예를 들면, 제1, 제2의 입력 벡터의 인가에 의해 활성화된 조합 회로 내의 패스의 일부의 활성화를 보증하여 제1, 제2의 입력 벡터로부터 돈 케어 비트를 추출하도록 해도 좋다. 여기서, 패스의 일부를 예를 들면, 조합 회로 내에 형성되는 패스 중에서 가장 많은 논리 소자로 형성되는 최장 패스로 하는 것도, 조합 회로에 형성되는 패스를 패스에 포함되는 논리 소자 수가 큰 순서로 늘어놓아 큰 쪽으로부터 미리 설정한 범위 내에 존재하는 복수의 패스 군으로 할 수도 있다. 또한, 미리 설정한 범위 내라는 것은, 예를 들면, 최대 개수의 논리 소자를 포함하는 패스를 포함하여 상위 60% 이내, 바람직하게는 50% 이내, 보다 바람직하게는 30% 이내를 가리킨다.
<산업상의 이용 가능성>
본 발명에 관한 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램에 있어서는, 조합 회로의 입력 라인에 순차적으로 인가하는 제1, 제2의 입력 벡터에 의해 활성화된 조합 회로 내의 패스를 보증하여 제1, 제2의 입력 벡터로부터 제1, 제2의 돈 케어 비트를 각각 추출하므로, 조합 회로의 검사의 제1, 제2의 입력 벡터의 테스트 판정 능력을 유지하는 것이 가능하게 된다. 이에 의해 예를 들면, 반도체 대규모 집적회로의 오테스트가 감소하여 불량품으로 인정되는 제품의 수를 줄일 수가 있다.
10: 조합 회로
11: 순서 회로
12: 플립ㆍ플롭 군(flipㆍflop group)

Claims (4)

  1. 0 및 1의 논리값 비트의 조합으로 구성되고, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로의 입력 라인에 순차적으로 인가되는 제1, 제2의 입력 벡터로부터, 제1, 제2의 돈 케어 비트를 추출하는 돈 케어 비트 추출 방법으로서,
    상기 제1, 제2의 입력 벡터의 인가에 의해 활성화된 상기 조합 회로 내의 패스의 일부 또는 전부의 활성화를 보증하여 상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 돈 케어 비트를 추출하는 추출 공정을 포함하는 것을 특징으로 하는 돈 케어 비트 추출 방법.
  2. 제1항에 있어서,
    상기 추출 공정은, 상기 제2의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제2의 입력 라인을 특정하는 제1의 공정과,
    상기 제1의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인 및 상기 제2의 입력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제1의 입력 라인을 특정하는 제2의 공정과,
    상기 제1, 제2의 입력 라인에 각각 대응하는 상기 제1, 제2의 입력 벡터 중의 논리값 비트를 각각 제1, 제2의 필수 비트로 특정하는 제3의 공정과,
    상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 필수 비트를 각각 제외한 나머지를 상기 제1, 제2의 돈 케어 비트로 특정하여 추출하는 제4의 공정을 포함하는 것을 특징으로 하는 돈 케어 비트 추출 방법.
  3. 0 및 1의 논리값 비트의 조합으로 구성되고, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로의 입력 라인에 순차적으로 인가되는 제1, 제2의 입력 벡터로부터, 제1, 제2의 돈 케어 비트를 추출하는 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체로서,
    상기 제1, 제2의 입력 벡터의 인가에 의해 활성화된 상기 조합 회로 내의 패스의 일부 또는 전부의 활성화를 보증하여 상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 돈 케어 비트를 추출하는 추출 순서를 포함하는 것을 특징으로 하는 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  4. 제3항에 있어서,
    상기 추출 순서는, 상기 제2의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제2의 입력 라인을 특정하는 제1의 순서와,
    상기 제1의 입력 벡터에 대응하는 상기 조합 회로에서 상기 패스의 일부 또는 전부의 종점 출력 라인 및 상기 제2의 입력 라인으로부터 상기 조합 회로 내를 그 조합 회로의 회로 정보에 기초하여 입력측에 소급하여 도달하는 범위에 존재하는 그 조합 회로의 제1의 입력 라인을 특정하는 제2의 순서와,
    상기 제1, 제2의 입력 라인에 각각 대응하는 상기 제1, 제2의 입력 벡터 중의 논리값 비트를 각각 제1, 제2의 필수 비트로 특정하는 제3의 순서와,
    상기 제1, 제2의 입력 벡터로부터 상기 제1, 제2의 필수 비트를 각각 제외한 나머지를 상기 제1, 제2의 돈 케어 비트로 특정하여 추출하는 제4의 순서를 포함하는 것을 특징으로 하는 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
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