KR101451462B1 - 논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 - Google Patents

논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 Download PDF

Info

Publication number
KR101451462B1
KR101451462B1 KR1020107005779A KR20107005779A KR101451462B1 KR 101451462 B1 KR101451462 B1 KR 101451462B1 KR 1020107005779 A KR1020107005779 A KR 1020107005779A KR 20107005779 A KR20107005779 A KR 20107005779A KR 101451462 B1 KR101451462 B1 KR 101451462B1
Authority
KR
South Korea
Prior art keywords
value
logical value
logical
external output
external input
Prior art date
Application number
KR1020107005779A
Other languages
English (en)
Other versions
KR20100080508A (ko
Inventor
코헤이 미야세
시아오킹 웬
세이지 카지하라
Original Assignee
가부시키가이샤 엘피텍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 엘피텍스 filed Critical 가부시키가이샤 엘피텍스
Publication of KR20100080508A publication Critical patent/KR20100080508A/ko
Application granted granted Critical
Publication of KR101451462B1 publication Critical patent/KR101451462B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318371—Methodologies therefor, e.g. algorithms, procedures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

테스트의 판정 능력을 저하시키지 않는 미정값 비트를 특정하고, 이 미정값 비트의 논리값을 단시간에 결정할 수 있는 논리값 결정방법 및 논리값 결정 프로그램을 제공한다. 조합 회로(11)의 대응하는 외부 입력 라인과 외부 출력 라인 사이의 논리값 상위의 총수를 조정하는 미정값 비트의 논리값 결정 방법으로서, 외부 출력 라인이 논리값이고 외부 입력 라인이 미정값인 경우, 미정값 비트의 논리값을 외부 출력 라인의 논리값으로 하는 제1의 논리값 결정 작업과, 외부 출력 라인이 미정값이고 외부 입력 라인이 논리값인 경우, 정당화 조작에 의해 미정값 비트의 논리값을 구하는 제2 논리값 결정 작업과, 외부 입력 라인 및 외부 출력 라인이 미정값인 경우, 외부 출력 라인이 논리값 0으로 되는 확률과, 논리값 1로 되는 확률을 계산하고, 확률의 차에 기초하여 외부 입력 라인의 미정값 비트의 논리값을 결정하는 제3 논리값 결정 작업을 구비하고, 논리값 상위의 총수가 목표값에 도달할 때까지 제3 논리값 결정 작업을 반복한다.

Description

논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체{LOGICAL VALUE DETERMINATION METHOD AND COMPUTER READABLE RECORDING MEDIUM RECORDING LOGICAL VALUE DETERMINATON PROGRAM}
본 발명은, 0(영), 1(일)의 논리값 비트 및 미정값 비트로 구성되는 벡터를 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로에 인가했을 때에 조합 회로의 외부 입력 라인과 외부 출력 라인의 사이에서 결정되는 1대 1의 대응 관계에 있어서, 대응하는 외부 입력 라인과 외부 출력 라인 사이의 논리값 상위(相違)의 총수가 증가 또는 저하하도록 벡터 중의 미정값 비트에 부여할 목표 논리값을 결정하는 논리값 결정 방법 및 논리값 결정 프로그램을 기록한 기록매체에 관한 것이다.
반도체 대규모 집적회로(이하, 단지 LSI 회로라고 하는 것도 있다)는, 도 3에 나타내듯이, 설계, 제조, 테스트의 단계를 거쳐 출시된다. 여기서, 테스트라는 것은, 설계 데이터에 기초하여 제조된 LSI 회로(구체적으로는 순서 회로 내의 조합 회로, 즉 앤드 게이트(AND gate), 낸드 게이트(NAND gate), 오아 게이트(OR gate), 노아 게이트(NOR gate) 등의 논리 소자로 이루어지는 회로)에 테스트 벡터(이하, 단지 벡터라고 한다)를 인가하여, 그에 대한 응답을 기대값과 비교하여 양품, 불량품의 판정을 실시하는 작업을 말한다. 또한, 테스트에 합격하는 LSI 회로의 양품율(수율)은, LSI 회로의 품질, 신뢰성, 및 코스트(cost)를 크게 좌우하기 때문에, 반도체 산업의 생명선이라고까지 일컬어지고 있다. 그리고 LSI 회로를 실제 사용과 동일한 정도의 동작 속도로 테스트를 실시하는 실제 속도 테스트는, 벡터를 초기화 패턴과 고장을 검출하는 특정의 신호로 이루어지는 런치 패턴(launch pattern)으로 구성한 경우, 도 4에 나타내듯이, 쉬프트 펄스(shift pulse) SL의 상승 시각에 초기화 패턴이 조합 회로에 입력되고 그 다음에 펄스 C1의 상승 시각에 런치 패턴이 입력되는 것에 의해 발생한 조합 회로의 응답을 펄스 C2의 상승 시각에서 관측함으로써 행해진다. 또한, 조합 회로의 테스트 상태는 쉬프트 펄스 S1의 상승 시각에 해제된다.
여기서, 펄스 C1 후의 런치 패턴의 입력에 의해 발생하는 조합 회로 내의 스위칭 동작이 많으면 전원 전압 강하(IR 드롭(drop))나 전원 노이즈가 증가하여, 조합 회로 내의 지연이 과도하게 증가한 경우, 펄스 C2에 있어서 본래 얻어져야 할 응답이 얻어지지 않고, 타이밍 위반에 의해 잘못된 응답이 순서 회로 내의 플립ㆍ플롭 군에서 수확되어 버린다. 그 결과, 조합 회로로부터의 응답과 기대값이 일치하지 않기 때문에 불량품이라고 하는 잘못된 판정을 하는 오테스트가 발생한다. 그리고, 오테스트는, 캡처(capture) C1과 캡처(capture) C2의 시간 간격이 짧은 실제 속도 테스트에 있어서 현저하게 되고 있다.
한편, IR 드롭이 발생하지 않는 벡터를 결정하는 방법으로서 X매립(X-filling) 기술이 있다. X매립 기술은 LSI 회로(구체적으로는 순서 회로 내의 조합 회로) 내의 1 또는 2종류 이상의 고장을 검출하는 경우, 벡터 중에서 검출하는 고장에 관여하는 일부의 비트에 대해서만 0 또는 1의 논리값을 할당하면 고장 검출이 가능하게 되고, 벡터 중에서 고장에 관여하지 않는(즉, 고장 검출 능력을 저하시키지 않는) 나머지의 비트를 미정값 비트(X비트라고 한다)로 하여, 이 X비트에 목적에 따른 논리값 0 또는 1을 할당하는 기술이다. 예를 들면, 도 5에 나타내듯이, VP 및 VS로 구성되는 벡터 V에 대해서 FP(V) 및 FS(V)의 응답이 주어지는 경우, VS와 FS(V)와의 상위를 작게 할 수 있다. 또한, 도 5에서 pi(i=1∼6), qi(i=1∼6)는 각각 조합 회로의 입,출력 라인을 나타낸다. 여기서, 특허 문헌 1에는 벡터의 집합 전체에 대해서, 임의의 비트에 있어서 X비트를 특정하는 것이 기재되어 있다.
특허 문헌 1 : 국제 공개 제2006/106626호 팜플렛
그렇지만, 특허 문헌 1에서는 본래 X비트로 하지 않는 편이 유리한 비트까지 X비트로 해 버리는 것이 많아서 오테스트 회피에 유효한 X비트가 얻어지지 않는 것이 많다고 하는 문제가 있다. 또한, 조합 회로로부터 출력되어 플립ㆍ플롭 군에 입력하는 의사 외부 출력 중의 X비트에의 논리값 할당에 있어서, 항상 조합 회로 내의 신호 라인과 신호값을 참조하면서 정당화 조작을 행하므로, 의사 외부 출력 중의 X비트에의 논리값 할당의 처리 시간은 조합 회로 내의 신호 라인의 증가와 비례하여 증가한다고 하는 문제도 있다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 벡터 중에서 테스트의 판정 능력을 저하시키지 않는 미정값 비트를 특정하고, 이 미정값 비트에 부여할 목표 논리값을 단시간에 결정하는 것이 가능한 논리값 결정 방법 및 논리값 결정 프로그램을 제공하는 것을 목적으로 한다.
상기 목적을 따르는 본 발명에 관한 논리값 결정 방법은, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로에 인가되고, 0, 1의 논리값 비트 및 미정값 비트로 구성되는 벡터 중의 당해 미정값 비트에 대해, 상기 조합 회로의 외부 입력 라인의 일부 또는 전부와 그 조합 회로의 외부 출력 라인의 일부 또는 전부와의 사이에서 결정되는 1대 1의 대응 관계에서, 대응하는 상기 외부 입력 라인과 상기 외부 출력 라인 사이의 논리값 상위의 총수가 증가 또는 저하하도록 상기 미정값 비트에 부여할 목표 논리값을 결정하는 논리값 결정 방법으로서, 상기 외부 출력 라인이 논리값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 미정값을 가지는 경우는, 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 그 외부 출력 라인의 논리값과 동일한 논리값으로 하는 제1 논리값 결정 작업과, 상기 외부 출력 라인이 미정값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 논리값을 가지는 경우는, 그 외부 출력 라인에 그 외부 입력 라인의 논리값이 나타나도록 정당화 조작에 의해 상기 벡터의 미정값 비트의 목표 논리값을 구하는 제2 논리값 결정 작업과, 상기 외부 입력 라인 및 그 외부 입력 라인에 대응하는 상기 외부 출력 라인 모두가 미정값을 가지는 경우는, 그 외부 출력 라인이 논리값 0으로 되는 확률과 논리값 1로 되는 확률을 계산하고, 그 확률의 차에 기초하여 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 결정하는 제3 논리값 결정 작업을 구비하고, 상기 논리값 상위의 총수가 목표값에 도달할 때까지 상기 제3 논리값 결정 작업을 반복한다.
본 발명에 관한 논리값 결정 방법에 있어서, 상기 논리값 상위의 총수를 저하하는 경우, 상기 제3 논리값 결정 작업에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 높은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 할 수가 있다.
본 발명에 관한 논리값 결정 방법에 있어서, 상기 논리값 상위의 총수를 증가하는 경우, 상기 제3 논리값 결정 작업에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 낮은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 할 수가 있다.
상기 목적을 따르는 본 발명에 관한 논리값 결정 프로그램은, 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로에 인가되고, 0, 1의 논리값 비트 및 미정값 비트로 구성되는 벡터 중의 당해 미정값 비트에 대해, 상기 조합 회로의 외부 입력 라인의 일부 또는 전부와 그 조합 회로의 외부 출력 라인의 일부 또는 전부와의 사이에서 결정되는 1대 1의 대응 관계에서, 대응하는 상기 외부 입력 라인과 상기 외부 출력 라인 사이의 논리값 상위의 총수가 증가 또는 저하하도록, 상기 미정값 비트에 부여할 목표 논리값을 결정하는 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체로서, 상기 외부 출력 라인이 논리값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 미정값을 가지는 경우는, 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 그 외부 출력 라인의 논리값과 동일한 논리값으로 하는 제1 논리값 결정 순서와, 상기 외부 출력 라인이 미정값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 논리값을 가지는 경우는, 그 외부 출력 라인에 그 외부 입력 라인의 논리값이 나타나도록 정당화 조작에 의해 상기 벡터의 미정값 비트의 목표 논리값을 구하는 제2 논리값 결정 순서와, 상기 외부 입력 라인 및 그 외부 입력 라인에 대응하는 상기 외부 출력 라인 모두가 미정값을 가지는 경우는, 그 외부 출력 라인이 논리값 0으로 되는 확률과 논리값 1로 되는 확률을 계산하고, 그 확률의 차에 기초하여 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 결정하는 제3 논리값 결정 순서와, 상기 논리값 상위의 총수가 목표값에 도달할 때까지 상기 제3 논리값 결정 순서를 반복하는 논리값 상위 총수 판정 순서를 구비한다.
본 발명에 관한 논리값 결정 프로그램에 있어서, 상기 논리값 상위의 총수를 저하하는 경우, 상기 제3 논리값 결정 순서에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 높은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 할 수가 있다.
본 발명에 관한 논리값 결정 프로그램에 있어서, 상기 논리값 상위의 총수를 증가하는 경우, 상기 제3 논리값 결정 순서에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 낮은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 할 수가 있다.
본 발명의 논리값 결정 방법 및 논리값 결정 프로그램에 있어서는, 외부 출력 라인이 미정값을 가지고, 외부 출력 라인에 대응하는 외부 입력 라인이 논리값을 가지는 경우에 한정하여, 정당화 조작에 의해 벡터의 미정값 비트에 목표 논리값을 할당하므로, 조합 회로의 규모가 증대하여도(회로 내의 신호 라인 수가 증가하여도) 미정값 비트에 부여할 목표 논리값을 신속히 결정할 수가 있어 외부 입력 라인과 외부 출력 라인 사이의 논리값 상위의 총수의 제어를 용이하게 실시할 수가 있다. 그 결과, 반도체 대규모 집적회로의 목표로 하는 테스트를 단시간에 실시할 수가 있어서 테스트 코스트의 저감을 도모할 수가 있다.
특히, 확률에 기초하여 미정값 비트의 논리값을 결정하는 경우에는, 외부 입력 라인과 외부 출력 라인 사이의 논리값 상위의 총수의 제어를 정밀도 좋게 행할 수가 있다.
도 1은 본 발명의 일실시예에 관한 논리값 결정 방법이 적용되는 스캔 설계된 순서 회로의 설명도이다.
도 2는 본 발명의 일실시예에 관한 논리값 결정 프로그램을 나타내는 플로차트이다.
도 3은 반도체 대규모 집적회로의 설계로부터 출하까지의 흐름을 나타내는 설명도이다.
도 4는 반도체 대규모 집적회로의 실제 속도 테스트에서 오테스트가 발생하는 원인의 설명도이다.
도 5는 조합 회로에 인가되는 테스트용의 벡터와 응답의 관계를 나타내는 설명도이다.
이어서, 첨부한 도면을 참조하면서, 본 발명을 구체화한 실시예에 대해 설명하고 본 발명의 이해로 제공한다.
여기서, 도 1은 본 발명의 일실시예에 관한 논리값 결정 방법이 적용되는 스캔 설계된 순서 회로의 설명도이고, 도 2는 본 발명의 일실시예에 관한 논리값 결정 프로그램을 나타내는 플로차트이다.
도 1에 나타내듯이, 본 발명의 일실시예에 관한 논리값 결정 방법이 적용되는 스캔 설계된 순서 회로(10)는 논리 소자로 이루어지는 조합 회로(11)와 조합 회로(11)의 내부 상태를 기억하는 플립ㆍ플롭 군(12)을 구비하고 있다. 이 경우, 조합 회로(11)의 외부 입력 라인은 외부로부터 직접 액세스(access) 가능한 고유 외부 입력 라인 PIs와 플립ㆍ플롭 군(12)의 출력 라인인 의사 외부 입력 라인 PPIs를 구비하고, 조합 회로(11)의 외부 출력 라인은 외부로부터 직접 액세스 가능(외부에 직접 출력 가능)한 고유 외부 출력 라인 POs와, 플립ㆍ플롭 군(12)에의 입력 라인인 의사 외부 출력 라인 PPOs를 구비하고 있다. 또한, 고유 외부 입력 라인 PIs의 비트 수와 고유 외부 출력 라인 POs의 비트 수는 반드시 동일한 수는 아니지만, 의사 외부 입력 라인 PPIs의 비트 수와 의사 외부 출력 라인 PPOs의 비트 수는 반드시 동일한 수이다.
그리고 순서 회로(10)의 실제 속도 스캔 테스트에 있어서, 오테스트를 회피하고자 하는 경우, 테스트용의 벡터를 인가했을 때에 전원 전압 강하를 작게 할 필요가 있다. 이를 위해, 순서 회로(10) 내의 조합 회로(11)의 의사 외부 입력 라인 PPIs에, 0, 1의 논리값 비트 및 미정값 비트로 구성되는 테스트용의 벡터를 인가했을 때에, 의사 외부 입력 라인 PPIs의 전부와 의사 외부 출력 라인 PPOs의 전부와의 사이에서 결정되는 1대 1의 대응 관계에서, 대응하는 의사 외부 입력 라인 PPIs와 의사 외부 출력 라인 PPOs 사이의 논리값 상위의 총수가 저하하도록, 미정값 비트에 부여할 목표 논리값을 결정한다.
여기서, 논리값 상위의 총수가 저하하도록 미정값 비트에 목표 논리값을 할당하는 논리값 결정 방법은, 외부 출력 라인의 일례인 의사 외부 출력 라인 PPOs가 논리값을 가지고, 의사 외부 출력 라인 PPOs에 대응하는 외부 입력 라인의 일례인 의사 외부 입력 라인 PPIs가 미정값을 가지는 경우는, 의사 외부 입력 라인 PPIs에 대응하는 벡터의 미정값 비트의 목표 논리값을 의사 외부 출력 라인 PPOs의 논리값과 동일한 논리값으로 하는 제1 논리값 결정 작업과, 의사 외부 출력 라인 PPOs가 미정값을 가지고, 의사 외부 출력 라인 PPOs에 대응하는 의사 외부 입력 라인 PPIs가 논리값을 가지는 경우는, 의사 외부 출력 라인 PPOs에 의사 외부 입력 라인 PPIs의 논리값이 나타나도록 정당화 조작에 의해 벡터의 미정값 비트의 목표 논리값을 구하는 제2 논리값 결정 작업과, 의사 외부 입력 라인 PPIs 및 의사 외부 입력 라인 PPIs에 대응하는 의사 외부 출력 라인 PPOs의 모두가 미정값을 가지는 경우는, 의사 외부 출력 라인 PPOs가 논리값 0으로 되는 확률과 논리값 1로 되는 확률을 각각 계산하여, 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 높은 쪽의 의사 외부 출력 라인 PPOs의 논리값을 의사 외부 입력 라인 PPIs에 대응하는 벡터의 미정값 비트의 목표 논리값으로 하는 제3 논리값 결정 작업을 구비하고, 논리값 상위의 총수가 목표값에 도달할 때까지 제3 논리값 결정 작업을 반복하고 있다.
의사 외부 출력 라인 PPOs가 미정값을 가지고, 의사 외부 출력 라인 PPOs에 대응하는 의사 외부 입력 라인 PPIs가 논리값을 가지는 경우에 한정하여, 정당화 조작에 의해 벡터의 미정값 비트에 목표 논리값을 할당하므로, 조합 회로(11)의 규모가 증대하여도(회로 내의 신호 라인 수가 증가하여도) 미정값 비트에 부여할 목표 논리값을 신속하게 결정할 수가 있고 의사 외부 입력 라인 PPIs와 의사 외부 출력 라인 PPOs 사이의 논리값 상위의 총수의 저하를 용이하게 달성할 수 있다. 그리고 확률에 기초하여 미정값 비트의 논리값을 결정하므로, 의사 외부 입력 라인 PPIs와 의사 외부 출력 라인 PPOs 사이의 논리값 상위의 총수의 저하 정밀도를 향상시킬 수가 있다.
본 발명의 일실시예와 관련되어, 순서 회로(10)의 실제 속도 스캔 테스트에서 오테스트를 회피할 때에 테스트용의 벡터 중의 미정값 비트에 할당하는 목표 논리값을 결정하는 논리값 결정 프로그램에 대해서 설명한다.
논리값 결정 프로그램은, 의사 외부 입력 라인 PPIs와 의사 외부 출력 라인 PPOs 사이의 논리값 상위의 총수가 저하하도록, 미정값 비트에 부여할 목표 논리값을 결정하는 것으로서, 표 1에 나타내듯이, 의사 외부 출력 라인 PPOs가 논리값 b를 가지고, 의사 외부 출력 라인 PPOs에 대응하는 의사 외부 입력 라인 PPIs가 미정값 XPPI를 가지는 페어(pair)인 경우(타입 B인 경우)는, 의사 외부 입력 라인 PPIs에 대응하는 벡터의 미정값 비트의 목표 논리값을 의사 외부 출력 라인 PPOs의 논리값 b와 같은 논리값으로 하는 제1 논리값 결정 순서와 의사 외부 출력 라인 PPOs가 미정값 XPPO를 가지고, 의사 외부 출력 라인 PPOs에 대응하는 의사 외부 입력 라인 PPIs가 논리값 a를 가지는 페어인 경우(타입 C인 경우)는, 의사 외부 출력 라인 PPOs에 의사 외부 입력 라인 PPIs의 논리값 a가 나타나도록 정당화 조작에 의해 벡터의 미정값 비트의 목표 논리값을 구하는 제2 논리값 결정 순서를 포함한다.
의사 외부 입력 의사 외부 출력 미정값의 적용
타입 A 확정 논리값 a 확정 논리값 b 확정 논리값 a, b를 보존
타입 B 미정값 XPPI 확정 논리값 b 확정 논리값 b를 할당
타입 C 확정 논리값 a 미정값 XPPO 정당화 조작으로 결정
타입 D 미정값 XPPI 미정값 XPPO 확률계산에 의한 할당
또한, 논리값 결정 프로그램은, 의사 외부 입력 라인 PPIs 및 의사 외부 입력 라인 PPIs에 대응하는 의사 외부 출력 라인 PPOs의 모두가 미정값 XPPI, XPPO를 가지는 페어인 경우(타입 D인 경우)는, 의사 외부 출력 라인 PPOs가 논리값 0으로 되는 확률 0Prob와 논리값 1로 되는 확률 1Prob를 계산하여, 그 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 의사 외부 출력 라인 PPOs의 미정값 XPPO에 확률이 높은 쪽의 논리값을 할당하고, 의사 외부 입력 라인 PPIs에는 미정값 XPPO에 할당한 논리값과 동일한 논리값을 할당하는 제3 논리값 결정 순서와, 1대 1의 대응 관계가 성립하는 의사 외부 입력 라인 PPIs의 논리값과 의사 외부 출력 라인 PPOs의 논리값의 사이에서 전체 페어에 확정한 논리값이 할당되는 타입 A로 될 때까지(즉, 논리값 상위의 총수가 목표값에 도달할 때까지), 제3 논리값 결정 순서를 반복하는 논리값 상위 총수 판정 순서를 구비하고 있다.
또한, 미정값 XPPO가 0으로 되는 확률과 미정값 XPPO가 1로 되는 확률이 근접하고 있는 경우도 존재하므로, 이 경우는 각 페어마다 미정값 XPPO의 0Prob와 1Prob의 확률 차의 절대값(|0Prob-1Prob|)을 구하고, |0Prob-1Prob|가 미리 설정한 기준값을 넘는 경우에만 의사 외부 입력 라인 PPIs, 의사 외부 출력 라인 PPOs의 각 미정값 XPPI, XPPO에 확률이 높은 쪽의 논리값을 할당한다. 여기서, 기준값으로서 각 페어마다 얻어지는 |0Prob-1Prob|의 평균값 Δ를 채용할 수 있다. 그리고 |0Prob-1Prob|>Δ인 경우에서, 0Prob>1Prob 일 때는 0을 미정값 XPPI, XPPO에 할당하고, 0Prob<1Prob 일 때는 1을 미정값 XPPI, XPPO에 할당한다.
이어서, 도 2에 기초하여, 논리값 결정 프로그램을 상세하게 설명한다.
먼저, S-1에서, 예를 들면, 종래의 ATPG 프로그램(자동 테스트 벡터 생성 프로그램)을 사용하여, 의사 외부 입력 라인 PPIs에 인가하는 테스트용의 벡터로서 0, 1의 논리값 비트 및 미정값 비트로 구성되는 벡터(테스트 큐브(cube)라고도 한다) C를 결정한다. 그 다음에, S-2에서, 벡터 C와 벡터 C에 대한 의사 외부 출력 라인 PPOs의 논리값의 전체 페어가, 논리값 a, b의 페어인지 아닌지의 타입 A 판정이 실행된다. 의사 외부 입력 라인 PPIs의 논리값과 의사 외부 출력 라인 PPOs의 논리값에는 미정값 XPPI, XPPO가 포함되어 있으므로, 타입 A로는 판정되지 않는다.
이어서, S-3에서, 전체 페어 중에 의사 외부 입력 라인 PPIs의 논리값이 미정값 XPPI이고, 의사 외부 출력 라인 PPOs의 논리값이 논리값 b인 페어가 존재하는지의 타입 B 판정이 실행된다. 타입 B로 판정된 페어에 대해서는 S-4에서 미정값 XPPI에 확정 논리값 b를 할당할 수 있고, S-5에서 그 결과는 수정 벡터(수정 C)로서 보존된다(이상, 제1 논리값 결정 순서).
타입 B로 판정되지 않았던 페어에 관해서는 S-6에서, 그 중에 의사 외부 입력 라인 PPIs의 논리값이 논리값 a이고, 의사 외부 출력 라인 PPOs의 논리값이 미정값 XPPO인 페어가 존재하는지의 타입 C 판정이 실행된다. 타입 C로 판정된 페어에 대해서는, S-7에서 신호 패스 및 논리값 a에 기초하여 미정값 XPPO의 논리값이 정당화 조작으로 결정된다(이상, 제2 논리값 결정 순서).
그 다음에, 타입 C로 판정되지 않았던 페어에 관해서는, S-8에서 그 중에 의사 외부 입력 라인 PPIs 및 의사 외부 출력 라인 PPOs의 논리값이 모두 미정값 XPPI, XPPO인 페어가 존재하는지의 타입 D 판정이 실행된다. 타입 D로 판정된 페어에 대해서는, S-9에서 페어마다 의사 외부 출력 라인 PPOs의 미정값 XPPO가 0으로 되는 확률(0Prob)과 1로 되는 확률(1Prob)을 각각 산출한다. 이때, 정당화 조작에 의해 미정값 XPPO의 논리값이 결정된 페어를 고려하여 실시한다. 그 다음에, 각 페어마다, |0Prob-1Prob|를 구하여, |0Prob-1Prob|의 평균값 Δ를 산출하고, |0Prob-1Prob|가 Δ를 넘는 경우에서, 0Prob>1Prob 일 때는 0을 미정값 XPPI, XPPO에 할당하고, 0Prob<1Prob 일 때는 1을 미정값 XPPI, XPPO에 할당한다. 또, |0Prob-1Prob|가 Δ이하인 경우는, 미정값 XPPI, XPPO의 결정을 실시하지 않는다. 그 결과는 S-5에서 수정 C로서 보존된다. 한편, 타입 D 판정과 판정되지 않았던 페어도 S-5에서 수정 C로서 보존된다(이상, 제3 논리값 결정 순서).
얻어진 수정 C에 대해서는, S-2에서 의사 외부 입력 라인 PPIs의 논리값과 의사 외부 출력 라인 PPOs의 논리값의 전체 페어가 타입 A 인지의 판정을 하여, 타입 A로 판정된 경우는 S-10에서 이 수정 C를 결정된 벡터 C로서 보존한다. 타입 A로 판정되지 않았던 페어에 관해서는, S-3, S-6, S-8에서 순차적으로 타입 B, 타입 C, 타입 D의 판정이 이루어지고, 그에 따라 S-4, S-7, S-9의 처리가 실행되고, S-5에서 수정 C가 작성된다. 그리고 이상의 조작을 전체 페어가 타입 A로 판정될 때까지 반복한다(이상, 논리값 상위 총수 판정 순서). 이에 의해 의사 외부 입력 라인 PPIs와 의사 외부 출력 라인 PPOs의 사이에서 논리값 상위의 총수가 저하한다.
이상, 본 발명을 실시예를 참조하여 설명해 왔지만, 본 발명은 어떤 상기한 실시예에 기재한 구성으로 한정되는 것은 아니고, 특허 청구의 범위에 기재되어 있는 사항의 범위 내에서 생각되는 그 외의 실시예나 변형예도 포함하는 것이다.
예를 들면, S-2에서 의사 외부 입력 라인의 논리값과 의사 외부 출력 라인의 논리값의 전체 페어가 타입 A인지 아닌지의 판정을 실시했지만, 타입 A로 판정하는 페어의 개수를 미리 설정함으로써, 제3 논리값 결정 작업의 반복 수를 제한할 수가 있어 외부 입력 라인과 외부 출력 라인 사이의 논리값 상위의 총수의 저하 비율을 조정할 수 있다. 또한, 의사 외부 입력 라인과 의사 외부 출력 라인의 대응하는 전부를 대상으로 했지만, 의사 외부 입력 라인과 의사 외부 출력 라인의 대응하는 일부를 대상으로 할 수도 있다. 이에 의해서도 외부 입력 라인과 외부 출력 라인 사이의 논리값 상위의 총수의 저하 비율을 조정할 수 있다.
또, 제3 논리값 결정 순서에서, 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 낮은 쪽의 외부 출력 라인의 논리값을 이 외부 입력 라인에 대응하는 벡터의 미정값 비트의 목표 논리값으로 함으로써, 논리값 상위의 총수를 증가시킬 수가 있다. 이에 의해 예를 들면, 순서 회로의 실제 속도 스캔 테스트에 있어서, 순서 회로에 있어서의 결함 검출 능력을 향상시킬 수가 있다.
그리고 본 발명의 논리값 결정 방법 및 논리값 결정 프로그램이 적용되는 LSI 회로를 단독의 조합 회로로 할 수도 있다.
<산업상의 이용 가능성>
반도체 대규모 집적회로의 양품과 불량품을 판별하는 테스트를 실시함에 있어서, 테스트의 판단 능력을 저하시키지 않는 미정값 비트를 특정하고, 이 미정값 비트에 부여하는 목표 논리값을 단시간에 결정하여, 양품을 불량품으로 하는 잘못된 판정을 줄이고, 제품의 수율을 높인다.
10: 순서 회로
11: 조합 회로
12: 플립ㆍ플롭 군(flipㆍflop group)

Claims (6)

  1. 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로에 인가되고, 0, 1의 논리값 비트 및 미정값 비트로 구성되는 벡터 중의 당해 미정값 비트에 대해, 상기 조합 회로의 외부 입력 라인의 일부 또는 전부와 그 조합 회로의 외부 출력 라인의 일부 또는 전부와의 사이에서 결정되는 1대 1의 대응 관계에서, 대응하는 상기 외부 입력 라인과 상기 외부 출력 라인 사이의 논리값 상위의 총수가 증가 또는 저하하도록, 상기 미정값 비트에 부여할 목표 논리값을 결정하는 논리값 결정 방법으로서,
    상기 외부 출력 라인이 논리값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 미정값을 가지는 경우는, 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 그 외부 출력 라인의 논리값과 동일한 논리값으로 하는 제1 논리값 결정 작업과,
    상기 외부 출력 라인이 미정값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 논리값을 가지는 경우는, 그 외부 출력 라인에 그 외부 입력 라인의 논리값이 나타나도록 정당화 조작에 의해 상기 벡터의 미정값 비트의 목표 논리값을 구하는 제2 논리값 결정 작업과,
    상기 외부 입력 라인 및 그 외부 입력 라인에 대응하는 상기 외부 출력 라인 모두가 미정값을 가지는 경우는, 그 외부 출력 라인이 논리값 0으로 되는 확률과 논리값 1로 되는 확률을 계산하고, 그 확률의 차에 기초하여 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 결정하는 제3 논리값 결정 작업을 구비하고,
    상기 논리값 상위의 총수가 목표치에 도달할 때까지 상기 제3 논리값 결정 작업을 반복하는 것을 특징으로 하는 논리값 결정 방법.
  2. 제1항에 있어서,
    상기 논리값 상위의 총수를 저하하는 경우, 상기 제3 논리값 결정 작업에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 높은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 하는 것을 특징으로 하는 논리값 결정 방법.
  3. 제1항에 있어서,
    상기 논리값 상위의 총수를 증가하는 경우, 상기 제3 논리값 결정 작업에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 낮은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 하는 것을 특징으로 하는 논리값 결정 방법.
  4. 스캔 설계된 순서 회로 내의 조합 회로 또는 단독의 조합 회로에 인가되고, 0, 1의 논리값 비트 및 미정값 비트로 구성되는 벡터 중의 당해 미정값 비트에 대해, 상기 조합 회로의 외부 입력 라인의 일부 또는 전부와 그 조합 회로의 외부 출력 라인의 일부 또는 전부와의 사이에서 결정되는 1대 1의 대응 관계에서, 대응하는 상기 외부 입력 라인과 상기 외부 출력 라인 사이의 논리값 상위의 총수가 증가 또는 저하하도록, 상기 미정값 비트에 부여할 목표 논리값을 결정하는 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체로서,
    상기 외부 출력 라인이 논리값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 미정값을 가지는 경우는, 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 그 외부 출력 라인의 논리값과 동일한 논리값으로 하는 제1 논리값 결정 순서와,
    상기 외부 출력 라인이 미정값을 가지고, 그 외부 출력 라인에 대응하는 상기 외부 입력 라인이 논리값을 가지는 경우는, 그 외부 출력 라인에 그 외부 입력 라인의 논리값이 나타나도록 정당화 조작에 의해 상기 벡터의 미정값 비트의 목표 논리값을 구하는 제2 논리값 결정 순서와,
    상기 외부 입력 라인 및 그 외부 입력 라인에 대응하는 상기 외부 출력 라인 모두가 미정값을 가지는 경우는, 그 외부 출력 라인이 논리값 0으로 되는 확률과 논리값 1로 되는 확률을 계산하고, 그 확률의 차에 기초하여 그 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값을 결정하는 제3 논리값 결정 순서와,
    상기 논리값 상위의 총수가 목표값에 도달할 때까지 상기 제3 논리값 결정 순서를 반복하는 논리값 상위 총수 판정 순서를 구비하는 것을 특징으로 하는 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  5. 제4항에 있어서,
    상기 논리값 상위의 총수를 저하하는 경우, 상기 제3 논리값 결정 순서에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 높은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 하는 것을 특징으로 하는 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  6. 제4항에 있어서,
    상기 논리값 상위의 총수를 증가하는 경우, 상기 제3 논리값 결정 순서에서 상기 확률의 차가 미리 주어진 기준값을 넘고 있는 경우, 확률이 낮은 쪽의 상기 외부 출력 라인의 논리값을 상기 외부 입력 라인에 대응하는 상기 벡터의 미정값 비트의 목표 논리값으로 하는 것을 특징으로 하는 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
KR1020107005779A 2007-10-19 2008-10-16 논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 KR101451462B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007272502 2007-10-19
JPJP-P-2007-272502 2007-10-19
PCT/JP2008/068778 WO2009051193A1 (ja) 2007-10-19 2008-10-16 論理値決定方法及び論理値決定プログラム

Publications (2)

Publication Number Publication Date
KR20100080508A KR20100080508A (ko) 2010-07-08
KR101451462B1 true KR101451462B1 (ko) 2014-10-15

Family

ID=40567455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107005779A KR101451462B1 (ko) 2007-10-19 2008-10-16 논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체

Country Status (5)

Country Link
US (1) US8453023B2 (ko)
JP (1) JP5141989B2 (ko)
KR (1) KR101451462B1 (ko)
CN (1) CN101828121B (ko)
WO (1) WO2009051193A1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6247154B1 (en) * 1998-03-03 2001-06-12 Rutgers, The State University Of New Jersey Method and apparatus for combined stuck-at fault and partial-scanned delay-fault built-in self test
WO2006106626A1 (ja) 2005-03-30 2006-10-12 Kyushu Institute Of Technology 半導体論理回路装置のテスト方法及びテストプログラム
US20090019327A1 (en) 2006-03-28 2009-01-15 Japan Science And Technology Agency Generating device, generating method, program and recording medium
US7979765B2 (en) * 2006-09-27 2011-07-12 Japan Science & Technology Agency Generating device, generating method, program and recording medium

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07159499A (ja) * 1993-12-02 1995-06-23 Hitachi Ltd 論理回路の原理的未検出故障判定方法及びテストパターン生成方法
CN100395557C (zh) * 2005-03-04 2008-06-18 清华大学 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法
CN2932400Y (zh) * 2006-05-24 2007-08-08 上海日立电器有限公司 电机定子绕线机绕线过程漆膜伤识别分析装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6247154B1 (en) * 1998-03-03 2001-06-12 Rutgers, The State University Of New Jersey Method and apparatus for combined stuck-at fault and partial-scanned delay-fault built-in self test
WO2006106626A1 (ja) 2005-03-30 2006-10-12 Kyushu Institute Of Technology 半導体論理回路装置のテスト方法及びテストプログラム
US20090019327A1 (en) 2006-03-28 2009-01-15 Japan Science And Technology Agency Generating device, generating method, program and recording medium
US7979765B2 (en) * 2006-09-27 2011-07-12 Japan Science & Technology Agency Generating device, generating method, program and recording medium

Also Published As

Publication number Publication date
WO2009051193A1 (ja) 2009-04-23
US20100205491A1 (en) 2010-08-12
JP5141989B2 (ja) 2013-02-13
CN101828121A (zh) 2010-09-08
KR20100080508A (ko) 2010-07-08
CN101828121B (zh) 2012-12-26
JPWO2009051193A1 (ja) 2011-03-03
US8453023B2 (en) 2013-05-28

Similar Documents

Publication Publication Date Title
Thibeault An histogram based procedure for current testing of active defects
JP4752030B2 (ja) 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム
US20090287974A1 (en) Method of generating test condition for detecting delay faults in semiconductor integrated circuit and apparatus for generating the same
Gielen et al. Design and test of analog circuits towards sub-ppm level
JP2008002900A (ja) 半導体装置のスクリーニング方法と装置並びにプログラム
JP4752029B2 (ja) 半導体論理回路装置のテスト方法及びテストプログラム
JP2007240376A (ja) 半導体集積回路の静止電源電流検査方法および装置
KR101451462B1 (ko) 논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체
Huang et al. Using fault model relaxation to diagnose real scan chain defects
JPWO2009069496A1 (ja) 半導体装置の解析方法及び調整方法と半導体システム
US7895545B2 (en) Methods for designing a product chip a priori for design subsetting, feature analysis, and yield learning
Mahlstedt et al. CURRENT: a test generation system for I/sub DDQ/testing
KR101451461B1 (ko) 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체
TWI618937B (zh) 積體電路測試方法
Dworak et al. Balanced excitation and its effect on the fortuitous detection of dynamic defects
Wu et al. Test and diagnosis pattern generation for dynamic bridging faults and transition delay faults
US7694255B2 (en) Variable delay circuit, recording medium, logic verification method and electronic device
JP4717027B2 (ja) 半導体集積回路、テストデータ生成装置およびｌｓｉ試験装置
JP2006286030A (ja) 半導体装置
Inuyama et al. Critical-area-aware test pattern generation and reordering
JP3139543B2 (ja) 多重故障を有するｃｍｏｓｌｓｉにおける故障ブロックの特定化方法
JPH01156680A (ja) 論理回路の故障診断方法
JPH0259967A (ja) テスト容易化回路設計方法
Chu et al. Online Testing of Clock Delay Faults in a Clock Network
CN109583240B (zh) 一种集成电路测试方法和***

Legal Events

Date Code Title Description
N234 Change of applicant [patent]: notification of change of applicant and registration of full transfer of right
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee