KR101446249B1 - 반도체장치 제조방법 - Google Patents

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요쿄 치바
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

프린지 필드 스위칭 모드로 구동하는 액정 표시장치의 제조방법에 있어서, 포토마스크수를 삭감함으로써 제조 공정의 간략화 및 제조 비용을 삭감한다. 투광성을 가지는 절연 기판 위에 제1 투명 도전막 및 제1 금속막을 순차로 성막하여 적층하고, 제1 포토마스크인 다계조 마스크를 사용하여 제1 투명 도전막 및 제1 금속막을 형상 가공하고, 절연막, 제1 반도체막, 제2 반도체막, 제2 금속막을 순차로 성막하여 적층하고, 제2 포토마스크인 다계조 마스크를 사용하여 제2 금속막, 제2 반도체막을 형상 가공하고, 보호막을 성막하고, 제3 포토마스크를 사용하여 보호막을 형상 가공하고, 제2 투명 도전막을 성막하고, 제4 포토마스크를 사용하여 제2 투명 도전막을 형상 가공한다.
Figure R1020080119871
반도체장치, 액정 표시장치, 투명 도전막, 금속막, 다계조 마스크

Description

반도체장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 박막트랜지스터(이하, TFT라고 한다)로 구성된 회로를 가지는 반도체장치 및 그의 제조방법에 관한 것이다.
또한, 본 명세서에서, 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학 장치, 반도체 회로 및 전자기기는 모두 반도체장치이고, 예를 들어, 액정을 사용한 표시장치 등으로 대표되는 전기광학 장치 및 이들 전기광학 장치를 부품으로서 탑재한 전자기기가 포함된다.
액정 TV나 퍼스널 컴퓨터의 디스플레이, 휴대 전화기 등 널리 보급되어 있는 표시장치의 상당수는 비정질 규소를 사용한 박막트랜지스터(이하, 아모르퍼스(amorphous) 실리콘 TFT라고 부른다.)를 스위칭 소자로서 이용한 액정 표시장치가 사용되고 있다.
아모르퍼스 실리콘 TFT를 스위칭 소자로서 이용한 액정 표시장치 중의 하나에 FFS(Fringe Field Switching) 모드 LCD가 있다. FFS 모드 LCD란, IPS(In-Plane Switching) 모드 LCD의 개구율 및 투과율을 개선하기 위한 기술로서, 문헌 1에 상세하게 기재되어 있다.
아모르퍼스 실리콘 TFT는 종래 6장의 마스크를 사용하여 포토리소그래피 공정에 의해 적층 구조를 형성한다. 그러나, 이전부터 제조 비용의 삭감이나 제품 수율을 향상시키기 위하여 공정수를 감소시키는 것이 요망되어 왔다.
[문헌 1] 일본국 공개특허공고 2001-235763호 공보
포토리소그래피는, 포토레지스트의 도포, 프리베이크(prebake), 포토마스크를 사용한 노광 공정, 현상 공정, 에칭 공정, 레지스트 박리 공정 등으로 이루어진다. 또한, 이것들에 더하여 세정 공정이나 검사 공정 등, 복수의 공정이 하나의 포토리소그래피 공정에 포함된다.
따라서, 종래의 6장의 포토마스크를 사용하여 아모르퍼스 실리콘 TFT를 제조하는 것은 포토리소그래피 공정을 6회 반복하게 되기 때문에, 제조 공정에서의 스루풋(throughput)이나 제조 비용을 결정하는 큰 요인이 된다. 이 때문에, 포토마스크수의 삭감은 제조에 드는 시간 및 제조 비용의 삭감을 의미하고, 포토마스크수의 삭감은 대량 생산이라고 하는 관점으로부터 큰 과제가 되고 있다.
본 발명은, 종래의 6매 마스크 프로세스에 의한 공정수를 삭감하기 위하여, 마스크수를 4장으로 하여 제조한 반도체장치 및 그의 제조방법에 관한 것이다. 도 3 내지 도 6은 본 발명의 반도체장치의 제조방법의 일례를 나타낸 것이다. 본 제조 공정에서는, 투명 도전막 위에 게이트 메탈을 적층하고, 제1 다계조(multi-tone) 마스크인 하프 톤(half-tone) 포토마스크 또는 그레이 톤(gray-tone) 포토마스크를 사용한 노광 기술을 사용하여, 투명 도전막이 단층으로서 존재하는 영역과, 투명 도전막과 금속막이 적층의 형태로 그대로 잔존하는 영역을 나누어 만드는 것을 특징으로 한다. 여기서, 투명 도전막이 단층인 부분을 FFS 모드 LCD의 전극(이 하, 공통 전극(common electrode)이라고 부른다)이라고 한다.
또한, 본 발명에서는 제2 다계조 마스크인 하프 톤 포토마스크 또는 그레이 톤 포토마스크를 사용한 노광 기술을 사용하여 아모르퍼스 실리콘막의 가공을 행하는 것을 특징으로 한다.
이상의 2개의 다계조 마스크를 사용함으로써, 종래의 6매 마스크보다 마스크수를 삭감한 프로세스가 가능하게 된다.
본 발명에 의하면, 하기에 설명하는 바와 같은 효과를 기대할 수 있다.
종래의 아모르퍼스 실리콘 TFT가 일반적으로 6매 마스크로 제조되고 있는 것에 대하여, 본 발명에서는 4매 마스크로 TFT를 제조하는 것이 가능하다. 본 발명에 의한 마스크수 삭감 프로세스를 채용함으로써, 제조 공정을 종래보다 줄일 수 있기 때문에, 제조에 걸리는 시간 및 반도체장치의 제조 비용를 삭감하는 것이 가능하게 된다.
또한, 종래보다 마스크수를 줄임으로써, 포토마스크의 위치맞춤의 횟수가 줄어들고, 다른 포토마스크끼리와의 위치 어긋남에 의한 제품 수율의 저하가 억제된다.
본 발명의 실시형태에 대하여 이하에 설명한다. 그러나, 본 발명은 실시 가능한 범위에서 많은 다른 양태로 실시하는 것이 가능하다. 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명이 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
[실시형태 1]
도 1은 본 발명의 반도체장치의 제조방법을 사용하여 형성되는 FFS 모드 LCD의 액티브 매트릭스 기판의 평면도의 일례이다. 여기서는 간략화를 위하여, 매트릭스 형상으로 배치된 복수의 화소 중 하나의 화소의 구성을 나타내고 있다.
도 1에 나타내는 바와 같이, 액티브 매트릭스 기판은, 유리와 같은 투광성을 가지는 절연 기판 위에 공통 전극(101)이 배치되고, 게이트 배선(102), 공통 배선(103), 각 게이트 배선(102) 및 공통 배선(103)과 교차하여 배치되는 소스 배선(104)을 복수 가지고 있다. 게이트 배선 위에는 아모르퍼스 실리콘층(105) 및 드레인 배선(106)을 가지고 있고, TFT가 형성되어 있다. 각 화소의 공통 전극끼리는 배선(107)을 통하여 각각 전기적으로 접속되어 있다.
또한, 게이트 배선(102), 공통 배선(103) 및 소스 배선(104)으로 둘러싸인 영역에는 화소 전극(108)이 배치되어 있다. TFT와 화소 전극(108)은 콘택트 홀(109)을 통하여 전기적으로 접속되어 있다.
도 3 내지 도 6은, 본 발명의 4매 마스크 프로세스에 의해, 기판(301) 위에 FFS 모드 액티브 매트릭스 액정표시장치의 화소부의 TFT부(300a), 소스 배선과의 접속 단자부(300b), 게이트 배선과의 접속 단자부(300c)를 제조하는 방법을 나타내고 있다. TFT부(300a)는 도 1의 X-X'선 단면의 제조 프로세스의 모식도를 나타내고 있고, 소스 배선과의 접속 단자부(300b)는 도 2(A)의 Y-Y'선 단면의 제조 프로 세스의 모식도를 나타내고 있고, 게이트 배선과의 접속 단자부(300c)는 도 2(B)의 Z-Z'선 단면의 제조 프로세스의 모식도를 나타내고 있다.
도 3(A)에 나타내는 바와 같이, 기판(301) 위에 제1 투명 도전막(302)을 스퍼터링법에 의해 전면(全面)에 성막하고, 제1 투명 도전막(302) 위에 제1 금속막(303)을 스퍼터링법에 의해 성막하여 적층한다. 기판(301)은 아모르퍼스 실리콘 TFT의 제조에 종래부터 사용되는 유리를 사용하면 좋다. 제1 투명 도전막(302)의 재료로서는 인듐 주석 산화물(ITO)이 바람직하다. 또한, 제1 금속막(303)은 게이트 전극 및 게이트 배선이 되는 것이다. 상기 제1 금속막(303)의 재료로서는, Al, Mo, W, Ti 등의 저저항 금속 재료가 바람직하지만, Mo 등의 고융점 금속을 Al 등의 저융점 금속의 배리어막으로서 사용한 적층 구조로 하여도 좋다. 제1 금속막을 적층 구조로 함으로써, Al의 힐록 발생을 억제할 수 있다.
또한, 도 3(A)까지의 공정은 연속적으로 행해지고, 멀티체임버를 사용하여 연속 스퍼터링을 행하는 것도 가능하다. 또는, 시판되고 있는 ITO가 전면에 도포된 유리 기판을 사용하여, 제1 금속막(303)만을 스퍼터링법에 의해 성막하는 것도 가능하다.
도 3(B)에 나타내는 바와 같이, 포토리소그래피법 등에 의해 형성된 제1 포토마스크를 사용하여 제1 투명 도전막(302) 및 제1 금속막(303)을 습식 에칭법 또는 건식 에칭법에 의해 에칭하고, 도 3(C)에 나타내는 바와 같이 제1 투명 도전막(302)을 제1 투명 도전층(3021a, 3022a, 3021c)으로, 또한, 제1 금속막(303)을 제1 금속층(3031a, 3032a, 3031c)으로 형상 가공한다. 제1 투명 도전층(3022a)은 후에 FFS 모드 LCD의 공통 전극으로서 사용된다. 여기서 다계조 마스크를 제1 포토마스크로 하여 하프 톤 포토마스크 또는 그레이 톤 포토마스크를 사용한 노광 기술을 사용하여, 막 두께에 차(差)를 가지는 제1 포토레지스트(304a, 304c)를 형성한다. 제1 투명 도전막(302)만의 패턴을 형성하는 개소의 포토레지스트를, 제1 투명 도전막(302)과 제1 금속막(303)의 적층을 잔존시키는 개소의 포토레지스트보다도 막 두께를 얇게 한다.
종래에는, 제1 투명 도전막(302) 및 제1 금속막(303)의 패터닝은 포토마스크를 2장 사용하고 있었다. 즉, 제1 투명 도전막을 스퍼터링법 등에 의해 기판 전면에 성막한 후, 제1 포토마스크를 사용하여 제1 레지스트를 형성하고, 제1 레지스트를 사용하여 제1 투명 도전막을 에칭하여 패터닝하고, 그 후, 기판 전면에 제1 금속막을 스퍼터링법 등에 의해 성막하고, 제2 포토마스크를 사용하여 제2 레지스트를 형성하고, 제2 레지스트를 사용하여 제1 금속막을 에칭하여 패터닝하였다.
그것에 대하여, 본 발명에서는 제1 투명 도전막 및 제1 금속막을 스퍼터링법 등에 의해 연속적으로 성막하고, 다계조 마스크를 사용하여 제1 투명 도전막 및 제1 금속막을 에칭하여 패터닝할 수 있다. 이 때문에, 종래보다도 포토마스크를 1장 삭감할 수 있고, 레지스트 형성 공정이나 노광 공정 등을 포함하는 포토리소그래피 공정을 1회 적게 할 수 있으므로, 소자의 제조 공정이 간략화된다.
제1 투명 도전막(302)만의 패턴을 형성하는 개소와 제1 투명 도전막(302)과 제1 금속막(303)의 적층을 잔존시키는 개소의 거리는 매우 가깝다. 그 때문에, 통상의 포토마스크를 사용하여 정확하게 패터닝을 행하는 것은 곤란하다. 이와 같 이, 매우 좁은 영역에서 패터닝을 행하지 않으면 안 되는 경우, 제1 투명 도전막(302)만의 패턴을 형성하는 개소의 포토레지스트와, 제1 투명 도전막(302)과 제1 금속막(303)의 적층을 잔존시키는 개소의 포토레지스트를 따로 따로 형성하여 패터닝을 행하면, 포토마스크의 위치맞춤에 약간의 어긋남이 일어나는 경우가 있다. 그러나, 다계조 포토마스크를 사용함으로써, 포토마스크의 위치맞춤이 어긋나는 경우가 발생하기 어렵게 되어, 미세 가공이 용이하게 된다.
도 3(C)에 나타내는 바와 같이, 애싱(ashing) 처리를 행하여, 변형된 제1 포토레지스트(305a, 305c)를 형성한다.
도 3(D)에 나타내는 바와 같이, 변형된 제1 포토레지스트(305a, 305c)를 사용하여, 제1 금속층(3031a, 3032a, 3031c)을 습식 에칭법에 의해 에칭하여, 게이트 전극(306), 게이트 배선(307) 및 공통 전극(101)을 형성한다. 다음에, 애싱 처리를 행하여, 변형된 제1 포토레지스트(305a, 305c)를 제거한다.
도 4(A)에 나타내는 바와 같이, 기판 전면에 게이트 절연막(406)을 플라즈마 CVD법 등에 의해 성막한다. 게이트 절연막의 재료로서는, 질화규소막이나 산화규소막, 또는 이들의 적층물을 사용한다.
게이트 절연막(406) 위에 제1 반도체막(407)으로서 아모르퍼스 실리콘막을 플라즈마 CVD법 등으로 성막한다. 제1 반도체막(407)은 후에 채널 영역을 형성하는 것이고, 도전성을 부여하는 불순물을 도핑하지 않는 논도핑(non-doping)의 아모르퍼스 실리콘막이다.
제1 반도체막(407) 위에 제2 반도체막(408)으로서 n형 아모르퍼스 실리콘막 을 플라즈마 CVD법 등으로 성막한다. 제2 반도체막(408)은, 후에 소스 영역 및 드레인 영역을 형성하는 것이고, 인을 고농도로 도핑하여 n형의 도전성을 부여한 아모르퍼스 실리콘막(n+ a-Si막)이다.
이상의 게이트 절연막(406), 제1 반도체막(407), 제2 반도체막(408)은 멀티체임버형의 CVD 장치를 사용함으로써, 연속하여 성막하는 것도 가능하다.
제2 반도체막(408) 위에 제2 금속막(409)을 스퍼터링법 등으로 성막한다. 제2 금속막(409)의 일부는 후에 소스 배선 및 드레인 배선을 형성한다. 제2 금속막(409)은 Al 등의 저저항 금속 재료가 바람직하지만, 게이트 전극 재료와 마찬가지로, Mo, W, Ti 등의 고융점 금속 재료를 Al 등의 저융점 금속의 배리어막으로서 사용한 적층 구조로 해도 좋다. 적층 구조로 함으로써, Al의 힐록 발생을 억제할 수 있다.
도 4(B)에 나타내는 바와 같이, 제2 금속막(409)을 패터닝하기 위하여 제2 포토레지스트(410a, 410b)를 형성한다. 여기서, 다계조 마스크를 제2 포토마스크로 하여 하프 톤 포토마스크 및 그레이 톤 포토마스크를 이용한 노광 기술을 사용하여, 막 두께에 차를 가지는 포토레지스트를 형성한다. 후에 채널 영역이 되는 개소의 레지스트의 막 두께를 다른 개소의 레지스트의 막 두께보다 얇게 한다.
도 4(C)에 나타내는 바와 같이, 제2 포토마스크를 사용하여, 제2 포토레지스트(410a, 410b)를 형성하고, 제2 금속막(409)을 습식 에칭법 또는 건식 에칭법에 의해 에칭하여, 제2 금속층(409a, 409b)을 형성하고, 제2 반도체막(408) 및 제1 반 도체막(407)을 건식 에칭법에 의해 에칭하여, 제2 반도체층(408a, 408b) 및 제1 반도체층(407a, 407b)을 형성한다.
도 5(A)에 나타내는 바와 같이, 제2 포토레지스트(410a, 410b)를 애싱 처리하여, 변형된 제2 포토레지스트(511a, 511b)를 형성하고, 제2 금속층(409a)을 노출시킨다. 노출된 제2 금속층(409a)을 건식 에칭법에 의해 에칭하고, 제2 반도체층(408a)을 습식 에칭법에 의해 에칭한다. 이것에 의하여, 제2 반도체층(4081a, 4082a)(소스 영역·드레인 영역)과, 제2 금속층(4091a, 4092a)(소스 배선·드레인 배선)을 형성한다. 이 때, 제2 반도체층(408a)의 잔사(殘渣)가 있으면, 잔사를 통하여 소스 영역으로부터 드레인 영역으로 전류가 누출되어, TFT로서 기능하지 않는 것을 생각할 수 있다. 이 때문에, 에칭 시에는 제2 반도체층(408a)이 완전히 제거되도록, 제1 반도체층(407a)까지 오버에칭(overetching)하여 채널 영역을 형성한다. 이 때문에, 제1 반도체층은 두껍게 성막하면 좋다.
종래에는, 공통 전극부 및 채널 영역의 형성 시, 먼저, 공통 전극 상방에 적층되어 있는 제1 반도체막(407), 제2 반도체막(408), 제2 금속막(409)을 에칭하여 패터닝하여 공통 전극 상방의 게이트 절연막을 노출시킨다. 그 후, 게이트 전극 상방의 제2 반도체층(408a), 제2 금속층(409a)을 에칭하여 패터닝하여 제2 반도체층(4081a, 4082a)과, 제2 금속층(4091a, 4092a) 및 채널 영역을 형성하고 있었다. 즉, 공통 전극부 및 채널 영역의 형성에 있어서, 2장의 포토마스크를 사용했었다.
그것에 대하여, 본 발명에서는, 다계조 마스크를 사용함으로써 공통 전극 상방의 게이트 절연막의 노출과 채널 영역의 형성을 1장의 마스크로 행할 수 있다. 이 때문에, 종래보다도 포토마스크를 1장 삭감할 수 있고, 레지스트 형성 공정이나 노광 공정 등을 포함하는 포토리소그래피 공정을 1회 적게 할 수 있으므로, 소자의 제조 공정이 간략화된다. 또한, 채널 형성은 매우 좁은 개소를 패터닝하기 때문에, 다계조 마스크를 사용함으로써 포토마스크의 위치맞춤에 어긋남이 일어나기 어렵게 되어, 미세 가공이 용이하게 된다.
도 5(B)에 나타내는 바와 같이, 변형된 제2 포토레지스트(511a, 511b)를 제거하고, 기판 전면에 보호막(512)을 플라즈마 CVD법 등으로 성막한다. 보호막(512)의 재료로서는 질화규소 등이 바람직하다.
종래의 아모르퍼스 실리콘 TFT는, 반도체층에 유리 기판측으로부터 Na 등의 알칼리 금속 등의 침입, 또는, 액정측으로부터 오염물의 침입이 있으면 TFT 특성의 열화나 동작 불량을 일으킬 가능성이 있어, 소자의 신뢰성이 저하하는 원인이 되었었다. 이 때문에, 아모르퍼스 실리콘층을 질화규소막으로 덮었었다. 본 발명을 사용하여 아모르퍼스 실리콘 TFT를 제조했다고 하더라도, 아모르퍼스 실리콘층을 질화규소막으로 덮을 수 있어, 본 발명에서도 질화규소막은 오염물의 채널부에의 침입을 막는 보호막으로서 작용하고 있어, 신뢰성이 향상된다.
도 5(C)에 나타내는 바와 같이, 제3 포토마스크를 사용하여, 제3 포토레지스트(513a, 513b, 513c)를 형성하고, 형성한 제3 포토레지스트(513a, 513b, 513c)를 사용하여 보호막(512)을 건식 에칭법에 의해 에칭한다. 보호막(512)을 에칭함으로써, TFT부(300a)에서는, 제2 금속층(4092a)이 노출하여, 화소 전극과의 콘택트 홀이 된다. 소스 배선과의 접속 단자부(300b)에서는, 제2 금속층(409b)이 노출한다. 노출한 금속층(409b)이 접속 단자가 되고, ACF(Anisotropic Conductive Film) 등의 도전성 접착제를 통하여 FPC(Flexible Print Circuit) 등과 전기적으로 접속된다. 게이트 배선과의 접속 단자부(300c)에서는, 게이트 절연막(406)을 건식 에칭법에 의해 에칭하여, 제1 금속층(3031c)을 노출시킨다. 노출한 제1 금속층(3031c)이 접속 단자가 된다.
도 6(A)에 나타내는 바와 같이, 제3 포토레지스트(513a, 513b, 513c)를 애싱 처리하여 제거하고, 제2 투명 도전막(614)을 스퍼터링법 등에 의해 기판 전면에 성막한다. 제2 투명 도전막(614)의 재료로서는 ITO가 바람직하다.
도 6(B)에 나타내는 바와 같이, 제4 포토마스크를 사용하여 제4 포토레지스트(615a, 615b, 615c)를 형성하고, 제4 포토레지스트(615a, 615b, 615c)를 사용하여, 제2 투명 도전막(614)을 습식 에칭법에 의해 에칭하여 복수의 슬릿을 형성한다.
도 6(C)에 나타내는 바와 같이, 제4 포토레지스트(615a, 615b, 615c)를 애싱 처리하여 제거한다. 노출한 제2 투명 도전층(6141a, 6142a)은 화소 전극, 제2 투명 도전층(614b, 614c)은 투명 전극으로서 기능한다.
도 2(A) 및 도 2(B)는, 도 3 내지 도 6의 Y-Y'선 및 Z-Z'선 단면에 대응한 상면도이다. FPC와 전기적으로 접속하는 접속 단자부(200a, 200b)를 나타내고 있다. 또한, 도 2는 보호막(512) 등을 생략하고 있다. 소스 배선과의 접속 단자부(200a)에서는, 제2 금속층인 소스 배선(409b) 위에 투명 전극(416b)이 배치되어 있다. 소스 배선(409b)과 투명 전극(416b)은 콘택트 홀(204)을 통하여 전기적으로 접속되어 있다. 게이트 배선과의 접속 단자부(200b)에서는 게이트 배선(307) 위에 투명 전극(416c)이 배치되어 있다. 게이트 배선(307)과 투명 전극(416c)은 콘택트 홀(205)을 통하여 전기적으로 접속되어 있다.
[실시형태 2]
본 실시형태에서는, TFT의 채널 형성 영역으로서 기능하는 박막에 미(微)결정 실리콘막을 사용하는 예에 대하여 도 7에 나타내는 TFT 단면도를 사용하여 설명한다. 또한, 도 3 내지 도 6에 대응하는 개소에 대해서는 같은 부호를 사용하여 설명한다.
미결정 실리콘막은 주파수가 수십 MHz∼수백 MHz의 고주파 플라즈마 CVD법, 또는, 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD법에 의해 형성할 수 있다. 대표적으로는 SiH4, Si2H6 등의 수소화 규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화 규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다.
실시형태 1에 따라, 기판 위에 제1 투명 도전막 및 제1 금속막을 전면에 성막하여, 다계조 마스크를 제1 포토마스크로서 사용하여 패터닝한다.
기판 전면에 게이트 절연막, 제3 반도체막, 제1 반도체막, 제2 반도체막, 제2 금속막을 순차로 적층한다. 제3 반도체막으로서는, 미결정 실리콘막, 제1 반도체막으로서는, 아모르퍼스 실리콘막, 제2 반도체막으로서는, n형 아모르퍼스 실리콘막(n+ a-Si막)을 사용할 수 있다. 또한, 게이트 절연막, 제3 반도체막, 제1 반도체막, 제2 반도체막은 연속하여 성막하는 것이 가능하다. 제1 반도체막은 제3 반 도체막이 산화되는 것을 막는 목적으로 사용된다. 다음에, 도 4(B)와 같이, 제2 금속막 위에, 다계조 마스크인 제2 포토마스크를 사용하여, 제2 포토레지스트(410a)를 형성한다. 다음에, 도 4(C)와 같이, 제2 포토레지스트(410a)를 사용하여 에칭하여, 제3 반도체층(701a), 제1 반도체층(407a), 제2 반도체층(408a), 제2 금속층(409a)을 형성한다.
또한, 도 5(A)와 마찬가지로 제2 포토레지스트(410a)를 애싱하여 변형된 제2 포토레지스트(511a)를 사용하여 에칭하여, 제2 금속층(4091a, 4092a), 제2 반도체층(4081a, 4082a)을 형성한다. 이 때, 제2 반도체층(408a)의 잔사가 남지 않도록 오버에칭한다.
이하, 실시형태 1에 따라, 보호막(512)을 기판 전면에 성막하고, 제3 포토마스크를 사용하여 보호막(512)을 패터닝한다. 제2 투명 도전막(614)을 기판 전면에 성막하고, 제4 포토마스크를 사용하여 제2 투명 도전막(614)을 패터닝한다. 또한, 본 실시형태에서 사용된, 게이트 절연막, 제1 투명 도전막, 제2 투명 도전막, 제1 금속막, 제2 금속막, 보호막은 실시형태 1에 기재된 재료를 사용할 수 있다.
제3 반도체막을 사용함으로써, 제1 반도체막만을 사용한 경우와 비교하여 이동도가 보다 큰 TFT를 제조할 수 있다.
[실시형태 3]
본 발명의 반도체장치의 제조방법을 사용하여 제작될 수 있는 전자기기로서, 텔레비전, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생장치(카 오디오, 오디오 컴포넌트 등), 노트 북형 퍼스널 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록 매체를 재생하고, 그의 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도 8 내지 도 9에 나타낸다.
도 8(A)는 디지털 카메라이고, 본체(801), 표시부(802), 촬상부, 조작 키(803), 셔터 버튼(804) 등을 포함한다. 또한, 도 8(A)는 표시부(802)측으로부터의 도면이고, 촬상부는 도시하지 않았다. 본 발명에 의하여, 보다 저렴하고 신뢰성 높은 디지털 카메라를 실현할 수 있다.
도 8(B)는 노트북형 퍼스널 컴퓨터이고, 본체(805), 케이스(806), 표시부(807), 키보드(808), 외부 접속 포트(809), 포인팅 디바이스(810) 등을 포함한다. 본 발명에 의하여, 보다 저렴하고 신뢰성이 높은 노트북형 퍼스널 컴퓨터를 실현할 수 있다.
도 8(C)는 기록 매체를 구비한 휴대형의 화상 재생장치(구체적으로는 DVD 재생장치)이고, 본체(811), 케이스(812), 제1 표시부(813), 제2 표시부(814), 기록 매체(DVD 등) 판독부(815), 조작 키(816), 스피커부(817) 등을 포함한다. 제1 표시부(813)는 주로 화상 정보를 표시하고, 제2 표시부(814)는 주로 문자 정보를 표시한다. 또한, 기록 매체를 구비한 화상 재생장치에는 가정용 게임기기 등도 포함된다. 본 발명에 의하여, 저렴하고 신뢰성이 높은 화상 재생장치를 실현할 수 있다.
도 8(D)는 표시장치이고, 케이스(818), 지지대(819), 표시부(820), 스피커(821), 비디오 입력 단자(822) 등을 포함한다. 이 표시장치는, 상술한 실시형태에서 나타낸 제조방법에 의해 형성한 TFT를 그의 표시부(820) 및 구동회로에 사용함으로써 제조된다. 또한, 표시장치에는 액정표시장치, 발광장치 등이 있고, 구체적으로는 컴퓨터용, 텔레비전 수신용, 광고 표시용 등의 모든 정보 표시용 표시장치가 포함된다. 본 발명에 의하여, 저렴하고 신뢰성이 높은 표시장치를 실현할 수 있다.
또한, 도 9에 나타내는 휴대 전화기(901)는, 조작 스위치류(902), 마이크로폰(903) 등이 구비된 본체(A)(904)와, 표시 패널(A)(905), 표시 패널(B)(906), 스피커(907) 등이 구비된 본체(B)(908)가 경첩(909)으로 개폐 가능하게 연결되어 있다. 표시 패널(A)(905)과 표시 패널(B)(906)은 회로 기판(910)과 함께 본체(B)(908)의 케이스(911) 내에 수납된다. 표시 패널(A)(905) 및 표시 패널(B)(908)의 화소부는 케이스(911)에 형성된 개구창으로부터 시인(視認)할 수 있도록 배치된다.
표시 패널(A)(905)과 표시 패널(B)(908)은, 그 휴대 전화기(901)의 기능에 따라 화소수 등의 사양을 적절히 설정할 수 있다. 예를 들어, 표시 패널(A)(905)을 주 화면으로 하고, 표시 패널(B)(906)을 부 화면으로 하여 조합할 수 있다. 본 발명에 의하여, 저렴하고 신뢰성이 높은 휴대형 정보 단말기를 실현할 수 있다.
본 실시형태에 관한 휴대 전화기(901)는, 그의 기능이나 용도에 따라 다양한 양태로 변용할 수 있다. 예를 들면, 경첩(909)의 부위에 촬상 소자를 조립하여, 카메라가 부착된 휴대 전화기로 하여도 좋다. 또한, 조작 스위치류(902), 표시 패널(A)(905), 표시 패널(B)(906)을 하나의 케이스 내에 넣은 구성으로 하여도, 상기한 작용 효과를 얻을 수 있다. 또한, 표시부를 복수개 구비한 정보 표시 단말기에 본 실시형태의 구성을 적용하여도, 동일한 효과를 얻을 수 있다.
이상과 같이, 본 발명의 실시형태 1 및 2의 제조방법을 사용하여, 다양한 전자기기를 완성시킬 수 있다.
도 1은 본 발명의 반도체장치의 제조방법을 설명하기 위한 상면도.
도 2는 본 발명의 반도체장치의 제조방법을 설명하기 위한 상면도.
도 3은 본 발명의 반도체장치의 제조방법을 설명하기 위한 단면도.
도 4는 본 발명의 반도체장치의 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 반도체장치의 제조방법을 설명하기 위한 단면도.
도 6은 본 발명의 반도체장치의 제조방법을 설명하기 위한 단면도.
도 7은 본 발명의 반도체장치의 제조방법을 설명하기 위한 단면도.
도 8은 본 발명을 실시함으로써 제조되는 반도체장치를 사용하여 만들 수 있는 제품도.
도 9는 본 발명을 실시함으로써 제조되는 반도체장치를 사용하여 만들 수 있는 제품도.

Claims (53)

  1. 반도체장치를 제조하는 방법으로서,
    기판 위에 투명 도전막과 제1 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제1 포토마스크를 사용하여, 상기 투명 도전막과 상기 제1 금속막의 적층을 잔존시키는 부분과 상기 투명 도전막만을 잔존시키는 부분에서 막 두께가 다른 제1 레지스트를 형성하는 공정;
    상기 제1 레지스트를 사용하여 상기 투명 도전막과 상기 제1 금속막을 형상 가공하여, 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에, 절연막, 제1 반도체막, 제2 반도체막, 및 제2 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제2 포토마스크를 사용하여, 채널 영역 형성부와 소스 영역 형성부 및 드레인 영역 형성부에서 막 두께가 다른 제2 레지스트를 형성하는 공정;
    상기 제2 레지스트를 사용하여 상기 제1 반도체막, 상기 제2 반도체막, 및 상기 제2 금속막을 각각 형상 가공하여, 제1 반도체층, 제2 반도체층, 및 제2 금속층을 형성하는 공정;
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제2 금속층을 에칭하여, 박막트랜지스터의 채널 영역, 드레인 영역, 소스 영역, 드레인 배선, 및 소스 배선을 형성하는 공정;
    상기 박막트랜지스터 위에 보호막을 형성하는 공정; 및
    상기 보호막 위에 화소 전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
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  11. 반도체장치를 제조하는 방법으로서,
    기판 위에 제1 투명 도전막과 제1 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제1 포토마스크를 사용하여, 상기 제1 투명 도전막과 상기 제1 금속막의 적층을 잔존시키는 부분과 상기 제1 투명 도전막만을 잔존시키는 부분에서 막 두께가 다른 제1 레지스트를 형성하는 공정;
    상기 제1 레지스트를 사용하여 상기 제1 투명 도전막과 상기 제1 금속막을 형상 가공하여, 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에, 절연막, 제1 반도체막, 제2 반도체막, 및 제2 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제2 포토마스크를 사용하여, 채널 영역 형성부와 소스 영역 형성부 및 드레인 영역 형성부에서 막 두께가 다른 제2 레지스트를 형성하는 공정;
    상기 제2 레지스트를 사용하여 상기 제1 반도체막, 상기 제2 반도체막, 및 상기 제2 금속막을 각각 형상 가공하여, 제1 반도체층, 제2 반도체층, 및 제2 금속층을 형성하는 공정;
    상기 제2 레지스트를 애싱하여 제3 레지스트를 형성하는 공정;
    상기 제3 레지스트를 사용하여 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제2 금속층을 에칭하여, 박막트랜지스터의 채널 영역, 드레인 영역, 소스 영역, 드레인 배선, 및 소스 배선을 형성하는 공정;
    상기 박막트랜지스터 위에 보호막을 형성하는 공정;
    제3 포토마스크를 사용하여, 콘택트 홀 형성부 이외의 영역에 제4 레지스트를 형성하는 공정;
    상기 제4 레지스트를 사용하여 상기 보호막을 형상 가공하여, 상기 보호막에 콘택트 홀을 형성하는 공정;
    상기 보호막 위에 제2 투명 도전막을 형성하는 공정;
    제4 포토마스크를 사용하여, 화소 전극 형성부에 제5 레지스트를 형성하는 공정; 및
    상기 제5 레지스트를 사용하여 상기 제2 투명 도전막을 형상 가공하여, 화소 전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
  12. 삭제
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  15. 제 11 항에 있어서, 상기 제2 투명 도전막을 형상 가공하여 상기 화소 전극을 형성하는 상기 공정에서, 상기 화소 전극에 복수의 슬릿이 제공되는, 반도체장치 제조방법.
  16. 삭제
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  18. 제 11 항에 있어서, 상기 게이트 전극을 형성하는 상기 공정에서, 상기 제1 투명 도전막을 포함하는 공통 전극이 형성되는, 반도체장치 제조방법.
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  21. 반도체장치를 제조하는 방법으로서,
    기판 위에 투명 도전막과 제1 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제1 포토마스크를 사용하여, 상기 투명 도전막과 상기 제1 금속막의 적층을 잔존시키는 부분과 상기 투명 도전막만을 잔존시키는 부분에서 막 두께가 다른 제1 레지스트를 형성하는 공정;
    상기 제1 레지스트를 사용하여 상기 투명 도전막과 상기 제1 금속막을 형상 가공하여, 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에, 절연막, 제3 반도체막, 제1 반도체막, 제2 반도체막, 및 제2 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제2 포토마스크를 사용하여, 채널 영역 형성부와 소스 영역 형성부 및 드레인 영역 형성부에서 막 두께가 다른 제2 레지스트를 형성하는 공정;
    상기 제2 레지스트를 사용하여 상기 제3 반도체막, 상기 제1 반도체막, 상기 제2 반도체막, 및 상기 제2 금속막을 각각 형상 가공하여, 제3 반도체층, 제1 반도 체층, 제2 반도체층, 및 제2 금속층을 형성하는 공정;
    상기 제3 반도체층, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제2 금속층을 에칭하여, 박막트랜지스터의 채널 영역, 소스 영역, 드레인 영역, 소스 배선, 및 드레인 배선을 형성하는 공정;
    상기 박막트랜지스터 위에 보호막을 형성하는 공정; 및
    상기 보호막 위에 화소 전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
  22. 제 21 항에 있어서, 상기 제3 반도체막은 미(微)결정 실리콘막인, 반도체장치 제조방법.
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  43. 반도체장치를 제조하는 방법으로서,
    기판 위에 투명 도전막과 제1 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제1 포토마스크를 사용하여, 제1 부분과 제2 부분에서 막 두께가 다른 제1 레지스트를 형성하는 공정;
    상기 제1 레지스트를 사용하여 상기 투명 도전막과 상기 제1 금속막을 형상 가공하여, 상기 투명 도전막과 상기 제1 금속막의 적층이 상기 제1 부분에서 잔존하고, 상기 투명 도전막만이 상기 제2 부분에서 잔존하도록, 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에, 절연막, 제1 반도체막, 제2 반도체막, 및 제2 금속막을 순차로 형성하는 공정;
    다계조 마스크인 제2 포토마스크를 사용하여, 채널 영역 형성부와 소스 영역 형성부 및 드레인 영역 형성부에서 막 두께가 다른 제2 레지스트를 형성하는 공정;
    상기 제2 레지스트를 사용하여 상기 제1 반도체막, 상기 제2 반도체막, 및 상기 제2 금속막을 각각 형상 가공하여, 제1 반도체층, 제2 반도체층, 및 제2 금속층을 형성하는 공정;
    상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제2 금속층을 에칭하여, 박막트랜지스터의 채널 영역, 드레인 영역, 소스 영역, 드레인 배선, 및 소스 배선을 형성하는 공정;
    상기 박막트랜지스터 위에 보호막을 형성하는 공정; 및
    상기 보호막 위에 화소 전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
  44. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 제1 반도체막은 도전성을 부여하는 불순물이 도핑되지 않는 논도핑(non-doping)의 아모르퍼스 실리콘막인, 반도체장치 제조방법.
  45. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 제2 반도체막은 n형 아모르퍼스 실리콘막인, 반도체장치 제조방법.
  46. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 다계조 마스크는 하프 톤 포토마스크 및 그레이 톤 포토마스크 중 하나인, 반도체장치 제조방법.
  47. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 반도체장치는 프린지 필드 스위칭 모드 액정 디스플레이인, 반도체장치 제조방법.
  48. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 기판은 투광성의 절연 기판인, 반도체장치 제조방법.
  49. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 제1 금속막이 적층 구조를 가지는, 반도체장치 제조방법.
  50. 제 1 항, 제 11 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 제2 금속막이 적층 구조를 가지는, 반도체장치 제조방법.
  51. 제 1 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 화소 전극을 형성하는 상기 공정에서, 상기 화소 전극에 복수의 슬릿이 제공되는, 반도체장치 제조방법.
  52. 제 1 항, 제 21 항 및 제 43 항 중 어느 한 항에 있어서, 상기 게이트 전극을 형성하는 상기 공정에서, 상기 투명 도전막을 포함하는 공통 전극이 형성되는, 반도체장치 제조방법.
  53. 제 43 항에 있어서, 상기 채널 영역 형성 부분에서의 상기 제1 반도체층의 부분은, 상기 박막트랜지스터의 상기 채널 영역, 상기 소스 영역, 상기 드레인 영역, 상기 소스 배선, 및 상기 드레인 배선을 형성하는 상기 공정에서 에칭되는, 반도체장치 제조방법.
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