KR102178832B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시는 복수의 메모리 셀들을 포함하는 저항성 메모리 장치의 동작 방법에 관한 것으로서, 메모리 셀 어레이의 적어도 일부의 메모리 셀들에 대한 리프레시 수행 여부를 결정하는 단계; 상기 메모리 셀들 각각의 저항 상태를 판단하는 단계; 및 복수의 저항 상태들 중 임계 저항 레벨 이하의 저항 상태를 갖는 제1 메모리 셀에 대하여 재기입을 수행하는 단계를 포함한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Resistive memory device and operating method thereof}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 효율적으로 데이터 신뢰성을 높일 수 있는 저항성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작 방법은, 메모리 셀 어레이의 적어도 일부의 메모리 셀들에 대한 리프레시 수행 여부를 결정하는 단계; 상기 메모리 셀들 각각의 저항 상태를 판단하는 단계; 및 복수의 저항 상태들 중 임계 저항 레벨 이하의 저항 상태를 갖는 제1 메모리 셀에 대하여 재기입을 수행하는 단계를 포함한다.
일부 실시예들에 있어서, 상기 재기입을 수행하는 단계는, 상기 제1 메모리 셀에 셋 기입을 수행하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 재기입을 수행하는 단계는, 상기 제1 메모리 셀에 전류 펄스를 인가하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 메모리 셀은 상기 복수의 저항 상태들 중 최고 저항 상태 이외의 저항 상태를 갖는 메모리 셀을 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀들에 대하여 선독출 동작을 수행하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀들을 상기 제1 메모리 셀 및 상기 임계 저항 레벨보다 높은 저항 상태를 갖는 제2 메모리 셀로 구분하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 메모리 셀은 셋 기입을 통해 데이터가 기입된 메모리 셀을 포함하고, 상기 제2 메모리 셀은 리셋 기입을 통해 상기 데이터가 기입된 메모리 셀을 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀들에 데이터가 기입될 때, 상기 제1 메모리 셀에는 내부의 가변 저항 소자에 필라멘트가 형성되도록 바이어스 전압이 인가되고, 상기 제2 메모리 셀에는 내부의 가변 저항 소자에 필라멘트가 단절되도록 바이어스 전압이 인가될 것일 수 있다.
일부 실시예들에 있어서, 상기 리프레시 수행 여부를 결정하는 단계는, 상기 메모리 셀들에 데이터가 기입된 후, 기 설정된 제1 기준 시간이 초과되면 리프레시 수행을 결정할 수 있다.
일부 실시예들에 있어서, 상기 리프레시 수행 여부를 결정하는 단계는, 독출 커맨드가 수신되면, 독출 횟수를 나타내는 카운팅 값을 증가시키는 단계; 및 상기 카운팅 값이 제1 기준값에 도달하는지 판단하는 단계를 포함하고, 상기 카운팅 값이 제1 기준값에 도달하면 리프레시 수행을 결정할 수 있다.
일부 실시예들에 있어서, 상기 리프레시 수행 여부를 결정하는 단계는, 상기 메모리 셀들에 기입된 데이터를 독출하는 단계; 독출된 데이터에 대한 에러 검출을 수행하는 단계; 및 독출된 데이터에 대해 발생된 에러 개수가 기 설정된 제2 기준값을 초과하는지를 판단하는 단계를 포함하고, 상기 에러 개수가 상기 제2 기준값을 초과하면 리프레시 수행을 결정할 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀 어레이는 다수 개의 셀 영역들을 포함하고, 상기 재기입 수행 단계는 셀 영역 단위로 수행될 수 있다.
본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작 방법에 있어서, 상기 저항성 메모리 장치는 복수의 저항 상태를 갖는 메모리 셀들을 포함하고, 상기 메모리 셀들의 저항 상태를 독출하는 단계; 및 상기 메모리 셀들에 대해 상기 독출된 저항 상태를 재기입 하는 단계를 포함하고, 상기 복수의 저항 상태들 중 상대적으로 높은 저항 상태를 갖는 메모리 셀에 대한 재기입 수행 빈도가 상대적으로 낮은 저항 상태를 갖는 메모리 셀에 대한 재기입 수행 빈도보다 낮을 수 있다.
일부 실시예들에 있어서, 상기 복수의 저항 상태는, 제1 저항 상태 및 상기 제1 저항 상태보다 저항이 낮은 제2 저항 상태를 포함하고, 상기 제1 저항 상태 및 상기 제2 저항 상태 중 상기 제2 저항 상태를 갖는 메모리 셀에 대하여 상기 재기입이 수행될 수 있다.
일부 실시예들에 있어서, 상기 복수의 저항 상태들 중 최고 저항 상태를 갖는 메모리 셀에 대하여 상기 재기입이 수행되지 않을 수 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 메모리 셀의 저항 상태 또는 기입 상태에 기초하여 데이터 리텐션 특성을 구분하고, 데이터 리텐션 특성이 좋지 않은 셋 기입된 메모리 셀 또는 저 저항 상태의 메모리 셀에 대해서 선택적으로 재기입을 수행하여 데이터를 리프레시 함으로써, 효율적으로 데이터 신뢰성을 높일 수 있다.
또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 데이터 리텐션 특성이 좋지 않은 메모리 셀에 대해서 리프레시를 수행함으로써 전력 소비를 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8a 및 도 8b는 도 3의 메모리 셀에 대한 셋 기입 동자 또는 리셋 기입 동작 수행 시 가변 저항 소자 내부의 동작을 나타내는 도면이다.
도 9는 메모리 셀들의 저항 산포의 변화를 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 그래프이다.
도 11은 본발명의 실시예에 따른 메모리 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 12는 도 11의 리프레시 제어부의 일 구현예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14는 도 13의 메모리 장치의 동작 방법의 일 예를 나타낸 흐름도이다.
도 15는 도 13의 메모리 장치의 동작 방법의 일 예를 나타낸 흐름도이다.
도 16은 도 13의 메모리 장치의 동작 방법의 일 예를 나타낸 흐름도이다.
도 17은 메모리 셀들의 저항 산포를 나타내는 그래프이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 그래프이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 그래프이다.
도 20은 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(또는 로우 선택 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(또는, 칼럼 선택 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 RRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 또한, 제어 로직(130)은 메모리 셀에 저장된 데이터의 신뢰도가 낮아지는 것을 방지하기 위하여 메모리 셀 어레이(110)에 대한 데이터 리프레시 동작을 제어할 수 있다.
메모리 셀에 데이터가 기입된 후 일정 시간이 경과하거나 반복적인 스트레스가 메모리 셀에 가해지면 메모리 셀의 저항 레벨이 변화될 수 있으며, 이에 따라 메모리 셀로부터 데이터를 독출할 때, 잘못된 데이터 값이 독출될 수 있다. 본 발명의 실시예에 따른 메모리 장치(100)의 제어 로직(130)은 메모리 셀의 저항 레벨이 변화하여 데이터 오류가 발생하는 것을 방지하기 위하여, 메모리 셀에 데이터를 재기입 함으로써, 메모리 셀의 데이터를 리프레시 할 수 있다. 이때, 제어 로직(130)은 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 중 리프레시가 수행될 메모리 셀을 결정하고, 또한 상기 메모리 셀에 리프레시가 수행되는 타이밍을 제어할 수 있다.
본 발명의 실시예에 있어서, 제어 로직(130)은 데이터가 기입된 메모리 셀들의 저항 상태 또는 기입 상태에 기초해 상기 메모리 셀들의 데이터 리텐션 특성을 판단하고, 데이터 리텐션 특성이 좋지 않은 메모리 셀에 대해서 재기입을 수행할 수 있다.
한편, 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 상기 저항성 메모리 셀에 대해서는 리셋(Reset) 기입 또는 셋(Set) 기입이 수행될 수 있다. 예컨대, 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 레벨을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 레벨을 갖는다. 메모리 셀에 대하여, 저항 레벨을 증가시키는 방향으로 기입 동작을 수행하는 경우 이를 리셋(Reset) 기입으로 정의할 수 있으며, 반면에 저항 레벨을 감소시키는 방향으로 기입 동작을 수행하는 경우 이를 셋(Set) 기입으로 정의할 수 있다. 일 예로서, 셋(Set) 기입을 수행하기 위하여, 메모리 셀에 순방향 바이어스 전압이 인가될 수 있으며, 또한 리셋(Reset) 기입 동작을 수행하기 위하여, 메모리 셀에 역방향 바이어스 전압이 인가될 수 있다. 이때, 가변 저항 소자의 특성 상 셋 기입이 수행된 메모리 셀, 예컨대 셋 상태 또는 저 저항 상태를 갖는 메모리 셀의 리텐션 특성이 좋지 않을 수 있다. 제어 로직(130)은 메모리 셀로부터 독출된 데이터에 기초하여 메모리 셀이 셋 상태인지 또는 리셋 상태인지를 판단하고, 셋 상태의 메모리 셀에 대해서 재기입을 수행할 수 있다. 또는 제어 로직(130)은 메모리 셀의 저항 상태를 판단하고, 저 저항 상태의 메모리 셀에 대하여 재기입을 수행할 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 데이터 리텐션 특성이 좋지 않은 셋 기입된 메모리 셀, 예컨대 셋 상태 또는 저 저항 상태의 메모리 셀에 대해서만 재기입을 수행하여 데이터를 리프레시 함으로써, 효율적으로 데이터 신뢰성을 높이고, 리프레시 동작 수행에 따른 소비 전력을 감소시킬 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 도 2를 참조하여 설명하기로 한다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전압 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드 라인들 중 적어도 하나를 선택할 수 있다. 로우 디코더(150)는 전압 생성부(140)로부터 전압을 공급받고, 이를 워드 라인들(WL)에 전달할 수 있다. 예를 들어, 로우 디코더(150)는 선택된 워드 라인(Selected WL)에 접지 전압(Vss) 또는 리셋 기입 전압(Vreset)을 제공하고, 비선택 워드 라인들(Unselected WL)에는 누설 전류를 차단하기 위한 컬럼 차단 전압(Vihbx, inhibit voltage)을 제공할 수 있다.
칼럼 디코더(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다. 로우 디코더(150)는 전압 생성부(140)로부터 전압을 공급받고, 이를 비트 라인들(BL)에 제공할 수 있다. 또한 로우 디코더(150)는 기입/독출 회로(120)로부터 기입 전류 펄스 또는 기입 전압 펄스를 제공받아 이를 비트 라인들(BL)에 전달할 수 있다. 예를 들어, 로우 디코더(150)는 선택된 비트 라인(Selected BL)에 셋 전압(Vset), 독출 전압(Vread) 또는 접지 전압(Vss)을 제공하고, 비선택된 비트 라인들(Unselected BL)에는 누설 전류를 차단하기 위한 컬럼 차단 전압(Vihby)을 제공할 수 있다.
기입/독출 회로(120)는 칼럼 디코더(160)를 통해 비트 라인(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과(RST_WR)를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(pass or fail) 정보를 제어 로직(130)에 제공할 수 있다.
기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 기입 회로(121)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀(MC)의 저항이 감소하는 방향으로 메모리 셀(MC)을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀(MC)의 저항이 증가하는 방향으로 메모리 셀(MC)을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
독출 회로(122)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되고, 선택된 메모리 셀(MC)의 저항 레벨을 센싱하여 저장된 데이터(DATA)를 독출할 수 있다. 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다.
구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀(MC)에 대한 독출 동작을 수행하여 메모리 셀(MC)의 초기 저항 상태를 미리 독출하는 선독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA) 또는 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호를 기입/독출 동작의 결과(RST_WR)로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 유형의 전압들을 생성할 수 있다. 전압 생성부(140)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 전압, 예컨대 셋 기입 전압(Vset), 리셋 기입 전압(Vreset), 로우 차단 전압(Vinhx), 칼럼 차단 전압(Vinhy) 등을 생성할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(130)은 기입/독출 회로(120)에 각종 동작 제어 신호들(CTRL_op)을 제공할 수 있다. 제어 로직(130)은 또한 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 나아가 제어 로직(130)은 기입/독출 회로(120)로부터 수신되는 기입/독출 동작의 결과(RST_WR)를 참조하여 메모리 장치(100) 내의 각종 동작을 제어할 수 있다.
한편 본 발명의 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110)에 기입된 데이터가 시간이 경과됨에 따라 또는 지속적인 전기적 스트레스에 인하여 소실되거나 변하는 것을 방지하기 위하여 메모리 셀 어레이(110)에 대하여 리프레시를 수행할 수 있다. 이 때 메모리 장치(100)는 메모리 셀의 저항 상태를 판단하고, 상기 저항 상태에 따라 메모리 셀에 대하여 데이터 리프레시를 위한 재기입이 수행될지 여부 또는 재기입 빈도를 결정할 수 있다.
일 실시예에 있어서, 메모리 셀들 중 저 저항 상태 또는 셋 상태를 갖는 메모리 셀들에 대하여 선택적으로 데이터 리프레시를 위한 재기입이 수행될 수 있다. 상기 메모리 셀들 중 고 저항 상태 또는 리셋 상태를 갖는 메모리 셀들에 대하여 재기입이 수행되지 않을 수 있다. 이때, 저 저항 상태 및 고 저항 상태는 설정된 임계 저항 레벨을 기준으로 구분될 수 있다. 상기 임계 저항 레벨 이하의 저항 상태는 저 저항 상태라고 지칭하고, 상기 임계 레벨을 초과하는 저항 상태는 고 저항 상태라고 지칭할 수 있다.
다른 실시예에 있어서, 메모리 셀들의 저항 상태에 따라 재기입 수행 빈도가 결정될 수 있으며, 상대적으로 높은 저항 상태를 갖는 메모리 셀에 대한 재기입 수행 빈도가 상대적으로 낮은 저항 상태를 갖는 메모리 셀에 대한 재기입 수행 빈도보다 낮을 수 있다.
한편 제어 로직(130)은 상술한 바와 같은 리프레시 동작이 수행되도록 메모리 장치(100)를 제어할 수 있다. 제어 로직(130)은 데이터가 기입된 메모리 셀들에 대한 데이터 리텐션 특성을 판단하고, 데이터 리텐션 특성이 좋지 않은 메모리 셀에 대해서 재기입이 수행되도록 제어할 수 있다. 제어 로직(130)은 기입/독출 회로(120)를 통하여 독출된 메모리 셀들의 저항 상태를 기초로 재기입이 수행될 메모리 셀들을 결정할 수 있다.
일 실시예로서, 제어 로직(130)은 독출된 메모리 셀들의 저항 상태를 기초로, 상기 메모리 셀들을 저 저항 상태를 갖는 제1 메모리 셀과 고 저항 상태를 갖는 제2 메모리 셀로 구분하고, 상기 제1 메모리 셀에 대하여 재기입이 수행되도록 제어할 수 있다. 제1 메모리 셀은 셋 상태를 갖는 메모리 셀로서 셋 기입이 수행된 메모리 셀이고, 제2 메모리 셀은 리셋 상태를 갖는 메모리 셀로서 리셋 기입이 수행된 메모리 셀일 수 있다. 일 실시예에 있어서, 제어 로직(130)은 복수이 저항 상태들 중 최고 저항 상태를 갖는 메모리 셀들을 제2 메모리 셀로, 상기 최고 저항 상태 이외의 저항 상태를 갖는 메모리 셀들을 제1 메모리 셀로 구분하고, 제1 메모리 셀에 대하여 재기입이 수행되도록 제어할 수 있다.
다양한 실시 예에 있어서, 제어 로직(130)은 재기입 동작 수행 시, 상기 제1 메모리 셀에 셋 기입을 위한 바이어스 전압이 인가되도록 제어할 수 있다. 다른 실시예에 있어서, 제어 로직(130)은 상기 재기입 동작 수행 시, 상기 제1 메모리 셀에 전류 펄스가 인가되도록 제어할 수 있다.
다른 실시예로서, 제어 로직(130)은 독출된 메모리 셀들의 저항 상태를 기초로, 상대적으로 높은 저항 상태를 갖는 메모리 셀에 대한 재기입 수행 빈도가 상대적으로 낮은 저항 상태를 갖는 메모리 셀에 대한 재기입 수행 빈도보다 낮도록 제어할 수 있다. 일 실시예에 있어서, 제어 로직(130)은 최고 저항 상태를 갖는 메모리 셀들에 대하여 재기입이 수행되지 않도록 제어할 수 있다.
리프레시 동작의 수행 타이밍을 제어함에 있어서, 제어 로직(130)은 메모리 장치(100)의 기입 및 독출 등의 메모리 동작을 모니터링하고, 메모리 셀 어레이(110)에 대한 리프레시 수행이 필요한지 여부를 판단할 수 있다. 일 실시예에 있어서, 제어 로직(130)은 메모리 컨트롤러(200)로부터 리프레시를 요청하는 커맨드(CMD)가 수신될 때, 상기 메모리 셀 어레이(110)의 전부 또는 일부에 대하여 리프레시가 수행되도록 제어할 수 있다. 다른 실시예에 있어서, 제어 로직(130)은 메모리 셀 어레이(110)에 포함되는 다수의 셀 영역들에 대하여 셀 영역 단위로 메모리 동작을 모니터링하고, 셀 영역별로 리프레시 동작의 필요성을 판단할 수 있다
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 메모리 블록들을 포함할 수 있으며, 도 3은 하나의 메모리 블록을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 ∼ WLn), 복수의 비트 라인들(BL1 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다. 도 6a는 메모리 셀(MC)이 싱글 레벨 셀인 경우를 나타내고, 도 6b는 메모리 셀(MC)이 멀티 레벨 셀인 경우를 나타낸다. 도 6a 및 도 6b에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다.
도 6a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 본 실시예에서, 임계 저항 레벨(Rref)을 기준으로 저항 상태들(RS1~RS4)이 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HES)는 리셋 상태로 지칭될 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입(set write) 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입(reset write) 동작이라고 한다.
도 6b를 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
본 실시예에서, 임계 저항 레벨(Rref)을 기준으로 저항 상태들(RS1~RS4)이 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 예를 들어, 도시된 바와 같이, 임계 저항 레벨(Rref)이 제1 저항 상태(RS1)와 제2 저항 상태(RS2) 사이에 위치할 경우, 임계 저항 레벨(Rref) 이하의 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)는 저 저항 상태(LRS)라고 지칭할 수 있고, 임계 저항 레벨(Rref)보다 큰 제1 저항 상태(RS1) 는 고 저항 상태(HRS)라고 지칭할 수 있다. 한편, 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HRS)는 리셋 상태라고 지칭할 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제4 저항 상태(RS4)는 데이터 '11'에 해당하고, 제3 저항 상태(RS3)는 데이터 '01'에 해당하고, 제2 저항 상태(RS2)는 데이터 '00'에 해당하며, 제1 저항 상태(RS1)는 데이터 '10'에 해당할 수 있다.
도 7은 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 7을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 복수의 저항 상태들 중 하나를 가질 수 있다. 예를 들어, 도시된 바와 같이 메모리 셀(MC)은 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다. 이때, 메모리 셀이 제1 저항 상태(RS1)일 때 저항 레벨이 가장 큰 상태이고, 메모리 셀이 제4 저항 상태(RS4)일 때 저항 레벨이 가장 작은 상태로 정의될 수 있다.
도 7의 그래프의 오른쪽에 도시된 바와 같이 셋 기입 동작을 통해 메모리 셀의 저항 레벨이 감소될 수 있다. 반면에, 그래프의 왼쪽에 도시된 바와 같이 리셋 기입을 통해 메모리 셀의 저항 레벨이 커질 수 있다.
한편, 메모리 셀(MC)의 저항 레벨이 가장 큰 제1 저항 상태(RS1)인 경우, 메모리 셀(MC)에 임계 전압(Vth) 이상의 전압이 인가되면 메모리 셀(MC)의 전류가 급격히 증가하게 되므로, 프로그램하고자 하는 데이터에 따른 저항 레벨을 기입하기 위한 전류 제어가 쉽지 않다. 따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전류(Iset) 또는 기입 전류 펄스를 인가할 수 있다.
본 실시예에 따르면, 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기를 변경함에 따라 메모리 셀(MC)이 제1 저항 상태(RS1)에서 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나로 스위칭될 수 있다. 구체적으로, 메모리 셀(MC)에 제1 기입 전류(I1)가 인가되면, 메모리 셀(MC)은 제1 저항 상태(RS1)에서 제4 저항 상태(RS4)로 스위칭될 수 있다. 또한, 메모리 셀(MC)에 제2 기입 전류(I2)가 인가되면, 메모리 셀(MC)은 제1 저항 상태(RS1)에서 제3 저항 상태(RS3)로 스위칭될 수 있다. 나아가, 메모리 셀(MC)에 제3 기입 전류(I3)가 인가되면, 메모리 셀(MC)은 제1 저항 상태(RS1)에서 제2 저항 상태(RS2)로 스위칭될 수 있다.
또한, 본 실시예에 따르면, 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기를 변경함에 따라 메모리 셀(MC)이 제2 저항 상태(RS2)에서 제4 또는 제3 저항 상태(RS4, RS3)로 스위칭될 수 있다. 나아가, 본 실시예에 따르면, 메모리 셀(MC)은 제3 저항 상태(RS3)에서 제4 저항 상태(RS4)로 스위칭될 수 있다.
한편, 메모리 셀(MC)이 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 경우, 리셋 기입 동작을 수행하기 위해서는 메모리 셀(MC)에 인가되는 전류를 피크 전류까지(도 7의 점선 박스로 표시됨) 증가한 이후에 다시 감소하도록 조절해야 하기 때문에, 일반적인 사각 펄스를 이용하여 메모리 셀(MC)에 대한 리셋 기입 동작을 수행하기는 쉽지 않다. 따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전압 펄스(Vreset)를 인가할 수 있다.
본 실시예에 따르면, 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기를 변경함에 따라 메모리 셀(MC)이 제4 저항 상태(RS4)에서 제1 내지 제3 저항 상태들(RS1, RS2, RS3) 중 하나로 스위칭될 수 있다. 구체적으로, 메모리 셀(MC)에 제1 기입 전압(V1)이 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS4)에서 제3 저항 상태(RS3)로 스위칭될 수 있다. 또한, 메모리 셀(MC)에 제2 기입 전압(V1)이 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS1)에서 제2 저항 상태(RS2)로 스위칭될 수 있다. 나아가, 메모리 셀(MC)에 제3 기입 전압(V3)이 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS4)에서 제1 저항 상태(RS1)로 스위칭될 수 있다.
또한, 본 실시예에 따르면, 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기를 변경함에 따라 메모리 셀(MC)이 제3 저항 상태(RS3)에서 제2또는 제1 저항 상태(RS2, RS1)로 스위칭될 수 있다. 나아가, 본 실시예에 따르면, 메모리 셀(MC)은 제2 저항 상태(RS2)에서 제1 저항 상태(RS1)로 스위칭될 수 있다.
도 8a는 도 3의 메모리 셀(MC)에 대한 셋 기입 동작 시 가변 저항 소자 내부의 동작을 나타내고, 도 8b는 도 3의 메모리 셀(MC)에 대한 리셋 기입 동작 시 가변 저항 소자 내부의 동작을 나타낸다.
도 8a를 참조하면, 메모리 셀(MC)에 대한 셋 기입 동작 시, 예를 들어, 기입 전류 펄스의 인가에 따라 제1 전극(EL1)의 전압이 제2 전극(EL1)의 전압보다 높을 수 있다. 이러한 제1 전극(EL1)과 제2 전극(EL2) 사이의 전압 차이에 따라, 금속 산화막인 데이터 저장막(DS)에서 산소 이온과 보이드(void, Vo)가 분리될 수 있고, 분리된 산소 이온(O2 -)이 제1 전극(EL1)의 방향으로 이동하는 이온 마이그레이션(ion migration) 현상이 일어날 수 있다.
이러한 이온 마이그레이션 현상에 따라, 데이터 저장막(DS)에 보이드(Vo)로 이루어진 필라멘트(filament)가 생성되어 메모리 셀(MC)의 저항 레벨이 감소될 수 있다. 필라멘트의 두께 및 밀도는 메모리 셀(MC)에 인가되는 기입 전류 펄스의 진폭 및 펄스 폭에 따라 변경되고, 이에 따라, 메모리 셀(MC)의 저항 레벨(R)이 변경된다.
도 8b를 참조하면, 메모리 셀(MC)에 대한 리셋 기입 동작 시, 예를 들어, 기입 전압 펄스의 인가에 따라 제2 전극(EL2)의 전압은 제1 전극(EL1)의 전압보다 높을 수 있다. 이로써, 제1 전극(EL1)에 저장되어 있던 산소 이온(O2 -)이 데이터 저장막(DS)의 방향으로 이동하는 이온 마이그레이션 현상이 일어나고, 이에 따라, 데이터 저장막(DS)에서 산소 이온(O2 -)이 보이드(Vo)와 재결합되면서 필라멘트가 단절되어 메모리 셀(MC)의 저항 레벨이 증가될 수 있다.
도 9는 메모리 셀들의 저항 산포의 변화를 나타내는 도면이다. 도 9는, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)의 저항 상태들을 도시한다.
도 9를 참조하면, 메모리 셀들은 각각 제1 내지 제4 저항 상태(RS1~RS4) 중 하나의 저항 상태를 가질 수 있다. 메모리 셀들에 상술한 셋 기입 또는 리셋 기입 동작에 의해 데이터가 기입되면, 메모리 셀들은 실선으로 도시된 것과 같은 저항 산포를 가질 수 있다.
이후, 메모리 셀들의 저항 산포는 점선으로 도시된 것과 같이 저항 레벨이 커지는 방향으로 넓게 퍼질 수 있다. 메모리 셀에 데이터가 기입된 이후, 시간이 지남에 따라 또는 지속적인 스트레스로 인하여 메모리 셀의 저항 레벨이 커질 수 있다. 메모리 셀(MC)의 가변 저항 소자에서 산소 이온(O2 -)이 보이드(Vo)와 재결합하는 산화 작용을 통하여 안정된 상태로 돌아가려는 경향을 나타내며, 상기 산화 작용에 의하여 필라멘트가 단절되어 메모리 셀(MC)의 저항 레벨이 증가하게 된다.
이때, 상기 메모리 셀(MC)이 리셋 기입 된 경우, 예컨대 메모리 셀(MC)이 리셋 상태(RESET) 또는 고 저항 상태(HRS)인 경우, 필라멘트의 양이 상기 셋 기입된 경우, 예컨대 메모리 셀(MC)이 셋 상태 또는 저 저항 상태인 경우보다 적으므로, 상기 산화 작용의 영향을 적게 받는다. 따라서, 도 9에 도시된 바와 같이, 고 저항 상태(HRS) 일 경우, 메모리 셀들의 저항 산포의 변화량은 저 저항 상태(LRS)일 경우보다 적을 수 있다. 또한, 고 저항 상태(HRS), 예컨대 제1 저항 상태(RS1)의 메모리 셀들의 저항 레벨이 증가되더라도 저 저항 상태(LRS), 예컨대 제2 저항 상태(RS2)와의 저항 상태 구분에 영향을 미치지 않는다. 따라서, 고 저항 상태(HRS)의 메모리 셀들의 데이터 리텐션 특성은 저 저항 상태(LRS)의 메모리 셀들의 데이터 리텐션 특성보다 좋을 수 있다. 따라서, 본 발명의 실시예에 따르면, 메모리 셀들 중 선택적으로 데이터 리텐션 특성이 좋지 않은 저 저항 상태(LRS) 또는 셋 상태(SET)의 메모리 셀들에 재기입을 수행하여 상기 메모리 셀들의 저항 레벨을 초기 저항 레벨로 복구시킴으로써, 저 저항 상태(LRS)의 메모리 셀들의 데이터 리텐션 특성을 보상하고, 메모리 장치(도 2의 100)의 데이터 신뢰도를 높일 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 나타내는 그래프이다. 도 10a 는 메모리 셀이 싱글레벨 셀인 경우를, 도 10b는 메모리 셀이 멀티레벨 셀인 경우를 나타낸다. 도 10a 및 도 10b에서 가로축은 시간을 나타내고 세로축은 메모리 셀들의 저항 레벨을 나타낸다.
도 10a를 참조하면, 메모리 셀들이 싱글레벨 셀일 경우, t1 시점에 메모리 셀들에 기입 동작이 수행되면, 메모리 셀들은 고 저항 상태(HRS) 또는 저 저항 상태(LRS)가 된다. 고 저항 상태(HRS) 및 저 저항 상태(LRS)는 설정된 임계 저항 레벨(Rref)로 구분될 수 있다. 시간이 흐를수록 저 저항 상태(LRS)의 저항 레벨이 증가할 수 있다. 이에, t2 시점에 메모리 장치(100)는 리프레시 수행을 결정하고, 저 저항 상태(LRS)의 메모리 셀들에 대하여 재기입을 수행하여 저 저항 상태(LRS)의 저항 레벨을 복원할 수 있다. 이때, 저 저항 상태(LRS)의 저항 레벨을 감소시켜야 하므로 상기 저 저항 상태(LRS)의 메모리 셀들에 대하여 셋 기입이 수행될 수 있다.
한편, 고 저항 상태(HRS)의 저항 레벨은 t1 시점과 t2 시점 사이에 큰 변화가 없으므로, 고 저항 상태(HRS)의 메모리 셀들에 대하여는 재기입이 수행되지 않을 수 있다.
도 10b를 참조하면, 메모리 셀들이 멀티레벨 셀일 경우, t1 시점에 메모리 셀들에 기입 동작이 수행되면, 메모리 셀들은 복수의 저항 상태(RS1~RS4)들 중 하나를 가질 수 있다. 저항 상태들(RS1~RS4) 간의 저항 레벨의 차이는 도 10b에 도시된 바에 의해 제한되지 않으며, 제1 저항 상태(RS1) 및 제2 저항 상태(RS2) 간의 저항 레벨의 차이는 다른 저항 상태들(RS2~RS4) 간의 저항 레벨의 차이에 비해 상대적으로 클 수 있다.
복수의 저항 상태(RS1~RS4)는 임계 저항 레벨(Rref)을 기준으로 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 도시된 바와 같이, 최고 저항 상태인 제1 저항 상태(RS1)가 고 저항 상태(HRS)로, 그 이외의 저항 상태, 예컨대 제2 내지 제4 저항 상태(RS2~RS4)가 저 저항 상태(LRS)로 구분될 수 있다. 메모리 셀들에 데이터가 기입된 이후, 시간이 흐를수록 저 저항 상태(LRS)의 저항 레벨이 증가될 수 있다. 이때, 최저 저항 상태, 예컨대 제4 저항 상태(RS4)의 저항 레벨이 가장 큰 폭으로 증가하고, 고 저항 상태(HRS)의 저항 레벨의 증가 폭은 미비할 수 있다. 이에 t2 시점에 메모리 장치(100)는 리프레시 수행을 결정하고, 저 저항 상태(LRS)의 메모리 셀들에 대하여 재기입을 수행하여 저항 레벨을 복원할 수 있다. 전술한 바와 같이 저 저항 상태(LRS)의 저항 레벨을 감소시켜야 하므로 상기 저 저항 상태(LRS)의 메모리 셀들에 대하여 셋 기입이 수행될 수 있다. 일 실시예에 있어서, 저 저항 상태(LRS)의 메모리 셀들에 전류 펄스가 인가됨으로써 셋 기입이 수행될 수 있다.
도 11은 본발명의 실시예에 따른 메모리 장치의 동작의 일 예를 설명하기 위한 도면이다. 도 11을 참조하여 메모리 장치의 리프레시 동작의 일 예를 설명하기로 한다.
도 11을 참조하면, 제어 로직(130)은 리프레시 제어부(131)를 포함할 수 있다. 리프레시 제어부(131)는 메모리 장치(도 2의 100)의 리프레시 동작을 제어하는 회로로서, 리프레시 수행 타이밍, 리프레시 수행될 셀 영역 및 재기입이 수행될 메모리 셀을 결정할 수 있다.
일 실시예로서, 리프레시 제어부(131)는 외부, 예컨대 메모리 컨트롤러(200)로부터 리프레시 커맨드(CMD)를 수신하고, 상기 리프레시 커맨드(CMD)에 기초하여 리프레시 수행 타이밍을 결정할 수 있다. 예컨대 리프레시 커맨드(CMD)가 수신되면 즉시 또는 소정의 시간 이후에 리프레시가 수행 되도록 리프레시 수행 타이밍을 결정할 수 있다. 일 예로서, 메모리 장치(100)가 기입 또는 독출 동작을 수행하는 중이라면, 상기 동작이 종료된 이후에 리프레시가 수행 되도록 리프레시 수행 타이밍을 결정할 수 있다. 다양한 실시예로서, 메모리 셀 어레이(110)는 복수의 메모리 셀 영역을 포함하고, 리프레시 제어부(131)는 메모리 컨트롤러(200)로부터 상기 리프레시 커맨드(CMD) 및 셀 영역을 지정하는 어드레스(ADDR)를 수신하고, 셀 영역 단위로 리프레시 수행 타이밍을 결정할 수 있다. 다른 실시예로서, 리프레시 제어부(131)는 메모리 셀 어레이(110)의 복수의 셀 영역들 중 리프레시가 수행되어야 할 셀 영역을 결정하고, 외부로부터 리프레시 커맨드(CMD)가 수신되면, 상기 셀 영역에 대하여 리프레시 수행을 결정할 수 있다.
다른 실시 예로서, 리프레시 제어부(131)는 독출 커맨드(CMD)가 수신될 때마다 독출 횟수를 나타내는 카운팅 값을 증가시키고 상기 카운팅 값이 기준값에 도달할 때마다 리프레시 수행을 결정할 수 있다. 이때, 리프레시 제어부(131)는 셀 영역에 대한 독출 커맨드(CMD)를 카운팅하여 상기 셀 영역 단위로 리프레시 수행 여부를 결정할 수 있다.
다른 실시 예로서, 리프레시 제어부(131)는 메모리 셀 어레이(110)로부터 독출된 데이터(DATA)에 대한 에러 검출을 수행하고, 발생된 에러 개수가 기 설정된 에러 기준값을 초과할 경우, 리프레시 수행을 결정할 수 있다. 리프레시 제어부(131)는 셀 영역 단위로 에러 검출을 수행하고, 상기 리프레시 수행 여부를 결정할 수 있다.
또한 다른 실시 예로서, 리프레시 제어부(131)는 내부에 타이머(미도시)를 구비하고, 메모리 장치(100)의 특성을 고려하여 기 설정된 주기로 리프레시가 수행되도록 결정할 수 있으며, 다른 예로서, 메모리 셀에 데이터가 기입된 후 소정의 기준 시간이 경과되면 상기 기입된 메모리 셀에 대하여 리프레시가 수행되도록 결정할 수 있다.
상술한 바와 같이, 리프레시 제어부(131)는 리프레시 수행을 결정하고, 이후 메모리 셀들의 저항 상태를 판단할 수 있다.
일 실시예로서, 리프레시 제어부(131)는 메모리 셀들로부터 저항 상태를 독출하고, 독출된 데이터에 기초하여 메모리 셀들 각각의 저항 상태를 판단할 수 있다. 리프레시 제어부(131)는 기입/독출 회로(120)에 선독출 신호(CTRL_pre)를 전송할 수 있다. 상기 선독출 신호(CTRL_pre)에 응답하여, 독출 회로(122)는 메모리 셀 어레이(110)의 적어도 일부 메모리 셀들의 저항 상태를 선독출(pre-read) 할 수 있다. 일 실시예에 있어서, 독출 회로(122)는 선독출 동작 수행 시 일반 독출 동작 시의 독출 기준 전압과 다른 전압을 적용하여 메모리 셀들의 저항 상태를 독출할 수 있다.
독출 회로(122)는 독출된 메모리 셀들의 저항 상태를 비트 데이터 형태의 선독출(pre-read) 데이터(Dpre)로서 리프레시 제어부(131)에 제공할 수 있다.
리프레시 제어부(131)는 상기 선독출 데이터(Dpre)에 기초하여 메모리 셀들 각각의 저항 상태를 판단하고, 복수의 저항 상태들 중 임계 저항 레벨 이하의 저항 상태를 갖는 메모리 셀들(이하 제1 메모리 셀이라고 함)에 대하여 재기입이 수행되도록 제어할 수 있다. 리프레시 제어부(131)는 재기입이 수행될 메모리 셀들을 결정하고 재기입 신호(RW)를 기입/독출 회로(120)에 제공할 수 있다. 제어 로직(130)은 상기 재기입이 수행될 메모리 셀들을 선택하기 위한 어드레스를 로우 디코더(도 1의 150) 및 칼럼 디코더(도 1의 160)에 제공할 수 있다. 기입/독출 회로(120)는 상기 선택된 메모리 셀들에 대하여 재기입을 수행할 수 있다. 일 실시예에 있어서, 재기입 수행 시 제1 메모리 셀들의 저항 레벨을 복구하기 위하여 제1 메모리 셀들의 저항 레벨을 감소시키는 셋 기입이 수행 될 수 있다. 또한, 도 7을 참조하여 설명한 바와 같이, 셋 기입 수행 시 상기 제1 메모리 셀들에 전류 펄스가 인가될 수 있다.
다양한 실시예에 있어서, 독출 횟수 카운팅 또는 에러 검출 수행에 따라 리프레시 수행이 결정된 경우, 상기 선독출 단계가 생략될 수 있다. 예컨대, 리프레시 수행 결정 전에 독출 커맨드(CMD)에 응답하여, 독출 동작이 수행되는 바, 독출 회로(122)는 내부에 구비되는 버퍼(미도시)에 독출 데이터를 저장하고, 리프레시 수행이 결정되면 상기 독출 데이터를 상기 리프레시 제어부(131)에 제공할 수 있다. 리프레시 제어부(131)는 상기 독출 데이터를 기초로 메모리 셀들 각각에 대한 저항 상태를 판단하고 재기입이 수행될 메모리 셀들을 결정할 수 있다.
다른 실시예에 있어서, 메모리 셀들에 대한 기입 정보, 예컨대 고 저항 상태로 기입된 메모리 셀들 또는 저 저항 상태로 기입된 메모리 셀들에 대한 주소 정보 등이 메모리 장치(도 1의 100)내의 저장부(미도시)에 저장될 수 있다. 리프레시 수행이 결정되면, 리프레시 제어부(131)는 상기 저장부를 엑세스하여 메모리 셀들의 저항 상태를 판단하고, 재기입이 수행될 메모리 셀들을 결정할 수 있다. 이러한 경우, 메모리 셀들의 저항 상태를 판단하기 위하여 메모리 셀들에 대하여 독출을 수행하는 과정이 생략될 수 있다.
또한, 다른 실시예로서, 상기 메모리 셀들에 대한 기입 정보는 메모리 컨트롤러(도 1의 200)에 저장될 수도 있다. 메모리 컨트롤러(200)는 리프레시 커맨드(CMD)와 함께 리프레시가 수행될 셀 영역 및 재기입이 수행될 메모리 셀들을 지정하는 어드레스(ADDR)를 메모리 장치(100)에 제공할 수 있다. 리프레시 제어부(131)는 수신된 리프레시 커맨드(CMD)에 기초하여 리프레시가 수행될 타이밍을 결정하고, 상기 어드레스(ADDR)에 대응하는 메모리 셀들에 재기입이 수행되도록 제어할 수 있다.
한편, 도 11에서 리프레시 제어부(131)는 제어 로직(130) 내에 구비되는 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 리프레시 제어부(131)는 제어 로직(130)과 별개로 제어 로직(130)의 외부에 하드웨어 또는 소프트 웨어로서 구현될 수 있다.
도 12는 도 11의 리프레시 제어부(131)의 일 구현예를 나타내는 블록도이다.
도 12를 참조하면, 리프레시 제어부(131a)는 독출 싸이클 검출부(11), 에러 검출부(12), 리프레시 판단부(13) 및 재기입 영역 선택부(14)를 포함할 수 있다.
독출 싸이클 검출부(11)는 커맨드(CMD) 및 어드레스(ADDR) 중 적어도 하나를 이용하여 독출 싸이클을 검출할 수 있다. 독출 싸이클 검출부(11)는 내부에 카운터(미도시)를 구비할 수 있으며, 커맨드(CMD)가 독출 커맨드로 확인될 경우, 카운팅 값을 증가시킬 수 있다. 또한, 셀 영역 별로 리프레시가 수행되는 경우, 독출 싸이클 검출부(11)는 어드레스(ADDR)의 적어도 일부의 비트를 확인함에 의하여, 리프레시가 요구되는 셀 영역을 검출할 수 있다.
한편, 에러 검출부(12)는 기입/독출 회로(120)로부터 수신되는 독출 데이터(Dread)에 대한 에러 검출 동작을 수행하고, 검출된 에러의 개수를 검출한다. 또한 검출된 에러의 개수가 소정의 기준 값을 초과하는지 비교 동작을 수행하고 그 비교 결과를 출력할 수 있다. 리프레시 판단부(13)는 독출 싸이클 검출부(11)와 에러 검출부(12)로부터의 각종 검출 결과나 비교 결과를 수신하고 메모리 셀 어레이(110)의 적어도 일부의 셀 영역에 대한 리프레시 수행 여부를 판단하여 판단 결과를 발생할 수 있다. 리프레시 제어부(131a)는 상기 판단 결과에 기초하여 리프레시 동작이 수행되도록 제어할 수 있다. 리프레시 제어부(131a)는 기입/독출 회로(도 1의 120)로 선독출 신호(CTRL_pre)등을 전송할 수 있다.
한편, 상기 선독출 신호(CTRL_pre)에 응답하여 기입/독출 회로(120)로부터 독출 데이터(Dread), 예컨대 선독출 데이터(Dpre)가 수신될 수 있다. 선독출 데이터(Dpre)는 독출된 메모리 셀들에 대한 저항 상태를 비트 데이터 형태로 포함할 수 있다. 재기입 영역 선택부(14)는 상기 선독출 데이터(Dpre)를 기초로 상기 메모리 셀들 각각의 저항 상태를 판단하고, 재기입이 수행될 메모리 셀들을 결정할 수 있다. 전술한 바와 같이, 재기입 영역 선택부(14)는 저 저항 상태의 메모리 셀들을 재기입이 수행될 메모리 셀들로 결정할 수 있다.
다른 실시예로서, 메모리 셀들에 대한 기입 정보가 메모리 장치(도 1의 100) 또는 메모리 컨트롤러(도 1의 200)의 내부에 구비되는 저장부에 저장될 경우, 재기입 영역 선택부(14)는 상기 메모리 장치의 저장부를 엑세스하여 메모리 셀들의 저장 상태를 판단하고, 재기입이 수행될 메모리 셀들을 결정할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다. 도 1 내지 도 12를 참조하여 전술한 본 발명의 실시예들은 도 13의 메모리 장치의 동작 방법에 적용될 수 있다.
도 13을 참조하면, 메모리 셀 어레이의 적어도 일부의 메모리 셀들에 대한 리프레시 수행 여부를 결정할 수 있다(S110). 일 실시예에 있어서, 외부, 예컨대 메모리 컨트롤러로부터 리프레시 커맨드가 수신되면 리프레시 수행을 결정할 수 있다. 다른 실시예에 있어서, 메모리 셀들에 대한 기입이 수행된 후 기 설정된 기준 시간이 경과되면 상기 메모리 셀들에 대한 리프레시 수행을 결정할 수 있다. 또 다른 실시예에 있어서, 메모리 장치의 기입 또는 독출 동작 등을 모니터링하고 상기 동작들에 의하여 메모리 셀들에 대한 리프레시가 요구되는 시점을 결정할 수 있다.
리프레시 수행이 결정되면, 메모리 셀들 각각의 저항 상태를 판단할 수 있다(S120). 일 실시예에 있어서, 메모리 셀들로부터 데이터를 독출하여 상기 메모리 셀들의 저항 상태를 판단할 수 있다. 상기 독출 동작은 재기입 수행 전의 선독출 동작일 수 있다. 다른 실시예에 있어서, 메모리 셀들에 대한 기입 정보를 기초로, 상기 메모리 셀들의 저항 상태를 판단할 수 있다.
메모리 셀들 각각은 저항 레벨에 의하여 구분되는 복수의 저항 상태들 중 하나를 가질 수 있다. 상기 판단된 저항 상태를 기초로 메모리 셀들은 저 저항 상태의 메모리 셀들 및 고 저항 상태의 메모리 셀들로 구분될 수 있다. 전술한 실시예에서와 같이, 저 저항 상태와 고 저항 상태는 기 설정된 임계 저항 레벨을 기준으로 결정될 수 있다. 일 실시예에서, 복수의 저항 상태들 중 가장 높은 저항 레벨을 갖는 최고 저항 상태가 상기 고 저항 상태로, 나머지 저항 상태가 저 저항 상태로 구분될 수 있다. 이때 고 저항 상태는 리셋 상태로, 저 저항 상태는 셋 상태로 지칭될 수 있다.
저 저항 상태의 메모리 셀들에 재기입을 수행한다(S130). 저 저항 상태의 메모리 셀들은 데이터가 기입될 때 셋 기입이 수행된 메모리 셀들로서, 데이터 기입 이후, 시간이 흐름에 따라 저항 레벨이 증가되어 데이터 리텐션 특성이 나쁠 수 있다. 저 저항 상태의 메모리 셀들에 다시 셋 기입을 수행하여 저항 레벨을 감소시킴으로써 저 저항 상태의 메모리 셀들의 저항 레벨을 복구할 수 있다. 이를 통해, 저 저항 상태의 메모리 셀들의 데이터 리텐션 특성을 보상하고, 메모리 셀들의 전체적인 데이터 신뢰도를 높일 수 있다.
도 14는 도 13의 메모리 장치의 동작 방법의 일 예를 나타낸 흐름도이다.
도 14를 참조하면, 메모리 장치는 외부, 예컨대 메모리 컨트롤러로부터 리프레시 커맨드를 수신할 수 있다(S210). 본 실시예에서 메모리 장치의 리프레시 수행 여부, 즉 리프레시 수행 타이밍은 메모리 컨트롤러에 의하여 결정되며, 메모리 장치는 수신되는 리프레시 커맨드에 응답하여 리프레시 동작을 수행할 수 있다.
리프레시 동작을 수행하기 위하여 메모리 셀들에 대해 선독출 동작을 수행할 수 있다(S220). 상기 선독출 동작에 의하여 상기 메모리 셀들에 대한 저항 레벨이 센싱되면, 메모리 셀들 각각의 저항 상태를 판단할 수 있다(S220). 전술한 바와 같이, 기입/독출 회로(도 2의 120)는 선독출 데이터를 제어 로직(130) 또는 리프레시 제어부(131)에 제공하고, 제어 로직(130) 또는 리프레시 제어부(131)는 상기 선독출 데이터에 기초하여 메모리 셀들 각각의 저항 상태를 판단할 수 있다. 메모리 셀들은 복수개의 저항 상태들 중 하나를 가질 수 있으며, 상기 복수개의 저항 상태들은 저 저항 상태 또는 고 저항 상태로 구분될 수 있다.
이후, 저 저항 상태의 메모리 셀들에 재기입, 예컨대 셋 기입이 수행(S240)되어 저 저항 상태의 저항 레벨이 복구될 수 있다.
도 15는 도 13의 메모리 장치의 동작 방법의 일 예를 나타낸 흐름도이다.
메모리 장치(도 1의 100)의 리프레시 수행 여부는, 메모리 장치(100)의 기입/독출 동작 수행 상황에 따라 메모리 장치(100) 내부에서 결정될 수 있다.
도 15를 참조하면, 외부, 예컨대 메모리 컨트롤러로부터 독출 커맨드가 수신된다(S310). 일 실시예에 있어서, 상기 독출 커맨드 및 독출 하고자 하는 메모리 셀 영역을 지시하는 어드레스가 함께 수신될 수 있다.
어드레스가 지시하는 메모리 셀들에 대해 독출 동작이 수행된다(S320). 독출된 데이터는 메모리 컨트롤러로 출력되며, 또한 독출된 데이터는 리프레시 제어부(131)로 제공될 수 있다.
한편, 독출 동작의 수행(S320)과 함께, 혹은 독출 동작의 수행(S320) 이후에, 독출 싸이클을 검출할 수 있다(S330). 독출 커맨드가 수신될 때마다 독출 횟수를 나타내는 카운팅 값을 증가시켜, 독출 싸이클을 검출할 수 있다. 전술한 실시예에서와 같이, 독출 싸이클은 메모리 셀 어레이 전체 또는 일부의 독출 싸이클을 나타낼 수 있다.
상기 독출 싸이클을 검출한 결과에 따라 리프레시 수행이 필요한지 판단될 수 있다(S340). 예컨대, 상기 카운팅 값이 소정의 기준값에 도달하지 않으면, 메모리 장치는 리프레시가 요구되는 시점이 아니라고 판단하고 독출 동작을 완료할 수 있다(S350). 상기 카운팅 값이 소정의 기준값에 도달하면 메모리 장치는 리프레시가 필요하다고 판단하고 메모리 셀 어레이에 대해 리프레시를 수행할 수 있다. 메모리 셀 어레이 전체 또는 일부에 대하여 리프레시가 수행될 수 있다.
메모리 셀 어레이의 적어도 일부의 메모리 셀들, 예컨대 상기 어드레스에 의하여 데이터가 독출된 메모리 셀들 각각의 저항 상태를 판단할 수 있다(S360). 일 실시예에 있어서, 상기 메모리 셀들에 대한 저항 상태가 선독출 되고, 이를 기초로 저항 상태가 판단될 수 있다. 다른 실시예에 있어서, 상기 독출 동작 수행 단계(S320)에서 독출된 데이터를 기초로 메모리 셀들의 저항 상태를 판단할 수 있다.
이후, 메모리 셀들은 상기 저항 상태를 기초로 저 저항 상태의 메모리 셀들 및 고 저항 상태의 메모리 셀들로 구분되고, 저 저항 상태의 메모리 셀들에 대하여 재기입, 예컨대 셋 기입이 수행될 수 있다(S370).
도 16은 도 13의 메모리 장치의 동작 방법의 일 예를 나타낸 흐름도이다.
메모리 장치(도 1의 100)의 리프레시 수행 여부는, 메모리 장치(100)의 기입/독출 동작 수행 상황에 따라 메모리 장치(100) 내부에서 결정될 수 있다.
도 16을 참조하면, 외부로부터 독출 커맨드가 수신된다(S410). 일 실시예에 있어서, 상기 독출 커맨드 및 독출 하고자 하는 메모리 셀 영역을 지시하는 어드레스가 함께 수신될 수 있다.
어드레스가 지시하는 메모리 셀들에 대해 독출 동작이 수행된다(S420). 독출된 데이터는 메모리 컨트롤러로 출력되며, 또한 독출된 데이터는 리프레시 제어부(131)로 제공될 수 있다.
독출된 데이터에 대한 검증 동작을 위하여 독출된 데이터에 대하여 에러 검출 동작이 수행될 수 있다(S430). 에러 검출 결과에 따라 에러 개수가 판단될 수 있으며, 예컨대 페일 비트의 개수가 판단될 수 있다(S440).
에러 개수를 검출한 결과에 따라 리프레시 동작이 리프레시 수행이 필요한지 판단될 수 있다(S450). 에러 개수를 검출한 결과 기준값 이하의 에러가 발생된 경우에는, 별도의 리프레시 수행 없이 독출 동작을 완료할 수 있다(S460).
반면, 리프레시 수행이 필요한 경우에는 메모리 셀들 각각의 저항 상태를 판단하여(S470) 재기입이 수행될 메모리 셀들을 결정할 수 있다. 일 실시예에 있어서, 상기 메모리 셀들에 대한 저항 상태가 선독출 되고, 이를 기초로 저항 상태가 판단될 수 있다. 다른 실시예에 있어서, 상기 독출 동작 수행 단계(S420)에서 독출된 데이터를 기초로 메모리 셀들의 저항 상태를 판단할 수 있다. 메모리 셀들은 상기 저항 상태를 기초로 저 저항 상태의 메모리 셀들 및 고 저항 상태의 메모리 셀들로 구분되고, 저 저항 상태의 메모리 셀들에 대하여 재기입, 예컨대 셋 기입이 수행될 수 있다(S480).
도 17은 메모리 셀들의 저항 산포를 나타내는 그래프이다. 도 17은 메모리 셀(MC)이 2비트로 프로그램되는 멀티 레벨 셀인 경우를 나타낸다. 도 6b를 참조하여 전술한 바와 같이, 메모리 셀(MC)은 제1 내지 제4 저항 상태(RS1~RS4) 중 하나를 가질 수 있다.
임계 저항 레벨(Rref)을 기준으로 저항 상태들(RS1~RS4)이 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 이때, 임계 저항 레벨(Rref)은 제2 저항 상태(RS2) 및 제3 저항 상태(RS3) 사이에 위치할 수 있다. 임계 저항 레벨(Rref) 이하의 제3 및 제4 저항 상태(RS3, RS4)는 저 저항 상태(LRS)라고 지칭할 수 있고, 임계 저항 레벨(Rref) 보다 큰 제1 및 제2 저항 상태(RS1, RS2)는 고 저항 상태(HRS)라고 지칭할 수 있다. 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HRS)는 리셋 상태라고 지칭할 수 있다. 저 저항 상태(LRS)인 제3 및 제4 저항 상태(RS3, RS4)의 메모리 셀들은 셋 기입이 수행된 메모리 셀들이고, 고 저항 상태(HRS)인 제1 및 제2 저항 상태(RS1, RS2)의 메모리 셀들은 리셋 기입이 수행된 메모리 셀들일 수 있다.
본 발명의 실시예에 따라, 메모리 장치(도 1의 100)에 대한 리프레시가 수행될 때, 저 저항 상태(LRS)인 제3 및 제4 저항 상태(RS3, RS4)를 갖는 메모리 셀들에 대하여 재기입이 수행되고, 고 저항 상태(HRS)인 제1 및 제2 저항 상태(RS1, RS2)를 갖는 메모리 셀들에 대하여 재기입이 수행되지 않을 수 있다.
도 18은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 그래프이다. 도 18은 메모리 셀들이 도 17에 도시된 바와 같은 저항 산포를 나타낼 때의 메모리 장치의 동작 방법을 나타낸다.
도 18을 참조하면, t1 시점에 메모리 셀들에 기입 동작이 수행되면, 메모리 셀들은 복수의 저항 상태(RS1~RS4)들 중 하나를 가질 수 있다. 이때, 고 저항 상태(HRS) 예컨대, 제1 및 제2 저항 상태(RS1, RS2)의 메모리 셀들은 리셋 기입이 수행된 메모리 셀들로서, 리셋 상태일 수 있다. 저 저항 상태(LRS), 예컨대 제3 및 제4 저항 상태(RS3, RS4)의 메모리 셀들은 셋 기입이 수행된 메모리 셀들로서 셋 상태일 수 있다. 저 저항 상태(LRS)의 메모리 셀들은 데이터 리텐션 특성이 좋지 않아 시간이 지날수록 저항 레벨이 증가될 수 있다. 이에 t2 시점에 메모리 장치(도 1의 100)는 리프레시 수행을 결정하고, 저 저항 상태(LRS)의 메모리 셀들에 대하여 재기입을 수행하여 저항 레벨을 복원할 수 있다. 반면, 고 저항 상태(HRS)의 메모리 셀들은 저항 레벨의 증가가 크지 않으며 재기입이 요구되지 않을 수 있다. 따라서, 본 실시 예에 있어서, 메모리 셀들 중 저 저항 상태(LRS)인 제3 및 제4 저항 상태(RS3, RS4)의 메모리 셀들에 대하여 선택적으로 재기입이 수행될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 그래프이다. 메모리 셀들은 복수의 저항 상태들(RS1~RS4) 중 하나의 상태를 가질 수 있으며, 저항 상태들(RS1~RS4)은 임계 저항 레벨(Rref)을 기준으로 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분 될 수 있다.
한편 본 실시예에 있어서 저항 상태에 따라 리프레시 수행 빈도가 결정될 수 있다. 제1 저항 상태(RS1)의 경우, 가장 짧은 제1 리프레시 주기(T1)로 리프레시가 수행되며 리프레시 수행 빈도가 가장 높을 수 있다. 제2 저항 상태(RS2)는 제1 리프레시 주기(T1)보다 긴 제2 리프레시 주기(T2)로 리프레시가 수행될 수 있다. 제3 저항 상태(RS3)는 제2 리프레시 주기(T2)보다 긴 제3 리프레시 주기(T3)로 리프레시가 수행될 수 있다. 한편, 제4 저항 상태(RS4)의 경우, 고 저항 상태(HRS)로서, 리프레시가 수행되지 않을 수 있다. 저항 상태의 저항 레벨이 낮을수록 시간의 흐름에 따른 저항 레벨의 증가가 클 수 있다. 본 실시예에 따른 메모리 장치의 동작 방법에 따르면, 메모리 셀들의 저항 상태에 따라 리프레시 주기 및 리프레시 빈도를 다르게 설정하여 효율적으로 리프레시를 수행하고 데이터를 안정적으로 유지할 수 있다.
도 20은 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 20의 일부 구성 중 도 1의 구성과 참조번호가 동일한 구성의 기능은 도1의 구성과 동일 또한 유사하다. 따라서 중복되는 설명은 생략하기로 한다.
도 20을 참조하면, 메모리 컨트롤러(200a)는 에러 검출부(210)를 포함할 수 있다. 에러 검출부(210)는 예컨대 ECC 엔진일 수 있다. 에러 검출부(210)는 메모리 장치(100a)로부터 독출된 데이터에 대하여 에러 검출 동작을 수행하고, 리프레시 수행 여부를 결정할 수 있다. 에러 검출부(210)는 검출된 에러의 개수가 소정의 기준값 이상이면 메모리 장치(100a)에 리프레시 수행을 지시하는 커맨드(CMD)를 송신할 수 있다. 한편, 에러 검출부(210)는 셀 영역 단위로 에러 검출을 수행하고, 리프레시 수행을 지시하는 커맨드(CMD) 및 리프레시 수행될 셀 영역에 대응하는 어드레스(ADDR)를 함께 송신할 수 있다.
메모리 장치(100a)는 리프레시 수행을 지시하는 커맨드(CMD)를 수신하면. 메모리 셀 어레이(110)의 전부 또는 일부 셀 영역에 대하여 리프레시를 수행할 수 있다. 이때, 전술한 바와 같이 메모리 장치(100a)는 메모리 셀들의 데이터를 선독출하여, 메모리 셀들의 저항 상태를 판단하고, 저 저항 상태로 판단되는 메모리 셀들에 대하여 재기입을 수행할 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 22는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 22를 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(2210~2240)은 메모리 셀들의 저항 상태를 판단하고, 선택적으로 저 저항 상태 또는 리셋 상태의 메모리 셀들에 대해서 재기입을 수행함으로써, 효율적으로 리프레시를 수행할 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(4000)을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 10a, 10b: 메모리 시스템
100, 100a: 메모리 장치
200, 200a: 메모리 컨트롤러

Claims (10)

  1. 메모리 셀 어레이의 적어도 일부의 메모리 셀들에 대한 리프레시 수행 여부를 결정하는 단계;
    상기 메모리 셀들 각각의 저항 상태를 판단하는 단계;
    상기 메모리 셀들을 임계 저항 레벨 이하의 저항 상태를 갖는 제1 메모리 셀 및 상기 임계 저항 레벨보다 높은 저항 상태를 갖는 제2 메모리 셀로 구분하는 단계; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀 중 상기 제1 메모리 셀에 대하여 재기입을 수행하는 단계를 포함하고,
    상기 재기입 수행 시에 상기 제1 메모리 셀에 셋 기입을 수행하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 메모리 셀은 상기 복수의 저항 상태들 중 최고 저항 상태 이외의 저항 상태를 갖는 메모리 셀을 포함하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 메모리 셀들에 대하여 선독출 동작을 수행하는 단계를 더 포함하는 저항성 메모리 장치의 동작 방법.
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 메모리 셀은 셋 기입을 통해 데이터가 기입된 메모리 셀을 포함하고, 상기 제2 메모리 셀은 리셋 기입을 통해 상기 데이터가 기입된 메모리 셀을 포함하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  7. 제1 항에 있어서,
    상기 메모리 셀들에 데이터가 기입될 때, 상기 제1 메모리 셀에는 내부의 가변 저항 소자에 필라멘트가 형성되도록 바이어스 전압이 인가되고, 상기 제2 메모리 셀에는 내부의 가변 저항 소자에 필라멘트가 단절되도록 바이어스 전압이 인가된 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  8. 제1 항에 있어서, 상기 리프레시 수행 여부를 결정하는 단계는,
    상기 메모리 셀들에 데이터가 기입된 후, 기 설정된 제1 기준 시간이 초과되면 리프레시 수행을 결정하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  9. 제1 항에 있어서, 상기 리프레시 수행 여부를 결정하는 단계는,
    독출 커맨드가 수신되면, 독출 횟수를 나타내는 카운팅 값을 증가시키는 단계; 및
    상기 카운팅 값이 제1 기준값에 도달하는지 판단하는 단계를 포함하고,
    상기 카운팅 값이 제1 기준값에 도달하면 리프레시 수행을 결정하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  10. 제1 항에 있어서, 상기 리프레시 수행 여부를 결정하는 단계는,
    상기 메모리 셀들에 기입된 데이터를 독출하는 단계;
    독출된 데이터에 대한 에러 검출을 수행하는 단계; 및
    독출된 데이터에 대해 발생된 에러 개수가 기 설정된 제2 기준값을 초과하는지를 판단하는 단계를 포함하고,
    상기 에러 개수가 상기 제2 기준값을 초과하면 리프레시 수행을 결정하는 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
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