KR101652333B1 - 가변 저항 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명에 따른 가변 저항 메모리 장치는 가변 저항 메모리 셀, 상기 가변 저항 메모리 셀의 일단에 쓰기 전압을 전달하는 스위치, 그리고 상기 일단의 전압 변동을 감지하여 상기 가변 저항 메모리 셀이 타깃 상태로 프로그램될 때 상기 쓰기 전압을 차단하도록 상기 스위치를 제어하는 트리거 회로를 포함한다.

Description

가변 저항 메모리 장치 및 그것의 프로그램 방법{VARIABLE RESISTANCE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 가변 저항 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
최근, 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 향상된 성능을 가진 불휘발성 소자에 대한 연구가 지속되고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
특히, 저항성 램(RRAM)에서는 고속, 대용량, 저전력 등의 메모리 특성이 기대된다. 따라서, 이러한 메모리 특성의 향상을 위한 연구가 저항성 램(RRAM) 분야에서 활발히 진행되고 있다. 저항성 램(RRAM)의 가변 저항 물질막은 인가된 펄스의 극성 또는 크기에 따라서 가역적인 저항 변화를 나타낸다. 가변 저항 물질막으로서 페로브스카이트(Perovskite) 구조의 거대 자기저항 물질막(Colossal Magnetro-Resistive material layer: CMR material layer)이나, 전기적 펄스에 의해서 전도성 필라멘트가 생성 또는 소멸되는 금속 산화막(Metal oxide layer) 등이 제안되고 있다. 이하에서는 저항성 램(RRAM)을 포함하여, 가변 저항 물질막을 사용하는 메모리를 가변 저항 메모리라 통칭하기로 한다.
가변 저항 메모리 소자는 쓰기 펄스의 극성에 따라 단극성(Unipolar) 또는 양극성(Bipolar) 소자로 구분된다. 단극성 가변 저항 소자는 셋 펄스와 리셋 펄스의 극성이 동일하다. 따라서, 단극성 가변 저항 소자에서는 단극성의 펄스 인가에 의한 불안정성 문제가 존재한다. 소자의 신뢰성과 수명의 연장을 위해서는 이러한 불안정성을 해결하기 위한 기술이 절실한 실정이다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 저장되는 데이터의 신뢰성을 높이고, 수명을 연장할 수 있는 가변 저항 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 가변 저항 메모리 장치는, 가변 저항 메모리 셀, 상기 가변 저항 메모리 셀의 일단에 쓰기 전압을 전달하기 위한 스위치, 그리고 상기 일단의 전압 변동을 감지하여 상기 가변 저항 메모리 셀이 타깃 상태로 프로그램될 때 상기 쓰기 전압을 차단하도록 상기 스위치를 제어하는 트리거 회로를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 가변 저항 메모리 장치는 복수의 메모리 셀들을 포함하는 셀 어레이, 비트 라인을 통해서 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전압을 공급하고, 기준 전압과 상기 비트 라인의 전압을 비교하여 상기 선택된 메모리 셀의 프로그램 여부를 판단하고, 상기 판단 결과에 따라 상기 쓰기 전압을 차단하는 읽기/쓰기 회로, 그리고 상기 선택된 메모리 셀의 행 어드레스에 따라 상기 기준 전압을 생성하는 기준 전압 발생기를 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 가변 저항 메모리 장치의 프로그램 방법은, 쓰기 전압을 메모리 셀의 일단에 인가하는 단계, 상기 일단의 전압 변동을 감지하여 상기 메모리 셀이 타깃 상태로 프로그램되었는지를 검출하는 단계, 그리고 상기 검출 결과에 따라 상기 쓰기 전압을 차단하는 단계를 포함한다.
이상과 같은 본 발명에 따른 가변 저항 메모리 장치 및 그것의 데이터 쓰기 방법에 따르면, 프로그램 시에 셀 저항이 불안정한 상태를 차단할 수 있어 데이터의 신뢰성을 높일 수 있다. 그리고 기억 소자에 유입되는 전류를 저감하여 메모리 장치의 소모 전력을 감소시키고, 소자의 수명을 연장할 수 있다.
도 1a 및 도 1b는 가변 저항 메모리 장치의 메모리 셀을 보여주는 회로도;
도 2a 및 도 2b는 가변 저항 소자의 프로그램 특성을 보여주는 파형도;
도 3은 가변 저항 소자의 프로그램시 부하 특성을 보여주는 그래프;
도 4는 본 발명의 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도;
도 5는 본 발명의 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도;
도 6a 및 도 6b는 도 5의 트리거 회로의 동작을 보여주는 타이밍도들;
도 7은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도;
도 8은 도 7의 트리거 회로의 동작을 보여주는 타이밍도;
도 9는 본 발명의 제 4 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도;
도 10은 본 발명의 제 5 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도;
도 11은 도 10의 구조를 보여주는 회로도;
도 12는 본 발명의 제 6 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도;
도 13은 본 발명의 제 7 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도;
도 14는 본 발명의 가변 저항 메모리 장치를 포함하는 컴퓨터 시스템을 보여주는 블록도;
도 15는 본 발명의 가변 저항 메모리 장치의 적용의 일 예를 보여주는 블록도;
도 16은 본 발명의 가변 저항 메모리 장치가 장착되는 메모리 카드의 예를 보여주는 블록도;
도 17은 호스트가 본 발명의 가변 저항 메모리 장치에 직접 연결되는 적용 예를 보여주는 블록도;
도 18은 도 16의 메모리 카드가 장착되는 컴퓨터 시스템을 보여주는 블록도;
도 19는 발명의 가변 저항 메모리 장치가 중앙 처리 장치에 직접 연결되는 컴퓨터 시스템을 보여주는 블록도;
도 20은 본 발명에 따른 가변 저항 메모리 장치를 사용하는 휴대용 시스템의 블록도;
도 21은 본 발명에 따른 가변 저항 메모리 장치를 포함하는 메모리 시스템의 일 예를 보여주는 블록도;
도 22는 본 발명에 따른 가변 저항 메모리 장치를 포함하는 메모리 시스템의 다른 예를 보여주는 블록도; 그리고
도 23은 본 발명에 따른 가변 저항 메모리 장치를 포함하는 메모리 시스템의 또 다른 예를 보여주는 블록도.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 가변 저항 메모리 장치로 저항성 램(RRAM)이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 및 도 1b는 가변 저항 메모리 장치의 메모리 셀 구조를 예시적으로 보여주는 회로도들이다. 도 1a에 도시된 가변 저항 메모리 장치의 메모리 셀(10)은 가변 저항 소자(R)와 다이오드(D)를 포함한다. 가변 저항 소자(R)는 데이터를 저장하기 위한 가변 저항 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 가변 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 가변 저항 소자(R)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 가변 저항 소자(R)의 위치는 서로 바뀔 수도 있다.
도시되지는 않았지만, 가변 저항 소자(R)는 한 쌍의 전극들과 그리고 전극들 사이에 형성되는 데이터 저장막을 포함한다. 데이터 저장막은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램된다. 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속 산화물(Metal Oxide) 등이 포함될 수 있다.
메모리 셀(10)의 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스 조건에 따라 턴온 또는 턴오프된다. 다이오드(D)의 순방향 전압이 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴온(Turn-on)된다. 다이오드(D)가 턴온되면, 가변 저항 소자(R)에는 프로그램 전류가 제공될 수 있다.
도 1b는 가변 저항 메모리 장치의 메모리 셀의 또 다른 예시적인 구성을 보여주는 회로도이다. 도 1b를 참조하면, 메모리 셀(20)은 가변 저항 소자(R)와 트랜지스터(NT)를 포함한다. 가변 저항 소자(R)는 도 1a의 메모리 셀(10)의 가변 저항 소자(R)와 실질적으로 동일하게 형성될 수 있다. 트랜지스터(NT)는 워드 라인(WL)의 바이어스에 따라 턴온 또는 턴오프 된다. 즉, 워드 라인(WL)의 바이어스에 따라 트랜지스터(NT)는 가변 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다.
도 2a 및 도 2b는 단극성 가변 저항 소자의 프로그램 특성을 보여주는 파형도들이다. 도 2a는 리셋 상태(Reset state)로 프로그램되는 가변 저항 소자의 전압(Voltage)과 전류(Current)의 변동을 보여주는 파형도이다. 도 2b는 셋 상태(Set state)로 프로그램되는 가변 저항 소자의 전압(Voltage)과 전류(Current)의 변동을 보여주는 파형도이다.
도 2a를 참조하면, 가변 저항 소자를 리셋 상태로 프로그램하기 위해 리셋 전압(또는, 리셋 펄스)이 가변 저항 소자에 인가된다. 그러면, 가변 저항 소자는 저저항 상태(셋 상태)로부터 고저항 상태(리셋 상태)로 변화된다. T0 시점에서 리셋 전압이 가변 저항 소자에 인가되면, 가변 저항 소자에는 도시된 파형의 전류가 흐른다.
처음에는 저저항 상태이던 가변 저항 소자는 리셋 전압이 특정 레벨 이상으로 유지되는 동안에 고저항 상태인 리셋 상태로 변화한다. 예를 들면, T1 시점에서 가변 저항 소자는 고저항 상태로 변화하고, 결과적으로 전류가 급격히 감소한다. 이때에 이미 가변 저항 소자는 리셋 상태로 프로그램되었다고 볼 수 있다. 도면에서, 전압 피크(30)와 전류 피크(40)는 리셋 펄스를 인가한 후 최초로 프로그램된 시점을 각각 보여준다. 하지만, 리셋 펄스의 하이(High) 구간이 지속됨에 따라 가변 저항 소자에는 쓰기 전압이 계속 공급되고 있다.
가변 저항 물질의 저항 상태는 특정 레벨(예를 들면, 1.0V) 이하의 전압에서 안정화된다. 그러나 리셋 펄스의 하이(High) 구간이 유지되는 동안에는, 가변 저항 물질의 저항은 고저항 상태와 저저항 상태 사이를 무질서하게 변동한다. (T1~T2) 시간 동안, 가변 저항 소자의 무질서한 저항 변동에 따른 전류의 진동이 도시되어 있다. 이러한 가변 저항 소자의 불안정성은 리셋 펄스의 하이(High) 구간이 종료되는 T2 시점까지 계속된다. 결국, 리셋 전압이 차단되는 시점(T2)에서 가변 저항 소자의 최종 저항 상태가 보장될 수 없음을 나타낸다.
본 발명은 가변 저항 소자를 리셋 상태로 프로그램하는 동작에서, 전압 피크(30) 또는 전류 피크(40)가 발생하는 시점을 센싱하여 리셋 펄스를 차단하기 위한 발명이다. 전압 피크(30) 또는 전류 피크(40)가 발생하는 시점에서 가변 저항 소자에 인가되는 리셋 펄스를 차단하면, 가변 저항 소자는 고저항 상태로 신속히 안정화된다.
도 2b를 참조하면, 셋 상태(Set state)로 프로그램되는 가변 저항 소자의 전압(Voltage)과 전류(Current)의 특성이 도시되어 있다. 가변 저항 소자를 셋 상태로 프로그램하기 위해, 셋 펄스가 가변 저항 소자에 인가된다. 그러면, 가변 저항 소자는 이전의 고저항 상태(리셋 상태)로부터 저저항 상태(셋 상태)로 변화된다. t0 시점에서 셋 전압이 가변 저항 소자에 인가되면, 가변 저항 소자에는 도시된 파형의 전류가 흐른다.
처음에는 고저항 상태이던 가변 저항 소자는 리셋 펄스가 특정 레벨 이상으로 유지되는 동안에 저저항 상태로 프로그램될 수 있다. 하지만, 여전히 리셋 펄스가 유지되는 동안에 가변 저항 소자의 저항은 셋 상태와 리셋 상태 사이를 무질서하게 진동(Oscillation)한다. 따라서, 이러한 특성은 셋 전압이 차단되는 시점(t3)에서, 가변 저항 소자의 최종 저항 상태가 보장될 수 없음을 의미한다.
본 발명은 가변 저항 소자를 셋 상태로 프로그램하는 동작에서, 전압 피크(50) 또는 전류 피크(60)가 발생하는 시점을 센싱하여 셋 펄스를 차단하기 위한 발명이다. 전압 피크(50) 또는 전류 피크(60)가 발생하는 시점에서 가변 저항 소자에 인가되는 셋 펄스를 차단하면, 가변 저항 소자는 저저항 상태로 신속히 안정화된다.
도 3은 상술한 가변 저항 소자의 부하 특성을 간략히 보여주는 그래프이다. 도 3을 참조하면, 부하 저항(Rload)과 셀 저항(Rcell)으로 모델링한 가변 저항 소자를 포함하는 메모리 셀의 부하선(Load-line)이 도시되어 있다.
부하선(Load-line)은 고정치로 제공되는 전체 전압(V0) 하에서, 셀 저항에 걸리는 전압(V)에 대한 전류(I)를 나타낸다. 즉, 부하선(Load-line)은 아래의 수학식 1에 의해서 정의될 수 있다.
Figure 112010009104111-pat00001
셀 저항(Rcell)이 고저항 상태(R_low)에서 저저항 상태(R_low)로 프로그램되는 동작을 가정하자. 하지만, 셀에 인가되는 전압(V)이 특정 레벨 이하로 안정화되기 이전까지는, 셀 저항(Rcell)은 불안정한 상태에 존재한다. 예를 들면, 특정 조건에서 전압(V)이 특정 전압(V′reset) 이상으로 높아지면 셀 저항(Rcell)은 다시 리셋 상태(R_high)로 복귀될 수 있다. 이러한 현상은 셋 프로그램 동작이 무효화될 수 있음을 의미한다.
셀 저항(Rcell)이 고저항 상태(R_high)인 리셋 상태로 프로그램하는 경우, 전압(V)은 특정 레벨(V′set) 이상으로 변할 수 있다. 이때, 셀 저항(Rcell)은 저저항 상태(R_low)에 대응하는 셋 상태로 천이할 수 있다. 이처럼, 리셋 펄스 또는 셋 펄스가 제거되기까지는 가변 저항 소자의 셀 저항(Rcell)은 셋 상태와 리셋 상태 사이를 불안정하게 진동(Oscillation)한다. 이것은 기억되는 데이터의 신뢰성을 저해할 뿐 아니라 소자의 수명에도 치명적인 악영향을 미친다.
도 4는 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 본 발명에 따른 가변 저항 메모리 장치(100)는 메모리 셀(110)과 트리거 회로(120) 및 스위치(130)를 포함한다.
메모리 셀(110)은 프로그램 동작시에 메모리 셀(110)의 일단(SN)으로 쓰기 전압(또는, 쓰기 펄스)을 제공받는다. 그리고 메모리 셀(110)의 타단은 접지되는 것으로 모델링될 수 있다. 메모리 셀(110)은 가변 저항 소자(R)와 다이오드(D)로 구성될 수 있다. 하지만, 메모리 셀(110)의 구성은 앞서 설명된 트랜지스터(NT)와 가변 저항 소자(R)로 구성될 수도 있을 것이다.
트리거 회로(120)는 쓰기 전압(Vwrite)의 제공에 따라 메모리 셀(110)의 일단(SN)에 형성되는 노드 전압(VSN)을 검출한다. 트리거 회로(120)는 검출된 노드 전압(VSN)과 기준 전압(Vref)을 비교하여, 스위치(130)를 턴온 시키거나 턴오프 시킨다. 스위치(130)는 트리거 회로(120)로부터 출력되는 제어 신호(CNTL)에 의해서 제어된다. 스위치(130)의 턴온 또는 턴오프 상태에 따라 쓰기 전압(Vwrite)이 공급되거나 차단될 수 있다.
트리거 회로(120)는 노드 전압(VSN)을 참조하여 메모리 셀(110)의 최초 프로그램되는 시점을 감지할 수 있다. 트리거 회로(120)는 감지된 시점에 공급되는 쓰기 전압(Vwrite)을 차단할 수 있다. 따라서, 단극성인 쓰기 전압(Vwrite)이 유지되는 동안에 발생하는 메모리 셀(110)의 셋과 리셋 상태의 불안정한 변동(Fluctuation)은 차단될 수 있다.
메모리 셀(110)의 프로그램 동작에서 트리거 회로(120)에는 기준 전압(Vref)과 제어 신호들(Mode, Set/Reset, Yi)이 제공된다. 모드 신호(Mode)는 프로그램 또는 읽기 모드를 나타낸다. 트리거 회로(120)는 프로그램 모드(Program mode)에서 스위치 제어 신호(CNTL)를 활성화한다. 타깃 상태(Set/Reset)는 선택된 메모리 셀(110)이 프로그램될 상태를 나타낸다. 열 선택신호(Yi)는 읽기 모드시에 스위치를 활성화하기 위한 신호이다. 예를 들면, 메모리 셀(110)을 셋 상태로 프로그램하는 경우, 타깃 상태는 셋(Set), 모드 신호는 프로그램(Program)으로 설정될 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도이다. 도 5를 참조하면, 가변 저항 메모리 장치(100a)는 메모리 셀(110)과 트리거 회로(120)와 트랜지스터(NM, 130a)를 포함한다.
메모리 셀(110)은 앞서 설명된 도 4의 메모리 셀(110)과 실질적으로 동일하다. 그리고 스위치(130a)는 스위치 제어 신호(CNTL)에 의해서 턴온 또는 턴오프 되는 NMOS 트랜지스터(NM)로 구성될 수 있다.
트리거 회로(120)는 차동 증폭기(121), 인버터(INV), 그리고 멀티플렉서들(122, 123)을 포함한다. 차동 증폭기(121)는 노드 전압(VSN)과 기준 전압(Vref)을 비교한다. 차동 증폭기(121)는 노드 전압(VSN)이 기준 전압(Vref)보다 높아지면, 비교 신호(CMP)를 논리 '1'(HIGH 레벨)로 출력한다. 차동 증폭기(121)는 노드 전압(VSN)이 기준 전압(Vref)보다 낮아지면, 비교 신호(CMP)를 논리 '0'(LOW 레벨)으로 출력한다. 비교 신호(CMP)는 멀티플렉서(122)의 제 1 입력(CMP)으로 전달된다. 그리고 비교 신호(CMP)는 인버터(INV)에 의해서 반전되어 멀티플렉서(122)의 제 2 입력(/CMP)으로 전달된다. 차동 증폭기(121)는 다양한 형태의 비교기(Comparator)로 구성될 수 있다.
멀티플렉서(122)는 메모리 셀(110)을 리셋 상태(Reset state)로 프로그램하는 경우에는 제 1 입력(CMP)을 선택한다. 반면에, 멀티플렉서(122)는 메모리 셀(110)을 셋 상태로 프로그램하는 경우에는 제 2 입력(/CMP)을 선택한다.
멀티플렉서(123)는 프로그램 모드일 때에는 멀티플렉서(122)의 출력을 선택한다. 그리고 나머지 모드(예를 들면, 읽기 모드)에서는, 멀티플렉서(123)는 열 선택신호(Yi)를 선택한다. 멀티플렉서(123)에 의해서 선택된 신호가 스위치 제어 신호(CNTL)로 출력된다. 그리고 스위치 제어 신호(CNTL)는 트랜지스터(NM)를 스위칭하기 위한 게이트 전압으로 제공된다.
도 6a 및 도 6b는 도 5의 가변 저항 메모리 장치(100a)의 셋 프로그램 동작 및 리셋 프로그램 동작을 보여주는 타이밍도들이다. 도 6a는 가변 저항 메모리 장치(100a)의 리셋 프로그램 동작을, 도 6b는 가변 저항 메모리 장치(100a)의 셋 프로그램 동작을 각각 보여준다.
도 6a를 참조하여 가변 저항 메모리 장치(100a)의 리셋 프로그램 동작시의 동작 절차들이 설명될 것이다. 여기서, 도시되지는 않았지만 어드레스와 명령어에 의해서 프로그램될 셀들이 선택될 것이다. 이러한 동작은 (t0~t1) 시간 동안에 이루어질 수 있다.
t1 시점에서, 선택된 워드 라인(WL)은 플로팅 상태('F')로부터 접지 레벨(GND)로 바이어스된다. 그리고 비선택된 워드 라인(Unselected WL)은 비선택 전압(Vunsel)으로 바이어스된다. 상태 신호(Set/Reset)는 제 2 입력(/CMP)를 선택하도록 논리 '0'으로 입력된다. 메모리 셀을 리셋 상태로 프로그램하기 위하여 모드 신호(Mode)는 논리 '0'로 천이된다.
노드 전압(VSN)의 레벨이 기준 전압(Vref)에 미치지 못하는 t3 이전까지는 스위치 제어 신호(CNTL)는 제 2 입력(/CMP)과 동일한 값으로 논리 '1' 또는 'HIGH'로 출력된다. 그러나, 노드 전압(VSN)이 기준 전압(Vref)에 도달하는 t3 시점에 이르면, 비교 신호(CMP)는 반전된다. 따라서, 비교 신호(CMP)의 반전에 따라서 스위치 제어 신호(CNTL)도 반전된다. 스위치 제어 신호(CNTL)의 반전에 따라 NMOS 트랜지스터(NT)는 턴오프된다. 그러면 쓰기 전압(Vwrite)의 공급은 차단되고, 노드 전압(VSN)의 레벨은 하강한다. 따라서, 가변 저항 소자의 불안정한 상태는 노드 전압(VSN)의 레벨이 하강함에 따라 종료된다.
도 6b는 가변 저항 메모리 장치(100a)를 셋 상태로 프로그램하기 위한 제반 절차들을 설명하고 있다. t1 시점에서, 선택된 워드 라인(WL)은 플로팅 상태('F')로부터 접지 레벨(GND)로 바이어스된다. 그리고 비선택된 워드 라인(Unselected WL)은 비선택 전압(Vunsel)으로 바이어스된다. 상태 신호(Set/Reset)는 제 1 입력(CMP)를 선택하도록 논리 '1'로 멀티플렉서(122)에 제공된다. 메모리 셀을 리셋 상태로 프로그램하기 위하여 모드 신호(Mode)는 논리 '0'로 입력된다.
노드 전압(VSN)의 레벨이 기준 전압(Vref)보다 높은 t3 이전까지는 스위치 제어 신호(CNTL)는 제 1 입력(CMP)과 동일한 값으로 논리 '1'(High)로 출력된다. 그러나 노드 전압(VSN)이 기준 전압(Vref)보다 낮아지는 t3 시점에 이르면, 비교 신호(CMP)는 반전된다. 따라서, 비교 신호(CMP)의 반전에 따라서 스위치 제어 신호(CNTL)도 반전된다. 스위치 제어 신호(CNTL)의 반전에 따라 NMOS 트랜지스터(NT)는 턴오프 된다. 그러면 쓰기 전압(Vwrite)의 공급은 차단되고, 노드 전압(VSN)의 레벨은 하강한다. 결국, 가변 저항 소자의 불안정한 상태는 노드 전압(VSN)의 레벨이 하강함에 따라 종료될 수 있다.
이상에서는 가변 저항 소자를 셋 상태로 프로그램하는 경우를 설명하였다. 상술한 도면은 본 발명의 특징을 설명하기 위하여 최소한의 구성을 포함하는 예시들을 설명한 것이다. 따라서, 본 발명의 제어 동작을 정확하게 수행하기 위해서는 또 다른 기능을 포함하는 요소들이 더 추가될 수 있다.
도 7은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도이다. 도 7을 참조하면, 가변 저항 메모리 장치(200)는 메모리 셀(210)과 트리거 회로(220)와 NMOS 트랜지스터(230, NM)를 포함한다. 제 3 실시 예에 따르면, 트리거 회로(220)는 메모리 셀(210)이 셋 상태로 프로그램되는 경우에만 저항의 변동을 차단할 수 있다.
메모리 셀(210) 및 트랜지스터(230)는 앞서 설명된 도 5의 메모리 셀(110) 및 트랜지스터(130)와 실질적으로 동일하다.
트리거 회로(220)는 차동 증폭기(221) 그리고 멀티플렉서(223)를 포함한다. 차동 증폭기(221)는 노드 전압(VSN)과 기준 전압(Vref)을 비교한다. 차동 증폭기(221)는 노드 전압(VSN)이 기준 전압(Vref)보다 낮은 상태에서 비교 신호(CMP)를 논리 '1'(HIGH)로 출력한다. 하지만, 노드 전압(VSN)이 기준 전압(Vref)보다 높아지면, 차동 증폭기(221)는 비교 신호(CMP)를 논리 '0'(LOW) 레벨로 출력한다.
비교 신호(CMP)는 멀티플렉서(223)의 제 1 입력(CMP)으로 전달된다. 멀티플렉서(223)는 메모리 셀(210)에 데이터를 기입하는 동작 모드에서는 제 1 입력(CMP)을 선택한다. 반면에, 멀티플렉서(223)는 메모리 셀(210)로부터 데이터를 읽어내는 동작 모드에서는 열 선택신호(Yi)를 선택할 것이다. 결국, 프로그램 동작 모드에서는 비교 신호(CMP)가 트랜지스터(230)를 제어하는 게이트 전압(CNTL)으로 제공될 것이다.
도 8은 도 7의 가변 저항 메모리 장치(200)의 셋 프로그램 동작을 보여주는 타이밍도이다. 도 8을 참조하여, 노드 전압(VSN)의 레벨에 따른 트랜지스터(NM)의 제어 동작이 설명될 것이다.
먼저, 도시되지는 않았지만 어드레스와 명령어에 의해서 프로그램을 위한 셀들이 선택된다. 이러한 동작은 (t0~t1) 시간에 이루어질 수 있다.
t1 시점에서, 선택된 워드 라인(WL)은 접지 레벨(GND)로 바이어스되고, 비선택된 워드 라인은 비선택 전압(Vunsel)으로 바이어스된다. 셋 상태로 메모리 셀을 프로그램하기 위하여, 모드 신호(Mode)는 논리 '0'로 제공된다. 따라서, 비교 신호(CMP)가 스위치 제어 신호(CNTL)로 선택될 수 있다.
노드 전압(VSN)의 레벨이 기준 전압(Vref)보다 높은 t2 시점까지는 스위치 제어 신호(CNTL)는 논리 '1'(HIGH)로 출력된다. 그러나, 노드 전압(VSN)이 기준 전압(Vref) 보다 낮아지는 t2 시점이 지나면, 비교 신호(CMP)는 반전된다. 따라서, 비교 신호(CMP)의 반전에 따라서 스위치 제어 신호(CNTL)도 반전된다. 스위치 제어 신호(CNTL)의 반전에 따라 NMOS 트랜지스터(NT)는 턴오프된다. 그러면 쓰기 전압(Vwrite)의 공급은 차단되고, 노드 전압(VSN)의 레벨은 낮아진다. 이때 가변 저항 소자의 상태가 안정적인 레벨 이하로 노드 전압(VSN)이 낮아진다. 따라서, 가변 저항 소자의 저항은 안정화된다.
도 9는 본 발명의 제 4 실시 예에 따른 가변 저항 메모리 장치를 보여주는 회로도이다. 도 9를 참조하면, 가변 저항 메모리 장치(300)는 메모리 셀(310)과 트리거 회로(320)와 NMOS 트랜지스터(330, NM)를 포함한다. 제 4 실시 예에 따르면, 트리거 회로(320)는 메모리 셀(310)이 리셋 상태로 프로그램되는 경우에만 가변 저항의 변동을 차단할 수 있다.
트리거 회로(320)는 차동 증폭기(321) 그리고 멀티플렉서(323)를 포함한다. 차동 증폭기(321)는 노드 전압(VSN)과 기준 전압(Vref)을 비교한다. 차동 증폭기(321)는 노드 전압(VSN)이 기준 전압(Vref)보다 낮은 상태에서는 비교 신호(CMP)를 논리 '1'(HIGH)로 출력한다. 하지만, 노드 전압(VSN)이 기준 전압(Vref)보다 높아지면, 차동 증폭기(321)는 비교 신호(CMP)를 논리 '0'(LOW)으로 출력한다.
비교 신호(CMP)는 멀티플렉서(323)의 입력으로 전달된다. 멀티플렉서(323)는 메모리 셀(310)에 데이터를 기입하는 프로그램 동작 모드에서는 비교 신호(CMP)를 선택한다. 반면에, 멀티플렉서(323)는 메모리 셀(310)로부터 데이터를 읽어내는 동작 모드에서는 열 선택신호(Yi)를 선택할 것이다. 결국, 프로그램 동작 모드에서는 비교 신호(CMP)가 트랜지스터(330)를 제어하는 게이트 전압(CNTL)으로 제공될 것이다.
이상의 도 9에 도시된 제 4 실시 예는 앞서 설명된 도 7의 실시 예에서 차동 증폭기(221)의 입력단을 교환하는 것으로 구현될 수 있다.
도 10은 본 발명의 제 5 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다. 도 10을 참조하면, 가변 저항 메모리 장치(400)는 셀 어레이(410), 행 디코더(420), 읽기/쓰기 회로(430), 제어 로직(440) 및 기준 저압 발생기(450)를 포함한다.
셀 어레이(410)는, 비록 도면에는 도시되지 않았지만, 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열된 복수의 메모리 셀들이 포함된다. 메모리 셀들 각각은 가변 저항 소자와 선택 소자로 형성될 것이다. 특히, 본 발명의 실시 예에 따르면, 셀 어레이(410)는 행 어드레스(Row address)에 따라서 복수의 그룹들로 구분된다. 복수의 그룹들 각각은 동일 워드 라인에 연결되는 메모리 셀들로 구성될 수 있다. 또는, 복수의 그룹들 각각은 인접한 복수의 워드 라인들에 연결되는 복수의 메모리 셀들로 구성될 수 있다.
셀 어레이(410)에 포함되는 메모리 셀들의 그룹 단위 분류는, 후술하게 되는 트리거 회로(435)로부터의 공간적인 거리에 의거한다. 즉, 제 1 그룹(Group 1, 411)에 속하는 메모리 셀들은 제 2 그룹(Group 2, 412)에 속하는 메모리 셀들보다 트리거 회로(435)로부터 상대적으로 더 먼 거리에 위치한다. 결과적으로 동일 비트 라인에 연결되는 메모리 셀들은 복수의 그룹으로 구분된다.
동일 비트 라인에 연결되는 메모리 셀들 각각은 트리거 회로(435)를 기준으로 서로 다른 시정수(1/RC)를 가진다. 메모리 셀들 각각은 그룹 단위로 서로 다른 비트 라인 지연(Bit line delay)을 가진다. 즉, 트리거 박스(435)에 의해서 감지되는 노드 전압(VSN)은 비트 라인의 길이에 따라서 수 나노초(ns) 지연된 후에 메모리 셀에 인가된다. 따라서, 트리거 박스(435)에 의한 프로그램 전압의 차단 시점은 각각의 그룹 단위로 다르게 제어하면 프로그램 동작의 신뢰성을 높일 수 있다.
행 디코더(420)는 입력되는 행 어드레스(Xj)를 디코딩하여 행(Row)을 선택한다. 행 디코더(420)는 프로그램이나 읽기 동작시 입력되는 행 어드레스(Xj)에 대응하는 워드 라인(Word line)을 선택한다.
읽기/쓰기 회로(430)는 열 어드레스(Yi)에 대응하는 비트 라인을 선택한다. 읽기 모드에서, 읽기/쓰기 회로(430)는 제어 로직(440)의 제어에 따라 선택된 비트 라인에 연결된 선택된 메모리 셀의 데이터를 읽어낸다. 프로그램 모드에서, 읽기/쓰기 회로(430)는 제어 로직(440)의 제어에 따라 선택된 비트 라인에 연결된 선택된 메모리 셀에 데이터를 기입한다.
프로그램 모드에서, 읽기/쓰기 회로(430)는 기준 전압 발생기(450)로부터 제공되는 기준 전압(Vref)을 참조하여 쓰기 전압(Vwrite)을 제어한다. 구체적으로, 기준 전압 발생기(450)로부터 제공되는 기준 전압(Vref)을 참조하여, 트리거 회로(435)가 선택된 비트 라인으로 제공되는 쓰기 전압(Vwrite)을 제어한다. 여기서, 트리거 회로(435)가 읽기/쓰기 회로(430)에 포함되는 것으로 도시되었으나, 이러한 구성은 하나의 예에 불과하다. 트리거 회로(435)의 위치는 도시된 실시 예에만 국한되지 않는다.
제어 로직(440)은 명령어(CMD)와 어드레스(ADDR)를 참조하여 읽기/쓰기 회로(430) 및 기준 전압 발생기(450)를 제어한다. 예를 들면, 읽기 명령어(Read command)가 제공되면, 제어 로직(440)은 선택된 메모리 셀의 상태를 센싱하여 출력하도록 읽기/쓰기 회로(430)를 제어한다. 쓰기 명령어(Write command)가 제공되면, 제어 로직(440)은 선택된 메모리 셀을 셋 상태(Set state) 또는 리셋 상태(Reset state)로 프로그램하도록 읽기/쓰기 회로(430)를 제어한다.
특히, 제어 로직(440)은 프로그램 모드시, 어드레스(ADDR)를 제공받아 선택된 메모리 셀이 어느 셀 그룹에 포함되는지를 검출한다. 그리고 제어 로직(440)은 선택된 메모리 셀의 행 어드레스(Xj)를 참조하여 선택된 그룹에 대응하는 기준 전압(Vref)을 발생하도록 기준 전압 발생기(450)를 제어한다.
기준 전압 발생기(450)는 제어 로직(440)의 제어에 따라 선택된 메모리 셀이 속하는 그룹에 대응하는 기준 전압(Vref)을 발생한다. 예를 들면, 프로그램 모드시 제 1 그룹(Group 1)에 속하는 메모리 셀이 선택되면 기준 전압 발생기(450)는 제 1 기준 전압(Vref_1)을 생성한다. 반면에, 쓰기 모드시 제 2 그룹(Group 2)에 속하는 메모리 셀이 선택되면 기준 전압 발생기(450)는 제 2 기준 전압(Vref_2)을 생성한다.
그룹 단위로 가변되는 기준 전압(Vref)의 레벨은 비트 라인의 지연을 고려한 값이다. 바람직하게는, 제 2 기준 전압(Vref_2)은 제 1 기준 전압(Vref_1)에 비하여 상대적으로 낮다. 왜냐하면, 제 2 그룹(Group 2)에 속하는 메모리 셀이 제 1 그룹(Group 1)에 속하는 메모리 셀보다 상대적으로 더 긴 비트 라인을 통해서 트리거 회로(435)와 연결되기 때문이다.
도 11은 상술한 도 10의 구성을 좀더 상세히 보여주는 회로도이다. 도 11에는 하나의 열(One column)에 대응하는 읽기/쓰기 회로(430)와 셀 어레이(410)의 구성 요소들이 도시되었다.
트리거 회로(435)와 트랜지스터(431)는 앞서 설명된 도 5의 트리거 회로(120) 및 트랜지스터(130a)와 실질적으로 동일하다. 그러나 트랜지스터(431)의 턴오프 시점을 결정하는 기준 전압(Vref)은 각각의 셀 그룹들(Group 1, Group 2, …, Group n)에 따라 달라질 수 있다. 행 어드레스(Xj)에 의해서 제 1 그룹(Group 1)에 속하는 메모리 셀이 선택되면, 기준 전압 발생기(450)는 제 1 기준 전압(Vref_1)을 발생한다. 행 어드레스(Xj)에 의해서 제 2 그룹(Group 2)에 속하는 메모리 셀이 선택되면, 기준 전압 발생기(450)는 제 2 기준 전압(Vref_2)을 발생한다. 행 어드레스(Xj)에 의해서 제 n 그룹(Group n)에 속하는 메모리 셀이 선택되면, 기준 전압 발생기(450)는 제 n 기준 전압(Vref_n)을 발생한다.
제 2 그룹(Group 2)에 속하는 메모리 셀과 센싱 노드(SN) 사이의 거리(L2)는 제 1 그룹(Group 1)에 속하는 메모리 셀과 센싱 노드(SN)와의 거리(L1)보다 길다. 그리고 제 n 그룹(Group n)에 속하는 메모리 셀과 센싱 노드(SN)와의 거리(Ln)는 제 2 그룹(Group 2)에 속하는 메모리 셀과 센싱 노드(SN)와의 거리(L2)보다 길다. 따라서, 제 2 그룹(Group 2)에 속하는 메모리 셀의 비트 라인 지연은 제 1 그룹(Group 1)에 속하는 메모리 셀의 비트 라인 지연(Bit line delay)보다 길다. 그리고 제 n 그룹(Group n)에 속하는 메모리 셀의 비트 라인 지연은 제 2 그룹(Group 2)에 속하는 메모리 셀의 그것보다 길다. 이러한 요인으로 인해, 셀 그룹들의 쓰기 전압의 상승 시점은 달라진다.
기준 전압(Vref)의 제어를 통해서 셀 그룹들 간에 달라지는 비트 라인 지연을 보상할 수 있다. 예를 들면, 비트 라인 지연이 큰 셀 그룹일수록 낮은 기준 전압을 제공하면 비트 라인의 지연 효과를 보상할 수 있다.
도 12는 본 발명의 제 6 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다. 도 12를 참조하면, 본 발명에 따른 가변 저항 메모리 장치(500)는 메모리 셀(510)과 트리거 회로(520) 및 바이패스 트랜지스터(530)를 포함한다. 트리거 회로(520)에 의한 쓰기 전압(Vwrite)의 제어는 앞서 설명된 피드백 방식에 대응하는 실시 예들과는 달리 피트 포워드(Feed-forward) 방식으로 실행된다.
메모리 셀(510)은 도 4, 5, 7, 9, 11에서 설명된 것들과 실질적으로 동일할 수 있다. 트리거 회로(520)는 도 5, 7, 9, 11에 도시된 것들 중 어느 하나일 수 있다.
하지만, 트리거 회로(520)의 동작에 의하여 발생하는 스위치 제어 신호(CNTL)는 메모리 셀(510)의 양단에 구비되는 바이패스 트랜지스터(530, BPTR)에 제공된다. 바이패스 트랜지스터(530)는 스위치 제어 신호(CNTL)에 응답하여 메모리 셀(510)의 양단에 연결되어 센싱 노드(SN)로 제공되는 쓰기 전압(Vwrite)을 접지로 우회시킬 수 있다. 즉, 메모리 셀(510)이 타깃 상태로 프로그램되는 순간이 감지되면, 트리거 회로(520)는 바이패스 트랜지스터(530)가 턴온되도록 스위치 제어 신호(CNTL)를 출력한다. 그러면, 메모리 셀(510)의 양단은 실질적으로 단락 상태가 된다. 단락된 메모리 셀(510)의 양단 사이의 전위차는 거의 0V가 되며, 더 이상의 불안정한 상태는 차단된다.
이상에서는 하나의 메모리 셀에 트리거 회로(520)와 바이패스 트랜지스터(530)의 구성이 제 6 실시 예로써 설명되었다. 하지만, 트리거 회로(520)에 의해서 제어되는 스위치(예를 들면, 도 4의 130)가 바이패스 트랜지스터(530)와 함께 구동되어도 상관없다.
도 13은 본 발명의 제 7 실시 예를 보여주는 회로도이다. 도 13을 참조하면, 트리거 회로(640)에 의해서 제어되는 바이패스 트랜지스터(650)를 복수의 메모리 셀들에 적용하는 예가 도시되었다.
셀 어레이(610)에는 예시적으로 4×4 형태의 메모리 셀들이 행과 열로 배열되어 있다. 복수의 메모리 셀들 각각은 복수의 워드 라인(WL1~WL4) 및 복수의 비트 라인(BL1~BL4)에 연결되어 있다. 각각의 메모리 셀은 기억 소자(Memory element)로 가변 저항 소자들을 포함하고 있다. 가변 저항 소자들 각각은 단극성(Unipolar) 전압 특성의 금속 산화물들로 구성될 수 있다.
행 선택 회로(620)는 워드 라인 선택 신호들(WLS1~WLS4)에 응답하여 행 방향에 대해 어느 하나의 워드 라인을 선택한다. 워드 라인(WL2)을 선택하는 경우, 워드 라인 선택 신호(WLS2)가 활성화되고, 워드 라인 선택 신호(WLS2)에 의해서 제어되는 트랜지스터(WST2)에 의해서 워드 라인(WL2)이 접지와 연결된다.
열 선택 회로(630)는 비트 라인 선택 신호(BLS1~BLS4)에 응답하여 비트 라인들 중 어느 하나를 선택한다. 열 선택 회로(630)는 비트 라인 선택 신호(BLS1~BLS4)에 응답하여 선택된 비트 라인으로 쓰기 전압(Vwrite)을 제공한다.
트리거 회로(640)는 선택된 메모리 셀이 프로그램되는 시점을 검출하여 바이패스 트랜지스터(650)를 제어한다. 트리거 회로(640)는 도 5, 7, 9, 11에 도시된 것들 중 어느 하나와 동일하게 구성될 수 있다.
이상에서는 트리거 회로(640)가 바이패스 트랜지스터(650)를 제어하여 메모리 셀의 양단에 걸리는 쓰기 전압을 강하시키는 실시 예가 설명되었다. 하지만, 상술한 가변 저항 메모리 장치(600)에 대해서도 행 어드레스에 따라서 서로 다른 기준 전압을 적용하여 신뢰도를 높일 수 있을 것이다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(1010)를 포함하는 컴퓨팅 시스템(1000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 불휘발성 메모리 장치(1010), 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050)을 포함한다. 여기서, 불휘발성 메모리 장치(1010)는 덮어쓰기 가능한 가변 저항 메모리 셀들을 포함한다.
본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 15는 본 발명의 가변 저항 메모리 장치의 적용을 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 본 발명의 예시적인 적용은 메모리 장치(2010)와 메모리 장치(2010)에 전기적으로 연결되는 메모리 컨트롤러(2020)를 포함한다. 메모리 장치(2010)는 앞서 설명된 가변 저항 메모리 장치와 실질적으로 동일하다. 메모리 컨트롤러(2020)는 메모리 장치(2010)를 제어하기 위한 신호를 제공한다. 예를 들면, 메모리 컨트롤러(2020)는 메모리 장치(2010)를 액세스하기 위한 명령어와 어드레스를 제공할 수 있다.
메모리 컨트롤러(2020)는 메모리 인터페이스, 호스트 인터페이스, ECC 회로, 중앙 처리 장치, 그리고 버퍼 메모리를 포함할 수 있다. 메모리 인터페이스는 버퍼 메모리로부터 전달된 데이터를 메모리(2010)로 제공하거나, 메모리(2010)로부터 읽은 데이터를 버퍼 메모리로 전달한다. 또한, 메모리 인터페이스는 외부 호스트로부터 전달된 커맨드나 어드레스를 메모리로 제공할 수 있다.
호스트 인터페이스는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 외부 호스트와 통신할 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러(2020)는 ECC 회로를 포함할 수 있다. ECC 회로는 메모리(2010)로 전송되는 데이터로부터 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 데이터와 함께 메모리(2010)의 특정 영역에 저장될 수 있다. ECC 회로는 메모리(2010)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로는 검출된 에러를 정정한다.
중앙 처리 장치는 외부 호스트로부터 입력된 신호를 분석하고 처리한다. 중앙 처리 장치는 호스트 인터페이스나 메모리 인터페이스를 통해 외부 호스트나 메모리(2010)를 제어한다. 중앙 처리 장치는 메모리를 구동하기 위한 펌웨어에 따라서 메모리(2010)의 쓰기, 읽기, 소거 동작 등을 제어할 수 있다. 버퍼 메모리는 외부 호스트로부터 제공되는 쓰기 데이터 또는 메모리(2010)로부터 읽은 데이터를 임시로 저장한다.
도 16은 본 발명의 가변 저항 메모리 장치의 다른 적용을 예시적으로 보여주는 블록도이다. 도 16의 실시 예는 메모리 장치(2010)와 메모리 컨트롤러(2020)가 메모리 카드(2000)에 실장된다는 점을 제외하면 실질적으로 도 15와 동일하다. 메모리 카드(2000)는 디지털 카메라, PMP, 모바일 폰, 노트북 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 카드(2000)는 MMC 카드(Multimedia Card), SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 더 구성될 수 있다.
도 17은 본 발명의 덮어쓰기 가능한 불휘발성 메모리 장치의 또 다른 적용을 보여주는 블록도이다. 도 17을 참조하면, 메모리 장치(2010)는 호스트(2100)에 연결된다. 호스트(2100)는 디지털 카메라, PMP, 모바일 폰, 노트북 컴퓨터와 같은 정보 처리 장치로 구성될 수 있다. 호스트(2100)는 메모리 장치(2010)를 제어하기 위한 제어 신호를 제공한다. 예를 들면, 호스트(2100)는 메모리 장치(2010)를 액세스하기 위한 명령어와 어드레스를 제공할 수 있다. 메모리 장치(2010)는 도 4, 5, 7, 9, 10, 13에서 설명된 가변 저항 메모리 장치와 실질적으로 동일하다.
도 18은 호스트(2100)가 도 16의 메모리 카드(2000)와 전기적으로 연결된 실시 예를 보여준다. 이 실시 예에서, 호스트(2100)는 메모리 컨트롤러(2020)에 명령어, 어드레스 그리고 데이터를 제공할 수 있다. 그러면, 메모리 컨트롤러(2020)는 메모리 장치(2010)를 액세스하기 위한 제어 신호를 메모리 장치(2010)에 제공할 것이다.
도 19는 메모리 장치(2210)가 중앙 처리 장치(2220)에 연결되는 적용을 보여주는 블록도이다. 도 19를 참조하면, 컴퓨터 시스템(2200)에 포함되는 메모리 장치(2210)는 데이터 버스(Data bus)와 같은 연결 수단에 의해서 중앙 처리 장치(2220)에 전기적으로 직접 연결될 수 있다. 컴퓨터 시스템(2200)은 디지털 카메라, PMP, 모바일 폰, 데스크탑 컴퓨터, 노트북 컴퓨터와 같은 정보 처리 장치로 구성될 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 덮어쓰기 가능한 불휘발성 메모리 장치의 적용 예를 보인 휴대용 시스템의 블록도이다. 휴대용 시스템(3000)은 버스 라인(3600)을 통하여 마이크로 프로세서(3200)와 연결된 메모리 장치(3100)는 휴대용 시스템(3000)의 메인 메모리로 구동될 수 있다. 배터리(3400)는 전원 라인(3500)을 통해 마이크로 프로세서(3200), 입출력 장치(3300), 그리고 메모리 장치(3100)에 전원을 공급한다.
외부로부터 입출력 장치(3300)에 데이터(Data)가 제공되면, 마이크로 프로세서(3200)는 버스 라인(3600)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(3600)을 통해 메모리 장치(3100)에 수신 또는 처리된 데이터를 공급한다. 메모리 장치(100)는 버스 라인(3600)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(3200)에 의해 읽혀지고 입출력 장치(3300)를 통해 외부로 출력된다.
배터리(3400)의 전원이 전원 라인(3500)에 공급되지 않는 경우에도 메모리 장치(3100)의 메모리 셀에 저장된 데이터는 소멸하지 않는다. 이는 메모리 장치(3100)가 디램(DRAM)과는 달리 불휘발성이기 때문이다. 이외에도 메모리 장치(3100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
도 21은 본 발명의 상태 기반 불휘발성 메모리(또는, Storage Class Memory: 이하, SCM)가 플래시 메모리를 대신하여 사용되는 메모리 시스템 구조를 예시적으로 보여준다. 도 21을 참조하면, 메모리 시스템(4100)은 CPU(4110), SDRAM(4120), 그리고 SCM(4130)을 포함한다. 여기에서, SCM(4130)은 플래시 메모리를 대신하여 데이터 저장 메모리로 사용된다.
도 21에 도시된 메모리 시스템(4100)에서, SCM(4130)은 플래시 메모리에 비해 데이터 접근 속도가 빠르다. 예를 들어, CPU(4110)가 4GHz로 동작하는 PC 환경에서, SCM(4130)의 한 종류인 상 변화 메모리 장치(PRAM)는 플래시 메모리보다 접근 속도가 약 32배 정도 빠르다. 따라서 SCM(4130)을 탑재한 메모리 시스템(4100)은 플래시 메모리를 탑재한 메모리 시스템보다 빠른 접근 이득을 얻을 수 있다.
도 22는 본 발명의 덮어쓰기 가능한 불휘발성 메모리(SCM)가 SDRAM을 대신하여 사용되는 메모리 시스템 구조를 예시적으로 보여준다. 도 22를 참조하면, 메모리 시스템(4200)은 CPU(4210), SCM(4220), 그리고 플래시 메모리(4230)를 포함한다. 여기에서, SCM(4130)은 SDRAM을 대신하여 메인 메모리로 사용된다.
도 22에 도시된 메모리 시스템(4200)에서, SCM(4220)은 SDRAM에 비해 전력 소모가 적다. 컴퓨터 시스템에서 메인 메모리가 소비하는 에너지는 전체의 40%에 달한다. 이에 따라 메인 메모리의 전력 소비를 줄이려는 노력이 활발하게 진행되고 있다. SCM(4220)은 DRAM에 비해 동적 에너지 소비를 평균 53%, 전력 누출에 따른 에너지 소비를 평균 73% 줄일 수 있다. 따라서 SCM(4220)을 탑재한 메모리 시스템(4200)은 SDRAM을 탑재한 메모리 시스템에 비해, 전력 소모를 줄일 수 있다.
도 23은 본 발명의 가변 저항 메모리가 SDRAM과 Flash memory를 모두 대체하는 메모리 시스템 구조를 예시적으로 보여준다. 도 23을 참조하면, 메모리 시스템(4300)은 CPU(4310)과 SCM(4320)를 포함한다. 여기에서, SCM(4130)은 SDRAM을 대신하여 메인 메모리로 사용되고, 플래시 메모리(Flash memory)를 대신하여 데이터 저장 메모리로 사용된다. 이러한 구조를 갖는 메모리 시스템(4300)은 데이터 접근 속도, 저전력, 공간 활용, 그리고 비용 측면에서 장점을 갖는다.
본 발명에 따른 가변 저항 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 덮어쓰기 가능한 불휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 210, 310, 410, 510, 610 : 메모리 셀
120, 220, 320, 435, 520, 640 : 트리거 회로
121, 221, 321, 436 : 차동 증폭기
122, 123, 223, 323, 437, 438 : 멀티플렉서
130 : 스위치, 트랜지스터
530, 650 : 바이패스 트랜지스터
620 : 행 디코더
630 : 열 디코더
1100 : 불휘발성 메모리 장치
1200 : CPU
1300 : RAM
1400 : 유저 인터페이스
1500 : 모뎀
1600 : 시스템 버스
2000 : 메모리 카드
2010 : 메모리 장치
2020 : 메모리 컨트롤러
2100 : 호스트
2200 : 정보 처리 시스템
3000 : 휴대용 시스템
3100 : 메모리 장치
3200 : 중앙 처리 장치
3300 : 입출력 장치
3400 : 배터리
4100, 4200, 4300 : 메모리 시스템
4110, 4210, 4310 : 중앙 처리 장치
4120 : SDRAM
4130, 4220, 4320 : SCM

Claims (10)

  1. 단극성의 가변 저항 메모리 셀;
    상기 가변 저항 메모리 셀의 일단에 쓰기 전압을 전달하기 위한 스위치; 그리고
    프로그램 모드를 지시하는 모드 제어 신호 및 상기 일단의 전압 변동을 감지하여 상기 가변 저항 메모리 셀이 타깃 상태로 프로그램될 때 상기 쓰기 전압을 차단하도록 상기 스위치를 제어하는 트리거 회로를 포함하되,
    프로그램 상태에 따라 변화하는 상기 가변 저항 메모리 셀의 저항값을 반영하는 상기 일단의 전압이 상기 트리거 회로로 제공되는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 트리거 회로는 상기 일단의 전압과 기준 전압을 비교하고, 상기 스위치를 제어하기 위한 스위치 제어 신호를 생성하는 비교기를 포함하는 가변 저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비교기는 상기 일단의 전압이 상기 기준 전압보다 높아지면 논리 하이(High)로 상기 비교 결과를 출력하는 가변 저항 메모리 장치.
  4. 제 3 항에 있어서,
    상기 트리거 회로는:
    상기 타깃 상태에 따라 비반전된 비교 결과와 반전된 비교 결과 중 어느 하나를 선택하여 출력하는 제 1 멀티플렉서; 그리고
    동작 모드에 따라 상기 제 1 멀티플렉서의 출력과 열 선택신호 중 어느 하나를 선택하여 상기 스위치 제어 신호로 출력하는 제 2 멀티플렉서를 더 포함하는 가변 저항 메모리 장치.
  5. 제 2 항에 있어서,
    상기 비교기는 상기 일단의 전압이 상기 기준 전압보다 낮아지면 논리 하이(High)로 상기 비교 결과를 출력하는 가변 저항 메모리 장치.
  6. 제 2 항에 있어서,
    상기 기준 전압은 상기 스위치와 상기 가변 저항 메모리 셀간의 신호 지연의 크기에 따라 조정되는 가변 저항 메모리 장치.
  7. 제 1 항에 있어서,
    상기 트리거 회로의 제어에 따라 상기 가변 저항 메모리 셀의 양단을 스위칭하기 위한 바이패스 회로를 더 포함하는 가변 저항 메모리 장치.
  8. 복수의 메모리 셀들을 포함하는 셀 어레이;
    비트 라인을 통해서 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 쓰기 전압을 공급하고, 기준 전압과 상기 비트 라인의 전압을 비교하여 상기 선택된 메모리 셀의 프로그램 여부를 판단하고, 상기 판단 결과에 따라 상기 쓰기 전압을 차단하는 읽기/쓰기 회로; 그리고
    상기 선택된 메모리 셀의 행 어드레스에 따라 상기 기준 전압을 생성하는 기준 전압 발생기를 포함하되,
    상기 읽기/쓰기 회로는 프로그램 모드를 지시하는 모드 제어 신호에 응답하여 상기 쓰기 전압을 차단하는 트리거 회로를 포함하는 가변 저항 메모리 장치.
  9. 제 8 항에 있어서,
    상기 기준 전압 발생기는 상기 복수의 메모리 셀들을 상기 행 어드레스에 따라 복수의 그룹들로 구분하고, 상기 복수의 그룹들 각각에 대응하는 서로 다른 레벨의 기준 전압을 생성하는 가변 저항 메모리 장치.
  10. 가변 저항 메모리 장치의 프로그램 방법에 있어서:
    쓰기 전압을 단극성 가변 저항 메모리 셀의 일단에 인가하는 단계;
    상기 일단의 전압 변동을 감지하여 상기 단극성 가변 저항 메모리 셀이 타깃 상태로 프로그램되었는지를 검출하는 단계; 그리고
    상기 검출 결과에 따라 상기 쓰기 전압을 차단하는 단계를 포함하는 프로그램 방법.
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