JP3190940B2 - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JP3190940B2 JP3190940B2 JP11779794A JP11779794A JP3190940B2 JP 3190940 B2 JP3190940 B2 JP 3190940B2 JP 11779794 A JP11779794 A JP 11779794A JP 11779794 A JP11779794 A JP 11779794A JP 3190940 B2 JP3190940 B2 JP 3190940B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- effect transistor
- potential
- channel mis
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路内で用
いられる昇圧回路および電位制御昇圧回路に関するもの
である。
いられる昇圧回路および電位制御昇圧回路に関するもの
である。
【０００２】
【従来の技術】従来、半導体記憶装置等には動作マージ
ンの拡大を図る目的で、電源電位以上の電圧レベルを持
った出力を発生させる昇圧回路が用いられる。以下、図
面を参照しながら、従来の昇圧回路の一例について説明
する。図９は従来の昇圧回路の第１の例を示すものであ
る。図９において、１は電源、２は接地、３はＮチャン
ネルＭＩＳ型電界効果トランジスタ、４はポンプ回路
で、遅延回路５とキャパシタ６とで構成される。遅延回
路５はインバータ７，８，９で構成される。１０は出力
制御回路で、ＰチャンネルＭＩＳ型電界効果トランジス
タ１１とＮチャンネルＭＩＳ型電界効果トランジスタ１
２とで構成される。
ンの拡大を図る目的で、電源電位以上の電圧レベルを持
った出力を発生させる昇圧回路が用いられる。以下、図
面を参照しながら、従来の昇圧回路の一例について説明
する。図９は従来の昇圧回路の第１の例を示すものであ
る。図９において、１は電源、２は接地、３はＮチャン
ネルＭＩＳ型電界効果トランジスタ、４はポンプ回路
で、遅延回路５とキャパシタ６とで構成される。遅延回
路５はインバータ７，８，９で構成される。１０は出力
制御回路で、ＰチャンネルＭＩＳ型電界効果トランジス
タ１１とＮチャンネルＭＩＳ型電界効果トランジスタ１
２とで構成される。
【０００３】ＮチャンネルＭＩＳ型電界効果トランジス
タ３は、ノードＢをプリチャージするための素子で、第
１電極（ソース；以下同じ）を電源１に接続し、第２電
極（ドレイン；以下同じ）をノードＢに接続し、ゲート
を電源１に接続している。インバータ７とインバータ８
とインバータ９は入力が電源１の電位の時には接地２の
電位を、入力が接地２の電位の時には電源１の電位を出
力する。
タ３は、ノードＢをプリチャージするための素子で、第
１電極（ソース；以下同じ）を電源１に接続し、第２電
極（ドレイン；以下同じ）をノードＢに接続し、ゲート
を電源１に接続している。インバータ７とインバータ８
とインバータ９は入力が電源１の電位の時には接地２の
電位を、入力が接地２の電位の時には電源１の電位を出
力する。
【０００４】遅延回路５はインバータ７とインバータ８
とインバータ９を直列に接続したもので、入力端子をノ
ードＡに接続し、出力端子をキャパシタ６の第１電極に
接続し、入力が電源１の電位の時には接地２の電位を、
入力が接地２の電位の時には電源１の電位を時間遅延を
持って出力する。キャパシタ６は第１電極を遅延回路５
の出力端子に、第２電極をノードＢに接続している。ポ
ンプ回路４は遅延回路５とキャパシタ６を直列に接続し
たもので、入力端子をノードＡに接続し、出力端子をノ
ードＢに接続している。出力制御回路１０は入力端子を
ノードＢに接続し、制御端子をノードＣに接続し、出力
端子をノードＤに接続している。
とインバータ９を直列に接続したもので、入力端子をノ
ードＡに接続し、出力端子をキャパシタ６の第１電極に
接続し、入力が電源１の電位の時には接地２の電位を、
入力が接地２の電位の時には電源１の電位を時間遅延を
持って出力する。キャパシタ６は第１電極を遅延回路５
の出力端子に、第２電極をノードＢに接続している。ポ
ンプ回路４は遅延回路５とキャパシタ６を直列に接続し
たもので、入力端子をノードＡに接続し、出力端子をノ
ードＢに接続している。出力制御回路１０は入力端子を
ノードＢに接続し、制御端子をノードＣに接続し、出力
端子をノードＤに接続している。
【０００５】ＰチャンネルＭＩＳ型電界効果トランジス
タ１１は第１電極をノードＢに接続し、第２電極をノー
ドＤに接続し、ゲートをノードＣに接続し、基板電極を
ノードＢに接続している。ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は第１電極を接地２に接続し、第２
電極をノードＤに接続し、ゲートをノードＣに接続して
いる。ＰチャンネルＭＩＳ型電界効果トランジスタ１１
の基板電極をノードＢに接続したのは、昇圧時における
ノードＢから電源１への電流を防止するためである。
タ１１は第１電極をノードＢに接続し、第２電極をノー
ドＤに接続し、ゲートをノードＣに接続し、基板電極を
ノードＢに接続している。ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は第１電極を接地２に接続し、第２
電極をノードＤに接続し、ゲートをノードＣに接続して
いる。ＰチャンネルＭＩＳ型電界効果トランジスタ１１
の基板電極をノードＢに接続したのは、昇圧時における
ノードＢから電源１への電流を防止するためである。
【０００６】図１０は、図９の回路動作を示すタイムチ
ャートである。以下に図９の回路動作を図１０を参照し
て説明する。まず初期状態として、ノードＡとノードＣ
には電源１の電位ＶＤＤが与えられている。このときＰ
チャンネルＭＩＳ型電界効果トランジスタ１１は非導通
状態であり、ＮチャンネルＭＩＳ型電界効果トランジス
タ１２は導通状態である。このため、ノードＤはＮチャ
ンネルＭＩＳ型電界効果トランジスタ１２を通じて接地
２の電位ＶＳＳになっている。ＮチャンネルＭＩＳ型電
界効果トランジスタ３は、ノードＢの電位が電源１の電
位ＶＤＤよりもＮチャンネルＭＩＳ型電界効果トランジ
スタ３のしきい値電圧ＶＴ１以上に低い電位 （ノードＢの電位）＜ＶＤＤ−ＶＴ１ の時に導通状態となり、ノードＢを電源１の電位ＶＤＤ
よりもＮチャンネルＭＩＳ型電界効果トランジスタ３の
しきい値電圧ＶＴ１分だけ低い電位 （ノードＢの電位）＝ＶＤＤ−ＶＴ１ までプリチャージし、その後に非導通状態となる。遅延
回路５は、入力が電源１の電位ＶＤＤであるので、接地
２の電位ＶＳＳをキャパシタ６の第１電極に出力する。
この結果キャパシタ６にはＶＤＤ−ＶＴ１−ＶＳＳの電
位差が発生する。
ャートである。以下に図９の回路動作を図１０を参照し
て説明する。まず初期状態として、ノードＡとノードＣ
には電源１の電位ＶＤＤが与えられている。このときＰ
チャンネルＭＩＳ型電界効果トランジスタ１１は非導通
状態であり、ＮチャンネルＭＩＳ型電界効果トランジス
タ１２は導通状態である。このため、ノードＤはＮチャ
ンネルＭＩＳ型電界効果トランジスタ１２を通じて接地
２の電位ＶＳＳになっている。ＮチャンネルＭＩＳ型電
界効果トランジスタ３は、ノードＢの電位が電源１の電
位ＶＤＤよりもＮチャンネルＭＩＳ型電界効果トランジ
スタ３のしきい値電圧ＶＴ１以上に低い電位 （ノードＢの電位）＜ＶＤＤ−ＶＴ１ の時に導通状態となり、ノードＢを電源１の電位ＶＤＤ
よりもＮチャンネルＭＩＳ型電界効果トランジスタ３の
しきい値電圧ＶＴ１分だけ低い電位 （ノードＢの電位）＝ＶＤＤ−ＶＴ１ までプリチャージし、その後に非導通状態となる。遅延
回路５は、入力が電源１の電位ＶＤＤであるので、接地
２の電位ＶＳＳをキャパシタ６の第１電極に出力する。
この結果キャパシタ６にはＶＤＤ−ＶＴ１−ＶＳＳの電
位差が発生する。
【０００７】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１１を通じてＶＤＤ−ＶＴ１になる。
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１１を通じてＶＤＤ−ＶＴ１になる。
【０００８】つぎに、ノードＡの電位を電源１の電位Ｖ
ＤＤから接地２の電位ＶＳＳに変化させる。遅延回路５
の出力は、ノードＡの変化から時間遅延を持って、接地
２の電位ＶＳＳから電源１の電位ＶＤＤに変化する。そ
の結果キャパシタ６を介してノードＢの電位が上昇し、
さらに導通状態にあるＰチャンネルＭＩＳ型電界効果ト
ランジスタ１１を通じてノードＤに上昇した電位が伝わ
る。
ＤＤから接地２の電位ＶＳＳに変化させる。遅延回路５
の出力は、ノードＡの変化から時間遅延を持って、接地
２の電位ＶＳＳから電源１の電位ＶＤＤに変化する。そ
の結果キャパシタ６を介してノードＢの電位が上昇し、
さらに導通状態にあるＰチャンネルＭＩＳ型電界効果ト
ランジスタ１１を通じてノードＤに上昇した電位が伝わ
る。
【０００９】この時の電位は、キャパシタ６の容量Ｃ６
と、ＰチャンネルＭＩＳ型電界効果トランジスタ１１の
導通時におけるノードＢの寄生容量ＣＢとの比によって
決まる。すなわち、 （ノードＤの電位）＝ＶＤＤ−ＶＴ１＋（Ｃ６／（Ｃ６
＋ＣＢ））×ＶＤＤ となる。以上のようにして電源１の電位ＶＤＤ以上の電
位をノードＤに得ることができる。
と、ＰチャンネルＭＩＳ型電界効果トランジスタ１１の
導通時におけるノードＢの寄生容量ＣＢとの比によって
決まる。すなわち、 （ノードＤの電位）＝ＶＤＤ−ＶＴ１＋（Ｃ６／（Ｃ６
＋ＣＢ））×ＶＤＤ となる。以上のようにして電源１の電位ＶＤＤ以上の電
位をノードＤに得ることができる。
【００１０】つぎに、従来の昇圧回路の第２の例につい
て説明する。図１１は従来の昇圧回路を示すものであ
る。図１１において、３１は電源、３２は接地、３３は
ＮチャンネルＭＩＳ型電界効果トランジスタ、３４はポ
ンプ回路、３５はインバータ回路、３６はキャパシタ、
３７は出力制御回路、３８はＰチャンネルＭＩＳ型電界
効果トランジスタ、３９はＮチャンネルＭＩＳ型電界効
果トランジスタ、ＶCCは電源電位、ＶSSは接地電位であ
る。
て説明する。図１１は従来の昇圧回路を示すものであ
る。図１１において、３１は電源、３２は接地、３３は
ＮチャンネルＭＩＳ型電界効果トランジスタ、３４はポ
ンプ回路、３５はインバータ回路、３６はキャパシタ、
３７は出力制御回路、３８はＰチャンネルＭＩＳ型電界
効果トランジスタ、３９はＮチャンネルＭＩＳ型電界効
果トランジスタ、ＶCCは電源電位、ＶSSは接地電位であ
る。
【００１１】ＮチャンネルＭＩＳ型電界効果トランジス
タ３３は、第１電極を電源３１に接続し、第２電極をノ
ードＡ’に接続し、ゲートを電源３１に接続している。
ポンプ回路３４は電位を電源電位ＶCC以上に上昇させ
る。インバータ回路３５は入力信号ＩＮを反転させて時
間遅延を持ってノードＢ’に出力する。キャパシタ３６
は第１電極をノードＢ’に接続し第２電極をノードＡ’
に接続している。出力制御回路３７は昇圧されるノード
Ａ’と出力信号ＯＵＴとを接続している。
タ３３は、第１電極を電源３１に接続し、第２電極をノ
ードＡ’に接続し、ゲートを電源３１に接続している。
ポンプ回路３４は電位を電源電位ＶCC以上に上昇させ
る。インバータ回路３５は入力信号ＩＮを反転させて時
間遅延を持ってノードＢ’に出力する。キャパシタ３６
は第１電極をノードＢ’に接続し第２電極をノードＡ’
に接続している。出力制御回路３７は昇圧されるノード
Ａ’と出力信号ＯＵＴとを接続している。
【００１２】ＰチャンネルＭＩＳ型電界効果トランジス
タ３８は第１電極をノードＡ’に接続し、第２電極を出
力信号ＯＵＴに接続し、ゲートを入力信号ＩＮに接続し
ている。ＮチャンネルＭＩＳ型電界効果トランジスタ３
９は第１電極を出力信号ＯＵＴに接続し、第２電極を接
地電位３２に接続し、ゲートを入力信号ＩＮに接続して
いる。
タ３８は第１電極をノードＡ’に接続し、第２電極を出
力信号ＯＵＴに接続し、ゲートを入力信号ＩＮに接続し
ている。ＮチャンネルＭＩＳ型電界効果トランジスタ３
９は第１電極を出力信号ＯＵＴに接続し、第２電極を接
地電位３２に接続し、ゲートを入力信号ＩＮに接続して
いる。
【００１３】図１２は、図１１の回路動作を示すタイム
チャートである。以下に図１１の回路動作を図１２を参
照して説明する。まず初期状態として、入力信号ＩＮに
は電源電位ＶCCが与えられている。このときＰチャンネ
ルＭＩＳ型電界効果トランジスタ３８は非導通状態であ
り、ＮチャンネルＭＩＳ型電界効果トランジスタ３９は
導通状態であるために、出力信号ＯＵＴは接地電位ＶSS
になっている。ＮチャンネルＭＩＳ型電界効果トランジ
スタ３３は、ノードＡ’の電位がＶCC−ＶT 以下の時に
導通状態となり、ノードＡ’をＶCC−ＶT までプリチャ
ージし、その後に非導通状態となる。なお、ＶT はＮチ
ャンネルＭＩＳ型電界効果トランジスタ３３のしきい値
電圧である。インバータ回路３５は、入力が電源電位Ｖ
CCであるので、接地電位ＶSSをノードＢ’に出力する。
キャパシタ３６にはＶCC−ＶT の電位差が発生する。
チャートである。以下に図１１の回路動作を図１２を参
照して説明する。まず初期状態として、入力信号ＩＮに
は電源電位ＶCCが与えられている。このときＰチャンネ
ルＭＩＳ型電界効果トランジスタ３８は非導通状態であ
り、ＮチャンネルＭＩＳ型電界効果トランジスタ３９は
導通状態であるために、出力信号ＯＵＴは接地電位ＶSS
になっている。ＮチャンネルＭＩＳ型電界効果トランジ
スタ３３は、ノードＡ’の電位がＶCC−ＶT 以下の時に
導通状態となり、ノードＡ’をＶCC−ＶT までプリチャ
ージし、その後に非導通状態となる。なお、ＶT はＮチ
ャンネルＭＩＳ型電界効果トランジスタ３３のしきい値
電圧である。インバータ回路３５は、入力が電源電位Ｖ
CCであるので、接地電位ＶSSをノードＢ’に出力する。
キャパシタ３６にはＶCC−ＶT の電位差が発生する。
【００１４】この状態で入力信号ＩＮを電源電位ＶCCか
ら電源電位ＶSSに変化させる。まずＰチャンネルＭＩＳ
型電界効果トランジスタ３８が導通状態となり、ノード
Ａ’の電位を出力信号ＯＵＴに伝える。ＮチャンネルＭ
ＩＳ型電界効果トランジスタ３９は非導通状態となり、
出力信号ＯＵＴの電位を下げることができなくなってし
まう。その結果、出力信号ＯＵＴはＶCC−ＶT になる。
ら電源電位ＶSSに変化させる。まずＰチャンネルＭＩＳ
型電界効果トランジスタ３８が導通状態となり、ノード
Ａ’の電位を出力信号ＯＵＴに伝える。ＮチャンネルＭ
ＩＳ型電界効果トランジスタ３９は非導通状態となり、
出力信号ＯＵＴの電位を下げることができなくなってし
まう。その結果、出力信号ＯＵＴはＶCC−ＶT になる。
【００１５】つぎに、入力信号ＩＮを電源電位ＶCCから
電源電位ＶSSに変化させるので、インバータ回路３５の
出力であるノードＢ’は時間遅延をもって電源電位ＶSS
から電源電位ＶCCに変化する。ノードＢ’の電位が電源
電位ＶSSから電源電位ＶCCに変化するために、ノード
Ａ’の電位はＶCC−ＶT ＋ＶCC近くの電位まで上昇し、
出力信号ＯＵＴの電位も同電位まで上昇する。この時の
電位はキャパシタ３６の容量Ｃと、ＰチャンネルＭＩＳ
型電界効果トランジスタ３８の導通時におけるノード
Ａ’の寄生容量Ｃf との比によって決まる値で、ＶCC−
ＶT ＋（Ｃ／（Ｃ＋Ｃf ））×ＶCCである。以上のよう
にして電源電圧以上の出力信号ＯＵＴを得ることができ
る。
電源電位ＶSSに変化させるので、インバータ回路３５の
出力であるノードＢ’は時間遅延をもって電源電位ＶSS
から電源電位ＶCCに変化する。ノードＢ’の電位が電源
電位ＶSSから電源電位ＶCCに変化するために、ノード
Ａ’の電位はＶCC−ＶT ＋ＶCC近くの電位まで上昇し、
出力信号ＯＵＴの電位も同電位まで上昇する。この時の
電位はキャパシタ３６の容量Ｃと、ＰチャンネルＭＩＳ
型電界効果トランジスタ３８の導通時におけるノード
Ａ’の寄生容量Ｃf との比によって決まる値で、ＶCC−
ＶT ＋（Ｃ／（Ｃ＋Ｃf ））×ＶCCである。以上のよう
にして電源電圧以上の出力信号ＯＵＴを得ることができ
る。
【００１６】従来、半導体記憶装置等でデバイスの信頼
性の向上のためにある一定以上の電圧がかからないよう
にする目的で、また負荷の寄生容量の値によらない安定
した電位を供給する目的で電位制御回路を昇圧回路に付
加したものが用いられる。図１３は従来の昇圧回路の第
３の例を示すものである。図１３において、１３は高電
圧除去回路で、ＮチャンネルＭＩＳ型電界効果トランジ
スタ１４で構成される。符号１〜１２を付した要素は図
９に示したものと同じである。
性の向上のためにある一定以上の電圧がかからないよう
にする目的で、また負荷の寄生容量の値によらない安定
した電位を供給する目的で電位制御回路を昇圧回路に付
加したものが用いられる。図１３は従来の昇圧回路の第
３の例を示すものである。図１３において、１３は高電
圧除去回路で、ＮチャンネルＭＩＳ型電界効果トランジ
スタ１４で構成される。符号１〜１２を付した要素は図
９に示したものと同じである。
【００１７】ＮチャンネルＭＩＳ型電界効果トランジス
タ１４は、高電圧を除去するためのの素子で、第１電極
を電源１に接続し、第２電極をノードＢに接続し、ゲー
トをノードＢに接続している。図１３の回路動作は、ノ
ードＢおよびノードＤの電位の上限が制限されていると
いう点を除いては、図９の回路動作と全く同じである。
ノードＢの電位が電源１の電位ＶＤＤよりもＮチャンネ
ルＭＩＳ型電界効果トランジスタ１４のしきい値電圧Ｖ
Ｔ２以上に高くない電位 （ノードＢの電位）＜ＶＤＤ＋ＶＴ２ の時にＮチャンネルＭＩＳ型電界効果トランジスタ１４
は非導通状態であるが、ノードＢの電位が電源１の電位
ＶＤＤよりもＮチャンネルＭＩＳ型電界効果トランジス
タ１４のしきい値電圧ＶＴ２以上に高くなるとＮチャン
ネルＭＩＳ型電界効果トランジスタ１４は導通状態とな
り、ノードＢが電源１の電位ＶＤＤよりもＮチャンネル
ＭＩＳ型電界効果トランジスタ１４のしきい値電圧ＶＴ
２分だけ高い電位、すなわち （ノードＢおよびノードＤの電位）＝ＶＤＤ＋ＶＴ２ になるまで電荷を引き抜き、その後に非導通状態とな
る。ただし、ノードＢおよびノードＤの過渡的な電位の
上昇をも制限するためには、ＮチャンネルＭＩＳ型電界
効果トランジスタ１４の電流能力を十分大きくとる必要
がある。
タ１４は、高電圧を除去するためのの素子で、第１電極
を電源１に接続し、第２電極をノードＢに接続し、ゲー
トをノードＢに接続している。図１３の回路動作は、ノ
ードＢおよびノードＤの電位の上限が制限されていると
いう点を除いては、図９の回路動作と全く同じである。
ノードＢの電位が電源１の電位ＶＤＤよりもＮチャンネ
ルＭＩＳ型電界効果トランジスタ１４のしきい値電圧Ｖ
Ｔ２以上に高くない電位 （ノードＢの電位）＜ＶＤＤ＋ＶＴ２ の時にＮチャンネルＭＩＳ型電界効果トランジスタ１４
は非導通状態であるが、ノードＢの電位が電源１の電位
ＶＤＤよりもＮチャンネルＭＩＳ型電界効果トランジス
タ１４のしきい値電圧ＶＴ２以上に高くなるとＮチャン
ネルＭＩＳ型電界効果トランジスタ１４は導通状態とな
り、ノードＢが電源１の電位ＶＤＤよりもＮチャンネル
ＭＩＳ型電界効果トランジスタ１４のしきい値電圧ＶＴ
２分だけ高い電位、すなわち （ノードＢおよびノードＤの電位）＝ＶＤＤ＋ＶＴ２ になるまで電荷を引き抜き、その後に非導通状態とな
る。ただし、ノードＢおよびノードＤの過渡的な電位の
上昇をも制限するためには、ＮチャンネルＭＩＳ型電界
効果トランジスタ１４の電流能力を十分大きくとる必要
がある。
【００１８】
【発明が解決しようとする課題】しかしながら上記図９
の従来例のような構成では、ノードＢ（図１１ではノー
ドＡ’に対応する）の電位を初期状態において電源１の
電位までプリチャージすることができないために、昇圧
後の電位も充分に高い電位は得ることができないという
問題点を有していた。
の従来例のような構成では、ノードＢ（図１１ではノー
ドＡ’に対応する）の電位を初期状態において電源１の
電位までプリチャージすることができないために、昇圧
後の電位も充分に高い電位は得ることができないという
問題点を有していた。
【００１９】また、図１３の従来例のような構成では、
高電圧除去用のＮチャンネルＭＩＳ型トランジスタ１４
の電流能力を大きくとるためにノードＢの寄生容量が増
加し昇圧の効率が悪くなるという問題点を有していた。
上記問題点に鑑み、この発明は初期状態に置けるノード
Ｂ（図１１ではノードＡ’に対応する）の電位を電源電
位までプリチャージすることができる昇圧回路を提供す
ることを目的とする。
高電圧除去用のＮチャンネルＭＩＳ型トランジスタ１４
の電流能力を大きくとるためにノードＢの寄生容量が増
加し昇圧の効率が悪くなるという問題点を有していた。
上記問題点に鑑み、この発明は初期状態に置けるノード
Ｂ（図１１ではノードＡ’に対応する）の電位を電源電
位までプリチャージすることができる昇圧回路を提供す
ることを目的とする。
【００２０】また、ノードＢの寄生容量を増加させず
に、ノードＢの高電圧を除去し、電圧を制御することが
できる電位制御昇圧回路を提供することを目的とする。
に、ノードＢの高電圧を除去し、電圧を制御することが
できる電位制御昇圧回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
【００２２】上記目的を達成するために、請求項１記載
の発明の昇圧回路は、第１電極が電源に接続され、第２
電極および基板電極が所定のノードに接続された第１の
ＰチャンネルＭＩＳ型電界効果トランジスタからなるプ
リチャージ素子と、第１電極および基板電極が前記所定
のノードに接続され、第２電極が前記プリチャージ素子
のゲートに接続され、ゲートが第１の入力に接続された
第２のＰチャンネルＭＩＳ型電界効果トランジスタと、
第１電極が接地電位に接続され、第２電極が前記プリチ
ャージ素子のゲートに接続され、ゲートが第１の入力に
接続された第１のＮチャンネルＭＩＳ型電界効果トラン
ジスタとからなるプリチャージ制御回路と、前記第１の
入力と前記所定のノードの間に設けられ、遅延回路とキ
ャパシタとが直列接続されたポンプ回路と、第１電極お
よび基板電極が前記所定のノードに接続され、第２電極
が出力端子に接続され、ゲートが第２の入力に接続され
た第３のＰチャンネルＭＩＳ型電界効果トランジスタ
と、第１電極が接地電位に接続され、第２電極が前記出
力端子に接続され、ゲートが第２の入力に接続された第
２のＮチャンネルＭＩＳ型電界効果トランジスタとから
なる出力制御回路とを備えたことを特徴とする。また、
請求項２記載の発明の昇圧回路は、第１電極が電源に接
続され、第２電極が所定のノードに接続された第１のＰ
チャンネルＭＩＳ型電界効果トランジスタからなるプリ
チャージ素子と、第１電極が前記所定のノードに接続さ
れ、第２電極が前記プリチャージ素子のゲートに接続さ
れ、ゲートが第１の遅延回路を介して第１の入力に接続
された第２のＰチャンネルＭＩＳ型電界効果トランジス
タと、第１電極が接地電位に接続され、第２電極が前記
プリチャージ素子のゲートに接続され、ゲートが前記第
１の遅延回路を介して第１の入力に接続された第１のＮ
チャンネルＭＩＳ型電界効果トランジスタとからなるプ
リチャージ制御回路と、前記第１の入力と前記所定のノ
ードの間に設けられ、第２の遅延回路とキャパシタとが
直列接続されたポンプ回路と、第１電極が前記所定のノ
ードに接続され、第２電極が出力端子に接続され、ゲー
トが前記第１の入力に接続された第３のＰチャンネルＭ
ＩＳ型電界効果トランジスタと、第１電極が接地電位に
接続され、第２電極が前記出力端子に接続され、ゲート
が前記第１の入力に接続された第２のＮチャンネルＭＩ
Ｓ型電界効果トランジスタとからなる出力制御回路とを
備えたことを特徴とする。
の発明の昇圧回路は、第１電極が電源に接続され、第２
電極および基板電極が所定のノードに接続された第１の
ＰチャンネルＭＩＳ型電界効果トランジスタからなるプ
リチャージ素子と、第１電極および基板電極が前記所定
のノードに接続され、第２電極が前記プリチャージ素子
のゲートに接続され、ゲートが第１の入力に接続された
第２のＰチャンネルＭＩＳ型電界効果トランジスタと、
第１電極が接地電位に接続され、第２電極が前記プリチ
ャージ素子のゲートに接続され、ゲートが第１の入力に
接続された第１のＮチャンネルＭＩＳ型電界効果トラン
ジスタとからなるプリチャージ制御回路と、前記第１の
入力と前記所定のノードの間に設けられ、遅延回路とキ
ャパシタとが直列接続されたポンプ回路と、第１電極お
よび基板電極が前記所定のノードに接続され、第２電極
が出力端子に接続され、ゲートが第２の入力に接続され
た第３のＰチャンネルＭＩＳ型電界効果トランジスタ
と、第１電極が接地電位に接続され、第２電極が前記出
力端子に接続され、ゲートが第２の入力に接続された第
２のＮチャンネルＭＩＳ型電界効果トランジスタとから
なる出力制御回路とを備えたことを特徴とする。また、
請求項２記載の発明の昇圧回路は、第１電極が電源に接
続され、第２電極が所定のノードに接続された第１のＰ
チャンネルＭＩＳ型電界効果トランジスタからなるプリ
チャージ素子と、第１電極が前記所定のノードに接続さ
れ、第２電極が前記プリチャージ素子のゲートに接続さ
れ、ゲートが第１の遅延回路を介して第１の入力に接続
された第２のＰチャンネルＭＩＳ型電界効果トランジス
タと、第１電極が接地電位に接続され、第２電極が前記
プリチャージ素子のゲートに接続され、ゲートが前記第
１の遅延回路を介して第１の入力に接続された第１のＮ
チャンネルＭＩＳ型電界効果トランジスタとからなるプ
リチャージ制御回路と、前記第１の入力と前記所定のノ
ードの間に設けられ、第２の遅延回路とキャパシタとが
直列接続されたポンプ回路と、第１電極が前記所定のノ
ードに接続され、第２電極が出力端子に接続され、ゲー
トが前記第１の入力に接続された第３のＰチャンネルＭ
ＩＳ型電界効果トランジスタと、第１電極が接地電位に
接続され、第２電極が前記出力端子に接続され、ゲート
が前記第１の入力に接続された第２のＮチャンネルＭＩ
Ｓ型電界効果トランジスタとからなる出力制御回路とを
備えたことを特徴とする。
【００２３】また、請求項３記載の発明の昇圧回路は、
第１電極が電源に接続され、第２電極および基板電極が
所定のノードに接続された第１のＰチャンネルＭＩＳ型
電界効果トランジスタからなるプリチャージ素子と、第
１電極および基板電極が前記電源に接続され、第２電極
が前記プリチャージ素子のゲートに接続され、ゲートが
第１の入力に接続された第２のＰチャンネルＭＩＳ型電
界効果トランジスタと、第１電極が接地電位に接続さ
れ、第２電極が前記プリチャージ素子のゲートに接続さ
れ、ゲートが第１の入力に接続された第１のＮチャンネ
ルＭＩＳ型電界効果トランジスタとからなるプリチャー
ジ制御回路と、前記第１の入力と前記所定のノードの間
に設けられ、遅延回路とキャパシタとが直列接続された
ポンプ回路と、第１電極および基板電極が前記所定のノ
ードに接続され、第２電極が出力端子に接続され、ゲー
トが第２の入力に接続された第３のＰチャンネルＭＩＳ
型電界効果トランジスタと、第１電極が接地電位に接続
され、第２電極が前記出力端子に接続され、ゲートが前
記第２の入力に接続された第２のＮチャンネルＭＩＳ型
電界効果トランジスタとからなる出力制御回路とを備え
たことを特徴とする。また、請求項４記載の発明の昇圧
回路は、第１電極および基板電極が電源に接続され、第
２電極が所定のノードに接続された第１のＰチャンネル
ＭＩＳ型電界効果トランジスタからなるプリチャージ素
子と、第１電極および基板電極が前記電源に接続され、
第２電極が前記プリチャージ素子のゲートに接続され、
ゲートが第１の入力に接続された第２のＰチャンネルＭ
ＩＳ型電界効果トランジスタと、第１電極が接地電位に
接続され、第２電極が前記プリチャージ素子のゲートに
接続され、ゲートが第１の入力に接続された第１のＮチ
ャンネルＭＩＳ型電界効果トランジスタとからなるプリ
チャージ制御回路と、前記第１の入力と前記所定のノー
ドの間に設けられ、遅延回路とキャパシタとが直列接続
されたポンプ回路と、第１電極が前記所定のノードに接
続され、第２電極が出力端子に接続され、基板電極が前
記電源に接続され、ゲートが第２の入力に接続された第
３のＰチャンネルＭＩＳ型電界効果トランジスタと、第
１電極が接地電位に接続され、第２電極が前記出力端子
に接続され、ゲートが前記第２の入力に接続された第２
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
る出力制御回路とを備えたことを特徴とする。
第１電極が電源に接続され、第２電極および基板電極が
所定のノードに接続された第１のＰチャンネルＭＩＳ型
電界効果トランジスタからなるプリチャージ素子と、第
１電極および基板電極が前記電源に接続され、第２電極
が前記プリチャージ素子のゲートに接続され、ゲートが
第１の入力に接続された第２のＰチャンネルＭＩＳ型電
界効果トランジスタと、第１電極が接地電位に接続さ
れ、第２電極が前記プリチャージ素子のゲートに接続さ
れ、ゲートが第１の入力に接続された第１のＮチャンネ
ルＭＩＳ型電界効果トランジスタとからなるプリチャー
ジ制御回路と、前記第１の入力と前記所定のノードの間
に設けられ、遅延回路とキャパシタとが直列接続された
ポンプ回路と、第１電極および基板電極が前記所定のノ
ードに接続され、第２電極が出力端子に接続され、ゲー
トが第２の入力に接続された第３のＰチャンネルＭＩＳ
型電界効果トランジスタと、第１電極が接地電位に接続
され、第２電極が前記出力端子に接続され、ゲートが前
記第２の入力に接続された第２のＮチャンネルＭＩＳ型
電界効果トランジスタとからなる出力制御回路とを備え
たことを特徴とする。また、請求項４記載の発明の昇圧
回路は、第１電極および基板電極が電源に接続され、第
２電極が所定のノードに接続された第１のＰチャンネル
ＭＩＳ型電界効果トランジスタからなるプリチャージ素
子と、第１電極および基板電極が前記電源に接続され、
第２電極が前記プリチャージ素子のゲートに接続され、
ゲートが第１の入力に接続された第２のＰチャンネルＭ
ＩＳ型電界効果トランジスタと、第１電極が接地電位に
接続され、第２電極が前記プリチャージ素子のゲートに
接続され、ゲートが第１の入力に接続された第１のＮチ
ャンネルＭＩＳ型電界効果トランジスタとからなるプリ
チャージ制御回路と、前記第１の入力と前記所定のノー
ドの間に設けられ、遅延回路とキャパシタとが直列接続
されたポンプ回路と、第１電極が前記所定のノードに接
続され、第２電極が出力端子に接続され、基板電極が前
記電源に接続され、ゲートが第２の入力に接続された第
３のＰチャンネルＭＩＳ型電界効果トランジスタと、第
１電極が接地電位に接続され、第２電極が前記出力端子
に接続され、ゲートが前記第２の入力に接続された第２
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
る出力制御回路とを備えたことを特徴とする。
【００２４】
【作用】請求項１記載の昇圧回路によれば、プリチャー
ジ素子をプリチャージ制御回路により導通制御すること
によって、所定のノードを電源電位までプリチャージし
た後、さらにポンプ回路で昇圧することができる。請求
項２記載の昇圧回路によれば、請求項１記載の昇圧回路
と同様の作用を有する。
ジ素子をプリチャージ制御回路により導通制御すること
によって、所定のノードを電源電位までプリチャージし
た後、さらにポンプ回路で昇圧することができる。請求
項２記載の昇圧回路によれば、請求項１記載の昇圧回路
と同様の作用を有する。
【００２５】 請求項３記載の昇圧回路によれば、プリチ
ャージ素子をプリチャージ制御回路により導通制御する
ことによって、所定のノードの昇圧後の電位を制御する
ことができる。請求項４記載の昇圧回路によれば、高電
圧除去素子を兼ねたプリチャージ素子を用いることによ
って、所定のノードの昇圧後の電位を制御することがで
きる。
ャージ素子をプリチャージ制御回路により導通制御する
ことによって、所定のノードの昇圧後の電位を制御する
ことができる。請求項４記載の昇圧回路によれば、高電
圧除去素子を兼ねたプリチャージ素子を用いることによ
って、所定のノードの昇圧後の電位を制御することがで
きる。
【００２６】
この発明の第１の実施例における昇圧回路（請求項１に
対応する）について、図面を参照しながら説明する。
対応する）について、図面を参照しながら説明する。
【００２７】図１はこの発明の第１の実施例における昇
圧回路の回路図を示すものである。図１において、符号
１と２と４〜１２を付した要素は図９と同じである。１
５はＰチャンネルＭＩＳ型電界効果トランジスタであ
る。１６はプリチャージ制御回路で、ＮチャンネルＭＩ
Ｓ型電界効果トランジスタ１７とＰチャンネルＭＩＳ型
電界効果トランジスタ１８とから構成される。
圧回路の回路図を示すものである。図１において、符号
１と２と４〜１２を付した要素は図９と同じである。１
５はＰチャンネルＭＩＳ型電界効果トランジスタであ
る。１６はプリチャージ制御回路で、ＮチャンネルＭＩ
Ｓ型電界効果トランジスタ１７とＰチャンネルＭＩＳ型
電界効果トランジスタ１８とから構成される。
【００２８】ＰチャンネルＭＩＳ型電界効果トランジス
タ１５はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＥに
接続し、基板電極をノードＢに接続している。Ｎチャン
ネルＭＩＳ型電界効果トランジスタ１７は第１電極を接
地２に接続し、第２電極をノードＥに接続し、ゲートを
ノードＡに接続している。ＰチャンネルＭＩＳ型電界効
果トランジスタ１８は第１電極をノードＢに接続し、第
２電極をノードＥに接続し、ゲートをノードＡに接続
し、基板電極をノードＢに接続している。Ｐチャンネル
ＭＩＳ型電界効果トランジスタ１５とＰチャンネルＭＩ
Ｓ型電界効果トランジスタ１８の基板電極をノードＢに
接続したのは、昇圧時におけるノードＢから電源１への
電流が流れることを防止するためである。
タ１５はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＥに
接続し、基板電極をノードＢに接続している。Ｎチャン
ネルＭＩＳ型電界効果トランジスタ１７は第１電極を接
地２に接続し、第２電極をノードＥに接続し、ゲートを
ノードＡに接続している。ＰチャンネルＭＩＳ型電界効
果トランジスタ１８は第１電極をノードＢに接続し、第
２電極をノードＥに接続し、ゲートをノードＡに接続
し、基板電極をノードＢに接続している。Ｐチャンネル
ＭＩＳ型電界効果トランジスタ１５とＰチャンネルＭＩ
Ｓ型電界効果トランジスタ１８の基板電極をノードＢに
接続したのは、昇圧時におけるノードＢから電源１への
電流が流れることを防止するためである。
【００２９】図２は図１に示す昇圧回路の動作を示すタ
イムチャートである。図１の回路動作を図２を参照して
説明する。まず初期状態として、ノードＡとノードＣに
は電源１の電位ＶＤＤが与えられている。このときＰチ
ャンネルＭＩＳ型電界効果トランジスタ１１は非導通状
態であり、ＮチャンネルＭＩＳ型電界効果トランジスタ
１２は導通状態であるために、ノードＤの電位はＮチャ
ンネルＭＩＳ型電界効果トランジスタ１２を通じて接地
２の電位ＶＳＳになっている。また、ＮチャンネルＭＩ
Ｓ型電界効果トランジスタ１７は導通状態であり、Ｐチ
ャンネルＭＩＳ型電界効果トランジスタ１８は非導通状
態であるために、ノードＥの電位はＮチャンネルＭＩＳ
型電界効果トランジスタ１７を通じて接地２の電位ＶＳ
Ｓになっている。したがって、ＰチャンネルＭＩＳ型電
界効果トランジスタ１５は導通状態となり、ノードＢの
電位はＰチャンネルＭＩＳ型電界効果トランジスタ１５
を通じて電源１の電位ＶＤＤにプリチャージされる。ノ
ードＡに接続された遅延回路５の入力端子は電源１の電
位ＶＤＤなので、出力端子に接地２の電位ＶＳＳを出力
する。その結果、キャパシタ６の第１電極は接地２の電
位ＶＳＳに、第２電極は電源１の電位ＶＤＤになる。
イムチャートである。図１の回路動作を図２を参照して
説明する。まず初期状態として、ノードＡとノードＣに
は電源１の電位ＶＤＤが与えられている。このときＰチ
ャンネルＭＩＳ型電界効果トランジスタ１１は非導通状
態であり、ＮチャンネルＭＩＳ型電界効果トランジスタ
１２は導通状態であるために、ノードＤの電位はＮチャ
ンネルＭＩＳ型電界効果トランジスタ１２を通じて接地
２の電位ＶＳＳになっている。また、ＮチャンネルＭＩ
Ｓ型電界効果トランジスタ１７は導通状態であり、Ｐチ
ャンネルＭＩＳ型電界効果トランジスタ１８は非導通状
態であるために、ノードＥの電位はＮチャンネルＭＩＳ
型電界効果トランジスタ１７を通じて接地２の電位ＶＳ
Ｓになっている。したがって、ＰチャンネルＭＩＳ型電
界効果トランジスタ１５は導通状態となり、ノードＢの
電位はＰチャンネルＭＩＳ型電界効果トランジスタ１５
を通じて電源１の電位ＶＤＤにプリチャージされる。ノ
ードＡに接続された遅延回路５の入力端子は電源１の電
位ＶＤＤなので、出力端子に接地２の電位ＶＳＳを出力
する。その結果、キャパシタ６の第１電極は接地２の電
位ＶＳＳに、第２電極は電源１の電位ＶＤＤになる。
【００３０】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１５とＰチャンネルＭＩＳ型電界効果
トランジスタ１１を通じて電源１の電位ＶＤＤになる。
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１５とＰチャンネルＭＩＳ型電界効果
トランジスタ１１を通じて電源１の電位ＶＤＤになる。
【００３１】つぎにノードＡの電位を電源１の電位ＶＤ
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ１７が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ１８は非導通状態から導通状態へと変化す
る。このため、ノードＥの電位はＰチャンネルＭＩＳ型
電界効果トランジスタ１８を通じてノードＢの電位と同
じ電源１の電位ＶＤＤになる。したがって、Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１５は非導通状態とな
る。遅延回路５の出力は、ノードＡの変化から時間遅延
を持って、接地２の電位ＶＳＳから電源１の電位ＶＤＤ
に変化する。その結果キャパシタ６を介してノードＢの
電位が上昇し、さらに導通状態にあるＰチャンネルＭＩ
Ｓ型電界効果トランジスタ１１を通じてノードＤに上昇
した電位が伝わる。
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ１７が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ１８は非導通状態から導通状態へと変化す
る。このため、ノードＥの電位はＰチャンネルＭＩＳ型
電界効果トランジスタ１８を通じてノードＢの電位と同
じ電源１の電位ＶＤＤになる。したがって、Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１５は非導通状態とな
る。遅延回路５の出力は、ノードＡの変化から時間遅延
を持って、接地２の電位ＶＳＳから電源１の電位ＶＤＤ
に変化する。その結果キャパシタ６を介してノードＢの
電位が上昇し、さらに導通状態にあるＰチャンネルＭＩ
Ｓ型電界効果トランジスタ１１を通じてノードＤに上昇
した電位が伝わる。
【００３２】この時の電位は、キャパシタ６の容量Ｃ６
と、ＰチャンネルＭＩＳ型電界効果トランジスタ１１の
導通時におけるノードＢの寄生容量ＣＢとの比によって
決まり （ノードＤの電位）＝ＶＤＤ−ＶＳＳ＋（Ｃ６／（Ｃ６
＋ＣＢ））×ＶＤＤ となる。以上のようにして電源１の電位以上の電位をノ
ードＤに得ることができ、この電位は従来のものに比べ
て、しきい値電圧分高い電位である。
と、ＰチャンネルＭＩＳ型電界効果トランジスタ１１の
導通時におけるノードＢの寄生容量ＣＢとの比によって
決まり （ノードＤの電位）＝ＶＤＤ−ＶＳＳ＋（Ｃ６／（Ｃ６
＋ＣＢ））×ＶＤＤ となる。以上のようにして電源１の電位以上の電位をノ
ードＤに得ることができ、この電位は従来のものに比べ
て、しきい値電圧分高い電位である。
【００３３】また、この時のノードＥの電位は、導通状
態にあるＰチャンネルＭＩＳ型電界効果トランジスタ１
８を通じてノードＢの電位と等しくなるので、Ｐチャン
ネルＭＩＳ型電界効果トランジスタ１５は非導通状態を
保ったままノードＢから電源１への電流を遮断できる。 〔第２の実施例〕 この発明の第２の実施例における昇圧回路（請求項２に
対応する）について、図面を参照しながら説明する。
態にあるＰチャンネルＭＩＳ型電界効果トランジスタ１
８を通じてノードＢの電位と等しくなるので、Ｐチャン
ネルＭＩＳ型電界効果トランジスタ１５は非導通状態を
保ったままノードＢから電源１への電流を遮断できる。 〔第２の実施例〕 この発明の第２の実施例における昇圧回路（請求項２に
対応する）について、図面を参照しながら説明する。
【００３４】図３はこの発明の第２の実施例における昇
圧回路の回路図を示すものである。図３において、４０
はプリチャージ制御回路、４１は遅延回路、４２はＰチ
ャンネルＭＩＳ型電界効果トランジスタ、４３はＮチャ
ンネルＭＩＳ型電界効果トランジスタ、４４はＰチャン
ネルＭＩＳ型電界効果トランジスタ（プリチャージ素
子）である。その他の部分は、図１１に示した従来の昇
圧回路と同様の構成である。
圧回路の回路図を示すものである。図３において、４０
はプリチャージ制御回路、４１は遅延回路、４２はＰチ
ャンネルＭＩＳ型電界効果トランジスタ、４３はＮチャ
ンネルＭＩＳ型電界効果トランジスタ、４４はＰチャン
ネルＭＩＳ型電界効果トランジスタ（プリチャージ素
子）である。その他の部分は、図１１に示した従来の昇
圧回路と同様の構成である。
【００３５】遅延回路４１は入力信号と同位相の信号を
遅延して伝える。ＰチャンネルＭＩＳ型電界効果トラン
ジスタ４２は第１電極をノードＡ’に接続し、第２電極
をノードＤ’に接続し、ゲートをノードＣ’に接続して
いる。ＮチャンネルＭＩＳ型電界効果トランジスタ４３
は第１電極をノードＤ’に接続し、第２電極を接地電位
３２に接続し、ゲートをノードＣ’に接続している。Ｐ
チャンネルＭＩＳ型電界効果トランジスタ４４は第１電
極を電源３１に接続し、第２電極をノードＡ’に接続
し、ゲートをノードＤ’に接続して、ノードＡ’を電源
３１でプリチャージする。
遅延して伝える。ＰチャンネルＭＩＳ型電界効果トラン
ジスタ４２は第１電極をノードＡ’に接続し、第２電極
をノードＤ’に接続し、ゲートをノードＣ’に接続して
いる。ＮチャンネルＭＩＳ型電界効果トランジスタ４３
は第１電極をノードＤ’に接続し、第２電極を接地電位
３２に接続し、ゲートをノードＣ’に接続している。Ｐ
チャンネルＭＩＳ型電界効果トランジスタ４４は第１電
極を電源３１に接続し、第２電極をノードＡ’に接続
し、ゲートをノードＤ’に接続して、ノードＡ’を電源
３１でプリチャージする。
【００３６】図４は、図３の回路動作を示すタイムチャ
ートである。以下に図３に示す実施例の回路動作を図４
を参照して説明する。まず初期状態として、入力信号Ｉ
Ｎには電源電位ＶCCが与えられている。このときＰチャ
ンネルＭＩＳ型電界効果トランジスタ３８は非導通状態
であり、ＮチャンネルＭＩＳ型電界効果トランジスタ３
９は導通状態であるために、出力信号ＯＵＴは接地電位
ＶSSになっている。遅延回路４１は入力信号ＩＮが電源
電位Ｖ CCなので、電源電位ＶCCをノードＣ’に出力す
る。ＰチャンネルＭＩＳ型電界効果トランジスタ４２
は、ゲートに電源電位ＶCCであるノードＣ’が入力され
ているので、非導通状態となる。ＮチャンネルＭＩＳ型
電界効果トランジスタ４３は、ゲートに電源電位ＶCCで
あるノードＣ’が入力されているので導通状態となり、
ノードＤ’を接地電位ＶSSにする。ＰチャンネルＭＩＳ
型電界効果トランジスタ４４は、ゲート接地電位ＶSSで
あるノードＤ’が接続されているために導通状態とな
り、ノードＡ’の電位を電源電位ＶCCまでプリチャージ
する。インバータ回路３５は、入力が電源電位ＶCCであ
るので、接地電位ＶSSを出力する。キャパシタ３６はＶ
CCの電位差を保つ。
ートである。以下に図３に示す実施例の回路動作を図４
を参照して説明する。まず初期状態として、入力信号Ｉ
Ｎには電源電位ＶCCが与えられている。このときＰチャ
ンネルＭＩＳ型電界効果トランジスタ３８は非導通状態
であり、ＮチャンネルＭＩＳ型電界効果トランジスタ３
９は導通状態であるために、出力信号ＯＵＴは接地電位
ＶSSになっている。遅延回路４１は入力信号ＩＮが電源
電位Ｖ CCなので、電源電位ＶCCをノードＣ’に出力す
る。ＰチャンネルＭＩＳ型電界効果トランジスタ４２
は、ゲートに電源電位ＶCCであるノードＣ’が入力され
ているので、非導通状態となる。ＮチャンネルＭＩＳ型
電界効果トランジスタ４３は、ゲートに電源電位ＶCCで
あるノードＣ’が入力されているので導通状態となり、
ノードＤ’を接地電位ＶSSにする。ＰチャンネルＭＩＳ
型電界効果トランジスタ４４は、ゲート接地電位ＶSSで
あるノードＤ’が接続されているために導通状態とな
り、ノードＡ’の電位を電源電位ＶCCまでプリチャージ
する。インバータ回路３５は、入力が電源電位ＶCCであ
るので、接地電位ＶSSを出力する。キャパシタ３６はＶ
CCの電位差を保つ。
【００３７】この状態で入力信号ＩＮを電源電位ＶCCか
ら電源電位ＶSSに変化させる。まずＰチャンネルＭＩＳ
型電界効果トランジスタ３８が導通状態となり、ノード
Ａ’の電位を出力信号ＯＵＴに伝える。ＮチャンネルＭ
ＩＳ型電界効果トランジスタ３９は非導通状態となり、
出力信号ＯＵＴの電位を下げることができなくなってし
まう。その結果、出力信号ＯＵＴは電源電位ＶCCにな
る。
ら電源電位ＶSSに変化させる。まずＰチャンネルＭＩＳ
型電界効果トランジスタ３８が導通状態となり、ノード
Ａ’の電位を出力信号ＯＵＴに伝える。ＮチャンネルＭ
ＩＳ型電界効果トランジスタ３９は非導通状態となり、
出力信号ＯＵＴの電位を下げることができなくなってし
まう。その結果、出力信号ＯＵＴは電源電位ＶCCにな
る。
【００３８】つぎに、遅延回路４１は時間遅延を持って
入力信号ＩＮを出力するので、ノードＣ’は電源電位Ｖ
CCから接地電位ＶSSに変化する。すると、Ｎチャンネル
ＭＩＳ型電界効果トランジスタ４３は非導通状態にな
る。また、ＰチャンネルＭＩＳ型電界効果トランジスタ
４２が導通状態になるので、ノードＤ’はノードＡ’の
電位であるＶCCになる。そのために、ＰチャンネルＭＩ
Ｓ型電界効果トランジスタ４４が非導通状態になる。
入力信号ＩＮを出力するので、ノードＣ’は電源電位Ｖ
CCから接地電位ＶSSに変化する。すると、Ｎチャンネル
ＭＩＳ型電界効果トランジスタ４３は非導通状態にな
る。また、ＰチャンネルＭＩＳ型電界効果トランジスタ
４２が導通状態になるので、ノードＤ’はノードＡ’の
電位であるＶCCになる。そのために、ＰチャンネルＭＩ
Ｓ型電界効果トランジスタ４４が非導通状態になる。
【００３９】また、入力信号ＩＮを電源電位ＶCCから電
源電位ＶSSに変化させるので、インバータ回路３５の出
力は時間遅延をもって電源電位ＶSSから電源電位ＶCCに
変化する。そのために、キャパシタ３６の第１電極の電
位も電源電位ＶSSから電源電位ＶCCに変化し、第２電極
はＶCC＋ＶCC近くの電位まで上昇し、ノードＡ’の電位
と出力信号ＯＵＴの電位も同電位まで上昇する。この時
の電位はキャパシタ３６の容量Ｃと、ＰチャンネルＭＩ
Ｓ型電界効果トランジスタ３９の導通時におけるノード
Ａ’の寄生容量Ｃf との比によって決まる値で、ＶCC＋
（Ｃ／（Ｃ＋Ｃ f ））×ＶCCである。またこのとき、Ｐ
チャンネルＭＩＳ型電界効果トランジスタ４２が導通状
態のままであるので、ノードＤ’の電位も昇圧されたノ
ードＡ’の電位と等しくなり、ＰチャンネルＭＩＳ型電
界効果トランジスタ４４は非導通状態を保持する。この
ようにして電源電圧以上の出力信号ＯＵＴを得ることが
できる。
源電位ＶSSに変化させるので、インバータ回路３５の出
力は時間遅延をもって電源電位ＶSSから電源電位ＶCCに
変化する。そのために、キャパシタ３６の第１電極の電
位も電源電位ＶSSから電源電位ＶCCに変化し、第２電極
はＶCC＋ＶCC近くの電位まで上昇し、ノードＡ’の電位
と出力信号ＯＵＴの電位も同電位まで上昇する。この時
の電位はキャパシタ３６の容量Ｃと、ＰチャンネルＭＩ
Ｓ型電界効果トランジスタ３９の導通時におけるノード
Ａ’の寄生容量Ｃf との比によって決まる値で、ＶCC＋
（Ｃ／（Ｃ＋Ｃ f ））×ＶCCである。またこのとき、Ｐ
チャンネルＭＩＳ型電界効果トランジスタ４２が導通状
態のままであるので、ノードＤ’の電位も昇圧されたノ
ードＡ’の電位と等しくなり、ＰチャンネルＭＩＳ型電
界効果トランジスタ４４は非導通状態を保持する。この
ようにして電源電圧以上の出力信号ＯＵＴを得ることが
できる。
【００４０】以上のように、この実施例によれば、プリ
チャージ素子にＰチャンネルＭＩＳ型電界効果トランジ
スタ４４を用い、プリチャージ素子を制御するプリチャ
ージ制御回路４０を備えたことにより、従来の昇圧回路
よりもしきい値電圧ＶＴ だけ高く出力信号を昇圧する
ことができる。 〔第３の実施例〕 この発明の第３の実施例における電位制御昇圧回路（請
求項３に対応する）について、図面を参照しながら説明
する。
チャージ素子にＰチャンネルＭＩＳ型電界効果トランジ
スタ４４を用い、プリチャージ素子を制御するプリチャ
ージ制御回路４０を備えたことにより、従来の昇圧回路
よりもしきい値電圧ＶＴ だけ高く出力信号を昇圧する
ことができる。 〔第３の実施例〕 この発明の第３の実施例における電位制御昇圧回路（請
求項３に対応する）について、図面を参照しながら説明
する。
【００４１】図５はこの発明の第２の実施例における電
位制御昇圧回路の回路図を示すものである。図５におい
て、符号１と２と４〜１２を付した要素は図９と同じで
ある。１９はＰチャンネルＭＩＳ型電界効果トランジス
タである。２０はプリチャージ制御回路で、Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２１とＰチャンネルＭ
ＩＳ型電界効果トランジスタ２２とから構成される。
位制御昇圧回路の回路図を示すものである。図５におい
て、符号１と２と４〜１２を付した要素は図９と同じで
ある。１９はＰチャンネルＭＩＳ型電界効果トランジス
タである。２０はプリチャージ制御回路で、Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２１とＰチャンネルＭ
ＩＳ型電界効果トランジスタ２２とから構成される。
【００４２】ＰチャンネルＭＩＳ型電界効果トランジス
タ１９はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＦに
接続し、基板電極をノードＢに接続している。Ｎチャン
ネルＭＩＳ型電界効果トランジスタ２１は第１電極を接
地２に接続し、第２電極をノードＦに接続し、ゲートを
ノードＡに接続している。ＰチャンネルＭＩＳ型電界効
果トランジスタ２２は第１電極を電源１に接続し、第２
電極をノードＦに接続し、ゲートをノードＡに接続し、
基板電極を電源１に接続している。ＰチャンネルＭＩＳ
型電界効果トランジスタ１９の基板電極をノードＢに接
続したのは、昇圧時におけるノードＢから電源１への電
流を防止するためである。
タ１９はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＦに
接続し、基板電極をノードＢに接続している。Ｎチャン
ネルＭＩＳ型電界効果トランジスタ２１は第１電極を接
地２に接続し、第２電極をノードＦに接続し、ゲートを
ノードＡに接続している。ＰチャンネルＭＩＳ型電界効
果トランジスタ２２は第１電極を電源１に接続し、第２
電極をノードＦに接続し、ゲートをノードＡに接続し、
基板電極を電源１に接続している。ＰチャンネルＭＩＳ
型電界効果トランジスタ１９の基板電極をノードＢに接
続したのは、昇圧時におけるノードＢから電源１への電
流を防止するためである。
【００４３】図６は図５に示す電位制御昇圧回路の動作
を示すタイムチャートである。図５の回路動作を図６を
参照して説明する。まず初期状態として、ノードＡとノ
ードＣには電源１の電位ＶＤＤが与えられている。この
ときＰチャンネルＭＩＳ型電界効果トランジスタ１１は
非導通状態であり、ＮチャンネルＭＩＳ型電界効果トラ
ンジスタ１２は導通状態である。このため、ノードＤの
電位はＮチャンネルＭＩＳ型電界効果トランジスタ１２
を通じて接地２の電位ＶＳＳになっている。またＮチャ
ンネルＭＩＳ型電界効果トランジスタ２１は導通状態で
あり、ＰチャンネルＭＩＳ型電界効果トランジスタ２２
は非導通状態であるために、ノードＦの電位はＮチャン
ネルＭＩＳ型電界効果トランジスタ２１を通じて接地２
の電位ＶＳＳになっている。したがって、Ｐチャンネル
ＭＩＳ型電界効果トランジスタ１９は導通状態となり、
ノードＢの電位はＰチャンネルＭＩＳ型電界効果トラン
ジスタ１９を通じて電源１の電位ＶＤＤにプリチャージ
される。ノードＡに接続された遅延回路５の入力端子は
電源１の電位ＶＤＤなので、出力端子に接地２の電位Ｖ
ＳＳを出力する。その結果、キャパシタ６の第１電極は
接地２の電位ＶＳＳに、第２電極は電源１の電位ＶＤＤ
になる。
を示すタイムチャートである。図５の回路動作を図６を
参照して説明する。まず初期状態として、ノードＡとノ
ードＣには電源１の電位ＶＤＤが与えられている。この
ときＰチャンネルＭＩＳ型電界効果トランジスタ１１は
非導通状態であり、ＮチャンネルＭＩＳ型電界効果トラ
ンジスタ１２は導通状態である。このため、ノードＤの
電位はＮチャンネルＭＩＳ型電界効果トランジスタ１２
を通じて接地２の電位ＶＳＳになっている。またＮチャ
ンネルＭＩＳ型電界効果トランジスタ２１は導通状態で
あり、ＰチャンネルＭＩＳ型電界効果トランジスタ２２
は非導通状態であるために、ノードＦの電位はＮチャン
ネルＭＩＳ型電界効果トランジスタ２１を通じて接地２
の電位ＶＳＳになっている。したがって、Ｐチャンネル
ＭＩＳ型電界効果トランジスタ１９は導通状態となり、
ノードＢの電位はＰチャンネルＭＩＳ型電界効果トラン
ジスタ１９を通じて電源１の電位ＶＤＤにプリチャージ
される。ノードＡに接続された遅延回路５の入力端子は
電源１の電位ＶＤＤなので、出力端子に接地２の電位Ｖ
ＳＳを出力する。その結果、キャパシタ６の第１電極は
接地２の電位ＶＳＳに、第２電極は電源１の電位ＶＤＤ
になる。
【００４４】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１９とＰチャンネルＭＩＳ型電界効果
トランジスタ１１を通じて電源１の電位ＶＤＤになる。
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ１１が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ１２は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ１９とＰチャンネルＭＩＳ型電界効果
トランジスタ１１を通じて電源１の電位ＶＤＤになる。
【００４５】つぎにノードＡの電位を電源１の電位ＶＤ
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ２１が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ２２は非導通状態から導通状態へと変化す
る。このため、ノードＦの電位はＰチャンネルＭＩＳ型
電界効果トランジスタ２２を通じて電源１の電位ＶＤＤ
になる。したがって、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ１９は非導通状態となる。遅延回路５の出力
は、ノードＡの変化から時間遅延を持って、接地２の電
位ＶＳＳから電源１の電位ＶＤＤに変化する。その結果
キャパシタ６を介してノードＢの電位が上昇し、さらに
導通状態にあるＰチャンネルＭＩＳ型電界効果トランジ
スタ１１を通じてノードＤに上昇した電位が伝わる。し
かし、この時ノードＢの電位が電源１の電位ＶＤＤより
も、ＰチャンネルＭＩＳ型電界効果トランジスタ１９の
しきい値電圧ＶＴ３以上に高い電位 （ノードＢの電位）＞ＶＤＤ＋ＶＴ３ となると、ＰチャンネルＭＩＳ型電界効果トランジスタ
１９は導通状態となる。ノードＢの電位は、Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１９を通じて、電源１
よりもＰチャンネルＭＩＳ型電界効果トランジスタ１９
のしきい値電圧ＶＴ３分だけ高い電位 （ノードＢの電位）＝ＶＤＤ＋ＶＴ３ まで電荷を引き抜かれる。その後ＰチャンネルＭＩＳ型
電界効果トランジスタ１９は非導通状態になる。その結
果ノードＤの電位は制限され、寄生容量によらない電位 （ノードＤの電位）＝ＶＤＤ＋ＶＴ３ になる。
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ２１が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ２２は非導通状態から導通状態へと変化す
る。このため、ノードＦの電位はＰチャンネルＭＩＳ型
電界効果トランジスタ２２を通じて電源１の電位ＶＤＤ
になる。したがって、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ１９は非導通状態となる。遅延回路５の出力
は、ノードＡの変化から時間遅延を持って、接地２の電
位ＶＳＳから電源１の電位ＶＤＤに変化する。その結果
キャパシタ６を介してノードＢの電位が上昇し、さらに
導通状態にあるＰチャンネルＭＩＳ型電界効果トランジ
スタ１１を通じてノードＤに上昇した電位が伝わる。し
かし、この時ノードＢの電位が電源１の電位ＶＤＤより
も、ＰチャンネルＭＩＳ型電界効果トランジスタ１９の
しきい値電圧ＶＴ３以上に高い電位 （ノードＢの電位）＞ＶＤＤ＋ＶＴ３ となると、ＰチャンネルＭＩＳ型電界効果トランジスタ
１９は導通状態となる。ノードＢの電位は、Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１９を通じて、電源１
よりもＰチャンネルＭＩＳ型電界効果トランジスタ１９
のしきい値電圧ＶＴ３分だけ高い電位 （ノードＢの電位）＝ＶＤＤ＋ＶＴ３ まで電荷を引き抜かれる。その後ＰチャンネルＭＩＳ型
電界効果トランジスタ１９は非導通状態になる。その結
果ノードＤの電位は制限され、寄生容量によらない電位 （ノードＤの電位）＝ＶＤＤ＋ＶＴ３ になる。
【００４６】このようにプリチャージ制御回路の構成を
工夫することにより、プリチャージ素子を高電圧除去回
路として用いることができる。また、この時Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１９のしきい値電圧Ｖ
Ｔ３を変えることにより、ノードＤの電位を設定するこ
とができる。 〔第４の実施例〕 この発明の第４の実施例における電位制御昇圧回路（請
求項４に対応する）について、図面を参照しながら説明
する。
工夫することにより、プリチャージ素子を高電圧除去回
路として用いることができる。また、この時Ｐチャンネ
ルＭＩＳ型電界効果トランジスタ１９のしきい値電圧Ｖ
Ｔ３を変えることにより、ノードＤの電位を設定するこ
とができる。 〔第４の実施例〕 この発明の第４の実施例における電位制御昇圧回路（請
求項４に対応する）について、図面を参照しながら説明
する。
【００４７】図７はこの発明の第３の実施例における電
位制御昇圧回路の回路図を示すものである。図７におい
て、符号１と２と４〜９を付した要素は図９と同じであ
る。２３はＰチャンネルＭＩＳ型電界効果トランジスタ
である。２４はプリチャージ制御回路で、Ｎチャンネル
ＭＩＳ型電界効果トランジスタ２５とＰチャンネルＭＩ
Ｓ型電界効果トランジスタ２６とから構成される。２７
は出力制御回路で、ＰチャンネルＭＩＳ型電界効果トラ
ンジスタ２８とＮチャンネルＭＩＳ型電界効果トランジ
スタ２９とから構成される。
位制御昇圧回路の回路図を示すものである。図７におい
て、符号１と２と４〜９を付した要素は図９と同じであ
る。２３はＰチャンネルＭＩＳ型電界効果トランジスタ
である。２４はプリチャージ制御回路で、Ｎチャンネル
ＭＩＳ型電界効果トランジスタ２５とＰチャンネルＭＩ
Ｓ型電界効果トランジスタ２６とから構成される。２７
は出力制御回路で、ＰチャンネルＭＩＳ型電界効果トラ
ンジスタ２８とＮチャンネルＭＩＳ型電界効果トランジ
スタ２９とから構成される。
【００４８】ＰチャンネルＭＩＳ型電界効果トランジス
タ２３はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＧに
接続し、基板電極を電源１に接続している。Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２５は第１電極を接地
２に接続し、第２電極をノードＧに接続し、ゲートをノ
ードＡに接続している。ＰチャンネルＭＩＳ型電界効果
トランジスタ２６は第１電極を電源１に接続し、第２電
極をノードＧに接続し、ゲートをノードＡに接続し、基
板電極を電源１に接続している。ＰチャンネルＭＩＳ型
電界効果トランジスタ２８は第１電極をノードＢに接続
し、第２電極をノードＤに接続し、ゲートをノードＣに
接続し、基板電極を電源１に接続している。Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２９は第１電極を接地
２に接続し、第２電極をノードＤに接続し、ゲートをノ
ードＣに接続している。
タ２３はプリチャージ素子で第１電極を電源１に接続
し、第２電極をノードＢに接続し、ゲートをノードＧに
接続し、基板電極を電源１に接続している。Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２５は第１電極を接地
２に接続し、第２電極をノードＧに接続し、ゲートをノ
ードＡに接続している。ＰチャンネルＭＩＳ型電界効果
トランジスタ２６は第１電極を電源１に接続し、第２電
極をノードＧに接続し、ゲートをノードＡに接続し、基
板電極を電源１に接続している。ＰチャンネルＭＩＳ型
電界効果トランジスタ２８は第１電極をノードＢに接続
し、第２電極をノードＤに接続し、ゲートをノードＣに
接続し、基板電極を電源１に接続している。Ｎチャンネ
ルＭＩＳ型電界効果トランジスタ２９は第１電極を接地
２に接続し、第２電極をノードＤに接続し、ゲートをノ
ードＣに接続している。
【００４９】図８は図７に示す電位制御昇圧回路の動作
を示すタイムチャートである。図７の回路動作を図８を
参照して説明する。まず初期状態として、ノードＡとノ
ードＣには電源１の電位ＶＤＤが与えられている。この
ときＰチャンネルＭＩＳ型電界効果トランジスタ２８は
非導通状態であり、ＮチャンネルＭＩＳ型電界効果トラ
ンジスタ２９は導通状態であるために、ノードＤの電位
はＮチャンネルＭＩＳ型電界効果トランジスタ２９を通
じて接地２の電位ＶＳＳになっている。またＮチャンネ
ルＭＩＳ型電界効果トランジスタ２５は導通状態であ
り、ＰチャンネルＭＩＳ型電界効果トランジスタ２６は
非導通状態であるために、ノードＧの電位はＮチャンネ
ルＭＩＳ型電界効果トランジスタ２５を通じて接地２の
電位ＶＳＳになっている。したがって、ＰチャンネルＭ
ＩＳ型電界効果トランジスタ２３は導通状態となり、ノ
ードＢの電位はＰチャンネルＭＩＳ型電界効果トランジ
スタ２３を通じて電源１の電位ＶＤＤにプリチャージさ
れる。ノードＡに接続された遅延回路５の入力端子は電
源１の電位ＶＤＤなので、出力端子に接地２の電位ＶＳ
Ｓを出力する。その結果、キャパシタ６の第１電極は接
地２の電位ＶＳＳに、第２電極は電源１の電位ＶＤＤに
なる。
を示すタイムチャートである。図７の回路動作を図８を
参照して説明する。まず初期状態として、ノードＡとノ
ードＣには電源１の電位ＶＤＤが与えられている。この
ときＰチャンネルＭＩＳ型電界効果トランジスタ２８は
非導通状態であり、ＮチャンネルＭＩＳ型電界効果トラ
ンジスタ２９は導通状態であるために、ノードＤの電位
はＮチャンネルＭＩＳ型電界効果トランジスタ２９を通
じて接地２の電位ＶＳＳになっている。またＮチャンネ
ルＭＩＳ型電界効果トランジスタ２５は導通状態であ
り、ＰチャンネルＭＩＳ型電界効果トランジスタ２６は
非導通状態であるために、ノードＧの電位はＮチャンネ
ルＭＩＳ型電界効果トランジスタ２５を通じて接地２の
電位ＶＳＳになっている。したがって、ＰチャンネルＭ
ＩＳ型電界効果トランジスタ２３は導通状態となり、ノ
ードＢの電位はＰチャンネルＭＩＳ型電界効果トランジ
スタ２３を通じて電源１の電位ＶＤＤにプリチャージさ
れる。ノードＡに接続された遅延回路５の入力端子は電
源１の電位ＶＤＤなので、出力端子に接地２の電位ＶＳ
Ｓを出力する。その結果、キャパシタ６の第１電極は接
地２の電位ＶＳＳに、第２電極は電源１の電位ＶＤＤに
なる。
【００５０】この状態でノードＣの電位を電源１の電位
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ２８が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ２９は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ２３とＰチャンネルＭＩＳ型電界効果
トランジスタ２８を通じて電源１の電位ＶＤＤになる。
ＶＤＤから接地２の電位ＶＳＳに変化させる。するとＰ
チャンネルＭＩＳ型電界効果トランジスタ２８が非導通
状態から導通状態となり、ＮチャンネルＭＩＳ型電界効
果トランジスタ２９は導通状態から非導通状態へと変化
する。その結果、ノードＤはＰチャンネルＭＩＳ型電界
効果トランジスタ２３とＰチャンネルＭＩＳ型電界効果
トランジスタ２８を通じて電源１の電位ＶＤＤになる。
【００５１】つぎにノードＡの電位を電源１の電位ＶＤ
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ２５が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ２６は非導通状態から導通状態へと変化する
ために、ノードＧの電位はＰチャンネルＭＩＳ型電界効
果トランジスタ２６を通じて電源１の電位ＶＤＤにな
る。したがって、ＰチャンネルＭＩＳ型電界効果トラン
ジスタ２３は非導通状態となる。遅延回路５の出力は、
ノードＡの変化から時間遅延を持って、接地２の電位Ｖ
ＳＳから電源１の電位ＶＤＤに変化する。その結果キャ
パシタ６を介してノードＢの電位が上昇し、さらに導通
状態にあるＰチャンネルＭＩＳ型電界効果トランジスタ
２８を通じてノードＤに上昇した電位が伝わる。しか
し、この時ノードＢの電位は電源１の電位ＶＤＤより
も、ＰチャンネルＭＩＳ型電界効果トランジスタ２３の
第２電極と基板間のビルトインポテンシャルＶＢ以上に
高い電位 （ノードＢの電位）＞ＶＤＤ＋ＶＢ になると、ＰチャンネルＭＩＳ型電界効果トランジスタ
２３の第２電極と基板間を通じてノードＢから電源１へ
電流が流れて、ノードＢの電位は電源１よりもＰチャン
ネルＭＩＳ型電界効果トランジスタ２３の第２電極と基
板間のビルトインポテンシャルＶＢ分だけ高い電位 （ノードＢの電位）＝ＶＤＤ＋ＶＢ まで電荷を引き抜かれる。その結果ノードＤの電位は制
限され、寄生容量によらない電位 （ノードＤの電位）＝ＶＤＤ＋ＶＢ になる。この時ＰチャンネルＭＩＳ型電界効果トランジ
スタ２３の第２電極と基板電極間に流れる電流はｐｎ接
合の順方向電流なので、ＰチャンネルＭＩＳ型電界効果
トランジスタ２３のサイズに関わらず電流能力は十分に
大きい。また回路中のＰチャンネルＭＩＳ型電界効果ト
ランジスタの基板電極はすべて共通の電源１に接続され
ているので、個別に基板電極を接続する必要がないの
で、半導体集積回路内において省面積を実現できる。
Ｄから接地２の電位ＶＳＳに変化させる。するとＮチャ
ンネルＭＩＳ型電界効果トランジスタ２５が導通状態か
ら非導通状態となり、ＰチャンネルＭＩＳ型電界効果ト
ランジスタ２６は非導通状態から導通状態へと変化する
ために、ノードＧの電位はＰチャンネルＭＩＳ型電界効
果トランジスタ２６を通じて電源１の電位ＶＤＤにな
る。したがって、ＰチャンネルＭＩＳ型電界効果トラン
ジスタ２３は非導通状態となる。遅延回路５の出力は、
ノードＡの変化から時間遅延を持って、接地２の電位Ｖ
ＳＳから電源１の電位ＶＤＤに変化する。その結果キャ
パシタ６を介してノードＢの電位が上昇し、さらに導通
状態にあるＰチャンネルＭＩＳ型電界効果トランジスタ
２８を通じてノードＤに上昇した電位が伝わる。しか
し、この時ノードＢの電位は電源１の電位ＶＤＤより
も、ＰチャンネルＭＩＳ型電界効果トランジスタ２３の
第２電極と基板間のビルトインポテンシャルＶＢ以上に
高い電位 （ノードＢの電位）＞ＶＤＤ＋ＶＢ になると、ＰチャンネルＭＩＳ型電界効果トランジスタ
２３の第２電極と基板間を通じてノードＢから電源１へ
電流が流れて、ノードＢの電位は電源１よりもＰチャン
ネルＭＩＳ型電界効果トランジスタ２３の第２電極と基
板間のビルトインポテンシャルＶＢ分だけ高い電位 （ノードＢの電位）＝ＶＤＤ＋ＶＢ まで電荷を引き抜かれる。その結果ノードＤの電位は制
限され、寄生容量によらない電位 （ノードＤの電位）＝ＶＤＤ＋ＶＢ になる。この時ＰチャンネルＭＩＳ型電界効果トランジ
スタ２３の第２電極と基板電極間に流れる電流はｐｎ接
合の順方向電流なので、ＰチャンネルＭＩＳ型電界効果
トランジスタ２３のサイズに関わらず電流能力は十分に
大きい。また回路中のＰチャンネルＭＩＳ型電界効果ト
ランジスタの基板電極はすべて共通の電源１に接続され
ているので、個別に基板電極を接続する必要がないの
で、半導体集積回路内において省面積を実現できる。
【００５２】
【発明の効果】請求項１記載の昇圧回路によれば、電源
と所定のノードとの間にプリチャージ素子を設けるとと
もに、プリチャージ制御回路によりプリチャージ素子を
制御するようにしたので、所定のノードのプリチャージ
を電源電位まで高めることができ、昇圧後の電位を十分
に高くすることができる。請求項２記載の昇圧回路によ
れば、請求項１記載の昇圧回路と同様の効果を奏する。
と所定のノードとの間にプリチャージ素子を設けるとと
もに、プリチャージ制御回路によりプリチャージ素子を
制御するようにしたので、所定のノードのプリチャージ
を電源電位まで高めることができ、昇圧後の電位を十分
に高くすることができる。請求項２記載の昇圧回路によ
れば、請求項１記載の昇圧回路と同様の効果を奏する。
【００５３】請求項３記載の昇圧回路によれば、所定の
ノードの寄生容量を増やすことなく、所定のノードの昇
圧後の電位を自由に設定できる。請求項４記載の昇圧回
路によれば、所定のノードの寄生容量を増やすことな
く、所定のノードの昇圧後の電位を制御できる。また、
回路中のＰチャンネルＭＩＳ型電界効果トランジスタの
基板電極が同じ電位なので、省面積化が可能である。
ノードの寄生容量を増やすことなく、所定のノードの昇
圧後の電位を自由に設定できる。請求項４記載の昇圧回
路によれば、所定のノードの寄生容量を増やすことな
く、所定のノードの昇圧後の電位を制御できる。また、
回路中のＰチャンネルＭＩＳ型電界効果トランジスタの
基板電極が同じ電位なので、省面積化が可能である。
【図１】この発明の第１の実施例における昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図２】同第１の実施例における動作説明のためのタイ
ムチャートである。
ムチャートである。
【図３】この発明の第２の実施例における昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図４】同第２の実施例における動作説明のためのタイ
ムチャートである。
ムチャートである。
【図５】この発明の第３の実施例における電位制御昇圧
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図６】同第３の実施例における動作説明のためのタイ
ムチャートである。
ムチャートである。
【図７】この発明の第４の実施例における電位制御昇圧
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図８】同第４の実施例における動作説明のためのタイ
ムチャートである。
ムチャートである。
【図９】従来の昇圧回路の一例の構成を示す回路図であ
る。
る。
【図１０】従来の昇圧回路の一例の動作説明のためのタ
イムチャートである。
イムチャートである。
【図１１】従来の昇圧回路の他の例を示す回路図であ
る。
る。
【図１２】従来の昇圧回路の他の例の動作説明のための
タイムチャートである。
タイムチャートである。
【図１３】従来の昇圧回路と高電圧除去回路の構成を示
す回路図である。
す回路図である。
１ 電源 ２ 接地 ３ ＮチャンネルＭＩＳ型電界効果トランジスタ（プ
リチャージ素子） ４ ポンプ回路 ５ 遅延回路 ６ キャパシタ ７ インバータ ８ インバータ ９ インバータ １０ 出力制御回路 １１ ＰチャンネルＭＩＳ型電界効果トランジスタ １２ ＮチャンネルＭＩＳ型電界効果トランジスタ １３ 高電圧除去回路 １４ ＮチャンネルＭＩＳ型電界効果トランジスタ １５ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子） １６ プリチャージ制御回路 １７ ＮチャンネルＭＩＳ型電界効果トランジスタ １８ ＰチャンネルＭＩＳ型電界効果トランジスタ １９ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子） ２０ プリチャージ制御回路 ２１ ＮチャンネルＭＩＳ型電界効果トランジスタ ２２ ＰチャンネルＭＩＳ型電界効果トランジスタ ２３ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子兼高電圧除去素子） ２４ プリチャージ制御回路 ２５ ＮチャンネルＭＩＳ型電界効果トランジスタ ２６ ＰチャンネルＭＩＳ型電界効果トランジスタ ２７ 出力制御回路 ２８ ＰチャンネルＭＩＳ型電界効果トランジスタ ２９ ＮチャンネルＭＩＳ型電界効果トランジスタ ３１ 電源 ３２ 接地 ３３ ＮチャンネルＭＩＳ型電界効果トランジスタ ３４ ポンプ回路 ３５ インバータ ３６ キャパシタ ３７ 出力制御回路 ３８ ＰチャンネルＭＩＳ型電界効果トランジスタ ３９ ＮチャンネルＭＩＳ型電界効果トランジスタ ４０ プリチャージ制御回路 ４１ 遅延回路 ４２ ＰチャンネルＭＩＳ型電界効果トランジスタ ４３ ＮチャンネルＭＩＳ型電界効果トランジスタ ４４ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子）
リチャージ素子） ４ ポンプ回路 ５ 遅延回路 ６ キャパシタ ７ インバータ ８ インバータ ９ インバータ １０ 出力制御回路 １１ ＰチャンネルＭＩＳ型電界効果トランジスタ １２ ＮチャンネルＭＩＳ型電界効果トランジスタ １３ 高電圧除去回路 １４ ＮチャンネルＭＩＳ型電界効果トランジスタ １５ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子） １６ プリチャージ制御回路 １７ ＮチャンネルＭＩＳ型電界効果トランジスタ １８ ＰチャンネルＭＩＳ型電界効果トランジスタ １９ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子） ２０ プリチャージ制御回路 ２１ ＮチャンネルＭＩＳ型電界効果トランジスタ ２２ ＰチャンネルＭＩＳ型電界効果トランジスタ ２３ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子兼高電圧除去素子） ２４ プリチャージ制御回路 ２５ ＮチャンネルＭＩＳ型電界効果トランジスタ ２６ ＰチャンネルＭＩＳ型電界効果トランジスタ ２７ 出力制御回路 ２８ ＰチャンネルＭＩＳ型電界効果トランジスタ ２９ ＮチャンネルＭＩＳ型電界効果トランジスタ ３１ 電源 ３２ 接地 ３３ ＮチャンネルＭＩＳ型電界効果トランジスタ ３４ ポンプ回路 ３５ インバータ ３６ キャパシタ ３７ 出力制御回路 ３８ ＰチャンネルＭＩＳ型電界効果トランジスタ ３９ ＮチャンネルＭＩＳ型電界効果トランジスタ ４０ プリチャージ制御回路 ４１ 遅延回路 ４２ ＰチャンネルＭＩＳ型電界効果トランジスタ ４３ ＮチャンネルＭＩＳ型電界効果トランジスタ ４４ ＰチャンネルＭＩＳ型電界効果トランジスタ
（プリチャージ素子）
Claims (4)
- 【請求項１】 第１電極が電源に接続され、第２電極お
よび基板電極が所定のノードに接続された第１のＰチャ
ンネルＭＩＳ型電界効果トランジスタからなるプリチャ
ージ素子と、第１電極および基板電極が前記所定のノー
ドに接続され、第２電極が前記プリチャージ素子のゲー
トに接続され、ゲートが第１の入力に接続された第２の
ＰチャンネルＭＩＳ型電界効果トランジスタと、第１電
極が接地電位に接続され、第２電極が前記プリチャージ
素子のゲートに接続され、ゲートが第１の入力に接続さ
れた第１のＮチャンネルＭＩＳ型電界効果トランジスタ
とからなるプリチャージ制御回路と、前記第１の入力と
前記所定のノードの間に設けられ、遅延回路とキャパシ
タとが直列接続されたポンプ回路と、第１電極および基
板電極が前記所定のノードに接続され、第２電極が出力
端子に接続され、ゲートが第２の入力に接続された第３
のＰチャンネルＭＩＳ型電界効果トランジスタと、第１
電極が接地電位に接続され、第２電極が前記出力端子に
接続され、ゲートが第２の入力に接続された第２のＮチ
ャンネルＭＩＳ型電界効果トランジスタとからなる出力
制御回路とを備えたことを特徴とする昇圧回路。 - 【請求項２】 第１電極が電源に接続され、第２電極が
所定のノードに接続された第１のＰチャンネルＭＩＳ型
電界効果トランジスタからなるプリチャージ素子と、第
１電極が前記所定のノードに接続され、第２電極が前記
プリチャージ素子のゲートに接続され、ゲートが第１の
遅延回路を介して第１の入力に接続された第２のＰチャ
ンネルＭＩＳ型電界効果トランジスタと、第１電極が接
地電位に接続され、第２電極が前記プリチャージ素子の
ゲートに接続され、ゲートが前記第１の遅延回路を介し
て第１の入力に接続された第１のＮチャンネルＭＩＳ型
電界効果トランジスタとからなるプリチャージ制御回路
と、前記第１の入力と前記所定のノードの間に設けら
れ、第２の遅延回路とキャパシタとが直列接続されたポ
ンプ回路と、第１電極が前記所定のノードに接続され、
第２電極が出力端子に接続され、ゲートが前記第１の入
力に接続された第３のＰチャンネルＭＩＳ型電界効果ト
ランジスタと、第１電極が接地電位に接続され、第２電
極が前記出力端子に接続され、ゲートが前記第１の入力
に接続された第２のＮチャンネルＭＩＳ型電界効果トラ
ンジスタとからなる出力制御回路とを備えたことを特徴
とする昇圧回路。 - 【請求項３】 第１電極が電源に接続され、第２電極お
よび基板電極が所定のノードに接続された第１のＰチャ
ンネルＭＩＳ型電界効果トランジスタからなるプリチャ
ージ素子と、第１電極および基板電極が前記電源に接続
され、第２電極が前記プリチャージ素子のゲートに接続
され、ゲートが第１の入力に接続された第２のＰチャン
ネルＭＩＳ型電界効果トランジスタと、第１電極が接地
電位に接続され、第２電極が前記プリチャージ素子のゲ
ートに接続され、ゲートが第１の入力に接続された第１
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
るプリチャージ制御回路と、前記第１の入力と前記所定
のノードの間に設けられ、遅延回路とキャパシタとが直
列接続されたポンプ回路と、第１電極および基板電極が
前記所定のノードに接続され、第２電極が出力端子に接
続され、ゲートが第２の入力に接続された第３のＰチャ
ンネルＭＩＳ型電界効果トランジスタと、第１電極が接
地電位に接続され、第２電極が前記出力端子に接続さ
れ、ゲートが前記第２の入力に接続された第２のＮチャ
ンネルＭＩＳ型電界効果トランジスタとからなる出力制
御回路とを備えたことを特徴とする昇圧回路。 - 【請求項４】 第１電極および基板電極が電源に接続さ
れ、第２電極が所定のノードに接続された第１のＰチャ
ンネルＭＩＳ型電界効果トランジスタからなるプリチャ
ージ素子と、第１電極および基板電極が前記電源に接続
され、第２電極が前記プリチャージ素子のゲートに接続
され、ゲートが第１の入力に接続された第２のＰチャン
ネルＭＩＳ型電界効果トランジスタと、第１電極が接地
電位に接続され、第２電極が前記プリチャージ素子のゲ
ートに接続され、ゲートが第１の入力に接続された第１
のＮチャンネルＭＩＳ型電界効果トランジスタとからな
るプリチャージ制御回路と、前記第１の入力と前記所定
のノードの間に設けられ、遅延回路とキャパシタとが直
列接続されたポンプ回路と、第１電極が前記所定のノー
ドに接続され、第２電極が出力端子に接続され、基板電
極が前記電源に接続され、ゲートが第２の入力に接続さ
れた第３のＰチャンネルＭＩＳ型電界効果トランジスタ
と、第１電極が接地電位に接続され、第２電極が前記出
力端子に接続され、ゲートが前記第２の入力に接続され
た第２のＮチャンネルＭＩＳ型電界効果トランジスタと
からなる出力制御回路とを備えたことを特徴とする昇圧
回路 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11779794A JP3190940B2 (ja) | 1993-05-31 | 1994-05-31 | 昇圧回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-128873 | 1993-05-31 | ||
| JP12887393 | 1993-05-31 | ||
| JP11779794A JP3190940B2 (ja) | 1993-05-31 | 1994-05-31 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799772A JPH0799772A (ja) | 1995-04-11 |
| JP3190940B2 true JP3190940B2 (ja) | 2001-07-23 |
Family
ID=26455844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11779794A Expired - Fee Related JP3190940B2 (ja) | 1993-05-31 | 1994-05-31 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190940B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308855A (ja) * | 1998-04-20 | 1999-11-05 | Nec Corp | 昇圧回路 |
| JP3315653B2 (ja) * | 1998-09-04 | 2002-08-19 | キヤノン株式会社 | 帯電方法、帯電装置、画像形成装置、及びプロセスカートリッジ |
| US6430067B1 (en) * | 2001-04-12 | 2002-08-06 | Sun Microsystems, Inc. | Voltage multiplier for low voltage microprocessor |
| KR101333749B1 (ko) | 2005-12-27 | 2013-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 차지 펌프 회로 및 그것을 구비한 반도체장치 |
| KR102400105B1 (ko) * | 2017-07-25 | 2022-05-19 | 삼성전자주식회사 | 리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치 |
-
1994
- 1994-05-31 JP JP11779794A patent/JP3190940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799772A (ja) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373321B1 (en) | CMOS semiconductor device | |
| US4321661A (en) | Apparatus for charging a capacitor | |
| US7365591B2 (en) | Voltage generating circuit | |
| KR100419816B1 (ko) | 신호 전위 변환 회로 | |
| JP3281984B2 (ja) | 基板電圧発生回路 | |
| US5901055A (en) | Internal boosted voltage generator of semiconductor memory device | |
| US4731552A (en) | Boost signal generator with bootstrap means | |
| US6861889B2 (en) | Amplitude converting circuit | |
| JP3380823B2 (ja) | 半導体記憶装置 | |
| US6297690B1 (en) | Booster circuit | |
| JP3190940B2 (ja) | 昇圧回路 | |
| JP3698550B2 (ja) | ブースト回路及びこれを用いた半導体装置 | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| JP4306821B2 (ja) | 半導体記憶装置 | |
| US6812774B2 (en) | Method and apparatus for generating a high voltage | |
| JPH08205526A (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| JP2613579B2 (ja) | 集積半導体回路内の発生器回路 | |
| JP3386661B2 (ja) | 出力バッファ | |
| JP2829034B2 (ja) | 半導体回路 | |
| JPS58188388A (ja) | 半導体記憶装置 | |
| JP3890614B2 (ja) | 昇圧電圧供給回路 | |
| KR100432985B1 (ko) | 상승된출력전압을발생시키기위한회로 | |
| JPS6043585B2 (ja) | 半導体集積回路 | |
| KR100206183B1 (ko) | 반도체 메모리 장치의 고전압 발생 회로 | |
| US5638023A (en) | Charge pump circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |