KR101247222B1 - 표시 장치, 표시 장치의 구동 방법 및 전자 장치 - Google Patents

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Abstract

본 발명은 1 프레임을 복수개의 서브프레임으로 분할하는 것에 의해 n 비트(n은 정수)로 계조를 표현하는 표시 장치의 구동 방법을 제공한다. 이 구동 방법에 의해, 표시 화상에 생기는 의사 윤곽을 시간 계조 방식으로 감소시킬 수 있다.
표시 장치, 구동 방법, 프레임, 서브프레임, 계조, 비트군, 서브프레임 군, 배열 순서, 중합 시간 계조 방식, 게이트 선택 기간, 화소, 휘도, 점등 기간

Description

표시 장치, 표시 장치의 구동 방법 및 전자 장치{DISPLAY DEVICE, AND DRIVING METHOD AND ELECTRONIC APPARATUS OF THE DISPLAY DEVICE}
도 1은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 2a 및 2b는 본 발명의 구동 방법에 따라 의사 윤곽이 감소되는 원리를 도시하며;
도 3은 본 발명의 구동 방법에 의한 서브 프레임의 선택 방식의 예를 도시하며;
도 4는 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 5a 및 5b는 본 발명의 구동 방법에 따라 의사 윤곽이 감소되는 원리를 도시하며;
도 6은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 7은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 8은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 9는 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 10은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 11은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 12는 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 13은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 14는 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 15는 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 16은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 17은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 18은 본 발명의 구동 방법에 의해 감마 보정이 수행되는 경우의 서브프레임의 선택 방식의 예를 도시하며;
도 19a 및 19b는 본 발명의 구동 방법에 의해 감마 보정이 수행되는 경우의 계조와 휘도 간의 관계를 도시하며;
도 20은 본 발명의 구동 방법에 의해 감마 보정이 수행되는 경우의 서브프레임의 선택 방식의 예를 도시하며;
도 21a 및 21b는 본 발명의 구동 방법에 의해 감마 보정이 수행되는 경우의 계조와 휘도 간의 관계를 도시하며;
도 22a 및 22b는 본 발명의 구동 방법에 따라 의사 윤곽이 감소되는 원리를 도시하며;
도 23a 및 23b는 본 발명의 구동 방법에 따라 의사 윤곽이 감소되는 원리를 도시하며;
도 24는 본 발명의 구동 방법에서 서브프레임의 배열 순서의 예를 도시하며;
도 25는 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 26은 본 발명의 구동 방법에 의한 서브프레임의 선택 방식의 예를 도시하며;
도 27은 화소의 신호 기록 기간 및 점등 기간이 별도로 제공되는 경우의 타이밍 차트의 예를 도시하며;
도 28은 화소의 신호 기록 기간 및 점등 기간이 별도로 제공되는 경우의 화 소 구성의 예를 도시하며;
도 29는 화소의 신호 기록 기간 및 점등 기간이 서로 분리되지 않은 경우의 타이밍 차트의 예를 도시하며;
도 30은 화소의 신호 기록 기간 및 점등 기간이 분리되지 않은 경우의 화소 구성의 예를 도시하며;
도 31은 1 게이트 선택 기간 중 2개 행의 선택을 위한 게이트 신호선의 신호 파형의 예를 도시하며;
도 32는 화소 내 신호 소거 동작을 수행하는 경우의 화소 구성의 예를 도시하며;
도 33은 화소 내 신호 소거 동작을 수행하는 경우의 화소 구성의 예를 도시하며;
도 34는 화소 내 신호 소거 동작을 수행하는 경우의 화소 구성의 예를 도시하며;
도 35는 화소 내 신호 소거 동작을 수행하는 경우의 화소 구성의 예를 도시하며;
도 36은 화소 내 신호 소거 동작을 수행하는 경우의 타이밍 차트의 예를 도시하며;
도 37a-37c는 본 발명의 구동 방법을 이용한 표시 장치의 예를 도시하며;
도 38은 본 발명의 구동 방법을 이용한 표시 장치의 예를 도시하며;
도 39는 본 발명의 구동 방법을 이용한 표시 장치의 화소부의 레이아웃의 예 를 도시하며;
도 40은 본 발명의 구동 방법을 제어하기 위한 하드웨어의 예를 도시하며;
도 41은 본 발명의 구동 방법을 이용한 휴대 전화기의 예를 도시하며;
도 42a 및 42b는 본 발명의 구동 방법을 이용한 표시 패널의 예를 도시하며;
도 43은 본 발명의 구동 방법을 이용한 EL 모듈의 예를 도시하며;
도 44는 본 발명의 구동 방법을 이용한 EL TV 수상기의 예를 도시하며;
도 45a-45h는 본 발명의 구동 방법을 이용한 전자 장치의 예를 도시하며;
도 46은 종래의 시간 계조 방식에 의한 서브프레임의 선택 방법을 도시하며;
도 47은 종래의 배속 프레임 방식에 의한 서브프레임의 선택 방법의 예을 도시하며;
도 48은 종래의 시간 계조 방식에 의한 서브프레임의 선택 방법을 도시하며;
도 49는 종래의 배속 프레임 방식에 의한 서브프레임의 선택 방법의 예를 도시하며;
도 50a 및 50b는 종래의 배속 프레임 방식에 의한 서브프레임의 선택 방법의 예를 도시하며;
도 51a 및 51b는 종래의 배속 프레임 방식을 사용시 의사 윤곽이 야기되는 이유를 도시하며;
도 52는 종래의 배속 프레임 방식을 사용시 의사 윤곽이 야기되는 이유를 도시하며;
도 53a 및 53b는 종래의 배속 프레임 방식을 사용시 의사 윤곽이 야기되는 이유를 도시하며;
도 54는 본 발명의 구동 방법에 의한 서브프레임의 선택 방법의 예를 도시하며;
도 55는 본 발명의 구동 방법에 의한 서브프레임의 선택 방법의 예를 도시하며;
도 56은 본 발명의 구동 방법에 의해 감마 보정이 수행되는 경우의 서브프레임의 선택 방법의 예를 도시하며;
도 57은 본 발명의 구동 방법에 의해 감마 보정이 수행되는 경우의 계조와 휘도 사이의 관계를 도시하며;
도 58은 본 발명의 구동 방법의 타이밍 차트를 도시하며;
도 59는 본 발명의 구동 방법의 타이밍 차트를 도시하며;
도 60은 1 게이트 선택 기간의 분할수에 대응하는 수의 게이트선 구동 회로를 사용하는 경우의 표시 장치의 구성의 예를 도시하며;
도 61은 디코더를 사용한 게이트선 구동 회로의 예를 도시하며;
도 62는 디코더를 사용한 게이트선 구동 회로의 예를 도시하며;
도 63은 복수의 래치 회로를 갖는 신호선 구동 회로의 예를 도시하며;
도 64는 1 게이트 선택 기간을 3개의 기간으로 분할한 경우의 게이트선 구동 회로를 도시하며;
도 65는 영역 계조 방식을 이용한 경우의 화소 회로의 예를 도시하며;
도 66a-66e는 본 발명에 적용 가능한 박막 트랜지스터의 제조 공정의 예를 도시하며;
도 67a 및 67b는 본 발명의 화소 구조를 갖는 표시 패널을 도시하며;
도 68은 본 발명의 화소 구조를 갖는 표시 장치에 적용 가능한 발광 소자의 예를 도시하며;
도 69a-69c는 발광 소자의 출사 구조를 도시하며;
도 70은 컬러 필터로 풀 컬러 표시를 행하기 위한 표시 패널의 단면을 도시하며;
도 71a 및 71b는 표시 패널의 부분 단면을 도시하며;
도 72a 및 72b는 표시 패널의 부분 단면을 도시하며;
도 73a 및 73b는 표시 패널의 부분 단면을 도시하며;
도 74a 및 74b는 표시 패널의 부분 단면을 도시하며;
도 75a 및 75b는 표시 패널의 부분 단면을 도시하며;
도 76a 및 76b는 표시 패널의 부분 단면을 도시한다.
[특허 문헌 1] 일본 특허 번호 제2903984호
[특허 문헌 2] 일본 특허 공개 제2004-151162호
[특허 문헌 3] 일본 특허 공개 제2001-42818호
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다. 구체적으로, 본 발명은 시간 계조 방식을 이용한 표시 장치에 관한 것이다.
근년에, 소위 자기 발광(self-luminous) 표시 장치가 관심을 끌고 있는데, 이 장치는 각기 발광 다이오드(LED) 등의 발광 소자로 이루어진 화소를 구비한다. 이러한 자기 발광 표시 장치에 사용되는 발광 소자로서, 관심의 대상으로 전계 발광(EL: electroluminescence) 표시 장치에 사용되는 유기 발광 다이오드[소위 OLED(Organic Light-Emitting Diode), 유기 EL 소자, 전계 발광(EL) 소자 등]가 있다. OLED와 같은 발광 소자는 자기 발광형이므로, 화소의 시인성이 우수하고, 백라이트를 요하지 않으며, 높은 응답 속도를 얻는다는 점에서 액정 표시 장치에 비해 유리하다. 발광 소자의 휘도는 통전 전류량에 의해 조절된다.
이러한 표시 장치에서의 계조(휘도) 조절 방법으로서, 디지털 계조 방식 및 아날로그 계조 방식이 있다. 디지털 계조 방식에서, 계조의 표현은 발광 소자를 디지털 방식으로 온/오프 제어하여 얻어진다. 다른 한편, 아날로그 계조 방식의 경우, 발광 소자의 발광 강도를 아날로그 방식으로 조절하는 방식과, 발광 소자의 발광 시간을 아날로그 방식으로 조절하는 방식이 있다.
디지털 계조 방식에서는 발광 소자 상태를 점등 상태와 비점등 상태, 단지 두 가지만 선택 가능하므로, 단지 두 가지의 계조만이 표현 가능하다. 따라서, 디지털 계조 방식은 다중-계조 표시를 달성하기 위해 다른 방식과 조합하여 사용된다. 다중-계조의 실현을 위한 방식으로서, 흔히 시간 계조 방식을 조합하여 사용한다.
시간 계조 방식을 조합하여 화소의 점등 상태를 디지털 제어하는 것으로 복수의 계조를 표현하는 표시의 예로서, 디지털 계조 방식을 이용한 EL 표시와 플라즈마 표시 등이 있다.
시간 계조 방식은 점등 기간의 길이 또는 점등 동작의 회수를 제어하는 것으로 계조를 표현하는 방식이다. 다시 말해, 하나의 프레임을 복수의 서브프레임으로 분할하여, 각 서브프레임을 점등 동작의 횟수나 점등 기간의 길이 등으로 가중시켜 그 총 가중량(점등 동작의 총 회수 또는 점등 기간의 총합)이 다른 계조 사이에서 변화되도록 함으로써 계조를 표현한다. 이러한 시간 계조 방식을 이용시 소위 의사 윤곽(또는 거짓 윤곽)의 표시 결함이 생기는 것으로 알려져 있다. 따라서, 이러한 표시 결함에 대한 대책이 강구되고 있다(특허 문헌 1 참조).
의사 윤곽은 프레임 주파수를 높이는 것으로 감소될 수 있다. 그 방법 중 하나로서, 서브프레임 길이를 절반으로 줄여 하나의 프레임 내 서브프레임의 수를 두배로 하는 방법이 있다. 이는 실질적으로 프레임 주파수를 두 배로 하는 것과 같은 의미이다(특허 문헌 2 참조). 본 명세서에서는 이러한 방법을 배속(double-speed) 프레임 방법으로 부른다.
여기서, 5-비트 계조(32 계조)의 표시를 행하는 경우를 고려한다. 먼저, 도 46은 종래의 시간 계조 방식에 의한 서브프레임 선택 방법을 도시하며, 구체적으로 각 계조의 표현을 위해 각 서브프레임에서의 화소의 점등 여부를 보여주고 있다. 도 46에서, 하나의 프레임은 5개의 서브프레임으로 분할되는데, 각 서브프레임은 다음 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=4, SF4=8, sf5=16. 즉, 각 점등 기간은 이전 서브프레임에서의 점등 기간의 제곱 길이를 갖는다. 1 계조수는 1 점등 기간에 대응함에 유의하여야 한다. 이들 점등 기간의 결합으로 32 계조(5-비트 계조)의 표시를 행할 수 있다.
여기서, 도 46을 보는 방법에 대해 설명한다. 화소는 O 마크 표시된 서브프레임에서 점등되는 반면, X 마크 표시된 서브프레임에서 비점등된다. 화소를 각 계조로 점등하기 위한 서브프레임의 선택으로써 계조를 표현할 수 있다. 예를 들면, 0의 계조수를 표현하기 위해 화소는 SF1-SF5에서 점등되지 않는다. 계조수 1을 표현하기 위해, 화소는 SF2-SF5에서 점등되지 않는 반면, SF1에서는 점등된다. 계조수 7을 표현하기 위해서 화소는 SF4와 SF5에서 비점등되는 반면 SF1-SF3에서 점등된다.
다음, 도 47은 도 46의 방법에 배속 프레임 방법을 적용한 경우를 나타낸다. 도 46의 각 서브프레임을 2개로 등분하는 것에 의해 10개의 서프프레임(SF1-SF10)이 얻어지며, 이들 각각은 다음 길이의 점등 기간을 갖는다: SF1=0.5, SF2=1, SF3=2, SF4=4, SF5=8, SF6=0.5, SF7=1, SF8=2, SF9=4, SF10=8. 따라서, 프레임 주파수는 실질적으로 2배이다.
또한, 6-비트 계조(64 계조) 표시의 경우에도 동일한 원리를 적용할 수 있다. 도 49는 시간 계조 방식으로 6-비트 계조를 표현하는 경우의 도 48에 도시된 서브프레임 구조에 배속 프레임 방법을 적용한 경우의 예를 나타낸다. 도 48의 각 서브프레임을 2개로 등분하는 것으로 12개의 서브프레임(SF1-SF12)이 얻어지며, 이들 각각은 다음의 길이의 점등 기간을 갖는다: SF1=0.5, SF2=1, SF3=2, SF4=4, SF5=8, SF6=16, SF7=0.5, SF8=1, SF9=2, SF10=4, SF11=8, SF12=16. 계조수 1은 점등 기간 1에 해당함에 주의하여야 한다. 5-비트 계조 표시의 경우에서와 같이, 계조는 화소 점등을 위한 서브프레임을 선택하는 것에 의해 표현된다.
이 방식으로 각 서브프레임을 2개로 등분하는 것에 의해, 프레임 주파수는 실질적으로 2배가 될 수 있다.
또한, 프레임 주파수를 높이는 다른 방법으로서 특허 문헌 3에 개시된 방법이 있다.
특허 문헌 3은 도 1 및 도 4에 도시된 바와 같은 8-비트 계조 표시의 경우를 개시한다. 도 50a 및 도 50b는 이 경우에 서브프레임을 선택하는 방법을 도시한다. 종래의 시간 계조 방식으로 8-비트 계조 표시를 위해서는 하나의 프레임을 8개 서브프레임으로 분할하고, 각 서브프레임의 점등 기간을 이전 서브프레임에서의 점등 기간의 제곱 길이, 즉, 1, 2, 4, 8, 16, 32, 64, 128을 갖도록 설정한다. 다른 한편, 특허 문헌 3에 따른 도 4는 8개 서브프레임 중에서 4개의 서브프레임만을 분할한 경우의 예를 나타낸다. 도 50a는 이 경우 서브프레임을 선택하는 방법을 나타낸다.
특허 문헌 3에 따른 도 1은 각 서브프레임의 점등 기간을, 이전 서브프레임의 점등 기간의 제곱 길이를 갖도록 하지 않고, 상위 5 비트 중에서 인접 비트 간 차분이 16인 등차수열을 이용하여 1, 2, 4, 8, 16, 32, 48, 64, 80을 갖도록 설정하는 것에 의해 256 계조를 표현하는 경우를 나타낸다. 따라서, 5개의 서브프레임(점등 기간에서 순서가 낮아지는 순으로 선택된 것)만이 분할된다. 도 50b는 이 경우의 서브프레임 선택 방법을 나타낸다.
이러한 방법을 이용하여, 프레임 주파수를 실질적으로 높일 수 있다.
그러나, 배속 프레임 방법을 사용하는 경우에도, 화소 점등을 위해 어떤 서브프레임을 선택하는가에 따라 의사 윤곽이 야기된다(즉, 선택된 서브프레임이 인접 계조 사이에서 매우 상이한 경우).
우선, 5-비트 계조 표시의 경우를 고려한다. 예를 들면, 도 47에 도시된 서브프레임에서, 15 계조수가 화소 A에 표현되는 반면, 16 계조수는 인접 화소 B에 표현된다. 도 51a 및 도 51b는 이 경우 각 서브프레임에서의 화소의 점등/비점등 상태를 보여준다. 도 51a는 눈을 고정시킨 사람에 의해 화소 A 또는 화소 B 만이 보여지는 경우를 도시한다. 이 경우, 사람의 눈이 사람의 시축(visual axis)에 잡히는 총 광량에 의해 밝기를 인지할 수 있기 때문에 의사 윤곽은 생기지 않는다. 따라서, 사람의 눈은 화소 A에서 계조수가 15(=4 + 2 + 1 + 0.5 + 4 + 2 + 1 + 0.5)이고, 화소 B에서의 계조수는 16(=8 + 8)임을 인지한다. 즉, 정확한 계조수가 사람의 눈에 의해 인지될 수 있다.
다른 한편, 도 51b는 시축이 화소 A에서 화소 B로, 또는 화소 B에서 화소 A로 이동하는 경우를 도시한다. 이 경우, 시축의 이동에 따라, 사람의 눈은 계조수가 15.5(=4 + 2 + 1 + 0.5 + 8) 또는 때로 23.5(=8 + 8 + 4 + 2 + 1 + 0.5)인 것으로 인지한다. 원래 계조수는 15와 16으로서 인지되도록 되어 있어도, 계조수는 실제로 15.5 또는 23.5로서 인지되므로, 의사 윤관이 생긴다.
다음, 도 52는 6-비트 계조수(64 계조수) 표시의 예를 나타낸다. 예를 들 면, 화소 A에 31 계조수가 표현되고 화소 B에 32 계조수가 표현되는 것으로 가정하면, 사람의 눈은 5-비트 계조 표시의 경우에서와 마찬가지로 시축의 이동에 따라, 계조수가 31.5(=8 + 4 + 2 + 1 + 0.5 + 16) 또는 때로 47.5(=16 + 16 + 8 + 4 + 2 + 1 + 0.5)인 것으로 인지한다. 원래 계조수가 31과 32로서 인지되도록 되어 있어도, 계조수는 실제로 31.5 또는 47.5로서 인지되어 의사 윤곽이 생긴다.
또한, 도 53a는 도 50a의 경우를 나타내며, 도 53b는 도 50b의 경우를 나타낸다. 예컨대, 화소 A에 127 계조수가 표현되고 화소 B에 128 계조수가 표현되는 것으로 가정하면, 계조수는 이전에 언급한 예에서와 마찬가지로 시축의 이동에 따라 예정된 것과는 달리 인지된다. 예를 들면, 도 53a의 경우, 사람의 눈은 계조수가 121(=64 + 32 + 16 + 8 + 1) 또는 때로 134(=32 + 16 + 8 + 8 + 4 + 2 + 64)인 것으로 인지한다. 도 53b의 경우, 사람의 눈은 계조수가 120(=40 + 24 + 32 + 16 + 8) 또는 때로 134(=32 + 16 + 8 + 8 + 4 + 2 + 40 + 24)인 것으로 인지한다. 어떤 경우에도, 원래 계조수가 127과 128로서 인지되도록 되어 있어도, 계조수는 실제로 예정된 것과는 달리 인지되므로, 의사 윤곽이 생긴다.
또한, 배속 프레임 방법을 이용하는 경우, 서브프레임 수는 증가되므로, 그에 따라 듀티비(duty ratio; 하나의 프레임에 대한 점등 기간 비율)도 감소된다. 따라서, 배속 프레임 방법을 사용하지 않는 경우와 동일한 평균 휘도를 유지하기 위해서는 발광 소자에 인가된 전압을 증가시킬 필요가 있으며, 이로부터 전력 소비가 커지고, 발광 소자의 신뢰성이 낮아지는 등의 결과가 야기된다.
전술한 문제점을 고려하여, 본 발명은 목적은 적은 수의 서브프레임으로 의사 윤곽을 감소시킬 수 있는 표시 장치 및 그 구동 방법을 제공하는 것이다.
전술한 문제점을 해소하기 위해 본 발명은 다음과 같은 구동 방법을 제공한다.
본 발명의 일 측면에 따르면, 하나의 프레임을 복수의 서브프레임으로 분할하는 것에 의해 계조를 표현하는 표시 장치의 구동 방법을 제공한다. 이 방법은, 1 프레임을 복수의 서브프레임으로 분할하는 것에 의해 n 비트(n은 정수)로 계조를 표현하는 표시 장치의 구동 방법으로서, 상기 계조의 이진 자리수를 나타내는 비트는 제1, 제2 및 제3 비트군을 포함하는 적어도 3종의 비트군으로 분류되고, 상기 1 프레임은 2개의 서브프레임 군으로 분할되고, 상기 제1 비트군에 속한 비트에 대응하는 a 서브프레임(a는 정수, 0 < a < n)은 3개 이상으로 분할되고, 상기 분할된 a 서브프레임은 동일한 비율로 상기 2개의 서브프레임 군에 배열되고, 상기 제2 비트군에 속한 비트에 대응하는 b 서브프레임(b는 정수, 0 < b < n)은 2개로 분할되고, 상기 분할된 b 서브프레임은 상기 각 서브프레임 군에 하나씩 배열되고, 상기 제3 비트군에 속한 비트에 대응하는 c 서브프레임(c는 정수, 0 ≤ c < n, a + b + c = n)은 상기 1 프레임의 2개의 서브프레임 군 중 적어도 하나에 배열되고, 상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서와, 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서는 상기 1 프레임의 2개의 서브프레임 군 사이에서 동일하며, 중합 시간 계조 방식에 의해, 상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 전부와 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 일부에서, 상기 1 프레임의 2개의 서브프레임 군의 각각에 계조를 표현하는 단계와, 시간 계조 방식에 의해, 상기 제 2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 나머지 서브프레임과 상기 제3 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 전부에서 계조를 표현하는 단계를 포함하고, 1 게이트 선택 기간은 m(m은 정수, m > 1)개 이상의 기간으로 분할되어, 게이트선이 상기 각각의 m 분할 게이트 선택 기간에서 독립적으로 주사되는 것을 특징으로 한다.
본 발명의 일 측면에 따르면, 하나의 프레임을 복수의 서브프레임으로 분할하는 것에 의해 계조를 표현하는 표시 장치의 구동 방법을 제공한다. 이 방법은, n 비트(n은 정수)로 계조를 표현하는 경우, 계조의 이진 자리수를 나타내는 비트를 3종의 비트군, 즉, 제1, 제2 및 제3 비트군으로 분류하는 단계; 하나의 프레임을 k개의 서브프레임 군(k는 정수, k≥3)으로 분할하는 단계; 상기 제1 비트군에 속한 비트에 대응하는 a 서브프레임(a는 정수, 0 < a < n)을 (k + 1)개 이상으로 분할하여, 그 분할된 서브프레임을 대략 동일 비율로 상기 k개의 서브프레임 군에 배열하는 단계; 상기 제2 비트군에 속한 비트에 대응하는 b 서브프레임(b는 정수, 0 < b < n)을 k개로 분할하여, 그 분할된 서브프레임을 상기 각 서브프레임 군에 하나씩 배열하는 단계; 및 상기 제3 비트군에 속한 비트에 대응하는 c 서브프레임(c는 정 수, 0 ≤ c < n, a + b + c = n)을 (k - 1)개 이하로 분할하거나 분할하지 않고, 그 분할되거나 분할되지 않은 서브프레임을 하나의 프레임 내 상기 k개의 서브프레임 군 중 적어도 하나에 배열하는 단계를 포함한다.
상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서와, 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서는 하나의 프레임 내 상기 k개의 서브프레임 군 사이에서 대략 동일하다. 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 일부 또는 전부와 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임에서, 계조수는 하나의 프레임 내 상기 k개의 서브프레임 군 각각에 가중된 점등 기간을 순차 부가하는 것에 의해 표현된다. "대략 동일한 비율"이라 함은, 서브프레임이 최대 y개 최소 z개로 분할되어 각 서브프레임 군에 배열된다는 전제하에, z/y의 비율이 0.5 이상인 경우를 의미한다. 즉, 소정의 서브프레임이 4개로 분할되어 3개의 프레임 군에 배열시, 4개의 서브프레임은 각 서브프레임 군에 1:2:2의 비율(즉, z=1, y=2)로 배열될 수 있다. 물론, 상기 비율은 1=z/y=0.5인 범위 내에서 완전히 동일할 수 있다. 상기 비율은 바람직하게는 1=z/y=0.65, 보다 바람직하게는 1=z/y=0.8이다.
여기서, 서브프레임 군은 복수개의 서브프레임을 포함하는 군을 의미한다. 하나의 프레임이 복수개의 서브프레임 군으로 분할시, 각 서브프레임 군을 구성하는 서브프레임의 수는 한정되지 않으며, 각 서브프레임 군은 대략 동일한 수의 서브프레임을 포함함에 유의하여야 한다. 또한, 각 서브프레임 군의 점등 기간의 길이는 한정되지 않으며, 점등 기간의 길이는 각 서브프레임 군 사이에서 대략 동일 한 것이 바람직하다.
또한, 본 명세서에서, 계조의 이진수를 나타내는 비트는 3종의 비트군, 즉, 제1, 제2, 및 제3 비트군으로 분류된다. 이들 3종의 비트군은 계조의 각 비트에 대응하는 서브프레임의 분할수에 따라 분류된다. 즉, 제1 비트군은 서브프레임 군의 수 보다 큰 수로 분할되는 비트(계조를 나타내는 비트에 대응하는 서브프레임)를 갖는 군이며; 제2 비트군은 서브프레임 군의 수와 같은 수로 분할되는 비트(계조를 나타내는 비트에 대응하는 서브프레임)를 갖는 군이며; 제3 비트군은 서브프레임 군의 수 보다 적은 수로 분할되는 비트(계조를 나타내는 비트에 대응하는 서브프레임)를 갖는 군으로 정의된다. 그러므로, 상위 비트(높은 가중치 비트)가 제1 비트군에 속하고, 중위 비트(중간 가중치 비트)가 제2 비트군에 속하며, 하위 비트(낮은 가중치 비트)가 제3 비트군에 속하는 것이 항상 맞는 것은 아니다. 예를 들면, 상위 비트라 하더라도 그 비트에 대응하는 서브프레임이 서브프레임 군의 총 개수와 동일한 개수로 분할되면 제2 비트군에 속하며, 그 비트에 대응하는 서브프레임이 서브프레임 군의 총 개수 보다 적은 수로 분할되면 제3 비트군에 속할 것이다. 마찬가지로, 하위 비트라 하더라도 그 비트에 대응하는 서브프레임이 서브프레임 군의 총 개수 보다 큰 개수로 분할되면 제1 비트군에 속하며, 그 비트에 대응하는 서브프레임이 서브프레임 군의 총 개수와 동일한 수로 분할되면 제2 비트군에 속할 것이다.
"서브프레임을 분할한다"라는 것은 서브프레임의 점등 기간의 길이를 분할함을 의미하는 것임에 유의하여야 한다.
또한, "제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서와, 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서는 각 서브프레임 군 사이에서 대략 동일하다"라고 말하는 것은 서브프레임의 배열 순서가 완전히 동일한 경우는 물론, 제3 비트군에 속한 비트에 대응하는 서브프레임이 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임과 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임 사이에 있는 경우를 의미한다.
또한, 본 발명에서 계조는 제1 비트군 및 제2 비트군에 속한 비트에 대응하는 서브프레임의 일부 또는 전부의 점등 기간(또는 소정 시간 내의 점등 동작의 회수)을 각 서브프레임 군에 순차 부가하는 것에 의해 표현됨에 유의하여야 한다. 즉, 화소의 점등을 위해 선택된 서브프레임의 개수는 증가된 계조수에 따라 증가된다. 그러므로, 낮은 계조를 표현하기 위해 화소의 점등을 위해 선택된 서브프레임은 그 보다 높은 계조의 표현을 위해 연속적으로 선택된다. 이러한 계조 표현법은 본 명세서에서 중합 시간 계조 방식으로 지칭된다. 상기 중합 시간 계조 방식은 각 서브프레임 군에서 제1 비트군 및 제2 비트군에 속한 비트에 대응하는 서브프레임 중에서 동일한 길이의 점등 기간을 갖는 서브프레임에 적용됨에 유의하여야 한다. 그러나, 본 발명은 이에 한정되지 않는다.
또한, 본 발명의 트랜지스터는 각종의 트랜지스터를 사용할 수 있음에 유의하여야 한다. 그러므로, 본 발명에 적용 가능한 트랜지스터는 특정 종류에 한정되지 않는다. 따라서, 본 발명은 비정질 실리콘 또는 다결정 실리콘으로 대표되는 비-단결정 반도체막을 사용한 박막 트랜지스터(TFT), 반도체 기판 또는 SOI 기판으 로 형성된 MOS 트랜지스터, 접합 트랜지스터, 쌍극 트랜지스터, ZnO 또는 InGaZnO 등의 화합물 반도체로 형성된 트랜지스터, 유기 반도체 또는 카본 나노튜브로 형성된 트랜지스터, 또는 기타 트랜지스터를 채용할 수 있다. 또한, 트랜지스터 장착 기판은 특정 종류에 한정되지 않고 다양한 종류의 기판이 사용될 수 있다. 따라서, 트랜지스터가 설치될 수 있는 기판은 단결정 기판, SOI 기판, 유리 기판, 플라스틱 기판, 종이 기판, 셀로판 기판, 석영 기판, 또는 기타의 기판이다. 이와 달리, 기판 상에 트랜지스터를 형성한 후, 이 트랜지스터를 다른 기판에 전치할 수 있다.
본 발명에서, 접속은 전기적 접속을 의미하거나 포함한다. 그러므로, 본 발명에서 개시된 구조에서 여타의 소자들(예, 스위치, 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드 등)은 전기적 접속을 가능케 한다면 소정의 접속부 사이에 배치될 수 있다.
본 발명에서, 반도체 장치는 반도체 소자(예, 트랜지스터, 다이오드 등)를 포함하는 회로를 갖는 장치를 의미한다. 또한, 반도체 장치는 반도체 특성을 활용하는 것으로 가능 가능한 모든 장치를 포함한다. 또한, 표시 장치는 표시 소자(예, 액정 소자, 발광 소자 등)를 포함하는 장치를 의미한다. 또한, 표시 장치는 각기 액정 소자나 EL 소자를 포함하는 복수의 화소가 그 화소를 구동하는 주변 구동 회로와 함께 형성되는 표시 패널을 또한 포함한다. 또한, 이러한 표시 패널은 이에 접속되는 연성 인쇄 회로(FPC) 또는 인쇄 배선 기판(PWB)을 포함할 수 있다. 또한, 발광 소자는 FED용으로 사용되는 소자나 EL 소자 등의 자기 발광 표시 소자 를 갖는 표시 장치를 의미한다. 액정 표시 장치는 액정 소자를 갖는 표시 장치를 의미한다.
트랜지스터의 소스 및 드레인은 그 구조 때문에 구별이 어렵다는 점에 유의하여야 한다. 또한,소스 및 드레인의 전위 레벨은 회로의 동작에 따라 역전될 수 있다. 따라서, 본 명세서에서, 소스와 드레인은 특정적으로 구분되지 않으며, 이들은 단지 제1 및 제2 전극으로서 설명된다. 예컨대, 제1 전극이 소스이면 제2 전극이 드레인이고, 마찬가지로, 제1 전극이 드레인이면, 제2 전극이 소스이다.
본 발명은 의사 윤곽의 감소를 가능케 한다. 그러므로, 표시 품질이 향상되어 선명한 화상을 제공할 수 있다. 또한, 종래의 배속 프레임 방식에 비해 듀티비가 향상되어, 발광 소자에 인가되는 전압을 감소시키게 된다. 따라서, 소비 전력이 줄어들고, 발광 소자의 열화가 억제될 수 있다.
본 발명은 첨부 도면을 참조로 하여 여러 실시 형태에 대해 설명될 것이지만, 당업자들에게 있어서는 다양한 변경 및 변형이 가능함을 이해하여야 한다. 그러므로, 이러한 변경 및 변형이 본 발명의 범위를 벗어나지 않는 한, 본 발명의 범주에 속하는 것으로 해석되어야 한다.
(실시 형태 1)
본 실시 형태에서는 본 발명의 구동 방법을 5-비트 계조(32 계조) 표시의 경우와 6-비트 계조(64 계조) 표시의 경우에 적용 가능한 예의 경우를 설명한다.
본 실시 형태의 구동 방법에서는, 종래의 시간 계조 방식이 사용되며, 제1 비트군에 속한 비트에 대응하는 서브프레임은 4개로 분할되며, 제2 비트군에 속한 비트에 대응하는 서브프레임은 2개로 분할되며, 제3 비트군에 속한 비트에 대응하는 서브프레임은 분할되지 않는다. 하나의 프레임은 제1 및 제2 서브프레임 군으로 분할되며, 제1 비트군에 속하는 4개의 분할 비트는 각 서브프레임 군에 2개씩 배열된다. 또한, 제2 비트군에 속하는 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열되는 반면, 제3 비트군에 속하는 비트는 2개의 서브프레임 군 중 어느 하나 또는 모두에 배열된다. 이때, 제1 및 제2 비트군에 속한 비트에 대응하는 서브프레임의 배열 순서는 각 서브프레임 군 사이에서 대략 동일하게 설정된다. 제3 비트군에 속한 비트는 분할되지 않거나, 또는 일단 2개로 분할된 후 다시 하나의 서브프레임으로 통합되는 것으로 간주됨에 유의하여야 한다. 중합 시간 계조 방식은 제1 및 제2 비트군에 속한 비트에 대응하는 서브프레임 중에서, 각 서브프레임 군에서 점등 기간의 길이가 같은 서브프레임에 적용 가능함에 유의하여야 한다. 즉, 화소의 점등을 위해 선택된 서브프레임의 수는 증가된 계조에 따라 증가하게 된다.
우선, 5-비트 계조(32 계조) 표시의 경우를 고려한다. 먼저, 각 계조를 표현하기 위한 서브프레임의 선택 방법, 즉, 각 서브프레임에서 각 계조를 표현하기 위한 화소의 점등 여부에 대하여 설명한다. 도 1은 5-비트 계조 표시의 경우, 본 발명에 따른 서브프레임의 선택 방법의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 함께 참조하면, 도 1은 제1 비트군에 1 비트가 할당되고, 제2 비트군에 2 비트가 할당되고, 제3 비트군에 2 비트가 할당되는 경우의 예를 도시한다. 즉, SF5는 제1 비트군에 할당되고, SF3 및 SF4는 제2 비트군에 할당되며, SF1 및 SF2는 제 3 비트군에 할당된다. 그런 다음, SF5는 4개로 등분되고, SF3 및 SF4는 각각 2개로 등분되고, SF1 및 SF2는 분할되지 않는다. 다음, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열되며, 제3 비트군에 속한 비트는 각 서브프레임 군에 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 1의 SF4, SF5, SF9, SF10에 배열되며, 제2 비트군에 속한 비트는 도 1의 SF2, SF3, SF7, SF8에 배열되며, 제3 비트군에 속한 비트는 도 1의 SF1 및 SF6에 배열된다. 결국, 총 10개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=4, SF4=4, SF5=4, SF6=2, SF7=2, SF8=4, SF9=4, SF10=4. SF3-SF5 및 SF8-SF10에서의 각 점등 기간의 길이는 도 1에서 모두 4이기 때문에, 중합 시간 계조법은 SF3-SF5 및 SF8-SF10 각각에 적용될 수 있다.
각 서브프레임을 이렇게 분할하는 것에 의해, 서브프레임의 수는 종래의 배속 프레임 방식에서와 동일하게 유지될 수 있다. 따라서, 프레임 주파수는 종래의 배속 프레임 방식에서와 동일하게 유지될 수 있으며, 이는 프레임 주파수가 실질적으로 2배일 수 있음을 의미한다.
다음, 계조 표현 방법의 예, 즉, 각 서브프레임의 선택 방법에 대해 설명한다. 특히, 점등 기간의 길이가 같은 서브프레임을 다음의 규칙성에 따라 선택하는 것이 바람직하다.
우선, 중합 시간 계조 방식을 적용한 서브프레임의 예에 대해 설명한다. 제1 서브프레임 군에 배열된 SF3-SF5와, 제2 서브프레임 군에 배열된 SF8-SF10과 관 련하여, SF3 및 SF8, SF4 및 SF9, SF5 및 SF10이 각각 화소 점등을 위해 동시에 선택됨으로써, 화소 점등을 위해 선택된 서브프레임의 수는 증가된 계조에 따라 증가된다. 즉, 제1 서브프레임 군에서, SF3, SF4, SF5는 증가된 계조에 따라 화소 점등을 위해 순차 선택된다. 유사하게, 제2 서브프레임 군에서, SF8, SF9, SF10은 증가된 계조에 따라 화소 점등을 위해 순차 선택된다. 그러므로, 동일 비트에 대응하는 서브프레임(SF3 및 SF8, SF4 및 SF9, SF5 및 SF10)은 화소 점등을 위해 동시에 선택된다. 따라서, SF3 및 SF8은 8 이상의 계조수를 표현하기 위해 화소 점등용으로 항상 선택되며, SF4 및 SF9는 16 이상의 계조수를 표현하기 위해 화소 점등용으로 항상 선택되며, SF5 및 SF10은 24 이상의 계조수를 표현하기 위해 화소 점등용으로 항상 선택된다. 그러므로, 낮은 계조 표현을 위해 화소 점등용으로 선택된 서브프레임은 그 보다 높은 계조에서는 연속 선택된다.
다음, 중합 시간 계조 방식을 적용하지 않은 서브프레임에 대해 설명한다. 중합 시간 계조 방식을 적용하지 않는 SF1, SF2, SF6, SF7과 관련하여, 계조는 화소 점등을 위해 각 서브프레임을 선택하거나 선택하지 않는 것에 의해 표현된다. 각기 점등 기간의 길이가 2인 SF2, SF6, SF7 중에서, SF2 및 SF7이 화소 점등용으로 동시에 선택됨에 유의하여야 한다. 이것은 SF2 및 SF7이 원래는 점등 기간의 길이가 4인 서브프레임을 2개로 분할하는 것에 의해 형성되기 때문이다. 화소 점등을 위해 동시에 선택된 서브프레임은 이들에 한정되지 않음에 유의하여야 한다. 예컨대, SF2 및 SF6를 화소 점등을 위해 동시에 선택할 수 있다.
따라서, 2 계조수를 표현하는 경우, 예컨대, 각각 점등 기간의 길이가 2인 SF2, SF6, SF7 중에서 화소 점등을 위해 SF6이 선택된다. 4 계조수를 표현하는 경우, 각각 점등 기간의 길이가 2인 SF2, SF6, SF7 중에서 화소 점등을 위해 SF2 및 SF7이 동시에 선택된다. 8 계조수를 표현하는 경우, 각각 점등 기간의 길이가 4인 SF3-SF5, SF8-SF10 중에서 화소 점등을 위해 SF3 및 SF8이 동시에 선택된다. 16 계조수를 표현하는 경우, 각각 점등 기간의 길이가 4인 SF3-SF5, SF8-SF10 중에서 화소 점등을 위해 SF3, SF4, SF8, SF9가 선택된다. 이상의 예 보다 높은 계조수를 표현하는 경우, 동일한 방식으로 화소의 점등 또는 비점등을 위해 서브프레임이 선택된다.
본 발명의 구동 방법에 의해, 의사 윤곽이 감소될 수 있다. 예를 들면, 도 1에서, 화소 A에는 15 계조수가 표시되는 반면, 인접 화소 B에는 16 계조수가 표시되는 것으로 간주한다. 도 2a 및 2b는 이 경우 각 서브프레임 내 화소의 점등/비점등 상태를 도시한다. 여기서, 시축(visual axis)이 이동하면, 사람의 눈은 시축의 이동에 따라 계조수가 15(= 4 + 4 + 4 + 2 + 1) 또는 때로 16(= 4 + 2 + 2 + 4 + 4)인 것으로 인지한다. 도 2a는 이 경우를 나타낸다. 원래 15 및 16으로서 인지되도록 되어 있는 계조수가 얻어짐이 입증된다. 따라서, 의사 윤곽이 감소된다.
도 2b는 시축이 신속 이동하는 경우를 도시한다. 시축이 신속하게 이동한다고 하면, 사람의 눈은 시축의 이동에 따라 계조수가 15(= 4 + 2 + 4 + 2 + 1) 또는 때로 16(= 4 + 4 + 2 + 4 + 2)인 것으로 인지한다. 이는 원래 15와 16으로서 인지되도록 되어 있는 계조수가 얻어짐을 입증하고 있다. 따라서, 의사 윤곽은 감소된다.
각 서브프레임에서 점등 기간의 길이(또는 소정의 시간 내의 점등 동작의 회수, 즉, 가중량)가 1, 2, 4로 설정되었지만, 본 발명은 이 수치에 한정되지 않는다. 또한, 각 서브프레임에서 점등 시간의 길이가 SF1=1, SF2=2, SF3=4, SF4=4, SF5=4, SF6=2, SF7=2, SF8=4, SF9=4, SF10=4 인 것으로 설정되었지만, 각 서브프레임은 이에 대응하는 점등 기간의 길이를 가질 필요는 없다.
또한, 각 서브프레임의 선택 방법은 이에 한정되지 않는다. 예컨대, 4 계조수 표현의 경우, 각각 점등 기간의 길이가 2인 SF2, SF6, SF7 중에서 화소 점등용으로 SF2 및 SF7이 동시에 점등되지만, 화소 점등용으로 SF2 및 SF6이 동시에 선택될 수 있다.
또한, "제1 및 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서가 각 서브프레임 군 사이에서 대략 동일하다"라고 말하는 것은 서브프레임의 배열 순서가 완전히 동일한 경우는 물론, 제3 비트군에 속한 비트에 대응하는 서브프레임이 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임과 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임 사이에 있는 경우를 의미한다. 따라서, 제3 비트군에 속하는 비트에 대응하는 서브프레임의 위치는 제1 및 제2 비트군에 속하는 비트에 대응하는 서브프레임의 배열 순서가 변경되지 않는 한, 제1 및 제2 서브프레임 군 사이에서 상이할 수 있다. 도 54는 이 경우를 도시한다. 종래의 시간 계조 방식(도 46)을 함께 참조하면, 도 54는 제3 비트군에 속하는 비트로 할당된 SF1 및 SF2가 SF3 및 SF4로 각각 대체되는 경우의 예를 도시한다.
도 1은 제3 비트군에 속하는 비트에 대응하는 서브프레임이 2개의 서브프레 임 군 각각에 배열되는 경우의 예를 도시하고 있지만, 본 발명은 이에 한정되지 않는다. 2개의 서브프레임 모두가 2개의 서브프레임 군 중 어느 하나에 배열될 수 있다. 예를 들면, 도 3은 제3 비트군에 속하는 2비트가 제1 프레임 군에 배열되는 경우의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 함께 참조하면, 도 3은 제3 비트군에 속하는 비트로 할당된 SF1 및 SF2가 제1 서브프레임 군에 배열되는 경우의 예를 도시한다. 즉, 제3 비트군에 속하는 비트는 도 3의 SF1 및 SF2 각각에 배열된다.
점등 기간의 길이는 총 계조수(비트수)나 총 서브프레임 수 등에 따라 변화될 수 있음에 유의하여야 한다. 그러므로, 점등 기간의 길이가 변경되지 않더라도, 실제 점등 기간의 길이(μs의 길이)는 총 계조수(비트수) 또는 총 서브프레임 수가 변경되면 바뀔 수 있다.
또한, 점등 기간은 화소의 연속 점등 시간에 대응하는 반면, 점등 동작의 회수는 소정 시간 내의 깜빡임 수에 대응하는 것임에 유의하여야 한다. 점등 동작의 회수를 채용한 전형적인 표시 장치로서 플라즈마 표시가 있다. 점등 기간을 채용한 전형적인 표시 장치로서 유기 EL 표시가 있다.
다음에, 6-비트 계조(64 계조) 표시의 경우를 고려한다. 도 4는 계조를 6비트로 표현하는 경우, 본 발명에 따른 서브프레임의 선택 방법의 예를 도시한다.
종래의 시간 계조 방식(도 46)을 동시에 참조하면, 도 4는 제1 비트군에 1비트가, 제2 비트군에 3비트가, 제3 비트군에 2비트가 할당된 경우의 예를 도시한다. 또한, 제1 비트군에 속하는 비트에 SF6이, 제2 비트군에 속하는 비트에 SF3, SF4, SF5가, 제3 비트군에 속하는 비트에 SF1 및 SF2가 할당된다. 그런 다음, SF6은 4개로 등분되고, SF3, SF4, SF5는 각각 2개로 등분되고, SF1 및 SF2는 분할되지 않는다. 다음, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열되며, 제3 비트군에 속한 비트는 각 서브프레임 군에 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 4의 SF5, SF6, SF11, SF12에 배열되며, 제2 비트군에 속한 비트는 도 4의 SF2, SF3, SF4, SF8, SF9, SF10에 배열되며, 제3 비트군에 속한 비트는 도 4의 SF1 및 SF7에 배열된다. 결국, 총 12개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=4, SF4=8, SF5=8, SF6=8, SF7=2, SF8=8, SF9=4, SF10=8, SF11=8, SF12=8. SF4-SF6 및 SF10-SF12에서의 각 점등 기간의 길이는 도 4에서 모두 8이기 때문에, 중합 시간 계조법은 SF4-SF6 및 SF10-SF12 각각에 적용될 수 있다.
5-비트 계조 표시의 경우에서와 같이 본 발명의 구동 방법을 이용하는 것에 의해, 의사 윤곽은 감소될 수 있다. 예를 들면, 도 4에 도시된 서브프레임으로, 화소 A에는 31 계조수가 표시되는 반면, 인접 화소 B에는 32 계조수가 표시되는 것으로 간주한다. 도 5a 및 5b는 각 서브프레임 내 화소의 점등/비점등 상태를 도시한다. 여기서, 시축이 이동하면, 사람의 눈은 시축의 이동에 따라 계조수가 31(=8 + 8 + 8 + 4 + 2 + 1) 또는 때로 32(=8 + 4 + 2 + 2 + 8 + 8)인 것으로 인지한다. 도 5a는 이 경우를 나타낸다. 원래 31 및 32으로서 인지되도록 되어 있는 계조수가 얻어짐이 입증된다. 따라서, 의사 윤곽이 감소된다.
도 5b는 시축이 신속 이동하는 경우를 도시한다. 시축이 신속하게 이동한다고 하면, 사람의 눈은 시축의 이동에 따라 계조수가 27(=8 + 4 + 2 + 8 + 4 + 1) 또는 때로 36(=8 + 8 + 2 + 8 + 8 + 2)인 것으로 인지한다. 계조수가 원래 31와 32로서 인지되도록 되어 있어도, 계조수는 실제로 27 또는 36으로서 인지되므로, 의사 윤곽이 생긴다. 그러나, 종래의 배속 프레임 방식(도 49)을 이용한 경우에 비해 계조 편차가 작기 때문에, 의사 윤곽은 감소될 수 있다.
각 서브프레임에서 점등 기간의 길이(또는 소정의 시간 내의 점등 동작의 회수, 즉, 가중량)가 1, 2, 4, 8로 설정되었지만, 본 발명은 이 수치에 한정되지 않는다. 또한, 각 서브프레임에서 점등 시간의 길이가 SF1=1, SF2=2, SF3=4, SF4=8, SF5=8, SF6=8, SF7=2, SF8=2, SF9=4, SF10=8, SF11=8, SF12=8 인 것으로 설정되었지만, 각 서브프레임은 이에 대응하는 점등 기간의 길이를 가질 필요는 없다. 또한, 서브프레임의 선택 방법은 도 4에 한정되지 않는다.
본 실시 형태에서, 각 비트군에 할당된 비트수는 전술한 예에 한정되지 않음에 유의하여야 한다. 그러나, 제1 비트군과 제2 비트군 각각에 적어도 1비트가 할당되는 것이 바람직하다.
예를 들면, 도 6은 제1 비트군에 1비트가, 제2 비트군에 3비트가, 제3 비트군에 1비트가 할당된 경우의 5-비트 계조 표현의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 제1 비트군에 속하는 비트에 SF5가, 제2 비트군에 속하는 비트에 SF2-SF4가, 제3 비트군에 속하는 비트에 SF1이 할당된다. 그런 다음, SF5는 4개로 등분되고, SF2-SF4는 각각 2개로 등분되고, SF1은 분할되지 않는다. 다음, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열되며, 제3 비트군에 속한 비트는 서브프레임 군 중의 하나에 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 6의 SF5, SF6, SF10, SF11에 배열되며, 제2 비트군에 속한 비트는 도 6의 SF2-SF4, SF7-SF9에 배열되며, 제3 비트군에 속한 비트는 도 6의 SF1에 배열된다. 결국, 총 11개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=1, SF3=2, SF4=4, SF5=4, SF6=4, SF7=1, SF8=2, SF9=4, SF10=4, SF11=4. SF4-SF6 및 SF9-SF11에서의 각 점등 기간의 길이는 도 6에서 모두 4이기 때문에, 중합 시간 계조법은 SF4-SF6 및 SF9-SF11 각각에 적용될 수 있다.
또한, 도 7은 제1 비트군에 2비트가, 제2 비트군에 1비트가, 제3 비트군에 2비트가 할당된 경우의 5-비트 계조 표현의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 제1 비트군에 속하는 비트에 SF4 및 SF5가, 제2 비트군에 속하는 비트에 SF3이, 제3 비트군에 속하는 비트에 SF1 및 SF2가 할당된다. 그런 다음, SF4 및 SF5는 각각 4개로 등분되고, SF3은 2개로 등분되고, SF1 및 SF2는 분할되지 않는다. 다음, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열되며, 제3 비트군에 속한 비트는 각 서브프레임 군에 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 7의 SF3-SF6, SF9-SF12에 배열되며, 제2 비트군에 속한 비트는 도 7의 SF2 및 SF8에 배열되며, 제3 비트군에 속한 비트는 도 7의 SF1 및 SF7에 배열된다. 결국, 총 12개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=2, SF4=2, SF5=4, SF6=4, SF7=2, SF8=2, SF9=2, SF10=2, SF11=4, SF12=4. SF2-SF4 및 SF8-SF10에서의 각 점등 기간의 길이는 도 7에서 모두 2이기 때문에, 중합 시간 계조법은 SF2-SF4 및 SF8-SF10 각각에 적용될 수 있다.
또한, 도 8은 제1 비트군에 1비트가, 제2 비트군에 4비트가, 제3 비트군에 0비트가 할당된 경우의 5-비트 계조 표현의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 제1 비트군에 속하는 비트에 SF5가 할당되는 반면, 제2 비트군에 속하는 비트에 나머지 서브프레임(SF1-SF4)이 할당되고 있다. 그런 다음, SF5는 4개로 등분되고, SF1-SF4는 각각 2개로 분할된다. 다음, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 8의 SF5, SF6, SF11, SF12에 배열되며, 제2 비트군에 속한 비트는 도 8의 SF1-SF4, SF7-SF10에 배열된다. 결국, 총 12개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=0.5, SF2=1, SF3=2, SF4=4, SF5=4, SF6=4, SF7=0.5, SF8=1, SF9=2, SF10=4, SF11=4, SF12=4. SF4-SF6 및 SF10-SF12에서의 각 점등 기간의 길이는 도 8에서 모두 4이기 때문에, 중합 시간 계조법은 SF4-SF6 및 SF10-SF12 각각에 적용된다.
도 8은 도 6의 제3 비트군에 속하는 비트가 분할되어 제1 비트군 및 제2 비트군 각각에 배열되는 경우의 구조로 간주될 수 있음에 유의하여야 한다. 결국, 프레임 주파수는 제3 비트군에 속하는 비트의 경우 실질적으로 증가하는 것으로 간주될 수 있다. 따라서, 사람의 눈은 마치 의사 윤곽이 감소되는 듯이 현혹될 수 있다.
본 실시 형태에서는 제1 비트군에 속하는 비트로서 최상위 비트(최대로 가중된 비트)가 선택되고 있지만, 제1 비트군에 속하는 비트는 이에 한정되지 않으며, 그 제1 비트군에 속하는 비트로서 소정의 비트가 선택될 수 있다. 유사하게, 제2 또는 제3 비트군에 속하는 비트로서 소정의 비트를 선택할 수 있다.
예를 들면, 도 9는 제1 비트군에 속하는 비트로서 제2 상위 비트가 선택되는 5-비트 계조 표시의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 제1 비트군에 1비트가, 제2 비트군에 2비트가, 제3 비트군에 2비트가 할당된다. 제1 비트군에 속하는 비트에 제2 상위 비트에 대응하는 SF4가, 제2 비트군에 속하는 비트에 SF3 및 SF5가, 제3 비트군에 속하는 비트에 SF1 및 SF2가 할당된다. 그런 다음, SF4는 4개로 분할되고, SF3 및 SF5는 각각 2개로 분할되고, SF1 및 SF2는 분할되지 않는다. 다음, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 2개의 분할 비트는 각 서브프레임 군에 1개씩 배열되며, 제3 비트군에 속한 비트는 각 서브프레임 군에 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 9의 SF3, SF4, SF8, SF9에 배열되며, 제2 비트군에 속한 비트는 도 9의 SF2, SF5, SF7, SF10에 배열되며, 제3 비트군에 속한 비트는 도 9의 SF1 및 SF6에 배열된다. 결국, 총 10개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=2, SF4=2, SF5=8, SF6=2, SF7=2, SF8=2, SF9=2, SF10=8. SF2-SF4 및 SF7-SF9에서의 각 점등 기간의 길이는 도 9에서 모두 2이기 때문에, 중합 시간 계조법은 SF2-SF4 및 SF7-SF9 각각에 적용된다.
도 9의 예에 도시된 바와 같이, 최상위 비트에 대응하는 서브프레임은 그 서브프레임이 서브프레임 군의 총수와 동일한 수로 분할된다면 제2 비트군에 속할 것임에 유의하여야 한다.
또한, 본 실시 형태에서는, 제1 비트군에 속하는 비트에 대응하는 서브프레임이 4개로 분할되는 종래의 시간 계조 방식을 이용한 예를 설명하고 있지만, 제1 비트군에 속하는 비트에 대응하는 서브프레임의 분할수는 서브프레임 군의 수 보다 크다면 이에 한정되지 않음에 유의하여야 한다. 즉, 서브프레임 군의 수가 2인 경우, 분할수는 적어도 3이 되는 것이 필요하다. 예를 들면, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 3개로 분할되어, 2개의 서브프레임 군에 2/1의 비율로 배열될 수 있다. 제1 비트군에 속하는 비트에 대응하는 서브프레임은 서브프레임 군의 수의 배수로 분할되는 것이 바람직하다는 것에 유의하여야 한다. 즉, 서브프레임 군의 수가 2이면, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 (2 × m)(m은 정수, m≥2)개로 분할되는 것이 바람직하다. 이것은 제1 비트군에 속하는 비트에 대응하는 분할된 비트가 각 서브프레임 군에 동일 비율로 배열될 수 있어서, 깜빡임 및 의사 윤곽이 방지될 수 있기 때문이다. 예를 들면, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 6개로 분할될 수 있다. 그러나, 본 발명은 이 숫자에 한정되지 않는다.
본 실시 형태에서는 제1 비트군에 속하는 비트에 대응하는 모든 서브프레임이 4개로 분할되는 종래의 시간 계조 방식을 이용한 예를 설명하고 있지만, 제1 비트군에 속하는 비트에 대응하는 서브프레임을 서로 동일수로 분할할 필요는 없다. 즉, 각 서브프레임의 분할수는 제1 비트군에서 다를 수 있다.
예를 들면, 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 도 10은 도 7과 유사하게, 제1 비트군에 속하는 비트에 SF4 및 SF5가, 제2 비트군에 속하는 비트에 SF3이, 제3 비트군에 속하는 비트에 SF1 및 SF2가 할당되고, 제1 비트군에 속하는 비트에 할당된 SF4가 4개로 분할되는 반면, 역시 제1 비트군에 속하는 비트에 할당된 SF5가 6개로 분할되는 예를 도시한다. 우선, 제1 비트군에 속하는 비트에 할당된 SF4 및 SF5는 각각 4개와 6개로 분할된다. 다음, 제1 비트군에 속한 6개의 분할 비트는 2개의 서브프레임 군에 3개씩 배열되는 반면, 제1 비트군에 속한 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열된다. 다시 말해, 제1 비트군에 속한 6개의 분할 비트는 도 10의 SF5-SF7, SF12-SF14에 배열되는 반면, 제1 비트군에 속한 4개의 분할 비트는 도 10의 SF3, SF4, SF10, SF11에 배열된다. 결국, 총 14개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=2, SF4=2, SF5=8/3, SF6=8/3, SF7=8/3, SF8=2, SF9=2, SF10=2, SF11=2, SF12=8/3, SF13=8/3, SF14=8/3. SF2-SF4 및 SF9-SF11에서의 각 점등 기간의 길이는 도 10에서 모두 2이기 때문에, 중합 시간 계조법은 SF2-SF4 및 SF9-SF11 각각에 적용될 수 있다.
본 실시 형태에서는 제1 비트군에 속하는 비트에 대응하는 서브프레임이 4등 분되고, 제2 비트군에 속하는 비트에 대응하는 서브프레임이 2등분되는 종래의 시간 계조 방식을 이용한 예를 설명하고 있지만, 본 발명은 이러한 수치에 한정되지 않는다. 또한, 서브프레임은 동일 길이로 분할될 필요가 없다.
예를 들면, 종래의 시간 계조 방식을 동시에 참조하면, 5-비트 계조 표시의 경우, 제2 비트군에 속하는 비트에 대응하는 서브프레임(SF4)의 점등 기간(길이 8)은 각기 2와 6의 점등 기간의 길이를 갖는 2개의 서브프레임으로 분할될 수 있다. 도 11은 이 경우의 예를 도시한다. 도 11에서, 제2 비트군에 속하는 비트에 할당된 SF4는 각각 2와 6의 점등 기간의 길이를 갖는 2개의 서브프레임으로 분할된다. 그런 다음, 2의 점등 기간을 갖는 서브프레임은 SF3에 배열되는 반면, 6의 점등 기간을 갖는 서브프레임은 SF8에 배열된다. SF2와 SF3에서 각 점등 기간의 길이는 도 11에서 모두 2이기 때문에, 중합 시간 계조 방식은 SF2 및 SF3에 적용된다.
본 실시 형태에서는 제1 비트군 및 제2 비트군에 속하는 비트에 대응하는 서브프레임의 배열 순서가 제2 서브프레임 군 사이에서 대략 동일한 경우의 예를 설명하고 있지만, 본 발명은 이러한 배열 순서가 2개의 서브프레임 군 사이에서 완전히 일치하는 경우에 한정되지 않는다. 여러 서브프레임의 배열 순서는 2개의 서브프레임 군 사이에서 다를 수 있다. 예를 들면, 도 1에서 SF8 및 SF9는 서로 교환될 수 있다. 즉, 이러한 배열 순서(SF1, SF2, Sf3, SF4, SF5, SF6, SF7, Sf9, SF8, SF10)를 채용할 수 있다.
본 발명은 전술한 여러 설명 부분들, 예컨대, 각 비트군에 할당되는 비트수, 각 비트군에 속하는 비트로서 선택되는 비트, 제1 비트군에 속하는 비트의 분할수, 각 분할 서브프레임의 폭, 및 서브프레임의 배열 순서에 관한 설명 부분들을 서로 조합하여 수행할 수 있다.
예를 들면, 도 12 및 도 13은 5-비트 계조 표시의 경우로서, 종래의 시간 계조 방식(도 46)을 동시에 참조할 때, 제1 비트군에 2비트가, 제2 비트군에 1비트가, 제3 비트군에 2 비트가 할당된 경우의 예를 도시한다. 또한, 제1 비트군에 속하는 비트중 하나는 그 분할 폭이 변경된다. 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 제1 비트군에 속하는 비트에 SF4 및 SF5가, 제2 비트군에 속하는 비트에 SF3이, 제3 비트군에 속하는 비트에 SF1 및 SF2가 할당된다. 그런 다음, SF4 및 SF5는 각각 4개로 분할된다. 이때, SF4의 점등 기간(8의 길이)은 2:2:2:2의 비율로 분할되는 반면, SF5의 점등 기간(16의 길이)은 2:6:2:6의 비율로 분할된다. 또한, SF3은 2개로 분할되며, SF1 및 SF2는 분할되지 않는다. 그런 다음, 제1 비트군에 속하는 4개의 분할 비트는 2개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속하는 2개의 분할 비트는 각 서브프레임 군에 하나씩 배열되며, 제3 비트군에 속하는 비트는 각 서브프레임 군에 배열된다. 즉, 제1 비트군에 속하는 비트중에서, SF4의 분할로 얻어지는 비트는 도 12 및 도 13에서 SF3, SF4, SF9, SF10에 배열되며, 2의 점등 기간을 갖도록 SF5를 분할하여 얻어지는 비트는 도 12 및 도 13에서 SF5 및 SF11에 배열되는 반면, 6의 점등 기간을 갖도록 SF5를 분할하여 얻어지는 비트는 도 12 및 도 13에서 SF6 및 SF12에 배열된다. 또한, 제2 비트군에 속하는 비트는 도 12 및 도 13에서 SF2 및 SF8에 배열되며, 제3 비트군에 속하는 비트는 도 12 및 도 13에서 SF1 및 SF7에 배열된다. 결국, 총 12개의 서브프레 임이 얻어지며, 이들 각각은 다음과 같은 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=2, SF4=2, SF5=2, SF6=6, SF7=2, SF8=2, SF9=2, SF10=2, SF11=2, SF12=6.
여기서, 중합 시간 계조 방식을 적용한 서브프레임에 대해 설명한다. SF2-SF5 및 SF8-SF11에서 각 점등 기간의 길이는 도 12 및 도 13에서 모두 2이므로, 중합 시간 계조 방식은 이들 서브프레임에 적용된다. 이때, 중합 시간 계조 방식은 점등 기간의 길이가 같은 모든 서브프레임에 적용할 필요는 없다. 예를 들면, 중합 시간 계조 방식은 도 12에 도시한 바와 같이 SF2-SF4, SF8-SF10 각각에 적용될 수 있거나, 도 13에 도시한 바와 같이 SF2-SF5, SF8-SF11에 적용될 수 있다.
본 실시 형태에서는 중합 시간 계조 방식을, 제1 비트군 및 제2 비트군에 속하는 비트에 대응하는 서브프레임 중에서, 점등 기간의 길이가 같은 서브프레임에 적용하는 경우를 설명하고 있지만, 중합 시간 계조 방식을 적용할 수 있는 서브프레임은 점등 기간의 길이가 같은 서브프레임에 한정되지 않는다. 중합 시간 계조 방식은 점등 기간의 길이가 다른 서브프레임에도 적용 가능하다.
예를 들면, 도 55는 제1 비트군에 속하는 비트의 분할폭이 도 1의 그것에서 변화되는 경우의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 도 55는 제1 비트군에 속하는 비트에 대응하는 SF5가 각각 3, 5, 3, 5의 길이(총 16의 길이)의 점등 기간을 갖는 4개의 서브프레임으로 분할되고, 그 후, 각각 3의 길이의 점등 기간을 갖는 서브프레임은 도 55에서 SF4 및 SF9에 배열되는 반면, 각각 5의 길이의 점등 기간을 갖는 서브프레임은 도 55에서 SF5 및 SF10에 배 열되는 경우의 예를 도시한다. 결국, 총 10개의 서브프레임이 얻어지며, 그 각각은 다음과 같은 길이의 점등 기간을 갖는다: SF1=1, SF2=2, SF3=4, SF4=3, SF5=5, SF6=2, SF7=2, SF8=4, SF9=3, SF10=5. SF3, SF5, SF8, SF10은 각각 점등 기간의 길이가 다르며, 중합 시간 계조 방식은 이들 각각에 적용된다.
이제까지 본 발명의 구동 방법을 이용하여 5-비트 또는 6-비트 계조를 표현하는 경우에 대해 설명하였다. 본 발명에 따르면, 다양한 비트수를 갖는 계조는 유사한 방법으로 표현될 수 있다. 예를 들면, n 비트(n은 정수)의 계조를 표현하는 경우, 종래의 시간 계조 방식을 이용시 총 n개의 서브프레임이 필요하다. 또한, 최상위 비트에 대응하는 서브프레임은 2n-1 길이의 점등 기간을 갖는다. 한편, 종래의 시간 계조 방식에서, L(L은 정수, L≥3)개로 분할되는, 제1 비트군에 속하는 비트수가 a(a는 정수, 0 < a < n)이고, 2개로 분할되는, 제2 비트군에 속하는 비트수가 b(b는 정수, 0 < b < n)이고, 분할되지 않는, 제3 비트군에 속하는 비트수가 c(c는 정수, 0 ≤ c < n, a + b + c = n)라고 하면, 본 발명의 구동 방법에서는 총 (L × a + 2 × b + c)의 서브프레임이 필요하다. 또한, 제1 비트군에 속하는 비트로서 최상위 비트가 선택되고, 이 비트에 대응하는 서브프레임이 L 등분되면, 이 비트에 대응하는 L 서브프레임의 각 점등 기간의 길이는 (2n-1/L)이다. 예를 들면, 도 1의 경우, n=5, L=4, a=1, b=2, c=2 이므로, 서브프레임의 총수는 10개(=4x1 + 2x2 + 2)이고, 제1 비트군에 속하는 비트에 대응하는 분할 후의 서브프레임의 각 점등 기간의 길이는 25-1/4 = 4이다. 마찬가지로, 도 4의 경우, n=6, L=4, a=1, b=3, c=2 이므로, 서브프레임의 총수는 12개(=4x1 + 2x3 + 2)이고, 제1 비트군에 속하는 비트에 대응하는 분할 후의 서브프레임의 각 점등 기간의 길이는 26-1/4 = 8이다. 마찬가지로, 도 7의 경우, n=5, L=4, a=2, b=1, c=2 이므로, 서브프레임의 총수는 12개(=4x2 + 2x1 + 2)이고, 제1 비트군에 속하는 비트에 대응하는 분할 후의 서브프레임의 각 점등 기간의 길이는 25-1/4 = 4이다.
이렇게 본 발명의 구동 방법을 이용하는 것에 의해, 프레임 주파수를 높이지 않고, 의사 윤곽의 감소, 보다 높은 계조수의 표시 등이 얻어질 수 있다.
1 계조를 표현하기 위해 복수의 서브프레임 선택 방법을 채용할 수 있는 경우가 있음에 유의하여야 한다. 그러므로, 서브프레임의 선택 방법은 시간이나 각 개소에 따라 소정 계조의 표현시 변경될 수 있다. 즉, 서브프레임의 선택 방법은 시간이나 각 화소에 따라 변경될 수 있다. 또한, 시간 및 각 화소 모두에 따라 변경될 수 있다.
예를 들면, 소정 계조 표현시, 홀수 프레임과 짝수 프레임에 상이한 서브프레임 선택 방법을 이용할 수 있다. 도 14 및 도 15는 5-비트 계조 표시의 경우의 예를 도시한다. 예를 들면, 계조는 홀수 프레임에서 도 14에 도시된 서브프레임의 선택 방법에 의해 표현될 수 있는 반면, 계조는 짝수 프레임에서 도 15에 도시된 서브프레임의 선택 방법에 의해 표현될 수 있다. 도 14 및 도 15는 다른 서브프레임의 선택에 의해 16 및 23의 계조수를 표현한다는 점이 상이하다. 따라서, 의사 윤곽을 야기하기 쉬운 계조수의 표현에 있어 홀수 프레임과 짝수 프레임 사이의 서 브프레임 선택 방법을 달리함으로써, 의사 윤곽을 줄일 수 있다.
도 14 및 도 15는 의사 윤곽을 야기하기 쉬운 계조수에 대해 서브프레임 선택 방법을 달리하는 경우의 예를 보여주고 있지만, 서브프레임 선택 방법은 임의의 계조수에 대해 변경 가능하다.
또한, 도 16 및 조 17은 다른 예를 도시한다. 홀수 프레임에서 도 16에 도시된 서브프레임의 선택 방법에 의해 계조가 표현되는 반면, 짝수 프레임에서 도 17에 도시된 서브프레임의 선택 방법에 의해 계조가 표현될 수 있다. 도 16 및 도 17은 SF3 및 SF8의 점등 기간의 길이가 다르며, 서브프레임 선택 방법을 달리한다는 점에 있어서 상이하다.
다른 방식으로서, 소정 계조의 표시를 위해 홀수행의 화소와 짝수행의 화소를 표시하는 경우 간에 서브프레임 선택 방법을 달리할 수 있다. 또다른 방식으로, 소정 계조의 표시를 위해 홀수열의 화소와 짝수열의 화소를 표시하는 경우 간에 서브프레임 선택 방법을 달리할 수 있다.
본 발명의 구동 방법은 다른 계조 표현 방법과 조합하여 사용할 수 있다. 예를 들면, 본 발명의 구동 방법은 영역 계조 방법과 조합될 수 있다. 영역 계조 방법은 1 화소를 복수 화소로 분할하고 점등 영역을 달리함으로써 계조를 표현하는 방법이다. 그러므로, 의사 윤곽은 더욱 감소될 수 있다.
이제까지, 증가된 계조에 선형 비례하여 점등 기간이 증가하는 경우에 대해 설명하였다. 본 실시 형태에서는 감마 보정을 적용하는 경우에 대해 설명한다. 감마 보정은 증가된 계조에 따라 점등 기간을 비선형으로 증가시키는 방법을 말한 다. 휘도가 선형 증가할 때, 사람의 눈은 휘도가 비례적으로 높아짐을 인지하기 곤란하다. 사람의 눈은 휘도 향상시 휘도 차이를 인지하기는 더욱 곤란하다. 그러므로, 사람의 눈이 휘도 차이를 인지할 수 있도록 하기 위해, 증가된 계조에 따라 점등 기간을 늘이는 것, 즉, 감마 보정의 수행이 필요하다. 감마 보정 수행시 휘도와 계조 간의 관계는 다음의 관계식 (1)에 의해 표현될 수 있다: (1) y=Axγ (계조수는 x, 휘도는 y)...(1). A는 휘도를 0 ≤ y ≤1 범위 내에서 정규화하기 위한 상수이고, 계조수(x)의 지수인 γ는 감마 보정 정도를 나타내는 파라미터이다.
감마 보정을 수행하기 위한 가장 간단한 방법으로서, 실제 표시되는 비트수(계조) 보다 큰 비트수(계조)를 제공하여 표시를 행하는 방법이 있다. 예를 들면, 6-비트 계조(64 계조) 표시의 경우, 표시는 8-비트 계조(256 계조)의 제공으로 행해진다. 실제 화상 표시시, 6-비트 계조(64 계조)로 표시함으로써, 휘도와 계조는 비선형 관계를 갖는다. 따라서, 감마 보정을 수행할 수 있다.
예로써, 도 18은 감마 보정을 행하는 것에 의해 5-비트 계조를 표시하기 위해 6-비트 계조의 제공으로 화상을 표시하는 경우의 서브프레임의 선택 방법을 도시한다. 도 18은 모든 계조수에서 γ=2.2를 만족하도록 감마 보정을 행하는 것에 의해 5-비트 계조로 화상을 표시하는 경우의 서브프레임의 선택 방법을 도시한다. γ=2.2는 사람의 시각적 인지 특성을 최적으로 보정할 수 있는 수치로서, 그에 따라 휘도가 높아지더라도 사람의 눈이 최적의 휘도 차이를 인지할 수 있는 수치이 다. 도 18을 참조하면, 감마 보정과 함께 5-비트 계조 표시에 있어 3 계조수까지, 실제로 표시는 6-비트 계조의 경우 0 계조수를 표시하기 위한 서브프레임 선택 방법에 의해 수행된다. 유사하게, 감마 보정과 함께 5-비트 계조의 표시에 있어 4 계조수에서, 실제 표시는 6-비트 계조의 경우 1 계조수의 표시를 위한 서브프레임 선택 방법에 의해 행해지며, 감마 보정과 함께 5-비트 계조의 표시에 있어 6 계조수에서, 실제 표시는 6-비트 계조의 경우 2 계조수의 표시를 위한 서브프레임 선택 방법에 의해 행해진다. 도 19a 및 도 19b는 계조수(x)와 휘도(y) 사이의 관계를 나타내는 그래프이다. 도 19a는 전 계조수에서 계조수(x)와 휘도(y) 사이의 관계를 나타내는 그래프이고, 도 19b는 낮은 계조수에서 계조수(x)와 휘도(y) 사이의 관계를 나타내는 그래프이다. 이 방식으로, 감마 보정이 적용될 5-비트 계조와 6-비트 계조 사이의 대응표에 따라 표시가 행해진다. 따라서, γ=2.2를 만족할 수 있는 감마 보정이 수행될 수 있다.
도 19b에서 분명한 바와 같이, 0-3, 4-5, 6-7의 계조수 각각은 도 18의 경우 동일한 휘도로 표시되는 것에 유의하여야 한다. 이것은, 계조수가 6-비트 계조 표시의 경우 충분하지 않기 때문에, 휘도 차이가 완전히 표현될 수 없기 때문이다. 이에 대한 대책으로서, 다음의 2가지 방법이 고려될 수 있다.
첫 번째 방법은 표시될 수 있는 비트수를 더 증가시키는 방법이다. 즉, 6-비트 계조가 아닌, 7-비트 이상, 바람직하게는 8-비트 이상의 계조의 제공으로 표시를 행하는 것이다. 결국, 낮은 계조 영역( 저 휘도인 영역)에서도 평활 화상(smooth image)을 표시할 수 있다.
두 번째 방법은 저 계조 영역에서 γ=2.2를 만족시키지 않고 선형적으로 휘도를 변경하는 것에 의해 평활 화상을 표시하는 방법이다. 도 20은 이 경우의 서브프레임 선택 방법을 나타낸다. 도 20에서, 17까지의 계조수를 표시하기 위해, 5-비트 계조와 6-비트 계조 사이에 동일한 서브프레임 선택 방법을 사용한다. 그러나, 감마 보정과 함께 5-비트 계조의 표시에 있어 18 계조수에서, 실제로 화소는 6-비트 계조의 경우 19 계조수를 표시하기 위한 서브프레임 선택 방법에 의해 점등된다. 마찬가지로, 감마 보정과 함께 5-비트 계조의 표시에 있어 19 계조수에서, 실제로 표시는 6-비트 계조의 경우 21 계조수를 표시하기 위한 서브프레임 선택 방법에 의해 행해지며, 감마 보정과 함께 5-비트 계조의 표시에 있어 20 계조수에서, 실제로 표시는 6-비트 계조의 경우 24 계조수를 표시하기 위한 서브프레임 선택 방법에 의해 행해진다. 도 21a 및 도 21b는 계조수(x)와 휘도(y) 사이의 관계를 나타낸다. 도 21a는 전 계조수에서 계조수(x)와 휘도(y) 사이의 관계를 나타내는 그래프이고, 도 21b는 낮은 계조수에서 계조수(x)와 휘도(y) 사이의 관계를 나타내는 그래프이다. 낮은 계조 영역에서, 휘도는 선형으로 변화된다. 감마 보정의 수행에 의해, 평활 화상이 저계조 영역에 표시될 수 있다.
즉, 저 계조 영역에서 계조수에 선형 비례하도록 휘도를 변경하는 반면, 그 밖의 계조 영역에서 계조수에 비선형적으로 비례하도록 휘도를 변경함으로써, 저 계조 영역에서 평활 화면이 표시될 수 있다.
감마 보정은 각 서브프레임의 점등 기간을 길게 하는 것으로 수행될 수 있음에 유의하여야 한다. 예를 들면, 도 56은 중합 시간 계조 방식을 적용하고 있는 각 서브프레임의 점등 기간을 길게 하는 것에 의해 감마 보정을 수행하는 경우의 서브프레임 선택 방법을 보여준다. 도 56에서, 중합 시간 계조 방식을 적용하고 있는 SF4-SF6, SF10-SF12의 각 점등 기간은 2의 길이 만큼 증가된다. 도 57은 이 경우의 계조수(x)와 휘도(y) 사이의 관계를 나타내는 그래프이다. 감마 보정은 이러한 방법에 의해 행해질 수 있다. 저 계조 영역에서 휘도는 선형 또는 비선형으로 변화될 수 있다.
감마 보정이 적용될 5-비트 계조와 6-비트 계조 사이의 대응표는 적절히 변형될 수 있음에 유의하여야 한다. 대응표의 적절한 변형에 의해, 감마 보정의 정도(즉, γ값)은 쉽게 변화될 수 있다. 따라서, 본 발명은 γ=2.2에 한정되지 않는다.
또한, 본 발명은 실제로 표시될 비트수(예, p 비트, p는 정수)와, 감마 보정을 적용받게 될 비트수(예, q 비트, q는 정수)에 특별하게는 한정되지 않는다. 감마 보정을 행하는 것에 의해 비트 표시하는 경우, 비트(q)의 수는 계조를 평활하게 표현하기 위해 가능한 한 크게 설정하는 것이 바람직하다. 그러나, 상기 비트수(p)가 너무 크면, 서브프레임의 수가 그에 따라 증가되는 문제가 생길 수 있다. 따라서, 비트 q와 p의 수 사이의 관계는 바람직하게는 q + 2 = p = q + 5 를 만족한다. 따라서, 계조는 서브프레임 수를 억제하면서 평활하게 표현될 수 있다.
이제까지, 계조 표현 방법, 즉, 서브프레임 선택 방법에 대해 설명하였다. 다음에, 서브프레임 배열 순서에 대해 설명한다. 여기서, 예로써 5-비트 계조 표현의 경우(도 1)에 대해 설명하지만, 본 발명은 다른 도면에도 또한 적용 가능하 다.
우선, 1 프레임의 가장 기본적인 구조는 SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8, SF9, SF10 과 같은 배열 순서를 갖는다. 이러한 서브프레임의 배열 순서에서, 최단 점등 기간을 갖는 서브프레임이 제1 위치에 배열된다. 그런 다음, 중합 시간 계조 방식을 채용하지 않는 서브프레임이 점등 기간이 증가하는 순서로 배열된다. 다음, 중합 시간 계조 방식을 채용하고 있는 서브프레임이 화소 점등의 선택 타이밍이 빠른 순서로 배열된다. 도 1은 서브프레임의 이러한 배열에 대응한다.
다른 한편, 1 프레임은 상기 구조에 대해 반대인 배열 순서인 SF10, SF9, SF8, SF7, SF6, SF5, SF4, SF3, SF2, SF1의 구조를 가질 수 있다. 이러한 서브프레임의 배열 순서에서, 최장 점등 기간의 서브프레임이 제1 위치에 배열된다. 그런 다음, 중합 시간 계조 방식을 채용하고 있는 서브프레임이 화소 점등의 선택 타이밍이 늦은 순으로 배열된다(즉, 첫번째 화소 점등을 위해 선택된 서브프레임이 최종 위치에 세팅된다). 그럼 다음, 중합 시간 계조 방식을 채용하고 있지 않은 서브프레임이 점등 기간이 감소되는 순서로 배열된다.
중합 시간 계조 방식을 채용하고 있는 서브프레임은 화소 점등의 시작 타이밍이 빠른 순서로 배열(예, SF3, SF4, SF5 및 SF8, SF9, SF10)되거나, 그 역순으로 배열(예, SF5, SF4, SF3 및 SF10, SF9, SF8)될 수 있음에 유의하여야 한다. 다른 방식으로서, 서브프레임은 중간 부터 시작하도록 배열될 수 있다(예, SF4, SF3, SF5, SF9, SF8, SF10).
예를 들면, 도 22는 5-비트 계조 표현의 경우를 도시하며, 이 경우, SF1, SF2, SF4, SF3, SF5, SF6, SF7, SF9, SF8, SF10의 순서로 배열된다. 화소 A에는 15 계조수가 표시되는 반면, 인접 화소 B에는 16 계조수가 표시되는 것으로 간주한다. 여기서, 시축이 이동하면, 사람의 눈은 시축의 이동에 따라 계조수가 15(= 4 + 4 + 4 + 2 + 1) 또는 때로 16(= 4 + 2 + 2 + 4 + 4)인 것으로 인지한다. 도 22a는 이 경우를 나타낸다. 원래 15 및 16으로서 인지되도록 되어 있는 계조수가 얻어짐이 입증된다. 따라서, 의사 윤곽이 감소된다.
도 22b는 시축이 신속 이동하는 경우를 도시한다. 시축이 신속하게 이동한다고 하면, 사람의 눈은 시축의 이동에 따라 계조수가 15(= 4 + 4 + 2 + 4 + 1) 또는 때로 16(4 + 2 + 4 + 4 + 2)인 것으로 인지한다. 이는 원래 15와 16으로서 인지되도록 되어 있는 계조수가 얻어짐을 입증하고 있다. 따라서, 의사 윤곽은 감소된다.
이 방식으로, 중합 시간 계조 방식을 채용하고 있는 서브프레임을 중간 서브프레임으로부터의 순서로 나머지 서브프레임이 후속되도록 배열하는 것에 의해, 의사 윤곽은 감소될 수 있다. 또한, 1 프레임이 후속 서브프레임과 스위칭시 생기게 되는 의사 윤곽이 감소될 수 있다. 따라서, 소위 동화상 의사 윤곽은 감소될 수 있다.
다음, 제2 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임이 제1 비트군에 속하는 비트에 대응하는 서브프레임 상이에 배치되는 경우에 대해 설명한다. 예를 들면, 서브프레임은 SF1, SF3, SF4, SF2, SF5, SF6, SF8, SF9, SF7, SF10의 순서로 배열되며, 이때, 제2 비트군에 속하는 비트에 대응하는 SF2가 제1 비트군에 속하는 비트에 대응하는 SF4 및 SF5 사이에 배치되며, 제2 비트군에 속하는 비트에 대응하는 SF7이 제1 비트군에 속하는 비트에 대응하는 SF9 및 SF10 사이에 배치된다. 제2 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임의 사이 배치 위치는 이에 한정되지 않음에 유의하여야 한다. 또한, 사이 배치될 서브프레임의 수는 이에 한정되지 않는다.
제2 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임이 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치될 때, 사람의 눈은 마치 의사 윤곽이 감소된 것처럼 눈속임되기 쉽다는 것에 유의하여야 한다.
또한, 제2 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임이 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치되는 경우, 그 점등 기간이 상기 제1 비트군에 속하는 비트에 대응하는 서브프레임의 점등 기간에 최근접한 서브프레임을 사이 배치하는 것에 의해 의사 윤곽은 더 감소될 수 있다. 예를 들면, SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8, SF9, SF10의 가장 기본적인 배열 순서에서, 그 점등 기간(총 점등 기간은 8: SF3 및 SF8)이 제1 비트군에 속하는 비트에 최근접한 서브프레임을 제1 비트군에 속하는 비트에 대응하는 서브프레임(총 점등 기간은 16: SF4, SF5, SF9 및 SF10) 사이에 배치시, 도 22a 및 도 22b에 도시된 바와 같이, 의사 윤곽은 감소될 수 있다.
다음에, 제1 비트군에 속하는 비트에 대응하는 서브프레임 중 하나와 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임 중 하나가 서로 교환 되는 경우에 대해 설명한다. 예를 들면, 서브프레임은 제1 비트군에 속하는 비트에 대응하는 SF4와 제2 비트군에 속하는 비트에 대응하는 SF2를 교환하고, 제1 비트군에 속하는 비트에 대응하는 SF9와 제2 비트군에 속하는 비트에 대응하는 SF7을 교환하는 것에 의해 SF1, SF4, SF3, SF2, SF5, SF6, SF9, SF8, SF7, SF10과 같은 순서로 배열된다. 교환된 서브프레임의 위치는 이에 한정되지 않음에 유의하여야 한다. 또한, 교환된 서브프레임의 수는 이에 한정되지 않는다.
이 방식으로, 제1 비트군에 속하는 비트에 대응하는 서브프레임과 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임을 교환함으로써, 사람의 눈은 마치 의사 윤곽이 감소되는 것처럼 눈속임받기 쉽게 된다.
여기서, 도 23a 및 도 23b는 서브프레임이 SF1, SF4, SF3, SF2, SF5, SF6, SF9, SF8, SF7, SF10과 같은 순서로 배열된 경우의 5-비트 계조 표현의 경우를 도시한다. 화소 A에는 15 계조수가 표시되는 반면, 화소 B에는 16 계조수가 표시되는 것으로 간주한다. 여기서, 시축이 이동하면, 사람의 눈은 시축의 이동에 따라 계조수가 15(= 4 + 4 + 2 + 4 + 1) 또는 때로 16(= 2 + 4 + 2 + 4 + 4)인 것으로 인지한다. 도 23a는 이 경우를 나타낸다. 원래 15 및 16으로서 인지되도록 되어 있는 계조수가 얻어짐이 입증된다. 따라서, 의사 윤곽이 감소된다.
도 23b는 시축이 신속 이동하는 경우를 도시한다. 시축이 신속하게 이동한다고 하면, 사람의 눈은 시축의 이동에 따라 계조수가 15(= 2 + 4 + 4 + 4 + 1) 또는 때로 16(= 4 + 4 + 2 + 2 + 4)인 것으로 인지한다. 이는 원래 15와 16으로서 인지되도록 되어 있는 계조수가 얻어짐을 입증하고 있다. 따라서, 의사 윤곽은 감 소된다.
이 방식으로, 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임을 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치하는 경우나, 제1 비트군에 속하는 비트에 대응하는 서브프레임과 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임을 교환하는 경우, 모든 서브프레임의 배열 순서는 제1 비트군에 속하는 비트에 대응하는 서브프레임의 배열 순서를 먼저 정하고, 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임을 그 사이에 배치하는 방식으로 결정될 수 있다.
이때, 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임은 점등 기간이 증가하는 순서 또는 그 역순으로 배열될 수 있다. 다른 방안으로, 이러한 서브프레임은 중간 서브프레임부터 시작하여 그 나머지 프레임이 후속하도록 배열될 수 있다. 또 다른 방안으로, 서브프레임은 완전히 무작위로 배열될 수 있다. 결국, 사람의 눈은 마치 의사 윤곽이 감소된 것처럼 눈속임 받게 된다.
제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임을 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치하는 경우, 사이 배치될 서브프레임의 수는 한정되지 않음에 유의하여야 한다.
또한, 모든 서브프레임의 배열 순서는 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프레임의 순서를 먼저 정하고 제1 비트군에 속하는 비트에 대응하는 서브프레임을 그 사이에 배치하는 방식으로 결정될 수 있다.
이 방식으로, 제2 비트군 또는 제3 비트군에 속하는 비트에 대응하는 서브프 레임을 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치하는 것에 의해, 서브프레임이 불균일하게 배치되는 것이 방지된다. 결국, 사람의 눈은 마치 의사 윤곽이 감소된 것처럼 눈속임 받게 된다.
도 24는 도 1의 경우 서브프레임의 배열 패턴의 예를 도시한다.
제1 패턴으로서, SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8, SF9, SF10이 이 순서로 배열된다. 이 서브프레임 배열에서, 최단 점등 기간을 갖는 서브프레임은 각 서브프레임 군에서 제1 위치에 배열되고, 그 후 중합 시간 계조 방식을 채용하고 있지 않은 서브프레임이 점등 기간이 길어지는 순서로 배열된다. 그럼 다음, 중합 시간 계조 방식을 채용하고 있는 서브프레임이 화소 점등의 선택 타이밍이 빠른 순서로 배열된다.
제2 패턴으로서, SF10, SF9, SF8, SF7, SF6, SF5, SF4, SF3, SF2, SF1이 이 순서로 배열된다. 이 서브프레임 배열에서, 최장 점등 기간을 갖는 서브프레임이 제1 위치에 배열되고, 그 후 중합 시간 계조 방식을 채용하고 있는 서브프레임이 화소 점등의 선택 타이밍이 늦은 순서로 배열된다. 그럼 다음, 중합 시간 계조 방식을 채용하고 있지 않은 서브프레임이 점등 기간이 감소하는 순서로 배열된다.
제3 패턴으로서, SF1, SF2, SF5, SF4, SF3, SF6, SF7, SF10, SF9, SF8이 이 순서로 배열된다. 제3 패턴은 제1 패턴을 기초로, 중합 시간 계조 방식을 채용하고 있는 SF3, SF4, SF5, SF8, SF9, SF10을 화소 점등의 선택 타이밍이 늦은 순서로 배열하는 것에 의해 얻어진다.
제4 패턴으로서, SF1, SF2, SF4, SF3, SF5, SF6, SF7, SF9, SF8, SF10이 이 순서로 배열된다. 제4 패턴은 제1 패턴을 기초로, 중합 시간 계조 방식을 채용하고 있는 SF3, SF4, SF5 및 SF8, SF9, SF10을 그 중간 서브프레임을 제1 위치에 배열하고 나머지 프레임이 후속하도록 배열하는 것에 의해 얻어진다.
제5 패턴으로서, SF6, SF7, SF8, SF9, SF10, SF1, SF2, SF3, SF4, SF5이 이 순서로 배열된다. 제5 패턴은 제1 패턴을 기초로, 제1 서브프레임 군의 위치와 제2 서브프레임 군을 교환하는 것에 의해 얻어진다.
제6 패턴으로서, SF1, SF3, SF4, SF2, SF5, SF6, SF8, SF9, SF7, SF10이 이 순서로 배열된다. 제6 패턴은 제1 패턴을 기초로, 제2 비트군에 속하는 비트에 대응하는 서브프레임 중 하나를 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치하는 것에 의해 얻어진다.
제7 패턴으로서, SF2, SF3, SF4, SF1, SF5, SF7, SF8, SF9, SF6, SF10이 이 순서로 배열된다. 제7 패턴은 제1 패턴을 기초로, 제3 비트군에 속하는 비트에 대응하는 서브프레임을 제1 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치하는 것에 의해 얻어진다.
제8 패턴으로서, SF1, SF4, SF3, SF2, SF5, SF6, SF9, SF8, SF7, SF10이 이 순서로 배열된다. 제8 패턴은 제1 패턴을 기초로, 제1 비트군에 속하는 비트에 대응하는 서브프레임 중 하나와 제2 비트군에 속하는 비트에 대응하는 서브프레임 중 하나를 교환하는 의해 얻어진다.
제9 패턴으로서, SF4, SF2, SF3, SF1, SF5, SF9, SF7, SF8, SF6, SF10이 이 순서로 배열된다. 제9 패턴은 제1 패턴을 기초로, 제1 비트군에 속하는 비트에 대 응하는 서브프레임 중 하나와 제3 비트군에 속하는 비트에 대응하는 서브프레임 중 하나를 교환하는 것에 의해 얻어진다.
제10 패턴으로서, SF2, SF3, SF1, SF4, SF5, SF7, SF8, SF6, SF9, SF10이 이 순서로 배열된다. 제10 패턴은 제1 패턴을 기초로, 제3 비트군에 속하는 비트에 대응하는 서브프레임을 제1 비트군에 속하는 비트에 대응하는 서브프레임과 제2 비트군에 속하는 비트에 대응하는 서브프레임 사이에 배치하는 것에 의해 얻어진다.
제11 패턴으로서, SF2, SF4, SF3, SF5, SF1, SF7, SF9, SF8, SF10, SF6이 이 순서로 배열된다. 제11 패턴은 제1, 제2 및 제3 비트군에 속하는 비트에 대응하는 서브프레임을 임의로 배열하는 것에 의해 얻어진다.
상기 패턴의 예들에 도시된 바와 같이, 복수의 서브프레임 군 중 적어도 하나의 군에서, 제1 비트군에 속하는 비트에 대응하는 모든 서브프레임이 화소 전등을 위해 선택되며, 그런 다음, 제2 및 제3 비트군에 속하는 비트에 대응하는 모든 서브프레임이 화소 점등을 위해 선택되는 것이 바람직하다.
또한, 복수의 서브프레임 군 중 적어도 하나의 군에서, 제2 또는 제3 비트군에 속하는 비트에 대응하는 모든 서브프레임이 화소 전등을 위해 선택되며, 그런 다음, 제1 비트군에 속하는 비트에 대응하는 모든 서브프레임이 화소 점등을 위해 선택되는 것이 바람직하다.
또한, 복수의 서브프레임 군 중 적어도 하나의 군에서, 제1 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 하나가 화소 전등을 위해 선택되며, 그런 다음, 제2 또는 제3 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 하나 가 화소 점등을 위해 선택되며, 그런 다음, 상기 제1 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 다른 하나의 서브프레임이 화소 점등을 위해 선택되는 것이 바람직하다.
또한, 각각의 서브프레임 군에서, 제2 또는 제3 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 하나가 화소 전등을 위해 선택되며, 그런 다음, 제1 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 적어도 하나가 화소 점등을 위해 선택되며, 그런 다음, 상기 제2 또는 제3 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 다른 하나의 서브프레임이 화소 점등을 위해 선택되는 것이 바람직하다.
서브프레임의 배열 순서는 시간에 따라 변화될 수 있다. 예를 들면, 서브프레임의 배열 순서는 제1 프레임과 제2 프레임 사이에서 변화될 수 있다. 다른 방안으로, 서브프레임의 배열 순서는 각 장소에서 변화될 수 있다. 예를 들면, 서브프레임의 배열 순서는 화소 A와 화소 B 사이에서 변화될 수 있다. 또한, 서브프레임의 배열 순서는 시간과 장소 모두에 의존하여 변화되도록 서브프레임의 조합에 의해 변화될 수 있다.
(실시 형태 2)
실시 형태 1에서, 1 프레임을 2개의 서브프레임 군으로 분할한 경우에 대해 설명한다. 그러나, 본 발명의 구동 방법은 1 프레임을 3개 이상의 서브프레임 군으로 분할하도록 할 수 있다. 그러므로, 본 실시 형태는 1 프레임을 3개 이상의 서브프레임 군으로 분할하는 경우의 예에 대해 설명한다. 서브프레임의 수는 2 또는 3으로 한정되지 않으며, 적절히 정할 수 있다.
종래의 시간 계조 방식을 이용하고 있는 본 실시 형태의 예시적인 구동 방법에서, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 6개로 분할되고, 제2 비트군에 속하는 비트에 대응하는 서브프레임은 3개로 분할되며, 제3 비트군에 속하는 비트에 대응하는 서브프레임은 분할되지 않는다. 그런 다음, 1 프레임은 3개의 서브프레임 군으로 분할된다. 제1 비트군에 속하는 6개의 분할 비트는 3개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속하는 3개의 분할 비트는 각 서브프레임 군에 하나씩 배열되며, 제3 비트군에 속하는 각 비트는 3개의 서브프레임 군 중 적어도 하나에 배열된다. 이때, 제1 및 제2 비트군에 속하는 비트에 대응하는 서브프레임의 배열 순서는 각 서브프레임 군 사이에서 동일하게 설정된다. 제3 비트군에 속한 비트는 분할되지 않거나, 또는 일단 3개로 분할된 후 다시 하나의 서브프레임으로 통합되는 것으로 간주됨에 유의하여야 한다. 중합 시간 계조 방식은 제1 및 제2 비트군에 속한 비트에 대응하는 서브프레임 중에서, 각 서브프레임 군에서 점등 기간의 길이가 같은 서브프레임에 적용 가능함에 유의하여야 한다.
예를 들면, 도 25는 5-비트 계조 표시의 예를 도시한다. 종래의 시간 계조 방식(도 46)을 함께 참조하면, 도 25는 제1 비트군에 1 비트가 할당되고, 제2 비트군에 2 비트가 할당되고, 제3 비트군에 2 비트가 할당되는 경우의 예를 도시한다. 즉, SF5는 제1 비트군에 속하는 비트에 할당되고, SF3 및 SF4는 제2 비트군에 속하는 비트에 할당되며, SF1 및 SF2는 제3 비트군에 속하는 비트에 할당된다. 그 런 다음, SF5는 6개로 등분되고, SF3 및 SF4는 각각 3개로 등분되고, SF1 및 SF2는 분할되지 않는다. 다음, 제1 비트군에 속한 6개의 분할 비트는 3개의 서브프레임 군에 2개씩 배열되며, 제2 비트군에 속한 3개의 분할 비트는 각 서브프레임 군에 1개씩 배열되며, 제3 비트군에 속한 비트는 3개의 서브프레임 군 중 적어도 하나에 배열된다. 다시 말해, 제1 비트군에 속한 비트는 도 25의 SF4, SF5, SF9, SF10, SF13, SF14F에 배열되며, 제2 비트군에 속한 비트는 도 25의 SF2, SF3, SF7, SF8, SF11, SF12에 배열되며, 제3 비트군에 속한 비트는 도 25의 SF1 및 SF6에 배열된다. 결국, 총 14개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=1, SF2=4/3, SF3=8/3, SF4=8/3, SF5=8/3, SF6=2, SF7=4/3, SF8=8/3, SF9=8/3, SF10=8/3, SF11=4/3, SF12=8/3, SF13=8/3, SF14=8/3. SF3-SF5, SF8-SF10 및 SF12-SF14에서의 각 점등 기간의 길이는 도 25에서 모두 8/3이기 때문에, 중합 시간 계조법은 SF3-SF5, SF8-SF10 및 SF12-SF14 각각에 적용될 수 있다.
각 서브프레임을 이렇게 분할하는 것에 의해, 프레임 주파수는 실질적으로 3배 이상 크기로 높아질 수 있다.
각 서브프레임의 점등 기간의 길이(또는 소정의 시간 내 점등 동작의 회수, 즉 가중량)는 이에 한정되지 않음에 유의하여야 한다. 또한, 각 서브프레임은 점등 기간의 길이가 대응하는 것을 요하지 않는다. 또한, 서브프레임의 선택 방법은 이에 한정되지 않는다.
또한, 제3 비트군에 속하는 비트에 대응하는 서브프레임은 본 실시 형태에서는 분할되지 않지만, 이들 서브프레임은 서브프레임 군의 총수 보자 적은 수로 분 할될 수 있다.
예를 들면, 도 26은 도 25에서 제3 비트군에 속하는 비트에 할당된 SF1 및 SF6이 각각 2개로 다시 분할되는 경우의 예를 도시한다. 도 26에서, 도 25의 SF1 및 SF6은 각각 2개로 다시 분할되며, 이들은 도 26에서 SF1, SF6, SF11, SF12에 배열된다. 결국, 총 16개의 서브프레임이 얻어지며, 그 각각은 다음의 길이의 점등 기간을 갖는다: SF1=0.5, SF2=4/3, SF3=8/3, SF4=8/3, SF5=8/3, SF6=1, SF7=4/3, SF8=8/3, SF9=8/3, SF10=8/3, SF11=0.5, SF12=1, SF13=4/3, SF14=8/3, SF15=8/3, SF16=8/3. SF3-SF5, SF8-SF10 및 SF14-SF16에서의 각 점등 기간의 길이는 도 26에서 모두 8/3이기 때문에, 중합 시간 계조법은 SF3-SF5, SF8-SF10 및 SF14-SF16 각각에 적용될 수 있다. 제 비트군에 속하는 분할 비트가 배열된 서브프레임 군은 이들에 한정되지 않는다.
본 실시 형태에서, 각 비트군에 할당되는 비트의 수는 전술한 예에 한정되지 않음에 유의하여야 한다. 그러나, 제1 비트군 및 제2 비트군 각각에 적어도 1비트가 할당되는 것이 바람직하다.
본 실시 형태에서는 제1 비트군에 속하는 비트로서 최상위 비트가 선택되지만, 제1 비트군에 속하는 비트는 이에 한정되지 않으며, 소정의 비트가 제1 비트군에 속하는 비트로서 선택될 수 있다. 유사하게, 소정의 비트가 제2 비트군 또는 제3 비트군에 속하는 비트로서 선택될 수 있다.
본 실시 형태는 제1 비트군에 속하는 비트에 대응하는 서브프레임이 6개로 분할되는 경우의 예를 설명하지만, 제1 비트군에 속하는 비트에 대응하는 서브프레 임의 분할수는 이에 한정되지 않는다. 예를 들면, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 5개로 분할되어 제3 서브프레임 군에 2:2:1의 비율로 배열될 수 있다. 제1 비트군에 속하는 비트에 대응하는 서브프레임은 서브프레임 군의 총수의 배수로 분할되는 것이 바람직하다는 것에 유의하여야 한다. 즉, 서브프레임 군의 총수가 3이면, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 (3 × m)(m은 정수, m≥2)개로 분할되는 것이 바람직하다. 이것은 제1 비트군에 속하는 비트에 대응하는 분할된 비트가 각 서브프레임 군에 동일 비율로 배열될 수 있어서, 깜빡임 및 의사 윤곽이 방지될 수 있기 때문이다. 예를 들면, 제1 비트군에 속하는 비트에 대응하는 서브프레임은 9개로 분할될 수 있다. 그러나, 본 발명은 이 숫자에 한정되지 않는다.
본 실시 형태에서는 제1 비트군에 속하는 비트에 대응하는 모든 서브프레임이 6개로 분할되는 종래의 시간 계조 방식을 이용한 예를 설명하고 있지만, 제1 비트군에 속하는 비트에 대응하는 서브프레임 모두를 서로 동일수로 분할할 필요는 없다. 즉, 각 서브프레임의 분할수는 제1 비트군에서 다를 수 있다. 유사하게, 제3 비트군에 속하는 비트의 경우, 제3 비트군에 속하는 비트에 대응하는 서브프레임 모두를 서로 동일수로 분할할 필요는 없다.
본 실시 형태에서는 제1 비트군에 속하는 비트에 대응하는 서브프레임이 6개로 등할되고, 제2 비트군에 속하는 비트에 대응하는 서브프레임이 3개로 등분되는 경우의 예를 설명하고 있지만, 본 발명은 이러한 수에 한정되지 않는다. 또한, 서브프레임은 반드시 동일 폭을 갖도록 분할되지는 않는다. 예를 들면, 종래의 시간 계조 방식(도 46)을 동시에 참조하면, 5-비트 계조 표시의 경우, 제1 비트군에 속하는 비트에 대응하는 서브프레임(SF5)(16의 길이를 갖는다)은 6개로 분할될 수 있으며, 그 각각은 2, 2, 4, 2, 3, 3의 길이의 점등 기간을 갖는다.
제1 비트군 및제2 비트군에 속하는 비트에 대응하는 서브프레임의 배열 순서는 본 실시 형태에서는 3개의 서브프레임 군 사이에서 동일하다. 그러나, 서브프레임의 배열 순서는 완전히 동일할 필요는 없다. 일부 서브프레임은 3개의 서브프레임 군 각각에서 다른 순서로 배열될 수 있다. 예를 들면, 도 25의 경우, SF7 및 SF8은 SF11 및 SF12의 경우와 함께, 서로 교환될 수 있다. 즉, 서브프레임은 SF1, SF2, SF3, SF4, SF5, SF6, SF8, SF7, SF9, SF10, SF12, SF11, SF13, SF14와 같은 순서로 배열될 수 있다.
전술한 여러 설명 부분들, 예컨대, 각 비트군에 할당되는 비트수, 각 비트군에 속하는 비트로서 선택되는 비트, 제1 비트군 및 제3 비트군 각각에 속하는 비트의 분할수, 각 서브프레임의 분할 폭, 및 서브프레임의 배열 순서에 관한 설명 부분들을 서로 조합할 수 있음에 유의하여야 한다.
또한, 전술한 여러 설명 부분들, 예컨대, 각 비트군에 할당되는 비트수, 각 비트군에 속하는 비트로서 선택되는 비트, 제1 비트군 및 제3 비트군 각각에 속하는 비트의 분할수, 각 서브프레임의 분할 폭, 및 서브프레임의 배열 순서에 관한 설명 부분들은 서브프레임 군의 수가 3개 이상인 경우에 적용 가능하다.
이제, 1 프레임이 k개의 서브프레임 군(k는 정수, k ≥3)으로 분할되는 경우의 일반적인 경우를 고려한다. 이 경우, 종래의 시간 계조 방식으로, 제1 비트군 에 속하는 비트에 대응하는 서브프레임이 (k + 1) 이상으로 분할되고, 제2 비트군에 속하는 비트에 대응하는 서브프레임이 k개로 분할되며, 제3 비트군에 속하는 비트에 대응하는 서브프레임이 (k - 1)개 미만으로 분할되거나 분할되지 않는다. 그런 다음, 제1 비트군에 속하는 분할 비트는 k개의 서브프레임 군에 대략 동일 비율로 배열된다. 제2 비트군에 속하는 분할 비트는 각 서브프레임 군에 하나씩 배열되며; 제3 비트군에 속하는 각 비트는 k 개의 서브프레임 군 중 적어도 하나에 배열된다. 이때, 제1 비트군 및 제2 비트군에 속하는 비트에 대응하는 서브프레임의 배열 순서는 k개의 서브프레임 군 각각의 사이에서 대략 동일하게 설정된다.
이때, n 비트(n은 정수)로 계조를 표현하는 경우, 종래의 시간 계조 방식에서는 총 n개의 서브프레임이 필요하다. 또한, 최상위 비트에 대응하는 서브프레임의 점등 기간의 길이는 2n-1이다. 한편, 종래의 시간 계조 방식에서, L1(L1은 정수, L1 = k + 1)으로 분할될 제1 비트군에 속하는 비트의 수를 a(a는 정수, 0 < a < n), k 개로 분할될 제2 비트군에 속하는 비트의 수를 b(b는 정수, 0 < b < n), L2(L2는 정수, 1 < L2 = k - 1)로 분할되거나 분할되지 않을 제3 비트군에 속하는 비트의 수를 c(c는 정수, 0 ≤ c < n, a + b + c = n)라고 하면, 본 발명의 구동 방법의 이용시의 서브프레임 총수는 (L1×a + K×b + L2×c)이다. 또한, 제1 비트군에 속하는 비트로서 최상위 비트가 선택되고, 이 비트에 대응하는 서브프레임이 L1개로 등분되는 경우에, 이 비트에 대응하는 L1개의 서브프레임의 각 점등 기간의 길이는 (2n-1/L1)이다. 예를 들면, 도 25의 경우, k=3, n=5, L1=6, L2=1, a=1, b=2, c=2 이므로, 서브프레임의 총수는 14개(=6x1 + 3x2 + 1x2)이고, 제1 비트군에 속하는 비트에 대응하는 분할 후의 서브프레임의 각 점등 기간의 길이는 25-1/6 = 8/3이다.
본 실시 형태에 대한 설명은 실시 형태 1을 나머지 개수의 서브프레임 군에 적용하는 경우의 케이스에 해당함에 유의하여야 한다. 그러므로, 본 실시 형태는 실시 형태 1과 조합하여 자유로이 실행 가능하다.
(실시 형태 3)
본 실시 형태에서는 예시적인 타이밍 차트에 대해 설명한다. 본 명세서에서, 타이밍 차트란 1 프레임 기간에서 화소의 선택 상태를 보여주는 시계열 차트를 의미한다. 도 1의 서브프레임의 선택 방법은 여기서 하나의 예로서 사용되지만, 본 발명은 이에 한정되지 않는다. 따라서, 본 발명은 다른 서브프레임 선택 방법, 다른 수치의 계조 등에 용이하게 적용 가능하다.
또한, 서브프레임이 예로써 SF1, SF2, SF3, SF4, SF5, SF6, SF7, SF8, SF9, SF10의 순서로 배열되지만, 본 발명은 이에 한정되지 않으며, 다른 배열 순서로도 적용 가능하다.
타이밍 차트에서, 수평축은 시간을 지시하며, 시간은 우측 방향으로 진행한다. 또한, 수직축은 매트릭스 배열되는 화소의 행의 수를 지시한다. 본 실시 형태에서 어드레싱("어드레싱"은 메모리 기능을 갖는 화소 회로에 휘도 신호를 기록 하는 것을 의미함)은 1행의 화소에 대해 동시에 수행된다(선 순차 구동). 선 순차 구동 수행의 경우, 1 화상의 어드레싱은 제1 행에서 최종 행까지 화소를 순차 선택하고, 각 선택 기간에서 각 화소에 소망의 신호 전압을 기록하는 것에 의해 완료된다. 타이밍 차트에서, 전술한 어드레싱이 수행되는 기간은 사각형 내의 사선으로 지시된다. 이러한 타이밍 차트로, 선택된 행의 변화를 시간적 순서로 표현될 수 있다. 또한, 1 화상이 어드레싱되는 기간은 어드레스 기간 또는 신호 기록 기간으로 불리운다.
먼저, 도 27은 어드레스 기간과 점등 기간이 별도로 제공되는 경우의 타이밍 차트를 도시한다. 제1 어드레스 기간에서, 서브프레임 1의 신호가 화소 내에 기록된다. 이 기간에서, 화소는 점등되지 않는다. 어드레스 기간이 종료하면, 점등 기간이 시작되어 화소를 점등한다. 이때의 점등 기간은 1의 길이를 갖는다. 다음, 제2 어드레스 기간이 시작되고, 서브프레임 2의 신호가 화소 내에 기록된다. 이 기간에서, 화소는 점등되지 않는다. 어드레스 기간이 종료하면, 점등 기간이 시작되어 화소를 점등한다. 이때의 점등 기간은 2의 길이를 갖는다.
이러한 동작의 반복으로, 점등 기간은 1, 2, 4, 4, 4, 2, 2, 4, 4, 4 길이의 순서로 배열되며, 이는 1 프레임을 구성한다.
도 28은 1 화소가 2 트랜지스터와 1 유지 커패시터를 포함하는 이 실시 형태의 화소 구성을 도시한다. 도 28에 도시된 화소는 제1 트랜지스터(2501), 제2 트랜지스터(2503), 유지 커패시터(2502), 표시 소자(2504), 신호선(2505), 게이트선(2507), 제1 전원 공급선(2506), 제2 전원 공급선(2508)을 포함한다.
제1 트랜지스터(2501)의 게이트 전극은 게이트선(2507)에 접속되고, 그 제 1전극은 신호선(2505)에, 그 제2 전극은 유지 커패시터(2502)의 제2 전극과 제2 트랜지스터(2503)의 게이트 전극에 접속된다. 제2 트랜지스터(2503)의 제1 전극은 제1 전원 공급선(2506)에 접속되고, 그 제2 전극은 표시 소자(2504)의 제1 전극에 접속된다. 유지 커패시터(2502)의 제1 전극은 제1 전원 공급선(2506)에 접속된다. 표시 소자(2504)의 제2 전극은 제2 전원 공급선(2508)에 접속된다.
제1 트랜지스터(2501)는 신호선(2505)으로 입력되는 신호를 유지 커패시터(2502)로 입력하기 위해, 신호선(2505)을 유지 커패시터(2502)의 제2 전극에 접속하기 위한 스위치로서 기능함에 유의하여야 한다. 제1 트랜지스터(2501)는 화소를 신호 기록 상태(선택 상태) 또는 유지 상태로 선택할 수 있으므로, 제1 트랜지스터(2501)는 선택 트랜지스터로서 기능한다.
제2 트랜지스터(2503)는 표시 소자(2504)로의 전류 공급 기능을 갖는다는 점에 유의하여야 한다. 따라서, 제2 트랜지스터(2503)는 구동 트랜지스터로서 기능한다.
유지 트랜지스터(2502)는 화소가 유지 상태에 있을 때 제2 트랜지스터(2503)의 소스-게이트 전압을 유지하고, 표시 소자(2504)의 휘도를 다음 어드레스 기간까지 일정하게 유지하는 기능을 갖는다.
다음, 도 28에 도시된 화소 구성의 동작을 설명한다. 우선, 신호 기록 기간에서, 게이트선(2507)의 전위는 신호선(2505)의 최고 전위 또는 제1 전원 공급선(2506)의 전위 보다 높게 설정하여 게이트선(2507)을 선택함으로써, 제1 트랜지 스터(2501)가 ON 되어 신호선(2505)으로부터 유지 커패시터(2502)로 신호가 입력된다.
신호 기록 기간에서, 제1 전원 공급선과 제2 전원 공급선의 전위는 표시 소자(2504)에 전압을 인가하지 않도록 제어되는 것에 유의하여야 한다. 예를 들면, 제2 전원 공급선(2508)은 부동 상태(floating state)로 설정될 수 있다. 다른 방식으로, 제2 전원 공급선(2508)의 전위는 제1 전원 공급선(2506)의 전위와 대략 같거나 높게 설정될 수 있다. 따라서, 표시 소자(2504)는 신호 기록 기간에서 점등되는 것이 방지된다.
다음, 점등 기간에서, 제1 전원 공급선(2506)과 제2 전원 공급선(2508)의 전위는 표시 소자(2504)로 전압을 공급하도록 제어된다. 예를 들면, 제2 전원 공급선(2508)의 전위는 제1 전원 공급선(2506)의 전위 보다 낮게 설정될 수 있다. 따라서, 제2 트랜지스터(2503)에 흐르는 전류는 신호 기록 기간에서 유지 커패시터(2502)에 유지된 신호에 따라 제어됨으로써, 표시 소자(2504)를 통해 제1 전원 공급선(2506)으로부터 제2 전원 공급선(2508)으로 전류가 흐른다. 결국, 표시 소자(2504)는 광을 출사시킨다.
제1 트랜지스터(2501)의 동작을 하기에 상세히 설명한다. 본 명세서에서의 모든 트랜지스터는 강화 모드(enhancement mode)의 트랜지스터로 취급된다. 그러나, 본 발명은 이에 한정되지 않는다.
제1 트랜지스터(2501)의 상태는 게이트선(2507)과 신호선(2505) 사이의 전위 관계에 의해 정해진다. 제1 트랜지스터(2501)는 단순 스위치이기 때문에, 직선형 영역에서 동작되는 것이 바람직하다. 제1 트랜지스터(2501)는 n-채널 트랜지스터이므로, 제1 트랜지스터(2501)가 ON 상태일 때 게이트선(2507)의 전위가 제1 트랜지스터(2501)의 문턱 전압 이상의 양 만큼 신호선(2505)의 최고 전위 보다 높다면 제1 트랜지스터는 직선형 영역에서 동작되는 것이 바람직하다. 제1 트랜지스터가 OFF 상태일 때 게이트선(2507)의 전위는 신호선(2505)의 최저 전위와 대략 일치하거나 그 전위 보다 소정 정도 낮은 전위일 수 있다. 제1 트랜지스터가 OFF 상태일 때 게이트선(2507)의 전위가 신호선(2505)의 최저 전위 보다 소정 정도 낮은 전위로 설정된 경우, OFF 상태의 제1 트랜지스터(2501)의 누설 전류치가 감소될 수 있으며, 이는 유지 상태에서 유지 커패시터(2502)의 전위 변동이 억제된다는 점에서 바람직하다.
제2 트랜지스터(2503)의 동작을 하기에 상세히 설명한다. 제2 전원 공급선(2508)의 전위가 제1 전원 공급선(2506)의 전위 보다 낮게 설정된 상태에서, 제2 트랜지스터(2503)의 소스-게이트 전압(Vgs)은 제1 전원 공급선(2506)의 전위와, 신호선(2505)의 전위를 기록하고 있는 제2 트랜지스터(2503)의 게이트 전압에 의해 결정된다. 또한, 제2 트랜지스터(2503)의 소스-드레인 전압(Vds)은 제1 전원 공급선(2506)의 전위와 화소 전극(2509)의 전위에 의해 결정된다. 화소 전극(2509)의 전위는 제2 트랜지스터(2503)와 표시 소자(2504)의 특성과, 제1 및 제2 전원 공급선(2506, 2508)의 전위에 의해 결정된다. 즉, 제2 트랜지스터(2503)의 상태는 신호선(2505), 제1 및 제2 전원 공급선(2506, 2508)의 전위와, 표시 소자(2504) 및 제2 트랜지스터(2503)의 특성에 의해 결정된다.
표시 소자(2504)가 출사하는 동안 제2 트랜지스터(2503)가 포화 영역에서 동작하면, 다음의 장점이 있다. 무엇보다도, Vds가 변동하는 경우에도, 제2 트랜지스터(2503)로 공급되는 전류는 변화되지 않는다. 그러므로, 각 화소로 공급되는 전위가 전원 공급선의 배선 저항에 기인하여 변화하고, Vds가 변화하는 경우에도, 휘도는 변화하지 않는다. 또한, 표시 소자(2504)의 특성 변화에 기인하여 Vds가 변화하는 경우에도, 제2 트랜지스터(2503)로 흐르는 전류는 변화하지 않으며, 따라서, 표시 소자로 일정한 전류가 공급될 수 있다. 즉, Vds 변화에 영향을 받지 않는 안정적인 표시가 얻어질 수 있다.
표시 소자(2504)가 출사하는 동안 제2 트랜지스터(2503)가 직선형 영역에서 동작하면, 다음의 장점이 있다. 먼저, 제2 트랜지스터(2503)는 단순히 스위치로서 사용되기 때문에, 각 화소 사이에서 제2 트랜지스터(2503)의 변화는 무시될 수 있다. 결국, 일정하고 선명한 표시가 제공될 수 있다. 또한, 제2 트랜지스터(2503)에 아주 미미한 전압이 인가되기 때문에, 제1 전원 공급선(2506)과 제2 전원 공급선(2508) 사이의 거의 전체 전압이 표시 소자의 대향 전극에 인가된다. 결국, 표시 소자(2504)에 인가되는 전압은 낮게 설정될 수 있어서, 표시 소자로서의 전력 소비를 억제할 수 있다.
전술한 설명은 제1 트랜지스터(2501)는 n-채널 트랜지스터이고, 제2 트랜지스터(2503)는 p-채널 트랜지스터라는 가정하에 도 28을 기초로 한 것이다. 그러나, 트랜지스터의 도전형은 한정되지 않으며, 제1 트랜지스터(2501)는 p-채널 트랜지스터일 수 있으며, 제2 트랜지스터(2503)는 n-채널 트랜지스터일 수 있다. 다른 방식으로, 트랜지스터 모두가 p-채널 또는 n-채널 트랜지스터일 수 있다. 신호선 및 전원 공급선 각각의 전압은 각 트랜지스터의 전술한 동작 상태를 얻도록 설정될 수 있다. 예를 들면, 제1 트랜지스터(2501)로서 p=채널 트랜지스터를 사용한 경우, 제1 트랜지스터(2501)가 ON 상태일 때 게이트선(2505)의 전위는 제1 트랜지스터(2501)의 문턱 전압 이하의 양 만큼 신호선(2505)의 최저 전위 보다 낮게 설정되는 반면, 제1 트랜지스터(2501)가 OFF 일 때 게이트선(2507)의 전위는 신호선(2505)의 최고 전위와 대략 동일하거나 그 전위 보다 소정 정도 높게 설정될 수 있다. 한편, 제2 트랜지스터(2503)로서 n-채널 트랜지스터를 사용한 경우, 신호선(2505)과 전원 공급선의 전위는 제2 전원 공급선(2508)이 제1 전원 공급선(2506) 보다 높은 전위를 갖는 조건으로 소망의 동작 영역에서 제2 트랜지스터를 동작하도록 설정될 수 있다.
어드레스 기간과 점등 기간이 별개로 제공된 전술한 구동 방법은 플라즈마 표시에 바람직하게 적용될 수 있다. 플라즈마 표시를 위해 상기 구동 방법을 이용하는 경우, 초기화 동작 등이 필요하다는 점에 유의하여야 한다. 그러나, 그러한 동작은 도 27에서는 설명의 단순화를 위해 생략된다.
또한, 구동 방법은 EL 표시(유기 EL 표시, 무기 EL 표시, 유기 소재와 무기 소재 모두를 갖는 소자를 포함하는 표시 등), 전계 방출 표시, 디지털 마이크로미러 디바이스(DMD)를 사용한 표시 등에 바람직하게 적용 가능하다.
다음, 도 29는 어드레스 기간과 점등 기간이 서로 별도로 제공되지 않은 경우의 타이밍 차트를 도시한다. 각 행에서의 신호 기록 동작 시작시, 점등 기간이 시작된다.
신호 기록이 완료되고, 소정의 점등 기간이 소정 행에서 종료되었을 때, 후속 서브프레임의 신호 기록이 시작된다. 이러한 동작의 반복으로, 점등 기간은 1, 2, 4, 4, 4, 2, 2, 4, 4, 4 길이의 순서로 배열된다.
어드레스 기간과 점등 기간이 서로 분리되지 않은 경우, 화소는 어드레스 기간에도 점등 상태로 유지될 수 있으며, 따라서, 제1 및 제2 전원 공급선(2506, 2508)의 전위는 어드레스 기간 및 점등 기간 각각의 사이에서 변화될 필요가 없으므로, 전위는 일정할 수 있다. 전위가 일정하면, 전위 변화의 경우에 필요하게 되는 용량성 부하(capacitive load)의 충전/방전을 위해 전력이 소비되지 않아서, 전체 전력 소비가 억제될 수 있다. 또한, 전위 변동에 기인하여 생기는 전자기 노이즈가 발생하지 않으므로, 높은 신뢰성을 달성할 수 있다. 전위는 일정한 것을 요하지 않음에 유의하여야 한다. 예를 들면, 제1 및 제2 전원 공급선(2506, 2508)의 전위는 표시 소자의 휘도 조절로 계조 표현을 위해 1 프레임에서 적절히 변화될 수 있다.
어드레스 기간과 점등 기간이 서로 분리되지 않은 경우, 각 서브프레임의 점등 기간은 제1 및 제2 전원 공급선(2506, 2508)의 전위를 이용하여, 점등 기간의 길이를 조절하는 대신에 후속 어드레스 기간을 시작하는 것에 의해 제어된다. 이러한 기능을 달성하기 위해, 예컨대, 도 30의 화소 구성이 고려된다.
도 30은 어드레스 기간과 점등 기간이 서로 분리되지 않은 경우의 화소 구성을 도시한다. 도 30의 화소는 제1 트랜지스터(2701), 제2 트랜지스터(2711), 제3 트랜지스터(2703), 유지 커패시터(2702), 표시 소자(2704), 제1 신호선(2705), 제2 신호선(2715), 제1 게이트선(2707), 제2 게이트선(2717), 제1 전원 공급선(2706), 제2 전원 공급선(2708)을 포함한다.
제1 트랜지스터(2701)의 게이트 전극은 제1 게이트선(2707)에 접속되고, 그 제 1전극은 제1 신호선(2705)에, 그 제2 전극은 유지 커패시터(2702)의 제2 전극과, 제2 트랜지스터(2711)의 제2 전극과, 제3 트랜지스터(2703)의 게이트 전극에 접속된다. 제2 트랜지스터(2711)의 게이트 전극은 제2 게이트선(2717)에 접속되고, 그 제1 전극은 제2 신호선(2715)에 접속된다. 제3 트랜지스터(2703)의 제1 전극은 제1 전원 공급선(2706)에 접속되고, 그 제2 전극은 표시 소자(2704)의 제1 전극에 접속된다. 유지 커패시터(2702)의 제1 전극은 제1 전원 공급선(2706)에 접속된다. 표시 소자(2704)의 제2 전극은 제2 전원 공급선(2708)에 접속된다.
제1 트랜지스터(2701)는 제1 신호선(2705)으로 입력되는 신호를 유지 커패시터(2702)로 입력하기 위해, 제1 신호선(2705)을 유지 커패시터(2702)의 제2 전극에 접속하기 위한 스위치로서 기능함에 유의하여야 한다.
또한, 제2 트랜지스터(2711)는 제2 신호선(2715)으로부터 입력되는 신호를 유지 커패시터(2702)로 입력하기 위해, 제2 신호선(2715)을 유지 커패시터(2702)의 제2 전극에 접속하기 위한 스위치로서 기능함에 유의하여야 한다.
제1 트랜지스터(2701)와 제2 트랜지스터(2711)에 의해 화소는 선택 상태 또는 유지 상태로 선택될 수 있으므로, 제1 및 제2 트랜지스터(2701, 2711)는 선택 트랜지스터로서 기능한다.
제3 트랜지스터(2703)는 표시 소자(2704)로의 전류 공급 기능을 갖는다는 점에 유의하여야 한다. 따라서, 제3 트랜지스터(2703)는 구동 트랜지스터로서 기능한다.
유지 트랜지스터(2702)는 화소가 유지 상태에 있을 때 제3 트랜지스터(2703)의 소스-게이트 전압을 유지하고, 표시 소자(2704)의 휘도를 다음 어드레스 기간까지 일정하게 유지하는 기능을 갖는다.
다음, 도 30에 도시된 화소 구성의 동작을 설명한다. 우선, 제1 신호 기록 동작이 시작된다. 제1 게이트선(2707)의 전위는 제1 신호선(2705)의 최고 전위 또는 제1 전원 공급선(2706)의 전위 보다 높게 설정하여 제1 게이트선(2707)을 선택함으로써, 제1 트랜지스터(2701)가 ON 되어 제1 신호선(2705)으로부터 유지 커패시터(2702)로 신호가 입력된다. 따라서, 제3 트랜지스터(2703)의 전류는 유지 커패시터(2702)에 유지된 신호에 따라 제어됨으로써, 표시 소자(2704)를 통해 제1 전원 공급선(2706)으로부터 제2 전원 공급선(2708)으로 전류가 흐른다. 결국, 표시 소자(2704)는 광을 출사시킨다.
소정의 점등 기간이 종료된 후, 후속 서브프레임에서 신호 기록 동작이 개시된다(제2 신호 기록 동작). 제2 게이트선(2717)의 전위는 제2 신호선(2715)의 최고 전위 또는 제1 전원 공급선(2706)의 전위 보다 높게 설정하여 제2 게이트선(2717)을 선택함으로써, 제1 트랜지스터(2711)가 ON 되어 제2 신호선(2715)으로부터 유지 커패시터(2702)로 신호가 입력된다. 따라서, 제3 트랜지스터(2703)의 전류는 유지 커패시터(2702)에 유지된 신호에 따라 제어됨으로써, 표시 소자(2704) 를 통해 제1 전원 공급선(2706)으로부터 제2 전원 공급선(2708)으로 전류가 흐른다. 결국, 표시 소자(2704)는 광을 출사시킨다.
제1 및 제2 트랜지스터(2701, 2711)의 동작을 하기에 상세히 설명한다.
제1 트랜지스터(2701)의 상태는 제1 게이트선(2707)과 제1 신호선(2705) 사이의 전위 관계에 의해 정해진다. 제1 트랜지스터(2701)는 단순 스위치이기 때문에, 직선형 영역에서 동작되는 것이 바람직하다. 제1 트랜지스터(2701)는 n-채널 트랜지스터이므로, 제1 트랜지스터(2701)가 ON 상태일 때 제1 게이트선(2707)의 전위가 제1 트랜지스터(2701)의 문턱 전압 이상의 양 만큼 제1 신호선(2705)의 최고 전위 보다 높다면 제1 트랜지스터는 직선형 영역에서 동작되는 것이 바람직하다. 제1 트랜지스터(2701)가 OFF 상태일 때 제1 게이트선(2707)의 전위는 제1 신호선(2705)의 최저 전위와 대략 일치하거나 그 전위 보다 소정 정도 낮은 전위일 수 있다. 제1 트랜지스터(2701)가 OFF 상태일 때 제1 게이트선(2707)의 전위가 제1 신호선(2705)의 최저 전위 보다 소정 정도 낮은 전위로 설정된 경우, OFF 상태의 제1 트랜지스터(2701)의 누설 전류치가 감소될 수 있으며, 이는 유지 상태에서 유지 커패시터(2702)의 전위 변동이 억제될 수 있다는 점에서 바람직하다.
제2 트랜지스터(2711)는 제1 트랜지스터(2701)와는 그 소스 또는 드레인 영역이 제2 신호선(2715)에 접속되는 반면, 그 게이트 전극이 제2 게이트 신호선(2717)에 접속된다는 점이 상이하지만, 제1 트랜지스터(2701)와 유사하게 동작한다.
제1 및 제2 게이트선(2707, 2717)은 서로 독립적으로 제어될 수 있다. 유사 하게, 제1 및 제2 신호선(2705, 2715)는 서로 독립적으로 제어될 수 있다. 따라서, 신호가 화소에 동시에 2행에 입력될 수 있으므로, 도 29에 도시된 구동 방법이 수행될 수 있다.
여기에 도시된 예는 1 화소에 2개의 선택 트랜지스터를 채용하고 있지만, 선택 트랜지스터의 수와 이에 접속된 신호선의 수는 본 실시 형태에 한정되지 않는다. 선택 트랜지스터와 이에 접속되는 신호선 수를 많게 한 경우, 그와 동시에 어드레싱될 화소의 수는 증가될 수 있고, 따라서, 어드레스 기간 보다 점등 기간이 짧은 서브프레임이 설정될 수 있다. 결국, 큰 계조수 표현이 가능하여, 보다 높은 품질의 화상이 표시될 수 있다.
예를 들면, 도 58은 4개의 선택 트랜지스터와 이에 접속되는 4개의 신호선을 제공하는 경우의 타이밍 차트를 도시한다. 2개의 선택 트랜지스터와 이에 접속되는 2개의 신호선을 제공하는 경우를 도시하고 있는 도 29의 타이밍 차트와 도 58의 타이밍 차트를 비교하면, 서브프레임의 점등 기간의 비율, 서브프레임의 배열 순서 및 1 어드레스 동작에 필요한 시간(화소의 선택 상태를 보여주는 사선의 폭으로 수평축에 나타낸 길이)은 동일한 반면, 1 프레임에 필요한 시간의 길이는 도 58의 타이밍 차트에서 억제될 수 있다. 이것은 동시 선택될 수 있는 게이트선의 수가 증가함에 따라, 어드레스 동작에 필요한 시간에 상대적으로 1 프레임의 길이가 짧아질 수 있기 때문이다. 즉, 1 프레임이 동일 길이를 갖는다고 하면, 큰 계조수의 표현이 가능하며, 보다 높은 품질의 화상이 도 59의 타이밍 차트에서 표시될 수 있다.
이러한 구동 방법은 플라즈마 표시에 바람직하게 적용될 수 있다. 플라즈마 표시를 위해 상기 구동 방법을 이용하는 경우, 초기화 동작 등이 필요하다는 점에 유의하여야 한다. 그러나, 그러한 동작은 도 58에서는 설명의 단순화를 위해 생략된다.
또한, 구동 방법은 EL 표시, 전계 방출 표시, 디지털 마이크로미러 디바이스(DMD)를 사용한 표시 등에 바람직하게 적용 가능하다.
도 29의 구동 방법은 도 28의 회로를 사용하는 것에 의해 수행될 수 있음에 유의하여야 한다. 도 31은 게이트선의 신호 파형을 도시한다. 도 3에 도시된 바와 같이, 1 게이트 선택 기간은 2개로 분할된다. 각 게이트선은 그 분할된 선택 기간 각각에 높은 전위로 설정되는 것에 의해 선택됨으로써, 그 기간에 대응하는 신호가 제1 신호선(2705)에 입력된다. 예를 들면, 소정의 게이트 선택 기간에서, i-번째 행이 기간의 첫 번째 부분에서 선택되고, (i+1)-번째 행이 기간의 두 번째 부분에서 선택된다. 다음의 게이트 선택 기간에서, (i+1)-번째 행이 기간의 첫 번째 부분에서 선택되고, (j+1)-번째 행이 기간의 두 번째 부분에서 선택된다. 이 방식으로, 마치 2개의 행이 1 게이트 선택 기간에서 동시에 선택되는 것처럼 순차 주사 동작을 수행할 수 있다.
이러한 구동 방법의 상세는 일본 특허 공개 공보 제2001-324958호 등에 개시되어 있으며, 그 내용은 본 발명에 결합될 수 있음에 유의하여야 한다.
화소는 도 28의 회로를 사용하여 도 58의 타이밍 차트로 구동될 수 있음에 유의하여야 한다. 도 59는 그 경우의 게이트 선택 신호의 타이밍 차트를 도시한 다. 도 59에 도시된 바와 같이, 1 게이트 선택 기간은 4개로 분할된다. 각 게이트선은 분할된 선택 기간 각각에서 높은 전위로 설정되는 것에 의해 선택되므로, 상기 기간에 대응하는 신호가 제1 신호선(2705)으로 입력된다. 예를 들면, 소정의 게이트 선택 기간에서, i-번째 행이 제1 서브게이트 선택 기간에서 선택되고, j-번째 행이 제2 서브게이트 선택 기간에서 선택되고, k-번째 행이 제3 서브게이트 선택 기간에서 선택되고, l-번째 행이 제4 서브게이트 선택 기간에서 선택된다. 다음의 게이트 선택 기간에서, (i+1)-번째 행이 제1 서브게이트 선택 기간에서 선택되고, (j+1)-번째 행이 제2 서브게이트 선택 기간에서 선택되고, (k+1)-번째 행이 제3 서브게이트 선택 기간에서 선택되고, (l+1)-번째 행이 제4 서브게이트 선택 기간에서 선택된다. 이렇게, 마치 2개의 행이 1 게이트 선택 기간에서 동시에 선택되는 것처럼 순차 주사 동작을 수행할 수 있다.
도 59는 1 게이트 선택 기간이 4개로 분할되는 경우의 예를 도시하고 있지만, 게이트 선택 기간의 분할수는 본 실시 형태에 한정되지 않으며, 따라서, 게이트 선택 기간은 어떤 수로도 분할될 수 있다. 1 게이트 선택 기간이 n개(n은 2 이상의 자연수)로 분할될 때, n개의 행이 1 게이트 선택 기간에서 동시에 선택되는 것처럼 주사 동작을 수행할 수 있다.
이러한 구동 방법의 상세는 일본 특허 공개 공보 제2002-108264호, 제2004-4501호 등에 개시되어 있으며, 그 내용은 본 발명에 결합될 수 있음에 유의하여야 한다.
어드레스 기간 및 점등 기간이 서로 분리되지 않은 경우의 타이밍 차트와 조 합하여, 실시 형태 1 또는 2에 설명된 방법으로 시간 계조 표시를 수행하는 경우에 얻어지는 특별한 효과에 대해 하기에 설명한다. 예를 들면, 어드레스 기간 및 점등 기간이 분리되어 제공되며, 실시예 1 또는 2에 설명된 방법으로 비트는 분할되어 재배열되는 경우를 가정한다. 이때, 1 프레임 내 어드레스 기간의 수(1 프레임 내 총 어드레스 기간)는 단순히 증가한다. 즉, 1 프레임에 대한 점등 기간의 비율(듀티비)은 비트 분할전에 비해 낮아지게 된다.
일반적으로, 시간 분해능 이하의 광의 점멸에 대하여 사람의 눈이 인지할 수 있는 휘도는 그 누적 광량이 비례한다고 알려져 있다. 즉, 표시 소자의 순간 휘도가 일정한 경우, 시간 계조 방식을 수행하는 표시 소자의 휘도는 듀티비가 높아짐에 따라 높아지게 된다. 한편, 듀티비가 낮으면, 듀티비가 높은 경우에서와 같은 휘도를 얻기 위해 순간 휘도가 증가되는 것이 필요하다. 결국, 표시 소자에 인가되는 전압 또는 AC 전압의 주파수의 증가가 필요하여, 전력 소비의 증가를 가져오게 된다. 또한, 그러한 경우 표시 소자에 높은 스트레스가 인가되기 때문에, 소자의 신뢰성이 저하되게 된다.
그러나, 어드레스 기간 및 점등 기간이 서로 분리되지 않은 타이밍 차트를 사용하는 경우, 어드레스 기간의 수가 증가되는 경우에도 듀티비는 높은 상태로 유지될 수 있다. 즉, 듀티비가 높게 유지될 수 있으며, 표시 소자의 순간 휘도는 억제될 수 있어서, 전력 소비를 저감시키고, 표시 소자의 신뢰성을 향상시키고, 표시 소자의 열화를 억제할 수 있다.
또한, 다른 관점으로부터, 실시 형태 1 또는 2에 사용된 방법으로 얻어진 효 과 이외에, 의사 윤곽의 감소와 관련된 유익한 효과가 얻어질 수 있다. 전술한 바와 같이, 의사 윤곽은 인접 계조에서의 발광 패턴의 차이에 의해 야기된다. 이것은 의사 윤곽이 인접 계조의 발광 타이밍 사이에 큰 시간 갭이 있을 때 보다 두드러지게 보이기 때문이다. 즉, 어드레스 기간과 점등 기간이 서로 분리되지 않은 경우, 소정 서브프레임의 종료시, 후속 서브프레임의 점등 기간이 시작되는 것이 가능하게 되므로, 인접 계조의 발광 타이밍 사이의 시간 간격은 최소화될 수 있다.
따라서, 어드레스 기간과 점등 기간이 서로 분리되지 않은 타이밍 차트와 조합하여, 실시 형태 1 또는 2에 설명된 방법으로 시간 계조 표시를 행하는 경우, 소비 전력 저감, 신뢰성 향상, 의사 윤곽의 추가적 억제와 같은 매우 유익한 효과가 얻어질 수 있다.
도 32는 화소 내 신호를 소거하는 동작을 수행하는 경우의 타이밍 차트를 도시한다. 각 행에 대해 신호 기록 동작이 행해지고, 화소 내 신호는 후속 신호 기록 동작이 시작하기 전에 소거된다. 따라서, 각 점등 기간의 길이는 용이하게 제어 가능하다.
신호 기록이 완료되고, 소정의 점등 기간이 소정의 행에서 완료되면, 후속 서브프레임의 신호 기록이 시작된다. 점등 기간이 짧으면, 화소를 비점등 상태로 강제 전환하도록 신호 소거 동작이 수행된다. 이러한 동작을 반복함으로써, 점등 기간은 1, 2, 4, 4, 4, 2, 2, 4, 4, 4의 길이의 순서로 배열된다.
도 32는 1 및 2의 길이의 점등 기간 이후에 신호 소거 동작이 수행되는 경우의 예를 도시하고 있지만, 본 발명은 이에 한정되지 않는다. 소거 동작은 다른 점 등 기간 이후에 수행될 수 있다.
이러한 동작을 수행함으로써, 신호 기록 속도가 느린 경우에도 1 프레임에 많은 수의 서브프레임이 제공될 수 있다. 또한, 소거 동작 수행의 경우, 소거 동작에 사용되는 데이터는 비디오 신호와 유사한 방식으로 획득할 필요가 없으며, 따라서 소스 드라이버의 구동 주파수는 억제될 수 있다.
이러한 구동 방법은 플라즈마 표시에 바람직하게 적용될 수 있다. 플라즈마 표시를 위해 상기 구동 방법을 이용하는 경우, 초기화 동작 등이 필요하다는 점에 유의하여야 한다. 그러나, 그러한 동작은 도 32에서는 설명의 단순화를 위해 생략된다.
또한, 구동 방법은 EL 표시, 전계 방출 표시, 디지털 마이크로미러 디바이스(DMD)를 사용한 표시 등에 바람직하게 적용될 수 있다.
도 33은 이러한 경우의 화소 구성을 도시한다.
도 33의 화소는 제1 트랜지스터(3001), 제2 트랜지스터(3011), 제3 트랜지스터(3003), 유지 커패시터(3002), 표시 소자(3004), 신호선(3005), 제1 게이트선(3007), 제2 게이트선(3017), 제1 전원 공급선(3006), 제2 전원 공급선(3008)을 포함한다.
제1 트랜지스터(3001)의 게이트 전극은 제1 게이트선(3007)에 접속되고, 그 제1 전극은 신호선(3005)에, 그 제2 전극은 유지 커패시터(3002)의 제2 전극과, 제2 트랜지스터(3011)의 제2 전극과, 제3 트랜지스터(3003)의 게이트 전극에 접속된다. 제2 트랜지스터(3011)의 게이트 전극은 제2 게이트선(3017)에 접속되고, 그 제1 전극은 제1 신호선(3006)에 접속된다. 제3 트랜지스터(3003)의 제1 전극은 제1 전원 공급선(3006)에 접속되고, 그 제2 전극은 표시 소자(3004)의 제1 전극에 접속된다. 유지 커패시터(3002)의 제1 전극은 제1 전원 공급선(3006)에 접속된다. 표시 소자(3004)의 제2 전극은 제2 전원 공급선(3008)에 접속된다.
제1 트랜지스터(3001)는 신호선(3005)으로 입력되는 신호를 유지 커패시터(3002)로 입력하기 위해, 신호선(3005)을 유지 커패시터(3002)의 제2 전극에 접속하기 위한 스위치로서 기능함에 유의하여야 한다. 제1 트랜지스터(3001)는 화소를 선택 상태 또는 유지 상태가 되도록 선택 가능하므로, 제1 트랜지스터(3001)는 선택 트랜지스터로서 기능한다.
또한, 제2 트랜지스터(3011)는 제3 트랜지스터를 OFF 시키기 위해 제3 트랜지스터(3003)의 게이트 전극을 제1 전원 공급선(3006)으로 접속하기 위한 스위치로서 기능한다.
제3 트랜지스터(3003)는 표시 소자(3004)로의 전류 공급 기능을 갖는다. 따라서, 제3 트랜지스터(3003)는 구동 트랜지스터로서 기능한다.
다음, 도 33에 도시된 화소 구성의 동작을 설명한다. 우선, 화소에 신호를 기록하기 위해, 제1 게이트선(3007)의 전위는 신호선(3005)의 최고 전위 또는 제1 전원 공급선(3006)의 전위 보다 높게 설정하여 제1 게이트선(3007)을 선택함으로써, 제1 트랜지스터(3001)가 ON 되어 신호선(3005)으로부터 유지 커패시터(3002)로 신호가 입력된다. 따라서, 제3 트랜지스터(3003)의 전류는 유지 커패시터(3002)에 유지된 신호에 따라 제어됨으로써, 표시 소자(3004)를 통해 제1 전원 공급선(3006) 으로부터 제2 전원 공급선(3008)으로 전류가 흐른다. 결국, 표시 소자(3004)는 광을 출사시킨다.
신호 소거를 위해, 제2 게이트선(3017)의 전위는 신호선(3005)의 최고 전위 또는 제1 전원 공급선(3006)의 전위 보다 높게 설정하여 제2 게이트선(3017)을 선택함으로써, 제2 트랜지스터(3011)가 ON 되고, 제3 트랜지스터(3003)는 OFF 상태가 된다. 따라서, 표시 소자(3004)를 통해 제1 전원 공급선(3006)으로부터 제2 전원 공급선(3008)으로 전류가 흐르는 것이 방지된다. 결국, 비점등 시기가 제공될 수 있어서 각 점등 시기의 길이를 자유로이 조절할 수 있다.
제2 트랜지스터(3011)는 도 33에서 비점등 시기를 제공하는데 사용되지만, 다른 방법도 사용 가능하다. 이것은 비점등 시기를 강제로 제공하기 위해서는 표시 소자(3004)로의 전류 통전을 막는 것만이 필요하기 때문이다. 그러므로, 비점등 시기는 표시 소자(3004)를 통해 제1 전원 공급선(3006)으로부터 제2 전원 공급선(3008)으로 전류가 흐르는 통로에 스위치를 배치하고, 그 스위치의 온/오프를 제어함으로써 제공될 수 있다. 다른 방안으로, 제3 트랜지스터(3003)의 게이트-소스 전압의 조절을 통해 제3 트랜지스터(3003)를 강제로 off 전환할 수 있다.
도 34는 도 33의 제3 트랜지스터(3003)가 강제로 off 전환되는 경우의 화소 구성의 예를 도시한다. 도 34의 화소는 제1 트랜지스터(3101), 제2 트랜지스터(3103), 유지 커패시터(3102), 표시 소자(3104), 신호선(3105), 제1 게이트선(3107), 제2 게이트선(3117), 제1 전원 공급선(3106), 제2 전원 공급선(3108), 다이오드(3111)를 포함한다. 여기서, 제2 트랜지스터(3103)는 도 33의 제3 트랜지 스터(3003)에 대응한다.
제1 트랜지스터(3101)의 게이트 전극은 제1 게이트선(3107)에 접속되고, 그 제1 전극은 신호선(3105)에, 그 제2 전극은 유지 커패시터(3102)의 제2 전극과, 제2 트랜지스터(3103)의 게이트 전극과, 다이오드(3111)의 제2 전극에 접속된다. 제2 트랜지스터(3103)의 제1 전극은 제1 전원 공급선(3106)에 접속되고, 그 제2 전극은 표시 소자(3104)의 제1 전극에 접속된다. 유지 커패시터(3102)의 제1 전극은 제1 전원 공급선(3106)에 접속된다. 표시 소자(3104)의 제2 전극은 제2 전원 공급선(3108)에 접속된다. 다이오드(3111)의 제1 전극은 제2 게이트선(3117)에 접속된다.
제1 트랜지스터(3101)는 신호선(3105)으로 입력되는 신호를 유지 커패시터(3102)로 입력하기 위해, 신호선(3105)을 유지 커패시터(3102)의 제2 전극에 접속하기 위한 스위치로서 기능함에 유의하여야 한다. 제1 트랜지스터(3101)는 화소를 선택 상태 또는 유지 상태가 되도록 선택 가능하므로, 제1 트랜지스터(3101)는 선택 트랜지스터로서 기능한다.
제2 트랜지스터(3103)는 표시 소자(3104)로의 전류 공급 기능을 갖는다는 것에 유의하여야 한다. 따라서, 제2 트랜지스터(3103)는 구동 트랜지스터로서 기능한다.
유지 커패시터(3102)는 제2 트랜지스터(3103)의 게이트 전위를 유지하는 기능을 갖는다. 그러므로, 제2 트랜지스터(3103)의 게이트와 제1 전원 공급선(3106) 사이에 접속되지만, 본 발명은 제2 트랜지스터(3103)의 게이트 전위가 유지될 수 있는 한 이것에 한정되지 않는다. 또한, 제2 트랜지스터(3103)의 게이트 전위가 제2 트랜지스터(3103)의 게이트 캐패시턴스 등을 사용하는 것에 의해 유지될 수 있는 경우, 유지 커패시터(3102)는 생략 가능하다.
다음, 도 31에 도시된 화소 구성의 동작을 설명한다. 우선, 화소에 신호를 기록하기 위해, 제1 게이트선(3107)의 전위는 신호선(3105)의 최고 전위 또는 제1 전원 공급선(3106)의 전위 보다 높게 설정하여 제1 게이트선(3107)을 선택함으로써, 제1 트랜지스터(3101)가 ON 되어 신호선(3105)으로부터 유지 커패시터(3102)로 신호가 입력된다. 따라서, 제2 트랜지스터(3103)의 전류는 유지 커패시터(3102)에 유지된 신호에 따라 제어됨으로써, 표시 소자(3104)를 통해 제1 전원 공급선(3106)으로부터 제2 전원 공급선(3108)으로 전류가 흐른다. 결국, 표시 소자(3104)는 광을 출사시킨다.
신호 소거를 위해, 제2 게이트선(3117)의 전위는 신호선(3105)의 최고 전위 또는 제1 전원 공급선(3106)의 전위 보다 높게 설정하여 제2 게이트선(3117)을 선택함으로써, 다이오드(3111)가 ON 되고, 제2 게이트선(3117)으로부터 제2 트랜지스터(3103)의 게이트 전극으로 전류가 흐른다. 결국, 제2 트랜지스터(3103)는 OFF 상태가 된다. 따라서, 표시 소자(3104)를 통해 제1 전원 공급선(3106)으로부터 제2 전원 공급선(3108)으로 전류가 흐르는 것이 방지된다. 따라서, 비점등 시기가 제공될 수 있어서 각 점등 시기의 길이를 자유로이 조절할 수 있다.
신호의 유지를 위해, 제2 게이트선(3117)의 전위는 제2 게이트선(3117)이 선택되지 않도록 신호선(3105)의 최저 전위 보다 낮게 설정된다. 따라서, 다이오 드(3111)는 off 상태로 되어 제2 트랜지스터(3103)의 게이트 전위가 유지된다.
다이오드(3111)는 정류 특성을 갖는다면 어떤 소자일 수도 있다. 다이오드는 PN 다이오드, PIN 다이오드, 쇼트키(Schottky) 다이오드, 또는 제너 다이오드일 수 있다.
다른 방식으로, 다이오드(3111)는 다이오드 접속된 트랜지스터(즉, 그 게이트와 드레인이 서로 접속된 트랜지스터)일 수 있다. 도 35는 그 경우의 회로도를 나타낸다. 다이오드(3111)로서, 다이오드-접속된 트랜지스터(3211)가 사용된다. 여기서는 트랜지스터(3211)로서 n-채널 트랜지스터가 사용되지만, 본 발명은 이에 한정되지 않는다. p-채널 트랜지스터도 사용 가능하다.
또 다른 방식으로, 다른 회로로서 도 28에 도시된 회로를 사용하는 것에 의해, 도 32의 구동 방법을 수행할 수 있다. 도 31은 그 경우의 게이트선의 신호 파형을 도시한다. 도 31에 도시된 바와 같이, 1 게이트 선택 기간은 복수 기간으로 분할된다(도 31에서는 2개). 각 게이트선은 분할된 선택 기간 각각에서 높은 전위로 설정되는 것에 의해 선택되기 때문에, 그 기간에 대응하는 신호(비디오 신호 및 소거 신호)가 제1 신호선(2505)로 입력된다. 예를 들면, 하나의 소정 게이트 선택 기간에서, i-번째 행이 기간의 제1 부분에서 선택되며, j-번째 행이 기간의 제2 부분에서 선택된다. i-번째 행이 선택되면, i-번째 행의 화소에 입력될 비디오 신호가 입력되는 반면, j-번째 행이 선택되면, i-번째 행의 선택 트랜지스터(2501)를 off 시키기 위한 신호가 입력된다. 따라서, 2개의 행이 1 게이트 선택 기간에서 동시에 선택되는 것처럼 동작이 수행될 수 있다.
이러한 구동 방법의 상세는 일본 특허 공개 공보 제2001-324958호 등에 개시되어 있으며, 그 내용은 본 발명에 결합될 수 있음에 유의하여야 한다.
존래의 시간 계조 방식을 결합한 본 발명의 구동 방법에서, 제1 비트군에 속하는 비트는 4개로 분할되고, 제2 비트군에 속하는 비트는 2개로 분할되며, 제3 비트군에 속하는 비트는 분할되지 않는다. 따라서, 종래의 배속 프레임 방식에 비해 보다 높은 듀티비를 얻을 수 있다. 이것은 제1 비트군에 속하는 비트를 4개로 분할하는 것이 소거 동작을 요하지 않는 서브프레임의 수인 최장의 점등 기간을 갖는 서브프레임의 수를 증가시킬 것이기 때문이다. 따라서, 소거 동작을 요하는 서브프레임의 수는 감소되고, 프레임 당 소거 기간은 단축될 수 있다.
예를 들면, 도 36은 종래의 배속 프레임 방식(도 47)과 함께 5-비트 계조 표시에 있어 화소 내 소거 신호의 동작을 수행하는 경우의 타이밍 차트를 도시한다. 본 발명의 구동 방법(도 32)과 종래의 배속 프레임 방식(도 36)을 비교하면, 각기 최장 점등 기간을 갖는 서브프레임의 수(소거 동작을 요하지 않는 서브프레임의 수)는 종래의 배속 프레임 방식(도 36)의 경우가 2인 반면, 본 발명의 구동 방법(도 32)의 경우는 6이다. 즉, 본 발명의 구동 방법의 이용시 총 소거 동작이 단축될 수 있다.
이렇게, 본 발명의 구동 방법에 따르면, 종래의 배속 프레임 방식에 비해 보다 높은 듀티비를 얻을 수 있다. 결국, 표시 소자에 인가되는 전압은 동일한 휘도를 얻기 위해 감소될 수 있으며, 따라서, 전력 소비가 저감될 수 있다. 또한, 표시 소자의 열화를 억제할 수 있다.
또한, 본 발명에서, 계조 표현 방법으로서 영역 계조법을 이용할 수 있다. 도 65는 영역 계조법의 이용시의 화소 회로의 예를 도시한다. 영역 계조법을 채용한 화소는 1 화소가 서로 독립적으로 제어 가능한 복수의 표시 소자를 포함하고 있는 특징을 갖는다. 도 65에서 표시 소자(6211)는 3개의 표시 소자를 포함하며, 그 중 2개가 독립적으로 제어 가능하다. 독립 제어 가능한 2개의 표시 소자 중 하나는 1의 휘도로 발광 가능한 반면, 나머지는 2의 휘도로 발광 가능하다. 이러한 화소의 구성에 의해, 표시 소자가 발광 및 비발광을 나타내는 2진 신호로 구동되는 경우에도 1 화소에서 0, 1, 2, 3의 휘도를 표현할 수 있다. 이 표시 방법과 실시 형태 1 또는 2에 설명된 방법을 조합하면, 보다 적은 수의 서브프레임으로 추가의 다중 계조 표현이 가능하다.
본 실시 형태에 설명된 타이밍 차트, 화소 구성 및 구동 방법은 단지 예시적인 것으로, 본 발명은 이에 한정되지 않음에 유의하여야 한다. 본 발명은 다양한 타이밍 차트, 화소 구성 및 구동 방법에 적용 가능하다.
또한, 서브프레임의 배열 순서는 시간에 따라 변경될 수 있음에 유의하여야 한다. 예를 들면, 서브프레임의 배열 순서는 제1 프레임과 제2 프레임 사이에서 변화될 수 있다. 다른 방식으로서, 서브프레임의 배열 순서는 각 장소에서도 변화될 수 있다. 예를 들면, 서브프레임의 배열 순서는 화소 A와 화소 B 사이에서 변화될 수 있다. 또한, 서브프레임의 배열 순서는 시간 및 장소 모두에 의존하여 변화될 수 있다.
본 실시 형태에서는 1 프레임에 점등 기간, 신호 기록 기간 및 비점등 기간 이 제공되고 있지만, 본 발명은 이에 한정되지 않는다. 프레임에는 다른 동작 기간이 제공될 수 있다. 표시 소자에 전압이 정상 방향에 대해 역방향으로 인가되는 기간, 즉, 역 바이어스 기간이 제공될 수 있다. 역 바이어스 기간의 제공에 의해, 표시 소자의 신뢰성이 향상될 수 있다.
본 실시 형태에서의 설명은 실시 형태 1 및 2의 어떤 설명 부분과도 조합하여 수행할 수 있음에 유의하여야 한다.
(실시 형태 4)
본 실시 형태에서는 표시 장치, 신호선 구동 회로의 구성(신호선 구동 회로), 게이트선 구동 회로(주사선 구동 회로) 등과, 그 동작에 대해 설명한다.
도 37a에 도시된 바와 같이, 표시 장치는 화소부(3401), 게이트선 구동 회로(3402) 및 신호선 구동 회로(3403)를 포함한다.
게이트선 구동 회로(3402)는 화소부(3401)로 선택 신호를 순차 출력한다. 도 37b는 게이트선 구동 회로(3402)의 구성의 예를 도시한다. 게이트선 구동 회로는 시프트 레지스터(3404), 버퍼 회로(3405) 등으로 구성된다. 시프트 레지스터(3404)는 클록 신호(G-CLK), 개시 펄스(G-SP) 및 반전 클록 신호(G-CLKB)의 입력 타이밍에 따라 샘플링 펄스를 순차 출력한다. 출력되는 샘플링 펄스는 버퍼 회로(3405)에서 증폭되어, 각 게이트선을 통해 화소부(3401)로 입력된다. 게이트선 구동 회로(3402)는 시프트 레지스터(3404)와 버퍼 회로(3405) 이외에, 많은 경우 레벨 시프터 회로, 펄스폭 제어 회로 등을 더 포함한다.
신호선 구동 회로(3403)는 화소부(3401)로 비디오 신호를 순차 출력한다. 도 37c는 신호선 구동 회로(3403)의 구성의 예를 도시한다. 신호선 구동 회로(3403)는 시프트 레지스터(3406), 제1 래치 회로(LAT1)(3407), 제2 래치 회로(LAT2)(3408) 및 증폭 회로(3409)로 구성된다. 시프트 레지스터(3406)는 클록 신호(S-CLK), 개시 펄스(S-SP) 및 반전 클록 신호(S-CLKB)의 입력 타이밍에 따라 샘플링 펄스를 순차 출력한다. 출력된 샘플링 펄스에 따라, 비디오 데이터가 제1 래치 회로(3407)로 순차 기록된다. 제1 래치 회로(3407)에 순차 기록된 신호는 래치 펄스에 따라 모두 한번 제2 래치 회로(3408)에 기록된다. 화소부(3401)는 비디오 신호에 따라 광의 상태를 제어함으로써 화상을 표시한다. 신호선 구동 회로(3403)로부터 화소부(3401)로 입력된 비디오 신호는 종종 전압의 형태이다. 즉, 각 화소에 배치된 표시 소자와 그 표시 소자를 제어하기 위한 소자는 신호선 구동 회로(3403)로부터 입력된 비디오 신호(전압)에 의해 그 상태가 변화된다. 각 화소 내에 배치된 표시 소자의 예로서, EL 소자, 전계 방출 표시(FED)용 소자, 액정, DMD, 또는 기타의 소자가 있다.
게이트선 구동 회로(3402)와 신호선 구동 회로(3403)의 수는 1개 이상일 수 있음에 유의하여야 한다.
특히, 1 게이트 선택 기간이 복수의 서브게이트 선택 기간으로 분할되는 실시 형태 3에 도시된 구동 방법을 이용하는 경우, 1 게이트 선택 기간의 분할수에 대응하는 수의 게이트선 구동 회로가 필요한 것이 일반적이다. 또한, 디코더를 사용하는 게이트선 구동 회로로 대표되는 바와 같이 순차 주사 동작을 수행함은 물 론, 임의의 타이밍으로 임의의 게이트선을 선택하는 기능을 갖는 게이트선 구동 회로를 채용할 수 있다.
1 게이트 선택 기간의 분할수에 대응하는 수로 게이트선 구동 회로를 이용하는 경우에 있어서의 표시 장치의 예시적인 구성을 도 60을 참조하여 설명한다. 본 발명은 이러한 회로 구성으로 한정되는 것은 아니며, 유사한 기능의 어떠한 회로도 이용 가능하다. 또한, 도 60은 1 게이트 선택 기간을 예컨대 3개로 분할하는 경우에 있어서의 게이트선 구동 회로를 도시하고 있지만, 1 게이트 선택 기간의 분할수는 3개로 한정되는 것은 아니며, 어떠한 수도 가능하다. 예컨대, 1 게이트 선택 기간을 4개로 분할하는 경우에는, 게이트선 구동 회로는 총 4개의 시프트 레지스터를 필요로 한다. 도 60은 3개의 시프트 레지스터가 화소부의 맞은편에 위치하는 예시적인 게이트선 구동 회로를 도시한다. 도 60에 도시한 표시 장치는 화소부(5700), 제1 시프트 레지스터(5701), 제2 시프트 레지스터(5702), 제3 시프트 레지스터(5703), AND 회로(5704), AND 회로(5705), AND 회로(5706), OR 회로(5707), 스위치군(5708) 및 스위치군(5709)을 포함한다. 이들 시프트 레지스터의 출력을 맞은편으로부터 공통 게이트선에 입력하는 경우에, 스위치군(5708, 5709)은 게이트선이 한쪽의 시프트 레지스터로부터의 출력을 수신하지 않고 다른쪽의 시프트 레지스터로부터의 출력을 수신하도록 해야 하는데, 이는 2개의 출력이 서로 겹쳐 표시 소자가 단락되는 경우를 방지하기 위함이다. 스위치군(5708)이 온이면 스위치군(5709)은 오프이고, 역으로, 스위치군(5709)이 온이면 스위치군(5708)은 오프가 된다. 제2 시프트 레지스터(5702)와 제3 시프트 레지스터(5703) 중 하나가 OR 회로에 의해 선택되는 경우에, 시프트 레지스터의 종단에 접속된 게이트선도 선택된다. 이 경우, 제2 시프트 레지스터(5702)와 제3 시프트 레지스터(5703) 모두가 OR 회로의 각자의 입력단에 접속되기 때문에, 표시 소자의 단락을 방지할 수 있는데, 그렇지 않은 경우에는 2개의 신호가 동시에 입력되어 버린다. 참조 부호 G_CP1, G_CP2 및 G_CP3은 펄스 폭 제어 신호이다. 시프트 레지스터의 신호 폭에 있어서는, 3개의 시프트 레지스터의 각각이 처음에는 1 게이트 선택 기간의 폭과 동일한 신호 폭으로 설정되나, 펄스 폭 제어 신호를 이용하여 실제로 게이트선(이 경우 3개로 분할)에 출력될 펄스 폭으로 변화됨으로써, 1 게이트 선택 기간이 복수의 서브게이트 선택 기간으로 분할되는 구동 방법을 행할 수 있게 된다.
도 64는 1 게이트 선택 기간이 3개로 분할되고 시프트 레지스터들이 화소부의 한쪽에 위치하는 구성의 게이트선 구동 회로를 도시한다. 도 64의 구성에서는 화소부의 맞은편에 표시 소자의 단락을 방지하기 위한 스위치를 구비하지 않기 때문에, 시프트 레지스터들이 화소부의 맞은편에 위치하는 구성의 게이트선 구동 회로의 동작에 비해서 더욱 안정적인 동작을 기대할 수 있다. 또한, 시프트 레지스터들이 화소부의 맞은편에 위치하는 구성의 게이트선 구동 회로에서는, 제2 시프트 레지스터와 제3 시프트 레지스터가 OR 회로에 접속되는 반면에, 각각의 시프트 레지스터가 한쪽에만 위치하는 구성에서는, 제1 시프트 레지스터와 제2 시프트 레지스터와 제3 시프트 레지스터가 각각 입력단이 3개인 OR 회로에 접속되어, 3개의 시프트 레지스터로부터 하나의 펄스를 선택할 수 있다. 1 게이트 선택 기간의 분할수는 한정되는 것은 아니며, 어떠한 수라도 가능하다.
이러한 구동 방법의 상세는 일본 특허 공개 제2002-215092호, 제2002-297094호 등에 개시되어 있으며, 그 내용은 본원에 원용된다.
이하, 디코더를 이용하는 게이트선 구동 회로를 구비하는 표시 장치의 예시적인 구성에 대해서 설명한다.
도 61은 디코더를 이용하는 예시적인 게이트선 구동 회로를 도시한다. 도 61에 도시한 게이트선 구동 회로는 제1 입력단(5801), 제2 입력단(5802), 제3 입력단(5803), 제4 입력단(5804), 레벨 시프터(5805), 버퍼 회로(5806), NOT 회로군(5807) 및 NAND 회로군(5808)을 포함한다. 여기서는, 40 비트 디코더로 15개의 게이트선을 구동하는 경우에 대해서 설명한다. 디코더의 비트수는 표시 장치의 비트선수에 따라 적절하게 결정된다. 예컨대, 게이트선수가 60인 경우에는, 26 = 64이므로 6 비트 디코더를 선택하는 것이 효과적이다. 마찬가지로, 게이트선수가 240인 경우에는, 28 = 256이므로 8 비트 디코더를 선택하는 것이 효과적이다. 이와 같이, 게이트선수의 제곱근을 추출하여 얻은 수보다 큰 비트수를 갖는 디코더를 선택하는 것이 효과적이다. 그러나, 본 발명은 이것으로 한정되지 않는다. 도 63에 도시한 신호선 구동 회로는 본원에 기재한 것을 포함해서 각종 회로를 조합하여 구성 가능하다.
도 61에 도시한 디코더의 동작은 다음과 같다. 게이트선 a를 선택하는 경우에는, (1,0,0,0)이 제1 입력단(5801) 내지 제4 입력단(5804)에 각각 입력된다. 게이트선 b를 선택하는 경우에는, (0,1,0,0)이 각각의 입력단에 입력된다. 그리고, 게이트선 c를 선택하는 경우에는, (1,1,0,0)이 각각의 입력단에 입력된다. 이와 같이, 디지털 신호들의 하나의 조합을 하나의 게이트선에 할당함으로써, 임의의 타이밍에 임의의 게이트선을 선택할 수 있다.
NAND 회로의 입력단수가 큰 경우에는 트랜지스터 등의 저항으로 인한 악영향이 동작에 미칠 수 있다. 그러한 경우에는, 입력단수가 큰 NAND 회로를 도 62에 도시한 바와 같이 입력단수가 작은 유사한 기능의 디지털 회로로 대체하는 것도 가능하다. 도 62에 도시한 게이트선 구동 회로는 제1 입력단(5901), 제2 입력단(5902), 제3 입력단(5903), 제4 입력단(5904), 레벨 시프터(5905), 버퍼 회로(5906), NOT 회로군(5907), NAND 회로군(5908) 및 NOR 회로군(5909)을 포함한다.
도 61 및 도 62는 각각 디코더의 출력부에서 임피던스 정합을 위한 레벨 시프터 및 버퍼를 이용하는 경우의 일례를 도시한다. 디코더를 이용하는 게이트선 구동 회로는 이러한 구성으로 한정되는 것은 아니며, 유사한 기능을 달성할 수만 있다면 다른 구성도 가능하다.
다음에, 도 37a 내지 도 37c를 참조하여 설명한다. 도 37c는 신호선 구동 회로(3403)의 예시적인 구성을 도시한다. 신호선 구동 회로(3403)는 시프트 레지스터(3406), 제1 래치 회로(LAT1)(3407), 제2 래치 회로(LAT2)(3408), 증폭 회로(3409) 등을 포함한다. 증폭 회로(3409)는 디지털 신호를 아날로그 신호로 변환하는 기능을 구비할 수 있다. 즉, 증폭 회로(3409)는 버퍼 회로, 레벨 시프터 또는 D/A 변환기를 포함할 수 있다. 또한, 신호선 구동 회로(3403)는 감마 보정 기능을 구비할 수 있다.
각각의 화소는 EL 소자와 같은 표시 소자를 갖는다. 전류(비디오 신호)를 표시 소자에 출력하는 회로, 즉 전류원 회로를 포함할 수도 있다.
다음에, 신호선 구동 회로(3403)의 동작에 대해서 간략하게 설명한다. 클록 신호(S-CLK), 개시 펄스(S-SP) 및 반전 클록 신호(S-CLKB)가 시프트 레지스터(3406)에 입력되고, 이들 신호의 입력 타이밍에 따라 시프트 레지스터(3406)가 순차적으로 샘플링 펄스를 출력한다.
시프트 레지스터(3406)로부터 출력된 샘플링 펄스는 제1 래치 회로(LAT1)(3407)에 입력된다. 비디오 신호는 비디오 신호선(3410)로부터 제1 래치 회로(LAT1)(3407)에 입력되고, 샘플링 펄스의 입력 타이밍에 따라 이들 비디오 신호가 각각의 열에 유지된다.
제1 래치 회로(LAT1)(3407)의 최종 컬럼까지 비디오 신호가 유지된 후에는, 래치 제어선(3411)으로부터 래치 펄스가 입력되어, 제1 래치 회로(LAT1)(3407)에 유지되어 있는 비디오 신호가 수평 플라이백 기간에 모두 동시에 제2 래치 회로(LAT2)(3408)로 전달된다. 그 후, 제2 래치 회로(LAT2)(3408)에 유지되어 있는 하나의 행의 비디오 신호가 모두 동시에 증폭 회로(3409)에 입력된다. 증폭 회로(3409)로부터 출력되는 신호는 화소부(3401)에 입력된다.
제2 래치 회로(LAT2)(3408)에 유지되어 있는 비디오 신호가 증폭 회로(3409)에 입력되고, 이어서 화소부(3401)에 입력되는 동안에, 시프트 레지스터(3406)는 샘플링 펄스를 재차 출력한다. 즉, 2개의 동작이 동시에 이루어진다. 따라서, 선 순차 구동을 행할 수 있다. 이후 그러한 동작이 반복된다.
다음에, 실시 형태 3에 기재한 바와 같이 어드레스 기간과 발광 기간이 서로 분리되지 않은 경우의 타이밍 차트를 이용하는 경우에 있어서의 신호선 구동 회로에 대해서 설명한다. 여기서는, 두가지 예를 설명한다. 제1 예는 도 37c에 도시한 신호선 구동 회로(3403)의 구성을 변경하지 않고 신호선 구동 회로(3403)의 구동 주파수를 증가시키는 방법이다. 어드레스 기간과 발광 기간이 서로 분리되지 않는 경우에, 신호선 구동 회로(3403)는 도 31에 도시한 바와 같이 각 서브게이트 선택 기간에 하나의 선을 기록하게 된다. 즉, 1 게이트 선택 기간을 2개로 분할하는 경우에, 어드레스 기간과 발광 기간이 서로 분리되지 않는 경우의 구동은 신호선 구동 회로(3403)의 구동 주파수를 이전 분할 게이트 선택 기간의 것에 비해서 2배만큼 증가시킴으로써 행할 수 있다. 마찬가지로, 1 게이트 선택 기간을 3개로 분할하는 경우에, 전술한 동작은 구동 주파수를 3배만큼 증가시킴으로써 행할 수 있고, 1 게이트 선택 기간을 n개로 분할하는 경우에, 전술한 동작은 구동 주파수를 n배만큼 증가시킴으로써 행할 수 있다. 이러한 방법은 신호선 구동 회로의 구성을 특별히 변경하지 않아도 된다는 이점이 있다.
다음에, 제2 예를 설명한다. 도 63은 제2 예의 신호선 구동 회로의 구성을 도시한다. 먼저, 시프트 레지스터(6006)의 출력이 제1 래치 회로(A6007)와 제1 래치 회로(B6012) 모두에 입력된다. 이 예에서는 시프트 레지스터(6006)의 출력이 제1 래치 회로(A6007)와 제1 래치 회로(B6012) 모두에 입력되는 것으로 하였지만, 그 수는 2개로 한정되는 것은 아니며, 제1 래치 회로의 수를 임의로 할 수 있다. 또한, 회로 규모의 증가를 방지하기 위해서 하나의 시프트 레지스터의 출력이 복수의 제1 래치 회로에 입력되는 것으로 하였지만, 시프트 레지스터의 수는 1개로 한정되는 것은 아니며, 시프트 레지스터의 수를 임의로 할 수 있다.
비디오 데이터 A 및 비디오 데이터 B는 각각 제1 래치 회로(A6007) 및 제1 래치 회로(B6012)에 비디오 신호로서 입력된다. 이들 비디오 신호는 시프트 레지스터의 출력으로 래치되어, 제2 래치 회로에 출력된다. 제2 래치 회로(A6008, B6013)의 각각에는 하나의 선의 비디오 신호가 저장되는데, 그곳에 유지된 데이터는 래치 펄스 A, B가 지정하는 타이밍에 갱신된다. 제2 래치 회로(A6008, B6013)의 출력은 각각 스위치(6014)에 접속되는데, 이 스위치(6014)는 제2 래치 회로(A6008)로부터의 신호와 제2 래치 회로(B6013)로부터의 신호 중에 화소부에 입력할 하나를 선택한다. 즉, 1 게이트 선택 기간을 2개로 분할하여 비디오 신호를 화소에 기록하는 경우에, 1 게이트 선택 기간을 2개로 분할하는 경우의 구동은 1 게이트 선택 기간의 전반부에 제2 래치 회로(A6008)로부터 신호를 출력하고 1 게이트 선택 기간의 후반부에 제2 래치 회로(B6013)로부터 신호를 출력함으로써 행할 수 있다. 이 경우에, 신호선 구동 회로의 구동 주파수는 제1 및 제2 래치 회로를 하나씩 구비하는 도 37에 도시한 구성과 대략 동일하게 유지할 수 있다. 또한, 예컨대 도 37의 구성으로 1 게이트 선택 기간을 4개로 분할하는 경우의 구동을 행하는 경우에, 신호선 구동 회로의 구동 주파수는 게이트 선택 기간을 분할하지 않는 경우에 비해서 4배만큼 증가되는 반면에, 도 63의 구성에서는 신호선 구동 회로의 구동 주파수가 단지 2배만큼 증가된다. 즉, 도 63에 도시한 신호선 구동 회로의 구성은 도 37에 도시한 구성에 비해서 전력 소비, 수율 및 신뢰도에 있어서 유리하다.
신호선 구동 회로 또는 그 일부(예컨대 전류원 회로, 레벨 시프터 등)는 반드시 화소부(3401)와 동일한 기판 상에 위치할 필요는 없으며, 외부 IC 칩으로 구성 가능하다.
또한, 도 63에 도시한 게이트선 구동 회로는 본원에 기재한 것을 포함해서 각종 회로를 조합하여 구성 가능하다. 또한, 신호선 구동 회로 및 게이트선 구동 회로의 구성은 도 37a 내지 도 37c 및 도 63에 도시한 것으로 한정되지 않는다. 예컨대, 도트 순차 구동 방법으로 화소에 신호를 공급하는 경우도 가능하다. 도 38은 이러한 경우의 일례를 도시한다. 신호선 구동 회로(3503)는 시프트 레지스터(3504)와 샘플링 회로(3505)를 포함한다. 시프트 레지스터(3504)는 샘플링 회로(3505)에 샘플링 펄스를 출력한다. 비디오 신호선(3506)으로부터 샘플링 회로(3505)에 입력되는 비디오 신호는 샘플링 펄스에 따라 화소부(3501)에 입력된다. 그러면, 게이트선 구동 회로(3502)가 선택하는 행의 화소에 신호가 순차적으로 입력된다.
전술한 바와 같이, 본 발명의 트랜지스터는 어떠한 종류의 트랜지스터도 가능하고 또한 어떠한 기판 상에도 형성 가능하다. 그러므로, 도 37a 내지 도 37c, 도 38 및 도 63에 도시한 모든 회로는 유리 기판, 플라스틱 기판, 단결정 기판 또는 SOI 기판 상에 형성 가능하다. 대안적으로, 도 37a 내지 도 37c, 도 38 및 도 63에 도시한 회로의 일부는 하나의 기판 상에 형성하고, 다른 일부는 다른 기판 상에 형성 가능하다. 즉, 도 37a 내지 도 37c, 도 38 및 도 63에 도시한 모든 회로를 동일한 기판 상에 형성할 필요는 없다. 예컨대, 도 37a 내지 도 37c, 도 38 및 도 63에서, 화소부 및 게이트선 구동 회로는 TFT를 이용하여 유리 기판 상에 형성하 고, 신호선 구동 회로(또는 그 일부)는 IC 칩으로서 단결정 기판 상에 형성하여, 이 IC 칩을 COG(Chip On Glass) 본딩으로 상기 유리 기판 상에 장착 가능하다. 대안적으로, IC 칩을 TAB(Tape Auto Bonding)으로 유리 기판에 접속시키거나 인쇄 기판에 접속시킬 수 있다.
본 실시 형태의 기재는 실시 형태 1 내지 3의 기재를 이용한 것에 대응한다. 따라서, 실시 형태 1 내지 3의 기재를 본 실시 형태에 적용 가능하다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 표시 장치의 화소 레이아웃에 대해서 설명한다. 예컨대, 도 39는 도 35에 도시한 회로도의 레이아웃을 도시한다. 도 39에서 이용한 참조 번호는 도 35의 것에 대응한다. 또한, 이 회로도 및 그 레이아웃은 도 35 및 도 39의 것으로 한정되지 않는다.
도 39에 도시한 화소는 제1 트랜지스터(3101), 제2 트랜지스터(3103), 유지 커패시터(3102), 표시 소자(3104), 신호선(3105), 제1 게이트선(3107), 제2 게이트선(3117), 제1 전원 공급선(3106), 제2 전원 공급선(3108) 및 다이오드 접속 트랜지스터(3211)를 포함한다.
제1 트랜지스터(3101)의 게이트 전극은 제1 게이트선(3107)에 접속되고, 제1트랜지스터(3101)의 제1 전극은 신호선(3105)에 접속되며, 제1 트랜지스터(3101)의 제2 전극은 유지 커패시터(3102)의 제2 전극, 제2 트랜지스터(3103)의 게이트 전극 및 다이오드 접속 트랜지스터(3211)의 제2 전극에 접속된다. 제2 트랜지스터(3103) 의 제1 전극은 제1 전원 공급선(3106)에 접속되고, 제2 트랜지스터(3103)의 제2 전극은 표시 소자(3104)의 제1 전극에 접속된다. 유지 커패시터(3102)의 제1 전극은 제1 전원 공급선(3106)에 접속된다. 표시 소자(3104)의 제2 전극은 제2 전원 공급선(3108)에 접속된다. 다이오드 접속 트랜지스터(3211)의 게이트 전극은 다이오드 접속 트랜지스터(3211)의 제2 전극에 접속되고, 다이오드 접속 트랜지스터(3211)의 제1 전극은 제2 게이트선(3117)에 접속된다.
신호선(3105) 및 제1 전원 공급선(3106)은 제2 배선으로 형성되고, 제1 게이트선(3107) 및 제2 게이트선(3117)은 제2 배선으로 형성된다.
각 트랜지스터가 상부 게이트 구조를 갖는 경우에는, 기판, 반도체층, 게이트 절연막, 제1 배선, 층간 절연막 및 제2 배선이 이 순서로 형성된다. 한편, 각 트랜지스터가 하부 게이트 구조를 갖는 경우에는, 기판, 제1 배선, 게이트 절연막, 반도체층, 층간 절연막 및 제2 배선이 이 순서로 형성된다.
본 실시 형태의 기재는 실시 형태 1 내지 4의 기재와 함께 적절하게 실현할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1 내지 5에 기재한 구동 방법을 제어하기 위한 하드웨어에 대해서 설명한다.
도 40은 그 개략도를 보여준다. 화소부(3704)는 기판(3701) 상에 배치된다. 또한, 신호선 구동 회로(3706)와 게이트선 구동 회로(3705)는 일반적으로 동일한 기판 상에 배치된다. 그 밖에, 전원 회로, 프리차지 회로, 타이밍 생성 회로 등을 배치할 수 있다. 신호선 구동 회로(3706)나 게이트선 구동 회로(3705)를 배치하지 않는 경우도 있다. 이 경우에, 기판(3701) 상에 배치되지 않은 회로는 일반적으로 IC로 형성된다. IC는 일반적으로 COG(Chip On Glass) 본딩으로 기판(3701) 상에 장착된다. 대안적으로, IC는 주변 회로 기판(3702)을 기판(3701)에 접속시키기 위한 접속 기판(3707) 상에 장착 가능하다.
신호(3703)는 주변 회로 기판(3702)에 입력되고, 제어기(3708)는 메모리(3709), 메모리(3710) 등에 저장되는 신호를 제어한다. 신호(3703)가 아날로그 신호인 경우에는, 일반적으로 메모리(3709), 메모리(3710) 등에 저장되기 전에 아날로그에서 디지털로 변환된다. 제어기(3708)는 메모리(3709), 메모리(3710) 등에 저장된 신호를 이용하여 기판(3701)에 신호를 출력한다.
실시 형태 1 내지 5에 기재한 구동 방법을 행하기 위해서, 제어기(3708)는 서브프레임 등의 배렬 순서를 제어하고 기판(3701)에 신호를 출력한다.
본 실시 형태의 기재는 실시 형태 1 내지 5의 기재와 함께 적절하게 실현할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 본 발명의 표시 장치에 이용 가능한 박막 트랜지스터의 예시적인 제조 공정에 대해서 도 66을 참조하여 설명한다. 본 실시 형태에서는 결정 반도체로 형성한 상부 게이트 박막 트랜지스터의 제조 공정에 대해서 설명하게 되지만, 이것으로 본 발명에 이용 가능한 박막 트랜지스터를 한정하는 것은 아니다. 예컨대, 비결정 반도체로 형성한 박막 트랜지스터나 하부 게이트 박막 트랜지스터도 이용 가능하다.
먼저, 기판(11200) 상에 베이스 막(11200)을 형성한다. 기판(11200A)은 바륨 붕규산염 유리, 알루미늄 붕규산염 유리 등으로 이루어진 유리 기판, 실리콘 기판, 내열성 플라스틱 기판, 내열성 수지 기판 등일 수 있다. 플라스틱 기판 또는 수지 기판으로는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate: PEN), 폴리에테르설폰(polyethersulfone: PES), 아크릴, 폴리이미드 등이 있다. 베이스 막(11201)은 CVD, 플라즈마 CVD, 스퍼터링, 스핀 코팅 등에 의해 단일층이나 적층으로 실리콘 함유 산화물 또는 질화물 재료를 증착하여 형성한다. 베이스 막(11201)을 형성함으로써, 기판(11200)으로부터의 오염 물질로 인한 반도체막의 열화를 방지할 수 있다.
이어서, 베이스 막(11201) 상에 반도체막(11202)을 형성한다(도 66a 참조). 반도체막(11202)은 스퍼터링, LPCVD, 플라즈마 CVD 등에 의해 25 nm ~ 200 nm(바람직하게는 50 nm ~ 150 nm)의 두께로 형성할 수 있다. 본 실시 형태에 있어서는, 비결정 반도체막을 형성한 후, 결정화한다. 반도체막(11202)의 재료로는 실리콘이나 게르마늄을 이용할 수 있는데, 이것들로 한정하는 것은 아니다.
반도체막의 결정화는 레이저 결정화, 열 결정화, 니켈과 같은 결정화 촉진 원소를 이용한 열 결정화 등에 의해 행할 수 있다. 결정화 촉진 원소를 첨가하지 않는 경우에는, 비결정 실리콘막에 레이저광을 조사하기 전에, 질소 분위기 하에서 1 시간 동안 500 ℃로 비결정 실리콘막에 열처리를 가하여, 비결정 실리콘막에 함유된 수소의 농도가 1 × 1020 atoms/cm3 이하가 될 때까지 수소를 방출한다. 이것은 다량의 수소를 함유한 비결정 실리콘막은 레이저광 조사 시에 손상되기 쉽기 때문이다.
비결정 반도체막에 촉매 원소를 첨가하는 방법에는 촉매 원소가 비결정 반도체막의 표면이나 내부에 존재할 수 있다면 특별한 제한이 없다. 예컨대, 스퍼터링, CVD, 플라즈마 처리(플라즈마 CVD 포함), 흡착 또는 금속 염 용액을 가하는 방법 등을 이용할 수 있다. 특히, 용액을 이용하는 방법은 금속 원소의 농도 제어의 관점에서 용이하다는 이점이 있다. 비결정 반도체막의 전체 표면 상에 수용액을 살포하기 위해서는, 산소 분위기에서의 UV광 조사, 열산화, 오존이나 수산기 함유 과산화수소 처리 등에 의해 산화막을 형성하는 것이 바람직하다.
비결정 반도체막의 결정화는 열처리와 레이저광 조사를 조합하여 행하거나, 열처리나 레이저광 조사를 독립적으로 여러번 행할 수 있다. 대안적으로, 레이저 결정화와 금속 원소를 이용한 결정화를 조합하여 이용할 수도 있다.
이어서, 비결정 반도체막을 결정화하여 형성한 결정 반도체막(11202) 상에 포토리소그래피 공정을 이용하여 레지스트 마스크를 형성하고, 이 마스크를 이용하여 에칭을 행하여 반도체 영역(11203)을 형성한다. 마스크로서는, 감광화제(photosensitizing agent)를 포함하는 상업용 레지스트 재료를 이용할 수 있다. 예컨대, 통상의 포지티브 레지스트인 노보락(novolac) 수지, 감광화제인 NQD(Naphthoquione diazide) 화합물, 네거티브 레지스트인 베이스 수지, 디페닐실란디올(Diphenylsilanediol), 산 생성제 등이 있다. 이러한 재료를 이용하면, 용매의 농도를 조절하고 표면 활성제를 첨가하는 등으로 표면 장력과 점도를 적절하게 제어할 수 있다.
본 실시 형태의 포토리소그래피 공정에서 레지스트를 도포하기 전에 반도체막의 표면 상에 대략 수 nm 두께의 절연막을 형성할 수도 있다. 이 공정은 반도체막과 레지스트가 직접 접촉하는 것을 피하게 함으로써, 반도체막으로 불순물이 들어가는 것을 방지할 수 있다.
이어서, 반도체 영역(11203) 상에 게이트 절연막(11204)을 형성한다. 본 실시 형태에서는 게이트 절연막이 단일층 구조를 갖는 것으로 하였지만, 2 이상의 층으로 이루어진 적층 구조를 가질 수도 있다. 적층 구조를 형성하는 경우에는, 동일한 챔버에서 동일한 온도로 진공을 유지하고 반응 가스를 바꿔가면서 연속적으로 절연막을 형성하는 것이 바람직하다. 진공을 유지하면서 연속적으로 절연막을 형성할 때에, 적층 간의 계면이 오염되는 것을 방지할 수 있다.
게이트 절연막(11204)의 재료로는, 실리콘 산화물(SiOx : x > 0), 실리콘 질화물(SiNx : x > 0), 실리콘 산질화물(SiOxNy : x > y > 0), 실리콘 질산화물(SiNxOy : x > y > 0) 등을 적절하게 이용 가능하다. 저온의 막 증착 온도에서 게이트 누설 전류가 낮은 조밀한 절연막을 형성하기 위해서는, 아르곤과 같은 희가스 원소를 반응 가스에 혼합하여 그것을 형성할 절연막에 혼합하는 것이 바람직하다. 본 실시 형태에서는, 반응 가스로서 SiH4 및 N2O를 이용하여 게이트 절연막(11204)으로서 10 nm ~ 100 nm(바람직하게는 20 nm ~ 80 nm), 예컨대 60 nm의 두께로 실리콘 산화막을 형성한다. 이 범위로 게이트 절연막(11204)의 두께를 한정하는 것은 아니다.
다음에, 게이트 절연막(11204) 상에 게이트 전극(11205)을 형성한다(도 66b 참조). 게이트 전극(11205)의 두께는 바람직하게는 10 nm ~ 200 nm이다. 본 실시 형태에서는 단일 게이트 구조의 TFT를 제조하는 방법에 대해서 설명하지만, 2 이상의 게이트 전극을 갖는 복수 게이트 구조도 채용 가능하다. 복수 게이트 구조를 채용함으로써, 오프 상태의 누설 전류를 줄인 TFT를 제조할 수 있다. 게이트 전극(11205)의 재료는 용도에 따라 선택 가능하며, 예컨대 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Ti), 구리(Cu), 팔라듐(Pd), 탄소(C), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈(Ta) 등의 도전성 원소, 이러한 원소를 주성분으로서 함유하는 합금 또는 복합 재료 등이 있다. 대안적으로, 게이트 전극(11205)은 주석 산화물을 인듐 산화물과 혼합하여 만든 인듐 주석 산화물(ITO), 실리콘 산화물을 인듐 주석 산화물(ITO)에 혼합하여 만든 인듐 주석 실리콘 산화물(ITSO), 아연 산화물을 인듐 산화물에 혼합하여 만든 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO2) 등에 의해 형성할 수 있다. 인듐 아연 산화물(IZO)은 인듐 주석 산화물(ITO)을 2 wt% ~ 20 wt%의 아연 산화물(ZnO)과 혼합한 대상물을 스퍼터링하여 형성한 광투과성 도전성 재료이다.
다음에, 마스크로서 게이트 전극(11205)을 이용하여 반도체 영역(11203)에 불순물 원소를 첨가한다. 여기서, 예컨대 불순물 원소로서 인(P)을 대략 5×1019 ~ 5×1020 /cm3의 농도로 첨가하여 n형의 도전성을 갖는 반도체 영역을 형성할 수 있다. 대안적으로, p형의 도전성을 부여하는 불순물 원소를 첨가하여 p형의 도전성을 갖는 반도체 영역을 형성할 수도 있다. n형의 도전성을 부여하는 불순물 원소로는 인(P), 비소(As) 등을 이용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등을 이용할 수 있다. 불순물 원소를 저농도로 첨가하는 저농도 도핑 드레인(Lightly Doped Drain : LDD) 영역도 형성 가능하다. LDD 영역을 형성함으로써, 오프 상태의 누설 전류를 줄인 TFT를 제조할 수 있다.
다음에, 게이트 절연막(11204)과 게이트 전극(11205)을 덮도록 절연막(11206)을 형성한다(도 66c 참조). 절연막(11206)의 재료로는, 실리콘 산화물(SiOx : x > 0), 실리콘 질화물(SiNx : x > 0), 실리콘 산질화물(SiOxNy : x > y > 0), 실리콘 질산화물(SiNxOy : x > y > 0) 등을 적절하게 이용 가능하다. 본 실시 형태에서는 절연막(11206)이 단일층 구조를 갖는 것으로 하였지만, 2 이상의 층으로 이루어진 적층 구조를 가질 수도 있다. 또한, 절연막(11206) 상에 1 이상의 층간 절연막을 배치할 수도 있다.
다음에, 포토리소그래피 공정을 이용하여 레지스트 마스크를 형성하고, 게이트 절연막(11204)과 절연막(11206)을 에칭하여 불순물 원소로 도핑된 반도체 영역(11203)의 일부를 노출시키는 개구를 형성한다. 다음에, 전극으로서의 도전성막(11207)을 반도체 영역(11203)에 전기적으로 접속하도록 형성한다(도 66d 참조). 도전성막의 재료로는, 게이트 전극(11205)의 것과 동일한 재료를 이용할 수 있다.
이어서, 포토리소그래피 공정을 이용하여 레지스트 마스크(도시 생략)를 형성하고, 이 마스크를 이용하여 도전성막(11207)을 원하는 형태로 처리함으로써, 소스 전극(11208) 및 드레인 전극(11209)을 형성한다(도 66e 참조).
본 실시 형태에서는 플라즈마 에칭(건식 에칭)이나 습식 에칭을 이용하는데, 대면적의 기판을 처리함에 있어서는 플라즈마 에칭이 적합하다. 에칭 가스로는, CF4, NF3, SF6, CHF3 등의 플루오르계 가스, Cl2, BCl3, SiCl4, CCl4 등의 염소계 가스, O2 가스 등을 이용할 수 있고, He, Ar 등의 불활성 가스를 적절하게 첨가할 수도 있다.
전술한 공정을 통해 결정 반도체로 이루어진 상부 게이트 박막 트랜지스터를 제조할 수 있다.
본 실시 형태의 기재는 실시 형태 1 내지 6의 기재와 함께 적절하게 실현할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 표시 패널에 대해서 도 67a 및 도 67b를 참조하여 설명한다. 도 67a는 표시 패널을 도시하는 평면도이고, 도 67b는 도 67a의 A-A'를 따라 절취한 단면도이다. 표시 패널은 신호선 구동 회로(데이터선)(1101), 화소부(1102), 제1 게이트선 구동 회로(G1선)(1103) 및 제2 게이트선 구동 회로(G2선)(1106)를 포함하며, 이들을 파선으로 도시하였다. 표시 패널은 또한 밀봉 기판(1104)과 밀봉제(1105)를 포함하며, 밀봉제(1105)의 내부에는 공간(1107)이 존재한다.
배선(1108)은 제1 게이트선 구동 회로(1103), 제2 게이트선 구동 회로(1106) 및 신호선 구동 회로(1101)에 신호를 전달하고, 외부 입력단으로서의 유연성 인쇄 회로(Flexible Printed Circuit : FPC)(1109)로부터 비디오 신호, 클록 신호, 개시 신호 등을 수신하는 배선이다. FPC(1109)와 표시 패널의 접속부에는 COG 본딩 등에 의해 IC 칩(메모리 회로, 버퍼 회로 등을 포함하는 반도체 칩)이 장착된다. 여기서는 FPC만을 도시하였지만, FPC에 인쇄 배선 기판(printed wiring board : PWB)을 장착할 수 있다. 본원의 표시 장치는 표시 패널 자체 뿐만 아니라 FPC나 PWB가 장착된 표시 패널도 포함한다. 또한, IC 칩 등이 장착된 표시 패널도 포함한다.
다음에, 도 67b를 참조하여 단면 구조를 설명한다. 화소부(1102) 및 그 주변 구동 회로[제1 게이트선 구동 회로(1103), 제2 게이트선 구동 회로(1106) 및 신호선 구동 회로(1101)]가 기판(1110) 상에 형성되지만, 이 도면에는 신호선 구동 회로(1101)와 화소부(1102)만을 도시하였다.
신호선 구동 회로(1101)는 n채널 트랜지스터(1120) 및 n채널 TFT(1121)와 같 은 단극 트랜지스터로 구성된다. 마찬가지로, 제1 게이트선 구동 회로(1103)와 제2 게이트선 구동 회로(1106)도 n채널 트랜지스터로 구성되는 것이 바람직하다. 또한, 화소 구성에 본 발명의 화소 구성을 이용함으로써, 단극 트랜지스터의 구성이 가능해져, 단극 표시 패널을 제조할 수 있다. 본 실시 형태에서는 주변 구동 회로가 공통 기판 상에 형성되는 표시 패널에 대해서 설명하지만, 주변 구동 회로의 전체 또는 일부가 IC 칩 등으로 형성되어 COG 본딩에 의해 기판 상에 장착될 수도 있다. 이 경우, 구동 회로는 단극성일 필요는 없고, 따라서 p채널 트랜지스터와 조합하여 이용 가능하다.
화소부(1102)는 스위칭 TFT(1111) 및 구동 TFT(1112)를 포함해서 화소를 구성하는 복수의 회로를 포함한다. 구동 TFT(1112)의 소스 전극은 제1 전극(1113)에 접속된다. 또한, 제1 전극(1113)의 종단부를 덮도록 절연체(1114)를 형성한다. 여기서는, 포지티브 감광성 아크릴 수지막을 이용한다.
우수한 커버리지를 달성하기 위해서, 상측 종단부나 하측 종단부에서 만곡 표면을 갖도록 절연체(1114)를 형성한다. 예컨대, 절연체(1114) 재료로서 포지티브 감광성 아크릴을 이용하는 경우에, 상측 종단부에서만 소정의 곡률 반경(0.2 ~ 3 ㎛)을 갖는 만곡 표면을 갖도록 절연체(1114)를 형성하는 것이 바람직하다. 광 조사에 의해 에칭액에 용해되지 않게 되는 네거티브 레지스트나 광 조사에 의해 애칭액에 용해되게 되는 포지티브 레지스트를 갖도록 절연체(1114)를 형성할 수 있다.
제1 전극(1113) 상에는 유기 화합물을 함유하는 층(1116)과 제2 전극(1117)을 이 순서로 형성한다. 여기서, 애노드의 역할을 하는 제1 전극(1113)의 재료로는 일함수가 높은 재료를 이용하는 것이 바람직하다. 예컨대, 제1 전극(1113)은 ITO(인듐 주석 산화)막, 인듐 아연 산화(IZO)막, 티타늄 질화막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단일층막; 티타늄 질화막과 주성분으로 알루미늄을 함유하는 막의 적층; 티타늄 질화막, 주성분으로 알루미늄을 함유하는 막, 그리고 티타늄 질화막의 3층 구조체 등으로 형성 가능하다. 제1 전극(1113)을 적층 구조체로 형성하면, 배선으로서의 낮은 저항을 달성할 수 있고, 오믹 접촉이 양호하며, 또한 애노드의 기능을 할 수 있게 된다.
또한, 유기 화합물을 함유하는 층(1116)은 증착 마스크를 이용한 증착이나 잉크젯 증착에 의해 형성한다. 유기 화합물을 함유하는 층(1116)은 부분적으로 주기율표의 그룹 4의 금속 복합체로 형성한다. 그 외에, 저분자 재료나 고분자 재료를 함께 이용할 수 있다. 유기 화합물을 함유하는 층은 단일층이나 적층으로 유리 화합물로 형성하는 것이 일반적이지만, 본 실시 형태에서는 유기 화합물로 이루어진 막이 부분적으로 무기 화합물을 포함하는 구조체를 포함하며, 또한 기지의 트리플릿(triplet) 재료도 이용 가능하다.
유리 화합물을 함유하는 층(1116) 상에 형성하는 제2 전극(캐소드)(1117)의 재료로는 일함수가 낮은 재료(Al, Ag, Li나 Ca, 또는 이들의 합금, 예컨대 MgAg, MgIn, AlLi, CaF2, CaN)를 이용할 수 있다. 유기 화합물을 함유하는 층(1116)에서 생성된 광을 투과시키도록 제2 전극(1117)을 형성하는 경우에는, 금속 박막과 광투과성 도전막[예컨대, 인듐 주석 산화물(ITO), 인듐 산화물과 주석 산화물의 합 금(In2O3-ZnO), 주석 산화물(ZnO)]의 적층으로 제2 전극(1117)을 형성하는 것이 바람직하다.
밀봉 기판(1104)을 밀봉제(1105)로 기판(1110)에 부착함으로써, 기판(1110), 밀봉 기판(1104) 및 밀봉제(1105)로 둘러싸인 공간(1107)에 발광 소자(1118)가 위치하는 구조체를 취득할 수 있다. 공간(1107)을 밀봉제(1105)와 불활성 가스(예컨대 질소, 아르곤 등)로 채우는 경우도 있다.
밀봉제(1105)는 에폭시 수지로 형성하는 것이 바람직하다. 또한, 그 재료는 가능한 한 수분과 산소를 적게 투과시키는 것이 바람직하다. 밀봉 기판(1104)은 유리 기판이나 석영 기판 외에도 FRP(Fiberglass-reinforced Plastics), PVE(polyvinyl fluoride), 마일라(mylar), 폴리에스테르, 아크릴 등으로 이루어진 플라스틱 기판으로 형성 가능하다.
이와 같이, 본 발명의 화소 구성을 갖는 표시 패널을 취득할 수 있다.
도 67a 및 도 67b에 도시한 바와 같이 공통 기판 상에 신호선 구동 회로(1101), 화소부(1102), 제1 게이트선 구동 회로(1103) 및 제2 게이트선 구동 회로(1106)를 형성함으로써, 표시 장치의 제조 비용을 절감할 수 있게 된다. 또한, 이 경우, 신호선 구동 회로(1101), 화소부(1102), 제1 게이트선 구동 회로(1103) 및 제2 게이트선 구동 회로(1106)에 단극 트랜지스터를 이용함으로써, 제조 공정을 간략화하여 제조 비용을 더욱 절감할 수 있게 된다. 더욱이, 신호선 구동 회로(1101), 화소부(1102), 제1 게이트선 구동 회로(1103) 및 제2 게이트선 구동 회 로(1106)에 이용하는 트랜지스터의 반도체층에 비결정 실리콘을 이용함으로써, 제조 비용을 더욱더 절감할 수 있게 된다.
표시 패널의 구성은 도 67a에 도시한 바와 같이 공통 기판 상에 신호선 구동 회로(1101), 화소부(1102), 제1 게이트선 구동 회로(1103) 및 제2 게이트선 구동 회로(1106)를 형성하는 구성으로 한정하는 것은 아니다. 예컨대, 신호선 구동 회로(1101)에 대응하는 신호선 구동 회로를 IC 칩으로 형성하여 COG 본딩에 의해 표시 패널에 장착할 수도 있다.
즉, 고속 동작을 요구하는 신호선 구동 회로만을 CMOS 등을 이용하여 IC 칩으로 형성하여 소비 전력을 줄인다. 또한, 이 IC 칩을 실리콘 웨이퍼와 같은 반도체 칩으로 형성함으로써, 고속 동작 및 저소비 전력을 달성할 수 있게 된다.
그 외에도, 화소부와 동일한 기판 상에 게이트선 구동 회로를 형성함으로써, 제조 비용을 절감할 수 있다. 또한, 게이트선 구동 회로와 화소부를 단극 트랜지스터를 이용하여 형성함으로써, 제조 비용을 더욱 절감할 수 있게 된다. 화소부의 화소 구성으로는 실시 형태 3의 구성을 이용할 수 있다. 더욱이, 트랜지스터의 반도체층에 비결정 실리콘을 이용함으로써, 제조 공정을 간략화하여 제조 비용을 더욱더 절감할 수 있게 된다.
이와 같이, 고해상도의 표시 장치의 제조 비용을 절감할 수 있게 된다. 또한, 기능적 회로(예컨대 메모리나 버퍼)로 구성되는 IC 칩을 FPC(1109)와 기판(1110)의 접속부에 장착함으로써 기판 영역을 효율적으로 이용할 수 있다.
또한, 도 67a의 신호선 구동 회로(1101), 제1 게이트선 구동 회로(1103) 및 제2 게이트선 구동 회로(1106)에 각각 대응하는 신호선 구동 회로, 제1 게이트선 구동 회로 및 제2 게이트선 구동 회로를 IC 칩으로 형성하여 COG 본딩 등에 의해 표시 패널에 장착하는 구성도 채용 가능하다. 이 경우, 고해상도의 표시 장치의 소비 전력을 더욱 절감할 수 있게 된다. 더욱이, 저소비 전력의 표시 장치를 취득하기 위해서는, 화소부에 이용하는 트랜지스터의 반도체층에 폴리실리콘을 이용하는 것이 바람직하다.
그 외에도, 화소부(1102)의 트랜지스터의 반도체층에 비결정 실리콘을 이용함으로써, 제조 비용을 더욱 절감할 수 있게 된다. 또한, 대면적의 표시 패널을 제조할 수 있다.
게이트선 구동 회로와 신호선 구동 회로는 반드시 화소의 행 방향 및 열 방향으로 배치할 필요는 없다.
다음에, 도 68은 발광 소자(1118)로서 이용 가능한 예시적인 발광 소자를 도시한다.
발광 소자는 애노드(1202), 정공 주입 재료로 이루어진 정공 주입층(1203), 정공 전달 재료로 이루어진 정공 전달층(1204), 발광층(1205), 전자 전달 재료로 이루어진 전자 전달층(1206), 전자 주입 재료로 이루어진 전자 주입층(1207), 및 캐소드(1208)를 이 순서로 기판(1201) 상에 적층한 소자 구조를 갖는다. 여기서, 발광층(1205)은 한 종류의 발광 재료로만 형성되는 경우도 있지만, 2 종류 이상의 재료로 형성될 수도 있다. 또한, 이러한 소자 구조로 본 발명의 소자 구조를 한정하는 것은 아니다.
도 68에 도시한 기능층들 적층 구조체 외에도, 고분자 재료를 이용한 소자, 트리플릿 여기 상태에서 바닥 상태로 돌아갈 때 발광하는 트리플릿 발광 재료로 발광층이 형성된 고효율 소자와 같이 각종 다른 소자 구조체를 채용할 수 있다. 또한, 본 발명은 캐리어가 재결합되는 영역을 제어하고 발광 영역을 분할하는 정공 차단층을 제공하여 취득하는 백색 발광 소자에도 적용 가능하다.
도 68에 도시한 본 발명의 소자의 제조 방법에 따라, 정공 주입 재료, 정공 전달 재료 및 발광 재료를 이 순서로 애노드(ITO : 인듐 주석 산화물)(1202)를 구비한 기판(1201) 상에 증착한다. 다음에, 전자 전달 재료와 전자 주입 재료를 증착하고, 마지막으로 캐소드(1208)를 증착한다.
정공 주입 재료, 정공 전달 재료, 전자 전달 재료, 전자 주입 재료 및 발광 재료에 적합한 재료에 대해서는 이하 설명한다.
정공 주입 재료로는, 유기 화합물 중에 포피린 화합물(porphyrin compound), 프탈로시아닌(phthalocyanine, 이하 "H2Pc"로 표기함), 구리 프탈로시아닌(copper phthalocyanine, 이하 "CuPc"로 표기함) 등을 효과적으로 이용할 수 있다. 또한, 정공 전달 재료보다 이온화 전위값이 작고 정공 전달 기능을 갖는 재료를 정공 주입 재료로 이용할 수 있다. 폴리스티렌 술포네이트(polystyrene sulfonate, 이하 "PSS"로 표기함)로 도핑된 폴리에틸렌디옥시티오핀(polyethylenedioxythiophene, 이하 "PEDOT"로 표기함), 폴리아닐린(polyaniline) 등과 같이 화학 제품으로 도핑된 도전성 고분자 화합물도 있다. 또한, 절연성 고분자 화합물도 애노드의 평탄화 에 효과적이며, 폴리이미드(polyimide, 이하 "PI"로 표기함)도 흔히 이용된다. 또한, 무기 화합물, 예컨대 알루미늄 산화물(이하 "알루미나"라고 함)의 초박막이나, 금 또는 백금과 같은 금속 박막 등도 이용된다.
정공 전달 재료로서 가장 폭넓게 이용되는 재료는 방향족 아민 화합물(즉, 벤젠 고리 질소 결합을 갖는 화합물)이다. 폭넓게 이용되는 재료로는, 4,4'-bis(diphenylamino)-biphenyl(이하 "TAD"로 표기함), 그 유도체 4,4'-bis[N-(3-methylphenyl)-N-phenyl-amino]-biphenyl(이하 "TPD"로 표기함), 4,4'-bis[N-(1-naphthyl)-N-phenyl-amino]-biphenyl(이하 "a-NPD"로 표기함)가 있으며, 그 외에도, 스타 버스트형(star burst)의 방향족 아민 화합물, 예컨대 4,4',4''-tris[N,N-diphenyl-amino)-triphenylamine(이하 "TDATA"로 표기함), 4,4',4''-tris[N-(3-methylphenyl)-N-phenyl-amino]-triphenylamine(이하 "MTDATA"로 표기함) 등을 이용할 수 있다.
전자 전달 재료로는 흔히 금속 복합체가 이용되며, 퀴놀린 골격 또는 벤조퀴놀린 골격을 갖는 금속 복합체, 예컨대 tris(8-quinolinolato)aluminum(이하 "Alq3"로 표기함), BALq, tris(4-methyl-8-quinolinolato)aluminum(이하 "Almq"로 표기함), bis(10-hydroxybenzo[h]-quinolinato)beryllium(이하 "Bebq"로 표기함) 등이 있으며, 그 외에도, 옥사졸 기반(oxazole-based) 또는 시아졸 기반(thiazole-based) 리간드(ligand)를 갖는 금속 복합체, 예컨대 bis[2-(2-hydroxyphenyl)-benzoxazolato]zinc(이하 "Zn(BOX)2"로 표기함), bis[2-(2-hydroxyphenyl)- benzothiazolato]zinc(이하 "Zn(BTZ)2"로 표기함) 등이 있다. 또한, 금속 복합체와는 다른 재료로, 전자 전달 특성을 갖는 재료로는, 옥사디아졸 유도체, 예컨대 2-(4-biphenylyl)-5-(4-tert-butylphenyl)-1,3,4-oxadiazole(이하 "PBD"로 표기함), OXD-7; 트리아졸 유도체, 예컨대 TAZ, 3-(4-tert-butylphenyl)-4-(4-ethylphenyl)-5-(4-biphenylyl)-1,2,4-triazole(이하 "p-EtTAZ"로 표기함); 페난트롤린 유도체, 예컨대 bathophenanthroline(이하 "BPhen"으로 표기함), BCP 등이 있다.
전자 주입 재료로는, 전술한 전자 전달 재료를 이용할 수 있다. 또한, 칼슘 플루오르화물, 리튬 플루오르화물, 세슘 플루오르화물을 포함하는 금속 할로겐화물과 같은 절연체의 초박막이 흔히 이용되며, 리튬 산화물과 같은 알칼리 금속 산화물도 있다. 또한, 리튬 아세틸 아세토네이트(이하 "Li(acac)"로 표기함), 8-quinolinolato-lithium(이하 "Liq"로 표기함)과 같은 알칼리 금속 복합체도 효과적이다.
발광 재료로는, Alq3, Almq, BeBq, BAlq, Zn(BOX)2, Zn(BTZ)2와 같은 전술한 금속 복합체 외에도 각종 형광 안료를 효과적으로 이용할 수 있다. 형광 안료로는, 청색 발광용 4,4'-bis(2,2-diphenyl-vinyl)-biphenyl, 적색 주황색 발광용 4-(dicyanomethylene)-2-methyl-6-(p-dimethylaminostyryl)-4H-pyran 등이 있다. 또한, 주로 중심 금속으로 백금이나 이리듐을 갖는 복합체인 트리플릿 발광 재료도 이용 가능하다. 트리플릿 발광 재료로는 tris(2-phenylpyridine)iridium, bis(2-(4'-tryl)pyridinato-N,C2')acetylacetonato iridium(이하 "acacIr(tpy)2"로 표기 함), 2,3,7,8,12,13,17,18-octaethyl-21H,23H-porphyrin-platinum 등이 알려져 있다.
각 기능을 갖는 전술한 재료를 결합함으로써, 신뢰성이 높은 발광 소자를 제조할 수 있다.
또한, 도 68의 발광 소자의 적층 순서와 반대로 적층한 발광 소자도 채용 가능하다. 즉, 이 발광 소자는 캐소드(1208), 전자 주입 재료로 이루어진 전자 주입층(1207), 전자 전달 재료로 이루어진 전자 전달층(1206), 발광층(1205), 정공 전달 재료로 이루어진 정공 전달층(1204), 정공 주입 재료로 이루어진 정공 주입층(1203), 및 애노드(1202)를 이 순서로 기판(1201) 상에 적층한 소자 구조를 갖는다.
또한, 발광 소자로부터 방출되는 빛을 추출하기 위해서는 애노드와 캐소드 중 적어도 하나는 빛을 투과시키도록 해야 한다. TFT와 발광 소자가 기판 상에 형성한다. 발광 소자의 구조로는, 기판의 반대쪽으로 발광시키는 상측 발광 구조와, 기판쪽으로 발광시키는 하측 발광 구조와, 양쪽으로 발광시키는 이중 발광 구조가 있다. 본 발명의 화소 구조는 전술한 발광 구조 중 어느 한 발광 구조를 갖는 발광 소자에 적용 가능하다.
상측 발광 구조를 갖는 발광 소자에 대해서 도 69a를 참조하여 설명한다.
기판(1300) 상에 구동 TFT(1301)를 형성하고, 구동 TFT(1301)의 소스 전극와 접촉하도록 제1 전극(1302)을 형성한다. 그 위에 유기 화합물을 함유하는 층(1303)과 제2 전극(1304)을 형성한다.
제1 전극(1302)은 발광 소자의 애노드이고, 제2 전극(1304)은 발광 소자의 캐소드이다. 즉, 발광 소자는 유기 화합물을 함유하는 층(1303)이 제1 전극(1302)과 제2 전극(1304) 사이에 위치하는 영역에 대응한다.
애노드로서의 제1 전극(1302)은 일함수가 높은 재료로 형성하는 것이 바람직하다. 예컨대, 제1 전극(1302)은 티타늄 질화막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단일층막; 티타늄 질화막과 주성분으로 알루미늄을 함유하는 막의 적층; 티타늄 질화막, 주성분으로 알루미늄을 함유하는 막, 그리고 티타늄 질화막의 3층 구조체 등으로 형성 가능하다. 제1 전극(1302)을 적층 구조체로 형성하면, 배선으로서의 낮은 저항을 달성할 수 있고, 오믹 접촉이 양호하며, 또한 애노드의 기능을 할 수 있게 된다. 광반사성 금속막을 이용함으로써, 빛을 투과시키지 않는 애노드를 형성할 수 있다.
캐소드로서의 제2 전극(1304)은 일함수가 낮은 재료(Al, Ag, Li나 Ca, 또는 이들의 합금, 예컨대 MgAg, MgIn, AlLi, CaF2, CaN)로 이루어진 금속 박막과 광투과성 도전막[예컨대, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO) 등]의 적층으로 형성하는 것이 바람직하다. 이와 같이 금속 박막과 광투과성 도전막을 이용함으로서, 빛을 투과시키는 캐소드를 형성할 수 있다.
이와 같이, 도 69a의 화살표로 도시한 바와 같이 발광 소자로부터 방출되는 빛을 상측면을 통해 추출할 수 있다. 즉, 도 67a 및 도 67b에 도시한 표시 패널에 그러한 발광 소자를 이용하는 경우에는, 밀봉 기판(1104)쪽으로 빛이 방출된다. 그 러므로, 상측 발광 구조를 갖는 발광 소자를 표시 장치에 이용하는 경우에는, 광투과성 기판을 밀봉 기판(1104)에 이용한다.
또한, 광학 막을 제공하는 경우에는, 밀봉 기판(1104) 아래에 광학 막을 배치할 수 있다.
제1 전극(1302)은 일함수가 낮은 재료(예컨대 MgAg, MgIn, AlLi)로 이루어진 금속 박막으로 형성하여 캐소드의 기능을 부여할 수 있다. 이 경우, 제2 전극(1304)은 광투과성 도전막[예컨대, 인듐 주석 산화(ITO)막, 인듐 아연 산화(IZO)막]으로 형성할 수 있다. 따라서, 이러한 구조는 상측으로 방출되는 빛의 투과성을 증가시킬 수 있다.
하측 발광 구조를 갖는 발광 소자에 대해서 도 69b를 참조하여 설명한다. 발광 구조를 제외하고는 전체 구조가 도 69a의 것과 동일하므로, 도 69a의 것과 동일한 참조 번호를 사용하였다.
애노드로서의 제1 전극(1302)은 일함수가 높은 재료로 형성하는 것이 바람직하다. 예컨대, 제1 전극(1302)은 광투과성 도전막[예컨대, 인듐 주석 산화(ITO)막, 인듐 아연 산화(IZO)막]으로 형성할 수 있다. 광투과성 도전막을 이용함으로써, 빛을 투과시키는 애노드를 형성할 수 있다.
캐소드로서의 제2 전극(1304)은 일함수가 낮은 재료(Al, Ag, Li나 Ca, 또는 이들의 합금, 예컨대 MgAg, MgIn, AlLi, CaF2, CaN)로 이루어진 금속 박막으로 형성할 수 있다. 이와 같이 광반사성 금속막을 이용함으로써, 빛을 투과시키지 않는 캐 소드를 형성할 수 있다.
이와 같이, 도 69b의 화살표로 도시한 바와 같이 발광 소자로부터 방출되는 빛을 하측면을 통해 추출할 수 있다. 즉, 도 67a 및 도 67b에 도시한 표시 패널에 그러한 발광 소자를 이용하는 경우에는, 기판(1110)쪽으로 빛이 방출된다. 그러므로, 하측 발광 구조를 갖는 발광 소자를 표시 장치에 이용하는 경우에는, 광투과성 기판을 기판(1110)에 이용한다.
또한, 광학 막을 제공하는 경우에는, 기판(1110) 위에 광학 막을 배치할 수 있다.
이중 발광 구조를 갖는 발광 소자에 대해서 도 69c를 참조하여 설명한다. 발광 구조를 제외하고는 전체 구조가 도 69a의 것과 동일하므로, 도 69a의 것과 동일한 참조 번호를 사용하였다.
애노드로서의 제1 전극(1302)은 일함수가 높은 재료로 형성하는 것이 바람직하다. 예컨대, 제1 전극(1302)은 광투과성 도전막[예컨대, 인듐 주석 산화(ITO)막, 인듐 아연 산화(IZO)막]으로 형성할 수 있다. 광투과성 도전막을 이용함으로써, 빛을 투과시키는 애노드를 형성할 수 있다.
캐소드로서의 제2 전극(1304)은 일함수가 낮은 재료(Al, Ag, Li나 Ca, 또는 이들의 합금, 예컨대 MgAg, MgIn, AlLi, CaF2, CaN)로 이루어진 금속 박막과 광투과성 도전막[예컨대, 인듐 주석 산화물(ITO), 인듐 산화물과 아연 산화물의 합금(In2O3-ZnO), 아연 산화물(ZnO) 등]의 적층으로 형성하는 것이 바람직하다. 이와 같이 금속 박막과 광투과성 도전막을 이용함으로서, 빛을 투과시키는 캐소드를 형성할 수 있다.
이와 같이, 도 69c의 화살표로 도시한 바와 같이 발광 소자로부터 방출되는 빛을 양쪽면을 통해 추출할 수 있다. 즉, 도 67a 및 도 67b에 도시한 표시 패널에 그러한 발광 소자를 이용하는 경우에는, 기판(1110)과 밀봉 기판(1104) 양쪽으로 빛이 방출된다. 그러므로, 이중 발광 구조를 갖는 발광 소자를 표시 장치에 이용하는 경우에는, 광투과성 기판을 기판(1110) 및 밀봉 기판(1104)에 이용한다.
또한, 광학 막을 제공하는 경우에는, 기판(1110) 위와 밀봉 기판(1104) 아래에 광학 막을 배치할 수 있다.
또한, 본 발명은 백색 발광 소자 및 컬러 필터를 이용함으로써 풀 컬러 표시를 행하는 표시 장치에도 적용 가능하다.
도 70에 도시한 바와 같이, 기판(1400) 상에 구동 TFT(1401)를 형성하고, 구동 TFT(1401)의 소스 전극과 접촉하도록 제1 전극(1403)을 형성한다.
제1 전극(1403)은 발광 소자의 애노드이고, 제2 전극(1405)은 발광 소자의 캐소드이다. 즉, 발광 소자는 유기 화합물을 함유하는 층(1404)이 제1 전극(1403)과 제2 전극(1405) 사이에 위치하는 영역에 대응한다. 도 70에 도시한 구조체로부터 백색 발광을 얻는다. 발광 소자 위에 적색 필터(1406R), 녹색 필터(1406G) 및 청색 필터(1406B)를 배치함으로써, 풀 컬러 표시를 행할 수 있다. 또한, 이들 컬러 필터를 분리하기 위해서 블랙 매트릭스("BM"이라고도 함)를 배치한다.
전술한 발광 소자의 구조들은 조합하여 이용 가능하고, 본 발명의 화소 구성 을 갖는 표시 장치에 적절하게 적용 가능하다. 전술한 표시 패널 및 발광 소자의 구조는 단지 예시적인 것이며, 본 발명의 화소 구성은 다른 구조의 표시 장치에도 적용 가능하다.
이어서, 표시 패널의 화소 부분의 부분 단면도로 설명한다.
먼저, 트랜지스터의 반도체층으로서 폴리실리콘(p-Si : H) 막을 사용하는 경우에 대해 도 71a, 도 71b, 도 72a 및 도 72b를 참조하여 설명한다.
여기서, 반도체층은 예를 들면 공지의 성막 기법에 의해 기판 위에 비결정질 실리콘(a-Si)을 형성함으로써 얻어진다. 반도체막은 비결정질 실리콘막에 한정되는 것이 아니라, (미세 결정 반도체막을 비롯한) 비결정질 조직을 갖는 임의의 반도체막이 사용될 수 있음을 유념해야 한다. 또, 비결정질의 실리콘-게르마늄 막과 같은 비결정질 조직을 갖는 복합 반도체막이 사용될 수 있다.
이어서, 비결정질 실리콘막은 레이저 결정화(laser crystallization), RTA 또는 어닐링 노(爐)를 사용하는 열 결정화(thermal crystallization), 또는 결정화를 촉진시키는 금속 원소를 사용하는 열 결정화 등에 의해 결정화된다. 말할 필요 없이, 그러한 결정화는 조합하여 수행될 수도 있다.
전술한 결정화의 결과로, 결정화된 영역이 비결정질 반도체막의 일부에 형성된다.
그 후, 부분적으로 증가된 결정화도를 갖는 결정질 반도체막이 원하는 형상으로 패턴화되며, 결정화된 영역에 의해 섬(island) 형상의 반도체막이 형성된다.
도 71a 및 도 71b에 도시한 바와 같이, 기판(15101) 위에 베이스막(15102)이 형성 되며, 그 위에 반도체층이 형성된다. 반도체층은 구동 트랜지스터(15118)의 소스 또는 드레인 영역으로서 기능을 하는 채널 형성 영역(15103), LDD 영역(15104) 및 불순물 영역(15105)을 포함하며, 또한 커패시터(15119)의 하부 전극으로서 함께 기능을 하는 채널 형성 영역(15106), LDD 영역(15107) 및 불순물 영역(15108)을 포함한다. 채널 도핑은 채널 형성 영역(15103) 및 채널 형성 영역(15106)에 대해 수행될 수 있음을 유념해야 한다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 베이스막(15102)은 알루미늄 질화물(AlN) 및 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy) 등의 단일 층 또는 이들의 적층된 층을 사용하여 형성할 수 있다.
커패시터의 게이트 전극(15110) 및 상부 전극(15111)이 게이트 절연막(15109)이 사이에 배치된 상태로 반도체층 위에 형성된다.
층간 절연막(15112)이 구동 트랜지스터(15118) 및 커패시터(15119)를 덮도록 형성된다. 이어서, 접촉 홀(contact hole)이 층간 절연막(15112)에 형성되는 데, 이 콘택 홀을 통해 배선(15113)이 불순물 영역(15105)과 접촉하게 된다. 화소 전극(15114)이 배선(15113)과 접촉 상태로 형성되고, 절연체(15115)가 화소 전극(15114)의 단부 및 배선(15113)를 덮도록 형성된다. 이때, 화소 전극(15114)은 포지티브 감광 아크릴 수지막으로 형성된다. 이어서, 유기 화합물 함유 층(15116) 및 상대 전극(counter electrode)(15117)이 화소 전극(15114) 위에 형성된다. 이렇게 하여, 발광 소자(15120)가 유기 화합물 함유 층(15116)이 화소 전극(15114)과 상대 전극(15117) 사이에 배치되어 있는 영역에 형성된다.
게다가, 도 71b에 도시한 바와 같이, 영역(15202)이 커패시터(15109)의 하부 전극의 일부를 형성하는 LDD 영역을 연장시킴으로써 상부 전극(15111)과 겹쳐지도록 마련될 수 있다. 도 71a에서와 공통된 부분은 동일 도면 부호를 부여하여 그 설명을 생략할 것이다.
또, 도 72a에 도시한 바와 같이, 제2 상부 전극(15301)이 구동 트랜지스터(15118)의 불순물 영역(15105)과 접촉하는 배선(15113)과 동일 층에 형성되게 마련된다. 제2 커패시터는 층간 절연막(15112)이 제2 상부 전극(15301)과 상부 전극(15111) 사이에 배치되어 있는 영역에 형성된다. 또, 제2 상부 전극(15301)은 불순물 영역(15108)과 접촉하기 때문에, 게이트 절연막(15102)이 상부 전극(15111)과 채널 형성 영역(15106) 사이에 배치되어 있는 그러한 구조를 갖는 제1 커패시터와, 층간 절연막(15112)이 상부 전극(15111)과 제2 상부 전극(15301) 사에 배치되어 있는 그러한 구조의 제2 커패시터는 서로 병렬로 연결되어, 제1 커패시터 및 제2 커패시터를 갖는 커패시터(15302)가 얻어진다. 커패시터(15302)는 제1 커패시터 및 제2 커패시터의 총 커패시턴스를 갖기 때문에, 큰 커패시턴스를 갖는 커패시터가 좁은 영역에 형성될 수 있다. 즉, 본 발명의 화소 구성에서의 커패시터를 사용하면 종횡비의 추가적인 개선을 가져올 수 있다.
대안적으로, 도 72b에 도시한 바와 같은 커패시터 구조가 채택될 수도 있다. 기판(16101) 위에 베이스막(16102)이 형성되고, 그 위에 반도체층이 형성된다. 반도체층은 구동 트랜지스터(16118)의 소스 또는 드레인 영역으로서 기능을 하는 채널 형성 영역(16103), LDD 영역(16104) 및 불순물 영역(16105)을 포함한다. 채널 도핑은 채널 형성 영역(16103)에 대해 수행될 수 있음을 유념해야 한다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 베이스막(16102)은 알루미늄 질화물(AlN) 및 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy) 등의 단일 층 또는 이들의 적층된 층을 사용하여 형성할 수 있다.
게이트 전극(16107) 및 제1 전극(16108)이 게이트 절연막(16106)이 사이에 배치된 상태로 반도체층 위에 형성된다.
제1 층간 절연막(16109)이 구동 트랜지스터(16118) 및 제1 전극(16108)을 덮도록 형성된다. 이어서, 접촉 홀이 제1 층간 절연막(16109)에 형성되는 데, 이 콘택 홀을 통해 배선(16110)이 불순물 영역(16105)과 접촉하게 된다. 게다가, 제2 전극(16111)이 배선(16110)과 동일 재료로 동일 층에 형성된다.
게다가, 제2 층간 절연막(16112)이 배선(16110) 및 제2 전극(16111)을 덮도록 형성된다. 이어서, 접촉 홀(contact hole)이 제2 층간 절연막(16112)에 형성되는 데, 이 콘택 홀을 통해 화소 전극(16113)이 배선(16110)과 접촉하게 된다. 제3 전극(16114)이 화소 전극(16113)과 동일 재료로 동일 층에 형성된다. 따라서, 커패시터는 제1 전극(16108), 제2 전극(16111) 및 제3 전극(16114)에 의해 형성된다.
유기 화합물 함유 층(16116) 및 상대 전극(16117)이 화소 전극(16113) 위에 형성된다. 이렇게 하여, 발광 소자(16120)가 유기 화합물 함유 층(16116)이 화소 전극(16113)과 상대 전극(16117) 사이에 배치되어 있는 영역에 형성된다.
전술한 바와 같이, 도 71a, 도 71b, 도 72a 및 도 72b에 도시한 각 구조는 반도체층으로서 결정질 반도체막을 사용하는 트랜지스터의 예시적인 구조를 제공할 수 있다. 도 71a, 도 71b, 도 72a 및 도 72b에 도시한 구조를 갖는 트랜지스터는 상부 게이트(top-gate) 구조를 갖는 예시적인 트랜지스터임을 유념해야 한다. 즉, LDD 영역이 게이트 전극과 겹쳐지거나 그렇지 않게 형성될 수 있고, 또 LDD 영역의 일부가 게이트 전극과 겹쳐지도록 형성될 수도 있다. 게다가, 게이트 전극은 테이퍼진 형상일 수 있고, LDD 영역은 게이트 전극의 테이퍼 부분 아래에 자체 정렬되는 방식으로 마련될 수 있다. 또, 게이트 전극의 개수는 2개에 한정되지 않고, 3개 이상의 게이트 전극을 갖는 다중 게이트 구조가 채택될 수 있거나 단일 게이트 구조가 채택될 수도 있다.
본 발명의 화소에 포함된 트랜지스터의 반도체층(채널 형성 영역, 소스 영역 및 드레인 영역 등)으로서 결정질 반도체막을 사용함으로써, 화소부와 동일 기판 위에 게이트선 구동 회로 및 신호선 구동 회로를 보다 용이하게 형성할 수 있게 된다. 또한, 그러한 구조는 신호선 구동 회로의 일부를 화소부와 동일 기판 위에 형성하고, 그 회로의 나머지를 도 67a 및 도 67b의 표시 패널에 도시한 바와 같은 COG 접합 등에 의해 실장된 IC 칩에 형성할 수 있도록 채택될 수도 있다. 이러한 구조는 제조 비용을 저감시킬 수 있다.
이어서, 반도체층으로서 폴리실리콘(p-Si : H)을 사용하는 예시적인 구조의 트랜지스터로서, 게이트 전극이 기판과 반도체층 사이에 배치되어 있는 구조의 트랜지스터, 즉 게이트 전극이 반도체층 아래에 위치하는 바텀 게이트(bottom-gate) 구조의 트랜지스터를 사용하는 표시 패널의 부분 단면도가 도 73a 및 도 73b에 도 시한다.
기판(12701) 위에 베이스막(12702)이 형성된다. 이어서, 게이트 전극(12703)이 베이스막(12702) 위에 형성된다. 게이트 전극과 동일 재료로 동일 층에 제1 전극(12704)이 형성된다. 게이트 전극(12703)의 재료로는 인이 도핑된 다결정 실리콘이 사용될 수 있다. 다결정 실리콘뿐만 아니라 금속과 실리콘의 복합물인 실리사이드(silicide)가 사용될 수 있다.
이어서, 게이트 절연막(12705)이 게이트 전극(12703) 및 제1 전극(12704)을 덮도록 형성된다. 게이트 절연막(12705)은 실리콘 산화물막, 실리콘 질화물막 등을 사용하여 형성된다.
게이트 절연막(12705) 위에는 반도체층이 형성된다. 반도체층은 구동 트랜지스터(12722)의 소스 또는 드레인 영역으로서 기능을 하는 채널 형성 영역(12706), LDD 영역(12707) 및 불순물 영역(12708)을 포함하며, 또한 커패시터(12723)의 제2 전극으로서 함께 기능을 하는 채널 형성 영역(12709), LDD 영역(12710) 및 불순물 영역(12711)을 포함한다. 채널 도핑은 채널 형성 영역(12706) 및 채널 형성 영역(12709)에 대해 수행될 수 있음을 유념해야 한다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 베이스막(12702)은 알루미늄 질화물(AlN) 및 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy) 등의 단일 층 또는 이들의 적층된 층을 사용하여 형성할 수 있다.
제1 층간 절연막(12712)이 반도체층을 덮도록 형성된다. 이어서, 접촉 홀이 제1 층간 절연막(12712)에 형성되는 데, 이 콘택 홀을 통해 배선(12713)이 불순물 영역(12708)과 접촉하게 된다. 제3 전극(12714)이 배선(12713)과 동일 재료로 동일 층에 형성된다. 커패시터(12723)는 제1 전극(12704), 제2 전극 및 제3 전극(12714)에 의해 형성된다.
게다가, 제1 층간 절연막(12712)에는 개구(12715)가 형성된다. 제2 층간 절연막(12716)이 구동 트랜지스터(12722), 커패시터(12723) 및 개구(12715)를 덮도록 형성된다. 이어서, 접촉 홀이 화소 전극(12717)이 형성될 제2 층간 절연막(12716)에 형성된다. 이어서, 절연체(12718)가 화소 전극(12717)의 단부를 덮도록 형성된다. 예를 들면, 포지티브 감광 아크릴 수지막이 사용될 수 있다. 이어서, 유기 화합물 함유 층(12719) 및 상대 전극(12720)이 화소 전극(12717) 위에 형성된다. 이와 같이, 유기 화합물 함유 층(12719)이 화소 전극(12717)과 상대 전극(12720) 사이에 배치되어 있는 영역에 발광 소자(12721)가 형성된다. 개구(12715)는 발광 소자(12721) 아래에 위치한다. 즉, 발광 소자(12721)로부터 방사된 빛이 기판측으로부터 추출되는 경우에, 개구(12715)의 존재로 인해 투과성을 향상시킬 수 있다.
또한, 제4 전극(12724)이 도 73b에 도시된 구조가 얻어지도록 도 73a에서의 화소 전극(12717)과 동일 재료로서 동일 층에 형성될 수 있다. 그러한 경우, 커패시터(12725)는 제1 전극(12704), 제2 전극, 제3 전극(12714), 및 제4 전극(12724)에 의해 형성될 수 있다.
이어서, 트랜지스터의 반도체층으로서 비결정질 실리콘(a-Si : H)막을 사용하는 경우에 대해 설명한다. 도 74a 및 도 74b에는 상부 게이트 트랜지스터의 예 가 도시되어 있고, 도 75a, 도 75b, 도 76a 및 도 76b에는 하부 게이트 트랜지스터의 예가 도시되어 있다.
도 74a에는 반도체층으로서 비결정질 실리콘을 사용하는 상부 게이트 트랜지스터의 단면도가 도시되어 있다. 도 74a에 도시되어 있는 바와 같이, 기판(12801) 위에 베이스막(12802)이 형성된다. 또, 화소 전극(12803)이 베이스막(12802) 위에 형성된다. 게다가, 제1 전극(12804)이 화소 전극(12803)과 동일 재료로 동일 층에 형성된다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 베이스막(12802)은 알루미늄 질화물(AlN) 및 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy) 등의 단일 층 또는 이들의 적층된 층을 사용하여 형성할 수 있다.
배선(12805) 및 배선(12806)이 베이스막(12802) 위에 형성되고, 화소 전극(12803)의 단부는 배선(12805)에 의해 덮이게 된다. 배선(12805) 및 배선(12806) 위에는 n형 도전성을 각각 갖는 n형 반도체층(12807) 및 n형 반도체층(12808)이 각각 형성된다. 게다가, 반도체층(12809)이 배선(12805)과 배선(12806) 사이의 베이스막(12802) 위에 형성되어, n형 반도체층(12807) 및 n형 반도체층(12808)을 덮도록 부분적으로 연장한다. 이러한 반도체층은 비결정질 실리콘(a-Si : H)막 또는 미세 결정 반도체(μ-Si : H)막과 같은 비결정질 반도체막으로 형성된다는 것을 유념해야 한다. 이어서, 게이트 절연막(12810)이 반도체층(12809) 위에 형성되며, 절연막(12811)이 제1 전극(12804) 위에서 게이트 절연 막(12810)과 동일 재료로 동일 층에 형성된다. 게이트 절연막(12810)은 실리콘 산화물막 또는 실리콘 질화물막 등을 사용하여 형성된다.
게이트 절연막(12810) 위에는 게이트 전극(12812)이 형성된다. 게다가, 제2 전극(12813)이 제1 전극(12804) 위에서 절연막(12811)이 사이에 배치된 상태로 게이트 전극과 동일 재료로서 동일 층에 형성된다. 커패시터(12819)는 절연막(12811)이 제1 전극(12804)과 제2 전극(12813) 사이에 배치되어 있는 영역에 형성된다. 층간 절연막(12814)이 화소 전극(12803)의 단부, 구동 트랜지스터(12818) 및 커패시터(12819)를 덮도록 형성된다.
층간 절연막(12814) 및 이 층간 절연막(12814)의 개구에 위치하는 화소 전극(12803) 위에는 유기 화합물 함유 층(12815) 및 상대 전극(12816)이 형성된다. 이와 같이, 유기 화합물 함유 층(12815)이 화소 전극(12803)과 상대 전극(12816) 사이에 배치되어 있는 영역에 발광 소자(12817)가 형성된다.
도 74a에 도시한 바와 같은 제1 전극(12804)은 도 74b에 도시한 제1 전극(12820)과 같이 형성될 수도 있다. 제1 전극(12820)은 배선(12805, 12806)과 동일 재료로 동일 층에 형성된다.
도 75a 및 도 75b에는 반도체층으로서 비결정질 실리콘을 사용하는 하부 게이트 트랜지스터를 갖는 표시 패널의 부분 단면도가 도시되어 있다.
베이스막(12902)이 기판(12901) 위에 형성된다. 이 베이스막(12902) 위에는 게이트 전극(12903)이 형성된다. 또, 제1 전극(12904)이 게이트 전극과 동일 재료로 동일 층에 형성된다. 게이트 전극(12903)이 재료로서, 인이 도핑된 다결정 실 리콘이 사용될 수 있다. 다결정 실리콘뿐만 아니라 금속과 실리콘의 화합물인 실리사이드가 사용될 수 있다.
이어서, 게이트 절연막(12905)이 게이트 전극(12903) 및 제1 전극(12904)을 덮도록 형성된다. 게이트 절연막(12905)은 실리콘 산화물막, 실리콘 질화물막 등을 사용하여 형성된다.
반도체층(12906)이 게이트 절연막(12905) 위에 형성된다. 게다가, 반도체층(12907)이 반도체층(12906)과 동일 재료로 동일 층에 형성된다.
기판으로서, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 베이스막(12902)은 알루미늄 질화물(AlN) 및 실리콘 산화물(SiO2), 실리콘 산질화물(SiOxNy) 등의 단일 층 또는 이들의 적층된 층을 사용하여 형성할 수 있다.
n형 도전성을 갖는 n형 반도체층(12908, 12909)이 반도체층(12906) 위에 형성되며, n형 반도체층(12910)이 반도체층(12907) 위에 형성된다.
n형 반도체층(12908, 12909) 위에는 배선(12911, 12912)이 각각 형성되며, n형 반도체층(12910) 위에는 배선(12911, 12912)과 동일 재료로 동일 층에 도전성 층(12913)이 형성된다.
이와 같이, 제2 전극이 반도체층(12907), n형 반도체층(12910) 및 도전성 층(12913)에 의해 형성된다. 커패시터(12920)는 게이트 절연막(12905)이 제2 전극과 제1 전극(12904) 사이에 배치된 구조를 갖도록 형성됨을 유념해야 한다.
배선(12911)의 일단부는 연장되며, 이 연장된 배선(12911)과 접촉하도록 화소 전극(12914)이 형성된다.
게다가, 절연체(12915)가 화소 전극(12914)의 단부, 구동 트랜지스터(12919) 및 커패시터(12920)를 덮도록 형성된다.
이어서, 유기 화합물 함유 층(12916)과 상대 전극(12917)이 화소 전극(12914) 및 절연체(12915) 위에 형성된다. 이와 같이, 유기 화합물 함유 층(12916)이 화소 전극(12914)과 상대 전극(12917) 사이에 배치되어 있는 영역에 발광 소자(12918)가 형성된다.
커패시터의 제2 전극의 일부로서 기능을 하는 반도체층(12907) 및 n형 반도체층(12910)은 반드시 필요한 것은 아니다. 즉, 제2 전극은 단지 도전성 층(12913)으로만 형성되어, 커패시터는 게이트 절연막이 제1 전극(12904)과 도전성 층(12913) 사이에 배치되는 그러한 구조를 가질 수 있다.
화소 전극(12914)은 도 75a의 배선(12911)를 형성하기 전에 형성될 수 있어, 게이트 절연막(12905)이 화소 전극(12914)으로 형성된 제2 전극(12921)과 제1 전극(12904) 사이에 배치된 구조를 갖는 도 75b에 도시한 커패시터(12922)가 얻어질 수 있다.
도 67a 및 도 67b에서는 반대로 엇갈리게 배열된 채널 에칭형 트랜지스터를 도시하고 있지만, 채널 보호형 트랜지스터가 사용될 수도 있다. 이하에서는 도 76a 및 도 76b를 참조하여 채널 보호형 트랜지스터에 대해 설명한다.
도 76a에 도시된 채널 보호형 트랜지스터는, 에칭 마스크로서 기능을 하는 절연체(13001)가 반도체층(12906)의 채널 형성 영역 위에 마련된다는 점에서 도 75a에 도시된 채널 에칭형 구동 트랜지스터(12919)와 다르다. 그 점을 제외한 공 통의 부분에 대해서는 동일 도면 부호를 붙인다.
마찬가지로, 도 76b에 도시된 채널 보호형 트랜지스터는, 에칭 마스크로서 기능을 하는 절연체(13001)가 반도체층(12906)의 채널 형성 영역 위에 마련된다는 점에서 도 75b에 도시된 채널 에칭형 구동 트랜지스터(12919)와 다르다. 그 점을 제외한 공통의 부분에 대해서는 동일 도면 부호를 붙인다.
본 발명의 화소에 포함된 트랜지스터의 반도체층(예를 들면, 채널 형성 영역, 소스 영역, 드레인 영역 등)으로서 비결정질 반도체막을 사용함으로써, 제조 비용을 저감할 수 있다.
본 발명의 화소 구조는 트랜지스터 및 커패시터의 전술한 구조에 한정된 것이 아니라, 트랜지스터 및 커패시터의 다양한 구조가 사용될 수 있음을 유념해야 한다.
또한, 본 실시예의 상세한 설명은 실시예 1 내지 7의 상세한 설명과 어떤 식으로 조합하여 적절히 실시될 수 있음을 유념해야 한다.
(실시 형태 9)
본 발명에 따른 표시 장치 및 그 구동 방법을 채용한 표시부를 갖는 휴대폰의 예시적인 구조에 대해 도 41을 참조하여 설명한다.
표시 패널(3810)은 자유롭게 부착/분리할 수 있는 방식으로 하우징(3800)에 합체되어 있다. 하우징(3800)의 크기 및 형상은 표시 패널(3810)의 크기에 따라 적절히 변경할 수 있다. 표시 패널(3810)이 고정된 하우징(3800)은 인쇄 회로 기 판(3801) 내에 끼워지고, 이에 의해 모듈로 조립된다.
표시 패널(3810)은 FPC(3811)을 통해 인쇄 회로 기판(3801)에 연결된다. 인쇄 회로 기판(3801) 위에는 스피커(3802), 마이크로폰(3803), 송수신 회로(3804), 및 CPU, 제어기 등을 포함한 신호 처리 회로(3805)가 형성된다. 그러한 모듈에서, 입력 수단(3806) 및 배터리(3807)가 조합되어 새시(3809, 3812) 내에 저장된다. 표시 패널(3810)의 화소부는 새시(3809)에 형성된 창을 통해 보여질 수 있도록 배치된다.
표시 패널(3810)은 주변 구동 회로의 일부(예를 들면, 복수의 구동 회로 중 낮은 작동 주파수를 갖는 구동 회로)가 TFT를 사용하여 화소부와 동일 기판 위에 형성되고, 주변 구동 회로의 나머지(복수의 구동 회로 중 높은 작동 주파수를 갖는 구동 회로)는 IC 칩에 형성되는 형태로 구성된다. IC 칩은 표시 패널(3810) 상에 COG(Chip On Glass) 접합에 의해 실장될 수 있다. 대안적으로, IC 칩은 TAB(Tape Automated Bonding) 또는 인쇄 회로 기판에 의해 유리 기판 상에 연결될 수 있다. 도 42a에는 주변 구동 회로의 일부가 화소부와 동일 기판 위에 형성되어 있고, 주변 구동 회로의 나머지는 COG 접합에 의해 기판 상에 실장된 IC 칩에 형성되어 있는 그러한 표시 패널의 예시적인 구조가 도시되어 있다. 도 42a의 표시 패널은 기판(3900), 신호선 구동 회로(3901), 화소부(3902), 게이트선 구동 회로(3903), 게이트선 구동 회로(3904), FPC(3905), IC 칩(3906), IC 칩(3907), 밀봉 기판(3908), 밀봉제(3909)를 포함한다. 그러한 구조를 채택함으로써, 표시 장치의 전력 소모를 저감할 수 있고, 휴대폰의 1회 충전당 작동 시간을 연장시킬 수 있다. 게다가, 휴 대폰의 비용 감소를 달성할 수 있다.
또한, 신호를 버퍼를 사용하여 게이트선 또는 신호선에 대해 설정되도록 임피던스 컨버팅(impedance-converting)함으로써 각 행에서의 화소의 기록 기간을 단축할 수 있다. 따라서, 고해상도의 표시 장치를 제공할 수 있다.
대안적으로, 도 42b에 도시한 바와 같은 구조가 전력 소모를 더 감소시키도록 채용될 수 있는 데, 화소부는 기판 위에 TFT를 사용하여 형성되는 한편, 모든 주변 구동 회로가 COG(Chip On Glass) 접합 등에 의해 표시 패널에 실장될 IC 칩 내에 형성된다. 도 42b의 표시 패널은 기판(3910), 신호선 구동 회로(3911), 화소부(3912), 게이트선 구동 회로(3913), 게이트선 구동 회로(3914), FPC(3915), IC 칩(3916), IC 칩(3917), 밀봉 기판(3918), 밀봉제(3919)를 포함함을 유념해야 한다.
본 발명에 따른 표시 장치 및 그 구동 방법을 사용함으로써, 선명한 이미지가 의사 윤곽(pseudo contour)을 감소시킨 상태로 표시될 수 있다. 따라서, 인체의 피부와 같이 계조에서 미묘한 변화를 갖는 이미지라도 선명하게 표시할 수 있다.
본 실시 형태에서 설명한 구조는 단지 예시적인 휴대폰일 뿐이며, 본 발명의 표시 장치는 그러한 구조를 갖는 휴대폰뿐만 아니라 다양한 구조를 갖는 휴대폰에도 적용될 수 있음을 유념해야 한다.
본 실시 형태의 상세한 설명은 실시 형태 1 내지 8의 상세한 설명과 어떤 식으로 조합하여 적절히 실시될 수 있음을 유념해야 한다.
(실시 형태 10)
도 43에는 회로 기판(4002)과 표시 패널(4001)을 조합하여 형성한 EL 모듈이 도시되어 있다. 표시 패널(4001)은 화소부(4003), 게이트선 구동 회로(4004), 신호선 구동 회로(4005)를 포함한다. 회로 기판(4002) 위에는 예를 들면 제어 회로(4006), 신호 분할 회로(4007) 등이 형성되어 있다. 표시 패널(4001) 및 회로 기판(4002)은 연결 배선(4008)에 의해 서로 연결되어 있다. 연결 배선은 FPC 등에 의해 형성될 수 있다.
제어 회로(4006)는 실시 형태 6에서의 제어기(3708), 메모리(3709) 또는 메모리(3710) 등에 대응한다. 제어 회로(4006)는 주로 서브프레임 등의 배열 순서를 제어한다.
표시 패널(4001)은 주변 구동 회로의 일부(예를 들면, 복수의 구동 회로 중 낮은 작동 주파수를 갖는 구동 회로)가 TFT를 사용하여 화소부와 동일 기판 위에 형성되고, 주변 구동 회로의 나머지(복수의 구동 회로 중 높은 작동 주파수를 갖는 구동 회로)는 IC 칩에 형성되는 형태로 구성된다. IC 칩은 표시 패널(4001) 상에 COG(Chip On Glass) 접합에 의해 실장될 수 있다. 대안적으로, IC 칩은 TAB(Tape Automated Bonding) 또는 인쇄 회로 기판에 의해 표시 패널(4001) 상에 실장될 수 있다.
게다가, 신호를 버퍼를 사용하여 게이트선 또는 신호선에 대해 설정되도록 임피던스 컨버팅함으로써 각 행에서의 화소의 기록 기간을 단축할 수 있다. 따라 서, 고해상도의 표시 장치를 제공할 수 있다.
대안적으로, 전력 소모를 더 감소시키기 위해, 화소부는 기판 위에 TFT를 사용하여 형성되는 한편, 모든 주변 구동 회로가 COG(Chip On Glass) 접합 등에 의해 표시 패널에 실장될 IC 칩 내에 형성된다.
그러한 EL 모듈을 사용하여 EL 텔레비전 수신기를 완성할 수 있다. 도 44에는 EL 텔레비전 수신기의 주요 구성을 나타내는 블록도가 도시되어 있다. 튜너(4101)가 비디오 신호와 오디오 신호를 수신한다. 비디오 신호는 비디오 신호 증폭기 회로(4102)와, 이 비디오 신호 증폭기 회로(4102)로부터 출력된 신호를 적색, 녹색, 청색의 각 색상에 대응하는 칼라 신호로 변환하는 비디오 신호 처리 회로(4103)와, 비디오 신호를 드라이버 회로로 입력되도록 변환하는 제어 회로(4006)에 의해 처리된다. 제어 회로(4006)는 게이트선측 및 신호선측 각각으로 신호를 출력한다. 디지털 구동을 수행하는 경우, 신호 분할 회로(4007)가 신호선측에 마련되어, 입력 디지털 신호를 화소부에 공급되기 전에 m개의 신호로 분할할 수 있다.
튜너(4101)에 의해 수신된 신호 중, 오디오 신호는 오디오 신호 증폭기 회로(4104)로 전송되고, 그 출력이 오디오 신호 처리 회로(4105)를 통해 스피커(4106)에 공급될 수 있다. 제어 회로(4107)는 입력부(4108)로부터 수신국(수신 주파수) 또는 소리 볼륨에 대한 제어 데이터를 수신하고, 튜너(4101) 및 오디오 신호 처리 회로(4105)로 신호를 전송한다.
EL 모듈을 새시에 합체함으로써, TV 수신기가 완성될 수 있다. TV 수신기의 표시부는 그러한 EL 모듈로 형성된다. 게다가, 스피커, 비디오 입력 단자 등이 적절히 마련된다.
언급할 필요는 없겠지만, 본 발명이 TV 수신기에 한정되는 것이 아니며, 개인용 컴퓨터의 모니터, 기차역, 공항 등에서의 정보 표시판, 도로의 광고 표시판 등과 같은 표시 매체로서의 여러 물건에 적용될 수 있다.
본 발명에 따른 표시 장치 및 그 구동 방법을 사용함으로써, 선명한 이미지가 의사 윤곽을 감소시킨 상태로 표시될 수 있다. 따라서, 인체의 피부와 같이 계조에서 미묘한 변화를 갖는 이미지라도 선명하게 표시할 수 있다.
본 실시 형태의 상세한 설명은 실시 형태 1 내지 9의 상세한 설명과 어떤 식으로 조합하여 적절히 실시될 수 있음을 유념해야 한다
(실시 형태 11)
본 발명의 표시 장치를 사용한 예시적인 전자 장치로는 카메라(예를 들면, 비디오 카메라 또는 디지털 카메라), 고글형 표시 기기(머리 착용형 표시 기기), 네비게이션 시스템, 오디오 재생 장치(카 오디오 세트, 오디오 컴포넌트 세트 등), 개인용 컴퓨터, 게임기, 휴대용 정보 단말기(예를 들면, 모바일 컴퓨터, 휴대폰, 휴대용 게임기, 전자북 등), 기록 매체 판독부가 마련된 비디오 재생 장치[특히, DVD(Digital Versatile Disk)와 같은 기록 매체를 재생할 수 있고 재생된 이미지를 표시할 수 있는 표시부를 갖춘 장치] 등이 있다. 그러한 전자 장치의 특정 예가 도 45a 내지 도 45h에 도시되어 있다.
도 45a에는 새시(4201), 지지부(4202), 표시부(4203), 스피커부(4204), 비디오 입력 단자(4205) 등을 갖는 자체 발광 디스플레이가 도시되어 있다. 본 발명은 표시부(4203)를 구성하는 표시 장치에 대해 사용될 수 있다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45a에 도시한 바와 같은 표시 기기가 완성된다. 이 표시 장치는 자체 발광형이기 때문에, 어떠한 백라이트도 필요하지 않고, 액정 표시 장치보다 얇은 표시부가 얻어질 수 있다. 그러한 표시 기기는 예를 들면 개인용 컴퓨터, TV 방송 수신기 또는 광고용 표시 기기 등의 정보 표시용 모든 표시 기기를 포함한다.
도 45b에는 본체(4206), 표시부(4207), 이미지 수신부(4208), 조작키(4209), 및 외부 연결 포트(4210), 셔터(4211) 등을 포함하는 디지털 스틸 카메라가 도시되어 있다. 본 발명은 표시부(4207)를 구성하는 표시 장치에 대해 사용될 수 있다.
게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45b에 도시한 바와 같은 표시 기기가 완성된다.
도 45c에는 본체(4212), 새시(4213), 표시부(4214), 키보드(4215), 외부 연결 포트(4216), 마우스(4217) 등을 포함하는 개인용 컴퓨터가 도시되어 있다. 본 발명은 표시부(4214)를 구성하는 표시 장치에 대해 사용될 수 있다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45c에 도시한 바와 같은 개인용 컴퓨터가 완성된다.
도 45d에는 본체(4218), 표시부(4219), 스위치(4220), 조작키(4221), 적외선 포트(4222) 등을 포함하는 모바일 컴퓨터가 도시되어 있다. 본 발명은 표시 부(4219)를 구성하는 표시 장치에 대해 사용될 수 있다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45d에 도시한 바와 같은 모바일 컴퓨터가 완성된다.
도 45e에는 본체(4223), 새시(4224), 표시부 A(4225), 표시부 B(4226), 기록 매체(DVD 등) 판독부(4227), 조작키(4228), 스피커부(4229) 등을 포함하는, 기록 매체 판독부를 갖는 이미지 재생 장치(특히, DVD 재생 장치)가 도시되어 있다. 표시부 A(4225)는 주로 이미지 데이터를 표시하는 한편, 표시부 B(4226)는 주로 텍스트 데이터를 표시한다. 본 발명은 표시부 A(4225) 및 표시부 B(4226)를 구성하는 표시 장치에 대해 사용될 수 있다. 기록 매체 판독부가 마련된 이미지 재생 장치에는 가정용 게임기 등이 포함됨을 유념해야 한다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45e에 도시한 바와 같은 모바일 컴퓨터가 완성된다.
도 45f에는 본체(4230), 표시부(4231), 아암부(4232) 등을 포함하는 고글형 표시 기기(머리 착용형 표시 기기)가 도시되어 있다. 본 발명은 표시부(4231)를 구성하는 표시 장치에 대해 사용될 수 있다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45f에 도시한 바와 같은 고글형 표시 기기가 완성된다.
도 45g에는 본체(4233), 표시부(4234), 하우징(4235), 외부 연결 포트(4236), 원격 제어 수신부(4237), 이미지 수신부(4238), 배터리(4239), 오디오 입력 포트(4240), 조작키(4241) 등을 포함하는 비디오 카메라가 도시되어 있다. 본 발명은 표시부(4234)를 구성하는 표시 장치에 대해 사용될 수 있다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45g에 도시한 바와 같은 비디오 카메라가 완성된다.
도 45h에는 본체(4242), 새시(4243), 표시부(4244), 오디오 입력 포트(4245), 오디오 출력 포트(4246), 조작키(4247), 외부 연결 포트(4248), 안테나(4249) 등을 포함하는 휴대폰이 도시되어 있다. 본 발명은 표시부(4244)를 구성하는 표시 장치에 대해 사용될 수 있다. 휴대폰의 전류 소모는 흰색 텍스트가 표시부(4244) 상의 검은색 배경과 함께 표시되는 경우 감소시킬 수 있음을 유념해야 한다. 게다가, 본 발명에 따르면, 선명한 이미지를 의사 윤곽을 감소시킨 상태로 표시할 수 있고, 도 45h에 도시한 바와 같은 비디오 카메라가 완성된다.
고휘도를 갖는 발광 재료가 사용되는 경우, 본 발명은 렌즈 등을 사용하여 출력 이미지 데이터를 확대함으로써 이미지를 주사하는 프론트 또는 리어 프로젝트에 적용될 수 있다.
또한, 전술한 전자 장치는 종종 인터넷 또는 CA TV(케이블 TV)와 같은 통신선을 통해 배포되는 데이터, 특히 동영상 데이터를 표시하는 데에 사용되고 있다. 발광 재료가 매우 높은 응답 속도를 갖기 때문에, 발광 소자가 동영상을 표시하는 데에 적합하다.
발광 표시 장치는 발광 부분에서 전력을 소모하기 때문에, 가능한 한 발광 부분을 작게 사용하여 데이터를 표시하는 것이 바람직할 수 있다. 따라서, 특히 휴대폰 또는 오디오 재생 장치와 같이 주로 텍스트 데이터를 표시하는 휴대용 정보 단말기의 표시부에 대해 발광 표시 장치를 사용하는 경우, 텍스트 데이터를 발광 부분으로 표시하고 배경으로서 비발광 부분을 사용하는 식으로 발광 표시 장치를 작동시키는 것이 바람직할 수 있다.
전술한 바와 같이, 본 발명의 적용 범위는 광범위하여, 본 발명은 여러 분야의 전자 장치에 적용될 수 있다. 또, 그러한 전자 장치는 실시 형태 1 내지 10에서 기술한 임의의 구조를 갖는 표시 장치를 사용할 수 있다.
본 출원은 전체 내용이 참조로서 본 명세서에 합체된, 2005년 5월 2일자로 일본 특허청에 출원된 일본 특허 출원 제2005-133820호에 기초한다.
전술한 구성에 따르면, 본 발명은 적은 수의 서브프레임으로 의사 윤곽을 감소시킬 수 있는 표시 장치 및 그 구동 방법을 제공한다.

Claims (14)

1 프레임을 복수의 서브프레임으로 분할하는 것에 의해 n 비트(n은 정수)로 계조를 표현하는 표시 장치의 구동 방법으로서,
상기 계조의 이진 자리수를 나타내는 비트는 제1, 제2 및 제3 비트군을 포함하는 적어도 3종의 비트군으로 분류되고,
상기 1 프레임은 2개의 서브프레임 군으로 분할되고,
상기 제1 비트군에 속한 비트에 대응하는 a 서브프레임(a는 정수, 0 < a < n)은 3개 이상으로 분할되고,
상기 분할된 a 서브프레임은 동일한 비율로 상기 2개의 서브프레임 군에 배열되고,
상기 제2 비트군에 속한 비트에 대응하는 b 서브프레임(b는 정수, 0 < b < n)은 2개로 분할되고,
상기 분할된 b 서브프레임은 상기 각 서브프레임 군에 하나씩 배열되고,
상기 제3 비트군에 속한 비트에 대응하는 c 서브프레임(c는 정수, 0 ≤ c < n, a + b + c = n)은 상기 1 프레임의 2개의 서브프레임 군 중 적어도 하나에 배열되고,
상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서와, 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서는 상기 1 프레임의 2개의 서브프레임 군 사이에서 동일하며,
중합 시간 계조 방식에 의해, 상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 전부와 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 일부에서, 상기 1 프레임의 2개의 서브프레임 군의 각각에 계조를 표현하는 단계와,
시간 계조 방식에 의해, 상기 제 2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 나머지 서브프레임과 상기 제3 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 전부에서 계조를 표현하는 단계를 포함하고,
1 게이트 선택 기간은 m(m은 정수, m > 1)개 이상의 기간으로 분할되어, 게이트선이 상기 각각의 m 분할 게이트 선택 기간에서 독립적으로 주사되는 것을 특징으로 하는 표시 장치의 구동 방법.
1 프레임을 복수의 서브프레임으로 분할하는 것에 의해 n 비트(n은 정수)로 계조를 표현하는 표시 장치의 구동 방법으로서,
상기 계조의 이진 자리수를 나타내는 비트는 제1, 제2 및 제3 비트군을 포함하는 3종의 비트군으로 분류되고,
상기 1 프레임은 k개의 서브프레임 군(k는 정수, k≥3)으로 분할되고,
상기 제1 비트군에 속한 비트에 대응하는 a 서브프레임(a는 정수, 0 < a < n)은 (k + 1)개 이상으로 분할되고,
상기 분할된 a 서브프레임은 동일한 비율로 상기 k개의 서브프레임 군에 배열되고,
상기 제2 비트군에 속한 비트에 대응하는 b 서브프레임(b는 정수, 0 < b < n)은 k개로 분할되고,
상기 분할된 b 서브프레임은 상기 각 서브프레임 군에 하나씩 배열되고,
상기 제3 비트군에 속한 비트에 대응하는 c 서브프레임(c는 정수, 0 ≤ c < n, a + b + c = n)은 (k - 1)개 이하로 분할되거나 분할되지 않고,
상기 분할되거나 분할되지 않은 c 서브프레임은 상기 1 프레임의 k개의 서브프레임 군 중 적어도 하나에 배열되고,
상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서와, 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 배열 순서는 상기 1 프레임의 k개의 서브프레임 군 사이에서 동일하며;
중합(overlapped) 시간 계조 방식에 의해, 상기 제1 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 전부와 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브 프레임의 일부에서, 1 프레임 내 상기 k개의 서브프레임 군 각각에 계조를 표현하는 단계와,
시간 계조 방식에 의해, 상기 제2 비트군에 속한 비트에 대응하는 복수개의 서브프레임의 나머지 서브프레임과 상기 제3 비트군에 속한 비트에 대응하는 복수개의 서브 프레임의 전부에서 계조를 표현하는 단계를 포함하고,
1 게이트 선택 기간은 m(m은 정수, m > 1)개 이상의 기간으로 분할되어, 게이트선이 상기 각각의 m 분할 게이트 선택 기간에서 독립적으로 주사되는 것을 특징으로 하는 표시 장치의 구동 방법.
제1항 또는 제2항에 있어서,
저계조 표현 영역에서는 휘도가 선형으로 변화되는 반면, 나머지 영역에서는 비선형으로 변화되는 것을 특징으로 하는 표시 장치의 구동 방법.
삭제
제1항 또는 제2항에 있어서,
1 프레임 내 복수의 서브프레임 군 중 적어도 하나의 서브프레임 군에서, 상기 제1 비트군에 속하는 비트에 대응하는 서브프레임 모두에서 화소가 점등되며, 후속하여, 상기 제2 비트군 또는 상기 제3 비트군에 속하는 비트에 대응하는 서브프레임 모두에서 화소가 점등되는 것을 특징으로 하는 표시 장치의 구동 방법.
삭제
제1항 또는 제2항에 있어서,
1 프레임 내 복수의 서브프레임 군 중 적어도 하나의 서브프레임 군에서, 상기 제2 비트군 또는 상기 제3 비트군에 속하는 비트에 대응하는 서브프레임 모두에서 화소가 점등되며, 후속하여, 상기 제1 비트군에 속하는 비트에 대응하는 서브프레임 모두에서 화소가 점등되는 것을 특징으로 하는 표시 장치의 구동 방법.
삭제
제1항 또는 제2항에 있어서,
1 프레임 내 복수의 서브프레임 군 중 적어도 하나의 서브프레임 군에서, 상기 제1 비트군에 속하는 비트에 대응하는 서브프레임 중 적어도 하나에서 화소가 점등되며, 후속하여, 상기 제2 비트군 또는 상기 제3 비트군에 속하는 비트에 대응하는 서브프레임 중 적어도 하나에서 화소가 점등되며, 그에 또한 후속하여, 상기 제1 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 다른 하나의 서브프레임에서 화소가 점등되는 것을 특징으로 하는 표시 장치의 구동 방법.
삭제
제1항 또는 제2항에 있어서,
1 프레임 내 복수의 서브프레임 군 중 적어도 하나의 서브프레임 군에서, 상기 제2 비트군 또는 상기 제3 비트군에 속하는 비트에 대응하는 서브프레임 중 적어도 하나에서 화소가 점등되며, 후속하여, 상기 제1 비트군에 속하는 비트에 대응하는 서브프레임 중 적어도 하나에서 화소가 점등되며, 그에 또한 후속하여, 상기 제2 비트군 또는 상기 제3 비트군에 속하는 비트에 대응하는 복수의 서브프레임 중 다른 하나의 서브프레임에서 화소가 점등되는 것을 특징으로 하는 표시 장치의 구동 방법.
삭제
제1항 또는 제2항에 따른 구동 방법을 이용하는 전자 장치.
삭제
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