KR101311673B1 - 트랜치-게이트 전계 효과 트랜지스터 내에서 측방향으로연장되는 유전체층을 형성하는 구조 및 방법 - Google Patents

트랜치-게이트 전계 효과 트랜지스터 내에서 측방향으로연장되는 유전체층을 형성하는 구조 및 방법 Download PDF

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Abstract

전계 효과 트랜지스터(FET)가 다음과 같이 형성된다. 실리콘 영역 내에 트랜치가 형성된다. 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에 그리고 상기 트랜치의 측벽 및 바닥을 따라 산화 배리어층이 형성된다. 상기 트랜치의 내부 및 외부에서 상기 산화 배리어층 위에 보호층이 형성된다. 적어도 상기 트랜치의 바닥을 따라서 연장되는 상기 산화 배리어층의 일부분은 노출되고 상기 트랜치에 인접한 상기 실리콘 영역의 상기 표면 위에서 연장되는 상기 산화 배리어층의 부분들은 상기 보호층의 잔존하는 부분들에 의해 덮여있도록, 상기 보호층이 부분적으로 제거된다.
전계 효과 트랜지스터, FET 중간물, 트랜치, 실드 전극, 산화 배리어층.

Description

트랜치-게이트 전계 효과 트랜지스터 내에서 측방향으로 연장되는 유전체층을 형성하는 구조 및 방법{STRUCTURE AND METHOD FOR FORMING LATERALLY EXTENDING DIELECTRIC LAYER IN A TRENCH-GATE FET}
본 발명은 일반적으로 전력 전계 효과 트랜지스터(field effect transistor; FET)에 관한 것이고, 보다 구체적으로, 개선된 특성을 갖는 트랜치-게이트 FET에 관한 것이다.
도 1은 기존의 트랜치 전력 금속-산화막-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)의 일부분의 단순화된 단면도이다. 트랜치 10은 게이트 유전체 12로 덮이고 폴리실리콘과 같은 도전성 물질 15로 채워지는데, 이는 트랜지스터의 게이트를 형성한다. 상기 트랜치는 상기 실리콘의 표면으로부터 본체 영역 22를 통해 기판 내로, 그리고 드레인 영역 16 내로 연장된다. 본체 영역 22는 p-타입이고 드레인 영역 16은 n-타입이다. 드레인 영역 16은 상기 트랜지스터의 상기 기판(도시되지 않음)을 통해 전기적으로 접속될 수 있다. 소스 영역 14는 트랜치 10의 양측에 상기 트랜치 10에 인접하게 형성된다. 따라서, 활성 채널 영역 20이 소스 영역 14 및 드레인 영역 16 사이에서 상기 트랜치의 측벽을 따라 상기 본체 영역 22 내에 형성된다.
트랜치 전력 MOSFET의 중요한 파라미터는 총 게이트 전하이다. DC-DC 컨버터와 같은 기존의 트랜치 전력 MOSFET의 소정의 응용 제품에서는, 상기 게이트 전하가 낮을수록 전체 설계의 효율이 우수하다. 상기 게이트 전하를 감소시키는 한가지 기술은, 게이트 트랜치의 바닥을 따라 위치된 두꺼운 유전체(thick dielectric)를 이용하여 게이트에서 드레인 사이의 용량을 감소시키는 것이다. 기존의 실리콘의 국부적 산화(local oxidation of silicon; LOCOS) 처리가 두꺼운 바닥측 유전체를 형성하는데 사용된다. 통상적으로 실리콘 질화물층이 트랜치의 측벽에 형성되어, 두꺼운 유전체가 상기 트랜치의 바닥을 따라서 형성될 수 있도록 한다. 그러나, 상기 트랜치의 바닥을 따라서 상기 실리콘 질화물층의 일부분을 제거하기 위해 사용되는 이방성 식각(anisotropic etch)은 또한, 상기 트랜치 외부의 가로 방향의 표면 위에서 연장되는 실리콘 질화물층의 부분도 제거한다.
상기 트랜치의 바닥을 따라 상기 두꺼운 유전체를 형성할 때, 그와 유사하게 두꺼운 유전체가 상기 트랜치에 인접한 실리콘 메사(mesa)의 표면 위에 형성된다. 상기 메사 표면 위의 이러한 두꺼운 유전체는 다수의 문제를 야기한다. 첫째, 상기 메사 표면 위의 상기 두꺼운 유전체는 전형적으로 상측 트랜치의 모서리 위에서 돌출되는데, 이는 게이트 폴리실리콘 내의 보이드 형성(voiding)의 원인이 될 수 있다. 또한, 상기 메사 표면 위로부터 상기 두꺼운 유전체를 제거하는 것은 실질적인 식각을 요구하는데, 이는 또한 상측 트랜치 측벽을 따라 게이트 유전체를 식 각할 수 있다. 이는, 게이트 단락과 수율 문제를 일으킬 수 있다. 또한, 상기 메사 표면 위의 상기 유전체의 두께에 있어서의 변동 가능성은 본체 주입 처리에서의 변동 가능성을 야기하는데, 이는 전기적 파라미터에서의 변동 가능성을 야기한다.
주지된 다른 트랜치-게이트 구조는 실드 게이트 구조이다. 이러한 구조 내의 트랜치는 게이트 전극 아래의 실드 전극을 포함한다. 상기 실드 전극은 실드 유전체에 의해 인접한 실리콘 영역으로부터 절연되는데, 상기 실드 유전체는 일반적으로 게이트 유전체보다 두껍다. 게이트 및 실드 전극은, 통상적으로 인터-폴리 유전체, 즉, IPD(inter-poly dielectric)라고 하는 유전체층에 의해 서로 절연된다. 상기 IPD는 높은 성능을 갖고, 상기 실드 및 게이트 전극 사이의 전위차를 견딜 것이 요구된다. 상기 IPD를 형성하는 한 가지의 접근 방법은 게이트 산화 처리 동안 상기 실드 전극을 열적 산화시키는 것일 수 있다. 그러나, 이러한 접근 방법은 IPD를 게이트 산화물과 같은 시간에 형성하므로 상기 IPD의 두께를 제한한다. 또한, 폴리실리콘 위에 성장된 산화물의 품질은 단결정 실리콘 위에 성장된 산화물만큼 우수하지 않다. 따라서, 실드 폴리실리콘(IPD) 상의 유전체는, 상기 IPD가 적어도 상기 게이트 유전체가 견딜 수 있는 만큼의 전압을 견딜 수 있도록, 상기 게이트 유전체보다 훨씬 더 두꺼운 것이 바람직하다.
따라서, 트랜치의 바닥을 따라 두꺼운 유전체를 형성하고, 실드 게이트 구조물 내에 IPD를 형성하는 개선된 기술에 대한 요구가 존재한다.
본 발명의 일 실시예에 따르면, 전계 효과 트랜지스터(FET)가 다음과 같이 형성된다. 실리콘 영역 내에 트랜치가 형성된다. 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에 그리고 상기 트랜치의 측벽 및 바닥을 따라 산화 배리어층이 형성된다. 상기 트랜치의 내부 및 외부에서 상기 산화 배리어층 위에 보호층이 형성된다. 적어도 상기 트랜치의 바닥을 따라서 연장되는 상기 산화 배리어층의 일부분은 노출되고 상기 트랜치에 인접한 상기 실리콘 영역의 상기 표면 위에서 연장되는 상기 산화 배리어층의 부분들은 상기 보호층의 잔존하는 부분들에 의해 덮여있도록, 상기 보호층이 부분적으로 제거된다.
일 실시예에서, 상기 산화 배리어층의 상기 노출된 일부분이 상기 트랜치의 바닥으로부터 제거되고, 유전체층이 상기 트랜치의 상기 바닥을 따라 형성된다.
다른 실시예에서, 상기 산화 배리어층을 형성하기 이전에, 절연층이 상기 트랜치에 인접한 상기 실리콘 영역의 상기 표면 위에 그리고 상기 트랜치의 측벽 및 바닥을 따라 형성되고, 상기 산화 배리어층의 상기 노출된 일부분을 제거하는 단계는 상기 트랜치의 바닥을 따라서 연장되는 상기 절연층의 일부분을 노출시킨다.
본 발명의 다른 실시예에 따르면, FET의 중간물(intermediary)은 실리콘 영역 내로 연장되는 트랜치, 및 상기 트랜치에 인접한 상기 실리콘 영역의 표면 위에서 그리고 상기 트랜치의 측벽을 따라서 연장되되, 상기 트랜치의 바닥을 따라서는 불연속적인 산화 배리어층을 포함한다. 보호층이 상기 산화 배리어층의 가로 방향으로 연장되는 모든 부분들 위에서 연장된다.
일 실시예에서, 절연층이 상기 트랜치에 인접한 상기 실리콘 영역의 상기 표면 위에서 그리고 상기 트랜치의 측벽 및 바닥을 따라서 연장된다. 상기 절연층은, 상기 트랜치의 바닥을 따라서 연장되는 부분을 제외하고 상기 산화 배리어층에 의해 덮여있다.
다른 실시예에서, 상기 산화 배리어층은 실질적으로 균일한 두께를 갖고 실리콘 질화물을 포함하며, 상기 보호층은 저온 산화물(LTO)을 포함한다.
이하의 상세한 설명 및 첨부된 도면들이 본 발명의 본질 및 이점들에 대한 보다 나은 이해를 제공한다.
도 1은 전형적인 트랜치-게이트 MOSFET의 단순화된 단면도를 도시한다.
도 2A 내지 2J는 본 발명의 일 실시예에 따른, 개선된 두꺼운 바닥측 유전체(thick bottom dielectric; TBD)를 포함하는 트랜치-게이트 FET를 형성하는 제조 처리의 다양한 단계들에서의 단순화된 단면도이다.
도 3A 내지 3J는 본 발명의 다른 실시예에 따른, 개선된 인터-폴리 유전체(IPD)를 포함하는 실드 게이트 트랜치 FET를 형성하는 제조 처리의 다양한 단계들에서의 단순화된 단면도이다.
본 발명의 일 실시예에 따르면, 두꺼운 유전체층이 트랜치-게이트 FET 내에서 트랜치의 바닥을 따라 형성되는 한편, 보호층을 이용함으로써 상기 트랜치에 인접한 실리콘 메사(mesa)의 표면 위에 유사하게 두꺼운 유전체층이 형성되는 것을 방지한다. 상기 보호층은, 상기 트랜치의 바닥으로부터 실리콘 질화물층을 제거하기 위한 실리콘 질화물 식각(etching) 처리 동안, 상기 실리콘 메사의 표면 위에서 연장되는 상기 실리콘 질화물층의 부분들을 보호한다. 본 발명의 다른 실시예에 따르면, 유사한 기술이 실드 게이트(shielded gate) 트랜치 내에 인터-폴리 유전체(inter-poly dielectric)를 형성하기 위해 이용될 수 있다는 점에서 유리하다.
도 2A 내지 2J는 본 발명의 일 실시예에 따른, 두꺼운 바닥측 유전체를 포함하는 트랜치-게이트 FET를 형성하는 제조 처리의 다양한 단계들에서의 단면도를 도시한다. 상기 처리 흐름의 단계들에 대한 이하의 설명은 단지 바람직한 것에 지나지 않고, 본 발명의 범위가 그러한 특정 예시로 제한되는 것은 아니라는 점이 이해되어야 한다. 특히, 본 발명의 사상으로부터 벗어나지 않으면서 온도, 압력, 층의 두께 등과 같은 처리 조건들이 변경될 수 있다.
도 2A에서, 실리콘 영역 30이 트랜지스터를 형성하기 위한 기반(basis)으로서 제공된다. 일 실시예에서, 실리콘 영역 30은, 트랜지스터 드레인(drain) 영역을 형성하는 고농도로 도핑된 n-타입 기판(도시되지 않음) 위에 형성된 n-타입 에피택시층이다. 기존의 이방성(anisotropic) 실리콘 식각이 실리콘 영역 30 내로 연장되는 트랜치 32를 형성하기 위해 수행될 수 있다. 선택적인 어닐링(annealing) 처리가 상기 트랜치의 모서리를 둥글게 하고 실리콘 영역 30의 결함(defect) 빈도를 감소시키기 위해 수행될 수 있다.
도 2B에서, 유전체층 40이 형성되어, 상기 트랜치의 바닥 및 측벽은 물론 상 기 트랜치에 인접한 실리콘 메사의 표면 영역 38을 덮는다. 일 실시예에서, 유전체층 40은, 기존의 기술을 이용하는 200 내지 1,000Å 범위의 두께를 갖는 패드(pad) 산화물이다.
도 2C에서, 산화 배리어층 42가 유전체층 40 위에 형성된다. 상기 산화 배리어층 42는 실질적으로 균일한 두께를 갖는다. 일 실시예에서, 층 40은 패드 산화물로 형성되고, 층 42는 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 처리를 이용하여 형성된 실리콘 질화물로 형성된다. 상기 LPCVD 처리는 실질적으로 균일한 실리콘 질화물층을 성취하도록 돕는다. 상기 패드 산화물은 상기 실리콘 질화물층의 부착을 증진시키고, 또한 그 아래에 상기 트랜치의 바닥을 따라 위치된 실리콘을, 도 2F에 대응하는 이후의 단계들에서 수행되는 질화물 식각 동안 보호한다. 또한, 질화물 외의 산화 억제 물질이 사용될 수 있고, 상기 산화 배리어층 42의 정확한 특성은 CVD 챔버 내의 기체 비율, 온도, 압력 및 컴포넌트들의 공간에 대한 변화에 의해 변동될 수 있다.
도 2D에서, 보호층 44가 상기 산화 배리어층 42 위에 형성된다. 저온 산화물(low-temperature oxide; LTO) 박막(film)이 보호층 44로서 사용될 수 있다. 그러나, 유사한 특성을 나타내는 다른 물질들 또한 사용될 수 있다. 상기 LTO 박막은 표준 화학 기상 증착(chemical vapor deposition; CVD) 처리를 이용하여 증착된다. 이 처리는 균일하지 않은 박막을 생성하는데, 상기 박막은 메사 표면 38 위에서 가장 두껍고, 트랜치 측벽의 하부 및 상기 트랜치의 바닥을 따라 더 얇은 두께를 갖도록 트랜치 측벽을 따라 내려갈수록 점차 얇아진다.
도 2E에서, 상기 트랜치의 바닥과 상기 트랜치의 하측 측벽을 따라 연장되는 산화 배리어층 42의 일부분이 노출되는 한편 산화 배리어층 42의 실리콘 메사의 표면 영역 38 위에서 연장되는 부분들은 보호층 44의 잔존하는 부분들에 의해 덮여 있도록, 예를 들면, 시간 설정 습식 식각(timed wet etching) 처리를 이용하여 보호층 44가 균일하게 에치-백(etch-back)된다. 일 실시예에서, 50:1의 HF(hydrofluoric) 완충 산화물 식각(buffered oxide etch)이 상기 식각 처리로서 이용되지만, 유사한 속성을 나타내는 다른 식각 용액도 사용될 수 있다.
도 2F에서, 산화 배리어층 42의 일부분이 상기 트랜치의 바닥으로부터 제거된다. 산화 배리어층 42가 실리콘 질화물로 형성되는 실시예에서는, 상기 트랜치의 바닥을 따라 위치된 상기 실리콘 질화물층의 부분이 고도의 방향성을 갖는 이방성 식각(highly directional anisotropic etching) 처리를 이용하여 제거된다. 이는 상기 트랜치의 바닥을 따라 상기 패드 산화물층을 노출시킨다. 보호층 44의 존재는, 상기 식각 처리에 의해 상기 실리콘 메사 표면 38의 위로부터 상기 산화 배리어층 42가 제거되는 것을 방지한다. 패드 산화물층 40은 질화물 식각이 상기 패드 산화물층 아래에 상기 트랜치의 바닥을 따라 위치된 실리콘을 침범하는 것을 방지한다. 다른 실시예에서는, 다양한 식각제(etchant) 물질 및 식각 환경이 이용될 수 있다. 식각 처리의 온도, 압력, RF 전력과 같은 식각 변수들이 원하는 이방성 식각 처리를 달성하기 위해 조정될 수 있다.
도 2G에서, 다른 습식 식각 처리가 보호층 44의 상기 잔존하는 부분들을 제거하기 위해 이용된다. 이는 또한, 상기 트랜치의 바닥을 따라서 패드 산화물층 40의 노출된 부분을 제거할 것이지만, 그러한 제거가 필수적인 것은 아니다. 이로써 상기 트랜치의 바닥을 따라 위치된 실리콘 영역 30의 표면 구역이 노출된다. 바람직한 실시예에서, 50:1의 HF 완충 산화물 식각이 상기 식각 처리로서 이용되지만, 유사한 속성을 나타내는 다른 식각 용액도 이용될 수 있다.
도 2H에서, 산화물의 두꺼운 층 48이 기존의 실리콘의 국부적 산화(LOCOS) 처리를 이용하여, 상기 트랜치의 바닥을 따라서 상기 노출된 실리콘의 표면 구역을 따라 형성된다. 상기 산화 단계는 상기 노출된 실리콘 영역의 일부를 소모한다. 산화 배리어층 42가 상기 LOCOS 처리 동안 상기 트랜치의 측벽 및 최상면 영역 38을 따라서 상기 실리콘의 산화를 억제한다. 일 실시예에서, 두꺼운 바닥측 유전체(thick bottom dielectric; TBD)층 48이, 예를 들면, 800 내지 1250℃의 온도 범위에서의 산화 처리를 이용하여 형성된다. 상기 처리는 상기 산화 배리어층 42의 기능에 따라서 습식 또는 건식 산화일 수 있다. 원하는 두께의 TBD층 48은 상기 산화 처리의 파라미터들을 변경함으로써 획득될 수 있다. 일 실시예에서는, 도 2G에 대응되는 단계에서, 상기 트랜치 바닥을 따라 위치된 패드 산화물층 40이 남아있도록 보호층 44의 잔존하는 부분들이 선택적으로 제거된다. 이는 더욱더 두꺼운 TBD를 형성하게 한다.
도 2I에서, 한 쌍의 기존의 식각 처리들이 상기 트랜치의 바닥을 따라 TBD층 48만을 남겨두면서 산화 배리어층 42 및 패드 산화물 40을 제거하기 위해 수행된다. 바람직한 실시예에서, 기존의 실리콘 질화물 식각 처리가 실리콘 질화물층 42를 제거하기 위해 이용되고, 기존의 산화물 식각 처리가 패드 산화물층 40을 제거 하기 위해 이용된다. 상기 산화물 식각 처리는 또한, TBD층 48의 최상측으로부터 소정의 얇은 층을 제거하지만, 이 양은 TBD층 48의 형성 동안 산화물 성장 레시피 파라미터를 변경함으로써 보상될 수 있다.
상기 TBD층을 형성하면서, 상기 트랜치 FET 구조물의 나머지 부분들이 다수의 공지 기술 중 어느 것이라도 이용하여 형성될 수 있는데, 그 중 하나가 이하에 간략히 기술되어 있다. 도 2J에서, 게이트 유전체층 50이 상기 트랜치의 측벽을 따라 형성된다. 예를 들면, 폴리실리콘으로 형성된 리세스(recessed) 게이트 전극 52가 상기 트랜치 내에 형성된다. p-타입 도전성의 본체 영역 56 및 n-타입 도전성의 소스 영역 54가, 기존의 이온 주입 기술을 이용하여 실리콘 영역 30 내에 형성된다. 또는, 소스 영역 54 및 본체 영역 56이 실리콘 영역 30 내에 트랜치를 식각하기 전에 형성될 수 있다.
도 2J의 단면은, 소스 영역들 54 및 트랜치들 32가 서로 평행하게 연장되면서 스트라이프(stripe) 형태를 갖는, 개방형 셀 구조가 사용되는 실시예에 대응한다. 이러한 실시예에서, 기존의 기술들이 상기 소스 스트라이프를 따라 주기적으로 p-타입 도전성의 고농도 본체 영역을 형성하기 위해 이용된다. 상기 고농도 본체 영역은 소스 영역 54를 통해 연장되고 본체 영역 56 내에서 종단된다. 유전체층, 예를 들면, BPSG가 상기 구조물 위에 형성되고 패턴화되며, 리플로우(reflow) 처리가 상기 트랜치 및 소스 영역 54의 부분들 위에서 연장되는 유전체 돔(dome) 58을 형성하게 한다. 소스 영역 54와 고농도 본체 영역을 전기적으로 접속시키는 최상측 금속층 60이 전체 구조물 위에 형성된다. 본 발명의 구조 및 방법은 개방 형 셀 구조에 한정되지 않는다. 폐쇄형 셀 구조에서의 본 발명의 구현은, 본 개시의 관점에서 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 2F로부터 알 수 있듯이, 보호층 44는 실리콘 메사 표면 위의 실리콘 질화물층 42의 가로 방향으로 연장되는 부분들이 제거되는 것을 방지하는데, 이는 상기 실리콘 메사 표면 위에 상기 두꺼운 유전체가 형성되는 것을 방지한다. 이는 많은 이유로 유리하다. 첫째로, 상기 메사 표면 위에 두꺼운 유전체가 존재하지 않는다는 것은 폴리실리콘 보이드 형성의 기회를 크게 감소시키고, 이로써 제조 수율을 향상시킨다. 둘째, 상기 폴리실리콘층을 에치-백한 후에 상기 실리콘 메사의 표면 위로부터 상기 두꺼운 유전체층을 제거할 필요가 없고, 이로써 처리 단계의 수를 감소시키고 상측 트랜치 측벽으로부터 게이트 유전체의 부분들을 제거할 가능성을 없앤다. 셋째, 상기 메사 표면 위에 상기 두꺼운 유전체가 존재하지 않는다는 것은 본체 주입 처리에서의 변동 가능성을 감소시키고, 이로써 보다 우수한 제어된 주입 특성을 허용하는 것은 물론, 트랜지스터의 전기적 파라미터에 있어서의 변동 가능성을 감소시킨다. 마지막으로, TBD가 자기-정렬(self-aligned) 방식으로 형성된다. 즉, 상기 TBD를 형성하게 하는 처리 시퀀스에서 마스크층이 사용되지 않는다.
상기한 TBD를 형성하는 처리 단계들은, 2003년 5월 20일자로 출원되고 공동 양도된 "자기 정렬된 형상을 갖는 트랜치 MOSFET을 형성하는 구조 및 방법(Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features)"이라는 명칭의 미국 특허 출원 제10/442,670호에 기재된 처리와 통합될 수 있다는 점에서 유리하고, 상기 출원은 보다 우수한 특성을 갖는 FET를 획득하기 위해, 참조에 의하여 그 전체가 본 명세서에 편입된다.
상기 TBD층 48을 형성하는 기술과 유사한 기술이, 실드(shielded) 게이트 FET 내에 인터-폴리 유전체(inter-poly dielectric)층을 형성하기 위해 이용될 수 있다는 점에서 유리하다. 도 3A 내지 3J는 본 발명의 다른 실시예에 따른, 상기 실드 게이트 FET를 형성하는 제조 처리의 다양한 단계들에서의 단면도를 도시한다.
도 3A에서, 트랜치 132가 실드 영역 130 내에 형성되고, 실드 유전체층이 상기 트랜치의 측벽 및 바닥을 따라 그리고 상기 트랜치에 인접한 실리콘 표면 138 위에 기존의 기술을 이용하여 형성된다. 예를 들면, 폴리실리콘으로 형성된 실드 전극 104가 공지의 기술을 이용하여 상기 실드 유전체층 위에서 상기 트랜치의 하부 내에 형성된다. 상기 실드 유전체층의 노출된 부분들, 즉, 실리콘 표면 138 위와 상기 트랜치 측벽의 상부를 따라 위치된 부분들을 제거하기 위해 습식 식각 단계가 수행되고, 이로써 리세스 실드 유전체 102를 남겨둔다. 다음으로, 도 2A 내지 2J의 실시예들에서 TBD를 형성하는 기술과 유사한 기술을 이용하여 IPD가 형성된다.
도 3B에서, 유전체층 140이 상기 구조물 위에 형성되어 상기 실리콘 표면 138을 덮고, 상기 트랜치의 측벽을 따라서 그리고 실드 전극 104 위에서 연장된다. 일 실시예에서, 유전체층 140은 열적 성장(thermal growth)된 패드 산화물층이다. 도 3C에서, 산화 배리어층 142가 유전체층 140 위에 형성된다. 실리콘 질화물이 상기 산화 배리어층으로서 이용될 수 있지만, 유사한 산화 억제 속성을 나타내는 다른 물질들도 사용될 수 있다. LPCVD 처리가 실질적으로 균일한 실리콘 질화물층을 형성하기 위해 이용될 수 있다.
도 3D에서, 보호층 144가 산화 배리어층 142 위에 형성된다. 저온 산화물(low-temperature oxide; LTO) 박막이 보호층 144로서 사용될 수 있지만, 유사한 특성을 나타내는 다른 물질들도 사용될 수 있다. 상기 LTO 박막은 표준 화학 기상 증착(CVD) 처리를 이용하여 증착된다. 이 처리는 균일하지 않은 박막을 생성하는데, 상기 박막은 메사 표면 138 위에서 가장 두껍고, 트랜치 측벽의 하부를 따라 그리고 실드 전극 104 위에서 더 얇은 두께를 갖도록 트랜치 측벽을 따라 내려갈수록 점차 얇아진다.
도 3E에서, 실리콘 메사의 표면 영역 138 위에서 연장되는 산화 배리어층 142의 부분들은 보호층 44의 잔존하는 부분들에 의해 덮여있는 한편, 실드 전극 104 위에서 그리고 상기 트랜치의 하측 측벽을 따라 연장되는 산화 배리어층 142의 일부분이 노출되도록, 보호층 144가 예를 들면, 시간 설정 습식 식각 처리를 이용하여 균일하게 에치-백 된다.
도 3F에서, 산화 배리어층 142의 일부분이 실드 전극 104로부터 제거된다. 상기 층 142가 실리콘 질화물로 형성되는 실시예에서, 상기 실드 전극 위에서 연장되는 실리콘 질화물층의 부분이 고도의 방향성 이방성 식각 처리를 이용하여 제거된다. 이는 상기 실드 전극 위에서 연장되는 패드 산화물층 140의 부분을 노출시킨다. 보호층 144의 존재는, 상기 식각 처리에 의해 상기 산화 배리어층 142가 실 리콘 메사 표면 138의 위로부터 제거되는 것을 방지한다. 패드 산화물층 140은 질화물 식각이 상기 패드 산화물층 아래에 놓인 폴리실리콘 실드 전극을 침범하는 것을 방지한다.
도 3G에서, 다른 습식 식각 처리가 보호층 144의 상기 잔존하는 부분들을 제거하기 위해 이용된다. 이는 또한, 상기 트랜치의 바닥을 따라서 패드 산화물층 140의 노출된 부분을 제거할 것이지만, 그러한 제거가 필수적인 것은 아니다. 이로써 실드 전극 104의 최상면이 노출된다. 도 3H에서, 인터-폴리 유전체(IPD)의 두꺼운 층 148이 기존의 실리콘의 국부적 산화(LOCOS) 처리를 이용하여, 실드 전극 104의 상기 노출된 최상면을 따라 형성된다. 상기 산화 단계는 실드 전극 104의 소정의 얇은 층을 소모한다. 산화 배리어층 142가 상기 LOCOS 처리 동안 상기 트랜치의 측벽 및 최상측 실리콘 표면 영역 138을 따라서 상기 실리콘의 산화를 억제한다. 원하는 두께의 IPD층 148이 상기 산화 처리의 파라미터들을 변경함으로써 획득될 수 있다. 일 실시예에서는, 도 3G에 대응되는 단계에서, 상기 트랜치의 바닥을 따라 위치된 패드 산화물층 140이 남아있도록 보호층 144의 잔존하는 부분들이 선택적으로 제거된다. 이는 더욱더 두꺼운 IPD를 형성하게 한다.
도 3I에서, 한 쌍의 기존의 식각 처리들이 실드 전극 104 위에 IPD층 148만을 남겨두면서 산화 배리어층 142 및 패드 산화물 140을 제거하기 위해 수행된다. 바람직한 실시예에서, 기존의 실리콘 질화물 식각 처리가 실리콘 질화물층 142를 제거하기 위해 이용되고, 기존의 산화물 식각 처리가 패드 산화물층 140을 제거하기 위해 이용된다. 상기 산화물 식각 처리는 또한, IPD층 148의 최상측으로부터 소정의 얇은 층을 제거하지만, 이 양은 IPD층 148의 형성 동안 산화물 성장 레시피 파라미터를 변경함으로써 보상될 수 있다.
상기 트랜치 FET 구조물의 나머지 부분들은 다수의 공지된 기술 중 어느 것이라도 이용하여 형성될 수 있는데, 그 중 하나가 이하에 간략히 기술되어 있다. 도 3J에서, 게이트 유전체층 150이 상기 트랜치의 측벽을 따라 형성된다. 예를 들면, 폴리실리콘으로 형성된 리세스 게이트 전극 152가 상기 트랜치 내에 형성된다. p-타입 도전성의 본체 영역 156 및 n-타입 도전성의 소스 영역 154가, 기존의 이온 주입 기술을 이용하여 실리콘 영역 158 내에 형성된다. 또는, 소스 영역 154 및 본체 영역 156이 상기 실리콘 내에 상기 트랜치를 식각하기 전에, 또는 상기 IPD를 형성하기 전의 소정의 다른 처리 단계에서 형성될 수 있다. 유전체층, 예를 들면, BPSG가 상기 구조물 위에 형성되고 패턴화되며, 리플로우(reflow) 처리가 상기 트랜치 및 소스 영역 154의 부분들 위에서 연장되는 유전체 돔(dome) 158을 형성하게 한다. 최상측 금속층 160이 전체 구조물 위에 형성된다. p-타입 도전성의 고농도 본체 영역(도시되지 않음)이, 소스 영역 154를 통해 연장되고 본체 영역 156 내에서 종단되도록 기존의 기술을 이용하여 형성된다. 이전의 실시예들과 같이, 본 발명의 구조 및 방법은 개방형 셀 구조 또는 폐쇄형 셀 구조로 구현될 수 있다.
본 발명의 상기 다양한 구조 및 방법은, 공동 양도된 2004년 12월 29일자 미국 출원 제11/026,276호에 개시된 다수의 전하 확산 기술은 물론 다른 디바이스 구조 및 제조 처리들 중 하나 또는 그 이상과 결합될 수 있으며, 상기 출원은 다른 이점 및 특징들 가운데 보다 낮은 온-저항(on-resistance), 보다 높은 차단 성능 및 보다 높은 효율을 달성하기 위해, 참조에 의해 그 전체가 본 명세서에 편입된다.
서로 다른 실시예들의 단면도들은 같은 비율로 축적되어 있지 않을 수 있고, 대응하는 구조물의 구성 설계 내의 가능한 변형례들을 상기 단면도들 자체로 제한하도록 의도된 것이 아니다. 또한, 다양한 트랜지스터가 스트라이프, 또는 6방 정계 또는 사각 형태의 트랜지스터 셀을 포함하는 셀 방식의 구조로 형성될 수 있다.
다수의 특정 실시예들이 도시되고 상기 기재되었지만, 본 발명의 실시예들은 그에 한정되지 않는다. 예를 들면, 본 발명으로부터 벗어나지 않으면서 도시되고 기재된 상기 구조물의 도핑 극성이 반전될 수 있고/있거나, 상기 다양한 구성요소들의 도핑 농도가 변경될 수 있다는 점이 이해된다. 다른 예로서, 상기한 트랜지스터는 보다 고농도로 도핑된 기판에 도달하기 전에 종단되는 트랜치들을 포함하지만, 상기 트랜치들은 상기 기판 내로 연장되고 상기 기판 내에서 종단될 수도 있다. 또한, 상기한 다양한 실시예들은 기존의 실리콘에서 구현되었지만, 이러한 실시예들 및 그에 대한 자명한 변형례들은 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenide), 갈륨 질화물(gallium nitride), 다이아몬드 또는 다른 반도체 물질에서 구현될 수도 있다. 나아가, 본 발명의 하나 또는 그 이상의 실시예들의 특징들은, 본 발명의 범위로부터 벗어나지 않으면서 본 발명의 다른 실시예들의 하나 또는 그 이상의 특징들과 결합될 수 있다.
따라서, 본 발명의 범위는 상기 기재를 참조하여 결정되어서는 안 되고, 첨부된 청구항들 및 상기 청구항들의 모든 범위의 균등물들을 참조하여 결정되어야 한다.

Claims (44)

  1. 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    실리콘 영역에, 트랜치 및 상기 트랜치에 인접하는 실리콘 메사 표면을 형성하는 단계;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에, 상기 트랜치의 측벽에, 그리고 상기 트랜치의 바닥을 따라서 유전체층을 형성하는 단계;
    상기 유전체층 위에, 그리고, 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 실리콘 질화물층을 형성하는 단계;
    저온 산화물(low temperature oxide; LTO) 층이 상기 트랜치의 바닥에서보다 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서 더 두껍도록, 그리고, 상기 트랜치의 측벽의 적어도 일부에서보다 상기 실리콘 메사 표면 위에서 더 두껍도록, 상기 LTO층을 상기 실리콘 질화물층 위에 형성하는 단계;
    상기 LTO층을 균일하게 식각하는 단계 - 상기 식각에 의하여, 상기 실리콘 질화물층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서 연장되는 부분들은 상기 LTO층의 잔존하는 부분들에 의해 덮여있는 한편, 상기 실리콘 질화물층의 상기 트랜치의 측벽의 적어도 일부분을 따라서, 그리고 상기 트랜치의 바닥을 따라서 연장되는 부분은 노출됨 -;
    상기 실리콘 질화물층의 상기 노출된 부분을 제거하는 단계; 및
    상기 트랜치의 바닥을 따라서 실리콘 영역의 표면 구역이 노출되도록, 상기 유전체층의 상기 트랜치의 바닥을 따라서 위치하는 부분을 제거하는 단계
    를 포함하는 FET 형성 방법.
  2. 제1항에 있어서,
    실리콘의 국부적 산화(local oxidation of silicon; LOCOS) 처리를 이용하여, 상기 트랜치의 바닥을 따라서 두꺼운 산화물층을 형성하는 단계를 더 포함하는 FET 형성 방법.
  3. 제2항에 있어서,
    상기 유전체층은, 상기 식각 중에 상기 트랜치의 바닥을 따라 상기 실리콘 영역을 보호하는 질화물 식각 저항층인,
    FET 형성 방법.
  4. 제3항에 있어서,
    상기 유전체층은 패드 산화물(pad oxide)이고,
    상기 실리콘 질화물층의 상기 노출된 부분을 제거하는 단계는 상기 유전체층의 상기 트랜치의 바닥을 따라서 위치하는 부분을 노출시키는,
    FET 형성 방법.
  5. 제2항에 있어서,
    상기 두꺼운 산화물층을 형성하기 이전에, 상기 LTO층의 상기 잔존하는 부분들을 제거하는 단계를 더 포함하는 FET 형성 방법.
  6. 제5항에 있어서,
    상기 실리콘 질화물층의 잔존하는 부분들을 제거하는 단계;
    상기 트랜치의 측벽을 따라 게이트 산화물을 형성하는 단계; 및
    상기 트랜치 내에서 상기 게이트 산화물 위에 리세스(recessed) 게이트 전극을 형성하는 단계를 더 포함하는 FET 형성 방법.
  7. 제1항에 있어서,
    상기 실리콘 질화물층은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 처리를 이용하여 형성되는, FET 형성 방법.
  8. FET를 형성하는 방법에 있어서,
    실리콘 영역에, 트랜치 및 상기 트랜치에 인접하는 실리콘 메사 표면을 형성하는 단계;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에, 상기 트랜치의 측벽에, 그리고 상기 트랜치의 바닥을 따라서, 유전체층을 형성하는 단계;
    상기 유전체층 위에, 그리고, 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 산화 배리어층을 형성하는 단계;
    상기 트랜치의 내부 및 외부에서 상기 산화 배리어층 위에 보호층을 형성하는 단계;
    상기 산화 배리어층의 적어도 상기 트랜치의 바닥을 따라서 연장되는 부분은 노출되고 상기 산화 배리어층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서 연장되는 부분들은 상기 보호층의 잔존하는 부분들에 의해 덮여있도록, 상기 보호층을 부분적으로 제거하는 단계;
    상기 산화 배리어층의 상기 노출된 부분을 제거하는 단계; 및
    상기 트랜치의 바닥을 따라서 실리콘 영역의 표면 구역이 노출되도록, 상기 유전체층의 상기 트랜치의 바닥을 따라서 위치하는 부분을 제거하는 단계
    를 포함하는 FET 형성 방법.
  9. 제8항에 있어서,
    상기 트랜치의 바닥을 따라서 두꺼운 산화물층을 형성하는 단계를 더 포함하는 FET 형성 방법.
  10. 제9항에 있어서,
    상기 산화 배리어층의 상기 노출된 부분을 제거하는 단계는 상기 유전체층의 상기 트랜치의 바닥을 따라서 위치하는 부분을 노출시키는,
    FET 형성 방법.
  11. 제9항에 있어서,
    상기 산화 배리어층은 실리콘 질화물을 포함하고, 상기 산화 배리어층의 상기 노출된 부분을 제거하는 단계는 이방성 식각 처리를 이용하여 수행되는,
    FET 형성 방법.
  12. 제11항에 있어서,
    상기 실리콘 질화물층은 저압 화학 기상 증착(LPCVD) 처리를 이용하여 형성되는 FET 형성 방법.
  13. 제9항에 있어서,
    상기 두꺼운 산화물층은 실리콘의 국부적 산화(LOCOS) 처리를 이용하여 형성되는 FET 형성 방법.
  14. 삭제
  15. 제9항에 있어서,
    상기 산화 배리어층의 잔존하는 부분들을 제거하는 단계;
    상기 트랜치의 측벽을 따라 게이트 산화물을 형성하는 단계; 및
    상기 트랜치 내에서 상기 유전체층 위에 리세스 게이트 전극을 형성하는 단계
    를 더 포함하는 FET 형성 방법.
  16. 제8항에 있어서,
    상기 보호층은 저온 산화물(LTO)을 포함하는 FET 형성 방법.
  17. 제8항에 있어서,
    상기 보호층의 상기 트랜치에 인접한 상기 실리콘 메사 표면을 따라서 연장되는 부분은, 상기 보호층의 상기 트랜치의 바닥을 따라서 연장되는 부분보다 더 두껍고, 상기 보호층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 위치한 부분은 상기 보호층의 상기 트랜치의 측벽을 따라 위치한 부분보다 더 두꺼운, FET 형성 방법.
  18. 제17항에 있어서,
    상기 보호층을 부분적으로 제거하는 단계는,
    상기 보호층을 균일하게 식각하는 단계를 포함하는 FET 형성 방법.
  19. FET의 중간물(intermediary)에 있어서,
    실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치에 인접한 실리콘 메사 표면;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에, 상기 트랜치의 측벽에, 그리고 상기 트랜치의 바닥을 따라서 위치한 유전체층;
    상기 유전체층 위에 그리고, 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 위치하는 산화 배리어층 - 상기 산화 배리어층은 상기 트랜치의 측벽을 따라서 위치하지만 상기 트랜치의 바닥을 덮지 않음 - ; 및
    상기 트랜치에 인접하는 상기 실리콘 메사 표면 위에서, 상기 산화 배리어층의 가로 방향으로 연장되는 모든 부분들 위에서 연장되되, 상기 트랜치의 바닥을 덮지 않는 보호층을 포함하고,
    상기 산화 배리어층의 상기 트랜치의 측벽의 적어도 일부를 따라서 연장되는 부분이 노출되는, FET의 중간물.
  20. 제19항에 있어서,
    상기 유전체층은, 상기 트랜치의 바닥을 따라서 연장되는 부분을 제외하고 상기 산화 배리어층에 의해 덮여있는, FET의 중간물.
  21. 제19항에 있어서,
    상기 산화 배리어층은 균일한 두께를 갖고 실리콘 질화물을 포함하며,
    상기 보호층은 상기 트랜치에 인접하는 상기 실리콘 메사 표면을 따라 연장되는 부분을 포함하고, 이 부분은 상기 보호층의 상기 트랜치의 바닥을 따라 연장되는 부분보다 더 두껍고,
    상기 보호층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 위치한 부분은, 상기 보호층의 상기 트랜치의 측벽을 따라 위치한 부분보다 더 두꺼운,
    FET의 중간물.
  22. 제19항에 있어서,
    상기 보호층은 저온 산화물(LTO)을 포함하는 FET의 중간물.
  23. FET를 형성하는 방법에 있어서,
    실리콘 영역에, 트랜치 및 상기 트랜치에 인접하는 실리콘 메사 표면을 형성하는 단계;
    상기 트랜치의 바닥부에, 실드 유전체에 의해 상기 실리콘 영역으로부터 절연되는 실드 전극을 형성하는 단계;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에, 상기 트랜치의 측벽에, 그리고 상기 실드 전극 위에 유전체층을 형성하는 단계;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서, 상기 트랜치의 측벽을 따라서, 그리고 상기 실드 전극 및 상기 실드 유전체 위에서 연장되는 실리콘 질화물층을 형성하는 단계;
    저온 산화물(LTO) 층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서 연장되는 부분들이 상기 LTO층의 상기 실드 전극 위에서 연장되는 부분보다 더 두껍도록, 상기 실리콘 질화물층 위에 상기 LTO층을 형성하는 단계; 및
    상기 LTO층을 균일하게 식각하는 단계 - 상기 식각에 의하여, 상기 실리콘 질화물층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서 연장되는 부분들은 상기 LTO층의 잔존하는 부분들에 의해 덮여있는 한편, 상기 실리콘 질화물층의 상기 트랜치의 측벽의 적어도 일부분을 따라서, 그리고 상기 실드 전극 위에서 연장되는 부분이 노출됨 -
    를 포함하는 FET 형성 방법.
  24. 제23항에 있어서,
    이방성 식각 처리를 이용하여, 상기 실드 전극 위의 상기 실리콘 질화물층의 상기 노출된 부분을 제거하는 단계; 및
    실리콘의 국부적 산화(LOCOS) 처리를 이용하여, 상기 실드 전극 위에 두꺼운 산화물층을 형성하는 단계를 더 포함하는 FET 형성 방법.
  25. 제24항에 있어서,
    상기 실리콘 질화물층을 형성하기 이전에, 상기 식각 중에 상기 실드 전극을 보호하는 질화물 식각 저항층을 형성하는 단계; 및
    상기 실드 전극의 상부 표면이 노출되도록 상기 질화물 식각 저항층의 상기 실드 전극을 따라서 위치하는 부분을 제거하는 단계
    를 더 포함하는 FET 형성 방법.
  26. 제25항에 있어서,
    상기 질화물 식각 저항층은 패드 산화물이고,
    상기 실리콘 질화물층의 상기 노출된 부분을 제거하는 단계는, 상기 질화물 식각 저항층의 상기 실드 전극을 따라서 위치하는 상기 부분을 노출시키는, FET 형성 방법.
  27. 제24항에 있어서,
    상기 두꺼운 산화물층을 형성하기 이전에, 상기 LTO층의 상기 잔존하는 부분들을 제거하는 단계를 더 포함하는 FET 형성 방법.
  28. 제27항에 있어서,
    상기 실리콘 질화물층의 잔존하는 부분들을 제거하는 단계;
    상기 트랜치의 측벽의 상부를 따라 게이트 산화물을 형성하는 단계; 및
    상기 트랜치 내에서 상기 실드 전극 위에 리세스 게이트 전극을 형성하는 단계
    를 더 포함하는 FET 형성 방법.
  29. 제23항에 있어서,
    상기 실리콘 질화물층은 저압 화학 기상 증착(LPCVD) 처리를 이용하여 형성되는 FET 형성 방법.
  30. FET를 형성하는 방법에 있어서,
    실리콘 영역 내에, 트랜치 및 상기 트랜치에 인접하는 실리콘 메사 표면을 형성하는 단계;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에, 상기 트랜치의 측벽에, 그리고 상기 트랜치의 바닥을 따라서 유전체층을 형성하는 단계;
    상기 트랜치의 바닥부에, 실드 유전체에 의해 상기 실리콘 영역으로부터 절연되는 실드 전극을 형성하는 단계;
    상기 유전체층 위에, 그리고 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 산화 배리어층을 형성하는 단계;
    상기 트랜치의 내부 및 외부에서 상기 산화 배리어층 위에 보호층을 형성하는 단계;
    상기 산화 배리어층의 적어도 상기 실드 전극 위에서 연장되는 부분은 노출되고 상기 산화 배리어층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에서 연장되는 부분들은 상기 보호층의 잔존하는 부분들에 의해 덮여있도록, 상기 보호층을 부분적으로 제거하는 단계;
    상기 산화 배리어층의 상기 노출된 부분을 제거하는 단계; 및
    상기 실드 전극의 상부 표면이 노출되도록, 상기 유전체층의 일부를 제거하는 단계
    를 포함하는 FET 형성 방법.
  31. 제30항에 있어서,
    상기 실드 전극의 위에 두꺼운 산화물층을 형성하는 단계를 더 포함하는 FET 형성 방법.
  32. 제31항에 있어서,
    상기 산화 배리어층의 상기 노출된 부분을 제거하는 단계는 상기 실드 전극 위에서 연장되는 상기 유전체층의 상기 일부를 노출시키는 FET 형성 방법.
  33. 제31항에 있어서,
    상기 산화 배리어층은 실리콘 질화물을 포함하고, 상기 산화 배리어층의 상기 노출된 부분을 제거하는 단계는 이방성 식각 처리를 이용하여 수행되는, FET 형성 방법.
  34. 제33항에 있어서,
    상기 실리콘 질화물층은 저압 화학 기상 증착(LPCVD) 처리를 이용하여 형성되는 FET 형성 방법.
  35. 제31항에 있어서,
    상기 두꺼운 산화물층은 실리콘의 국부적 산화(LOCOS) 처리를 이용하여 형성되는, FET 형성 방법.
  36. 삭제
  37. 제31항에 있어서,
    상기 산화 배리어층의 잔존하는 부분들을 제거하는 단계;
    상기 트랜치의 측벽의 상부를 따라 게이트 산화물을 형성하는 단계; 및
    상기 트랜치 내에서 상기 유전체층 위에 리세스 게이트 전극을 형성하는 단계
    를 더 포함하는 FET 형성 방법.
  38. 제30항에 있어서,
    상기 보호층은 저온 산화물(LTO)을 포함하는 FET 형성 방법.
  39. 제30항에 있어서,
    상기 보호층의 상기 트랜치에 인접한 상기 실리콘 메사 표면을 따라서 연장되는 부분은, 상기 보호층의 상기 실드 전극 위에서 연장되는 부분보다 더 두껍고,
    상기 보호층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 위치한 부분은, 상기 보호층의 상기 트랜치의 측벽을 따라 위치한 부분보다 더 두꺼운,
    FET 형성 방법.
  40. 제39항에 있어서,
    상기 보호층을 부분적으로 제거하는 단계는,
    상기 보호층을 균일하게 식각하는 단계를 포함하는 FET 형성 방법.
  41. FET의 중간물(intermediary)에 있어서,
    실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치에 인접한 실리콘 메사 표면;
    상기 트랜치에 인접한 상기 실리콘 메사 표면 위에, 상기 트랜치의 측벽에, 그리고 상기 트랜치의 바닥을 따라서 위치한 유전체층;
    상기 트랜치의 하부에 위치한 리세스(recessed) 실드 전극 - 상기 실드 전극은 실드 유전체에 의해 상기 실리콘 영역으로부터 절연됨 - ;
    상기 유전체층 위에 그리고 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 위치하는 산화 배리어층 - 상기 산화 배리어층은 상기 트랜치의 측벽을 따라서 위치하지만 상기 실드 전극을 덮지 않음 - ; 및
    상기 트랜치에 인접하는 상기 실리콘 메사 표면 위에서, 상기 산화 배리어층의 가로 방향으로 연장되는 모든 부분들 위에서 연장되되, 상기 실드 전극을 덮지 않는 보호층을 포함하고,
    상기 산화 배리어층의 상기 트랜치의 측벽의 적어도 일부분을 따라서 연장되는 부분이 노출되는, FET의 중간물.
  42. 제41항에 있어서,
    상기 유전체층은, 상기 실드 전극 위에서 연장되는 부분을 제외하고 상기 산화 배리어층에 의해 덮여있는 FET의 중간물.
  43. 제41항에 있어서,
    상기 산화 배리어층은 균일한 두께를 갖고 실리콘 질화물을 포함하며,
    상기 보호층은 상기 트랜치에 인접하는 상기 실리콘 메사 표면을 따라 연장되는 부분을 포함하고, 이 부분은 상기 보호층의 상기 실드 전극 위에 위치한 부분보다 더 두껍고,
    상기 보호층의 상기 트랜치에 인접한 상기 실리콘 메사 표면 위에 위치한 부분은, 상기 보호층의 상기 트랜치의 측벽을 따라 위치한 부분보다 더 두꺼운,
    FET의 중간물.
  44. 제41항에 있어서,
    상기 보호층은 저온 산화물(LTO)을 포함하는 FET의 중간물.
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